JPH0583117A - Ｅｃｌ型半導体集積回路装置 - Google Patents
Ｅｃｌ型半導体集積回路装置Info
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- JPH0583117A JPH0583117A JP24224791A JP24224791A JPH0583117A JP H0583117 A JPH0583117 A JP H0583117A JP 24224791 A JP24224791 A JP 24224791A JP 24224791 A JP24224791 A JP 24224791A JP H0583117 A JPH0583117 A JP H0583117A
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Abstract
(57)【要約】
【構成】エミッタフォロワのエミッタにつながる抵抗を
トランジスタに置き換えてプッシュプル回路にし、プル
ダウン用トランジスタをクランプ用トランジスタとバイ
アス抵抗またはダイオードでバイアスし、入力電圧端子
とプルダウン用トランジスタのベースを容量でカップリ
ングする。 【効果】入力信号が変化したときのみ、カップリング容
量を通してプルダウン用トランジスタのベースに電流が
流れ込み、プルダウン用トランジスタをオンさせ、負荷
容量の電荷を高速に駆動して出力信号の立ち下がり時間
を短くし、出力信号の伝播遅延時間を短縮できる。
トランジスタに置き換えてプッシュプル回路にし、プル
ダウン用トランジスタをクランプ用トランジスタとバイ
アス抵抗またはダイオードでバイアスし、入力電圧端子
とプルダウン用トランジスタのベースを容量でカップリ
ングする。 【効果】入力信号が変化したときのみ、カップリング容
量を通してプルダウン用トランジスタのベースに電流が
流れ込み、プルダウン用トランジスタをオンさせ、負荷
容量の電荷を高速に駆動して出力信号の立ち下がり時間
を短くし、出力信号の伝播遅延時間を短縮できる。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ回路に関し、特に
負荷容量を駆動するエミッタフォロワに関する。
負荷容量を駆動するエミッタフォロワに関する。
【０００２】
【従来の技術】従来のＥＣＬ回路は図８に示すように、
２つのコレクタ抵抗３６の一方の端子がいずれも電源電
圧ＶＣＣ（又はＧＮＤ）端子４５に接続され、他方の端
子がトランジスタ３９のコレクタと、トランジスタ４０
のコレクタにそれぞれ接続され、トランジスタ３９のベ
ースが入力電圧ＶIN端子３４となり、トランジスタ４０
のベースがリファレンス電源ＶR 端子３７となる。トラ
ンジスタ３９及び４０のエミッタは互いに接続され、さ
らにトランジスタ３９及び４０のエミッタにベースが定
電流減用電源ＶCSI 端子３７となっているトランジスタ
４１のコレクタに接続されている。トランジスタ４１の
エミッタには抵抗ＲCSの一方の端子がつながり、他方の
端子は電源電圧ＶＥＥ端子４６に接続されてＥＣＬ基本
ゲート回路を構成している。
２つのコレクタ抵抗３６の一方の端子がいずれも電源電
圧ＶＣＣ（又はＧＮＤ）端子４５に接続され、他方の端
子がトランジスタ３９のコレクタと、トランジスタ４０
のコレクタにそれぞれ接続され、トランジスタ３９のベ
ースが入力電圧ＶIN端子３４となり、トランジスタ４０
のベースがリファレンス電源ＶR 端子３７となる。トラ
ンジスタ３９及び４０のエミッタは互いに接続され、さ
らにトランジスタ３９及び４０のエミッタにベースが定
電流減用電源ＶCSI 端子３７となっているトランジスタ
４１のコレクタに接続されている。トランジスタ４１の
エミッタには抵抗ＲCSの一方の端子がつながり、他方の
端子は電源電圧ＶＥＥ端子４６に接続されてＥＣＬ基本
ゲート回路を構成している。
【０００３】トランジスタ４２のコレクタは電源電圧Ｖ
ＣＣ（又はＧＮＤ）に、ベースはトランジスタ３９のコ
レクタに、エミッタは抵抗４３の一方の端子につなが
り、抵抗４３の他方の端子は電源電圧ＶＥＥ端子に接続
されてエミッタフォロワを構成している。さらにトラン
ジスタ４２のエミッタには配線負荷容量４４がつなが
り、基本ゲート回路とエミッタフォロワから成るＥＣＬ
回路を有している。
ＣＣ（又はＧＮＤ）に、ベースはトランジスタ３９のコ
レクタに、エミッタは抵抗４３の一方の端子につなが
り、抵抗４３の他方の端子は電源電圧ＶＥＥ端子に接続
されてエミッタフォロワを構成している。さらにトラン
ジスタ４２のエミッタには配線負荷容量４４がつなが
り、基本ゲート回路とエミッタフォロワから成るＥＣＬ
回路を有している。
【０００４】この従来のＥＣＬ回路では、トランジスタ
３９のコレクタ出力がエミッタフォロワに入力されトラ
ンジスタ４２をオンさせてエミッタフォロワの出力信号
をロウレベルからハイレベルへと変化させ、トランジス
タ４２をオフさせて配線負荷容量の電荷を抵抗４３を通
して放電させることによって、ハイレベルからロウレベ
ルへと変化させ、負荷を駆動していた。
３９のコレクタ出力がエミッタフォロワに入力されトラ
ンジスタ４２をオンさせてエミッタフォロワの出力信号
をロウレベルからハイレベルへと変化させ、トランジス
タ４２をオフさせて配線負荷容量の電荷を抵抗４３を通
して放電させることによって、ハイレベルからロウレベ
ルへと変化させ、負荷を駆動していた。
【０００５】
【発明が解決しようとする課題】この従来のＥＣＬ回路
ではエミッタフォロワのトランジスタのエミッタにつな
がる抵抗を通して配線負荷容量の電荷を放電するため、
トランジスタで充電する出力信号の立ち上がりに比べ
て、立ち下がりに時間がかかり、その結果、出力信号の
伝搬遅延時間が長くなるという問題点があった。
ではエミッタフォロワのトランジスタのエミッタにつな
がる抵抗を通して配線負荷容量の電荷を放電するため、
トランジスタで充電する出力信号の立ち上がりに比べ
て、立ち下がりに時間がかかり、その結果、出力信号の
伝搬遅延時間が長くなるという問題点があった。
【０００６】本発明の目的は、出力信号の伝搬時間の遅
延防止が可能なＥＣＬ型半導体集積回路装置を抵抗する
ことにある。
延防止が可能なＥＣＬ型半導体集積回路装置を抵抗する
ことにある。
【０００７】
【課題を解決するための手段】本発明のＥＣＬ回路はエ
ミッタフォロワのエミッタにつながる抵抗をトランジス
タに置き換えたプッシュプル回路と、プルダウン用トラ
ンジスタのベースをバイアスするクランプ用トランジス
タと、高抵抗バイアス抵抗または逆バイアスダイオード
と、入力電圧端子とプルダウン用トランジスタのベース
をカップリングする容量とを備えている。
ミッタフォロワのエミッタにつながる抵抗をトランジス
タに置き換えたプッシュプル回路と、プルダウン用トラ
ンジスタのベースをバイアスするクランプ用トランジス
タと、高抵抗バイアス抵抗または逆バイアスダイオード
と、入力電圧端子とプルダウン用トランジスタのベース
をカップリングする容量とを備えている。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のＥＣＬ回路である。
２つのコレクタ抵抗３の一方の端子がそれぞれ電源電圧
ＶＣＣ（又はＧＮＤ）端子１５に接続され、他方の端子
がトランジスタ８のコレクタと、トランジスタ９のコレ
クタにそれぞれ接続され、トランジスタ８のベースが入
力電圧ＶIN端子１となり、トランジスタ９のベースがリ
ファレンス電源ＶR 端子２となる。トランジスタ９及び
１０のエミッタは互いに接続され、トランジスタ９及び
１０の共通エミッタにベースが定電流減用電源ＶCSI 端
子７になっているトランジスタ１０のコレクタが接続さ
れている。トランジスタ１０のエミッタには抵抗４の一
方の端子がつながり、他方の端子は電源電圧ＶＥＥ端子
１６に接続されＥＣＬ基本ゲート回路を構成している。
る。図１は本発明の第１の実施例のＥＣＬ回路である。
２つのコレクタ抵抗３の一方の端子がそれぞれ電源電圧
ＶＣＣ（又はＧＮＤ）端子１５に接続され、他方の端子
がトランジスタ８のコレクタと、トランジスタ９のコレ
クタにそれぞれ接続され、トランジスタ８のベースが入
力電圧ＶIN端子１となり、トランジスタ９のベースがリ
ファレンス電源ＶR 端子２となる。トランジスタ９及び
１０のエミッタは互いに接続され、トランジスタ９及び
１０の共通エミッタにベースが定電流減用電源ＶCSI 端
子７になっているトランジスタ１０のコレクタが接続さ
れている。トランジスタ１０のエミッタには抵抗４の一
方の端子がつながり、他方の端子は電源電圧ＶＥＥ端子
１６に接続されＥＣＬ基本ゲート回路を構成している。
【０００９】トランジスタ１２のコレクタは電源電圧Ｖ
ＣＣ（又はＧＮＤ）に、ベースはトランジスタ９のコレ
クタに、エミッタはトランジスタ１３のコレクタにつな
がり、トランジスタ１３のエミッタは電源電圧ＶＥＥ端
子につながっている。ベースがクランプ電圧ＶCLAMP 端
子６であるトランジスタ１１のコレクタはＶＣＣ１５に
つながり、エミッタはトランジスタ１のベースに接続さ
れている。トランジスタ１１のエミッタにバイアス抵抗
１４の一方がつながり他方はＶＥＥ端子１６につながっ
ている。さらにカップリング容量５の一方の端子がＶIN
端子１につながり、他方の端子がトランジスタ１３のベ
ースに接続されたエミッタフォロワとなっているＥＣＬ
回路を構成している。
ＣＣ（又はＧＮＤ）に、ベースはトランジスタ９のコレ
クタに、エミッタはトランジスタ１３のコレクタにつな
がり、トランジスタ１３のエミッタは電源電圧ＶＥＥ端
子につながっている。ベースがクランプ電圧ＶCLAMP 端
子６であるトランジスタ１１のコレクタはＶＣＣ１５に
つながり、エミッタはトランジスタ１のベースに接続さ
れている。トランジスタ１１のエミッタにバイアス抵抗
１４の一方がつながり他方はＶＥＥ端子１６につながっ
ている。さらにカップリング容量５の一方の端子がＶIN
端子１につながり、他方の端子がトランジスタ１３のベ
ースに接続されたエミッタフォロワとなっているＥＣＬ
回路を構成している。
【００１０】このＥＣＬ回路において、プルダウン用の
トランジスタ１３のインパルス応答を速めるためにトラ
ンジスタ１３のベース・エミッタ間電圧ＶBEをクランプ
用のトランジスタ１１で常時バイアスしておく。入力電
圧が変化したときカップリング容量５を通して電流が流
れ、この電流はトランジスタ１３のベースに流れ込み、
このベース電位をもち上げる。そして配線負荷容量１７
の電荷をトランジスタ１３に高速に駆動し、放電するこ
とにより出力信号の立ち下がり時間を短くできる。
トランジスタ１３のインパルス応答を速めるためにトラ
ンジスタ１３のベース・エミッタ間電圧ＶBEをクランプ
用のトランジスタ１１で常時バイアスしておく。入力電
圧が変化したときカップリング容量５を通して電流が流
れ、この電流はトランジスタ１３のベースに流れ込み、
このベース電位をもち上げる。そして配線負荷容量１７
の電荷をトランジスタ１３に高速に駆動し、放電するこ
とにより出力信号の立ち下がり時間を短くできる。
【００１１】図２は本発明の第２の実施例のＥＣＬ回路
である。第２の実施例では図１のバイアス抵抗１４が数
１０ｋΩ程度以上のものが製造できないことからプルダ
ウン用トランジスタ１３のバイアス電流の一部がバイア
ス抵抗１４に数１０μＡ程度流れる。このため本実施例
では図２に示すように、トランジスタ４７のコレクタを
トランジスタ２８のエミッタに、トランジスタ４７のベ
ースとエミッタをともに電源電圧ＶＥＥ端子３２に接続
する。
である。第２の実施例では図１のバイアス抵抗１４が数
１０ｋΩ程度以上のものが製造できないことからプルダ
ウン用トランジスタ１３のバイアス電流の一部がバイア
ス抵抗１４に数１０μＡ程度流れる。このため本実施例
では図２に示すように、トランジスタ４７のコレクタを
トランジスタ２８のエミッタに、トランジスタ４７のベ
ースとエミッタをともに電源電圧ＶＥＥ端子３２に接続
する。
【００１２】トランジスタ４７のベースとエミッタは常
に同電位となるため、トランジスタ４７は常時オフ状態
となり、トランジスタ２８のエミッタノードとＶＥＥ端
子３２は開放状態と同等となる。したがってクランプ用
トランジスタ２８のエミッタ電流はすべてトランジスタ
３０のベースに流れ込み第１の実施例１よりもさらに高
速に駆動でき、配線負荷容量が大きくなるほど従来のＥ
ＣＬ回路に比べて出力信号の伝搬遅延時間を短縮でき
る。
に同電位となるため、トランジスタ４７は常時オフ状態
となり、トランジスタ２８のエミッタノードとＶＥＥ端
子３２は開放状態と同等となる。したがってクランプ用
トランジスタ２８のエミッタ電流はすべてトランジスタ
３０のベースに流れ込み第１の実施例１よりもさらに高
速に駆動でき、配線負荷容量が大きくなるほど従来のＥ
ＣＬ回路に比べて出力信号の伝搬遅延時間を短縮でき
る。
【００１３】図３は入力信号に対して同相、逆相の両方
の出力をエミッタフォロワ回路から出力するときの回路
構成を示している。同図において、バイポーラトランジ
スタ２−１又は２−２のベース電極に信号または基準電
圧が印加されたとき、エミッタフォロワ２−３，２−４
の出力にはそのベースにコンデンサを介して入力信号を
同相の信号が入力されるようにバイポーラトランジスタ
２−５，２−６が接続されている。動作原理は、図１と
同様である。
の出力をエミッタフォロワ回路から出力するときの回路
構成を示している。同図において、バイポーラトランジ
スタ２−１又は２−２のベース電極に信号または基準電
圧が印加されたとき、エミッタフォロワ２−３，２−４
の出力にはそのベースにコンデンサを介して入力信号を
同相の信号が入力されるようにバイポーラトランジスタ
２−５，２−６が接続されている。動作原理は、図１と
同様である。
【００１４】図４は、バイアス回路も含めた詳細回路で
あり図１の基本回路を用いた第４の実施例である。同図
において、図１に示したエミッタフォロワ回路は具体的
にバイポーラトランジスタ４−１，４−２及び抵抗４−
３で構成されている。入力信号は入力端子４−９に印加
され、基準電圧印加端子４−１０には基準電圧が印加さ
れる。バイポーラトランジスタ４−２のベースには定電
圧回路からの定電圧４−４が印加されていて、エミッタ
フォロワに定電流が流れる。
あり図１の基本回路を用いた第４の実施例である。同図
において、図１に示したエミッタフォロワ回路は具体的
にバイポーラトランジスタ４−１，４−２及び抵抗４−
３で構成されている。入力信号は入力端子４−９に印加
され、基準電圧印加端子４−１０には基準電圧が印加さ
れる。バイポーラトランジスタ４−２のベースには定電
圧回路からの定電圧４−４が印加されていて、エミッタ
フォロワに定電流が流れる。
【００１５】さらに、バイポーラトランジスタ４−５が
エミッタフォロワの出力端子４−１３にそのコレクタが
接続され、エミッタは電源４−１２に接続され、ベース
はコンデンサ４−８を介して入力信号と同相の出力であ
る電流切り替え回路に接続されている。バイポーラトラ
ンジスタ４−５のベースはダイオード４−６のアノード
電極及び、抵抗４−７に接続され、ダイオードのカソー
ド電極は電源４−１２に接続され、抵抗の他の電極は電
源４−１１に接続されている。
エミッタフォロワの出力端子４−１３にそのコレクタが
接続され、エミッタは電源４−１２に接続され、ベース
はコンデンサ４−８を介して入力信号と同相の出力であ
る電流切り替え回路に接続されている。バイポーラトラ
ンジスタ４−５のベースはダイオード４−６のアノード
電極及び、抵抗４−７に接続され、ダイオードのカソー
ド電極は電源４−１２に接続され、抵抗の他の電極は電
源４−１１に接続されている。
【００１６】ダイオード４−６をバイポーラトランジス
タ４−５のベースとエミッタ間に挿入する理由は、温度
保証をこの回路にもたせるためである。温度が変化して
もダイオード４−６に流れる電流とダイオード４−６と
バイポーラトランジスタ４−５のエリヤ係数の比の積の
電流が常にトランジスタ４−５に流れる。電源４−１１
から抵抗４−７、ダイオード４−６、電源４−１２に流
れる電流は、微少電流に設定する。
タ４−５のベースとエミッタ間に挿入する理由は、温度
保証をこの回路にもたせるためである。温度が変化して
もダイオード４−６に流れる電流とダイオード４−６と
バイポーラトランジスタ４−５のエリヤ係数の比の積の
電流が常にトランジスタ４−５に流れる。電源４−１１
から抵抗４−７、ダイオード４−６、電源４−１２に流
れる電流は、微少電流に設定する。
【００１７】その理由は第１に、このバイアス回路は単
にバイポーラトランジスタ４−５のベースに定電圧を供
給するものであるから大きな電流は必要ない。第２に、
バイポーラトランジスタ４−５のベースからバイアス回
路側（ノード４−１４）を見たときのインピーダンスを
バイポーラトランジスタ４−５の入力インピーダンスよ
り十分高く設定する必要があるからである。なぜならば
ノード４−１４のインピーダンスを低くすると、入力信
号の変化に応じてコンデンサ４−８を介してバイポーラ
トランジスタ４−５のベースに流れ込む電荷がベース側
に流れずに、抵抗４−７とダイオード４−６の順方向イ
ンピーダンスの並列のインピーダンスとベースの入力イ
ンピーダンスの比に応じて分配されるからである。
にバイポーラトランジスタ４−５のベースに定電圧を供
給するものであるから大きな電流は必要ない。第２に、
バイポーラトランジスタ４−５のベースからバイアス回
路側（ノード４−１４）を見たときのインピーダンスを
バイポーラトランジスタ４−５の入力インピーダンスよ
り十分高く設定する必要があるからである。なぜならば
ノード４−１４のインピーダンスを低くすると、入力信
号の変化に応じてコンデンサ４−８を介してバイポーラ
トランジスタ４−５のベースに流れ込む電荷がベース側
に流れずに、抵抗４−７とダイオード４−６の順方向イ
ンピーダンスの並列のインピーダンスとベースの入力イ
ンピーダンスの比に応じて分配されるからである。
【００１８】この状態ではバイポーラトランジスタ４−
５のベースを十分高くバイアスすることはできずに（バ
イポーラトランジスタ４−５が能動状態にならない）寄
生容量の電荷がバイポーラトランジスタ４−５を介して
完全に放電されないことになる。このバイアス回路に微
少電流を流すには抵抗４−７の抵抗値を大きくし微少電
流をながす。このとき、ダイオード４−６には微少電流
が流れ、図５に示すように微少電流領域ではダイオード
の準方向のインピーダンスもある程度高くできるため
に、ノード４−１４のインピーダンスを高くできる。図
５はダイオードの電流−電圧特性をしめしたものである
が、低電流領域では順方向のインピーダンスもある程度
高くできることがわかる。
５のベースを十分高くバイアスすることはできずに（バ
イポーラトランジスタ４−５が能動状態にならない）寄
生容量の電荷がバイポーラトランジスタ４−５を介して
完全に放電されないことになる。このバイアス回路に微
少電流を流すには抵抗４−７の抵抗値を大きくし微少電
流をながす。このとき、ダイオード４−６には微少電流
が流れ、図５に示すように微少電流領域ではダイオード
の準方向のインピーダンスもある程度高くできるため
に、ノード４−１４のインピーダンスを高くできる。図
５はダイオードの電流−電圧特性をしめしたものである
が、低電流領域では順方向のインピーダンスもある程度
高くできることがわかる。
【００１９】図４の回路で出力端子４−１３に付く容量
を変化させたときの伝搬遅延時間の関係をしめしたのが
図６である。曲線６−１は従来のＥＣＬ回路であり、寄
生容量が大きくなるにつれて遅延時間が長くなる様子が
わかる。これは先に説明したように出力電位が定電位に
なる時の放電時間がエミッタ−フォロワの出力インピー
ダンスと寄生容量の積の時定数で決まるためであり、寄
生量の増加に比例して遅延時間が長くなる。
を変化させたときの伝搬遅延時間の関係をしめしたのが
図６である。曲線６−１は従来のＥＣＬ回路であり、寄
生容量が大きくなるにつれて遅延時間が長くなる様子が
わかる。これは先に説明したように出力電位が定電位に
なる時の放電時間がエミッタ−フォロワの出力インピー
ダンスと寄生容量の積の時定数で決まるためであり、寄
生量の増加に比例して遅延時間が長くなる。
【００２０】一方、曲線６−２は本発明による図４の回
路の結果である。出力電位が定電位になる時の放電は従
来の回路とは異なり図４に示したトランジスタに流れる
ために寄生容量が増加しても遅延時間はあまり増加しな
い。
路の結果である。出力電位が定電位になる時の放電は従
来の回路とは異なり図４に示したトランジスタに流れる
ために寄生容量が増加しても遅延時間はあまり増加しな
い。
【００２１】図７は本発明の第５の実施例である。第１
の実施例と異なる点はエミッタ−フォロワの構成であ
る。エミッタ−フォロワを構成するバイポーラトランジ
スタ７−１のエミッタが抵抗７−２を介して電源７−３
に接続されている。電流切り替え回路の電源は７−４で
あり通常７−３は７−４よりも高く設定される。なぜな
らエミッタフォロワ部分の電位は論理振幅にある程度の
電圧を加算した電圧で動作するためである。このように
することにより消費電力を少なくすることができる。
の実施例と異なる点はエミッタ−フォロワの構成であ
る。エミッタ−フォロワを構成するバイポーラトランジ
スタ７−１のエミッタが抵抗７−２を介して電源７−３
に接続されている。電流切り替え回路の電源は７−４で
あり通常７−３は７−４よりも高く設定される。なぜな
らエミッタフォロワ部分の電位は論理振幅にある程度の
電圧を加算した電圧で動作するためである。このように
することにより消費電力を少なくすることができる。
【００２２】図７に示すバイポーラトランジスタ７−５
は出力のノード７−６に接続され動作原理は第１の実施
例と全く同じになる。
は出力のノード７−６に接続され動作原理は第１の実施
例と全く同じになる。
【００２３】
【発明の効果】以上説明したように、本発明は入力信号
と逆相の信号が出力されるエミッタ−フォロワ回路の出
力にバイポーラトランジスタのコレクタが接続され、電
流切り替えスイッチ回路の入力信号と同相の出力信号が
コンデンサを介してバイポーラトランジスタのベースに
接続され、バイポーラトランジスタのエミッタは電源に
接続され、バイポーラトランジスタのベースとエミッタ
間は、バイポーラトランジスタにわずかに電流が流れる
程度にバイアスされている回路構成にすることにより、
配線等の寄生容量が増加しても遅延時間の増加を少なく
する効果がある。
と逆相の信号が出力されるエミッタ−フォロワ回路の出
力にバイポーラトランジスタのコレクタが接続され、電
流切り替えスイッチ回路の入力信号と同相の出力信号が
コンデンサを介してバイポーラトランジスタのベースに
接続され、バイポーラトランジスタのエミッタは電源に
接続され、バイポーラトランジスタのベースとエミッタ
間は、バイポーラトランジスタにわずかに電流が流れる
程度にバイアスされている回路構成にすることにより、
配線等の寄生容量が増加しても遅延時間の増加を少なく
する効果がある。
【００２４】さらに本発明による負荷回路には定常状態
ではほとんど電流は流れずに、本発明の効果を示す遷移
時間の間だけ電流がながれるために消費電力の増加も抑
えられるという効果もある。
ではほとんど電流は流れずに、本発明の効果を示す遷移
時間の間だけ電流がながれるために消費電力の増加も抑
えられるという効果もある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】ダイオードの電流−電圧特性を示す図である。
【図６】本発明と従来例における遅延時間を示す図であ
る。
る。
【図７】本発明の第５の実施例を示す回路図である。
【図８】従来例を示す回路図である。
１，１８，３４ 入力電圧ＶIN端子 ２，１９，３５ リファレンス電圧ＶR 端子 ３，２０，３６ コレクタ抵抗ＲC ４，２１，３８ 抵抗ＲCS ６，２３ クランプ電圧ＶCLAMP 端子 ７，２４，３７ 定電流源用電源ＶCSI １４ バイアス抵抗ＲBIAS １５，３１，４５ 電源電圧ＶＣＣ（ＧＮＤ）端子 １６，３２，４６ 電源電圧ＶＥＥ端子 ４３ 抵抗ＲE １７，３３，４４ 配線負荷容量ＣＬ
Claims (2)
- 【請求項１】 第１及び第２の抵抗の一方の端子がそれ
ぞれ高位電源につながり前記第１の抵抗の他方の端子が
第１のトランジスタのコレクタに前記第２の抵抗の他方
の端子が第２のトランジスタのコレクタにそれぞれ接続
され、前記第１のトランジスタのベースが入力電圧端子
に第２のトランジスタのベースが基準電圧に接続され、
前記第１と第２のトランジスタのエミッタが互いに接続
され、この共通エミッタに第３のトランジスタのコレク
タが接続され、前記第３のトランジスタのエミッタには
第３の抵抗の一方の端子がつながり他方の端子が低位電
源に接続されベースには定電圧電源が接続されたＥＣＬ
基本ゲート回路と、第４のトランジスタのコレクタが高
位電源にベースが前記第１のトランジスタのコレクタに
エミッタが第５のトランジスタのコレクタにつながり前
記第５のトランジスタのエミッタは低位電源につなが
り、第６のトランジスタのコレクタは高位電源にエミッ
タは前記第５のトランジスタのベースに接続され、前記
第６のトランジスタのエミッタに第４の抵抗もしくはダ
イオードの一方の端子がつながり他方の端子が低位電源
に接続され、容量の一方の端子が入力電圧端子につなが
り他方が前記第５のトランジスタのベースに接続された
エミッタフォロワとを備えていることを特徴とするＥＣ
Ｌ型半導体集積回路装置。 - 【請求項２】 エミッタ結合型の電流切り換えスイッチ
回路とエミッタフォロワ回路を有するＥＣＬ型半導体集
積回路装置において、入力信号と逆相の信号が出力され
るエミッタフォロワ回路の出力にバイポーラトランジス
タのコレクタが接続され、電流切り換えスイッチ回路の
入力信号と同相の出力信号がコンデンサを介して前記バ
イポーラトランジスタのベースに接続され、前記バイポ
ーラトランジスタのエミッタは電源に接続され、前記バ
イポーラトランジスタのベースとエミッタ間は前記バイ
ポーラトランジスタにわずかに電流が流れる電圧にバイ
アスする手段を有することを特徴とするＥＣＬ型半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24224791A JP2998334B2 (ja) | 1991-09-24 | 1991-09-24 | Ｅｃｌ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24224791A JP2998334B2 (ja) | 1991-09-24 | 1991-09-24 | Ｅｃｌ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583117A true JPH0583117A (ja) | 1993-04-02 |
| JP2998334B2 JP2998334B2 (ja) | 2000-01-11 |
Family
ID=17086436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24224791A Expired - Lifetime JP2998334B2 (ja) | 1991-09-24 | 1991-09-24 | Ｅｃｌ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2998334B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630103A2 (en) * | 1993-06-17 | 1994-12-21 | Sony Corporation | Emitterfollower circuit and analog to digital converter using such circuit |
| KR20000000937A (ko) * | 1998-06-05 | 2000-01-15 | 윤종용 | 능동부하를 사용하는 에미터-커플드-로직 증폭기 회로 |
-
1991
- 1991-09-24 JP JP24224791A patent/JP2998334B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630103A2 (en) * | 1993-06-17 | 1994-12-21 | Sony Corporation | Emitterfollower circuit and analog to digital converter using such circuit |
| EP0630103A3 (en) * | 1993-06-17 | 1996-03-20 | Sony Corp | Transmitter-follower circuit and analog-digital converter using such a circuit. |
| US5548287A (en) * | 1993-06-17 | 1996-08-20 | Sony Corporation | Analog to digital converter |
| KR20000000937A (ko) * | 1998-06-05 | 2000-01-15 | 윤종용 | 능동부하를 사용하는 에미터-커플드-로직 증폭기 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2998334B2 (ja) | 2000-01-11 |
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