JPH0736519B2 - 電流スイツチ回路 - Google Patents
電流スイツチ回路Info
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- JPH0736519B2 JPH0736519B2 JP28903988A JP28903988A JPH0736519B2 JP H0736519 B2 JPH0736519 B2 JP H0736519B2 JP 28903988 A JP28903988 A JP 28903988A JP 28903988 A JP28903988 A JP 28903988A JP H0736519 B2 JPH0736519 B2 JP H0736519B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- H03K19/086—Emitter coupled logic
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は電流スイツチ回路に係り、特に、ノイズ抑制効
果に優れ、スイツチング速度の速い電流スイツチ回路
（ハーフ・カレント・スイツチ回路ともいう。）に関す
る。
果に優れ、スイツチング速度の速い電流スイツチ回路
（ハーフ・カレント・スイツチ回路ともいう。）に関す
る。
B.従来技術 従来の電流スイツチ回路の構造は、入力トランジスタに
おけるハイ・レベル入力信号（ノイズも含まれてい
る。）中の変化に応答してIR出力電圧降下の変化を生じ
させている。そのようなIR出力電圧の変動が、大きすぎ
るときには、誤つたスイツチング動作を招く場合があ
る。
おけるハイ・レベル入力信号（ノイズも含まれてい
る。）中の変化に応答してIR出力電圧降下の変化を生じ
させている。そのようなIR出力電圧の変動が、大きすぎ
るときには、誤つたスイツチング動作を招く場合があ
る。
このノイズによる誤つたスイツチング動作の問題に対す
る１つの解決策は、ダイオードあるいはNPNトランジス
タのコレクタ及びエミツタを、入力トランジスタに接続
されている負荷抵抗に並列に接続することである。この
ように接続することにより、負荷トランジスタを横切る
電圧が所定の値に効果的に維持される。しかしながら、
前記クランプ用のダイオードあるいはNPNトランジスタ
を流れる余分な電流が回路の消費電力を増大させ、入力
トランジスタのエミツタ−ベース間キヤパシタンスを増
大させるので、スイツチング動作速度の低下を招いてい
る。入力トランジスタのキヤパシタンスは入力トランジ
スタを流れる電流の増加に比例して増加してしまうので
ある。
る１つの解決策は、ダイオードあるいはNPNトランジス
タのコレクタ及びエミツタを、入力トランジスタに接続
されている負荷抵抗に並列に接続することである。この
ように接続することにより、負荷トランジスタを横切る
電圧が所定の値に効果的に維持される。しかしながら、
前記クランプ用のダイオードあるいはNPNトランジスタ
を流れる余分な電流が回路の消費電力を増大させ、入力
トランジスタのエミツタ−ベース間キヤパシタンスを増
大させるので、スイツチング動作速度の低下を招いてい
る。入力トランジスタのキヤパシタンスは入力トランジ
スタを流れる電流の増加に比例して増加してしまうので
ある。
C.発明が解決しようとする問題点 本発明の目的は電流スイツチ回路における前述の電力消
費及びスイツチング速度に関する欠点を解決することで
ある。更に、本発明は回路の発振を抑制しながらスピー
ド・アップ・キャパシタンスの使用を可能にする。
費及びスイツチング速度に関する欠点を解決することで
ある。更に、本発明は回路の発振を抑制しながらスピー
ド・アップ・キャパシタンスの使用を可能にする。
D.問題点を解決するための手段 本発明は、少なくとも１つの入力端子と、主電流が流れ
る第１及び第２の端子、及び、前記入力端子が接続され
且つ前記主電流を制御するための制御端子を有する少な
くとも１つの入力トランジスタと、第１の参照電圧電源
と、前記第１の参照電圧電源と前記入力トランジスタの
前記第１の端子との間に接続された負荷抵抗手段と、第
２の参照電圧電源と、前記第２の参照電圧電源と前記入
力トランジスタの前記第２の端子との間に接続された定
抵抗手段と、前記主電流が増大するときには与える電流
を増大させ且つ前記主電流が減少するときには与える電
流を減小させるようにして前記定抵抗手段に電流を与え
る少なくとも１つのフイードバツク・トランジスタを含
み、前記入力トランジスタから出力される前記主電流を
安定化させるフイードバツク手段と、を有する電流スイ
ツチ回路である。
る第１及び第２の端子、及び、前記入力端子が接続され
且つ前記主電流を制御するための制御端子を有する少な
くとも１つの入力トランジスタと、第１の参照電圧電源
と、前記第１の参照電圧電源と前記入力トランジスタの
前記第１の端子との間に接続された負荷抵抗手段と、第
２の参照電圧電源と、前記第２の参照電圧電源と前記入
力トランジスタの前記第２の端子との間に接続された定
抵抗手段と、前記主電流が増大するときには与える電流
を増大させ且つ前記主電流が減少するときには与える電
流を減小させるようにして前記定抵抗手段に電流を与え
る少なくとも１つのフイードバツク・トランジスタを含
み、前記入力トランジスタから出力される前記主電流を
安定化させるフイードバツク手段と、を有する電流スイ
ツチ回路である。
好ましい実施例では、フイードバツク・トランジスタは
PNPトランジスタであり、そのエミツタは第１参照電圧
電源に接続され、そのコレクタは入力トランジスタの第
２端子（エミツタ）に接続され、そのPNPトランジスタ
のベースは負荷抵抗手段に接続されている。
PNPトランジスタであり、そのエミツタは第１参照電圧
電源に接続され、そのコレクタは入力トランジスタの第
２端子（エミツタ）に接続され、そのPNPトランジスタ
のベースは負荷抵抗手段に接続されている。
また、一実施例では、スピード・アツプ・キヤパシタン
ス手段が前記入力トランジスタの第２端子（エミツタ）
と前記第２参照電圧電源との間に接続され、入力トラン
ジスタのスイツチング速度の向上がはかられている。フ
イード・バツク手段は更に、入力トランジスタを流れる
主電流に応答して負荷抵抗手段を横切る電圧降下が最初
に増大するときに前記スピード・アツプ・キヤパシタを
充電するための手段を含んでいる。この実施例は更に、
エミツタ・フオロワ・トランジスタのような電圧変換手
段を含み、その制御端子（ベース）は負荷抵抗手段に接
続されていてもよい。
ス手段が前記入力トランジスタの第２端子（エミツタ）
と前記第２参照電圧電源との間に接続され、入力トラン
ジスタのスイツチング速度の向上がはかられている。フ
イード・バツク手段は更に、入力トランジスタを流れる
主電流に応答して負荷抵抗手段を横切る電圧降下が最初
に増大するときに前記スピード・アツプ・キヤパシタを
充電するための手段を含んでいる。この実施例は更に、
エミツタ・フオロワ・トランジスタのような電圧変換手
段を含み、その制御端子（ベース）は負荷抵抗手段に接
続されていてもよい。
E.実施例 第１図において、少なくとも１つの入力端子10及び少な
くとも１つの入力トランジスタ16が設けられており、入
力トランジスタ16は第１端子18及び第２端子20を有し、
これらの間の主電流が流れるようになつている。前記少
なくとも１つの入力端子に接続された制御端子が主電流
を制御する。図に示す実施例では、２つの入力トランジ
スタ22及び24が追加され、これらは夫々、入力端子12及
び14を有している。この実施例ではNPNトランジスタが
示されているが、本発明はこれに限定される訳ではな
く、種々の型トランジスタの種々の組み合せが可能であ
る。
くとも１つの入力トランジスタ16が設けられており、入
力トランジスタ16は第１端子18及び第２端子20を有し、
これらの間の主電流が流れるようになつている。前記少
なくとも１つの入力端子に接続された制御端子が主電流
を制御する。図に示す実施例では、２つの入力トランジ
スタ22及び24が追加され、これらは夫々、入力端子12及
び14を有している。この実施例ではNPNトランジスタが
示されているが、本発明はこれに限定される訳ではな
く、種々の型トランジスタの種々の組み合せが可能であ
る。
第１図の回路は更に、第１参照電圧電源26及び負荷抵抗
手段28を含み、負荷抵抗手段28は第１参照電圧電源26と
第１端子18との間に接続されている。この回路は更に第
２参照電圧電源30を含み、これは接地電位である。定電
流抵抗手段32は第２端子20と第２参照電圧電源30との間
に接続されている。
手段28を含み、負荷抵抗手段28は第１参照電圧電源26と
第１端子18との間に接続されている。この回路は更に第
２参照電圧電源30を含み、これは接地電位である。定電
流抵抗手段32は第２端子20と第２参照電圧電源30との間
に接続されている。
負荷抵抗手段28及び定電流抵抗手段32は種々の異なる回
路にて構成できるが、第１図では簡単のために単なる抵
抗として描かれている。
路にて構成できるが、第１図では簡単のために単なる抵
抗として描かれている。
第１図の回路はフイードバツク手段34を含み、このフイ
ードバツク手段34はフイードバツク・トランジスタを備
え、フイードバツク・トランジスタは入力トランジスタ
10、12、及び14のコレクタの電圧に比例する電圧のノー
ド18に接続された制御端子を有している。フイードバツ
ク・トランジスタは定電流抵抗手段32を流れる電流を駆
動するために定電流抵抗手段32に接続されており、定電
流手段32は、電流を流しているときには、入力トランジ
スタを流れる主電流の増大とともに増大し、減小ととも
に減小し、こうして、少なくとも１つの入力トランジス
タから引き出される主電流が安定化する。フイードバツ
ク・トランジスタを制御するためのノードは補助的なト
ランジスタ回路あるいはエミツタ・フオロワ回路の一部
であつてもよい。好ましい実施例においては、前記ノー
ドは入力トランジスタ16、22及び24のコレクタ端子18で
ある。この実施例では、このノードの電圧は少なくとも
１つの入力トランジスタが主電流を流すときに負荷抵抗
手段28を横切る電圧降下に比例する。
ードバツク手段34はフイードバツク・トランジスタを備
え、フイードバツク・トランジスタは入力トランジスタ
10、12、及び14のコレクタの電圧に比例する電圧のノー
ド18に接続された制御端子を有している。フイードバツ
ク・トランジスタは定電流抵抗手段32を流れる電流を駆
動するために定電流抵抗手段32に接続されており、定電
流手段32は、電流を流しているときには、入力トランジ
スタを流れる主電流の増大とともに増大し、減小ととも
に減小し、こうして、少なくとも１つの入力トランジス
タから引き出される主電流が安定化する。フイードバツ
ク・トランジスタを制御するためのノードは補助的なト
ランジスタ回路あるいはエミツタ・フオロワ回路の一部
であつてもよい。好ましい実施例においては、前記ノー
ドは入力トランジスタ16、22及び24のコレクタ端子18で
ある。この実施例では、このノードの電圧は少なくとも
１つの入力トランジスタが主電流を流すときに負荷抵抗
手段28を横切る電圧降下に比例する。
好ましい実施例において、フイードバツク手段34はPNP
トランジスタで構成されていてもよく、そのPNPトラン
ジスタのエミツタは第１参照電圧電源26に接続され、そ
のコレクタは少なくとも１つの入力トランジスタ16の第
２の端子20に接続され、そのベースは負荷抵抗手段28に
接続されている。図示の例では、PNPトランジスタのベ
ースは少なくとも１つのトランジスタ16の第１の端子18
に接続されている。
トランジスタで構成されていてもよく、そのPNPトラン
ジスタのエミツタは第１参照電圧電源26に接続され、そ
のコレクタは少なくとも１つの入力トランジスタ16の第
２の端子20に接続され、そのベースは負荷抵抗手段28に
接続されている。図示の例では、PNPトランジスタのベ
ースは少なくとも１つのトランジスタ16の第１の端子18
に接続されている。
図示の回路はNOR回路を構成する。この回路の出力は第
１の端子18から取つてもよいし、負荷抵抗手段28中の特
定の電圧分割点40から取つてもよい。トランジスタ16、
22及び24が導通されていないとき、負荷抵抗手段28に電
流は流れず、端子40における電位は第１参照電圧電源28
で決まる。この電圧がこの回路におけるハイ・レベルで
ある。端子40におけるロー・レベルは、第１参照電圧電
源28のレベルから抵抗42を電圧降下分を差し引くことに
より決まる。抵抗42を横切る電圧降下は導通状態のとき
の入力トランジスタ16、22及び24の１つあるいは複数の
コレクタを流れる電流に基づいて定まる。
１の端子18から取つてもよいし、負荷抵抗手段28中の特
定の電圧分割点40から取つてもよい。トランジスタ16、
22及び24が導通されていないとき、負荷抵抗手段28に電
流は流れず、端子40における電位は第１参照電圧電源28
で決まる。この電圧がこの回路におけるハイ・レベルで
ある。端子40におけるロー・レベルは、第１参照電圧電
源28のレベルから抵抗42を電圧降下分を差し引くことに
より決まる。抵抗42を横切る電圧降下は導通状態のとき
の入力トランジスタ16、22及び24の１つあるいは複数の
コレクタを流れる電流に基づいて定まる。
フイードバツク手段34は入力トランジスタ16、22、及び
24の各々を流れる電流を安定化させる働きをする。トラ
ンジスタ16、22及び24が導通していないとき、フイード
バツク手段34の制御端子18の電圧はハイ・レベルとな
り、PNPトランジスタ36は導通しない。入力トランジス
タ10、22、及び24のいずれか少なくとも１つが導通を開
始すると、負荷抵抗手段28を横切るIR電圧降下に依つて
端子18の電圧が降下する。従つて、PNPトランジスタ36
が導通を開始して低電流を端子20を通じて定電流抵抗手
段32中に流すことになる。導通状態の入力トランジスタ
の入力端子におけるハイ・レベルの電圧が変動すると
き、PNPトランジスタ36は抵抗32を通じてフイードバツ
ク電流を供給し、入力トランジスタ16、22、24のV
BE（ベース・エミッタ間電圧）の変動が抑制され、こう
して、入力電圧の変動に起因する端子40における電圧の
変動の発生が回避できる。更に詳しくは、入力端子10に
おけるハイ・レベル電圧が上方に変動したとすると、入
力トランジスタ16のVBEのこの上昇は、負荷抵抗手段28
を流れる電流をある増加した値にまで引き上げる。この
増加した電流は負荷抵抗手段28を横切るIR電圧降下を増
加させ、PNPトランジスタ36のベースにつながる端子18
の電圧は下がることになる。従つて、PNPトランジスタ3
6のベースをエミツタとの間の電位差が増加し、PNPトラ
ンジスタ36はより大きな電流を抵抗32に流すことにな
る。PNPトランジスタ36から抵抗32を流れる電流が増加
すると、抵抗32を横切るIR電圧降下が増大し、第２の端
子20を電位が上昇する。このようにして、入力トランジ
スタ16の入力端子10において電圧レベルの上方向の変動
が生じると、それに付随して第２端子20の電圧レベルが
上方向に変動する。従つて、入力トランジスタ16のVBE
は略々一定に維持され、負荷抵抗42には略々一定の主電
流が流れることになる。こうして、負荷抵抗42を横切る
電圧降下は一定に維持される。
24の各々を流れる電流を安定化させる働きをする。トラ
ンジスタ16、22及び24が導通していないとき、フイード
バツク手段34の制御端子18の電圧はハイ・レベルとな
り、PNPトランジスタ36は導通しない。入力トランジス
タ10、22、及び24のいずれか少なくとも１つが導通を開
始すると、負荷抵抗手段28を横切るIR電圧降下に依つて
端子18の電圧が降下する。従つて、PNPトランジスタ36
が導通を開始して低電流を端子20を通じて定電流抵抗手
段32中に流すことになる。導通状態の入力トランジスタ
の入力端子におけるハイ・レベルの電圧が変動すると
き、PNPトランジスタ36は抵抗32を通じてフイードバツ
ク電流を供給し、入力トランジスタ16、22、24のV
BE（ベース・エミッタ間電圧）の変動が抑制され、こう
して、入力電圧の変動に起因する端子40における電圧の
変動の発生が回避できる。更に詳しくは、入力端子10に
おけるハイ・レベル電圧が上方に変動したとすると、入
力トランジスタ16のVBEのこの上昇は、負荷抵抗手段28
を流れる電流をある増加した値にまで引き上げる。この
増加した電流は負荷抵抗手段28を横切るIR電圧降下を増
加させ、PNPトランジスタ36のベースにつながる端子18
の電圧は下がることになる。従つて、PNPトランジスタ3
6のベースをエミツタとの間の電位差が増加し、PNPトラ
ンジスタ36はより大きな電流を抵抗32に流すことにな
る。PNPトランジスタ36から抵抗32を流れる電流が増加
すると、抵抗32を横切るIR電圧降下が増大し、第２の端
子20を電位が上昇する。このようにして、入力トランジ
スタ16の入力端子10において電圧レベルの上方向の変動
が生じると、それに付随して第２端子20の電圧レベルが
上方向に変動する。従つて、入力トランジスタ16のVBE
は略々一定に維持され、負荷抵抗42には略々一定の主電
流が流れることになる。こうして、負荷抵抗42を横切る
電圧降下は一定に維持される。
同様にして、入力端子10におけるハイ・レベル電圧が下
方向に変動したとすると、入力トランジスタ16のVBEが
減少し、入力トランジスタ16により導通される主電流も
減小する。前記主電流の減小は負荷抵抗手段28を横切る
IR電圧降下の減小を招き、第１端子18の電圧レベルの上
昇を招く。従つて、PNPトランジスタ36のベース・エミ
ツタ間の電位差は減小し、PNPトランジスタ36から抵抗3
2に流れる電流量が減小する。PNPトランジスタ36から抵
抗32に流れる電流が減小すると、抵抗32を横切るIR電圧
降下が減小し、第２端子20の電圧レベルが下降する。従
つて、入力端子10の電圧レベルの下降が第２端子20の下
降を招き、入力トランジスタ16のVBEは一定に維持され
る。
方向に変動したとすると、入力トランジスタ16のVBEが
減少し、入力トランジスタ16により導通される主電流も
減小する。前記主電流の減小は負荷抵抗手段28を横切る
IR電圧降下の減小を招き、第１端子18の電圧レベルの上
昇を招く。従つて、PNPトランジスタ36のベース・エミ
ツタ間の電位差は減小し、PNPトランジスタ36から抵抗3
2に流れる電流量が減小する。PNPトランジスタ36から抵
抗32に流れる電流が減小すると、抵抗32を横切るIR電圧
降下が減小し、第２端子20の電圧レベルが下降する。従
つて、入力端子10の電圧レベルの下降が第２端子20の下
降を招き、入力トランジスタ16のVBEは一定に維持され
る。
入力トランジスタ16、22、及び24のVBEが一定に維持さ
れ、入力トランジスタ16、22、及び24が流れる電流が一
定に維持される結果、負荷抵抗手段28を横切るIR電圧降
下は略々一定に維持される。このようなIR電圧降下が、
バイパスのクランプ用ダイオードやクランプ用NPNトラ
ンジスタからの電流を入力トランジスタ16にダンプする
ことなく、達成される。バイパスからの電流を入力トラ
ンジスタにダンプしないので、入力キャパシタンスの増
加を招くことがない。
れ、入力トランジスタ16、22、及び24が流れる電流が一
定に維持される結果、負荷抵抗手段28を横切るIR電圧降
下は略々一定に維持される。このようなIR電圧降下が、
バイパスのクランプ用ダイオードやクランプ用NPNトラ
ンジスタからの電流を入力トランジスタ16にダンプする
ことなく、達成される。バイパスからの電流を入力トラ
ンジスタにダンプしないので、入力キャパシタンスの増
加を招くことがない。
既述のように、出力は第１端子18から取つてもよいし、
負荷抵抗手段28の適当な電圧分割点40から取つてもよ
い。多くの場合、この出力電圧は電圧変換回路によつて
電圧に変換される。第１図において、この電圧変換は電
圧変換トランジスタ46により行なわれる。トランジスタ
46はエミツタ・フオロワ構成となるように接続され、そ
のエミツタ端子50接続された容量線48を駆動する。エミ
ツタ・フオロワ・トランジスタ46のコレクタは第１参照
電圧電源26に接続され、エミツタはエミツタ端子50に接
続されている。エミツタ・フオロワ・トランジスタ46の
ベースは出力端子40に接続されている。出力端子40は負
荷抵抗手段28を２つのレジスタ42と44に分割している。
負荷抵抗手段28を分割する目的はエミツタ・フオロワ・
トランジスタ46のベースにおける電圧の振幅を減らし、
トランジスタのスイツチング動作の速度を速くすること
がある。エミツタ・フオロワ構造は更に、プルダウン抵
抗52を含み、容量線48の電圧が引き下げられるようにな
つている。プルダウン抵抗52の他方の端子は第３参照電
圧電源Vtに接続されていてもよい。エミツタ・フオロワ
・トランジスタを横切る電圧の振幅が減つたので、抵抗
52の引き下げ用抵抗値を小さくすることができ、それに
よつて、このエミツタ・フオロワ・トランジスタ46のス
イツチング速度を向上させることができる。
負荷抵抗手段28の適当な電圧分割点40から取つてもよ
い。多くの場合、この出力電圧は電圧変換回路によつて
電圧に変換される。第１図において、この電圧変換は電
圧変換トランジスタ46により行なわれる。トランジスタ
46はエミツタ・フオロワ構成となるように接続され、そ
のエミツタ端子50接続された容量線48を駆動する。エミ
ツタ・フオロワ・トランジスタ46のコレクタは第１参照
電圧電源26に接続され、エミツタはエミツタ端子50に接
続されている。エミツタ・フオロワ・トランジスタ46の
ベースは出力端子40に接続されている。出力端子40は負
荷抵抗手段28を２つのレジスタ42と44に分割している。
負荷抵抗手段28を分割する目的はエミツタ・フオロワ・
トランジスタ46のベースにおける電圧の振幅を減らし、
トランジスタのスイツチング動作の速度を速くすること
がある。エミツタ・フオロワ構造は更に、プルダウン抵
抗52を含み、容量線48の電圧が引き下げられるようにな
つている。プルダウン抵抗52の他方の端子は第３参照電
圧電源Vtに接続されていてもよい。エミツタ・フオロワ
・トランジスタを横切る電圧の振幅が減つたので、抵抗
52の引き下げ用抵抗値を小さくすることができ、それに
よつて、このエミツタ・フオロワ・トランジスタ46のス
イツチング速度を向上させることができる。
第１図にはただ１つのエミツタ・フオロワ・トランジス
タ46が容量線48を駆動するように示されているが、他の
異なる種々のトランジスタ構成が用いられ得る。プルダ
ウン抵抗52の代わりに活動装置を用いてもよい。
タ46が容量線48を駆動するように示されているが、他の
異なる種々のトランジスタ構成が用いられ得る。プルダ
ウン抵抗52の代わりに活動装置を用いてもよい。
ノード50の出力信号が低い電圧であるとき、入力トラン
ジスタ16、22、及び24の少なくとも１つは導通状態だ
が、エミツタ・フオロワ・トランジスタ46はほとんどオ
フの状態である。ノード50の出力信号が高い電圧である
とき、入力トランジスタ16、22、及び24の全てが非導通
状態であり、エミツタ・フオロワ・トランジスタ46は導
通状態である。これら全てのトランジスタのターン・オ
ン電流は概ね等しくされていてもよく、そうすれば、実
質的に変動のない動力供給電流を与え得るような負荷と
なる。
ジスタ16、22、及び24の少なくとも１つは導通状態だ
が、エミツタ・フオロワ・トランジスタ46はほとんどオ
フの状態である。ノード50の出力信号が高い電圧である
とき、入力トランジスタ16、22、及び24の全てが非導通
状態であり、エミツタ・フオロワ・トランジスタ46は導
通状態である。これら全てのトランジスタのターン・オ
ン電流は概ね等しくされていてもよく、そうすれば、実
質的に変動のない動力供給電流を与え得るような負荷と
なる。
フイードバツク手段34はスピード・アツプ・キヤパシタ
54の使用を容易にする。スピード・アツプ・キャパシタ
54は典型的には入力トランジスタ16の第２端子20と第２
参照電圧電源30との間に接続されている。入力トランジ
スタ16の入力端子10にハイ・レベル電圧パルス印加され
るとき、このトランジスタ16のVBEができるだけ大きく
て導通モードへの速いスイツチング動作が容易に行なわ
れることが望ましい。しかし、入力トランジスタ16のエ
ミツタ端子20は内部キヤパシタのせいでベース電圧に追
従する傾向がある。スピード・アツプ・キヤパシタ54を
エミツタ端子20に接続することによつて、エミツタ端子
20の電圧が上昇してベース・ノード10の電圧を追いかけ
る前に、余分な電荷がキヤパシタ54の電圧を上昇させる
ために必要となる。ACへの応用を考えると、スピード・
アツプ・キヤパシタを加えることにより、入力端子10に
印加される高周波の変化に応答してエミツタにおけるAC
インピーダンスが低くなる。従つて、第２端子20にスピ
ード・アツプ・キヤパシタ54を追加すると、入力トラン
ジスタの夫々のエミツタが夫々のベース端子における電
圧の変化に直ちに追従しなくなる。このようにして、大
きなVBEが入力トランジスタにおいて得られ、入力トラ
ンジスタのコレクタを通じて非常に速い上昇が得られ
る。
54の使用を容易にする。スピード・アツプ・キャパシタ
54は典型的には入力トランジスタ16の第２端子20と第２
参照電圧電源30との間に接続されている。入力トランジ
スタ16の入力端子10にハイ・レベル電圧パルス印加され
るとき、このトランジスタ16のVBEができるだけ大きく
て導通モードへの速いスイツチング動作が容易に行なわ
れることが望ましい。しかし、入力トランジスタ16のエ
ミツタ端子20は内部キヤパシタのせいでベース電圧に追
従する傾向がある。スピード・アツプ・キヤパシタ54を
エミツタ端子20に接続することによつて、エミツタ端子
20の電圧が上昇してベース・ノード10の電圧を追いかけ
る前に、余分な電荷がキヤパシタ54の電圧を上昇させる
ために必要となる。ACへの応用を考えると、スピード・
アツプ・キヤパシタを加えることにより、入力端子10に
印加される高周波の変化に応答してエミツタにおけるAC
インピーダンスが低くなる。従つて、第２端子20にスピ
ード・アツプ・キヤパシタ54を追加すると、入力トラン
ジスタの夫々のエミツタが夫々のベース端子における電
圧の変化に直ちに追従しなくなる。このようにして、大
きなVBEが入力トランジスタにおいて得られ、入力トラ
ンジスタのコレクタを通じて非常に速い上昇が得られ
る。
スピード・アツプ・キャパシタを用いることの基本的問
題は、入力トランジスタのキヤパシタンスに付加するこ
の容量性インピーダンスによつて、フイードバツク・ル
ープが形成され、それによつて回路の発振を招くことで
ある。しかしながら、本発明のフイードバツク手段がス
イツチング回路に用いられるときには、第１端子18の電
圧レベルが十分に降下するので、フイードバツク手段34
が導通状態となり、装置を流れる電流が略々安定したレ
ベルに達する前に最初にシヤープな電流パルスが発生す
る。このACパルスによつて、導通状態の入力トランジス
タを流れる最初の電流が制限される。従つて、フイード
バツク手段34を流れる初期電流パルスは負フイードバツ
クとして働き、装置の高周波AC電流応答が制限され、回
路の発振が与えられる。この様子が第２図に示されてい
る。カーブ100は端子18におけるコレクタ電流を表わ
し、フイードバツク手段34は設けられていていないもの
とする。カーブ102はPNPトランジスタ36を流れる電流を
表わしている。破線104はPNPフイードバツク・トランジ
スタが存在するときの端子18を流れる電流の応答を表わ
す。PNPトランジスタ36の電流の表わすカーブ102中の短
い電流パルス106は端子18における初期電流量制限を招
くので、回路が発振する可能性が抑えられる。しかし、
PNPトランジスタ36は入力トランジスタと同時に導通を
開始する訳ではない。PNPトランジスタ36は、端子18の
電圧が十分に降下してトランジスタ36のVBEが閾値電圧
になつてから導通を開始する。導通開始は端子18の時定
数に依る。従つて、PNPトランジスタ36を流れる電流に
パルス106が生じるのは、入力トランジスタ16を流れる
電流（カーブ100）の開始よりもわずがに遅れるだけで
ある。こうして、PNPトランジスタ36の電流の流れは入
力トランジスタ16の非常に速いスイツチング時間に影響
を与えない。このスイッチング時間はカーブ100中の急
勾配108によつて表わされている。
題は、入力トランジスタのキヤパシタンスに付加するこ
の容量性インピーダンスによつて、フイードバツク・ル
ープが形成され、それによつて回路の発振を招くことで
ある。しかしながら、本発明のフイードバツク手段がス
イツチング回路に用いられるときには、第１端子18の電
圧レベルが十分に降下するので、フイードバツク手段34
が導通状態となり、装置を流れる電流が略々安定したレ
ベルに達する前に最初にシヤープな電流パルスが発生す
る。このACパルスによつて、導通状態の入力トランジス
タを流れる最初の電流が制限される。従つて、フイード
バツク手段34を流れる初期電流パルスは負フイードバツ
クとして働き、装置の高周波AC電流応答が制限され、回
路の発振が与えられる。この様子が第２図に示されてい
る。カーブ100は端子18におけるコレクタ電流を表わ
し、フイードバツク手段34は設けられていていないもの
とする。カーブ102はPNPトランジスタ36を流れる電流を
表わしている。破線104はPNPフイードバツク・トランジ
スタが存在するときの端子18を流れる電流の応答を表わ
す。PNPトランジスタ36の電流の表わすカーブ102中の短
い電流パルス106は端子18における初期電流量制限を招
くので、回路が発振する可能性が抑えられる。しかし、
PNPトランジスタ36は入力トランジスタと同時に導通を
開始する訳ではない。PNPトランジスタ36は、端子18の
電圧が十分に降下してトランジスタ36のVBEが閾値電圧
になつてから導通を開始する。導通開始は端子18の時定
数に依る。従つて、PNPトランジスタ36を流れる電流に
パルス106が生じるのは、入力トランジスタ16を流れる
電流（カーブ100）の開始よりもわずがに遅れるだけで
ある。こうして、PNPトランジスタ36の電流の流れは入
力トランジスタ16の非常に速いスイツチング時間に影響
を与えない。このスイッチング時間はカーブ100中の急
勾配108によつて表わされている。
第３図は第１図の回路の電力と遅れ時間との関係を示し
ている。このブラフは論理レベルの振幅が600mV、フア
ンイン＝３、フアンアウト＝３、配線部負荷キヤパシタ
ンスが0.3pFという条件下で得られている。スピード・
アツプ・キヤパシタ54のキヤパシタンスが異なる５つの
値の各々の場合についてのカーブが示されている。ただ
し、最上部のカーブはスピード・アツプ・キャパシタ54
が設けられていない場合である。第３図から、スピード
・アツプ・キャパシタ54を設けることにより十分なスピ
ード・アツプがはかられることが分かる。更に、電力の
減小に伴うスピードの低下の割合も少ないことが分か
る。この点に関して、0.4pFの容量のスピード・アツプ
・キヤパシタの場合を表す最下位のカーブをみると、３
ミリワツトの電力のときの遅れが72ピコ秒であるのに対
して、1.5ミリワツトの電力のときの遅れはそれよりも
わずかに１から２ピコ秒遅れるだけである。このような
低い電力で速いスイツチング速度を示し、しかも回路中
にはわずかな数の素子しか必要としない装置というもの
は今までになかつたものである。
ている。このブラフは論理レベルの振幅が600mV、フア
ンイン＝３、フアンアウト＝３、配線部負荷キヤパシタ
ンスが0.3pFという条件下で得られている。スピード・
アツプ・キヤパシタ54のキヤパシタンスが異なる５つの
値の各々の場合についてのカーブが示されている。ただ
し、最上部のカーブはスピード・アツプ・キャパシタ54
が設けられていない場合である。第３図から、スピード
・アツプ・キャパシタ54を設けることにより十分なスピ
ード・アツプがはかられることが分かる。更に、電力の
減小に伴うスピードの低下の割合も少ないことが分か
る。この点に関して、0.4pFの容量のスピード・アツプ
・キヤパシタの場合を表す最下位のカーブをみると、３
ミリワツトの電力のときの遅れが72ピコ秒であるのに対
して、1.5ミリワツトの電力のときの遅れはそれよりも
わずかに１から２ピコ秒遅れるだけである。このような
低い電力で速いスイツチング速度を示し、しかも回路中
にはわずかな数の素子しか必要としない装置というもの
は今までになかつたものである。
本発明は温度変動があつてもノイズマージンの優れた電
源に利用できる。これは、入力端子に擬似信号（ノイ
ズ）が入力してもスイッチング回路に後続するセルにそ
れを伝播させないからであり、温度条件が非常に悪いと
きでも本発明を備えた電源はそのように機能する。この
ノイズ排除作用は入力トランジスタを流れる電流を安定
化させることによつて達成される。また、このような安
定化は入力トランジスタの入力キヤパシタンスの増加を
伴わず達成され、この点は従来のダイオード及びNPNト
ランジスタのクランプ機構を用いる場合と異なつてい
る。
源に利用できる。これは、入力端子に擬似信号（ノイ
ズ）が入力してもスイッチング回路に後続するセルにそ
れを伝播させないからであり、温度条件が非常に悪いと
きでも本発明を備えた電源はそのように機能する。この
ノイズ排除作用は入力トランジスタを流れる電流を安定
化させることによつて達成される。また、このような安
定化は入力トランジスタの入力キヤパシタンスの増加を
伴わず達成され、この点は従来のダイオード及びNPNト
ランジスタのクランプ機構を用いる場合と異なつてい
る。
更に、本発明の回路はフイードバツク手段によつてスピ
ード・アツプ・キヤパシタを遅れて充電することにより
スピード・アツプ・キヤパシタの利用を容易にし、そう
して、回路の初期リンギングあるいは初期発振を減小さ
せることになる。このようにして、本発明は大容量のス
ピード・アツプ・キヤパシタを利用して急峻な電流遷移
を行なわせることができる。また、本発明は供給電力の
わずかな減小しか伴わないような遅れを有するだけであ
る。
ード・アツプ・キヤパシタを遅れて充電することにより
スピード・アツプ・キヤパシタの利用を容易にし、そう
して、回路の初期リンギングあるいは初期発振を減小さ
せることになる。このようにして、本発明は大容量のス
ピード・アツプ・キヤパシタを利用して急峻な電流遷移
を行なわせることができる。また、本発明は供給電力の
わずかな減小しか伴わないような遅れを有するだけであ
る。
第１図は本発明に係る電流スイツチ回路の一実施例の構
成を示す回路図、 第２図は前記実施例における入力トランジスタ及びフイ
ードバツク・トランジスタの夫々を流れる電流の経時変
化を示すグラフ、 第３図は前記実施例における異なる容量のスピード・ア
ツプ・キヤパシタを用いた夫々の場合の電力対遅れの関
係を示すグラフである。 10、12、14……入力端子、16、22、24……入力トランジ
スタ、26……第１参照電圧電源、28……負荷抵抗手段、
30……第２参照電圧電源、34……フイードバツク手段、
36……フイードバツク・トランジスタ、40……出力端
子、54……スピード・アツプ・トランジスタ。
成を示す回路図、 第２図は前記実施例における入力トランジスタ及びフイ
ードバツク・トランジスタの夫々を流れる電流の経時変
化を示すグラフ、 第３図は前記実施例における異なる容量のスピード・ア
ツプ・キヤパシタを用いた夫々の場合の電力対遅れの関
係を示すグラフである。 10、12、14……入力端子、16、22、24……入力トランジ
スタ、26……第１参照電圧電源、28……負荷抵抗手段、
30……第２参照電圧電源、34……フイードバツク手段、
36……フイードバツク・トランジスタ、40……出力端
子、54……スピード・アツプ・トランジスタ。
フロントページの続き (56)参考文献 特開 昭58−83434（ＪＰ，Ａ) 特開 昭63−177614（ＪＰ，Ａ) 特開 昭62−154818（ＪＰ，Ａ) 特公 昭49−47973（ＪＰ，Ｂ１) 特公 昭49−34373（ＪＰ，Ｂ１) 特公 昭53−27139（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】少なくとも１つの入力端子と、 主電流が流れる第１及び第２の端子、並びに、前記入力
端子に接続され且つ前記主電流を制御するための制御端
子を有する少なくとも１つの入力トランジスタと、 第１の参照電圧電源と、 前記第１の参照電圧電源と前記入力トランジスタの前記
第１の端子との間に接続された負荷抵抗手段と、 第２の参照電圧電源と、 前記第２の参照電圧電源と前記入力トランジスタの前記
第２の端子との間に接続された定電流抵抗手段と、 前記定電流抵抗手段に接続された少なくとも１つのフィ
ードバック・トランジスタを含み、前記入力端子におけ
る入力信号の変動により前記主電流が増大するときには
前記定電流抵抗手段に流れる電流を増大させ、前記主電
流が減少するときには前記定電流抵抗手段に流れる電流
を減少させることによって、前記負荷抵抗手段及び前記
入力トランジスタを流れる前記主電流を安定化させるフ
イードバック手段と、 を有する電流スイッチ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/156,761 US4806785A (en) | 1988-02-17 | 1988-02-17 | Half current switch with feedback |
| US156761 | 1998-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220520A JPH01220520A (ja) | 1989-09-04 |
| JPH0736519B2 true JPH0736519B2 (ja) | 1995-04-19 |
Family
ID=22560974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28903988A Expired - Lifetime JPH0736519B2 (ja) | 1988-02-17 | 1988-11-17 | 電流スイツチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4806785A (ja) |
| EP (1) | EP0328842B1 (ja) |
| JP (1) | JPH0736519B2 (ja) |
| CA (1) | CA1299240C (ja) |
| DE (1) | DE3879466T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833657B2 (ja) * | 1989-07-13 | 1998-12-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5255240A (en) * | 1991-06-13 | 1993-10-19 | International Business Machines Corporation | One stage word line decoder/driver with speed-up Darlington drive and adjustable pull down |
| US5300827A (en) * | 1992-07-27 | 1994-04-05 | International Business Machines Corporation | Noise immune NTL logic network |
| DE4304262C1 (de) * | 1993-02-12 | 1993-10-07 | Siemens Ag | Multiplexeranordnung in Stromschaltertechnik |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3183370A (en) * | 1961-12-07 | 1965-05-11 | Ibm | Transistor logic circuits operable through feedback circuitry in nonsaturating manner |
| US3450896A (en) * | 1964-11-21 | 1969-06-17 | Hitachi Ltd | Transistor switching circuit having compensating circuit |
| US3500071A (en) * | 1965-10-04 | 1970-03-10 | Ibm | Feedback current switch with load-line displacing network |
| US3439186A (en) * | 1965-10-18 | 1969-04-15 | Motorola Inc | Diode transistor logic circuit having improved turn-on drive |
| US3505535A (en) * | 1967-01-03 | 1970-04-07 | Ibm | Digital circuit with antisaturation collector load network |
| US3577006A (en) * | 1969-03-10 | 1971-05-04 | Collins Radio Co | Fail-safe pulsed logic and gate |
| US3845405A (en) * | 1973-05-24 | 1974-10-29 | Rca Corp | Composite transistor device with over current protection |
| US4491748A (en) * | 1981-04-16 | 1985-01-01 | International Business Machines Corporation | High performance FET driver circuit |
| US4529894A (en) * | 1981-06-15 | 1985-07-16 | Ibm Corporation | Means for enhancing logic circuit performance |
| JPS5883434A (ja) * | 1981-11-13 | 1983-05-19 | Hitachi Ltd | 半導体集積回路装置 |
| US4531067A (en) * | 1983-06-29 | 1985-07-23 | International Business Machines Corporation | Push-pull Darlington current sink (PPDCS) logic circuit |
| US4641046A (en) * | 1985-06-17 | 1987-02-03 | Signetics Corporation | NOR gate with logical low output clamp |
| US4725743A (en) * | 1986-04-25 | 1988-02-16 | International Business Machines Corporation | Two-stage digital logic circuits including an input switching stage and an output driving stage incorporating gallium arsenide FET devices |
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
-
1988
- 1988-02-17 US US07/156,761 patent/US4806785A/en not_active Expired - Fee Related
- 1988-10-17 CA CA 580377 patent/CA1299240C/en not_active Expired - Fee Related
- 1988-11-17 JP JP28903988A patent/JPH0736519B2/ja not_active Expired - Lifetime
- 1988-12-06 DE DE8888480092T patent/DE3879466T2/de not_active Expired - Fee Related
- 1988-12-06 EP EP19880480092 patent/EP0328842B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220520A (ja) | 1989-09-04 |
| EP0328842B1 (en) | 1993-03-17 |
| DE3879466T2 (de) | 1993-09-16 |
| EP0328842A3 (en) | 1990-09-26 |
| DE3879466D1 (de) | 1993-04-22 |
| US4806785A (en) | 1989-02-21 |
| EP0328842A2 (en) | 1989-08-23 |
| CA1299240C (en) | 1992-04-21 |
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