JP3025278B2 - 負荷制御エミッタ結合論理過渡ドライバ - Google Patents

負荷制御エミッタ結合論理過渡ドライバ

Info

Publication number
JP3025278B2
JP3025278B2 JP1285096A JP28509689A JP3025278B2 JP 3025278 B2 JP3025278 B2 JP 3025278B2 JP 1285096 A JP1285096 A JP 1285096A JP 28509689 A JP28509689 A JP 28509689A JP 3025278 B2 JP3025278 B2 JP 3025278B2
Authority
JP
Japan
Prior art keywords
transistor
circuit
terminal
output
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1285096A
Other languages
English (en)
Other versions
JPH02179120A (ja
Inventor
ダグラス・ダブリュ・シャッカー
デビッド・ビー・ウィーバー
パット・ヒックマン
ウォルター・シー・シールバック
Original Assignee
モトローラ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by モトローラ・インコーポレーテッド filed Critical モトローラ・インコーポレーテッド
Publication of JPH02179120A publication Critical patent/JPH02179120A/ja
Application granted granted Critical
Publication of JP3025278B2 publication Critical patent/JP3025278B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/086—Emitter coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的にエミッタ結合論理（ECL）回路に
関し、さらに詳しくは、その振幅および持続時間が負荷
の電荷によって決定されるパルスによってエミッタ・フ
ォロアの出力で容量性負荷を放電する回路に関する。
（従来の技術） 歴史的に、バイポーラ・トランジスタ技術の最も重要
な利点の１つは、比較的小さな装置面積で大きな抵抗性
および容量性負荷を駆動できる能力であった。例えば、
代表的なエミッタ結合論理ゲートは、DCレベルを回復す
るトランジスタのエミッタ・フォロア出力段に接続され
たエミッタ結合論理段によって構成される。エミッタ・
フォロア出力段は、出力トランジスタのエミッタ・ベー
ス電圧の指数関数であるECLゲートの出力における出力
電流を供給する。高ファンアウト動作が可能であるが、
これは、エミッタ結合論理ゲートの高い入力インピーダ
ンスとエミッタ・フォロア出力段の低い出力インピーダ
ンスによるものである。初期の伝統的なエミッタ・フォ
ロア出力段は、一般的にECLゲートの出力とエミッタ・
フォロア出力段に零入力電流（quiescent current）を
設定する負の電源レールとの間に「プルダウン」装置と
して接続したレジスタを有していた。このような従来技
術によるECLゲートが、該ゲートの出力が第１論理レベ
ルから第２論理レベルに切換わるときに放電されなけれ
ばならない大きな容量性負荷で動作する場合に、問題が
発生する。従来技術によるECLゲートの場合、放電電流
は抵抗を通ってゲートの負の供給レールへ流れなければ
ならない。この抵抗の値はエミッタ・フォロア・トラン
ジスタの「オン」抵抗よりもずっと大きいから、コンデ
ンサの放電はその充電よりもずっと遅いが、その理由
は、放電が抵抗によって決められたほぼ一定の速度で行
われるからである。そのため、これに続くゲートに加え
られる入力論理信号はスキューされる。これは極めて望
ましくないが、その理由は、スキューされたエッジによ
って残りの回路設計に困難が加わるからである。
放電時間を短くするため、ECLゲートのエミッタ・フ
ォロア段に接続された抵抗の値を小さくすることもでき
る。しかし、これによって静止電力の消散が望ましくな
い程度にまで増加するが、その理由は、エミッタ・フォ
ロア出力段を流れる静止電流が増加するためである。
従来知られている他の駆動回路は「プルダウン」PNP
トランジスタを含み、このトランジスタのエミッタは出
力端子に接続され、コレクタは負の電源レールに接続さ
れ、ベースはエミッタ・フォロアを駆動する同じ信号に
よって駆動される電流パスに接続されている。しかし、
この技術は、競争力のある性能を得るのに十分な品質を
有するPNPトランジスタを作るプロセスを提供すること
は不可能である。
さらに他の従来から知られている駆動回路は、「プル
ダウン」NPNトランジスタを有し、このトランジスタ
は、出力端子に接続されたコレクタ、負の電源レールに
接続されたエミッタ、およびコンデンサによってエミッ
タ・フォロアを駆動する信号と反対の信号に接続された
ベースを有する。この回路は、高い放電電流と低いスタ
ンバイ電流を生成するが、この放電電流は負荷容量に比
例しない。
他の従来から知られている駆動回路は、米国特許第4,
675,554号に開示され、これは上述した回路と同様のも
のである。
さらに従来から知られている他の駆動回路は、米国特
許第4,687,953号に開示され、この場合、ダイナミックE
CL過渡駆動回路が開示され、これは「プルダウン」トラ
ンジスタのベースに対する電流を増加する電流強化部を
有している。この電流強化部は、差動結合された第１お
よび第２トランジスタによって構成され、これらのトラ
ンジスタは出力端子に接続されたコレクタと電流源によ
って負の電源レールに接続されたエミッタを有する。第
１トランジスタのベースは電流源電圧に接続され、第２
トランジスタのベースは自己のコレクタに接続されると
共に抵抗によって「プルダウン」トランジスタのベース
に接続される。さらに、コンデンサが第２トランジスタ
のベースと出力端子に電流を供給するトランジスタのベ
ースとの間に接続される。この回路の放電電流は負荷容
量に比例しない。
複合論理回路でバイポーラECLゲートを利用するため
には、ECLゲートの静的電力要求が速度を犠牲にしない
で減少することが必要である。さらに、バイポーラECL
ゲートは、ECLゲートの静止電力の拡散を最小に押えな
がら、同時に大きな容量性負荷が高速で駆動できるよう
に、過渡電源と引込み電流を提供できなければならな
い。
したがって、必要とされるのは、振幅および持続時間
が負荷の電荷によって決定されるパルスによってエミッ
タ・フォロアの出力で容量性負荷を放電するECL過渡駆
動回路である。
（発明が解決しようとする課題） したがって、本発明の目的は、改良したECL過渡ドラ
イバを提供することである。
本発明の他の目的は、プルダウン電流が負荷容量に比
例するECL過渡ドライバを提供することである。
本発明のさらに他の目的は、スタンバイ用のDC電流に
対する要求の低いECL過度ドライバを提供することであ
る。
本発明のさらに他の目的は、出力のプルダウンの期間
だけ大きな負荷放電電流を有するECL過渡ドライバを提
供することである。
（課題を解決するための手段および作用） １つの形態で本発明の上記およびその他の目的を達成
する場合、容量性負荷を駆動するための過渡ドライバが
提供され、これは第１信号を発生するための論理回路を
具備する。プルアップ・トランジスタは、出力端子に接
続され、第１信号に応答してこれに対して電圧を選択的
に供給する。プルダウン・トランジスタは、出力端子に
接続され、第２信号に応答してこれからの電流を選択的
に引き込む。比較器回路、プルダウン手段、論理回路、
および出力端子に接続され、第１信号と出力端子の出力
電圧に応答して選択的に第２信号を発生し、この第２信
号は負荷の電荷と関連する持続時間を有する。
本発明の上記およびその他の目的、特徴、並びに利点
は添付図と関連して以下の詳細な説明から一層良く理解
できる。
（実施例） 第１図を参照すると、本発明によるドライバ回路のブ
ロック図はロジック回路11を具備し、このロジック回路
はゲート、抵抗、または記憶セル等のいずれの形式のロ
ジックによって構成することも可能である。本発明は、
後続の図にエミッタ結合ロジックとして示されている
が、他のロジック類で実施することもまた可能である。
プルアップ回路12は、出力端子13に接続されでドライバ
回路11からのデジタル信号14に応答して電流をこの出力
端子に供給し、プルダウン回路15は、この出力端子13に
接続されてANDゲート16からの信号に応答して出力端子
から電流を引き込む。比較器回路17は、出力端子13に接
続されて出力端子で出力電圧を受け取ると共に、ANDゲ
ート16に接続されプルダウン回路15を動作させる（イネ
ーブする）。ANDゲート16は、さらにロジック回路11に
接続され、ロジック回路11および比較器回路17からの信
号に応答してプルダウン回路15を動作させる。
ロジック回路11からの第１のデジタル状態を有する信
号14は、出力端子13へ電流を供給するためプルアップ回
路12を動作させ、この電流は出力端子に接続されている
容量性負荷19を充電する。ロジック回路11からの信号14
が第２のデジタル状態に変化した場合、プルアップ回路
12はもはや出力端子13に電流を供給せず、プルダウン回
路15は出力端子からの電流を引き込む。信号14および18
は、反転デジタル信号によって構成される。信号18が第
２のデジタル状態に変化し、出力端子13の出力電圧が基
準電圧を超えた場合、比較器回路17はプルダウン回路15
を動作させる。この動作を行わせるパルス（enabling
pulse）の振幅の持続期間（時間を積分したもの）は、
負荷に対する電荷によって決定される。この動作は、以
下に述べるより詳細な実施例によってさらに説明され
る。
第２図を参照すると、ECL（エミッタ結合論理）技術
による第１図に示すブロック図の詳細な回路は、一対の
差動結合トランジスタ21および22を具備し、これらのト
ランジスタのコレクタはそれぞれ抵抗23および24によっ
て電源電圧端子VCCに接続され、ベースはそれぞれ入力
端子25および基準電圧VBBに接続され、エミッタは電流
源トランジスタ26のコレクタに接続されている。トラン
ジスタ26のベースは電流源電圧VCSに接続され、エミッ
タは抵抗27によって電源電圧端子VEEに接続されてい
る。エミッタ・フォロワ・トランジスタ28、すなわちプ
ルアップ・トランジスタのコレクタは、電源電圧端子V
CCに接続され、ベースはトランジスタ22のコレクタに接
続され、エミッタは出力端子29に接続されている。プル
ダウン・トランジスタ31のコレクタは、出力端子29に接
続され、エミッタは抵抗32によって電源電圧端子VEEDに
接続されている。
差動結合トランジスタ33および34のコレクタは、それ
ぞれトランジスタ21のコレクタおよび電源電圧端子VCC
に接続され、ベースはそれぞれ基準電圧VBBおよび出力
端子29に接続され、エミッタは電流源トランジスタ35の
コレクタに接続されている。トランジスタ35のベース
は、電流源電圧VCSDに接続され、エミッタは抵抗36によ
って電源電圧端子VEEDに接続されている。トランジスタ
37のコレクタ、電源電圧端子VCCに接続され、ベースは
トランジスタ21のコレクタに接続されている。ダイオー
ド結合されたトランジスタ38のコレクタおよびベースは
トランジスタ37のエミッタに接続され、エミッタはトラ
ンジスタ31のベースおよび抵抗39によって電源電圧端子
VEEDに接続されている。
動作時、出力が最初Ｈ（高レベル）の状態であると仮
定すると、トランジスタ34は、電流源トランジスタ35か
ら電流を引き出す。入力がＨからＬ（低レベル）に切り
替わった場合、差動対であるトランジスタ21および22の
状態が切り替わり、電流を抵抗23から抵抗24に流し、ト
ランジスタ21のコレクタを電源電圧VCCに向かって上昇
させる。トランジスタ21の上昇コレクタ電圧18は、トラ
ンジスタ37および38のベース・エミッタ接合を介して流
れ、プルダウン・トランジスタ31のベースで電圧上昇を
起こす。トランジスタ31はより導通し、放電電流を与え
て出力電圧VOUTを引き下げる。この出力電圧VOUTがVBB
より低下した場合、差動トランジスタ33および34は状態
を切り替え、トランジスタ33がトランジスタ35の電流を
引き寄せる。このトランジスタ33の電流は、トランジス
タ37のベースにおける電圧降下を起こすよう抵抗23を介
してプルダウンされ、トランジスタ37はトランジスタ31
を流れる電流を減少させて待機電流値に戻し、ＨからＬ
への遷移を完了する。ＬからＨへの遷移は、トランジス
タ28が出力電圧VOUTの上昇縁用に充電電流を供給するこ
とによって、従来のエミッタ・フォロワの様式で達成さ
れる。
第３図を参照し、他の実施例によって、どのようにし
てトランジスタ33のベースにバイアス電圧を与えるかを
示す。第２図と同じ第３図の構成部品は、同じ参照番号
によって示す。トランジスタ41のコレクタは電源電圧端
子VCCに接続され、ベースはトランジスタ34のコレクタ
と抵抗42によって電源電圧端子VCCに接続され、エミッ
タはトランジスタ33のベースおよび電流源トランジスタ
43のコレクタの両方に接続されている。このトランジス
タ43のベースは、電流源電圧VCSDに接続され、エミッタ
は抵抗44によって電源電圧端子VEEDに接続されている。
この回路の実施例によって、差動トランジスタ33および
34のスイッチング特性をより厳密に制御する方法が提供
される。トランジスタ33のベース電圧は、トランジスタ
41のベース・エミッタ間電圧に抵抗42の両端の電圧を加
えたものである。トランジスタ33のベース電圧は、抵抗
42の大きさを調整することによって決めることができ、
プルダウン・トランジスタ31の遮断タイミングを制御
し、これによって出力電圧VOUTのオーバーシュートとア
ンダーシュートを制御するのに役立つ。オフセット電圧
40は、ヒステリシスを調整する（center）ために加える
ことができる。
第４図を参照して、他の実施例によって、どのように
して電源の補償を実行するかを示す。第２図と同じ第４
図の構成部品は同じ参照番号によって示される。トラン
ジスタ45のコレクタは抵抗49によって電源電圧端子VCC
に、およびトランジスタ50のベースに接続され、ベース
は電圧VCSDに接続され、エミッタは抵抗51によって電源
電圧端子VEEDに接続されている。トランジスタ50のコレ
クタは、電源電圧端子VCCに接続され、エミッタはダイ
オード結合されたトランジスタ57のコレクタおよびベー
スに接続されている。トランジスタ57のエミッタは抵抗
58によって電源電圧端子VEEDに、およびトランジスタ46
のベースに接続されている。トランジスタ46のコレクタ
は、トランジスタ38のベースにおよび抵抗47によってト
ランジスタ38のコレクタに接続され、エミッタは抵抗48
によって電源電圧端子VEEDに接続されている。この実施
例によって、電源電圧VEEDの変化を補償する方法が提供
される。トランジスタ46および抵抗48によって構成され
る電流源によって、抵抗47の両端の電圧が設定される。
バイアス電圧VCSD′は、トランジスタ46のベースに供給
され、１対１で、VEED電圧の変化を抵抗47の両端の電圧
変化に反映させる方法でVEED電圧の変化を補償する。ト
ランジスタ45、50および57並びに抵抗49、51および58
は、複数のプルダウン回路15に電圧VCSDを供給する。抵
抗対23と49、および36と51が整合することによって、電
圧VEEDが適切に調節される。この単一ゲイン増幅器の構
成によって、トランジスタ38のベースからVEEDへ一定の
電圧差を生じさせ、抵抗39およびトランジスタ31の待機
電流をVEEDの変化に影響されず維持する。
第５図を参照し、さらに他の実施例によって、どのよ
うにして本発明の２重差動モードを実施するかを示す。
第２図と同じ第５図の構成部品は、同じ参照番号によっ
て示される。図の左側の部品は、図の右側から反映され
たものなので、同様の部品はダッシュ符号（′）で識別
する。この実施例の部品はトランジスタ51を有し、この
トランジスタ51のコレクタは電源電圧端子VCCに接続さ
れ、ベースはトランジスタ21のコレクタに接続され、エ
ミッタは抵抗53によって接続点52に接続されている。電
流源トランジスタ54のコレクタは接続点52に接続され、
ベースは電流源電圧VCSDに接続され、エミッタは抵抗55
によって電源電圧端子VEEDに接続されている。トランジ
スタ33のコレクタは接続点52に接続されている。トラン
ジスタ56のコレクタは電源電圧端子VCCに接続され、ベ
ースは接続点52に接続され、エミッタはトランジスタ31
のベースに接続されると共に抵抗57によって電源電圧端
子VEEDに接続されている。この実施例は、正しいロジッ
ク・レベルを相補出力側（トランジスタ21および22のコ
レクタ）上で取り戻すことによって差動的に動作する方
法を提供する。第２図の回路の場合、プルダウン・トラ
ンジスタ31が遮断された場合、トランジスタ33は抵抗23
を介して電流を引き込み、通常差動対のスイッチングか
ら生じる論理Ｈを失い、相補出力を得られなくする。第
５図に示す実施例は、論理ゲート11とプルアップ回路12
との間に「段（stage）」を加えることによってこの問
題を解決する。ここで抵抗23から電流を直接引出すトラ
ンジスタ33の代わりに、これはトランジスタ51および抵
抗53のエミッタ・フォロワ段を介して電流を引き込む。
トランジスタ51のベース電流のみが抵抗23を介して引き
込まれ、その正しい論理レベルを維持する。トランジス
タ54および抵抗55によって構成される電流源は、エミッ
タ・フォロワ段にバイアスを設定する。差動トランジス
タ33および34において飽和を避けるため、これらのトラ
ンジスタはVBB′、ECL直列ゲートの第２レベルに基準を
下げられる。トランジスタ51および56は、第２図に示す
トランジスタ37および38が行ったのと同じレベルシフト
機能を行う。この説明は、ダッシュ符号で識別される相
補出力側にも適用できる。
第６図を参照し、本発明の他の実施例のブロック図に
よって、どのようにして論理ゲートからのシングル・エ
ンド入力のみによって能動的プルダウンを実行するかを
示す。第１図と同じ第６図の構成部品は、同じ参照番号
によって示す。この実施例によれば、比較器回路59が接
続され、出力端子13の出力信号および論理回路11からの
デジタル信号14に応答してプルダウン回路15を動作（イ
ネーブル）させる。これらの動作は、以下の回路図によ
る実施例についての議論によってさらによく理解される
であろう。
第７図は、第６図に示す回路の実施例を電気回路図的
に示し、この実施例はトランジスタ61を有し、このトラ
ンジスタのコレクタは電源電圧端子VCCに接続され、ベ
ースはトランジスタ22のコレクタに接続され、エミッタ
はトランジスタ33のベースおよび電流源トランジスタ62
のコレクタに接続されている。トランジスタ62のベース
は電流源電圧VCSDに接続され、エミッタは抵抗63によっ
て電源電圧端子VEEDに接続されている。トランジスタ33
のコレクタは抵抗64によって電源電圧端子VCC、および
トランジスタ37のベースに接続されている。この実施例
はトランジスタ22のコレクタのみをドライバへの入力と
して使用する。トランジスタ22のコレクタ電圧は、２つ
のエミッタ・フォロワ61および28に供給される。トラン
ジスタ62および抵抗63によって構成される電流源によっ
てバイアスされるトランジスタ61は、トランジスタ33へ
ベース電流を供給するために使用される。比較器回路59
は、前述の実施例のように出力電圧と基準電圧とを比較
する代わりに、負荷時の出力電圧VOUTをトランジスタ61
のエミッタの無負荷時出力電圧と比較する。したがっ
て、プルダウン・パルスは、降下遷移が終了するまで停
止しない。
ここで、エミッタ・フォロワの出力でパルスによって
容量性負荷を放電する回路が提供され、このパルスの振
幅および持続時間は負荷の電荷によって決まることが理
解される。
【図面の簡単な説明】
第１図は、本発明の好適な実施例のブロック図である。 第２図は、第２実施例としての好適な実施例の概略構成
図である。 第３図は、第３実施例としての好適な実施例の概略構成
図である。 第４図は、第４実施例としての好適な実施例の概略構成
図である。 第５図は、第５実施例としての好適な実施例の概略構成
図である。 第６図は、本発明の第６実施例のブロック図である。 第７図は、前記第６実施例を回路で構成した第７実施例
の概略構成図である。 （主要符号の説明） 11……ロジック回路（ドライバ）、12……プルアップ回
路、13……出力端子、14,18……デジタル信号、15……
プルダウン回路、16……ANDゲート、17,59……比較器回
路、19……容量性負荷、21,22,33,34……差動トランジ
スタ、23,24,27,32,36,39,42,44,47,48,49,51,53,55,5
7,58,63,64……抵抗、25……入力端子、26,35,43,54,62
……電流源トランジスタ、28……プルアップ・トランジ
スタ、29……出力端子、31……プルダウン・トランジス
タ、37,41,45,46,50,51,56,61……トランジスタ、38,57
……ダイオード結合トランジスタ、52……接続点、VBB
……基準電圧、VCS,VCSD……電流源電圧、VCC,VEE,VEED
……電源電圧端子、VOUT……出力電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド・ビー・ウィーバー アメリカ合衆国アリゾナ州 85202、メ サ、ウエスト・イメリタ 1727 ＃2023 (72)発明者 パット・ヒックマン アメリカ合衆国アリゾナ州 85224、チ ャンドラー、ウェスト・ストラフォー ド・ドライブ 629 (72)発明者 ウォルター・シー・シールバック アメリカ合衆国アリゾナ州 85269、フ ァウンテン・ヒルズ、オーガン・パイ プ・サークル 12009 ピー・オー・ボ ックス 17485 (56)参考文献 特開 昭61−269524（ＪＰ，Ａ) 特開 昭63−302621（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】負荷を駆動するための回路において、前記
    回路は、 前記負荷に接続された出力端子、 第１および第２信号を与える論理回路、 前記第１信号を受けるよう接続された入力および前記出
    力端子に接続され前記第１信号に応答して前記出力端子
    に電圧を供給する出力を有するプルアップ回路、 前記出力端子に接続された第１入力を有する比較器回
    路、そして 前記出力端子に接続された出力および前記比較器回路の
    出力信号および前記第２信号を受ける端子に接続された
    入力を有するプルダウン回路、 を具備することを特徴とする負荷を駆動するための回
    路。
  2. 【請求項２】前記比較器回路は基準電圧に接続された第
    ２入力を含むことを特徴とする請求項１に記載の回路。
  3. 【請求項３】前記比較器回路は差動トランジスタを備
    え、該差動トランジスタは、 前記基準電圧を受けるよう接続された制御端子および前
    記第２信号を受けるよう接続された第１電流導通端子を
    備えた第１トランジスタ、そして 前記出力端子からフィードバック信号を受けるよう接続
    された制御端子、第１電源電圧端子に接続された第１電
    流導通端子、および前記第１トランジスタの第２電流導
    通端子に接続された第２電流導通端子を有する第２トラ
    ンジスタ、 を含むことを特徴とする請求項２に記載の回路。
  4. 【請求項４】前記プルダウン回路は前記出力端子に接続
    された第１電流導通端子、第２の電源電圧端子に接続さ
    れた第２電流導通端子、および前記負荷によって振幅お
    よび持続時間が決定される信号パルスを受けるよう接続
    された制御端子を有するトランジスタを含むことを特徴
    とする請求項１に記載の回路。
  5. 【請求項５】負荷を駆動するための回路において、前記
    回路は、 前記負荷に接続された出力端子、 信号を提供するための論理回路、 前記信号を受けるよう接続された入力および前記出力端
    子に接続され前記信号に応答して前記出力端子に電圧を
    供給するための出力を有するプルアップ回路、 差動トランジスタを有する比較器回路であって、前記差
    動トランジスタは、 前記出力端子に接続された制御端子および電源電圧を受
    けるよう接続された第１電流導通端子を有する第１トラ
    ンジスタ、および 前記信号を受けるよう接続された制御端子、前記電源電
    圧に接続された第１電流導通端子、および前記第１トラ
    ンジスタの第２電流導通端子に接続された第２電流導通
    端子を有する第２トランジスタ、 を含む前記比較器回路、そして 前記比較器回路の出力に接続された入力および前記出力
    端子に接続された出力を有するプルダウン回路、 を具備することを特徴とする負荷を駆動するための回
    路。
JP1285096A 1988-11-03 1989-11-02 負荷制御エミッタ結合論理過渡ドライバ Expired - Lifetime JP3025278B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US266,613 1988-11-03
US07/266,613 US4948991A (en) 1988-11-03 1988-11-03 Load controlled ECL transient driver

Publications (2)

Publication Number Publication Date
JPH02179120A JPH02179120A (ja) 1990-07-12
JP3025278B2 true JP3025278B2 (ja) 2000-03-27

Family

ID=23015296

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1285096A Expired - Lifetime JP3025278B2 (ja) 1988-11-03 1989-11-02 負荷制御エミッタ結合論理過渡ドライバ

Country Status (5)

Country Link
US (1) US4948991A (ja)
EP (1) EP0367612B1 (ja)
JP (1) JP3025278B2 (ja)
DE (1) DE68912272T2 (ja)
HK (1) HK46197A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344169B2 (en) 1998-11-05 2002-02-05 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Method for compaction of powders for powder metallurgy

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666679B2 (ja) * 1990-01-31 1994-08-24 株式会社東芝 Ｅｃｌ論理回路
US5121013A (en) * 1990-02-12 1992-06-09 Advanced Micro Devices, Inc. Noise reducing output buffer circuit with feedback path
JP2861300B2 (ja) * 1990-06-29 1999-02-24 日本電気株式会社 Ｍｎｔｌ型半導体集積回路装置
US5212801A (en) * 1990-08-31 1993-05-18 Advanced Micro Devices, Inc. Apparatus for responding to completion of each transition of a driver output signal for damping noise by increasing driver output impedance
JP3095229B2 (ja) * 1990-08-31 2000-10-03 株式会社日立製作所 マイクロプロセッサ及び複合論理回路
US5258667A (en) * 1991-02-08 1993-11-02 Nec Corporation Logic circuit for controlling a supply on drive pulses to regulate an output level
US5157282A (en) * 1991-04-08 1992-10-20 Cypress Semiconductor Corporation Programmable output driver for integrated circuits
US5166983A (en) * 1991-07-22 1992-11-24 Motorola, Inc. Mute circuit for audio amplifiers
US5408150A (en) * 1992-06-04 1995-04-18 Linear Technology Corporation Circuit for driving two power mosfets in a half-bridge configuration
DE4236430C1 (de) * 1992-10-28 1994-02-17 Siemens Ag Schaltstufe in Stromschaltertechnik
US5384498A (en) * 1993-04-30 1995-01-24 Synergy Semiconductor DC-coupled active pull-down ECL circuit with self-adjusting drive capability
US5381057A (en) * 1993-05-03 1995-01-10 Kabushiki Kaisha Toshiba ECL gate having active pull-down transistor
DE4321483C2 (de) * 1993-06-28 1995-04-20 Siemens Ag Leitungstreiberschaltstufe in Stromschaltertechnik
US5528192A (en) * 1993-11-12 1996-06-18 Linfinity Microelectronics, Inc. Bi-mode circuit for driving an output load
US5528166A (en) * 1995-03-14 1996-06-18 Intel Corporation Pulse controlled impedance compensated output buffer
US5781026A (en) * 1996-03-28 1998-07-14 Industrial Technology Research Institute CMOS level shifter with steady-state and transient drivers
US5955894A (en) * 1997-06-25 1999-09-21 Sun Microsystems, Inc. Method for controlling the impedance of a driver circuit
US6696861B1 (en) * 2002-11-01 2004-02-24 Texas Instruments Incorporated Switch mode regulator controller using hybrid technique
US6952573B2 (en) * 2003-09-17 2005-10-04 Motorola, Inc. Wireless receiver with stacked, single chip architecture
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
JP2006311419A (ja) * 2005-05-02 2006-11-09 Nec Electronics Corp 信号出力回路
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS544560A (en) * 1977-06-14 1979-01-13 Nec Corp Semiconductor inverter circuit
JPS58106902A (ja) * 1981-12-18 1983-06-25 Nec Corp Ｐｉｎダイオ−ド駆動回路
US4539493A (en) * 1983-11-09 1985-09-03 Advanced Micro Devices, Inc. Dynamic ECL circuit adapted to drive loads having significant capacitance
US4574811A (en) * 1984-03-21 1986-03-11 Hewlett-Packard Company Pressure dome
US4559458A (en) * 1984-04-06 1985-12-17 Advanced Micro Devices, Inc. Temperature tracking and supply voltage independent line driver for ECL circuits
JPS61269524A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 論理回路
US4698525A (en) * 1985-12-03 1987-10-06 Monolithic Memories, Inc. Buffered Miller current compensating circuit
US4675554A (en) * 1986-01-03 1987-06-23 Motorola, Inc. NPN transient driver circuit
US4687953A (en) * 1986-04-18 1987-08-18 Advanced Micro Devices, Inc. Dynamic ECL line driver circuit
JPS63302621A (ja) * 1987-06-02 1988-12-09 Fujitsu Ltd 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344169B2 (en) 1998-11-05 2002-02-05 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Method for compaction of powders for powder metallurgy

Also Published As

Publication number Publication date
EP0367612B1 (en) 1994-01-12
EP0367612A3 (en) 1990-07-25
DE68912272D1 (de) 1994-02-24
JPH02179120A (ja) 1990-07-12
EP0367612A2 (en) 1990-05-09
HK46197A (en) 1997-04-18
US4948991A (en) 1990-08-14
DE68912272T2 (de) 1994-04-28

Similar Documents

Publication Publication Date Title
JP3025278B2 (ja) 負荷制御エミッタ結合論理過渡ドライバ
US4081695A (en) Base drive boost circuit for improved fall time in bipolar transistor logic circuits
US5397938A (en) Current mode logic switching stage
US4926065A (en) Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
JP2533209B2 (ja) ＢｉＣＭＯＳドライバ回路
US4835420A (en) Method and apparatus for signal level conversion with clamped capacitive bootstrap
US5089724A (en) High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage
EP0219867B1 (en) Logic circuit
US4112314A (en) Logical current switch
EP0189564B1 (en) High to low transition speed up circuit for TTL-type gates
US5027013A (en) Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
US3946246A (en) Fully compensated emitter coupled logic gate
US4883975A (en) Schmitt trigger circuit
US5059827A (en) ECL circuit with low voltage/fast pull-down
US5038058A (en) BiCMOS TTL output driver
US4458162A (en) TTL Logic gate
JPH0161259B2 (ja)
US3183370A (en) Transistor logic circuits operable through feedback circuitry in nonsaturating manner
JPH0633715Y2 (ja) トランジスタ−トランジスタ論理回路
US5338980A (en) Circuit for providing a high-speed logic transition
EP0207962B1 (en) Tri-state driver circuit
US4801825A (en) Three level state logic circuit having improved high voltage to high output impedance transition
US5296760A (en) Voltage translator
US5334886A (en) Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits
JP2727649B2 (ja) 論理回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080121

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090121

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100121

Year of fee payment: 10

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100121

Year of fee payment: 10