JP2020202355A - 抵抗素子 - Google Patents

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Abstract

【課題】スイッチング素子の短絡時の発振を抑制しつつ、スイッチング素子の損失を低減することができる抵抗素子を提供する。【解決手段】抵抗素子が、半導体基板１と、半導体基板１上に設けられた下層絶縁膜２ａ，２ｂと、下層絶縁膜２ａ，２ｂ上に設けられた抵抗層３ａ，３ｂと、抵抗層３ａ，３ｂを被覆する層間絶縁膜４と、層間絶縁膜４上に配置され、抵抗層３ａ，３ｂの一方の端部に第１端部側が接続され、第１端部側に対向する第２端部側が半導体基板１に電気的にショットキー接触されるパッド形成電極５ａ，５ｂと、抵抗層３ａ，３ｂの他方の端部に接続され、且つ半導体基板１にオーミック接続される一端を有する中継配線５ｃと、半導体基板１下に設けられた対向電極９とを備え、パッド形成電極５ａ，５ｂと対向電極９の間の抵抗値を用いる。【選択図】図２

Description

本発明は、スイッチング素子のゲートに接続されるゲート抵抗素子等に使用される抵抗素子に関する。
半導体集積回路（ＩＣ）等では抵抗素子として、シリコン基板上に絶縁層が設けられ、絶縁層上に薄膜の抵抗層が設けられた抵抗素子が知られている（特許文献１参照。）。特許文献１に記載された抵抗素子では、抵抗層の上面側で抵抗層の両端に２つの電極が接続され、２つの電極にボンディングワイヤがそれぞれ接合される。このため、チップサイズが大きくなると共に、２本のボンディングワイヤが必要となる。
そこで、抵抗層の上面側で抵抗層の一端を１つの電極に接続し、抵抗層の他端を半導体基板にオーミック接続し、縦方向に電流を流す縦型の抵抗素子が考えられる。縦型の抵抗素子とすることで、横型の抵抗素子よりもチップサイズを削減できると共に、電極に接続するボンディングワイヤの本数を低減することができる。
ところで、大容量の半導体モジュールでは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のスイッチング素子（主半導体素子）の定格電流が大きく、半導体チップの並列数が増加することにより、短絡時のチップ間アンバランスによる発振が問題となる。短絡時の発振の対策として、スイッチング素子のゲートに接続されるゲート抵抗素子の抵抗値を大きくすることが考えられる。しかしながら、ゲート抵抗素子の抵抗値を大きくすると、ターンオフ時の損失が増大するというトレードオフの関係がある。
特開平８−３０６８６１号公報
上記課題に鑑み、本発明は、スイッチング素子の短絡時の発振を抑制しつつ、スイッチング素子の損失を低減することができる抵抗素子を提供することを目的とする。
本発明の一態様は、（ａ）半導体基板と、（ｂ）半導体基板上に設けられた下層絶縁膜と、（ｃ）下層絶縁膜上に設けられた抵抗層と、（ｄ）抵抗層を被覆する層間絶縁膜と、（ｅ）層間絶縁膜上に配置され、抵抗層の一方の端部に第１端部側が接続され、第１端部側に対向する第２端部側が半導体基板にショットキー接触されるパッド形成電極と、（ｆ）抵抗層の他方の端部に接続され、且つ半導体基板にオーミック接続される一端を有する中継配線と、（ｇ）半導体基板下に設けられた対向電極とを備え、パッド形成電極と対向電極の間の抵抗値を用いる抵抗素子であることを要旨とする。
本発明によれば、スイッチング素子の短絡時の発振を抑制しつつ、スイッチング素子の損失を低減することができる抵抗素子を提供することができる。
本発明の第１実施形態に係る抵抗素子の一例を示す平面図である。 図１のＡ−Ａ方向から見た断面図である。 第１実施形態に係る抵抗素子を用いたインバータの回路図である。 比較例に係る抵抗素子の断面図である。 第１実施形態に係る抵抗素子の電流を流したときの電流経路を追加した断面図である。 第１実施形態に係る抵抗素子の図５Ａとは逆方向に電流を流したときの電流経路を追加した断面図である。 第１実施形態に係る抵抗素子のスイッチング波形を表すグラフである。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図６に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図７に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図８に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図９に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図１０に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図１１に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図１２に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図１３に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図１４に引き続く工程断面図である。 第１実施形態に係る抵抗素子の製造方法の一例を説明するための図１５に引き続く工程断面図である。 第１実施形態の第１変形例に係る抵抗素子の一例を示す平面図である。 図１７のＡ−Ａ方向から見た断面図である。 第１実施形態の第２変形例に係る抵抗素子の一例を示す断面図である。 第２実施形態に係る抵抗素子の一例を示す断面図である。 第２実施形態に係る抵抗素子を用いたインバータの回路図である。
以下、図面を参照して、第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も１８０°回転すれば、反転した用語が定義される。
（第１実施形態）
＜抵抗素子＞
本発明の第１実施形態に係る抵抗素子は、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のスイッチング素子（主半導体素子）のゲートに接続されるゲート抵抗素子として適用される。
第１実施形態に係る抵抗素子は、図１に示したような、矩形形状の平面パターンを有する構造が代表例である。第１実施形態に係る抵抗素子のチップサイズは例えば２．８ｍｍ×２．５ｍｍ程度である。
第１実施形態に係る抵抗素子は、図２に示すように、第１導電型（ｎ型）の半導体基板１と、半導体基板１上に配置された第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂと、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂの上にそれぞれ配置された薄膜の抵抗層（第１抵抗層）３ａ及び他の抵抗層（第２抵抗層）３ｂを備える。図２の断面図における見かけ上、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂは異なる符号を付しているが、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂは紙面の奥等で連続する一体の部材であってもかまわない。よって、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂを総称して「下層絶縁膜」と呼ぶことが可能である。
半導体基板１の厚さは例えば２５０μｍ〜４５０μｍ程度である。半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板１の比抵抗は、例えば２ｍΩ・ｃｍ〜６０ｍΩ・ｃｍ程度としてもよい。半導体基板１としては、例えばシリコン（Ｓｉ）基板等が使用可能である。半導体基板１の上部には、半導体基板１よりも高不純物濃度（低比抵抗）で第１導電型（ｎ＋型）の中央コンタクト領域１０、第１周辺コンタクト領域１１、及び第２周辺コンタクト領域１２が設けられている。
第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂは、例えば、６００ｎｍ〜１０００ｎｍ程度の厚さのフィールド絶縁膜である。第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂとしては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂとしては、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂを厚くすることで寄生容量を低減することができる。
第１抵抗層３ａ及び第２抵抗層３ｂの厚さは例えば４００ｎｍ〜６００ｎｍ程度であり、第１抵抗層３ａ及び第２抵抗層３ｂのシート抵抗は例えば１００Ω／□〜２００Ω／□程度である。第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値は、第１抵抗層３ａ及び第２抵抗層３ｂの厚さ、幅（図２の奥行き方向）及び長さ（図２の左右方向）並びに第１抵抗層３ａ及び第２抵抗層３ｂの材料を調整することにより制御可能である。
第１抵抗層３ａ及び第２抵抗層３ｂとしては、例えばｎ型のドープド・ポリシリコン（ＤＯＰＯＳ）層が使用可能である。ｎ型のＤＯＰＯＳ層は、多結晶シリコン（ポリシリコン）に燐（Ｐ）や硼素（Ｂ）等の不純物元素をイオン注入で添加することや、ドーピングガスを用いて気相から不純物元素を添加しながら多結晶シリコンをＣＶＤ法により堆積することで形成可能である。ＤＯＰＯＳ層を第１抵抗層３ａ及び第２抵抗層３ｂに用いる場合は、ポリシリコン中に添加する不純物元素の添加量を調整することによっても、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値を制御することが可能である。
第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０であるか、又は第１抵抗層３ａ及び第２抵抗層３ｂが負の温度係数を有することが好ましい。これにより、高温動作時の抵抗値の上昇を抑制することができる。ＤＯＰＯＳ層の温度係数は、ポリシリコンに不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ−２以下程度とすれば、ＤＯＰＯＳ層の温度係数を０ｐｐｍ／℃以下程度にできる。なお、第１抵抗層３ａ及び第２抵抗層３ｂの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、第１抵抗層３ａ及び第２抵抗層３ｂが正の温度係数を有していてもよい。
第１抵抗層３ａ及び第２抵抗層３ｂはＤＯＰＯＳ層に限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）−ニッケル（Ｎｉ）−マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。第１抵抗層３ａ及び第２抵抗層３ｂは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。なお、図２に示した構造とは変わるが、第１抵抗層３ａ及び第２抵抗層３ｂを半導体表面に形成したｐ型拡散層又はｎ型拡散層で実現することも可能である。
第１下層絶縁膜２ａ、第２下層絶縁膜２ｂ、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように層間絶縁膜４が配置されている。層間絶縁膜４の厚さは例えば１０００ｎｍ〜２０００ｎｍ程度である。層間絶縁膜４としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も層間絶縁膜４として採用可能である。例えば、層間絶縁膜４は、５００ｎｍ〜８００ｎｍ程度のＮＳＧ膜と、４００ｎｍ〜８００ｎｍ程度のＰＳＧ膜を積層した複合膜で構成できる。ＮＳＧ膜は抵抗バラツキを抑制する機能が期待できる。また、ＰＳＧ膜はワイヤボンディングの強度を確保する機能が期待できる。
層間絶縁膜４上には、一対のパッド形成電極（「第１パッド形成電極」又は「第１表面電極」とも呼ぶ。）５ａ及びパッド形成電極（「第２パッド形成電極」又は「第２表面電極」とも呼ぶ。）５ｂが配置されている。第１パッド形成電極５ａは第１下層絶縁膜２ａの上方に位置し、第１パッド形成電極５ａの端部の水平位置が第１抵抗層３ａの一端と深さ方向において重複する。第２パッド形成電極５ｂは第２下層絶縁膜２ｂの上方に位置し、第２パッド形成電極５ｂの端部の水平位置が抵抗層３ｂの一端と深さ方向において重複する。
更に、層間絶縁膜４上には、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂに挟まれるように中継配線５ｃが配置されている。中継配線５ｃの断面構造は、第１下層絶縁膜２ａの上方から第２下層絶縁膜２ｂの上方に亘る翼状の横線の中央から、下方に向かって１本の棒が伸びるＴ字型に近い構造である。
第１パッド形成電極５ａは、一方の端部（第１端部）と、この第１端部に対向する他方の端部（第２端部）を有する。第１パッド形成電極５ａの第１端部側は、第１パッドコンタクト領域６ａを介して第１抵抗層３ａの一方の端部に接続されている。第１抵抗層３ａの他方の端部には、第１中継コンタクト領域６ｂを介して中継配線５ｃの一端（第１抵抗層接続端）が接続されている。
第２パッド形成電極５ｂは、一方の端部（第３端部）と、この第３端部側に対向する他方の端部（第４端部）を有する。第２パッド形成電極５ｂの第３端部側は、第２パッドコンタクト領域６ｃを介して第２抵抗層３ｂの一方の端部に接続されている。第２抵抗層３ｂの他方の端部には、第２中継コンタクト領域６ｄを介して中継配線５ｃの他端（第２抵抗層接続端）が接続されている。
Ｔ字型の中継配線５ｃの中央端である基板接続端子は、基板コンタクト領域６ｅを介して半導体基板１の上部に設けられた中央コンタクト領域１０に低接触抵抗でオーミック接続されている。半導体基板１の裏面には対向電極（裏面電極）９が設けられている。即ち、第１抵抗層３ａ及び第２抵抗層３ｂが中継配線５ｃを介して半導体基板１に直列接続され、互いに対向する第１パッド形成電極５ａと対向電極９との間、及び互いに対向する第２パッド形成電極５ｂと対向電極９との間を抵抗体とする縦型の抵抗素子を実現している。
一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃの厚さは例えば３μｍ程度である。一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃは、例えば１００ｎｍ〜１３０ｎｍ程度のバリアメタルとしてのチタン／窒化チタン（Ｔｉ／ＴｉＮ）、３μｍ程度のアルミニウム−シリコン（Ａｌ−Ｓｉ）、３５ｎｍ〜５５ｎｍ程度の反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ−Ｓｉの代わりに、Ａｌや、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ等のＡｌ合金等を使用してもよい。一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂはそれぞれ出力用（実装用）の電極パッドを構成する。一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂには、アルミニウム（Ａｌ）等の金属からなる直径２００μｍ〜４００μｍ程度の第１ボンディングワイヤ２１及び第２ボンディングワイヤ２２（図１参照）が接続される。
更に、層間絶縁膜４上にはガードリング層５ｄが配置されていてもよい。ガードリング層５ｄは、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃと同じ材料からなる。ガードリング層５ｄは、例えば、第１実施形態に係る抵抗素子を構成するチップの外周部分にリング状に配置されている。ガードリング層５ｄは、第１端部コンタクト領域６ｆ及び第２端部コンタクト領域６ｇを介して半導体基板１の上部に設けられた第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２にそれぞれオーミック接続されている。
図示を省略するが、ガードリング層５ｄの内部側の領域には、第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２に囲まれるように、主半導体素子であるＩＧＢＴを構成するｎ型やｐ型の半導体領域等の活性領域が存在してもよい。ただし、チップの設計仕様に従い、ガードリング層５ｄの内部側の領域に主半導体素子を構成するｎ型やｐ型の半導体領域等が必ずしも存在する必要はない。例えば主半導体素子は別チップに構成されていてもよい。同一チップ内に主半導体素子が存在する場合は、ガードリング層５ｄは、主半導体素子の耐圧を向上させる機能を目的としている。
なお、図２の断面図上では、「第１周辺コンタクト領域１１」及び「第２周辺コンタクト領域１２」として異なる符号が付されている。しかし、第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２は、必ずしも独立した領域である必要はなく、紙面の奥等で連続するリング状の拡散領域で構わない。
一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ、中継配線５ｃ並びにガードリング層５ｄ上には、保護膜（パッシベーション膜）７が配置されている。保護膜７は、チップの側面からの水分の侵入を防止する機能を目的としている。保護膜７としては、例えばＴＥＯＳを原料ガスとして堆積したＴＥＯＳ膜、Ｓｉ３Ｎ４膜、ポリイミド膜を順に積層した複合膜で構成できる。保護膜７には第１窓部７ａ及び第２窓部７ｂが設けられている。第１窓部７ａ及び第２窓部７ｂから露出する一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの部分が第１ボンディングワイヤ２１及び第２ボンディングワイヤ２２（図１参照）を接合可能な実装用のパッド領域となる。
図１に示すように、第１実施形態に係る抵抗素子は、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃが並ぶ方向を長手方向とする矩形形状の平面パターンを有する。図１の左側に配置した第１パッド形成電極５ａは長さＬ１、幅Ｗ１の矩形の平面パターンである。図２の右側に配置した第２パッド形成電極５ｂも第１パッド形成電極５ａとほぼ同一寸法の相似形（合同形）をなしており、同様に長さＬ１、幅Ｗ１が定義される。第１パッド形成電極５ａと第２パッド形成電極５ｂは間隔Ｓ１で互いに平行に配置されている。例えば、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの長さＬ１は２．０ｍｍ程度であり、幅Ｗ１は０．９ｍｍ程度であり、間隔Ｓ１は０．５ｍｍ以上程度である。図１に示すように、第１抵抗層３ａ、第２抵抗層３ｂ及び中継配線５ｃも例えば図１の上下方向を長手方向とする矩形の平面パターンを有する。一方の抵抗層（第１抵抗層）３ａは、他方の抵抗層（第１抵抗層）３ｂとほぼ同一寸法の相似形である。
中継配線５ｃの矩形形状の平面パターンは、平面パターンにおけるチップの中心Ｃ１を通る直線Ｌ２上に設けられている。そして、第１抵抗層３ａ、第２抵抗層３ｂ、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃは、平面パターン上、チップの中心Ｃ１を通る直線Ｌ２に対して線対称となるように設けられている。即ち、第１抵抗層３ａ、第２抵抗層３ｂ、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃに着目した場合の平面パターンは、チップの中心Ｃ１に対して２回回転対称となる。これにより、第１実施形態に係る抵抗素子の実装時に１８０°回転して使用してもよく、組み立て作業が容易となる。
図１では、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂが第１窓部７ａ及び第２窓部７ｂで露出した実装用のパッド領域に接合された第１ボンディングワイヤ２１及び第２ボンディングワイヤ２２も示している。
図２に示すように、半導体基板１の下面には対向電極９が配置されている。対向電極９は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。対向電極９の最外層は、はんだ付け可能な材料で構成できる。対向電極９は金属板（図示省略）等にはんだ付け等により固定される。
第１実施形態に係る抵抗素子では、図２に示すように、Ｔ字型の中継配線５ｃの両端をなす抵抗層接続端子が第１抵抗層３ａ及び第２抵抗層３ｂに接続された構造を基礎としている。そして、Ｔ字型の中継配線５ｃの中央側の端子である基板接続端子が、半導体基板１に設けられた中央コンタクト領域１０に低接触抵抗でオーミック接続されて、縦型の抵抗素子を構成している。このため、第１抵抗層３ａに接続される第１パッド形成電極５ａで構成される実装用のパッド領域が第１抵抗層３ａに１つ割り当てられ、第２抵抗層３ｂに接続される第２パッド形成電極５ｂで構成される実装用のパッド領域が第２抵抗層３ｂに１つ割り当てられる。
したがって、第１実施形態に係る抵抗素子によれば、第１抵抗層３ａ及び第２抵抗層３ｂの１つ当たりのボンディングワイヤの本数が１本となり、横型の抵抗素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の抵抗素子と比較して、上面側の実装用のパッド領域の占有面積を削減できるので、チップサイズを縮小することができる。
第１実施形態に係る抵抗素子では、第１パッド形成電極５ａは、第１パッド形成電極５ａ直下の第１下層絶縁膜２ａ及び層間絶縁膜４を貫通するコンタクト領域（第１並列コンタクト領域）６ｈを介して半導体基板１に非線形接触（ショットキー接触）されている。即ち、第１実施形態に係る抵抗素子は、第１並列コンタクト領域６ｈと半導体基板１とにより構成される、非線形な電流−電圧特性（Ｉ−Ｖ特性）を呈するショットキーバリアダイオードを内蔵する。第１並列コンタクト領域６ｈのサイズや個数を調整することにより、ショットキー接触面積を適宜調整可能である。
第２パッド形成電極５ｂは、第２パッド形成電極５ｂ直下の第２下層絶縁膜２ｂ及び層間絶縁膜４を貫通する他のコンタクト領域（第２並列コンタクト領域）６ｉを介して半導体基板１に非線形接触（ショットキー接触）されている。即ち、第１実施形態に係る抵抗素子は、第２並列コンタクト領域６ｉと半導体基板１とにより構成されるショットキーバリアダイオードを内蔵する。第２並列コンタクト領域６ｉのサイズや個数を調整することにより、ショットキー接触面積を適宜調整可能である。
例えば、第１実施形態に係る抵抗素子を、主半導体素子を構成するＩＧＢＴのゲート抵抗素子として適用した場合には、ＩＧＢＴのスイッチング動作時の発振現象を抑制することができる。第１実施形態に係る抵抗素子は、例えば図３に示すように、ｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール（半導体装置）１００の半導体素子のゲート抵抗素子に適用可能である。
インバータモジュール１００は、ｕ相を駆動する電力用の主半導体素子ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、ｖ相を駆動する電力用の主半導体素子ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８、ｗ相を駆動する電力用の主半導体素子ＴＲ９，ＴＲ１０，ＴＲ１１，ＴＲ１２を備える。主半導体素子である主半導体素子ＴＲ１〜ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。主半導体素子ＴＲ１〜ＴＲ１２のそれぞれには主半導体素子としてのＩＧＢＴが使用可能である。主半導体素子ＴＲ１〜ＴＲ１２のそれぞれのゲート電極にはゲート抵抗素子Ｒ１〜Ｒ１２が接続されている。ゲート抵抗素子Ｒ１〜Ｒ１２と並列にショットキーバリアダイオードＤ１〜Ｄ１２が接続されている。
第１実施形態に係る抵抗素子は、一対のゲート抵抗素子Ｒ１，Ｒ２及びショットキーバリアダイオードＤ１，Ｄ２、一対のゲート抵抗素子Ｒ３，Ｒ４及びショットキーバリアダイオードＤ３，Ｄ４、一対のゲート抵抗素子Ｒ５，Ｒ６及びショットキーバリアダイオードＤ５，Ｄ６、一対のゲート抵抗素子Ｒ７，Ｒ８及びショットキーバリアダイオードＤ７，Ｄ８、一対のゲート抵抗素子Ｒ９，Ｒ１０及びショットキーバリアダイオードＤ９，Ｄ１０、一対のゲート抵抗素子Ｒ１１，Ｒ１２及びショットキーバリアダイオードＤ１１，Ｄ１２としてそれぞれ適用可能である。
例えば、図１及び図２示した第１抵抗層３ａ及び第２抵抗層３ｂが、ゲート抵抗素子Ｒ１，Ｒ２にそれぞれ対応する。ゲート抵抗素子Ｒ１，Ｒ２が主半導体素子ＴＲ１，ＴＲ２のゲート電極に接続される一方の端子側が、図１及び図２に示した一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ側の端子に対応する。また、ゲート抵抗素子Ｒ１，Ｒ２が主半導体素子ＴＲ１，ＴＲ２のゲート電極に接続されるのと反対側となる他方の端子が、図２に示した対向電極９側の端子に対応する。また、ゲート抵抗素子Ｒ１，Ｒ２に並列に接続されるショットキーバリアダイオードＤ１，Ｄ２が、図２に示した第１並列コンタクト領域６ｈと半導体基板１とによるショットキーバリアダイオード及び第２並列コンタクト領域６ｉと半導体基板１とによるショットキーバリアダイオードにそれぞれ対応する。
例えば一対のゲート抵抗素子Ｒ１，Ｒ２及びショットキーバリアダイオードＤ１，Ｄ２と主半導体素子である主半導体素子ＴＲ１，ＴＲ２の組において、一対のゲート抵抗素子Ｒ１，Ｒ２及びショットキーバリアダイオードＤ１，Ｄ２が１つの抵抗チップ（Ｒ１，Ｒ２，Ｄ１，Ｄ２）に集積され、且つ主半導体素子ＴＲ１，ＴＲ２が１つのＩＧＢＴチップ（ＴＲ１，ＴＲ２）に集積された場合、抵抗チップ（Ｒ１，Ｒ２，Ｄ１，Ｄ２）とＩＧＢＴチップ（ＴＲ１，ＴＲ２）を基板に実装する。
＜比較例＞
ここで、比較例に係る抵抗素子を説明する。比較例に係る抵抗素子は、図４に示すように、第１パッド形成電極５ａ及び第２パッド形成電極５ｂの直下に、半導体基板１と共にショットキーバリアダイオードを構成する第１並列コンタクト領域６ｈ及び第２並列コンタクト領域６ｉを設けていない点が、図２に示した第１実施形態に係る抵抗素子と異なる。比較例に係る抵抗素子を主半導体素子のゲート抵抗素子として用いた場合には、主半導体素子のターンオン時とターンオフ時のゲート抵抗値が同じである。このため、短絡時の発振を抑制するためにゲート抵抗素子の抵抗値を大きくすると、ターンオフ時の定常的なスイッチング損失が増加するというトレードオフの関係がある。
これに対して、第１実施形態に係る抵抗素子によれば、図１及び図２に示すように、第１抵抗層３ａ及び第２抵抗層３ｂのそれぞれに対し、非線形なＩ−Ｖ特性を呈するショットキーバリアダイオードを並列に設けているため、第１実施形態に係る抵抗素子を流れる電流の向きによって第１実施形態に係る抵抗素子の抵抗値が変化する。
即ち、ショットキーバリアダイオードが低抵抗で導通する極性の電流の場合は、図５Ａに破線の矢印で模式的に示すように、第１パッド形成電極５ａ及び第２パッド形成電極５ｂから、第１抵抗層３ａ及び第２抵抗層３ｂを流れて対向電極９に至る電流経路Ｉ１，Ｉ２と、第１パッド形成電極５ａ及び第２パッド形成電極５ｂから、第１並列コンタクト領域６ｈ及び第２並列コンタクト領域６ｉと半導体基板１とにより構成されるショットキーバリアダイオードを流れて対向電極９に至る電流経路Ｉ３，Ｉ４とが並列に形成される。一方、ショットキーバリアダイオードを低抵抗で導通できない極性の電流の場合は、図５Ｂに破線の矢印で模式的に示すように、ショットキーバリアダイオードを流れる電流経路は形成されずに、対向電極９から、第１抵抗層３ａ及び第２抵抗層３ｂを流れて第１パッド形成電極５ａ及び第２パッド形成電極５ｂに至る電流経路Ｉ１，Ｉ２のみが形成される。図５Ａに示した第１抵抗層３ａ及び第２抵抗層３ｂを流れる電流経路Ｉ１，Ｉ２と、ショットキーバリアダイオードを流れる電流経路Ｉ３，Ｉ４とが並列に形成される場合には、図５Ｂに示した第１抵抗層３ａ及び第２抵抗層３ｂを流れる電流経路Ｉ１，Ｉ２のみが形成される場合よりも抵抗値が低減される。
例えば、第１実施形態に係る抵抗素子をＩＧＢＴからなる主半導体素子のゲートに接続した場合に、主半導体素子のターンオン時とターンオフ時のゲート抵抗値を変えることができる。即ち、主半導体素子のターンオン時に、主半導体素子のゲートに例えば１５Ｖ程度の電圧を印加することにより、図５Ｂに示すように、第１抵抗層３ａ及び第２抵抗層３ｂを流れる電流経路Ｉ１，Ｉ２のみが形成され、ゲート抵抗値が比較的大きくなる。一方、主半導体素子のターンオフ時には、主半導体素子のゲートに−５Ｖ〜―１５Ｖ程度の電圧を印加することにより、図５Ａに示すように、第１抵抗層３ａ及び第２抵抗層３ｂを流れる電流経路Ｉ１，Ｉ２と、ショットキーバリアダイオードを流れる電流経路Ｉ３，Ｉ４とが並列に形成され、ゲート抵抗値が比較的小さくなる。このため、発振に寄与するターンオン時のゲート抵抗値を維持しつつ、ターンオフ時のゲート抵抗値を小さくすることができ、ターンオフ損失を低減することができる。
＜実施例＞
図５Ｃは、図２に示すように第１実施形態に係る抵抗素子の左側の第１パッド形成電極５ａ直下に第１並列コンタクト領域６ｈを設けてショットキーバリアダイオードを形成するが、右側の第２パッド形成電極５ｂ直下には並列コンタクト領域６ｉを設けない構成とした場合の、左側の第１抵抗層３ａ及び右側の第２抵抗層３ｂのそれぞれをゲート抵抗素子として使用した場合のゲート−エミッタ間電圧ＶＧＥ、コレクタ−エミッタ間電圧ＶＣＥ、コレクタ電流ＩＣの経時的な変化を示す。
図５Ｃに示すように、ショットキーバリアダイオードを形成した第１抵抗層３ａをゲート抵抗素子とした場合（図５Ｃ中、「本発明」と表記）では、ショットキーバリアダイオードを形成しない第２抵抗層３をゲート抵抗素子とした場合（図５Ｃ中、「比較例」と表記）よりも、スイッチング時間が短くなっていることがわかる。これにより、ショットキーバリアダイオードを形成した第１抵抗層３ａをゲート抵抗素子とした場合には、発振対策のために大きくしたゲート抵抗値をターンオフ時に低減することができ、ターンオフ損失を低減することができる。
＜抵抗素子の製造方法＞
次に、図６〜図１６を参照しながら、第１実施形態に係る抵抗素子の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法や例示的に示した数値及び材料等は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、ｎ型のシリコン基板等の半導体基板１を用意する。図６に示すように、減圧化学気相成長（ＬＰＣＶＤ）法等により、半導体基板１上にＴＥＯＳ膜等の下層絶縁膜２を堆積する。なお、下層絶縁膜２は、熱酸化法により熱酸化膜を形成した後、ＣＶＤ法等により熱酸化膜上に絶縁膜を堆積して、熱酸化膜及び堆積した絶縁膜を積層した複合膜で形成してもよい。
引き続き、下層絶縁膜２上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、下層絶縁膜２の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図７に示すように、半導体基板１上の一部に第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂのパターンが形成される。なお、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂは紙面の奥等で連続していてよく、図７の断面図は、連続した下層絶縁膜の中央部に設けられた開口部を示している。
次に、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂ上、並びに第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂのパターンから露出した半導体基板１上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入用マスクとして用いて、燐（Ｐ）イオン等のｎ型を呈する不純物イオンを選択的に注入する。その後、イオン注入用マスクとして用いたフォトレジスト膜を除去してから、不純物イオンを熱処理により活性化させる。この結果、図８に示すように、半導体基板１の上部にｎ＋型の中央コンタクト領域１０、ｎ＋型の第１周辺コンタクト領域１１及び第２周辺コンタクト領域１２が形成される。
次に、ＣＶＤ法等により、半導体基板１、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂ上にノンドープのポリシリコン層を形成する。そして、ポリシリコン層に燐（Ｐ）等のｎ型不純物をイオン注入する。例えば燐（Ｐ）を加速電圧８０ｋｅＶ、ドーズ量６．０×１０１５ｃｍ−２以下程度でイオン注入する。その後、注入されたイオンを熱処理により活性化させ、図９に示すように、ｎ型不純物が高濃度に添加されたＤＯＰＯＳ層３を全面に形成する。引き続き、ＤＯＰＯＳ層３上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ法等により、ＤＯＰＯＳ層３の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１０に示すように、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂ上に第１抵抗層３ａ及び第２抵抗層３ｂがそれぞれ形成される。
次に、図１１に示すように、第１下層絶縁膜２ａ、第２下層絶縁膜２ｂ、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように、層間絶縁膜４を堆積する。例えば、ＣＶＤ法等によりＮＳＧ膜及びＰＳＧ膜を順に堆積し、ＮＳＧ膜及びＰＳＧ膜を積層した複合膜で層間絶縁膜４を形成することができる。引き続き、層間絶縁膜４上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ法等により、層間絶縁膜４の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１２に示すように、層間絶縁膜４に第１コンタクトホール４ａ、第２コンタクトホール４ｂ、第３コンタクトホール４ｃ、第４コンタクトホール４ｄ、第５コンタクトホール４ｅ、第６コンタクトホール４ｆ及び第７コンタクトホール４ｇを開孔する。このとき同時に、第１下層絶縁膜２ａ及び層間絶縁膜４を貫通する第８コンタクトホール４ｈ、第２下層絶縁膜２ｂ及び層間絶縁膜４を貫通する第９コンタクトホール４ｉ等も開孔される。
次に、図１３に示すように、真空蒸着法又はスパッタリング法等により、第１〜第９コンタクトホール４ａ〜４ｉを埋め込むように、層間絶縁膜４上に金属膜５を堆積する。金属膜５は、例えば、ＣＶＤ法等により、Ｔｉ／ＴｉＮ、Ａｌ−Ｓｉ、ＴｉＮ／Ｔｉを順に堆積して形成することができる。引き続き、金属膜５上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、金属膜５の一部を選択的に除去する。この結果、図１４に示すように、層間絶縁膜４上に、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃが形成される。
このとき、第１コンタクトホール４ａを介して第１パッド形成電極５ａを第１抵抗層３ａに接続する第１パッドコンタクト領域６ａ、第２コンタクトホール４ｂを介して第１パッド形成電極５ａを中継配線５ｃに接続する第１中継コンタクト領域６ｂが形成される。また、第５コンタクトホール４ｅを介して中継配線５ｃを半導体基板１に接続する基板コンタクト領域６ｅも形成される。更に第３コンタクトホール４ｃを介して第２パッド形成電極５ｂを第２抵抗層３ｂに接続する第２パッドコンタクト領域６ｃ、第４コンタクトホール４ｄを介して第２パッド形成電極５ｂを中継配線５ｃに接続する第２中継コンタクト領域６ｄも形成される。更に、第６コンタクトホール４ｆ及び第７コンタクトホール４ｇを介して、ガードリング層５ｄを半導体基板１に接続する第１端部コンタクト領域６ｆ及び第２端部コンタクト領域６ｇも形成される。更に、第８コンタクトホール４ｈ及び第９コンタクトホール４ｉを介して、第１パッド形成電極５ａ及び第２パッド形成電極５ｂを半導体基板１に接続する第１並列コンタクト領域６ｈ及び第２並列コンタクト領域６ｉも形成される。
次に、図１５に示すように、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃ及びガードリング層５ｄ上に保護膜７を形成する。例えば、プラズマＣＶＤ法等によりＴＥＯＳ膜及びＳｉ３Ｎ４膜を順次堆積し、ポリイミド膜を塗布することで、ＴＥＯＳ膜、Ｓｉ３Ｎ４膜及びポリイミド膜からなる保護膜７が形成される。引き続き、保護膜７上にフォトリソグラフィ技術でフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、保護膜７の一部を選択的に除去する。この結果、図１６に示すように、保護膜７に第１窓部７ａ及び第２窓部７ｂが形成され、第１窓部７ａ及び第２窓部７ｂで露出する一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂが実装用のパッド領域となる。
次に、化学的機械研磨（ＣＭＰ）等により半導体基板１の下面を研磨し、半導体基板１の厚さを３５０μｍ程度に薄くする。その後、真空蒸着法又はスパッタリング法等により、半導体基板１の下面に対向電極９を形成する。なお、図１及び図２に示した抵抗素子と同様の素子が１枚のウェハにマトリクス状のチップ領域として多数形成されており、ダイシングにより、これらのチップ領域は図１及び図２に示した抵抗素子のチップに分離される。
第１実施形態に係る抵抗素子の製造方法によれば、主半導体素子としてのスイッチング素子の発振を抑制しつつ、主半導体素子のターンオフ損失を低減することができる抵抗素子及びこの抵抗素子を有した半導体装置を容易に製造可能となる。
（第１変形例）
第１実施形態の第１変形例に係る抵抗素子は、図１７及び図１８に示すように、抵抗素子を構成している半導体チップの端部（チップ端部）に設けられるガードリング層５ｄの一部が分断されている点が、図１及び図２に示した第１実施形態に係る抵抗素子と異なる。ガードリング層５ｄの分断された箇所に、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの凸部で構成される延長部（第１延長部）５ｅ及び他の延長部（第２延長部）５ｆが配置されている。第１延長部５ｅ及び第２延長部５ｆの形状や配置位置は特に限定されないが、第１ボンディングワイヤ２１及び第２ボンディングワイヤ２２の接合位置の近傍に配置されることが好ましい。
第１延長部５ｅ及び第２延長部５ｆが、層間絶縁膜４を貫通する端部コンタクト領域（第１端部コンタクト領域）６ｆ及び他の端部コンタクト領域（第２端部コンタクト領域）６ｇを介して、半導体基板１のチップ端部に非線形接触（ショットキー接触）されている。即ち、第１端部コンタクト領域６ｆ及び第２端部コンタクト領域６ｇと半導体基板１の端部とによりショットキーバリアダイオードが形成されている。第１実施形態の第１変形例に係る抵抗素子の他の構成は、図１及び図２に示した第１実施形態に係る抵抗素子と同様であるので、重複した説明を省略する。
第１変形例に係る抵抗素子の製造方法は、図１４に示した手順において、第１パッド形成電極５ａ、第２パッド形成電極５ｂ、中継配線５ｃ及びガードリング層５ｄを形成するのと同時に第１延長部５ｅ及び第２延長部５ｆを形成すればよい。第１変形例に係る抵抗素子の製造方法の他の手順は、第１実施形態に係る抵抗素子の製造方法と同様であるので、重複した説明を省略する。
（第２変形例）
第１実施形態の第２変形例に係る抵抗素子は、図１９に示すように第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂ上に第１抵抗層３ａと離間して、電位的に浮遊（フローティング）状態にある第１補助膜３ｃが配置されている点が、図１７及び図１８に示した第１変形例に係る抵抗素子と異なる。同様に、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂ上に第２抵抗層３ｂと離間して、電位的に浮遊状態にある第２補助膜３ｄが配置されている点も、図１７及び図１８に示した第１変形例に係る抵抗素子と異なる。
第１補助膜３ｃは、第１パッド形成電極５ａの下方の位置に第１抵抗層３ａと離間して配置される。第２補助膜３ｄは、第２パッド形成電極５ｂの下方の位置に第２抵抗層３ｂと離間して配置される。第１補助膜３ｃ及び第２補助膜３ｄは、ｎ型のＤＯＰＯＳ層等の第１抵抗層３ａ及び第２抵抗層３ｂと同じ材料からなり、第１抵抗層３ａ及び第２抵抗層３ｂと同じ厚さを有する。第１補助膜３ｃ及び第２補助膜３ｄは、例えば矩形形状の平面パターンを有する。第２変形例に係る抵抗素子の他の構成は、図１７及び図１８に示した第１変形例と同様であるので、重複した説明を省略する。
第２変形例に係る抵抗素子では、浮遊状態の第１補助膜３ｃ及び第２補助膜３ｄを配置することにより、第１下層絶縁膜２ａ、第２下層絶縁膜２ｂの厚さを厚くする場合と同様に、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂの下方の寄生容量を低減することができる。これにより、高周波動作時のインピーダンス低下に対する全抵抗の低減を抑制し、発振現象を抑制することができる。
第２変形例に係る抵抗素子の製造方法は、図１０に示した手順において、ＤＯＰＯＳ層３を選択的に除去することにより、第１抵抗層３ａ及び第２抵抗層３ｂを形成するのと同時に第１補助膜３ｃ及び第２補助膜３ｄを形成すればよい。第２変形例に係る抵抗素子の製造方法の他の手順は、第１変形例に係る抵抗素子の製造方法と同様であるので、重複した説明を省略する。
（第２実施形態）
第２実施形態に係る抵抗素子は、図２０に示すように、半導体基板１と、半導体基板１上に配置された第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂと、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂの上にそれぞれ配置された第１抵抗層３ａ及び第２抵抗層３ｂを備える点は、図２に示した第１実施形態に係る抵抗素子と共通する。更に、第２実施形態に係る抵抗素子は、第１下層絶縁膜２ａ、第２下層絶縁膜２ｂ、第１抵抗層３ａ及び第２抵抗層３ｂを被覆するように配置された層間絶縁膜４と、層間絶縁膜４上に配置された一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃを備える点は、図２に示した第１実施形態に係る抵抗素子と共通する。
しかし、第２実施形態に係る抵抗素子は、図２０に示すように、半導体基板１として、第２導電型（ｐ型）の半導体基板１を使用した点が、図２に示した第１実施形態に係る抵抗素子と異なる。半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板１の比抵抗は、例えば２ｍΩ・ｃｍ〜６０ｍΩ・ｃｍ程度としてもよい。なお、半導体基板１としては、シリコン以外の半導体基板を使用してもよい。半導体基板１の上部には、半導体基板１と同一導電型（ｐ＋型）の第１周辺コンタクト領域１３、第２周辺コンタクト領域１４及び中央コンタクト領域１５が設けられている。
Ｔ字型の中継配線５ｃの中央端である基板接続端子は、基板コンタクト領域６ｅを介して半導体基板１の上部に設けられた中央コンタクト領域１５に低接触抵抗でオーミック接続されている。半導体基板１の裏面には対向電極（裏面電極）９が設けられている。即ち、第１抵抗層３ａ及び第２抵抗層３ｂが中継配線５ｃを介して半導体基板１に直列接続され、互いに対向する第１パッド形成電極５ａと対向電極９との間、及び互いに対向する第２パッド形成電極５ｂと対向電極９との間を抵抗体とする縦型の抵抗素子を実現している。
更に、層間絶縁膜４上にはガードリング層５ｄが配置されていてもよい。ガードリング層５ｄは、一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ並びに中継配線５ｃと同じ材料からなる。ガードリング層５ｄは、例えば、第２実施形態に係る抵抗素子を構成するチップの外周部分にリング状に配置されている。ガードリング層５ｄは、第１端部コンタクト領域６ｆ及び第２端部コンタクト領域６ｇを介して半導体基板１の上部に設けられた第１周辺コンタクト領域１３及び第２周辺コンタクト領域１４にそれぞれオーミック接続されている。
第２実施形態に係る抵抗素子では、第１パッド形成電極５ａは、第１パッド形成電極５ａ直下の第１下層絶縁膜２ａ及び層間絶縁膜４を貫通するコンタクト領域（第１並列コンタクト領域）６ｈを介して半導体基板１に非線形接触（ショットキー接触）されている。即ち、第２実施形態に係る抵抗素子は、第１並列コンタクト領域６ｈと半導体基板１とにより構成されるショットキーバリアダイオードを内蔵する。第２パッド形成電極５ｂは、第２パッド形成電極５ｂ直下の第２下層絶縁膜２ｂ及び層間絶縁膜４を貫通する他のコンタクト領域（第２並列コンタクト領域）６ｉを介して半導体基板１に非線形接触（ショットキー接触）されている。即ち、第２実施形態に係る抵抗素子は、第２並列コンタクト領域６ｉと半導体基板１とにより構成されるショットキーバリアダイオードを内蔵する。
第２実施形態に係る抵抗素子において、第１並列コンタクト領域６ｈと半導体基板１とにより構成されるショットキーバリアダイオード及び第２並列コンタクト領域６ｉと半導体基板１とにより構成されるショットキーバリアダイオードが低抵抗で導通する極性の電流の場合は、第１抵抗層３ａ及び第２抵抗層３ｂを通る電流経路と、第１並列コンタクト領域６ｈと半導体基板１とにより構成されるショットキーバリアダイオード及び第２並列コンタクト領域６ｉと半導体基板１とにより構成されるショットキーバリアダイオードを通る電流経路が並列で形成される。一方、第１並列コンタクト領域６ｈと半導体基板１とにより構成されるショットキーバリアダイオード及び第２並列コンタクト領域６ｉと半導体基板１とにより構成されるショットキーバリアダイオードを低抵抗で導通できない極性の電流の場合は、第１抵抗層３ａ及び第２抵抗層３ｂを通る電流経路のみが形成される。
例えば、実施形態２に係る抵抗素子を、主半導体素子を構成するＩＧＢＴのゲート抵抗素子として適用した場合には、ＩＧＢＴのスイッチング動作時の発振現象を抑制することができる。実施形態２に係る抵抗素子は、例えば図２１に示すように、ｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール（半導体装置）１００の半導体素子のゲート抵抗素子に適用可能である。
インバータモジュール１００は、ｕ相を駆動する電力用の主半導体素子ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４、ｖ相を駆動する電力用の主半導体素子ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８、ｗ相を駆動する電力用の主半導体素子ＴＲ９，ＴＲ１０，ＴＲ１１，ＴＲ１２を備える。主半導体素子である主半導体素子ＴＲ１〜ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。主半導体素子ＴＲ１〜ＴＲ１２のそれぞれには主半導体素子としてのＩＧＢＴが使用可能である。主半導体素子ＴＲ１〜ＴＲ１２のそれぞれのゲート電極にはゲート抵抗素子Ｒ２１〜Ｒ３２が接続されている。ゲート抵抗素子Ｒ２１〜Ｒ３２と並列にショットキーバリアダイオードＤ２１〜Ｄ３２が接続されている。
第２実施形態に係る抵抗素子は、一対のゲート抵抗素子Ｒ２１，Ｒ２２及びショットキーバリアダイオードＤ２１，Ｄ２２、一対のゲート抵抗素子Ｒ２３，Ｒ２４及びショットキーバリアダイオードＤ２３，Ｄ２４、一対のゲート抵抗素子Ｒ２５，Ｒ２６及びショットキーバリアダイオードＤ２５，Ｄ２６、一対のゲート抵抗素子Ｒ２７，Ｒ２８及びショットキーバリアダイオードＤ２７，Ｄ２８、一対のゲート抵抗素子Ｒ２９，Ｒ３０及びショットキーバリアダイオードＤ２９，Ｄ３０、一対のゲート抵抗素子Ｒ３１，Ｒ３２及びショットキーバリアダイオードＤ３１，Ｄ３２としてそれぞれ適用可能である。
例えば、図２０に示した第１抵抗層３ａ及び第２抵抗層３ｂが、ゲート抵抗素子Ｒ２１，Ｒ２２にそれぞれ対応する。ゲート抵抗素子Ｒ２１，Ｒ２２が主半導体素子ＴＲ１，ＴＲ２のゲート電極に接続される一方の端子側が、図２０に示した一対の第１パッド形成電極５ａ及び第２パッド形成電極５ｂ側の端子に対応する。また、ゲート抵抗素子Ｒ２１，Ｒ２２が主半導体素子ＴＲ１，ＴＲ２のゲート電極に接続されるのと反対側となる他方の端子が、図２０に示した対向電極９側の端子に対応する。また、ゲート抵抗素子Ｒ２１，Ｒ２２に並列に接続されるショットキーバリアダイオードＤ２１，Ｄ２２が、図２０に示した第１並列コンタクト領域６ｈと半導体基板１とによるショットキーバリアダイオード及び第２並列コンタクト領域６ｉと半導体基板１とによるショットキーバリアダイオードにそれぞれ対応する。
そして、主半導体素子ＴＲ１，ＴＲ２をオンする際に、ショットキーバリアダイオードＤ２１，Ｄ２２が低抵抗で導通する極性となり、ショットキーバリアダイオードＤ２１，Ｄ２２とゲート抵抗素子Ｒ２１，Ｒ２２とに並列して電流が流れる。一方、主半導体素子ＴＲ１，ＴＲ２をオフする際に、ショットキーバリアダイオードＤ２１，Ｄ２２を低抵抗で導通できない極性となり、ゲート抵抗素子Ｒ２１，Ｒ２２を介してのみ電流が流れる。このため、ターンオフ時のゲート抵抗値は大きいままで、ターンオン時のゲート抵抗値を小さくすることができ、ターンオン損失を低減することができる。
例えば一対のゲート抵抗素子Ｒ２１，Ｒ２２及びショットキーバリアダイオードＤ２１，Ｄ２２と主半導体素子である主半導体素子ＴＲ１，ＴＲ２の組において、一対のゲート抵抗素子Ｒ２１，Ｒ２２及びショットキーバリアダイオードＤ２１，Ｄ２２が１つの抵抗チップ（Ｒ２１，Ｒ２２，Ｄ２１，Ｄ２２）に集積され、且つ主半導体素子ＴＲ１，ＴＲ２が１つのＩＧＢＴチップ（ＴＲ１，ＴＲ２）に集積された場合、抵抗チップ（Ｒ２１，Ｒ２２，Ｄ２１，Ｄ２２）とＩＧＢＴチップ（ＴＲ１，ＴＲ２）を基板に実装する。
第２実施形態に係る抵抗素子によれば、第１実施形態に係る抵抗素子と同様に、第１抵抗層３ａ及び第２抵抗層３ｂの１つ当たりのボンディングワイヤの本数が１本となり、横型の抵抗素子と比較してボンディングワイヤの本数を低減することができる。更に、横型の抵抗素子と比較して、上面側の実装用のパッド領域の占有面積を削減できるので、チップサイズを縮小することができる。
更に、第１抵抗層３ａ及び第２抵抗層３ｂのそれぞれに対し、ショットキーバリアダイオードを並列に設けているため、第２実施形態に係る抵抗素子を流れる電流の向きによって第２実施形態に係る抵抗素子の抵抗値が変化する。そして、第１実施形態に係る抵抗素子とはショットキーバリアダイオードを逆極性とすることで、ターンオフ時のゲート抵抗値は大きいままで、ターンオン時のゲート抵抗値を小さくすることができ、ターンオン損失を低減することができる。
（その他の実施形態）
上記のように、本発明は第１及び２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１及び２実施形態に係る抵抗素子として、図１、図２及び図２０に示すように１チップに２つの第１抵抗層３ａ及び第２抵抗層３ｂを設けた構造をそれぞれ例示したが、１チップに１つの抵抗層のみを設けてもよい。例えば、図１、図２及び図２０に示した抵抗素子の右側の第２下層絶縁膜２ｂ、第２抵抗層３ｂ、第２パッド形成電極５ｂを含む構造を設けなくてもよい。また、実施形態に係る抵抗素子として、１チップに３つ以上の抵抗層を設けてもよい。上記において、第１下層絶縁膜２ａ及び第２下層絶縁膜２ｂを総称して「下層絶縁膜」と呼ぶことが可能であると述べたが、第１下層絶縁膜２ａ又は第２下層絶縁膜２ｂの一方を、「下層絶縁膜」と呼ぶことも可能である。
また、第１実施形態に係る抵抗素子を、図４に示すようにゲート抵抗素子Ｒ１〜Ｒ１２として適用し、第２実施形態に係る抵抗素子を、図２０に示すようにゲート抵抗素子Ｒ２１〜Ｒ３２として適用する場合を例示したが、本発明に係る抵抗素子は、ゲート抵抗素子Ｒ１〜Ｒ１２，Ｒ２１〜Ｒ３２への適用に限定されるものではない。本発明に係る抵抗素子は、各種ＩＣの抵抗素子として適用可能である。
１…半導体基板
２…絶縁膜
２ａ…第１下層絶縁膜
２ｂ…第２下層絶縁膜
３…ＤＯＰＯＳ層
３ａ…第１抵抗層
３ｂ…第２抵抗層
３ｃ，３ｄ…補助膜
４…層間絶縁膜
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ…コンタクトホール
５…金属膜
５ａ…第１パッド形成電極
５ｂ…第２パッド形成電極
５ｃ…中継配線
５ｄ…ガードリング層
５ｅ，５ｆ…延長部
６，６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ…コンタクト領域
７…保護膜
９…対向電極
１０，１５…中央コンタクト領域
１１，１３…第１周辺コンタクト領域
１２，１４…第２周辺コンタクト領域
２１，２２…ボンディングワイヤ
１００…インバータモジュール
Ｄ１〜Ｄ１２，Ｄ２１〜Ｄ３２…ショットキーバリアダイオード
Ｒ１〜Ｒ１２，Ｒ２１〜Ｒ３２…ゲート抵抗素子
ＴＲ１〜ＴＲ１２…半導体素子

Claims (7)

  1. 半導体基板と、
    前記半導体基板上に設けられた下層絶縁膜と、
    前記下層絶縁膜上に設けられた抵抗層と、
    前記抵抗層を被覆する層間絶縁膜と、
    前記層間絶縁膜上に配置され、前記抵抗層の一方の端部に第１端部側が接続され、前記第１端部側に対向する第２端部側が前記半導体基板に電気的にショットキー接触されるパッド形成電極と、
    前記抵抗層の他方の端部に接続され、且つ前記半導体基板にオーミック接続される一端を有する中継配線と、
    前記半導体基板下に設けられた対向電極と、
    を備え、前記パッド形成電極と前記対向電極の間の抵抗値を用いることを特徴とする抵抗素子。
  2. 前記第２端部側が前記下層絶縁膜及び前記層間絶縁膜を貫通する基板コンタクト領域を介して前記半導体基板にショットキー接触されることを特徴とする請求項１に記載の抵抗素子。
  3. 前記パッド形成電極が、前記半導体基板の端部側に向かって延長される延長部を有し、
    前記延長部が、前記層間絶縁膜を貫通する端部コンタクト領域を介して前記半導体基板にショットキー接触される
    ことを特徴とする請求項１に記載の抵抗素子。
  4. 前記半導体基板の上部に、前記半導体基板よりも低比抵抗で前記半導体基板と同一導電型の中央コンタクト領域を更に備え、
    当該中央コンタクト領域に前記中継配線の一端がオーミック接触される
    ことを特徴とする請求項１〜３のいずれか１項に記載の抵抗素子。
  5. 前記半導体基板は、ｎ型の半導体基板であることを特徴とする請求項１〜４のいずれか１項に記載の抵抗素子。
  6. 前記半導体基板は、ｐ型の半導体基板であることを特徴とする請求項１〜４のいずれか１項に記載の抵抗素子。
  7. 前記層間絶縁膜の下において、前記下層絶縁膜上の他の位置に前記抵抗層と離間して設けられ、前記中継配線の前記一端に対向する他端に電気的に接続される他の抵抗層と、
    前記層間絶縁膜上に配置され、前記他の抵抗層に第３端部側が接続され、前記第３端部側に対向する第４端部側が前記半導体基板に電気的にショットキー接触される他のパッド形成電極と、
    を更に備えることを特徴とする請求項１〜６のいずれか１項に記載の抵抗素子。
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