JP2022032542A - 半導体装置 - Google Patents

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Abstract

【課題】半導体素子と共に絶縁回路基板上に搭載される温度センサの劣化を抑制することができる半導体装置を提供する。【解決手段】絶縁回路基板１と、絶縁回路基板１の第１導体層の上面に第１接合材を介して接合された第１主電極と、第１主電極の上面に設けられた半導体基板と、半導体基板の上面に設けられた第２主電極とを有する半導体素子と、絶縁回路基板１の第２導体層の上面に第２接合材２ｂを介して接合された下面電極４９と、下面電極４９に一端が電気的に接続された抵抗層４３ａ，４３ｂと、抵抗層４３ａ，４３ｂの他端に電気的に接続された上面電極４５ａとを有する抵抗素子４とを備え、第１主電極が、第１接合材に接合された第１接合層を有し、下面電極４９が、第２接合材２ｂに接合された第２接合層４９ａ，４９ｂを有し、第１接合層及び第２接合層４９ａ，４９ｂが同一構造を有する。【選択図】図４

Description

本発明は、半導体装置に関し、特に、電装用モジュールや産業用モジュール等として使用される電力用半導体装置（半導体モジュール）に関する。
直流電力を交流電力に変換するインバータ装置等の電力用半導体装置では、スイッチング素子であるパワー半導体素子（以下、単に「半導体素子」という。）が絶縁回路基板上に搭載されている。半導体素子がシリコン（Ｓｉ）からなる場合には、半導体素子の周辺の温度を検出する温度センサとして、オンチップセンサ又は負温度係数（ＮＴＣ）サーミスタが一般的に使用されている。
オンチップセンサは、半導体素子上に形成されたｐｎ接合ダイオードで構成されている。オンチップセンサは、ｐｎ接合ダイオードの温度特性を利用して温度を検出する。ＮＴＣサーミスタは、絶縁回路基板上に搭載される。ＮＴＣサーミスタも、ＮＴＣサーミスタを構成する材料の温度特性を利用して温度を検出する。
特許文献１には、感温抵抗素子によりスイッチ回路用の温度検出器を構成することが開示されている。特許文献２には、半導体基板上に設けられた抵抗層を備える縦型の抵抗素子が開示されている。特許文献３には、スイッチング素子を構成する並列接続された複数のトランジスタチップに接続される補助ソース端子が共通であることが開示されている。
特開２００２－３１５３８３号公報 特開２０１９－１０６４８５号公報 特許第６５６２１７３号
電力用半導体装置において、炭化ケイ素（ＳｉＣ）からなる半導体素子を搭載する場合、現状ではオンチップセンサの適用はコストの面で困難である。また、ＮＴＣサーミスタを使用する場合には、水素雰囲気中での熱処理により半導体素子を絶縁回路基板上にはんだ付けする工程において、ＮＴＣサーミスタのニッケル（Ｎｉ）めっきと錫（Ｓｎ）めっきとから構成される裏面電極が劣化する問題がある。
上記課題に鑑み、本発明は、半導体素子と共に絶縁回路基板上に搭載される温度センサの劣化を抑制することができる半導体装置を提供することを目的とする。
本発明の一態様は、（ａ）絶縁回路基板と、（ｂ）絶縁回路基板の第１導体層の上面に第１接合材を介して接合された第１主電極と、第１主電極の上面に設けられた半導体基板と、半導体基板の上面に設けられた第２主電極とを有する半導体素子と、（ｃ）絶縁回路基板の第２導体層の上面に第２接合材を介して接合された下面電極と、下面電極に一端が電気的に接続された抵抗層と、抵抗層の他端に電気的に接続された第１上面電極と、を有する抵抗素子と、を備え、第１主電極が、第１接合材に接合された第１接合層を有し、下面電極が、第２接合材に接合された第２接合層を有し、第１接合層及び第２接合層が同一構造を有する半導体装置であることを要旨とする。
本発明の他の態様は、（ａ）絶縁回路基板と、（ｂ）絶縁回路基板の第１導体層の上面に第１接合材を介して接合された第１主電極と、第１主電極の上面に設けられた半導体基板と、半導体基板の上面に設けられた第２主電極とを有する半導体素子と、（ｃ）絶縁回路基板の第２導体層の上面に第２接合材を介して接合された下面電極と、前記下面電極に一端が電気的に接続された抵抗層と、抵抗層の他端に電気的に接続された第１上面電極と、を有する抵抗素子と、を備え、第２主電極が、補助ソース端子に電気的に接続され、第１上面電極が、温度検出端子に電気的に接続され、下面電極が補助ソース端子に電気的に接続されている半導体装置であることを要旨とする。
本発明の更に他の態様は、（ａ）絶縁回路基板と、（ｂ）絶縁回路基板の第１導体層の上面に第１接合材を介して接合された第１主電極と、第１主電極の上面に設けられた半導体基板と、半導体基板の上面に設けられた第２主電極とを有する半導体素子と、（ｃ）絶縁回路基板の第２導体層の上面に第２接合材を介して接合された下面電極と、下面電極に一端が電気的に接続された抵抗層と、抵抗層の他端に電気的に接続された第１上面電極を有する抵抗素子を備え、抵抗素子が、下面電極にカソードまたはアノードが接続されたダイオードと、ダイオードのアノードまたはカソードに接続された第２上面電極と、を１チップに有する半導体装置であることを要旨とする。
本発明によれば、半導体素子と共に絶縁回路基板上に搭載される温度センサの劣化を抑制することができる半導体装置を提供することができる。
第１実施形態に係る半導体装置の平面図である。 図１のＡ－Ａ方向から見た断面図である。 図１のＢ－Ｂ方向から見た断面図である。 図１のＣ－Ｃ方向から見た断面図である。 第１実施形態に係る抵抗素子の回路図である。 第１実施形態に係る半導体装置の回路図である。 第１実施形態に係る半導体装置の製造方法のフローチャートである。 第１実施形態の第１変形例に係る抵抗素子の断面図である。 第１実施形態の第２変形例に係る抵抗素子の断面図である。 第１実施形態の第２変形例に係る抵抗素子の回路図である。 第１実施形態の第３変形例に係る抵抗素子の断面図である。 第１実施形態の第３変形例に係る抵抗素子の回路図である。 第１実施形態の第３変形例に係る抵抗素子の他の回路図である。 第１実施形態の第４変形例に係る半導体装置の平面図である。 第２実施形態に係る半導体装置の平面図である。 第２実施形態に係る半導体装置の回路図である。 第２実施形態の第１比較例に係る半導体装置の回路図である。 第２実施形態の第２比較例に係る半導体装置の回路図である。 第２実施形態に係る半導体装置の回路図である。 第２実施形態の第１変形例に係る半導体装置の平面図である。 第２実施形態の第１変形例に係る半導体装置の回路図である。 第２実施形態の第２変形例に係る半導体装置の平面図である。 第２実施形態の第３変形例に係る半導体装置の平面図である。 第２実施形態の第３変形例に係る半導体装置の回路図である。 第２実施形態の第４変形例に係る半導体装置の回路図である。
以下において、図面を参照して本発明の第１及び第２実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
以下の説明において、「第１主電極」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）であれば、ソース電極又はドレイン電極のいずれか一方を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であれば、エミッタ電極又はコレクタ電極のいずれか一方を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）、ダイオードであれば、アノード電極又はカソード電極のいずれか一方を意味する。また、「第２主電極」とは、ＦＥＴやＳＩＴであれば、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方を意味する。ＩＧＢＴであれば、上記第１主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方を意味する。ＳＩサイリスタやＧＴＯ、ダイオードであれば、上記第１主電極とはならないアノード電極又はカソード電極のいずれか一方を意味する。即ち、「第１主電極」がソース電極であれば、「第２主電極」はドレイン電極を意味する。「第１主電極」がエミッタ電極であれば、「第２主電極」はコレクタ電極を意味する。「第１主電極」がアノード電極であれば、「第２主電極」はカソード電極を意味する。
また、以下の説明における「上」、「下」、「上下」、「左」、「右」、「左右」等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば「上下」は「左右」に変換して読まれ、１８０°回転して観察すれば「上下」は反転して読まれることは勿論である。また、「上面」及び「下面」をそれぞれ「おもて面」及び「裏面」と読み替えてもよい。
（第１実施形態）
第１実施形態に係る半導体装置は、図１に示すように、ケース部材８と、ケース部材８の内側に配置された絶縁回路基板１と、絶縁回路基板１上に搭載されたスイッチング素子である半導体素子（半導体チップ）３ａ～３ｈと、絶縁回路基板１上に搭載された抵抗素子（抵抗チップ）４とを備える。なお、図１では、ボンディングワイヤ５ａ～５ｖのボンディング地点を黒い丸で模式的に示している。
第１実施形態に係る半導体装置は、半導体素子３ａ～３ｄが３相のインバータ回路の１相分の上アームを構成し、半導体素子３ｅ～３ｆが下アームを構成するいわゆる２イン１型の半導体モジュールである。なお、第１実施形態に係る半導体装置は、２イン１型の半導体モジュールに限定されず、例えば１イン１型の半導体モジュールであってもよい。
図１の半導体素子３ａ，３ｃを通過する線分であるＡ－Ａ方向から見た断面図を図２に示す。図１及び図２に示すように、絶縁回路基板１は、例えば直接銅接合（ＤＣＢ）基板又は活性ろう付け（ＡＭＤ）基板等で構成されている。絶縁回路基板１は、絶縁基板１０と、絶縁基板１０の上面に配置された上側導体層（回路層）１１ａ～１１ｉと、絶縁基板１０の下面に配置された下側導体層（放熱層）１２とを備える。
絶縁基板１０は、例えば酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）、窒化ホウ素（ＢＮ）等からなるセラミクス基板や、高分子材料等を用いた樹脂絶縁基板で構成されている。上側導体層１１ａ～１１ｉ及び下側導体層１２は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等からなる導体箔で構成されている。上側導体層１１ａ～１１ｉの平面パターン、配置位置及び数は特に限定されない。
下側導体層１２の下面には、金属等からなるベース板（放熱板）２が配置されている。ベース板２の上面には、絶縁回路基板１の周囲を囲むように、樹脂等からなるケース部材８が配置されている。ケース部材８は、段差部８１と、段差部８２の外側に配置された側壁部８ｂを備える。
図２に示すように、半導体素子３ａ～３ｈは、樹脂等からなる封止部材９により封止されている。図１では、封止部材９の図示を省略している。図１に示すように、半導体素子３ａ，３ｂは、絶縁回路基板１の上側導体層１１ａ上に搭載されている。半導体素子３ｃ，３ｄは、絶縁回路基板１の上側導体層１１ｅ上に搭載されている。半導体素子３ｅ，３ｆは、絶縁回路基板１の上側導体層１１ｈ上に搭載されている。半導体素子３ｇ，３ｈは、絶縁回路基板１の上側導体層１１ｂ上に搭載されている。
半導体素子３ａ～３ｈは、例えば電界効果トランジスタ（ＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、静電誘導（ＳＩ）サイリスタ又はゲートターンオフ（ＧＴＯ）サイリスタ等が採用可能である。以下においては、半導体素子３ａ～３ｈがＭＯＳＦＥＴである場合を説明する。半導体素子３ａ～３ｈの配置位置や数も特に限定されない。
図１の半導体素子３ａを通過する線分であるＢ－Ｂ方向から見た断面図を図３に示す。図３では、ベース板２及び封止部材９の図示を省略している。図３に示すように、半導体素子３ａは、絶縁回路基板１の上側導体層１１ａ上に接合材２ａを介して接合されている。接合材２ａは、例えばはんだ又は焼結材等で構成されている。はんだとしては、例えば錫アンチモン（ＳｎＳｂ）系、錫銀（ＳｎＡｇ）系のはんだ等が使用可能である。焼結材としては、例えば銀（Ａｇ）系又は銅（Ｃｕ）系の金属粒子ペースト（導電性ペースト）等が使用可能である。
半導体素子３ａは、半導体基板３０と、半導体基板３０の下面側に設けられた第１主電極（ドレイン電極）３１と、半導体基板３０の上面側に設けられた第２主電極（ソース電極）３２及び制御電極（ゲート電極）３３を有する。半導体基板３０は、例えば炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等のワイドバンドギャップ半導体からなる化合物半導体基板で構成されている。半導体基板３０は、シリコン（Ｓｉ）基板で構成してもよい。
ドレイン電極３１は、接合材２ａの上面に接合された第１電極層３１ａと、第１電極層３１ａの上面に接して設けられた第２電極層３１ｂと、第２電極層３１ｂの上面に接し、且つ半導体基板３０の下面に接して設けられた第３電極層３１ｃとを備える３層構造で構成されている。
第１電極層３１ａ及び第２電極層３１ｂは、接合層を構成している。第１電極層３１ａは、例えば金（Ａｕ）からなる。第２電極層３１ｂは、例えばニッケル（Ｎｉ）からなる。第２電極層３１ｂは、Ｎｉを主成分とする合金（Ｎｉ－ｐ）層でもよい。第３電極層３１ｃは、バリア層を構成している。第３電極層３１ｃは、例えばチタン（Ｔｉ）からなる。第３電極層３１ｃは、Ｔｉ及び窒化チタン（ＴｉＮ）の積層構造でもよい。
図１に示した半導体素子３ｂ～３ｈは、図３に示した半導体素子３ａと同様に、はんだ等の接合材により絶縁回路基板１上に接合され、図３に示した半導体素子３ａと同様の構成を有する。
図１に示した抵抗素子４は、半導体素子３ａ～３ｈの周辺の温度を検出する温度センサとして使用される。抵抗素子４は、例えば矩形の平面パターンを有する。図１の抵抗素子４を通過する線分であるＣ－Ｃ方向から見た断面図を図４に示す。図４では、ベース板２及び封止部材９の図示を省略している。図４に示すように、抵抗素子４は、低比抵抗の半導体基板４１と、半導体基板４１上に配置された第１絶縁膜４２と、第１絶縁膜４２上に配置された薄膜の抵抗層４３ａ，４３ｂを備える。
半導体基板４１としては、ｎ型不純物又はｐ型不純物を高濃度で添加したシリコン基板等の低比抵抗の基板が使用可能である。半導体基板４１の抵抗成分は、抵抗層４３ａ，４３ｂの抵抗成分に対して無視できるレベルまで小さいことが好ましい。即ち、半導体基板４１の抵抗成分は、抵抗層４３ａ，４３ｂの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板４１の比抵抗は、例えば２ｍΩ・ｃｍ～６０ｍΩ・ｃｍ程度としてもよい。
第１絶縁膜４２としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。第１絶縁膜４２としては、有機ケイ素系化合物のテトラエトキシシラン（ＴＥＯＳ）ガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜（ＴＥＯＳ膜）であってもよい。
抵抗層４３ａ，４３ｂのシート抵抗は例えば１５０Ω／□程度である。抵抗層４３ａ，４３ｂの抵抗値は、抵抗層４３ａ，４３ｂの幅（図４の奥行き方向）及び長さ（図４の左右方向）を調整することにより制御可能である。
抵抗層４３ａ，４３ｂとしては、例えばｎ型又はｐ型のドープド・ポリシリコンが使用可能である。ｎ型のドープド・ポリシリコンは、多結晶シリコン（ポリシリコン）に燐（Ｐ）等のｎ型不純物をイオン注入することやＣＶＤ装置で多結晶シリコンを堆積中に添加することで形成可能である。ｐ型のドープド・ポリシリコンも、ホウ素（Ｂ）等のｐ型不純物をポリシリコンにイオン注入する等の手法で形成可能である。
抵抗層４３ａ，４３ｂはドープド・ポリシリコンに限定されず、窒化タンタル（ＴａＮx）等の遷移金属の窒化物の膜や、クロム（Ｃｒ）－ニッケル（Ｎｉ）－マンガン（Ｍｎ）の順に積層された高融点金属膜の積層膜であってもよい。抵抗層４３ａ，４３ｂは、銀パラジウム（ＡｇＰｄ）や酸化ルテニウム（ＲｕＯ２）等の薄膜を使用してもよい。
抵抗層４３ａ，４３ｂは、正又は負の温度係数を有する。抵抗層４３ａ，４３ｂを構成するドープド・ポリシリコンの温度係数は、ポリシリコンに不純物をイオン注入するときのドーズ量を調整すること等で制御可能である。なお、抵抗素子４は、抵抗層４３ａ，４３ｂの一方のみを有していてもよく、３つ以上の抵抗層を有していてもよい。
第１絶縁膜４２及び抵抗層４３ａ，４３ｂを被覆するように第２絶縁膜（層間絶縁膜）４４が配置されている。第２絶縁膜４４としては、所謂「ＮＳＧ膜」と称される燐（Ｐ）やホウ素（Ｂ）を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜が採用可能である。例えば、第２絶縁膜４４は、ＮＳＧ膜及びＰＳＧ膜を積層した複合膜で構成できる。
第２絶縁膜４４上には、上面電極４５ａ、中継配線４５ｂ，４５ｃ及びガードリング層４５ｄが配置されている。上面電極４５ａ、中継配線４５ｂ，４５ｃ及びガードリング層４５ｄは、例えばバリアメタルとしてのチタン（Ｔｉ）／窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）－シリコン（Ｓｉ）、反射防止膜としてのＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ－Ｓｉの代わりに、Ａｌや、Ａｌ－Ｃｕ－Ｓｉ、Ａｌ－Ｃｕ等のＡｌ合金等を使用してもよい。
上面電極４５ａの一端は、コンタクト領域４６ａを介して抵抗層４３ａの一端に接続されている。抵抗層４３ａの他端には、コンタクト領域４６ｃを介して中継配線４５ｂの一端が接続されている。中継配線４５ｂの他端は、コンタクト領域４６ｅを介して半導体基板４１に低接触抵抗でオーミック接続されている。
上面電極４５ａの他端は、コンタクト領域４６ｂを介して抵抗層４３ｂの一端に接続されている。抵抗層４３ｂの他端には、コンタクト領域４６ｄを介して中継配線４５ｃの一端が接続されている。中継配線４５ｃの他端は、コンタクト領域４６ｆを介して半導体基板４１に低接触抵抗でオーミック接続されている。
ガードリング層４５ｄは、コンタクト領域４６ｇ，４６ｈを介して半導体基板４１に接続されている。ガードリング層４５ｄは、チップの側面からの水分の侵入を防止する機能を有する。
上面電極４５ａ、中継配線４５ｂ，４５ｃ及びガードリング層４５ｄ上には、保護膜（パッシベーション膜）４７が配置されている。保護膜４７としては、例えばＴＥＯＳ膜、Ｓｉ３Ｎ４膜、ポリイミド膜を順に積層した複合膜で構成できる。保護膜４７には開口部４７ａが設けられている。上面電極４５ａの開口部４７ａからの露出部分が電極パッドとなる。
半導体基板４１の下面には下面電極４９が配置されている。下面電極４９は、はんだ等の接合材２ｂの上面に接合された第１電極層４９ａと、第１電極層４９ａの上面に接して設けられた第２電極層４９ｂと、第２電極層４９ｂの上面に接して設けられた第３電極層４９ｃと、第３電極層４９ｃの上面に接し、且つ半導体基板４１の下面に接して設けられた第４電極層４９ｄとを備える４層構造である。
第１電極層４９ａ及び第２電極層４９ｂは接合層を構成する。第１電極層４９ａは、例えば金（Ａｕ）からなる。第２電極層４９ｂは、例えばニッケル（Ｎｉ）、又はＮｉを主成分とする合金（Ｎｉ－ｐ）からなる。第３電極層４９ｃはバリア層を構成する。第３電極層４９ｃは、例えばチタン（Ｔｉ）からなる。第３電極層４９ｃは、Ｔｉ及び窒化チタン（ＴｉＮ）の積層構造でもよい。第４電極層４９ｄは、アルミニウム（Ａｌ）－シリコン（Ｓｉ）からなる。
図４に示した抵抗素子４の下面電極４９の第１電極層４９ａ及び第２電極層４９ｂからなる接合層（４９ａ，４９ｂ）は、図３に示した半導体素子３ａのドレイン電極３１の第１電極層３１ａ及び第２電極層３１ｂからなる接合層（３１ａ，３１ｂ）と同一構造を有し、同一材料で構成されている。また、図４に示した抵抗素子４の下面電極４９の第３電極層４９ｃで構成されるバリア層は、図３に示した半導体素子３ａのドレイン電極３１の第３電極層３１ｃで構成されるバリア層と同一構造を有し、同一材料で構成されていてもよい。
なお、図４に示した抵抗素子４の下面電極４９の第１電極層４９ａ、第２電極層４９ｂ及び第３電極層４９ｃのそれぞれは、図３に示した半導体素子３ａのドレイン電極３１の第１電極層３１ａ、第２電極層３１ｂ及び第３電極層３１ｃのそれぞれと同一の厚さであってもよく、異なる厚さであってもよい。
図４に示した抵抗素子４の等価回路を図５に示す。図５に示すように、端子Ｔ１１には抵抗Ｒ１１，Ｒ１２のそれぞれの一端が並列接続されている。抵抗Ｒ１１，Ｒ１２のそれぞれの他端には抵抗Ｒ１３の一端が接続されている。抵抗Ｒ１３の他端には端子Ｔ１２が接続されている。図５の抵抗Ｒ１１、抵抗Ｒ１２及び抵抗Ｒ１３は、図４の抵抗層４３ａ、抵抗層４３ｂ及び半導体基板４１にそれぞれ対応する。図５の端子Ｔ１１及び端子Ｔ１２が、図４の上面電極４５ａ及び下面電極４９にそれぞれ対応する。
図１に示したケース部材８の段差部８１上には、補助正極端子（電圧検出端子）７ａ、温度検出端子７ｂ，７ｃ、制御端子７ｄ，７ｆ及び補助ソース端子（電圧検出端子）７ｅ，７ｇの一端側が設けられている。補助正極端子７ａ、温度検出端子７ｂ，７ｃ、制御端子７ｄ，７ｆ及び補助ソース端子７ｅ，７ｇはケース部材８の側壁部８２の内部に延伸する。補助正極端子７ａ、温度検出端子７ｂ，７ｃ、制御端子７ｄ，７ｆ及び補助ソース端子７ｅ，７ｇの他端側が、側壁部８２の上面から突出する。
補助正極端子７ａは、ボンディングワイヤ５ｔを介して上側導体層１１ｅに接続されている。補助正極端子７ａは、半導体素子３ｃ，３ｄのドレイン電極の電圧を検出する。
温度検出端子７ｂは、ボンディングワイヤ５ｕを介して抵抗素子４の上面電極４５ａにより構成される電極パッドに接続されている。温度検出端子７ｃは、ボンディングワイヤ５ｖを介して、抵抗素子４が搭載されている上側導体層１１ｄに接続されている。温度検出端子７ｂ，７ｃには、抵抗素子４の両端に一定の直流電流を印加する電流印加回路（不図示）が接続されている。温度検出端子７ｂ，７ｃを介して得られる温度検出信号に基づき、半導体素子３ａ～３ｈの周辺の温度を検出する。
制御端子７ｄは、ボンディングワイヤ５ｆを介して上側導体層１１ｆに接続されている。上側導体層１１ｆは、ボンディングワイヤ５ｇ～５ｊを介して半導体素子３ａ～３ｄのそれぞれのゲート電極に電気的に接続されている。制御端子７ｄを介して、半導体素子３ａ～３ｄのそれぞれのゲート電極に制御信号が印加される。
補助ソース端子７ｅは、ボンディングワイヤ５ａを介して上側導体層１１ｇに接続されている。上側導体層１１ｇは、ボンディングワイヤ５ｂ～５ｅを介して半導体素子３ａ～３ｄのそれぞれのソース電極に接続されている。補助ソース端子７ｅは、半導体素子３ａ～３ｄのソース電極に流れる電流を検出する。
制御端子７ｆは、ボンディングワイヤ５ｐ～５ｓを介して半導体素子３ｅ～３ｈのそれぞれのゲート電極に電気的に接続されている。補助ソース端子７ｇは、ボンディングワイヤ５ｋを介して上側導体層１１ｉに接続されている。上側導体層１１ｉは、ボンディングワイヤ５ｌ～５ｏを介して半導体素子３ｅ～３ｈのそれぞれのソース電極に接続されている。
更に、ケース部材８には、正極端子８ａ、負極端子８ｂ及び出力端子８ｃが設けられている。正極端子８ａは、上側導体層１１ａ，１１ｅに接続されている。負極端子８ｂは、上側導体層１１ｈに接続されている。上側導体層１１ｈは、配線６ｅ～６ｈを介して半導体素子３ｅ～３ｈのそれぞれのソース電極に電気的に接続されている。出力端子８ｃは、上側導体層１１ｂに接続されている。上側導体層１１ｂは、配線６ａ～６ｄを介して、半導体素子３ａ～３ｄのそれぞれのソース電極に電気的に接続されている。
図１に示した半導体素子３ａ～３ｄが構成する上アーム側の等価回路を図６に示す。図６のトランジスタＴ１～Ｔ４が、図１の半導体素子３ａ～３ｄにそれぞれ対応する。トランジスタＴ１～Ｔ４には還流ダイオード（ＦＷＤ）Ｄ１～Ｄ４が逆並列接続されている。還流ダイオードＤ１～Ｄ４は、図１の半導体素子３ａ～３ｄに内蔵されていてもよい。
トランジスタＴ１～Ｔ４のドレイン電極は、正極端子Ｐに接続されている。トランジスタＴ１～Ｔ４のソース電極は、寄生インダクタンスＬ１～Ｌ４を介して出力端子ＯＵＴに接続されている。また、トランジスタＴ１～Ｔ４のソース電極は、補助ソース端子Ｓに接続されている。トランジスタＴ１～Ｔ４のゲート電極は、制御端子Ｇに接続されている。図６の正極端子Ｐ、出力端子ＯＵＴ、制御端子Ｇ、補助ソース端子Ｓのそれぞれは、図１に示した正極端子８ａ、出力端子８ｃ、制御端子７ｄ、補助ソース端子７ｅのそれぞれに対応する。
次に、図７のフローチャートを参照して、第１実施形態に係る半導体装置の製造方法の一例を説明する。ステップＳ１において、ＤＣＢ基板等からなる絶縁回路基板１を用意する。ステップＳ２において、絶縁回路基板１上にはんだ等の接合材を搭載する。更に、絶縁回路基板１上に接合材を介して半導体素子３ａ～３ｈ及び抵抗素子４を搭載する。ステップＳ３において、水素雰囲気中での熱処理により、絶縁回路基板１と半導体素子３ａ～３ｈ及び抵抗素子４とを接合材により接合する。ステップＳ４において、Ｘ線検査を行い、半導体素子３ａ～３ｈ及び抵抗素子４が搭載された絶縁回路基板１の良否を判定する。その後、半導体素子３ａ～３ｈ及び抵抗素子４をケース部材８に搭載し、封止部材９で半導体素子３ａ～３ｈ及び抵抗素子４を封止する。
第１実施形態に係る半導体装置によれば、絶縁回路基板１上に抵抗素子４を搭載し、抵抗素子４を温度センサとして使用することにより、半導体素子３ａ～３ｈの周辺の温度を検出することができる。
更に、従来の半導体装置において、温度センサとしてＮＴＣサーミスタを使用する場合には、図７のステップＳ３の水素雰囲気中でのはんだ付け工程において、ＮＴＣサーミスタの下面電極のＮｉめっきやＳｎめっきが劣化する問題がある。これに対して、第１実施形態に係る半導体装置によれば、抵抗素子４の下面電極４９の少なくとも接合層（４９ａ，４９ｂ）を半導体素子３ａのドレイン電極３１の接合層（３１ａ，３１ｂ）と同一構造とし、ＮｉめっきやＳｎめっきを使用しない。これにより、図７のステップＳ３の水素雰囲気中でのはんだ付け工程においても、抵抗素子４の下面電極４９の劣化を防止することができる。
（第１実施形態の第１変形例）
第１実施形態の第１変形例に係る抵抗素子４は、図８に示すように、半導体基板４１がシリコン（Ｓｉ）基板ではなく、炭化ケイ素（ＳｉＣ）等の化合物半導体基板からなる点と、下面電極４９が３層構造である点が、図４に示した第１実施形態に係る抵抗素子４と異なる。
図８に示した抵抗素子４の下面電極４９は、接合材２ｂの上面に接合された第１電極層４９ａと、第１電極層４９ａの上面に接して設けられた第２電極層４９ｂと、第２電極層４９ｂの上面に接し、且つ半導体基板４１の下面に接して設けられた第３電極層４９ｃとを備える。
第１電極層４９ａ及び第２電極層４９ｂは接合層を構成する。第１電極層４９ａは、例えば金（Ａｕ）からなる。第２電極層４９ｂは、例えばニッケル（Ｎｉ）、又はＮｉを主成分とする合金（Ｎｉ－ｐ）からなる。第３電極層４９ｃはバリア層を構成する。第３電極層４９ｃは、例えばチタン（Ｔｉ）からなる。第３電極層４９ｃは、Ｔｉ及び窒化チタン（ＴｉＮ）の積層構造でもよい。
図８に示した抵抗素子４の下面電極４９は、図４に示した半導体素子３ａのドレイン電極３１と同一構造を有する。即ち、図８に示した抵抗素子４の下面電極４９の第１電極層４９ａ及び第２電極層４９ｂで構成される接合層（４９ａ，４９ｂ）は、図４に示した半導体素子３ａのドレイン電極３１の第１電極層３１ａ及び第２電極層３１ｂで構成される接合層（３１ａ，３１ｂ）と同一構造を有する。また、図８に示した抵抗素子４の下面電極４９の第３電極層４９ｃで構成されるバリア層は、図４に示した半導体素子３ａのドレイン電極３１の第３電極層３１ｃで構成されるバリア層と同一構造を有する。
第１実施形態の第１変形例によれば、図８に示した抵抗素子４を使用する場合にも、図７のステップＳ３の水素雰囲気中でのはんだ付け工程において、抵抗素子４の下面電極４９の劣化を防止することができる。
（第１実施形態の第２変形例）
第１実施形態の第２変形例に係る抵抗素子４は、図９に示すように、２つの上面電極４５ｅ，４５ｆを有する点が、図４に示した第１実施形態に係る抵抗素子４と異なる。上面電極４５ｅ，４５ｆの保護膜４７の開口部４７ａ，４７ｂからの露出部分がそれぞれ電極パッドとなる。
上面電極４５ｅ，４５ｆは、中継配線４５ｇを挟むように設けられている。上面電極４５ｅの一端は、コンタクト領域４６ａを介して抵抗層４３ａの一端に接続されている。抵抗層４３ａの他端には、コンタクト領域４６ｂを介して中継配線４５ｇの一端が接続されている。上面電極４５ｆの一端は、コンタクト領域４６ｃを介して抵抗層４３ｂの一端に接続されている。抵抗層４３ｂの他端には、コンタクト領域４６ｄを介して中継配線４５ｇの他端が接続されている。中継配線４５ｇの中央部は、コンタクト領域４６ｅを介して半導体基板４１に低接触抵抗でオーミック接続されている。
図９に示した抵抗素子４の等価回路を図１０に示す。図１０に示すように、抵抗素子４は３つの端子Ｔ１１，Ｔ１２，Ｔ１３を有する。端子Ｔ１１には抵抗Ｒ１１の一端が接続されている。端子Ｔ１３には抵抗Ｒ１２の一端が接続されている。抵抗Ｒ１１，Ｒ１２のそれぞれの他端には、抵抗Ｒ１３の一端が接続されている。抵抗Ｒ１３の他端には、端子Ｔ１２が接続されている。図１０の抵抗Ｒ１１、抵抗Ｒ１２及び抵抗Ｒ１３は、図９の抵抗層４３ａ、抵抗層４３ｂ及び半導体基板４１にそれぞれ対応する。図１０の端子Ｔ１１，Ｔ１３及び端子Ｔ１２は、図９の上面電極４５ｅ，４５ｆ及び下面電極４９にそれぞれ対応する。
図９に示した抵抗素子４の抵抗層４３ａを温度センサとして使用する場合には、上面電極４５ｅで構成する電極パッドを、図１に示した温度検出端子７ｂにボンディングワイヤで接続してもよい。或いは、図９に示した抵抗素子４の抵抗層４３ｂを温度センサとして使用する場合には、上面電極４５ｆで構成する電極パッドを、図１に示した温度検出端子７ｂにボンディングワイヤで接続してもよい。
或いは、図９に示した抵抗素子４の抵抗層４３ａ，４３ｂの両方を温度センサとして使用する場合には、上面電極４５ｅ，４５ｆでそれぞれ構成する２つの電極パッドを共通の温度検出端子７ｂにボンディングワイヤで接続してもよい。或いは、図９に示した抵抗素子４の抵抗層４３ａ，４３ｂを個別に温度センサとして使用する場合には、図１に示した温度検出端子７ｂと同様の他の温度検出端子を設けて、上面電極４５ｅ，４５ｆでそれぞれ構成する２つの電極パッドのうちの一方の電極パッドを温度検出端子７ｂに接続し、他方の電極パッドを他の温度検出端子に接続してもよい。
第１実施形態の第２変形例によれば、図９に示した抵抗素子４を使用する場合にも、図７のステップＳ３の水素雰囲気中でのはんだ付け工程において、抵抗素子４の下面電極４９の劣化を防止することができる。
（第１実施形態の第３変形例）
第１実施形態の第３変形例に係る抵抗素子４は、図１１に示すように、抵抗層４３ｂの代わりにｐｎ接合ダイオード（４３ｃ，４３ｄ）を有する点が、図９に示した第１実施形態の第２変形例に係る抵抗素子４と異なる。ｐｎ接合ダイオード（４３ｃ，４３ｄ）は、第１絶縁膜４２上に配置されたｎ型の半導体層４３ｃと、第１絶縁膜４２上に配置され、ｎ型の半導体層４３ｃに接して設けられたｐ型の半導体層４３ｄにより構成されている。ｎ型の半導体層４３ｃは、コンタクト領域４６ｄを介して中継配線４５ｇに接続されている。ｐ型の半導体層４３ｄは、コンタクト領域４６ｃを介して上面電極４５ｆに接続されている。
図１１に示した抵抗素子４の等価回路を図１２Ａに示す。図１２Ａに示すように、端子Ｔ１１には、抵抗Ｒ１１の一端が接続されている。端子Ｔ１３には、ダイオードＤ１１のアノードが接続されている。抵抗Ｒ１１の他端及びダイオードＤ１１のカソードには、抵抗Ｒ１３の一端が接続されている。抵抗Ｒ１３の他端には、端子Ｔ１２に接続されている。図１２Ａの抵抗Ｒ１１、ダイオードＤ１１及び抵抗Ｒ１３は、図１１の抵抗層４３ａ、ｐｎ接合ダイオード（４３ｃ，４３ｄ）、及び半導体基板４１にそれぞれ対応する。図１２Ａの端子Ｔ１１，Ｔ１３及び端子Ｔ１２は、図１１の上面電極４５ｅ，４５ｆ及び下面電極４９にそれぞれ対応する。
図１１に示した抵抗素子４の抵抗層４３ａを温度センサとして使用する場合には、上面電極４５ｅで構成する電極パッドを、図１に示した温度検出端子７ｂに接続してもよい。或いは、図１１に示した抵抗素子４のｐｎ接合ダイオード（４３ｃ，４３ｄ）を温度センサとして使用する場合には、上面電極４５ｆで構成する電極パッドを、図１に示した温度検出端子７ｂに接続してもよい。
或いは、図１１に示した抵抗素子４の抵抗層４３ａ及びｐｎ接合ダイオード（４３ｃ，４３ｄ）の両方を温度センサとして使用する場合には、上面電極４５ｅ，４５ｆでそれぞれ構成する２つの電極パッドを共通の温度検出端子７ｂに接続してもよい。或いは、図１１に示した抵抗素子４の抵抗層４３ａ及びｐｎ接合ダイオード（４３ｃ，４３ｄ）を個別に温度センサとして使用する場合には、図１に示した温度検出端子７ｂと同様の他の温度検出端子を設けて、上面電極４５ｅ，４５ｆでそれぞれ構成する２つの電極パッドのうちの一方の電極パッドを温度検出端子７ｂに接続し、他方の電極パッドを他の温度検出端子に接続してもよい。
第１実施形態の第３変形例によれば、図１１に示した抵抗素子４を使用する場合にも、図７のステップＳ３の水素雰囲気中でのはんだ付け工程において、抵抗素子４の上面電極４５ｅ，４５ｆ及び下面電極４９の劣化を防止することができる。
なお、図１１および図１２Ａにおいて、ｐｎ接合ダイオードのアノードとカソードを入れ替えて構成してもよい。即ち、図１１に示したｐｎ接合ダイオード（４３ｃ，４３ｄ）を構成するｎ型の半導体層４３ｃがｐ型であり、ｐ型の半導体層４３ｄがｎ型であってもよい。この場合の抵抗素子４の等価回路を図１２Ｂに示す。図１２Ｂに示すように、ダイオードＤ１１のカソードが端子Ｔ１３に接続され、ダイオードＤ１１のアノードが抵抗Ｒ１１，Ｒ１３の一端に接続されている。
（第１実施形態の第４変形例）
第１実施形態の第４変形例に係る半導体装置は、図１３に示すように。温度センサとして使用する抵抗素子４が、補助ソース端子７ｅと半導体素子３ａ～３ｄのそれぞれのソース電極とを電気的に接続する中継地点である上側導体層１１ｇの上面に搭載されている点が、図１に示した第１実施形態に係る半導体装置と異なる。
抵抗素子４は、例えば、図４に示した抵抗素子４と同様の構造を有する。図１３に示すように、抵抗素子４の上面電極で構成される電極パッドが、ボンディングワイヤ５ｕを介して温度検出端子７ｂに接続されている。抵抗素子４の下面電極が、上側導体層１１ｇの上面にはんだ等の接合材を介して接合する。抵抗素子４の下面電極は、上側導体層１１ｇ及びボンディングワイヤ５ａを介して、補助ソース端子７ｅに電気的に接続されている。
第１実施形態の第４変形例に係る半導体装置によれば、抵抗素子４を、半導体素子３ａ～３ｄのソース電極が接合される上側導体層１１ｇに搭載することにより、抵抗素子４の下面電極が接続される端子を、補助ソース端子７ｅと共通化することができる。このため、図１に示した第１実施形態に係る半導体装置と比較して、抵抗素子４の下面電極に電気的に接続される温度検出端子７ｃが不要となり、端子数を１本減少させることができる。
（第２実施形態）
第２実施形態に係る半導体装置は、図１４に示すように、絶縁回路基板１上に複数（８つ）の抵抗素子４ａ～４ｈが搭載されており、複数の抵抗素子４ａ～４ｈのそれぞれを、半導体素子３ａ～３ｈのそれぞれのソース電極に接続される抵抗（ソース抵抗）として使用する点が、図１に示した第１実施形態に係る半導体装置と異なる。
抵抗素子４ａ～４ｈのそれぞれは、例えば、図４に示した抵抗素子４と同様の構造を有する。なお、第２実施形態に係る半導体装置では、抵抗素子４ａ～４ｈはソース抵抗として機能させるため、温度特性を有さずに、温度変化に対して略一定の抵抗値となるものが好ましい。
図１４に示すように、抵抗素子４ａ～４ｄは、上側導体層１１ｇに搭載されている。抵抗素子４ａ～４ｄのそれぞれの下面電極が、上側導体層１１ｇの上面にはんだ等の接合材を介して接合する。抵抗素子４ａ～４ｄのそれぞれの上面電極が、ボンディングワイヤ５ｂ～５ｅを介して半導体素子３ａ～３ｄの上面側のソース電極に接続されている。
抵抗素子４ｅ～４ｆは、上側導体層１１ｉに搭載されている。抵抗素子４ｅ～４ｆのそれぞれの下面電極が、上側導体層１１ｉの上面にはんだ等の接合材を介して接合する。抵抗素子４ｅ～４ｆのそれぞれの上面電極が、ボンディングワイヤ５ｌ～５ｏを介して半導体素子３ｅ～３ｈの上面側のソース電極に接続されている。第２実施形態に係る半導体装置の他の構成は、図１に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
図１４に示した半導体素子３ａ～３ｄが構成する上アーム側の等価回路を図１５に示す。図１５に示すように、トランジスタＴ１～Ｔ４のソース電極と、補助ソース端子Ｓとの間に抵抗（ソース抵抗）Ｒ１～Ｒ４が接続されている点が、図６に示した第１実施形態に係る半導体装置の等価回路と異なる。ソース抵抗Ｒ１～Ｒ４の抵抗値は、例えば１Ω程度であるが、これに限定されない。図１５に示した抵抗Ｒ１～Ｒ４が、図１４に示した抵抗素子４ａ～４ｄに対応する。
ここで、図１６に示すように、半導体素子３ａ，３ｂに着目し、半導体素子３ａ，３ｂのソース電極と、補助ソース端子Ｓとの間に抵抗Ｒ１，Ｒ２が無い場合を考える。半導体素子３ａ，３ｂのスイッチング動作に伴い、主回路のｄｉ／ｄｔが大きくなる。半導体素子３ａ，３ｂのゲート閾値電圧の違い等で半導体素子３ａが先にオンした場合、主回路のｄｉ／ｄｔにより、主回路の寄生インダクタンスＬ２に逆起電力が発生する。この場合、半導体素子３ａ，３ｂの補助ソース－補助ソース間に過大なループ電流Ｉ１（矢印で模式的に図示）が流れ、ボンディングワイヤが断線する可能性が有る。
次に、図１７に示すように、半導体素子３ａ，３ｂのソース電極と、補助ソース端子Ｓとの間に抵抗Ｒ１，Ｒ２が無い点は図１６と同様であるが、半導体素子３ａ，３ｂのゲート電極にゲート抵抗Ｒ５，Ｒ６が接続されている場合を考える。半導体素子３ａが先にオンした場合、ゲート抵抗Ｒ６により主回路のｄｉ／ｄｔは抑制され、寄生インダクタンスＬ２の逆起電力を抑制することはできる。しかし、半導体素子３ａ，３ｂの補助ソース－補助ソース間に抵抗が無いため、半導体素子３ａ，３ｂの補助ソース－補助ソース間にループ電流Ｉ１が発生する。
これに対して、第２実施形態に係る半導体装置によれば、図１８に示すように、半導体素子３ａ，３ｂのソース電極と、補助ソース端子Ｓとの間にソース抵抗Ｒ１，Ｒ２を接続する。半導体素子３ａが先にオンした場合、ソース抵抗Ｒ１，Ｒ２により主回路のｄｉ／ｄｔは抑制され、寄生インダクタンスＬ２の逆起電力を抑制することができる。更に、半導体素子３ａ，３ｂの補助ソース－補助ソース間のループ電流Ｉ１を抑制することができ、ボンディングワイヤの断線を抑制することができる。
（第２実施形態の第１変形例）
第２実施形態の第１変形例に係る半導体装置は、図１９に示すように、２つの抵抗素子４ａ，４ｅが無く、６つの抵抗素子４ｂ～４ｄ，４ｆ～４ｇを備える点が、図１４に示した第２実施形態に係る半導体装置と異なる。抵抗素子４ｂ～４ｄ，４ｆ～４ｇの構成及び配置位置は、図１４に示した第２実施形態に係る半導体装置と共通する。
図１９に示した半導体素子３ａ～３ｄが構成する上アーム側の等価回路を図２０に示す。図２０に示すように、トランジスタＴ１のソース電極と、補助ソース端子Ｓとの間に抵抗（ソース抵抗）Ｒ１が接続されていない点が、図１５に示した第２実施形態に係る半導体装置の等価回路と異なる。
第２実施形態の第１変形例に係る半導体装置によれば、ソース抵抗Ｒ１～Ｒ３により主回路のｄｉ／ｄｔは抑制され、寄生インダクタンスＬ２～Ｌ４の逆起電力を抑制することができると共に、半導体素子３ａ～３ｄ及び半導体素子３ｅ～３ｈのそれぞれの補助ソース－補助ソース間のループ電流を抑制することができ、ボンディングワイヤの断線を抑制することができる。
（第２実施形態の第２変形例）
第２実施形態の第２変形例に係る半導体装置は、図２１に示すように、半導体素子３ａ～３ｄに対応する２つの抵抗素子４ａ，４ｂと、半導体素子３ｅ～３ｆに対応する２つの抵抗素子４ｅ，４ｆを備える点が、図１４に示した第２実施形態に係る半導体装置と異なる。
抵抗素子４ａ，４ｂ，４ｅ，４ｆのそれぞれは、例えば、図９に示した２つの上面電極４５ｅ，４５ｆにより構成される２つの電極パッドを有する抵抗素子４と同様の構造を有する。
図２１に示すように、抵抗素子４ａ，４ｂは、上側導体層１１ｇに搭載されている。抵抗素子４ａ，４ｂのそれぞれの下面電極が、上側導体層１１ｇの上面にはんだ等の接合材を介して接合する。抵抗素子４ａの２つの上面電極で構成される一方の電極パッドが、ボンディングワイヤ５ｂを介して半導体素子３ａの上面側のソース電極に接続されている。抵抗素子４ａの他方の電極パッドが、ボンディングワイヤ５ｉを介して半導体素子３ｃの上面側のソース電極に接続されている。抵抗素子４ｂの２つの上面電極で構成される一方の電極パッドが、ボンディングワイヤ５ｃを介して半導体素子３ｂの上面側のソース電極に接続されている。抵抗素子４ｂの他方の電極パッドが、ボンディングワイヤ５ｅを介して半導体素子３ｄの上面側のソース電極に接続されている。
抵抗素子４ｅ，４ｆは、上側導体層１１ｉに搭載されている。抵抗素子４ｅ，４ｆのそれぞれの下面電極が、上側導体層１１ｉの上面にはんだ等の接合材を介して接合する。抵抗素子４ｅの２つの上面電極で構成される一方の電極パッドが、ボンディングワイヤ５ｌを介して半導体素子３ｅの上面側のソース電極に接続されている。抵抗素子４ｅの他方の電極パッドが、ボンディングワイヤ５ｎを介して半導体素子３ｇの上面側のソース電極に接続されている。抵抗素子４ｆの２つの上面電極で構成される一方の電極パッドが、ボンディングワイヤ５ｍを介して半導体素子３ｆの上面側のソース電極に接続されている。抵抗素子４ｆの他方の電極パッドが、ボンディングワイヤ５ｏを介して半導体素子３ｈの上面側のソース電極に接続されている。
第２実施形態の第２変形例に係る半導体装置によれば、抵抗素子４ａ，４ｂ，４ｅ，４ｆのそれぞれが２つの上面電極で構成される２つの電極パッドを有しているため、第２実施形態に係る半導体装置と比較して、抵抗素子４ａ，４ｂ，４ｅ，４ｆの数を減少させることができる。
（第２実施形態の第３変形例）
第２実施形態の第３変形例に係る半導体装置は、図２２に示すように、８つの抵抗素子４ａ～４ｈを備える点は、図１４に示した第２実施形態に係る半導体装置と共通する。しかし、抵抗素子４ａが、半導体素子３ａのソース抵抗としての機能と共に、温度センサの機能を有する点が、図１４に示した第２実施形態に係る半導体装置と異なる。他方、抵抗素子４ｂ～４ｄは、半導体素子３ｂ～３ｄのソース抵抗としてのみ機能する。
抵抗素子４ａ～４ｈのそれぞれは、例えば、図４に示した抵抗素子４と同様の構造を有する。抵抗素子４ａの上面電極で構成される電極パッドは、ボンディングワイヤ５ｂを介して半導体素子３ａの上面側のソース電極に接続されると共に、ボンディングワイヤ５ｕを介して温度検出端子７ｂに接続されている。第２実施形態の第３変形例に係る半導体装置の他の構成は、第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
図２２に示した半導体素子３ａ～３ｄが構成する上アーム側の等価回路を図２３に示す。図２３に示すように、トランジスタＴ１～Ｔ４のそれぞれのソース電極と、補助ソース端子Ｓとの間に抵抗（ソース抵抗）Ｒ１～Ｒ４が接続されている。トランジスタＴ１のソース電極と、補助ソース端子Ｓとの間には、温度検出端子Ａが接続されている。温度検出端子Ａは、図２２の温度検出端子７ｂに対応する。
第２実施形態の第３変形例に係る半導体装置によれば、抵抗素子４ａ～４ｈが半導体素子３ａ～３ｈのソース抵抗として機能することにより、半導体素子３ａ～３ｈの補助ソース－補助ソース間のループ電流を抑制することができ、ボンディングワイヤの断線を抑制することができる。更に、抵抗素子４ａは温度センサとしても機能するため、半導体素子３ａ～３ｈの周辺の温度を検出することができる。
（第２実施形態の第４変形例）
第２実施形態の第４変形例に係る半導体装置は、図２２に示した第２実施形態の第３変形例に係る半導体装置と平面レイアウトが共通し、抵抗素子４ａが、半導体素子３ａのソース抵抗としての機能と共に、温度センサの機能を有する点も、第２実施形態の第３変形例に係る半導体装置と共通する。しかし、第２実施形態の第４変形例に係る半導体装置は、抵抗素子４ａの種類が、他の抵抗素子４ｂ～４ｈと異なる種類である点が、第２実施形態の第３変形例に係る半導体装置と異なる。
抵抗素子４ａは、図１１に示した２つの上面電極４５ｅ，４５ｆにより構成される２つの電極パッドを有し、抵抗層４３ａ及びｐｎ接合ダイオード（４３ｃ，４３ｄ）を１チップに有する抵抗素子４と同様の構造を有する。図２２に示すように、抵抗素子４ａの下面電極が、上側導体層１１ｇの上面にはんだ等の接合材を介して接合する。抵抗素子４ａの一方の電極パッドが、ボンディングワイヤ５ｂを介して半導体素子３ａの上面側のソース電極に接続されている。抵抗素子４ａの他方の電極パッドが、ボンディングワイヤ５ｕを介して温度検出端子７ｂに接続されている。
抵抗素子４ｂ～４ｈは、半導体素子３ｂ～３ｈのソース抵抗としてのみ機能する。抵抗素子４ｂ～４ｄのそれぞれは、例えば、図４に示した１つの上面電極４５ａにより構成される１つの電極パッドを有する抵抗素子４と同様の構造を有する。
第２実施形態の第４変形例に係る半導体装置の半導体素子３ａ～３ｄが構成する上アーム側の等価回路を図２４に示す。図２４に示すように、トランジスタＴ１～Ｔ４のそれぞれのソース電極と、補助ソース端子Ｓとの間に抵抗（ソース抵抗）Ｒ１～Ｒ４が接続されている。抵抗素子４ａは、ソース抵抗Ｒ１及びダイオードＤ１１を有する。ダイオードＤ１１のカソードはトランジスタＴ１のソース電極に接続されている。ダイオードＤ１１のアノードは温度検出端子Ａに接続されている。温度検出端子Ａは、図２２の温度検出端子７ｂに対応する。
第２実施形態の第４変形例に係る半導体装置によれば、抵抗素子４ａ～４ｈが半導体素子３ａ～３ｈのソース抵抗として機能することにより、半導体素子３ａ～３ｈの補助ソース－補助ソース間のループ電流を抑制することができ、ボンディングワイヤの断線を抑制することができる。更に、抵抗素子４ａは温度センサとしても機能するため、半導体素子３ａ～３ｈの周辺の温度を検出することができる。
なお、抵抗素子４ａは、例えば、図９に示した２つの上面電極４５ｅ，４５ｆにより構成される２つの電極パッドを有し、抵抗層４３ａ，４３ｂを有する抵抗素子４と同様の構造を有していてもよい。この場合、例えば一方の抵抗層４３ａを温度センサとして機能させ、他方の抵抗層４３ｂをソース抵抗として機能させる。温度センサとしての抵抗層４３ａと、ソース抵抗としての抵抗層４３ｂは同一工程で形成してもよく、個別の工程で形成してもよい。
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、第１及び第２実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…絶縁回路基板
２ａ，２ｂ…接合材
３ａ～３ｈ…半導体素子（半導体チップ）
４，４ａ～４ｈ…抵抗素子（抵抗チップ）
５ａ～５ｖ…ボンディングワイヤ
６ａ～６ｈ…配線
７ａ…補助正極端子
７ｂ，７ｃ…温度検出端子
７ｄ，７ｅ…制御端子
７ｆ，７ｇ…補助ソース端子
８…ケース部材
８ａ…正極端子
８ｂ…負極端子
８ｃ…出力端子
９…封止部材
１０…絶縁基板
１１ａ～１１ｉ…上側導体層（回路層）
１２…下側導体層（放熱層）
３０…半導体基板
３１…第１主電極（ドレイン電極）
３１ａ…第１電極層
３１ｂ…第２電極層
３１ｃ…第３電極層
３２…第２主電極（ソース電極）
３３…ゲート電極（ゲート電極）
４１…半導体基板
４３ａ，４３ｂ…抵抗層
４３ｃ，４３ｄ…半導体層
４５ａ，４５ｅ，４５ｆ…上面電極
４５ｂ，４５ｃ，４５ｇ…中継配線
４５ｄ…ガードリング層
４６ａ～４６ｈ…コンタクト領域
４７…保護膜（パッシベーション膜）
４７ａ，４７ｂ…開口部
４９…下面電極
４９ａ…第１電極層
４９ｂ…第２電極層
４９ｃ…第３電極層
４９ｄ…第４電極層
８１…段差部
８２…側壁部
Ｄ１～Ｄ４…還流ダイオード
Ｄ１１…ダイオード
Ｌ１～Ｌ４…寄生インダクタンス
Ｒ１～Ｒ６，Ｒ１１～Ｒ１３…抵抗
Ｔ１～Ｔ４…トランジスタ
Ｔ１１～Ｔ３…端子

Claims (14)

  1. 絶縁回路基板と、
    前記絶縁回路基板の第１導体層の上面に第１接合材を介して接合された第１主電極と、前記第１主電極の上面に設けられた半導体基板と、前記半導体基板の上面に設けられた第２主電極とを有する半導体素子と、
    前記絶縁回路基板の第２導体層の上面に第２接合材を介して接合された下面電極と、前記下面電極に一端が電気的に接続された抵抗層と、前記抵抗層の他端に電気的に接続された第１上面電極と、を有する抵抗素子と、
    を備え、
    前記第１主電極が、前記第１接合材に接合された第１接合層を有し、
    前記下面電極が、前記第２接合材に接合された第２接合層を有し、
    前記第１接合層及び前記第２接合層が同一構造を有することを特徴とする半導体装置。
  2. 前記半導体基板が、炭化ケイ素又はシリコンで構成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記抵抗素子が、シリコン又は炭化ケイ素からなる半導体基板を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１接合層及び前記第２接合層のそれぞれが、
    金からなる第１電極層と、
    前記第１電極層の上面に設けられ、ニッケル又はニッケルを主成分とする合金からなる第２電極層と、
    を有することを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記第１接合材及び前記第２接合材がはんだからなることを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
  6. 前記抵抗素子が温度センサとして使用されることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記第１上面電極が、第１温度検出端子に電気的に接続され、
    前記下面電極が、第２温度検出端子に電気的に接続されている
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第２主電極が、補助ソース端子に電気的に接続され、
    前記第１上面電極が、温度検出端子に電気的に接続され、
    前記下面電極が、前記補助ソース端子に電気的に接続されている
    ことを特徴とする請求項６に記載の半導体装置。
  9. 前記抵抗素子が前記半導体素子のソース抵抗として使用されることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  10. 前記第２主電極が、前記第１上面電極に電気的に接続され、
    前記下面電極が、補助ソース端子に電気的に接続されている
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記抵抗素子が、温度センサとして使用され、且つ前記半導体素子のソース抵抗として使用されることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  12. 前記抵抗素子が、
    前記下面電極にカソードが電気的に接続されたダイオードと、
    前記ダイオードのアノードに電気的に接続された第２上面電極と、
    を更に有することを特徴とする請求項１１に記載の半導体装置。
  13. 絶縁回路基板と、
    前記絶縁回路基板の第１導体層の上面に第１接合材を介して接合された第１主電極と、前記第１主電極の上面に設けられた半導体基板と、前記半導体基板の上面に設けられた第２主電極とを有する半導体素子と、
    前記絶縁回路基板の第２導体層の上面に第２接合材を介して接合された下面電極と、前記下面電極に一端が電気的に接続された抵抗層と、前記抵抗層の他端に電気的に接続された第１上面電極と、を有する抵抗素子と、
    を備え、
    前記第２主電極が、補助ソース端子に電気的に接続され、
    前記第１上面電極が、温度検出端子に電気的に接続され、
    前記下面電極が前記補助ソース端子に電気的に接続されている
    ことを特徴とする半導体装置。
  14. 絶縁回路基板と、
    前記絶縁回路基板の第１導体層の上面に第１接合材を介して接合された第１主電極と、前記第１主電極の上面に設けられた半導体基板と、前記半導体基板の上面に設けられた第２主電極とを有する半導体素子と、
    前記絶縁回路基板の第２導体層の上面に第２接合材を介して接合された下面電極と、前記下面電極に一端が電気的に接続された抵抗層と、前記抵抗層の他端に電気的に接続された第１上面電極と、を有する抵抗素子と、
    を備え、
    前記抵抗素子が、
    前記下面電極にカソードまたはアノードが電気的に接続されたダイオードと、
    前記ダイオードのアノードまたはカソードに電気的に接続された第２上面電極と、
    を１チップに有することを特徴とする半導体装置。
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