JP7014298B2 - 半導体装置 - Google Patents

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Description

本発明は、パワー半導体モジュールとして使用可能な半導体装置に関する。
パワー半導体モジュールにおいて、主電極および主電極を分割する絶縁膜を有する半導体チップに、金属配線板をはんだを用いて接合することが知られている。例えば、特許文献1は、半導体チップの電極部と金属片であるフレームとをはんだにより接続する半導体装置を開示する。特許文献２は、波形に成形されたリードの谷に当たる部分を半導体基板表面の電極に接合し、山に当たる部分を筐体の表面近傍に位置させる電力用半導体装置を開示する。
特許文献３は、バンプを介して半導体チップの電極に接合する接合部材と放熱板とにより半導体チップを挟み込む半導体装置を開示する。特許文献４は、エミッタ電極に接続する部材が保護膜に対向する位置にスリットを有する半導体装置を開示する。特許文献５は、ゲート－エミッタ間のショート不良を防止するために、ゲート電極の配線の保護膜と別に、ゲート電極の配線とはんだとの間に配置された絶縁層を備える半導体装置を開示する。
このような半導体モジュールでは、温度サイクル試験を実施すると金属配線板やはんだに起因して主電極にクラックが発生することがあった。
特開２００６－２１６７３６号公報 特開２００６－１９０７２８号公報 特開２０００－３４９２０７号公報 特開２０１２－１９１０１２号公報 特開２０１１－６６３７７号公報
本発明は、上記問題点を鑑み、主電極におけるクラックの発生を抑制し、構造的な信頼性を向上することができる半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様は、(a)上面を有する半導体基板、半導体基板の上面に配置された上面電極、上面電極の上面の端部を選択的に被覆する絶縁膜、および、絶縁膜の開口部に露出した上面電極の上面を被覆する鍍金層を含む半導体チップと、(b)絶縁膜及び鍍金層の上方に位置する接合部を含み、接合部の下面から上方に向かって溝部が設けられた金属配線板と、(c)溝部を満たし、鍍金層と接合部の下面とを接合するはんだ部とを備える半導体装置であることを要旨とする。本発明の一態様に係る半導体装置の絶縁膜と鍍金層の境界線が平面視において溝部の内側に配置され、はんだ部は、境界線上において、鍍金層上における厚さより厚い。
本発明によれば、主電極におけるクラックの発生を抑制し、構造的な信頼性を向上することができる半導体装置を提供できる。
本発明の実施形態に係る半導体装置の外観を説明する斜視図である。 本発明の実施形態に係る半導体装置の内部構造を冷却器、ケース及び封止樹脂を省略して説明する斜視図である。 本発明の実施形態に係る半導体装置の積層基板、半導体チップ及び金属配線板を説明する平面図である。 図３のIV－IV方向から見た断面図である。 本発明の実施形態に係る半導体装置の金属配線板を説明する斜視図である。 本発明の実施形態に係る半導体装置の半導体チップ及び金属配線板の配置を説明する平面図である。 図６のVII－VII方向から見た断面図である。 溝部を有しない金属配線板に接合された上面電極の塑性ひずみ振幅を示すコンター図である。 幅０．８ｍｍの溝部を有する金属配線板に接合された上面電極の塑性ひずみ振幅を示すコンター図である。 幅１．３ｍｍの溝部を有する金属配線板に接合された上面電極の塑性ひずみ振幅を示すコンター図である。 幅２．０ｍｍの溝部を有する金属配線板に接合された上面電極の塑性ひずみ振幅を示すコンター図である。 絶縁膜及び溝部の間の距離と上面電極の塑性ひずみ振幅の最大値との関係を示す図である。
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
（半導体装置）
図１に示すように、本発明の実施形態に係る半導体装置１００は、半導体チップ３０及び金属配線板６０を備える。半導体装置１００は、冷却器１０、積層基板１１、ケース２０および封止樹脂２１を含んでよい。半導体チップ３０は、半導体基板２９（図７参照）に形成された、ｐｎ接合を含む活性領域によって主電流の流れを制御する機能を有する素子である。冷却器１０の上面は積層基板１１の下面に直接又は間接的に接する。ケース２０の内部に積層基板１１の上面、半導体チップ３０及び金属配線板６０等を封止する封止樹脂２１が充填される。実施形態に係る半導体装置１００は、例えばパワー半導体である半導体チップ３０を用いて、入力された電力を所定の電力に変換する電力用半導体装置（パワーデバイス）である。実施形態において、理解を容易にするために、それぞれ１つの積層基板１１、半導体チップ３０及び金属配線板６０を備える半導体装置１００について説明する。半導体装置１００は、複数の積層基板、半導体チップ及び金属配線板等を備え得る。また、外部と接続するための端子及び配線、並びに信号処理回路等については図示及び説明を省略する。
冷却器１０は、活性領域に主電流が流れて半導体チップ３０等が発する熱を積層基板１１を介して外部に放出する。冷却器１０は、例えばアルミニウム（Ａｌ）等の熱伝導率が高い材料から形成された概略として直方体状のヒートシンクである。冷却器１０は、表面積を増大させて放熱性能を向上させるために、複数のフィンを有してもよい。この場合、フィンの間を冷媒の流路とすることができる。冷媒は、例えばエチレングリコール水溶液や水などの液体であっても、空気のような気体であってもよい。また、フロンのように相変化可能な冷媒も採用可能である。
ケース２０は、例えば矩形の枠形状を有し、冷却器１０の上面において、積層基板１１、半導体チップ３０、金属配線板６０等を、封止樹脂２１を介して囲むように設けられる。ケース２０は、金属等の導電性材料で形成されてよく、樹脂等の絶縁材料で形成されてもよい。封止樹脂２１としては、例えばエポキシ樹脂やマレイミド樹脂等、絶縁性能及び成形性が良好な樹脂を採用可能である。これらの樹脂と混合されるフィラーの量により、封止樹脂２１の線膨張係数やヤング率を調整することができる。
図２～図４に示すように、積層基板１１は、絶縁基板１３と、絶縁基板１３の下面に接合された金属板１２と、絶縁基板１３の上面に接合された回路パターン層（１４，１５，１６）とを備える。積層基板１１は、例えば、セラミックス基板の表面に銅が直接接合されたＤＣＢ基板、セラミックス基板の表面に活性金属ろう付け法により金属が配置されたＡＭＢ基板等を採用可能である。積層基板１１は、はんだ部２２により冷却器１０の上面に接合され、冷却器１０に熱的に接続される。はんだ部２２としては、例えばスズ（Ｓｎ）－アンチモン（Ｓｂ）系またはＳｎ－Ｓｂ－銀（Ａｇ）系の高強度はんだを採用可能である。積層基板１１は、その主面がＸ－Ｙ面と平行になるように配置されてよい。
図２～図４に示すように回路パターン層（１４，１５，１６）は、第１回路パターン層１４、第２回路パターン層１５及び複数の第３回路パターン層１６を有する。第１回路パターン層１４は、その上面に半導体チップ３０を搭載し、第２回路パターン層１５は、その上面に金属配線板６０を接合する。回路パターン層（１４，１５，１６）は、半導体チップ３０を構成する半導体素子に電気的に接続され、半導体チップ３０を構成する半導体素子との間で電力および電気信号等を受け渡す。回路パターン層（１４，１５，１６）は、絶縁基板１３の上面に形成された金属配線、パッド等を含んでよく、信号処理回路等を含んでもよい。
半導体チップ３０は、図７に示すように、半導体基板２９、半導体基板２９の上面に配置された上面電極３１－１等、上面電極３１－１等の端部を選択的に被覆する絶縁膜３４等、および、絶縁膜３４等の開口部に露出した上面電極３１－１等を被覆する鍍金層３３－１等を含む。上面電極３１－１等および鍍金層３３－１等からなる第１主電極は、グリッド状に形成された絶縁膜３４等により分割されている。
半導体基板２９は、上面と、上面に対向する下面とを有する。半導体基板２９は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の半導体材料から形成された半導体片である。半導体チップ３０の厚さは例えば５０～４５０μｍ程度であり、半導体チップ３０の形状は例えば５～１５ｍｍ程度の一辺の長さを有する矩形の形状等である。半導体基板２９に形成され、半導体チップ３０を構成する半導体素子は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やパワーＭＯＳＦＥＴ等、縦型の半導体素子を含む。半導体素子には、バイポーラ接合トランジスタ（ＢＪＴ）、電界効果トランジスタ（ＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、ゲートターンオフ（ＧＴＯ）サイリスタや静電誘導（ＳＩ）サイリスタ等が含まれてもよい。更に、これらの半導体スイッチング素子の他にショットキーバリアダイオード等のダイオードを含み得る。半導体チップ３０を構成する半導体素子は、その他、ＩＧＢＴとフリーホイールダイオードを一つのチップに設けた逆阻止ＩＧＢＴ（ＲＢ－ＩＧＢＴ）や逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）を含んでよい。
半導体チップ３０として、例えば、半導体基板２９の上面に複数の第１主電極が配置され、下面に第２主電極が配置される縦型構造の素子が例示される。半導体チップ３０を構成する半導体素子がＩＧＢＴやＢＪＴである場合において、第１主電極はエミッタ電極又はコレクタ電極のいずれか一方の電極を意味し、第２主電極は他方の電極を意味する。ＩＧＢＴの場合、制御電極はゲート電極を意味し、ＢＪＴの場合、制御電極はベース電極を意味する。ＦＥＴやＳＩＴ等において、第１主電極はソース電極又はドレイン電極のいずれか一方の電極を意味し、第２主電極は他方の電極を意味し、制御電極はゲート電極を意味する。ＧＴＯサイリスタ等のサイリスタにおいて、第１主電極はアノード電極又はカソード電極のいずれか一方の電極を意味し、第２主電極は他方の電極を意味し、制御電極はゲート電極を意味する。
図４に示すように、半導体チップ３０は、はんだ部２３を介して第１回路パターン層１４の上面に接合される。半導体チップ３０は、その主面がＸ－Ｙ面と平行になるように配置されてよい。半導体チップ３０の第２主電極が第１回路パターン層１４に電気的に接続されるとともに、半導体チップ３０は、積層基板１１を介して冷却器１０に熱的に接続される。半導体チップ３０は、はんだ部２５を介して金属配線板６０に接合される。はんだ部２３の厚さは、例えば０．０５ｍｍ～０．４ｍｍであり、好ましくは０．１ｍｍ～０．２ｍｍである。はんだ部２５の、半導体チップ３０に含まれる鍍金層３３－１～３３－６（図３参照）の上面上における厚さは、０．０５ｍｍ～０．４ｍｍであり、好ましくは０．０５ｍｍ～０．３ｍｍであり、さらに望ましくは０．１ｍｍ～０．２ｍｍである。はんだ部２３，２５としては、例えばＳｎ－Ｓｂ系、Ｓｎ－銅（Ｃｕ）系のはんだを採用可能である。
図３に示すように、半導体チップ３０には、それぞれ第１主電極をなす複数の鍍金層３３－１～３３－６と複数の電極パッド３９が配置されている。複数の鍍金層３３－１～３３－６のパターンの間には、複数のゲートランナー３６－１～３６－３が配置されている。鍍金層３３－１～３３－６の形状はそれぞれ、平面視において、矩形であってよい。ここで、「ゲートランナー３６－１～３６－３」は、半導体チップ３０を構成する半導体素子の主電流を制御する制御電極の配線である。複数の鍍金層３３－１～３３－６のパターンの配置を囲むようにガードリング３５のパターンが設けられている。なお、図面を簡単にするために図４において鍍金層３３－１～３３－６、ガードリング３５、複数のゲートランナー３６－１～３６－３、複数の電極パッド３９等の図示を省略している。なお、本明細書において、「平面視において」とは、半導体基板２９（図７参照）の上面に垂直な方向（Ｚ軸の正方向）から視た場合を意味する。
半導体チップ３０の上面において、図３に示すように２本のゲートランナー３６－１，３６－２が、互いに平行な方向（Ｙ軸方向）に延伸している。そして、１本のゲートランナー３６－３が、ゲートランナー３６－１，３６－２に直交する方向（Ｘ軸方向）に延伸する。６つの鍍金層３３－１～３３－６は、３本のゲートランナー３６－１～３６－３によって、互いに離間した２×３のマトリクス状に配置される。ガードリング３５は、半導体チップ３０の４辺に沿って鍍金層３３－１～３３－６を囲む。電極パッド３９は、平面パターンとしてガードリング３５内において互いに離間して配置される。
図２～図４に示すように、金属配線板６０は、例えばＣｕ、Ｃｕ合金、Ａｌ、Ａｌ合金等からなるリードフレームである。金属配線板６０は、例えば０．５～１．５ｍｍ程度の厚さを有する。金属配線板６０は、第１接合部６１と、第１接合部６１に連続する第１立ち上がり部６２と、第１立ち上がり部６２に連続する接続部６３とで第１のクランク形状をなしている。第１接合部６１の下面は、はんだ部２５を介して半導体チップ３０の上面に接合される。金属配線板６０は更に、接続部６３と、接続部６３に連続する第２立ち上がり部６４と、第２立ち上がり部６４に連続する第２接合部６５とで第２のクランク形状をなしている。第２接合部６５の下面は、はんだ部２４を介して第２回路パターン層１５の上面に接合される。第１接合部６１の鍍金層３３－１～３３－６の上面に対向する面は、半導体チップ３０の上面に実質的に平行な面を含む。第２接合部６５の下面は、第２回路パターン層１５の上面に実質的に平行に対向する。はんだ部２４としては、例えばＳｎ－Ｃｕ系、Ｓｎ－Ｓｂ系等のはんだを採用可能である。
第１立ち上がり部６２は、第１接合部６１の接続部６３側の端部において、半導体チップ３０の上面をなす平面から上方に向かう方向、例えば直角方向に延伸し、第１接合部６１と略Ｌ字形をなしている。第２立ち上がり部６４は、第２接合部６５の接続部６３側の端部において、第２回路パターン層１５の上面をなす平面から上方に向かう方向、例えば直角方向に延伸し、第２接合部６５と略Ｌ字形をなしている。実施形態において第１立ち上がり部６２及び第２立ち上がり部６４は、半導体チップ３０の上面及び第２回路パターン層１５の上面と垂直な方向（Ｚ軸方向）に延伸している。金属配線板６０は、例えばプレス等を用いて、第１接合部６１、第１立ち上がり部６２、接続部６３、第２立ち上がり部６４及び第２接合部６５を有するように適宜９０°に曲げ加工される。
第１接合部６１と第１立ち上がり部６２とのなす角、および、第２立ち上がり部６４と第２接合部６５とのなす角は、それぞれ４５°以上１３５°以下の範囲、好ましくは８０°以上１００°以下の範囲から選択されてよく、実質的に９０°であってよい。また、接続部６３の主面は、第１接合部６１および第２接合部６５の主面に実質的に平行であってよい。第１接合部６１、接続部６３および第２接合部６５の主面は、半導体チップ３０、第１回路パターン層１４および第２回路パターン層１５の主面に対し、若干傾いて配置されてもよい。
半導体チップ３０の第１主電極は、金属配線板６０を介して第２回路パターン層１５と電気的に接続される。即ち、第１接合部６１は半導体チップ３０の第１主電極に接続され、第２接合部６５は第２回路パターン層１５に接続される。
図５に示すように、第１接合部６１は、半導体チップ３０の第１主電極に接合する接合面（下面）に、３本の溝部６６－１～６６－３を有する。３本の溝部６６－１～６６－３の位置は、図３に示した３本のゲートランナー３６－１～３６－３にそれぞれ対応するように設けられている。図６から分かるように、平面視において、溝部６６－１～６６－３のパターンは、ゲートランナー３６－１～３６－３のパターンを含むように配列されている。即ち、ゲートランナー３６－１～３６－３は、溝部６６－１～６６－３のそれぞれの中央部に位置し、溝部６６－１～６６－３のそれぞれの内側に収まる。図５に示すように、溝部６６－１～６６－３は、それぞれ第１接合部６１の接合面から反対側の背面に向かって凹む。これにより第１接合部６１は、溝部６６－１～６６－３において、厚さが他所よりも薄くなっている。
図６に示すように、第１接合部６１の接合面において、２本の溝部６６－１，６６－２が、互いに平行な方向（Ｙ軸方向）に延伸している。そして、１本の溝部６６－３が、溝部６６－１，６６－２に直交する方向（Ｘ軸方向）に延伸している。この結果、第１接合部６１の接合面には、図５に示すように、２×３のマトリクスをなすように島状に分離された台地部６７－１～６７－６がメサ状に突出する。即ち、溝部６６－１～６６－３により分割された第１接合部６１の接合面の６つの領域は、６つの平坦な上面を有する台地部６７－１～６７－６に相当する。第１接合部６１は、台地部６７－１～６７－６において、厚さが他所よりも厚くなっている。
図６に示すように、溝部６６－１～６６－３の幅Ｄは、ゲートランナー３６－１～３６－３の幅ｄより大きい。例えば図７に示すように、溝部６６－１の側面は、幅Ｄが第１接合部６１の背面側に向かうほど小さくなるように傾斜し、背面に平行な溝部６６－１の頂部の面に連結する。図示を省略しているが、同様に、溝部６６－２，６６－３の側面は、幅Ｄが第１接合部６１の背面に向かうほど小さくなるように傾斜し、背面に平行な溝部６６－２，６６－３の頂部の面に連結する。図６に示すように、台地部６７－１～６７－６は、平面パターンとして、鍍金層３３－１～３３－６のそれぞれの中央部に位置し、鍍金層３３－１～３３－６のそれぞれの内側に収まる。
半導体チップ３０は、図７に示すように、上面に配置された上面電極３１－１と、上面電極３１－１の上面に配置された鍍金層３３－１とを含む第１主電極の一の領域を有する。更に、半導体チップ３０は、上面に配置された上面電極３１－２と、上面電極３１－２の上面に配置された鍍金層３３－２とを含む第１主電極の他の領域を有する。上面電極３１－１，３１－２は、例えば、Ａｌ、Ａｌ－Ｓｉ等の金属、合金からなる。鍍金層３３－１，３３－２は、ニッケル（Ｎｉ）等を含む金属、合金からなる。図７では、鍍金層３３－１および鍍金層３３－２に対応した２つの第１主電極のみが図示されている。図６に示されている他の４つの鍍金層３３－３～３３－６に関しても図７と同様であり、それぞれ上面電極を有した構造で第１主電極の領域がそれぞれ構成されることは勿論である。なお、以下において全ての上面電極を総称する場合は「上面電極３１」と包括的に表示する。半導体チップ３０は、半導体基板２９の下面に配置された下面電極２８を有する。
また、実施形態に係る半導体装置の「ゲートランナー３６－１」は、半導体チップ３０の上面に配置された配線層３２と、配線層３２を被覆する絶縁膜３４とを含む構造として定義される。配線層３２は、例えば金属やポリシリコン等の導電性材料からなる。配線層３２は、例えば、半導体チップ３０を構成する半導体素子の制御電極と電極パッド３９との間を電気的に接続する配線のパターンである。絶縁膜３４は、配線層３２を鍍金層３３－１～３３－６、上面電極３１－１，３１－２、及びはんだ部２５から絶縁する。図７では図示を省略するが、他のゲートランナー３６－２～３６－３も同様に、半導体チップ３０の上面にそれぞれ配置された複数の配線層と、配線層をそれぞれ被覆する絶縁膜とを含む構造として定義される。ゲートランナー３６－１～３６－３の表面をなす絶縁膜及びガードリング３５は、例えばポリイミド等の連続する絶縁膜により構成され得る。なお電極パッド３９は、温度検出用電極等に用いられてもよい。ゲートランナー３６－１～３６－３は、平面視において、グリッド状に配置されてよい。
図７に示すように、絶縁膜３４は、上面電極３１－１，３１－２のそれぞれ上面の端部を選択的に覆い、鍍金層３３－１，３３－２は、絶縁膜３４の開口部（窓部）に露出する上面電極３１－１，３１－２のそれぞれ上面を被覆し、絶縁膜３４に接している。このため、上面電極３１－１，３１－２の上面には、３種の材料が共存し、境界をなす領域が形成される。上面電極３１－１，３１－２の上面には、右側境界線ＡＲと左側境界線ＡＬが対をなして存在する。右側境界線ＡＲでは、上面電極３１－１の上面、鍍金層３３－１の端部及び絶縁膜３４の端部の物性の異なる３種の材料が線状に共存する。左側境界線ＡＬでは、上面電極３１－２の上面、鍍金層３３－２の端部及び絶縁膜３４の端部の物性の異なる３種の材料が線状に共存する。図７の断面図の表示において、右側境界線ＡＲと左側境界線ＡＬは点として示されているが、実際には図７の断面図の紙面に垂直方向に延びる線である。紙面に垂直方向に延びる右側境界線ＡＲと左側境界線ＡＬの形状は、図８～図１１の平面パターン上に破線で示している。境界線ＡＲ，ＡＬは、絶縁膜３４の開口部の内側に沿って画定される。境界線ＡＲ，ＡＬは、幅を有してもよく、延伸方向に沿って線幅が変化してもよく、また、延伸方向に沿ってうねってもよい。
右側境界線ＡＲの領域では、絶縁膜３４の端部と鍍金層３３－１の間の上面電極３１－１上に隙間（ギャップ）が生じやすく、はんだ部２５が右側境界線ＡＲにおける隙間に侵入して、上面電極３１－１の上面の露出箇所に接触し得る。同様に、左側境界線ＡＬの領域では、絶縁膜３４の端部と鍍金層３３－２の端部との間に隙間が生じやすく、はんだ部２５が左側境界線ＡＬにおける隙間に侵入して、上面電極３１－２の上面の露出箇所に接触し得る。前述のように、積層基板１１、半導体チップ３０及び金属配線板６０は、封止樹脂２１により封止される。よって、半導体チップ３０に対し温度サイクル試験を実施すると、温度変化に伴う伸縮により、図２～図６に示した第１立ち上がり部６２は、はんだ部２５、鍍金層３３－１，３３－２及び上面電極３１－１，３１－２を押圧し、又は引っ張る。このとき、上面電極３１－１，３１－２は、境界線ＡＲ，ＡＬにおいて塑性ひずみ振幅が他所より大きくなり、上面電極３１－１，３１－２にクラックが生じる可能性がある。特に、第１立ち上がり部６２側のゲートランナー３６－２において振幅が大きくなる傾向がある。更に、上面電極３１－１，３１－２に生じたクラックを起点として、半導体チップ３０にもクラックが生じる可能性がある。
これに対して、実施形態に係る半導体装置１００では、一対の境界線ＡＲ，ＡＬをなす絶縁膜３４と鍍金層３３－１，３３－２との境界は、図７に示すように、溝部６６－１の内側に位置する。図６に示すように、平面視において、ゲートランナー３６－１に含まれる絶縁膜３４（図７参照）と鍍金層３３－１，３３－２との間の境界線ＡＲ，ＡＬ（図７参照）はゲートランナー３６－１の縁部の位置と概ね一致し、溝部６６－１の内側に配置されている。図７に示すように、はんだ部２５は、溝部６６－１を満たすように形成されるため、右側境界線ＡＲと左側境界線ＡＬの間の領域に位置する絶縁膜３４の直上のはんだ部２５の厚さＴ１が、鍍金層３３－１，３３－２の直上のはんだ部２５の厚さＴ２よりも厚くなる。このため、金属配線板６０から受ける力に対する上面電極３１－１，３１－２の応力が、溝部６６－１内のはんだ部２５により緩和され、塑性ひずみ振幅を低減することができるので、半導体装置１００の信頼性を向上できる。図７に図示しない他の４つの鍍金層３３－３～３３－６に関しても同様である。台地部６７－１，６７－２の主面に対する溝部６６－１の深さＤ１は、Ｚ軸方向において、０．２ｍｍ～０．８ｍｍであり、好ましくは０．４ｍｍ～０．６ｍｍである。
図８～図１１は、実施形態に係る半導体装置の上面電極３１における最大せん断塑性ひずみ振幅（本明細書において、単に塑性ひずみ振幅、ともいう）を、溝部６６－１～６６－３の幅Ｄのみを変化させてシミュレーションした結果を示すコンター図である。シミュレーションは、有限要素法解析ソフトＡＤＩＮＡ（登録商標、商品名）を用いて行った。図８～図１１では、０～１．８％の範囲の塑性ひずみ振幅を１１段階の濃淡で示しており、濃度が大きいほど塑性ひずみ振幅が大きいことを意味している。なお図中の破線は、ゲートランナー３６－１～３６－３の縁部を示しており、即ち一対の境界線ＡＲ，ＡＬのそれぞれの位置を示している。図８～図１１において、破線で２辺又は３辺を囲まれた矩形の内部の領域等には、上面電極３１が存在するが、図示をしていない。
シミュレーションでは、上面電極３１の材料をＡｌ－Ｓｉ、厚さを５μｍとし、鍍金層３３－１～３３－６の材料をＮｉ、厚さを４．５μｍとした。また、はんだ部２５の材料をＳｎ－０．７Ｃｕ、厚さを１００μｍとすることにより、０．２％耐力を低く設定している。金属配線板６０の材料はＣｕ（具体的にはＣ１０２０－１／２Ｈ、線膨張係数は１６．７×１０－６／℃）、厚さを１．０ｍｍ、溝部６６－１～６６－３の深さＤ１は０．５ｍｍとした。絶縁膜３４の幅ｄを２６０μｍとした。以上の条件で、半導体チップ３０の温度を１秒間で４０℃から１７５℃まで加熱した後、９秒間で４０℃まで冷却する際のひずみの差分を塑性ひずみ振幅として算出する。
図８は、溝部６６－１～６６－３の幅Ｄが０、即ち第１接合部６１の接合面（下面）に溝部６６－１～６６－３が設けられていない場合の上面電極３１における塑性ひずみ振幅をシミュレーションした結果である。図８から、図８の中央部に上側の２つの頂部が面取りされた矩形（蒲鉾型）で示した第１接合部６１の接合面の輪郭に沿って、上面電極３１の塑性ひずみ振幅が大きくなっていることが分かる。平面視において、第１立ち上がり部６２とゲートランナー３６－２を挟む領域との間で、相対的に塑性ひずみ振幅が大きくなっている。特に、図８の蒲鉾型の輪郭において、右下に一点鎖線の円で示すゲートランナー３６－２を挟む領域の塑性ひずみ振幅が大きく、その値は最大で約１．５５％であった。ゲートランナー３６－２と第１立ち上がり部６２との間において、塑性ひずみ振幅は連続的に変化し、第１立ち上がり部６２側で第２のピークをもっており、その値は約１．２９％であった。
図９は、溝部６６－１～６６－３の幅Ｄが０．８ｍｍである場合の上面電極３１における塑性ひずみ振幅をシミュレーションした結果である。図８と同様に第１接合部６１の接合面の輪郭に沿って塑性ひずみ振幅が大きくなっている。図９に示す蒲鉾型の輪郭において、右下の一点鎖線の円で囲んだ領域の塑性ひずみ振幅が最も大きく、その値は最大で約１．７４％であった。本例でも、ゲートランナー３６－２と第１立ち上がり部６２との間において、塑性ひずみ振幅は連続的に変化し、第１立ち上がり部６２側で第２のピークをもっており、その値は約１．２３％であった。
図１０は、溝部６６－１～６６－３の幅Ｄが１．３ｍｍである場合の上面電極３１における塑性ひずみ振幅をシミュレーションした結果である。図８及び図９と同様に第１接合部６１の接合面の輪郭に沿って塑性ひずみ振幅が大きくなっている。図１０に示す蒲鉾型の輪郭において、右下の一点鎖線の円で囲んだ領域の塑性ひずみ振幅が最も大きく、その値は最大で約１．５４％であった。本例でも、ゲートランナー３６－２と第１立ち上がり部６２との間において、塑性ひずみ振幅は連続的に変化し、第１立ち上がり部６２側で第２のピークをもっており、その値は約１．１６％であった。
図１１は、溝部６６－１～６６－３の幅Ｄが２．０ｍｍである場合の上面電極３１における塑性ひずみ振幅をシミュレーションした結果である。図８、図９及び図１０と同様に第１接合部６１の接合面の輪郭に沿って塑性ひずみ振幅が大きくなっている。図１１に示す蒲鉾型の輪郭において、右下の一点鎖線の円で囲んだ領域の塑性ひずみ振幅が最も大きく、その値は最大で約１．２９％であった。本例でも、ゲートランナー３６－２と第１立ち上がり部６２との間において、塑性ひずみ振幅は連続的に変化し、第１立ち上がり部６２側で第２のピークをもっており、その値は約１．０７％であった。
図１２は、図８～図１１のそれぞれの場合の塑性ひずみ振幅を示すグラフである。横軸は、絶縁膜３４の幅方向における端部及び溝部６６－１～６６－３の幅方向における端部の間の距離を、縦軸は、塑性ひずみ振幅を示す。丸印（〇）は、ゲートランナー３６－２を挟む領域における最大（第１のピーク）の振幅を、四角印（□）は、第１立ち上がり部６２側の第２のピークでの振幅を、それぞれ示す。図８の溝部６６－１～６６－３が設けられていない場合のデータを距離（横軸）を０ｍｍとしてプロットした。塑性ひずみ振幅は、ゲートランナー３６－２を挟む領域の、特に、絶縁膜３４と鍍金層３３－２，３３－３の境界線を含む領域において最大値をとっている。
このように、溝部６６－１～６６－３の幅Ｄが大きくなり、絶縁膜３４と溝部６６－１～６６－３との間の距離が大きくなるほど、上面電極３１における塑性ひずみ振幅の最大値が小さくなることが確認された。また、第１立ち上がり部６２側の塑性ひずみ振幅も、溝部６６－１～６６－３が設けられ、溝部６６－１～６６－３の幅Ｄが大きくなるほど、小さくなることが確認された。
図７の断面図では、絶縁膜３４の幅方向における縁部は、絶縁膜３４の延伸方向に沿う縁部であり、一対の境界線ＡＲ，ＡＬのそれぞれの位置に概ね一致する。以下、絶縁膜３４の縁部の位置をＡＲ、ＡＬで示すことがある。溝部６６－１～６６－３の幅方向における端部とは、図７に示した溝部６６－１の構造の縁部ＢＲ，ＢＬに対応する溝部６６－１～６６－３の延伸方向に沿う縁部である。図１２の横軸の「距離」とは、図７に示した溝部６６－１の構造において定義される絶縁膜３４の右側の縁部と溝部６６－１の右側の縁部ＢＲとの半導体チップ３０の主面に平行方向（Ｘ軸方向）の距離ＣＲを意味する。同様に「距離」は、絶縁膜３４の左側の縁部と溝部６６－１の左側の縁部ＢＬと半導体チップ３０の主面に平行方向の距離ＣＬを意味する。以下においてすべての溝部６６－１～６６－３の縁部を包括的に定義する場合は「縁部Ｂ」と総称することにする。即ち、図１２の横軸の距離は、図６に示した平面パターンにおいては、絶縁膜３４の縁部と溝部６６－１～６６－３の縁部Ｂとの最短距離Ｃ＝ＣＲ，ＣＬを意味する。
図１２における点ａ１は、図９の場合、即ち金属配線板６０が幅０．８ｍｍの溝部６６－１～６６－３を有する場合の距離Ｃ＝ＣＲ，ＣＬ（０．２７ｍｍ、図７参照）と、上面電極３１の塑性ひずみ振幅の最大値とを示す。点ａ２は、図１０の場合、即ち金属配線板６０が幅１．３ｍｍの溝部６６－１～６６－３を有する場合の距離Ｃ（０．５２ｍｍ）と、上面電極３１の塑性ひずみ振幅の最大値とを示す。点ａ３は、図１１の場合、即ち金属配線板６０が幅２．０ｍｍの溝部６６－１～６６－３を有する場合の距離Ｃ（０．８７ｍｍ）と、上面電極３１の塑性ひずみ振幅の最大値とを示す。なお、線ｅは、図８の場合、即ち金属配線板６０が溝部６６－１～６６－３を有しない場合の上面電極３１の塑性ひずみ振幅の最大値を示す。
一般に塑性ひずみ振幅ΔεＰは、式（１）で示したマンソン・コフィン則に従う：
ΔεＰ×Ｎｆ ｂ＝ｃ …（１）
但し、Ｎｆは疲労寿命、ｂ，ｃは材料による定数である。式（１）によれば、疲労寿命を延ばすためには、塑性ひずみ振幅を小さくすることが必要となる。
図１２に示すように、距離Ｃは、概ね０．５ｍｍ以下のとき、金属配線板６０が溝部６６－１～６６－３を有しない場合と比べて、塑性ひずみ振幅の最大値が増大することが見込まれる。これについて、以下のようなメカニズムを推定している。第１接合部６１の接合面の輪郭に沿った箇所は塑性ひずみ振幅が大きくなることが図８～図１１から読み取れる。そうすると、溝部６６－１～６６－３の形成により溝部６６－１～６６－３の縁部ＢＬ及びＢＲも第１接合部６１の接合面の輪郭とみなすことができ、その直下は塑性ひずみが大きくなる。したがって、境界線ＡＬと縁部ＢＬ、及び境界線ＡＲと縁部ＢＲの距離が近い場合は、溝部６６－１～６６－３を有しない場合よりも境界線ＡＬおよびＡＲの塑性ひずみ振幅が大きくなる。これが図１２で距離Ｃが０ｍｍよりも点ａ１の方が大きくなるメカニズムと推定している。一方で、上面電極３１の塑性ひずみ振幅は、はんだ部２５の厚さに反比例して変化することが分かっている。このため、距離Ｃが０．５ｍｍ以上となるように金属配線板６０を配置することにより、一対の境界線ＡＲ，ＡＬのそれぞれの近傍におけるはんだ部２５の厚さを確保することができる。かつ、距離Ｃを十分に確保しているために、縁部ＢＬ及びＢＲの影響は小さい。この結果、上面電極３１の塑性ひずみ振幅を低減することができる。なお、距離Ｃの上限は、例えば台地部６７－１～６７－６が鍍金層３３－１～３３－６との接合に必要な面積を確保される程度とすることができる。
図１２に示す特性は、はんだ部２５の組成により変化し得る。しかしながら前述のように、上面電極３１の塑性ひずみ振幅は、はんだ部２５の厚さに反比例して変化する。はんだ部２５の厚さは、絶縁膜３４の縁部と溝部６６－１～６６－３の縁部Ｂとの距離Ｃとして考えることが可能である。このため、はんだ部２５の組成が変化したとしても、図１２に示す距離に対する塑性ひずみ振幅の特性は、概ね上下にシフトすることが見込まれる。よって、溝部６６－１～６６－３は、縁部Ｂと絶縁膜３４との距離Ｃが０．５ｍｍ以上となるように配置されることにより、上面電極３１の塑性ひずみ振幅を低減可能と考えられる。
本発明の実施形態に係る半導体装置によれば、上面電極３１の上面方向から見た平面パターンにおいて、一対の境界線ＡＲ，ＡＬのそれぞれの走行位置が、溝部６６－１～６６－３の領域に内包されている。ここで、既に述べたとおり、境界線ＡＲ，ＡＬのそれぞれは、絶縁膜３４の縁部と、対応する鍍金層３３－１～３３－６の端部とが上面電極３１の上面上で共存する三重境界線である。このため、図７に示すように一対の境界線ＡＲ，ＡＬに挟まれた領域の直上において、はんだ部２５の厚さＴ１が、鍍金層３３－１～３３－６の中央部の真上における厚さＴ２よりも厚くなる。このため、金属配線板６０から受ける力に対する上面電極３１－１の応力が、溝部６６－１内のはんだ部２５により緩和される。よって、上面電極３１－１の塑性ひずみ振幅を低減することができ、半導体装置の寿命を延ばすことができる。
なお、ガードリング３５上の絶縁膜の端部と鍍金層３３－１～３３－６の端部との境界においても、同様に上面電極３１の上面において、ガードリング３５上の絶縁膜の端部と鍍金層３３－１～３３－６の端部の物性の異なる３種の材料が線状に共存する境界線が存在する。このため、ガードリング３５上の絶縁膜の端部と鍍金層３３－１～３３－６の端部との境界線上に第１接合部６１が位置する場合には、境界線上のはんだ部２５の厚さが確保できるように、第１接合部６１の下面に溝部が設けられていてもよい。
（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、溝部６６－１～６６－３は、ゲートランナー３６－１～３６－３に対応して設けられる他に余計に設けられていてもよい。溝部６６－１～６６－３は、少なくとも一対の境界線ＡＲ，ＡＬの走行位置に対応して設けられればよく、寸法、配置及び数は一対の境界線ＡＲ，ＡＬの平面パターンによって適宜決定されればよい。
その他、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１０ 冷却器
１１ 積層基板
１３ 絶縁基板
１４ 第１回路パターン層
１５ 第２回路パターン層
１６ 第３回路パターン層
２０ ケース
２１ 封止樹脂
２２～２５ はんだ部
２８ 下面電極
２９ 半導体基板
３０ 半導体チップ
３１，３１－１，３１－２ 上面電極
３２ 配線層
３３－１～３３－６ 鍍金層
３４ 絶縁膜
３５ ガードリング
３６－１～３６－３ ゲートランナー
３９ 電極パッド
６０ 金属配線板
６１ 第１接合部
６２ 第１立ち上がり部
６３ 接続部
６４ 第２立ち上がり部
６５ 第２接合部
６６－１～６６－３ 溝部
６７－１～６７－６ 台地部
１００ 半導体装置

Claims (4)

  1. 上面を有する半導体基板、前記半導体基板の上面に配置された上面電極、前記上面電極の上面の端部を選択的に被覆する絶縁膜、および、前記絶縁膜の開口部に露出した前記上面電極の上面を被覆する鍍金層を含む半導体チップと、
    前記絶縁膜及び前記鍍金層の上方に位置する接合部を含み、前記接合部の下面から前記上方に向かって溝部が設けられた金属配線板と、
    前記溝部を満たし、前記鍍金層と前記接合部の下面とを接合するはんだ部と、
    を備え、
    平面視において、前記絶縁膜と前記鍍金層の境界線が前記溝部の内側に配置され、
    前記はんだ部は、前記境界線上において、前記鍍金層上における厚さより厚く、
    前記金属配線板は、前記溝部の縁部と前記絶縁膜との間の距離が０．５ｍｍ以上となるように配置された半導体装置。
  2. 前記半導体チップの上面に前記上面電極と離間して配置された配線層を更に備え、
    前記絶縁膜は、前記配線層を被覆し、
    平面視において、前記溝部は、前記配線層の位置を含むように設けられる請求項１に記載の半導体装置。
  3. 前記配線層は、前記半導体チップを構成する半導体素子の主電流を制御する制御電極の配線層である請求項２に記載の半導体装置。
  4. 前記半導体チップを搭載する絶縁基板と、
    少なくとも、前記半導体チップ、前記金属配線板、前記はんだ部及び前記絶縁基板を封止する封止樹脂と、
    を更に備える請求項１～３のいずれか１項に記載の半導体装置。
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