JP2013179229A - パワーモジュール半導体装置 - Google Patents

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Abstract

【課題】熱抵抗を改善したパワーモジュール半導体装置を提供する。
【解決手段】セラミック基板１０と、セラミック基板の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ１）と、第１パターンＤ（Ｋ１）上に配置された第１半導体デバイスＱ１と、第１半導体デバイスＱ１上に配置され、第１半導体デバイスＱ１から離隔するにしたがって相対的に断面積が大きくなる第１柱状電極２０1とを備える。
【選択図】図２

Description

本発明は、パワーモジュール半導体装置に関し、特に、熱抵抗を改善するパワーモジュール半導体装置に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などの従来のＳｉパワーデバイスでは、動作可能な温度範囲が１５０℃程度までである。
しかしながら、ＳｉＣパワーデバイスでは、理論的に、約６００℃まで動作可能である。
従来のＳｉパワーモジュールでは、上面（ソース）側は、Ａｌワイヤによるボンディング配線が主流であり、放熱はＳｉパワーモジュールの裏面側から逃がす経路を有することが多い。
ＳｉＣパワーＭＯＳＦＥＴでは、低オン抵抗・高耐熱性能のため、ロスが相対的に小さく、大電流を導通可能であり、かつチップの小型化が可能である。
これらのＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。
一方、トランスファーモールドによって樹脂封止された半導体装置についても開示されている（例えば、特許文献１参照。）。
また、ソース電極に対してワイヤボンディング技術を適用するＳｉＣパワーデバイスの構造も開示されている（例えば、特許文献２参照。）。
また、半導体チップ上に柱状電極を形成し、その柱状電極の上に半田バンプを形成し、この柱状電極と半田バンプを介して基板と直接電気接続する実装技術がある（例えば、特許文献３参照。）。
特開２００５−１８３４６３号公報 特開２００７−３０５９６２号公報 特開２０１０−１９９２５５号公報
従来のＳｉパワーモジュールでは、Ｓｉデバイスの規格化オン抵抗が大きいため、抵抗低減のためにチップサイズを大きくしなくてはならず、モジュール全体の面積も大きかった。そのため、モジュールの反りが起こりやすく、この反りを抑えるために、内蔵する基板が厚くなり、モジュール全体の厚さも設計上厚くなっていた。また、高温時にＳｉデバイスが熱暴走する性質から、高温動作は不可能であった。
ＳｉＣパワーモジュールでは、小型化の点で薄型パワーモジュールが求められている。ＳｉＣパワーモジュールでは、ＳｉＣデバイスのチップ面積が小さくなるために、熱抵抗が下がりにくく、また、高温動作も求められるため、薄型パワーモジュールの部材の反りが問題となる。
従来のソース電極に対してワイヤボンディング技術を適用するＳｉＣパワーモジュール半導体装置の構造では、熱抵抗を改善することが難しい。
また、半導体チップ上に柱状電極を形成したＳｉＣパワーモジュール半導体装置の構造では、小チップ上に配置できる柱の面積には制限があり、かつ柱状電極とゲートボンディングワイヤとのショートを避けるためには、柱状電極がある程度の高さを有することが必要である。このため、柱状電極構造では、熱抵抗の改善の程度が低い。
本発明者は、半導体チップから離隔するに従い、相対的な断面積が大きくなる柱状電極の構造が、熱抵抗を改善し、熱放散の点で良好となることを見出した。
本発明の目的は、熱抵抗を改善したパワーモジュール半導体装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、セラミック基板と、前記セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、前記第１パターン上に配置された第１半導体デバイスと、前記第１半導体デバイス上に配置され、前記第１半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第１柱状電極とを備えるパワーモジュール半導体装置が提供される。
本発明の他の態様によれば、第１セラミック基板と、前記第１セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、前記第１パターン上に配置され、表面に第１ソースパッド電極、裏面に第１ドレイン電極を有する第１半導体デバイスと、前記第１半導体デバイスの前記第１ソースパッド電極上に配置され、前記第１半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第１柱状電極と、前記第１銅プレート層の第２パターン上に配置され、表面に第２ソースパッド電極、裏面に第２ドレイン電極を有する第２半導体デバイスと、前記第２半導体デバイスの前記第２ソースパッド電極上に配置され、前記第２半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第２柱状電極と、前記第１柱状電極および前記第２柱状電極上に配置された第２セラミック基板とを備えるパワーモジュール半導体装置が提供される。
本発明の他の態様によれば、第１セラミック基板と、前記第１セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、前記第１パターン上に配置され、表面に第１ソースパッド電極、裏面に第１ドレイン電極を有する第１半導体デバイスと、前記第１半導体デバイスの前記第１ソースパッド電極上に配置され、前記第１半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第１柱状電極と、前記第１銅プレート層の第２パターン上に配置され、前記第２パターンから離隔するにしたがって相対的に断面積が小さくなる第２柱状電極と、前記第２柱状電極上に配置され、裏面に第２ソースパッド電極、表面に第２ドレイン電極を有する第２半導体デバイスと、前記第１柱状電極および前記第２半導体デバイス上に配置された第２セラミック基板とを備えるパワーモジュール半導体装置が提供される。
本発明によれば、熱抵抗を改善したパワーモジュール半導体装置を提供することができる。
第１の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 （ａ）図１のＩ−Ｉ線に沿う第１の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図、（ｂ）図１のＩ−Ｉ線に沿う第１の実施の形態の変形例１に係るパワーモジュール半導体装置の模式的断面構造図、（ｃ）図１のＩ−Ｉ線に沿う第１の実施の形態の変形例２に係るパワーモジュール半導体装置の模式的断面構造図。 図１〜図２に対応するインバータの模式的回路構成図。 第１の実施の形態に係るパワーモジュール半導体装置に搭載する半導体デバイスの模式的平面パターン構成図。 第１の実施の形態に係るパワーモジュール半導体装置に搭載する半導体デバイスの模式的鳥瞰構造図。 図４のＩＩ−ＩＩ線に沿う模式的断面構造図。 第１の実施の形態の変形例１に係るパワーモジュール半導体装置の半導体デバイス部分の拡大された模式的断面構造図。 第１の実施の形態の変形例２に係るパワーモジュール半導体装置の半導体デバイス部分の拡大された模式的断面構造図。 第１の実施の形態の変形例３に係るパワーモジュール半導体装置の半導体デバイス部分の拡大された模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置の半導体デバイス部分の拡大された模式的断面構造図。 図１０のさらに詳細な模式的断面構造図。 （ａ）図１０のさらに詳細な模式的断面構造であり、かつヒートシンク上に搭載した第１の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図、（ｂ）第１の実施の形態に係るパワーモジュール半導体装置において、ヒートシンクとヒートスプレッダの隙間を熱伝導率の高いシリコングリースなどで埋めた構造例。 第１の実施の形態に係るパワーモジュール半導体装置の柱状電極構造例であって、（ａ）各層電極が、中心線Ｃより左側にせり出して配置された構造例、（ｂ）各層電極が、中心線Ｃ上にバランスして配置された構造例、（ｃ）各層電極が、中心線Ｃより右側にせり出して配置された構造例、（ｄ）各層電極が、中心線Ｃより右側にせり出して配置された別の構造例。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置を用いて構成した３相交流インバータの模式的回路構成図。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法に適用する固相拡散接合工程の説明であって、（ａ）２つの金属材料が互いに対向した様子を示す模式的断面構造図、（ｂ）２つの金属材料が互いに対向して接触し、高圧下で、接触界面が変形した様子を示す模式的断面構造図、（ｃ）接触界面が完全に消失し、１つの境界面のみが形成された様子を示す模式的断面構造図、（ｄ）原子拡散によって、境界面が除去されてシームレスな固相拡散接合が形成された様子を示す模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、加圧・加熱工程における温度プロファイル例および圧力プロファイル例。 第１の実施の形態に係るパワーモジュール半導体装置の熱サイクルテストにおける温度プロファイル例。 第２の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図。 第２の実施の形態の変形例１に係るパワーモジュール半導体装置の模式的断面構造図。 第２の実施の形態の変形例２に係るパワーモジュール半導体装置の模式的断面構造図。 第３の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図。 第３の実施の形態の変形例１に係るパワーモジュール半導体装置の模式的断面構造図。 第３の実施の形態の変形例２に係るパワーモジュール半導体装置の模式的断面構造図。 第４の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 第４の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図。 第５の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成図。 図２７に対応するインバータの模式的回路構成図。 （ａ）第１〜５の実施の形態に係るパワーモジュール半導体装置に適用可能な半導体デバイスの模式的平面パターン構成図、（ｂ）図３０（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 （ａ）第１〜５の実施の形態に係るパワーモジュール半導体装置に適用可能な別の半導体デバイスの模式的平面パターン構成図、（ｂ）図３１（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 （ａ）図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例１、（ｂ）図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例２、（ｃ）図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例３。 （ａ）図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例４、（ｂ）図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例５、（ｃ）図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例６。 図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例７。 図３０に示された半導体デバイスに搭載可能な柱状電極の模式的断面構造例８。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（パワーモジュール半導体装置の構成）
第１の実施の形態に係るパワーモジュール半導体装置１の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２（ａ）に示すように表され、図１のＩ−Ｉ線に沿う第１の実施の形態の変形例１に係るパワーモジュール半導体装置の模式的断面構造は、図２（ｂ）に示すように表され、図１のＩ−Ｉ線に沿う第１の実施の形態の変形例２に係るパワーモジュール半導体装置の模式的断面構造は、図２（ｃ）に示すように表される。また、図１〜図２に対応するインバータの模式的回路構成は、図３に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１、図２（ａ）および図３に示すように、セラミック基板１０と、セラミック基板１０の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ１）と、第１パターンＤ（Ｋ１）上に配置された第１半導体デバイスＱ１と、第１半導体デバイスＱ１上に配置され、第１半導体デバイスＱ１から離隔するにしたがって相対的に断面積が大きくなる第１柱状電極２０1とを備える。
第１の実施の形態に係るパワーモジュール半導体装置１において、半導体デバイスＱ１・Ｑ４は、例えば、ＳｉＣＭＯＳトランジスタで形成され、ダイオードＤ１・４は、例えば、ＳｉＣショットキーバリアダイオード（ＳＢＤ：Scottky Barrier Diode）で形成されている。
また、第１柱状電極２０1は、複数の構成部材を備えていても良い。
第１柱状電極２０1は、図２（ａ）に示すように、複数の層電極を備える。ここで、複数の層電極は、固相拡散接合によって互いに接合されていても良い。
例えば、第１柱状電極２０1は、半導体デバイスＱ１の近傍は、相対的に線熱膨張係数（ＣＴＥ：Coefficient of Thermal Expansion）の低い第１電極材料、半導体デバイスＱ１の上側では相対的に高熱伝導率で高電気伝導率の第２電極材料を備えていても良い。例えば、低ＣＴＥの第１電極材料はＣｕＭｏ、高熱伝導率で高電気伝導率の第２電極材料はＣｕで形成可能である。
また、第１柱状電極２０1は、半導体デバイスＱ１の近傍は、ＣｕＭｏのＭｏの含有量が相対的に多く、半導体デバイスＱ１の上側ではＣｕＭｏのＭｏの含有量が相対的に低い電極材料で形成可能である。Ｍｏの含有量を調整する方法としては、Ｍｏコンパウンドの含有量を調整することで達成可能である。また、Ｍｏの含有量を相対的に徐々に変化させても良い。
一方、第１柱状電極２０1は、均質の複数の構成部材を備えていても良い。すなわち、第１柱状電極２０1は、均質の複数層の層電極を備えていても良い。しかも均質の複数層の層電極は、固相拡散接合によって互いに接合されていても良い。
また、図２（ｂ）、図２（ｃ）さらに後述する図７〜図９に示すように、第１柱状電極２０1は、一体成型された形状を備えていても良い。この場合、一体成型された形状を備える第１柱状電極２０1の角部分は、Ｒ面若しくはＣ面加工された曲面形状を有していても良い。このような一体成型された形状を備える第１柱状電極２０1は、例えば、型押し加工によって形成可能である。
また、第１柱状電極２０1は、図２（ｂ）、図２（ｃ）さらに後述する図７〜図９に示すように、逆台形形状、逆テーパー形状、若しくは逆ステップテーパー形状のいずれかを備えていても良い。
第１の実施の形態に係るパワーモジュール半導体装置１において、第１半導体デバイスＱ１は表面上にソースパッド電極ＳＰを備え、第１柱状電極２０1は、ソースパッド電極ＳＰと固相拡散接合によって互いに接合されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図２に示すように、第１樹脂層１２ｕと、第２銅プレート層１０ｂと、第２樹脂層１２ｄとを備える。ここで、第１樹脂層１２ｕは、セラミック基板１０の表面上に、第１銅プレート層１０ａ、第１半導体デバイスＱ１および第１柱状電極２０1を被覆して配置されている。第２銅プレート層１０ｂは、セラミック基板１０の裏面上に配置されている。第２樹脂層１２ｄは、セラミック基板１０の裏面上に配置されている。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第１パターンＤ（Ｋ１）上に第１半導体デバイスＱ１に隣接して配置された第１ダイオードＤ１を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第１柱状電極２０1上に配置され、かつ第１ダイオードＤ１のアノード電極Ａ１に接続された第１上面板電極２２1を備えていても良い。ここで、アノード電極Ａ１は、図示は省略されているが、第１ダイオードＤ１上に第１柱状電極２０1と同様に柱状電極構造で形成されており、第１柱状電極２０1と面一になるように柱の高さが調整されている。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第１銅プレート層１０ａの第２パターンＤ（Ｋ４）上に配置された第２半導体デバイスＱ４を備えていても良い。
ここで、第１柱状電極２０1と第１上面板電極２２1は、固相拡散接合によって互いに接合されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第２パターンＤ（Ｋ４）上に第２半導体デバイスＱ４に隣接して配置された第２ダイオードＤ４を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第２半導体デバイスＱ４上に配置され、第２半導体デバイスＱ４から離隔するにしたがって相対的に断面積が大きくなる第２柱状電極２０4を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第２柱状電極２０4上に配置され、かつ第２ダイオードＤ４のアノード電極Ａ４に接続された第２上面板電極２２4を備えていても良い。ここで、アノード電極Ａ４は、図示は省略されているが、第２ダイオードＤ４上に第１柱状電極２０4と同様に柱状電極構造で形成されており、第２柱状電極２０4と面一になるように柱の高さが調整されている。
ここで、第２柱状電極２０4と第２上面板電極２２4は、固相拡散接合によって互いに接合されていても良い。
、第２パターンＤ（Ｋ４）上に配置され、配線兼ＣＴＥ調整用の第３柱状電極１８1を備えていても良い。
ここで、第１上面板電極２２1は、第３柱状電極１８1に接続されている。第１上面板電極２２1は、図２に示すように、第１柱状電極２０1と面一になるように柱の高さが調整されている。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第１銅プレート層１０ａの第３パターンＥＰ上に配置され、配線兼ＣＴＥ調整用の第４柱状電極１８4を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図３に示すように、第１パターンＤ（Ｋ１）はドレイン端子電極Ｐに接続され、第２パターンＤ（Ｋ４）は出力端子電極Ｏに接続され、第３パターンＥＰは、接地電位端子電極Ｎに接続される。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、第１半導体デバイスＱ１は、裏面上にドレイン電極３６1を備え、ドレイン電極３６1とセラミック基板１０の表面上に配置された第１銅プレート層１０ａの間がドレイン固相拡散接合層ＳＣＤ（図７〜図９参照）を介して固相拡散接合されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、後述する図１２（ａ）に示すように、セラミック基板１０を搭載するヒートシンク２００をさらに備え、セラミック基板１０の裏面上に配置された第２銅プレート層１０ｂとヒートシンク２００の間が、半田層２００ｃを介して接合されていても良い。また、後述する図１２（ｂ）に示すように、モジュールの外側をネジ止めによってヒートシンク２００に固定し、第２銅プレート層１０ｂとヒートシンク２００との隙間を熱伝導率の高いシリコングリース２００ｄなどで埋めても良い。ここで、セラミック基板１０の裏面上に配置された第２銅プレート層１０ｂは、ヒートスプレッダと呼ばれる。また、ネジは、モジュールの外側の樹脂の部分を押さえるので、図１２（ｂ）には示されていない。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、第１樹脂層１２ｕの厚さは、第２樹脂層１２ｄの厚さよりも厚く形成されていても良い。
また、セラミック基板１０の表面上に配置された部材の線熱膨張係数ＣＴＥｕは、セラミック基板１０の裏面上に配置された部材の線熱膨張係数ＣＴＥdよりも低く形成されていても良い。セラミック基板１０の表面上に配置された部材の発生応力と、セラミック基板１０の裏面上に配置された部材の発生応力がバランスするように、セラミック基板１０の表面上に配置された部材と裏面上に配置された部材のＣＴＥを調整するためである。
例えば、セラミック基板１０は、ＳｉＮ、ＡｌＳｉＮ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
また、第１柱状電極２０1は、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
また、第１上面板電極２２1は、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
また、第２柱状電極２０4は、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
また、第１樹脂層１２ｕおよび第２樹脂層１２ｄは、トランスファーモールド樹脂で形成されていても良い。第１樹脂層１２ｕおよび第２樹脂層１２ｄは、エポキシ系樹脂若しくはシリコーン系樹脂で形成されていても良い。
特に、第１樹脂層１２ｕおよび第２樹脂層１２ｄとして、シリコーン系樹脂を適用する場合には、第１柱状電極２０1・第１上面板電極２２1・第２柱状電極２０4には、コスト面および電気抵抗率の面から、Ｃｕなどを適用しても良い。
ＣＴＥの値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×ＣＴＥの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。このような理由から、ＣｕＭｏが、適している。また、ＣｕＭｏは、Ｃｕには劣るが、電気抵抗率も相対的に低い。
上面板電極２２１・２２4部分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
第１柱状電極２０１・第２柱状電極２０4部分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
ここで、表面に露出した上面板電極２２１・２２4間の表面に沿った離隔距離は、沿面距離と呼ばれる。沿面距離の値は、例えば、約６ｍｍである。
パワーモジュール半導体装置１の小型・軽量化のための第１の手段として、ＳｉＣパワーＭＯＳＦＥＴを使用して、チップを小型化することができる。ＳｉＣパワーＭＯＳＦＥＴでは、規格化オン抵抗がＳｉパワーＭＯＳＦＥＴの約１／１０である。このため、同じオン抵抗を有するデバイスを比較すると、ＳｉＣパワーＭＯＳＦＥＴのチップ面積は、ＳｉパワーＭＯＳＦＥＴの約１／１０となる。
パワーモジュール半導体装置１の小型・軽量化のための第２の手段として、セラミック基板の薄型化を図ることができる。一般に使用されているセラミック基板としてＡｌＮでは、曲げ強度が小さく、薄くすると割れてしまう。したがって、セラミック基板としてＳｉＮを使用することが望ましい。ＳｉＮのメリットとして、曲げ強度が大きく、薄くしても割れにくいという特徴がある。一方、デメリットとして、ＳｉＮは熱伝導率がＡｌＮよりも悪く、ＣＴＥがＡｌＮよりも大きい。ここで、具体的な数値例をあげると、ＡｌＮの曲げ強度は、約４００ＧＰａであるのに対して、ＳｉＮの曲げ強度は、約８５０ＧＰａである。一方、ＳｉＮの熱伝導率は、約３５Ｗ／ｍＫであるのに対して、ＡｌＮの熱伝導率は、約１７０Ｗ／ｍＫである。また、ＳｉＮのＣＴＥは、約８５０ｐｐｍ／℃であるのに対して、ＡｌＮのＣＴＥは、約５．７ｐｐｍ／℃である。
以上より、ＳｉＣパワーＭＯＳＦＥＴをＳｉＮ系セラミック基板上に実装することによって、パワーモジュール半導体装置１の小型化を実現可能であるが、ＳｉＮのＣＴＥが大きいために、パワーモジュールの反り量が抑制する必要がある。
また、特に、ＳｉＣパワーＭＯＳＦＥＴを使用する際、熱抵抗Ｒthの増加を抑制する必要がある。この点を以下に説明する。ここで、熱抵抗Ｒthは、以下の（１）式で表される。

Ｒth＝Σ（各部材の熱抵抗Ｒn）＝Σ（各部材の熱抵抗率×厚さ／面積） …（１）

ここで、熱抵抗率は、熱伝導率χの逆数１／χで表される。例えば、Ｓｉの熱伝導率χは、約１５０Ｗ／ｍＫであり、ＳｉＣの熱伝導率χは、約４５０Ｗ／ｍＫである。ＳｉＣの熱伝導率χは、Ｓｉに比べて３倍であるため、熱抵抗率は１／３となるが、同じオン抵抗を有するデバイスを比較するために、ＳｉＣパワーＭＯＳＦＥＴのチップ面積を、ＳｉパワーＭＯＳＦＥＴの約１／１０とすると、熱抵抗Ｒthは、（１０／３）倍となり、ＳｉＣを半導体材料として使用すると、ＳｉＣパワー半導体モジュールの熱抵抗Ｒthは増大する。一方、ＳｉＣは、高温動作可能であるため、熱抵抗Ｒthが増大したとしても使用可能ではあるが、熱破壊の限界は存在する。
よって、ＳｉＣパワー半導体モジュールに適用する基板の薄型化などにより、ＳｉＣパワー半導体モジュール全体の熱抵抗Ｒthの低減を図ることが望ましい。ＳｉＣパワーＭＯＳＦＥＴを使用する際、熱抵抗Ｒthの増加を抑制する必要があるからである。
モジュール反り量の低減のための第１の方策として、セラミック基板材料としてＣＴＥの低いものを選択するか、或いはセラミック基板の厚さを増加して同じ応力に対する変位量を低減することが可能である。しかしながら、例えば、セラミック材料としてＡｌＮを使用すると、曲げ強度が小さく、薄くすると割れてしまう。
モジュール反り量の第２の方策として、セラミック基板の上面側および下面側に配置される部材による発生応力のバランスを取ることが望ましい。すなわち、セラミック基板の上面側および下面側に配置される部材のＣＴＥのバランスを取ることが可能である。ここで、セラミック基板の下面側に配置される部材の厚さを厚く形成すると、パワー半導体モジュールの熱抵抗Ｒthが増加するため、得策ではない。
そこで、第１の実施の形態に係るパワーモジュール半導体装置１においては、セラミック基板１０の上面側に配置される第１部材として、ＣＴＥの低い材料を適用することによって、結果として、セラミック基板１０の上面側に配置される第１部材のＣＴＥを低減している。セラミック基板１０の上面側に配置される第１部材の対象としては、金属柱・上面板、配線兼ＣＴＥ調整用のＣＴＥ調整部材、ＣＴＥの調整用のためにのみ配置されるＣＴＥダミー部材などである。ここで、金属柱・上面板、配線兼ＣＴＥ調整用のＣＴＥ調整部材の材料としては、例えば、ＣｕＭｏ、Ｃｕなどを適用可能である。また、ＣＴＥの調整のためにのみ配置されるＣＴＥダミー部材としては、例えば、異なるＣＴＥの値を有するエポキシ系樹脂やシリコーン系樹脂などの配置構造、或いは異なるＣＴＥの値を有する金属柱の延長・追加構造などである。ここで、金属柱の延長・追加構造の材料としては、例えば、ＣｕＭｏ、Ｃｕなどを適用可能である。また、例えば、エポキシ系樹脂のＣＴＥの値ＣＴＥ（Ｅ）とシリコーン系樹脂のＣＴＥの値ＣＴＥ（Ｓ）を比較すると、ＣＴＥ（Ｅ）＜ＣＴＥ（Ｓ）である。具体的な数値例は、ＣＴＥ（Ｅ）は、約１２ｐｐｍ／℃であり、ＣＴＥ（Ｓ）は、約４４ｐｐｍ／℃である。また、例えば、ガラス繊維材料を添加することによって、シリコーン系樹脂のＣＴＥの値ＣＴＥ（Ｓ）を調整することも可能である。
さらに、第１の実施の形態に係るパワーモジュール半導体装置１においては、柱構造を有するＳｉＣパワーモジュール（トランスファーモールド型またはケース型）の半導体チップ上に配置された柱について、柱が複数の構成部材からなり、半導体チップから離隔した部材ほど面積が大きいため、熱抵抗を改善し、熱放散の点で良好となる。
半導体デバイス１００のソースパッド電極ＳＰ上に配置された柱状電極２０は、柱状電極２０がソースパッド電極ＳＰと接する面積ＳCHIPよりも逆側が大きい面積ＳDを備え、ＳCHIP＜ＳDが成立する。
第１の実施の形態に係るパワーモジュール半導体装置１によれば、半導体デバイス１００の上面側の熱抵抗を低減することができる。一般的に、熱の伝達は、発熱体の面積から角度４５°で広がりながら進むため、半導体デバイス１００上の柱状電極２０を、例えば、逆台形形状、逆テーパー形状、逆ステップテーパー形状にしておくことで、放熱に寄与できる面積を稼ぐことができる。
第１の実施の形態に係るパワーモジュール半導体装置１によれば、定格電流の値を向上させることができる。ＳｉＣパワーモジュールの定格電流は、許容損失によって制限されるため、発熱による温度上昇が抑えられることで、より大電流の導通を許容することができる。
第１の実施の形態に係るパワーモジュール半導体装置１によれば、今後更なる半導体デバイスの小チップ化に対しても対応することができる。デッドスペースであった高さ方向を利用しての熱抵抗改善技術であり、半導体デバイスがさらに小さくなっても、横方向熱拡がりの大きい部材を採用するなどの応用で、即時技術導入が可能である。
第１の実施の形態に係るパワーモジュール半導体装置１によれば、異なる材料で柱状電極を構成し、例えば、半導体デバイスの近傍は低ＣＴＥの電極材料・半導体デバイスの上側では高熱伝導率・高電気伝導率の電極材料を選定することによって、パワーモジュール半導体装置１の反り量を抑制し、高耐熱特性、低オン抵抗特性を実現することができる。ここで、低ＣＴＥの電極材料としては、例えば、ＣｕＭｏ、高熱伝導率・高電気伝導率の電極材料としては、例えば、Ｃｕを選択可能である。
第１の実施の形態に係るパワーモジュール半導体装置１によれば、異種の材料を組み合わせて柱状電極を構成することによって、熱抵抗・電気抵抗の低減、発生応力の調整をすることができる。
逆テーパー形状若しくは逆ステップテーパーの柱状電極構造は、型抜きで形成することは難しく、主としてワイヤカット技術を用いて形成可能である。したがって、量産化には適していない。
第１の実施の形態に係るパワーモジュール半導体装置１において、柱状電極を層電極の積層構造によって形成するには、材料同士を固相拡散接合技術を用いて接合すれば、接合剤による特性悪化を除くことができる。この場合、固相拡散接合技術に適した表面処理（表面メッキ）などをしていることも必要である。
第１の実施の形態に係るパワーモジュール半導体装置１において、半導体デバイスは、マルチチップ構成を採用していても良い。すなわち、例えば、約５ｍｍ角の半導体デバイスチップを電流容量に応じて、複数個配置しても良い。
第１の実施の形態に係るパワーモジュール半導体装置１に搭載する半導体デバイス１００の模式的平面パターン構成は、図４に示すように表され、模式的鳥瞰構造は、図５に示すように表され、図４のＩＩ−ＩＩ線に沿う模式的断面構造は、図６に示すように表される。ここで、ソースコネクタ２０とソースパッド電極ＳＰは、固相拡散接合される。
第１の実施の形態に係るパワーモジュール半導体装置１に搭載する半導体デバイス１００は、図４〜図６に示すように、半導体基板２６と、半導体基板２６の表面に形成された層間絶縁膜４４上に配置されたゲートパッド電極ＧＰおよびソースパッド電極ＳＰと、ソースパッド電極ＳＰ上にソース固相拡散接合層ＳＣＳを介して配置されたソースコネクタ２０と、半導体基板２６の裏面に形成されたドレイン領域２４上に配置されたドレイン電極３６とを備える。ソースコネクタ２０は、層電極２０ａ・２０ｂ・２０ｃの積層構造を備え、かつ逆ステップテーパー形状を有する。半導体デバイス１００の詳細構造は、図１４〜図１５において詳述するため、図５においては、詳細構造は図示を省略している。
図４において、ソースパッド電極ＳＰの表面上には、銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などを形成しても良い。すなわち、半導体デバイス１００の表面には、ソースパッド電極ＳＰ上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層を、めっき技術、スパッタリング技術若しくは真空蒸着技術などを用いて形成し、ソースコネクタ２０との間で、固相拡散接合層ＳＣＳを形成しても良い。
第１の実施の形態に係るパワーモジュール半導体装置１を搭載する基板は、後述する図７〜図１２に示すように、セラミック基板１０と、セラミック基板１０上に配置された銅プレート層１０ａ・１０ｂを備える。
第１の実施の形態の変形例１〜変形例３に係るパワーモジュール半導体装置１の半導体デバイスＱ１部分の拡大された模式的断面構造は、それぞれ図７〜図９に示すように表される。図７の例では、ソースコネクタ２０が逆台形形状を有し、図８の例では、ソースコネクタ２０が逆テーパー形状を有し、図９の例では、逆ステップテーパー形状を有する。
図７〜図９において、セラミック基板１０上に配置された銅プレート層１０ａと半導体デバイスＱ１のドレイン電極３６1間は、ドレイン固相拡散接合層ＳＣＤを介して固相拡散接合される。半導体デバイスＱ１のソースパッド電極ＳＰ１とソースコネクタ２０間は、ソース固相拡散接合層ＳＣＳを介して固相拡散接合される。ソースコネクタ２０と上面板電極２２間は、固相拡散接合層ＳＣｎを介して固相拡散接合される。
また、第１の実施の形態に係るパワーモジュール半導体装置１の半導体デバイスＱ１部分の拡大された模式的断面構造は、図１０に示すように表され、図１０のさらに詳細な模式的断面構造は、図１１に示すように表される。図１０のさらに詳細な模式的断面構造であり、かつヒートシンク２００上に搭載した模式的断面構造は、図１２（ａ）に示すように表され、ヒートシンク２００とヒートスプレッダ１０ｂの隙間を熱伝導率の高いシリコングリース２００ｄなどで埋めた構造例は、図１２（ｂ）に示すように表される。
図１０〜図１２に示すように、ソースコネクタ２０は、複数の層電極２０ａ・２０ｂ・２０ｃを備える。ここで、複数の層電極２０ａ・２０ｂ・２０ｃは、固相拡散接合層ＳＣ１・ＳＣ２を介して互いに固相拡散接合されている。
例えば、複数の層電極２０ａ・２０ｂ・２０ｃは、半導体デバイスＱ１の近傍は、相対的にＣＴＥの低い第１電極材料、半導体デバイスＱ１の上側では相対的に高熱伝導率で高電気伝導率の第２電極材料を備えていても良い。例えば、低ＣＴＥの第１電極材料はＣｕＭｏ、高熱伝導率で高電気伝導率の第２電極材料はＣｕで形成可能である。したがって、例えば、層電極２０ａ・２０ｂをＣｕＭｏ、層電極２０ｃをＣｕで形成しても良い。あるいは、層電極２０ａをＣｕＭｏ、層電極２０ｂ・２０ｃをＣｕで形成しても良い。
また、複数の層電極２０ａ・２０ｂ・２０ｃは、均質の構成部材を備えていても良い。例えば、層電極２０ａ・２０ｂ・２０ｃをＣｕＭｏで形成しても良い。
また、図１０〜図１２に示すように、セラミック基板１０上に配置された銅プレート層１０ａと半導体デバイスＱ１のドレイン電極３６1間は、ドレイン固相拡散接合層ＳＣＤを介して固相拡散接合される。半導体デバイスＱ１のソースパッド電極ＳＰ１と層電極２０ａ間は、ソース固相拡散接合層ＳＣＳを介して固相拡散接合される。層電極２０ｃと上面板電極２２間は、固相拡散接合層ＳＣｎを介して固相拡散接合される。
また、図１２（ａ）に示すように、セラミック基板１０上に配置された銅プレート層１０ｂとヒートシンク２００間は、半田層２００ｃを介して接合される。詳細には、ヒートシンク２００の表面・裏面には、金属層２００ａ・２００ｂが配置されており、この金属層２００ａと銅プレート層１０ｂ（ヒートスプレッダ）とが、半田層２００ｃを介して接合される。
また、図１２（ｂ）に示すように、モジュールの外側をネジ止めによってヒートシンク２００に固定し、第２銅プレート層１０ｂとヒートシンク２００との隙間を熱伝導率の高いシリコングリース２００ｄなどで埋めても良い。ネジは、モジュールの外側の樹脂の部分を押さえるので、図１２（ｂ）には示されていない。
第１の実施の形態に係るパワーモジュール半導体装置１の柱状電極構造例であって、
各層電極２０ａ・２０ｂ・２０ｃが、中心線Ｃより左側にせり出して配置された構造例は、図１３（ａ）に示すように表され、中心線Ｃ上にバランスして配置された構造例は、図１３（ｂ）に示すように表され、中心線Ｃより右側にせり出して配置された構造例は、図１３（ｃ）に示すように表され、中心線Ｃより右側にせり出して配置された別の構造例は、図１３（ｄ）に示すように表される。このように、第１の実施の形態に係るパワーモジュール半導体装置１において、柱状電極を構成する層電極は、中心線Ｃ上にバランスして配置されていても、あるいはバランスして配置されていなくても良い。ただし、均等な加圧条件を得る上では、中心線Ｃ上にバランスして配置された構造例が望ましい。
以上の説明において、一部若しくはすべての固相拡散接合層を同時に形成しても良い。また、一部若しくはすべての固相拡散接合層を同時に形成しても良い。すべての固相拡散接合層を同時に形成する際には、加熱工程と同時に加圧する。
第１の実施の形態に係るパワーモジュール半導体装置１は、半導体デバイス１００のソースパッド電極ＳＰ、ドレイン電極３６に固相拡散技術による固相拡散接合を形成する。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、ゲートパッド電極ＧＰ上には、ゲートボンディングワイヤＧＷ１・ＧＷ４などを形成するが、ゲートパッド電極ＧＰ上にも柱状電極構造のゲートコネクタを配置し、ゲートパッド電極ＧＰとゲートコネクタとの間を固相拡散接合しても良い。
ソース固相拡散接合層ＳＣＳおよびドレイン固相拡散接合層ＳＣＤは、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属同士の固相拡散接合によって形成可能である。ここで、Ａｇ、Ａｕ、Ｔｉ、若しくはＮｉの組み合わせから選択されるいずれか単数若しくは複数の金属は、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成可能である。
また、ソースコネクタ２０1・２０4は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銅モリブデン（ＣｕＭｏ）合金、銅タングステン（ＣｕＷ）合金、若しくはＡｌ-ＳｉＣのいずれかで形成可能である。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、ソース固相拡散接合層ＳＣＳ・ドレイン固相拡散接合層ＳＣＤ・固相拡散接合層ＳＣ１・ＳＣ２・ＳＣｎなどを形成する際に、接合部に加圧する圧力は、約１ＭＰａ以上約１００ＭＰａ以下であり、加熱温度は、約２００℃以上約３５０℃以下であることが望ましい。
（パワーモジュール半導体装置の製造方法）
第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図６に示すように、ソースコネクタ２０とソースパッド電極ＳＰを固相拡散接合して、ソース固相拡散接合層ＳＣＳを形成する工程を有する。
また、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図７〜図９、図１１〜図１２に示すように、セラミック基板１０の表面上に配置された銅プレート層１０ａとドレイン電極３６を固相拡散接合して、ドレイン固相拡散接合層ＳＣＤを形成する工程を有していても良い。
また、ドレイン固相拡散接合層ＳＣＤを形成する工程と、ソース固相拡散接合層ＳＣＳを形成する工程は、同時に実施しても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法は、図１２（ａ）に示すように、セラミック基板１０の裏面上に配置された銅プレート層１０ｂ（ヒートスプレッダ）とヒートシンク２００とを半田層２００ｃを介して接合する工程を有していても良い。また、図１２（ｂ）に示すように、モジュールの外側をネジ止めによってヒートシンク２００に固定し、第２銅プレート層１０ｂとヒートシンク２００との隙間を熱伝導率の高いシリコングリース２００ｄなどで埋める工程を有していても良い。
（ドレイン固相拡散接合）
半導体デバイス１００のドレイン側表面上にＡｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。例えば、ドレイン領域２４に対して順次Ｔｉ／Ｎｉ／Ａｕ／Ａｇが積層されたドレイン電極３６の構造を形成しても良い。
また、セラミック基板１０の表面上に配置された銅プレート層１０ａ上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。
半導体デバイス１００のドレイン側表面上に形成されたＴｉ／Ｎｉ／Ａｕ／Ａｇと、セラミック基板１０の表面上に配置された銅プレート層１０ａ上に形成されたＡｇ、Ａｕ、Ｔｉ、Ｎｉなどを接触させる。組み合わせは、基本的にはどのような組み合わせでも接合は可能である。また、基本的には半田などの接合材料は必要としないが、半導体デバイス１００のドレイン側表面が粗い場合には、Ａｇなどの半田や金属で構成されたインサート金属を半導体デバイス１００のドレイン側表面上とセラミック基板１０の表面上に配置された銅プレート層１０ａとの間に配置し、表面の接触を促進しても良い。
この状態で、半導体デバイス１００の上部およびセラミック基板１０の下部から圧力を印加する。この圧力の値は、例えば、約１ＭＰａ以上約１００ＭＰａ以下である。この圧力を印加する理由は、半導体デバイス１００のドレイン側表面とセラミック基板１０の表面上に配置された銅プレート層１０ａの接触を促進させるためである。接触が行われる過程でさらに圧力をかけ続けることで、それぞれの表面は塑性変形を起こし、接触面が界面に変化していく。このプロセス時には、圧力と同様に熱も与えている。この加熱温度は、約２００℃〜約３５０℃である。この加熱工程によって、新しく接合面に形成された界面で起こる原子拡散を助長して、最終的には界面も消え、きれいな接合面が形成される。
加熱温度（約２００℃〜約３５０℃）の保持時間は約２０分であり、加熱温度から常温までの冷却時間および常温から加熱温度まで昇温時間は合わせて約２０分〜約４０分であり、全体のプロセス時間としては、約１時間以内である。
（ソース固相拡散接合）
第１の実施の形態に係るパワーモジュール半導体装置１の製造方法においては、まず図５に示すように、ソースパッド電極ＳＰに接合させるためのソースコネクタ２０を用意する。ソースコネクタ２０の材料は、基本的には、電気伝導度、熱伝導度の高い材料、さらに搭載する半導体デバイス１００と熱膨張係数の近い材料が選択される。例えば、電気伝導度、熱伝導度の高い材料としては、Ａｌ、Ｃｕなどの材料を選択可能である。或いは、搭載する半導体デバイス１００と熱膨張係数の近い材料の観点からは、ＣｕＭｏやＣｕＷ、さらにＡｌ-ＳｉＣなどの材料を選択可能である。ソースコネクタ２０の材料の表面上には、ＡｇやＡｕ、さらにＴｉやＮｉを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成しても良い。
ここで、金属層の材料は、これらに固体拡散接合するソースコネクタ２０の材料によって変更可能である。例えば、ソースコネクタ２０をＡｇめっき層で被覆する場合には、ソースパッド電極ＳＰ上は、Ａｇからなる金属層をめっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成して、Ａｇ同士で固相拡散接合を容易にすることも可能である。
また、ソースパッド電極ＳＰがＡｌで形成されている場合には、Ａｌの酸化を防止するために、ソースコネクタ２０にはＮｉめっきを行うと良い。Ａｌは非常に柔らかい金属であるため、固相拡散接合工程において塑性変形が容易に生じやすいが、ソースコネクタ２０にＮｉめっきを実施して、ある程度酸化膜が少ない状態を実現しておくことで、固相拡散接合を容易にすることができる。
（ヒートシンク接合）
セラミック基板１０の裏面の銅プレート層１０ｂ（ヒートスプレッダ）とヒートシンク２００の表面を半田層２００ｃを介して接合する。尚、ヒートシンク２００の接合工程は、最後に実施される。すなわち、裏面に銅プレート層１０ｂ（ヒートスプレッダ）を有するセラミック基板１０上に配置される上部電極の内部構造を作製し、その後モールディング成型後、半田層２００ｃを介してヒートシンク２００の接合を形成する。また、図１２（ｂ）に示すように、モジュールの外側をネジ止めによってヒートシンク２００に固定し、第２銅プレート層１０ｂとヒートシンク２００との隙間を熱伝導率の高いシリコングリース２００ｄなどで埋めても良い。ネジは、モジュールの外側の樹脂の部分を押さえるので、図１２（ｂ）には示されていない。
第１の実施の形態に係るパワーモジュール半導体装置１の製造工程後の半導体デバイスＱ１近傍の構成は、図１１〜図１２に示すように表される。
図１１に示すように、半導体デバイス１００のドレイン電極３６とセラミック基板１０の表面上に配置された銅プレート層１０ａ間にドレイン固相拡散接合層ＳＣＤが形成される。同様に、図１１に示すように、ソースコネクタ２０とソースパッド電極ＳＰ間にソース固相拡散接合層ＳＣＳが形成される。また、図１１の例では、ソースコネクタ２０は、層電極２０ａ・２０ｂ・２０ｃから形成され、各層電極２０ａ・２０ｂ間には固相拡散接合層ＳＣ１、各層電極２０ｂ・２０ｃ間には固相拡散接合層ＳＣ２が形成される。また、層電極２０ｃと上面板電極２２間には、固相拡散接合層ＳＣ３が形成される。
第１の実施の形態に係るパワーモジュール半導体装置１の製造方法において、半導体デバイス１０のドレインパッド電極３６とセラミック基板１０の表面上に配置された銅プレート層１０ａとの間のドレイン固相拡散接合工程では、ドレイン電極３６の表面が、例えば、Ａｇで形成され、銅プレート層１０ａの表面には、例えば、Ａｇめっきが施されて、Ａｇ−Ａｇ接合による固相拡散接合層ＳＣＤが形成される。この固相拡散接合層ＳＣＤの融解温度もＡｇの融点である約９６０℃となる。
第１の実施の形態に係るパワーモジュール半導体装置１においては、約２００℃〜約３５０℃の相対的に低い加熱工程によって、高融点の固相拡散接合層ＳＣＤ・ＳＣＳ・ＳＣ１・ＳＣ２・ＳＣ３を得ることができる。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、ソースパッド電極ＳＰをソースコネクタ２０に固相拡散接合し、ドレイン電極３６をセラミック基板１０の表面上に配置された銅プレート層１０ａに固相拡散接合するため、ワイヤボンドレス化を実現すると共に、半導体デバイス１００の両面冷却構造を実現することができる。
さらに、セラミック基板１０をヒートシンク２００に半田層２００ｃを介して接合することによって、半導体デバイス１００の両面冷却性能をさらに向上することができる。また、モジュールの外側をネジ止めによってヒートシンク２００に固定し、第２銅プレート層１０ｂとヒートシンク２００との隙間を熱伝導率の高いシリコングリース２００ｄなどで埋めることによっても、半導体デバイス１００の両面冷却性能をさらに向上することができる。
尚、第１の実施の形態の変形例１〜３に係るパワーモジュール半導体装置１の製造方法についても実施の形態と同様であるため、重複説明は省略する。
（半導体デバイスの構成例）
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００（Ｑ１・Ｑ４）の例として、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図１４に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐベース領域２８に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
図１４では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴなどで構成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００（Ｑ１・Ｑ４）には、ＳｉＣ・ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
更には、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
第１の実施の形態に係るパワーモジュール半導体装置１によれば、固相拡散接合層ＳＣＳ・ＳＣＤとして、例えば、金属銀の融点が約９６０℃と高い耐熱性を備えているため、この固相拡散接合層ＳＣＳ・ＳＣＤをＳｉＣ系ＦＥＴやＧａＮ系ＦＥＴなどのパワーデバイスに適用することによって、パワーデバイスを高温で駆動することができる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図１５に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０に接続されたソース電極３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図１５に示すように、半導体デバイス１００の表面を覆うパッシべーション用の層間絶縁膜４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板２６内には、図１５の構成例では、図示を省略しているが、図１４或いは、図１５の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図１５に示すように、中央部のトランジスタ構造においても、パッシべーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。或いは、図８の中央部のトランジスタ構造において、パッシべーション用の層間絶縁膜４４上にゲートパッド電極ＧＰが延在して配置されていても良い。
（パワーモジュール半導体装置を適用した応用例）
次に、図１６を参照して、第１の実施の形態に係るパワーモジュール半導体装置１を用いて構成した３相交流インバータについて説明する。
図１６に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
パワーモジュール部５２は、蓄電池（Ｅ）４６の接続されたコンバータ４８が接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ・ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６が接続されている。さらに、ＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
第１の実施の形態に係るパワーモジュール半導体装置１では、図１６のＵ相部分に対応する単相インバータの構造について説明されていたが、Ｖ相、Ｗ相に対応しても同様に形成して、３相パワーモジュール部５２を形成することもできる。
（固相拡散接合工程）
ソースコネクタ２０の材料の表面上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成し、かつソースパッド電極ＳＰの表面上に、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成した後、実際の固相拡散接合工程を実施する。
固相拡散接合工程においては、プロセス時に大きな圧力（例えば、約１０ＭＰａ〜約１００ＭＰａ）と、例えば、約２００℃〜約３５０℃程度の熱を与え、まず圧力により塑性変形を起こし接合させる材料の表面を接触させ、さらにそこに熱を与えることで原子拡散を起こし、２つの材料を接合させる。
第１の実施の形態に係るパワーモジュール半導体装置の製造方法において、ドレインパッド電極３６とセラミック基板１０の表面上の第１銅プレート層１０ａとの接合も上記の固相拡散接合工程によって、実現可能である。
半導体デバイス１００の上部から、さらにセラミック基板１０の下部から圧力を印加する。さらに同時に熱も与えることで固相拡散接合を行う。
第１の実施の形態に係るパワーモジュール半導体装置１の製造方法に適用する固相拡散接合工程の説明であって、２つの金属材料Ｍ１・Ｍ２が互いに対向した様子を示す模式的断面構造は、図１７（ａ）に示すように表され、２つの金属材料Ｍ１・Ｍ２が互いに対向して接触し、高圧下で、接触界面ＢＦが塑性変形した様子を示す模式的断面構造は、図１７（ｂ）に示すように表され、接触界面ＢＦが完全に消失し、１つの境界面ＢＳのみが形成された様子を示す模式的断面構造は、図１７（ｃ）に示すように表され、原子拡散によって、境界面ＢＳが除去されてシームレスな固相拡散接合が形成された様子を示す模式的断面構造は、図１７（ｄ）に示すように表される。
（ａ）まず、図１７（ａ）に示すように、２つの金属材料Ｍ１・Ｍ２を互いに対向して近接させる。
（ｂ）次に、２つの金属材料Ｍ１・Ｍ２を互いに対向して接触させ、例えば、約１ＭＰａ以上約１００ＭＰａ以下の高い圧力を印加すると、図１７（ｂ）に示すように、接触界面ＢＦが塑性変形する。
（ｃ）次に、上記の高圧下において、加熱工程を実施すると、図１７（ｃ）に示すように、接触界面ＢＦが完全に消失し、１つの境界面ＢＳのみが形成される。このときの加熱温度は、例えば、約２００℃以上約３５０℃以下である。
（ｄ）さらに上記の高圧下において、加熱工程を実施し続けると、図１７（ｄ）に示すように、原子拡散によって、２つの金属材料Ｍ１・Ｍ２の境界面ＢＳが除去されてシームレスな固相拡散接合が形成される。
固相拡散接合工程における温度プロファイル例および圧力プロファイル例は、図１８に示すように表される。図１８の例では、初期状態において、圧力を約９０ＭＰａ印加し、この圧力を保持したままで、約５分以内で、常温から３５０℃まで昇温する。その後、約２０分間にわたり約９０ＭＰａの圧力と、約３５０℃の加熱温度を保持させる。その後、約２５分間で、圧力を約９０ＭＰａから大気圧まで降下させると共に、加熱温度を約３５０℃から約２００℃まで降下する。その後、約２５分間で、加熱温度を約２００℃から常温まで降下する。図１８から明らかなように、加圧・加熱プロセス時間は、約１時間で終了しており、プロセス時間の短縮化が実現されている。
第１の実施の形態に係るパワーモジュール半導体装置において適用される実装基板は、セラミック基板の表面および裏面に金属層を形成した構造を備えていても良い。ここで、金属層は、ＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）若しくはＡＭＢ（Active Metal Brazed）基板などの実装基板の表面上のＣｕ電極やＡｌ電極で形成されていても良い。特に、ＡＭＢ基板は、ロウ付けで形成されるため、クッション効果が大きく、温度変化による応力を吸収し易いため、高温動作に適している。
ドレイン固相拡散接合を形成するためには、基板の平坦性が要求されるため、実装基板の代わりに、シリコンウェハなどの半導体基板も適用可能である。
（ダイシェアー強度テスト）
第１の実施の形態に係るパワーモジュール半導体装置１において、半導体デバイス１００のドレインパッド電極３６とドレインコネクタとの間のドレイン固相拡散接合について、ダイシェアー（Die Shear）強度テストを実施したところ、室温および３００℃の環境下で、共に従来のＰｂ半田接合と同程度、若しくは従来のＰｂ半田接合より高強度接合の結果が得られた。
（熱サイクルテスト）
第１の実施の形態に係るパワーモジュール半導体装置１において、熱サイクルテストにおける温度プロファイル例は、図１９に示すように表される。熱サイクルテストは窒素雰囲気中で行われ、マイナス５０℃〜プラス２５０℃の範囲で実施した。熱サイクルの１サイクルの周期は８０分であり、その内訳は、マイナス５０℃で３０分、マイナス５０℃からプラス２５０℃までの昇温時間１０分、プラス２５０℃で３０分、プラス２５０℃からマイナス５０℃までの冷却時間１０分である。１００サイクル毎に順方向電圧降下Ｖｆ、逆方向耐圧Ｖｒを測定したが、特性劣化は観測されていない。
以上の熱サイクルテストの結果より、第１の実施の形態に係るパワーモジュール半導体装置１の製造方法を用いて形成された固相拡散接合層の接合強度は、充分に確保されている。
第１の実施の形態に係るパワーモジュール半導体装置１において、第１樹脂層１２ｕは、を備えていても良い。ここで、積層順序としては、例えば、セラミック基板１０側の樹脂層を線熱膨張係数の小さいものを用いると良い。
エポキシ系樹脂において、ガラスフィラーの含有量を調整することによって、ＣＴＥ２＜ＣＴＥ１のように、樹脂１、樹脂２で異なるＣＴＥを実現することができる。例えば、ガラスフィラーの含有量を増加すると、ＣＴＥを低くすることができる。
上述の複数の樹脂層の積層構造は、ガラスフィラーの含有量の異なるエポキシ系樹脂で形成されていても良い。ここで、セラミック基板１０側の樹脂層をガラスフィラーの含有量を多くなるように形成されていても良い。
第１の実施の形態に係るパワーモジュール半導体装置によれば、固相拡散接合層が、ＡｇやＡｕが固有に有する融点まで接合耐熱性を保持するため、この固相拡散接合層をＳｉＣ系やＧａＮ系などのパワーデバイスに適用することによって、半導体デバイスを高温で駆動することができる。
第１の実施の形態によれば、熱抵抗を改善したパワーモジュール半導体装置を提供することができる。
[第２の実施の形態]
第２の実施の形態に係るパワーモジュール半導体装置１は、図２０に示すように、第１セラミック基板１０1と、第１銅プレート層１０ａの第１パターンＤ（Ｋ１）と、第１半導体デバイスＱ１と、第１柱状電極２０1と、第２半導体デバイスＱ４と、第２柱状電極２０4と、第２セラミック基板１０2とを備える。
第１銅プレート層１０ａの第１パターンＤ（Ｋ１）は、第１セラミック基板１０1の表面上に配置されている。
第１半導体デバイスＱ１は、第１パターンＤ（Ｋ１）上に配置され、表面に第１ソースパッド電極ＳＰ１、裏面に第１ドレイン電極３６1を有する。
また、第１柱状電極２０1は、第１半導体デバイスＱ１の第１ソースパッド電極ＳＰ１上に配置され、第１半導体デバイスＱ１から離隔するにしたがって相対的に断面積が大きくなる。ここで、第１柱状電極２０1は、ソースパッド電極ＳＰ１と固相拡散接合によって互いに接合されていても良い。
第２半導体デバイスＱ４は、第１銅プレート層１０ａの第２パターンＤ（Ｋ４）上に配置され、表面に第２ソースパッド電極ＳＰ４、裏面に第２ドレイン電極３６4有する。
また、第２柱状電極２０4は、第２半導体デバイスＱ４の第２ソースパッド電極ＳＰ４上に配置され、第２半導体デバイスＱ４から離隔するにしたがって相対的に断面積が大きくなる。ここで、第２柱状電極２０4は、ソースパッド電極ＳＰ４と固相拡散接合によって互いに接合されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置１は、図２０に示すように、第１柱状電極２０1上に配置された第１上面板電極２２1を備えている。
また、第２の実施の形態に係るパワーモジュール半導体装置１は、図２０に示すように、第２柱状電極２０4上に配置された第２上面板電極２２4を備えている。
また、第２の実施の形態に係るパワーモジュール半導体装置１において、第１柱状電極２０1および第２柱状電極２０4は、図２０に示すように、いずれも固相拡散接合によって互いに接合される複数の層電極を備えている。
ここで、第１柱状電極２０1と第１上面板電極２２1は、例えば、固相拡散接合によって互いに接合され、同様に、第２柱状電極２０4と第２上面板電極２２4も、固相拡散接合によって互いに接合されていても良い。
第２セラミック基板１０2は、第１上面板電極２２1および第２上面板電極２２4上に配置されている。ここで、第１上面板電極２２1および第２上面板電極２２4は、第２セラミック基板１０2の表面上に配置された第１銅プレート層１０1ａのパターンで形成されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置１は、図２０に示すように、第２パターンＤ（Ｋ４）上に配置され、配線兼ＣＴＥ調整用の第３柱状電極１８1を備えている。また、第１上面板電極２２1は横方向に延在されて、第３柱状電極１８1に接続されている。
また、第１半導体デバイスＱ１のゲートパッド電極ＧＰ１は、ゲートボンディングワイヤＧＷ１を介してゲート信号端子電極Ｇ１に接続され、第２半導体デバイスＱ４のゲートパッド電極ＧＰ４は、ゲートボンディングワイヤＧＷ４を介してゲート信号端子電極Ｇ４に接続されている。ゲート信号端子電極Ｇ１・Ｇ４は、いずれも第１セラミック基板１０１上に配置されている。
また、第１半導体デバイスＱ１は、裏面上にドレイン電極３６1を備え、ドレイン電極３６1と第１セラミック基板１０1の表面上に配置された第１銅プレート層１０1ａの第１パターンＤ（Ｋ１）の間がドレイン固相拡散接合層を介して固相拡散接合され、同様に、第２半導体デバイスＱ４は、裏面上にドレイン電極３６4を備え、ドレイン電極３６4と第１セラミック基板１０1の表面上に配置された第１銅プレート層１０1ａの第２パターンＤ（Ｋ４）の間がドレイン固相拡散接合層を介して固相拡散接合されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置１は、図２０に示すように、第１セラミック基板１０1を搭載する第１ヒートシンク２００1、および第２セラミック基板１０2上に搭載する第２ヒートシンク２００2を備えていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置において、第１セラミック基板１０1の裏面上に配置された第２銅プレート層１０1ｂと第１ヒートシンク２００1の間が、半田層を介して接合され、第２セラミック基板１０2の裏面上に配置された第２銅プレート層１０2ｂと第２ヒートシンク２００2の間が、半田層を介して接合されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置において、第１セラミック基板１０1の裏面上に配置された第２銅プレート層１０1ｂと第１ヒートシンク２００1の隙間、および第２セラミック基板１０2の裏面上に配置された第２銅プレート層１０2ｂと第２ヒートシンク２００2の隙間を、熱伝導率の高いシリコングリース２００ｄなどで埋めても良い。この場合、モジュールの外側をネジ止めによってヒートシンク２００1・２００2に固定し、半導体デバイス１００の両面冷却性能をさらに向上することができる。
以上の説明において、固相拡散接合層の形成条件は、第１に実施の形態と同様である。また、一部若しくはすべての固相拡散接合層を同時に形成しても良い。すべての固相拡散接合層を同時に形成する際には、加熱工程と同時に加圧する。
第２の実施の形態に係るパワーモジュール半導体装置１においては、図２０に示すように、第１上面板電極２２1および第２上面板電極２２4は互いに分離された領域として形成する必要がある。このため、第１上面板電極２２1および第２上面板電極２２4間を絶縁距離だけ離隔する必要があり、第１半導体デバイスＱ１・第２半導体デバイスＱ４間の距離Ｌ１を十分に取る必要がある。また、第２の実施の形態に係るパワーモジュール半導体装置においては、図２０に示すように、第１上面板電極２２1と第２パターンＤ（Ｋ４）間に第３柱状電極１８1を接続するため、第１半導体デバイスＱ１のソース電極パターンＳ（Ａ１）と第２半導体デバイスＱ４のドレイン電極パターンＤ（Ｋ４）との間にある程度の距離があり、この分だけ寄生のインダクタンスが存在する。
（変形例１）
第２の実施の形態の変形例１に係るパワーモジュール半導体装置１は、図２１に示すように、第１柱状電極２０1および第２柱状電極２０4が逆台形形状を備えている。その他の構成は、第２の実施の形態と同様である。
（変形例２）
第２の実施の形態の変形例２に係るパワーモジュール半導体装置１は、図２２に示すように、第１柱状電極２０1および第２柱状電極２０4が逆テーパー形状を備えている。
尚、第２の実施の形態のさらに別の変形例に係るパワーモジュール半導体装置として、第１柱状電極２０1および第２柱状電極２０4が、図９に示されたような逆ステップテーパー形状を備えていても良い。その他の構成は、第２の実施の形態と同様である。
第２の実施の形態およびその変形例１〜２によれば、熱抵抗を改善したパワーモジュール半導体装置を提供することができる。
[第３の実施の形態]
第３の実施の形態に係るパワーモジュール半導体装置１は、図２３に示すように、第１セラミック基板１０1と、第１銅プレート層１０ａの第１パターンＤ（Ｋ１）と、第１半導体デバイスＱ１と、第１柱状電極２０1と、第２半導体デバイスＱ４と、第２柱状電極２０4と、第２セラミック基板１０2とを備える。
第１銅プレート層１０ａの第１パターンＤ（Ｋ１）は、第１セラミック基板１０1の表面上に配置されている。
第１半導体デバイスＱ１は、第１パターンＤ（Ｋ１）上に配置され、表面に第１ソースパッド電極ＳＰ１、裏面に第１ドレイン電極３６1を有する。
また、第１柱状電極２０1は、第１半導体デバイスＱ１の第１ソースパッド電極ＳＰ１上に配置され、第１半導体デバイスＱ１から離隔するにしたがって相対的に断面積が大きくなる。ここで、第１柱状電極２０1は、ソースパッド電極ＳＰ１と固相拡散接合によって互いに接合されていても良い。
また、第２柱状電極２０4は、第１銅プレート層１０ａの第２パターンＳ（Ａ４）上に配置され、第２パターンＳ（Ａ４）から離隔するにしたがって相対的に断面積が小さくなる。ここで、第２柱状電極２０4は、第１銅プレート層１０ａの第２パターンＳ（Ａ４）と固相拡散接合によって互いに接合されていても良い。
第２半導体デバイスＱ４は、第２柱状電極２０4上に配置され、裏面に第２ソースパッド電極ＳＰ４、表面に第２ドレイン電極３６4有する。
また、第３の実施の形態に係るパワーモジュール半導体装置１は、図２３に示すように、第１柱状電極２０1上に配置された第１上面板電極２２1を備えている。
また、第３の実施の形態に係るパワーモジュール半導体装置１は、図２３に示すように、第２半導体デバイスＱ４上に配置された第２上面板電極２２4を備えている。ここで、第２上面板電極２２4は、第１上面板電極２２1と共通領域として形成可能であり、例えば、第２セラミック基板１０2の表面上に配置された第１銅プレート層１０2ａの共通の電極パターンＳ（Ａ１）・Ｄ（Ｋ４）として形成されていても良い。
また、第３の実施の形態に係るパワーモジュール半導体装置１において、第１柱状電極２０1および第２柱状電極２０4は、図２３に示すように、いずれも固相拡散接合によって互いに接合される複数の層電極を備えている。
ここで、第１柱状電極２０1と第１上面板電極２２1は、例えば、固相拡散接合によって互いに接合される。
第２セラミック基板１０2は、第１上面板電極２２1および第１上面板電極２２1と共通の第２上面板電極２２4上に配置されている。
また、第１半導体デバイスＱ１のゲートパッド電極ＧＰ１は、ゲートボンディングワイヤＧＷ１を介してゲート信号端子電極Ｇ１に接続され、第２半導体デバイスＱ４のゲートパッド電極ＧＰ４は、ゲートボンディングワイヤＧＷ４を介してゲート信号端子電極Ｇ４に接続されている。ここで、ゲート信号端子電極Ｇ１は、第２の実施の形態と同様に、第１セラミック基板１０1上に配置されているが、ゲート信号端子電極Ｇ４は、第２セラミック基板１０2に配置されている。
また、第１半導体デバイスＱ１は、裏面上にドレイン電極３６1を備え、ドレイン電極３６1と第１セラミック基板１０1の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ１）の間がドレイン固相拡散接合層を介して固相拡散接合され、同様に、第２半導体デバイスＱ４は、裏面上にドレイン電極３６4を備え、ドレイン電極３６4と第２セラミック基板１０2表面上に配置された第１銅プレート層１０ａの第２パターンＤ（Ｋ４）の間がドレイン固相拡散接合層を介して固相拡散接合されていても良い。
また、第３の実施の形態に係るパワーモジュール半導体装置１は、図２３に示すように、第１セラミック基板１０1を搭載する第１ヒートシンク２００1、および第２セラミック基板１０2上に搭載する第２ヒートシンク２００2を備えていても良い。１
また、第３の実施の形態に係るパワーモジュール半導体装置１において、第１セラミック基板１０1の裏面上に配置された第２銅プレート層１０1ｂと第１ヒートシンク２００1の間が、半田層を介して接合され、第２セラミック基板１０2の裏面上に配置された第２銅プレート層１０2ｂと第２ヒートシンク２００2の間が、半田層を介して接合されていても良い。
また、第３の実施の形態に係るパワーモジュール半導体装置１において、第１セラミック基板１０1の裏面上に配置された第２銅プレート層１０1ｂと第１ヒートシンク２００1の隙間、および第２セラミック基板１０2の裏面上に配置された第２銅プレート層１０2ｂと第２ヒートシンク２００2の隙間を、熱伝導率の高いシリコングリース２００ｄなどで埋めても良い。
以上の説明において、固相拡散接合層の形成条件は、第１に実施の形態と同様である。また、一部若しくはすべての固相拡散接合層を同時に形成しても良い。すべての固相拡散接合層を同時に形成する際には、加熱工程と同時に加圧する。
第３の実施の形態に係るパワーモジュール半導体装置１においては、図２３に示すように、第１上面板電極２２1および第２上面板電極２２4は共通領域として形成可能である。このため、第１上面板電極２２1および第２上面板電極２２4間を離隔する必要が無い。このため、第１半導体デバイスＱ１・第２半導体デバイスＱ４間の距離Ｌ２をＬ１に比べて短縮可能である。したがって、第３の実施の形態に係るパワーモジュール半導体装置においては、第２の実施の形態に比べ、更に小型化が可能である。また、第１上面板電極２２1および第２上面板電極２２4は共通領域として形成可能であるため、第１半導体デバイスＱ１のソース電極パターンＳ（Ａ１）と第２半導体デバイスＱ４のドレイン電極パターンＤ（Ｋ４）との間の距離を短縮可能である。したがって、図３に示すようなインバータ回路において、第１半導体デバイスＱ１のソース電極パターンＳ（Ａ１）と第２半導体デバイスＱ４のドレイン電極パターンＤ（Ｋ４）との間の寄生インダクタンスＬpの値を低減することができ、この寄生インダクタンスＬpによって発生する出力端子電極Ｕ上の電圧変動分Ｌpｄｉ／ｄｔを抑制することができる。
（変形例１）
第３の実施の形態の変形例１に係るパワーモジュール半導体装置１は、図２４に示すように、第１柱状電極２０1が逆台形形状を備え、第２柱状電極２０4が台形形状を備えている。その他の構成は、第３の実施の形態と同様である。
（変形例２）
第３の実施の形態の変形例２に係るパワーモジュール半導体装置１は、図２５に示すように、第１柱状電極２０1が逆テーパー形状を備え、第２柱状電極２０4がテーパー形状を備えている。その他の構成は、第３の実施の形態と同様である。
尚、第３の実施の形態のさらに別の変形例に係るパワーモジュール半導体装置として、第１柱状電極が逆ステップテーパー形状を備え、第２柱状電極がステップテーパー形状を備えていても良い。その他の構成は、第３の実施の形態と同様である。
第３の実施の形態およびその変形例１〜２によれば、熱抵抗を改善したパワーモジュール半導体装置を提供することができる。
[第４の実施の形態]
第４の実施の形態に係るパワーモジュール半導体装置１の模式的平面パターン構成は、図２６に示すように表され、図２６のゲートドライバ端子ＧＤ１・ＧＤ４が延伸する方向に沿う模式的断面構造は、図２７に示すように表される。また、図２６〜図２７に対応するインバータの模式的回路構成は、図２９に示すように表される。
第４の実施の形態に係るパワーモジュール半導体装置１は、図２６〜図２７および図２９に示すように、セラミック基板１０の表面上に配置され、第１半導体デバイスＱ１を駆動するゲートドライバＧＤＲ１を備える。
また、第４の実施の形態に係るパワーモジュール半導体装置１は、図２６〜図２７および図２９に示すように、セラミック基板１０の表面上に配置され、第２半導体デバイスＱ４を駆動するゲートドライバＧＤＲ４を備える。
ここで、ゲートドライバ端子ＧＤ１は、例えば、フィードバック端子ＦＢ、電源電圧端子Ｖcc、信号入力端子Ｖinおよび共通端子ＣＯＭを備え、ゲートドライバ端子ＧＤ４は、エラー出力端子Ｆo、端子Ｇnd、コンデンサ入力端子Ｃin、信号入力端子Ｖinおよび電源電圧端子Ｖccを備えていても良く、ハーフブリッジ回路の動作制御に必要な別の機能を持つ端子に接続されていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１において、ゲートドライバＧＤＲ１・ＧＤＲ４のパッケージ材は、ＣＴＥ調整用のエポキシ系樹脂もしくはシリコーン系樹脂で形成されていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１においても、図２６〜図２７および図２９に示すように、第１柱状電極２０1は、第１半導体デバイスＱ１の第１ソースパッド電極ＳＰ１上に配置され、第１半導体デバイスＱ１から離隔するにしたがって相対的に断面積が大きくなる。ここで、第１柱状電極２０1は、ソースパッド電極ＳＰ１と固相拡散接合によって互いに接合されていても良い。
また、第２柱状電極２０4は、第２半導体デバイスＱ４の第２ソースパッド電極ＳＰ４上に配置され、第２半導体デバイスＱ４から離隔するにしたがって相対的に断面積が大きくなる。ここで、第２柱状電極２０4は、ソースパッド電極ＳＰ４と固相拡散接合によって互いに接合されていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１において、第１柱状電極２０1および第２柱状電極２０4は、図２７に示すように、いずれも固相拡散接合によって互いに接合される複数の層電極を備えている。
ここで、第１柱状電極２０1と第１上面板電極２２1は、例えば、固相拡散接合によって互いに接合され、同様に、第２柱状電極２０4と第２上面板電極２２4も、固相拡散接合によって互いに接合されていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１は、図２６〜図２７および図２９に示すように、第２パターンＤ（Ｋ４）上に配置され、配線兼ＣＴＥ調整用の第３柱状電極１８1を備えている。また、第１上面板電極２２1は延在されて、第３柱状電極１８1に接続されている。
また、第４の実施の形態に係るパワーモジュール半導体装置１は、図２６〜図２７および図２９に示すように、接地パターンＥＰ上に配置され、配線兼ＣＴＥ調整用の第４柱状電極１８4を備えている。また、第２上面板電極２２4は延在されて、第４柱状電極１８4に接続されている。
また、第１半導体デバイスＱ１は、裏面上にドレイン電極３６1を備え、ドレイン電極３６1と第１セラミック基板１０1の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ１）の間がドレイン固相拡散接合層を介して固相拡散接合され、同様に、第２半導体デバイスＱ４は、裏面上にドレイン電極３６4を備え、ドレイン電極３６4と第１セラミック基板１０1の表面上に配置された第１銅プレート層１０ａの第２パターンＤ（Ｋ４）の間がドレイン固相拡散接合層を介して固相拡散接合されていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１は、図２０と同様に、第１セラミック基板１０1を搭載するヒートシンク２００を備えていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１において、第１セラミック基板１０の裏面上に配置された第２銅プレート層１０ｂ（ヒートスプレッダ）とヒートシンク２００の間が、半田層を介して接合されていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１において、第１セラミック基板１０の裏面上に配置された第２銅プレート層１０ｂとヒートシンク２００の隙間を、熱伝導率の高いシリコングリース２００ｄなどで埋めても良い。
以上の説明において、固相拡散接合層の形成条件は、第１に実施の形態と同様である。また、一部若しくはすべての固相拡散接合層を同時に形成しても良い。すべての固相拡散接合層を同時に形成する際には、加熱工程と同時に加圧する。
第４の実施の形態に係るパワーモジュール半導体装置１において、第１柱状電極２０1および第２柱状電極２０4が逆台形形状、逆テーパー形状若しくは逆ステップテーパー形状のいずれかの構成を備えていても良い。
また、第４の実施の形態に係るパワーモジュール半導体装置１において、第１樹脂層１２ｕの厚さは、第２樹脂層１２ｄの厚さよりも厚く形成されている。
また、セラミック基板１０の表面上に配置された部材の線熱膨張係数ＣＴＥｕは、セラミック基板１０の裏面上に配置された部材の線熱膨張係数ＣＴＥdよりも低く形成されている。セラミック基板１０の表面上に配置された部材の発生応力と、セラミック基板１０の裏面上に配置された部材の発生応力がバランスするように、セラミック基板１０の表面上に配置された部材と裏面上に配置された部材のＣＴＥを調整するためである。
また、第４の実施の形態に係るパワーモジュール半導体装置１において、第１樹脂層１２ｕは、複数の樹脂層の積層構造で形成されていても良い。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置と同様であるため、重複説明は省略する。
第４の実施の形態によれば、熱抵抗を改善したパワーモジュール半導体装置を提供することができる。
[第５の実施の形態]
第５の実施の形態に係るパワーモジュール半導体装置１の模式的平面パターン構成は、図２８に示すように表される。また、図２８に対応するインバータの模式的回路構成は、図２９と同様に表される。第５の実施の形態に係るパワーモジュール半導体装置は、第４の実施の形態とは異なる平面パターン構成を備える。
第５の実施の形態に係るパワーモジュール半導体装置１は、図２８および図２９に示すように、セラミック基板１０の表面上に配置され、第１半導体デバイスＱ１を駆動するゲートドライバＧＤＲ１を備える。
また、第５の実施の形態に係るパワーモジュール半導体装置１は、図２８および図２９に示すように、セラミック基板１０の表面上に配置され、第２半導体デバイスＱ４を駆動するゲートドライバＧＤＲ４を備える。
ここで、ゲートドライバ端子ＧＤ１は、例えば、フィードバック端子ＦＢ、電源電圧端子Ｖcc、信号入力端子Ｖinおよび共通端子ＣＯＭを備え、ゲートドライバ端子ＧＤ４は、エラー出力端子Ｆo、端子Ｇnd、コンデンサ入力端子Ｃin、信号入力端子Ｖinおよび電源電圧端子Ｖccを備えていても良く、ハーフブリッジ回路の動作制御に必要な別の機能を持つ端子に接続されていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１において、ゲートドライバＧＤＲ１・ＧＤＲ４のパッケージ材は、ＣＴＥ調整用のエポキシ系樹脂もしくはシリコーン系樹脂で形成されていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１においても、図２８〜図２９に示すように、第１柱状電極２０1は、第１半導体デバイスＱ１の第１ソースパッド電極ＳＰ１上に配置され、第１半導体デバイスＱ１から離隔するにしたがって相対的に断面積が大きくなる。ここで、第１柱状電極２０1は、ソースパッド電極ＳＰ１と固相拡散接合によって互いに接合されていても良い。
また、第２柱状電極２０4は、第２半導体デバイスＱ４の第２ソースパッド電極ＳＰ４上に配置され、第２半導体デバイスＱ４から離隔するにしたがって相対的に断面積が大きくなる。ここで、第２柱状電極２０4は、ソースパッド電極ＳＰ４と固相拡散接合によって互いに接合されていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１において、第１柱状電極２０1および第２柱状電極２０4は、いずれも固相拡散接合によって互いに接合される複数の層電極を備えていても良い。
ここで、第１柱状電極２０1と第１上面板電極２２1は、例えば、固相拡散接合によって互いに接合され、同様に、第２柱状電極２０4と第２上面板電極２２4も、固相拡散接合によって互いに接合されていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１は、図２８〜図２９に示すように、第２パターンＤ（Ｋ４）上に配置され、配線兼ＣＴＥ調整用の第３柱状電極１８1を備えている。また、第１上面板電極２２1は延在されて、第３柱状電極１８1に接続されている。
また、第５の実施の形態に係るパワーモジュール半導体装置１は、図２８〜図２９に示すように、接地パターンＥＰ上に配置され、配線兼ＣＴＥ調整用の第４柱状電極１８4を備えている。また、第２上面板電極２２4は延在されて、第４柱状電極１８4に接続されている。
また、第１半導体デバイスＱ１は、裏面上にドレイン電極３６1を備え、ドレイン電極３６1と第１セラミック基板１０1の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ１）の間がドレイン固相拡散接合層を介して固相拡散接合され、同様に、第２半導体デバイスＱ４は、裏面上にドレイン電極３６4を備え、ドレイン電極３６4と第２セラミック基板１０1の表面上に配置された第１銅プレート層１０ａの第２パターンＤ（Ｋ４）の間がドレイン固相拡散接合層を介して固相拡散接合されていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１は、図２０と同様に、第１セラミック基板１０1を搭載するヒートシンク２００を備えていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１において、第１セラミック基板１０の裏面上に配置された第２銅プレート層１０ｂとヒートシンク２００の間が、半田層を介して接合されていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１において、第１セラミック基板１０の裏面上に配置された第２銅プレート層１０ｂとヒートシンク２００の隙間を、熱伝導率の高いシリコングリース２００ｄなどで埋めても良い。
以上の説明において、固相拡散接合層の形成条件は、第１に実施の形態と同様である。また、一部若しくはすべての固相拡散接合層を同時に形成しても良い。すべての固相拡散接合層を同時に形成する際には、加熱工程と同時に加圧する。
第５の実施の形態に係るパワーモジュール半導体装置１において、第１柱状電極２０1および第２柱状電極２０4が逆台形形状、逆テーパー形状若しくは逆ステップテーパー形状のいずれかの構成を備えていても良い。
また、第５の実施の形態に係るパワーモジュール半導体装置１において、第１樹脂層１２ｕの厚さは、第２樹脂層１２ｄの厚さよりも厚く形成されている。
また、セラミック基板１０の表面上に配置された部材の線熱膨張係数ＣＴＥｕは、セラミック基板１０の裏面上に配置された部材の線熱膨張係数ＣＴＥdよりも低く形成されている。セラミック基板１０の表面上に配置された部材の発生応力と、セラミック基板１０の裏面上に配置された部材の発生応力がバランスするように、セラミック基板１０の表面上に配置された部材と裏面上に配置された部材のＣＴＥを調整するためである。
また、第５の実施の形態に係るパワーモジュール半導体装置１において、第１樹脂層１２ｕは、複数の樹脂層の積層構造で形成されていても良い。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置と同様であるため、重複説明は省略する。
第５の実施の形態によれば、熱抵抗を改善したパワーモジュール半導体装置を提供することができる。
第１〜５の実施の形態に係るパワーモジュール半導体装置１に適用可能な半導体デバイスの模式的平面パターン構成例１は、図３０（ａ）に示すように表され、図３０（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図３０（ｂ）に示すように表される。
また、第１〜５の実施の形態に係るパワーモジュール半導体装置１に適用可能な別の半導体デバイスの模式的平面パターン構成例２、図３１（ａ）に示すように表され、図３１（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造は、図３１（ｂ）に示すように表される。
図３０の平面パターン構成例では、デバイス表面上において、２個のソースパッド電極ＳＰ１・ＳＰ２と、１個のゲートパッド電極ＧＰと、２個のカレントセンスパッド電極ＣＳ１・ＣＳ２と、２個のソースセンスパッド電極ＳＳ１・ＳＳ２とを備え、周辺部および中央部には、ゲートフィンガー電極ＧＦが配置されている。ソースパッド電極ＳＰ１・ＳＰ２・ゲートパッド電極ＧＰ・カレントセンスパッド電極ＣＳ１・ＣＳ２・ソースセンスパッド電極ＳＳ１・ＳＳ２の表面を除くデバイス表面上には、ポリイミド樹脂などで形成される表面保護膜ＰＥが配置されている。また、ＩＩＩ−ＩＩＩ線に沿う方向のソースパッド電極ＳＰ１・ＳＰ２の幅は、Ｗ１・Ｗ１である。
図３１の平面パターン構成例では、デバイス表面上において、１個のソースパッド電極ＳＰと、１個のゲートパッド電極ＧＰと、２個のカレントセンスパッド電極ＣＳ１・ＣＳ２と、２個のソースセンスパッド電極ＳＳ１・ＳＳ２とを備え、周辺部および中央部には、ゲートフィンガー電極ＧＦが配置されている。ソースパッド電極ＳＰ・ゲートパッド電極ＧＰ・カレントセンスパッド電極ＣＳ１・ＣＳ２・ソースセンスパッド電極ＳＳ１・ＳＳ２の表面を除くデバイス表面上には、ポリイミド樹脂などで形成される表面保護膜ＰＥが配置されている。また、ＩＶ−ＩＶ線に沿う方向のソースパッド電極ＳＰの幅は、Ｗ２・Ｗ３である。
図３０および図３１の平面パターン構成においては、カレントセンスパッド電極ＣＳ１・ＣＳ２、ソースセンスパッド電極ＳＳ１・ＳＳ２は、必ずしも２個ずつ必要なわけではない。しかしながら、２個ずつ配置した方が半導体チップをモジュール半導体装置上に左右対称に並べたときに、カレントセンスパッド電極ＣＳ１・ＣＳ２、ソースセンスパッド電極ＳＳ１・ＳＳ２に対するワイヤボンディング設計が容易となる。
固相拡散接合技術などの接合方法では、半導体デバイスチップ上のゲートフィンガー電極ＧＦやガードリングがあると、そこに圧力が加わる。このため、柱状電極２０の半導体デバイスと接する表面に表面保護膜ＰＥを避けるための構造を備える必要がある。
柱状電極２０の半導体デバイスと接する表面に表面保護膜ＰＥを避けるための構造を備えることによって、柱状電極２０をソースパッド電極ＳＰ１・ＳＰ２に対して固相拡散接合を形成し易い形状にすることができる。この結果として、実施の形態に係るパワーモジュール半導体装置１の熱抵抗を低減し、電気抵抗を低減することができる。
図３０に示された半導体デバイスに搭載可能な柱状電極２０の模式的断面構造例１〜３は、図３２（ａ）〜（ｃ）に示すように表される。図３２（ａ）の例では、デバイスパターン中央部に配置されるゲートフィンガー電極ＧＦおよび表面保護膜ＰＥを避けるために、柱状電極２０の中央部に、底辺との角度θを有する三角形状の溝部を有する。ここで、角度θの値は、約４５°程度もしくは４５°よりも小さい角度であることが熱放散を有効に実施する上で望ましい。図３２（ｂ）の例では、柱状電極２０の中央部に半円形状の溝部を有する。図３２（ｃ）の例では、柱状電極２０の中央部に放物線形状の溝部を有する。
図３０に示された半導体デバイスに搭載可能な柱状電極２０の模式的断面構造例４〜６は、図３３（ａ）〜（ｃ）に示すように表される。図３３（ａ）の例では、デバイスパターン中央部に配置されるゲートフィンガー電極ＧＦおよび表面保護膜ＰＥを避けるために、柱状電極２０の中央部に、底辺との角度θを有する台形形状の溝部を有する。ここで、角度θの値は、約４５°程度もしくは４５°よりも小さい角度であることが熱放散を有効に実施する上で望ましい。図３３（ｂ）の例では、柱状電極２０の中央部に三角形状の溝部を有すると共に、両側面において逆テーパー形状を有する。図３３（ｃ）の例では、柱状電極２０の中央部に三角形状の溝部を有すると共に、両側面において逆ステップテーパー形状を有する。ここで、図３３（ｂ）および図３３（ｃ）の両側面における逆テーパー形状の広がり角度も約４５°程度もしくは４５°よりも小さい角度であることが熱放散を有効に実施する上で望ましい。
図３０に示された半導体デバイスに搭載可能な柱状電極２０の模式的断面構造例７〜８は、図３４〜図３５に示すように表される。図３４の例では、柱状電極２０の中央部に逆ステップテーパー形状の溝部を有すると共に、両側面においても逆ステップテーパー形状を有する。ここで、図３４の中央部および両側面における逆テーパー形状の広がり角度も約４５°程度もしくは４５°よりも小さい角度であることが熱放散を有効に実施する上で望ましい。
図３４の例では、柱状電極２０の中央部に逆ステップテーパー形状の溝部を有すると共に、両側面においても逆ステップテーパー形状を有する。
図３５の例では、柱状電極２０は、複数の層電極２０ａ・２０ｂ・２０ｃの積層構造で形成され、かつ層電極２０ａは、２０ａ１・２０ａ２の２つに分割されている。分割された層電極２０ａ１・２０ａ２は、それぞれソースパッド電極ＳＰ１・ＳＰ２に接続される。複数の層電極２０ａ・２０ｂ・２０ｃの積層構造および層電極２０ａ１・２０ａ２とソースパッド電極ＳＰ１・ＳＰ２との接続においては、固相拡散接合技術を適用可能である。
また、図３２〜図３４に示された構成例においても柱状電極２０とソースパッド電極ＳＰ１・ＳＰ２との接続においては、固相拡散接合技術を適用可能である。
また、図３２〜図３５に示された柱状電極２０の構成は、図３０の平面パターン構成を有する半導体デバイスに適用可能であるが、図３１の平面パターン構成を有する半導体デバイスにおいても寸法Ｗ２・Ｗ３を適宜選択することによって、同様に適用可能である。
以上説明したように、本発明によれば、熱抵抗を改善したパワーモジュール半導体装置を提供することができる。
[その他の実施の形態]
上記のように、第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のパワーモジュール半導体装置は、ＳｉＣパワー半導体モジュール、インテリジェントパワーモジュールなどパワーデバイス全般に利用可能であり、特にＳｉＣパワー半導体モジュールを使用した高パワー密度・大電力・高温動作を活かせる分野として、車載・太陽電池・産業機器・民生機器向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
１…パワーモジュール半導体装置
１０、１０1、１０2…セラミック基板
１０ａ、１０ｂ、１０1ａ、１０1ｂ、１０2ａ、１０2ｂ…銅プレート層
１２、１２ｕ、１２ｄ…樹脂層
１８1、１８4…柱状電極
２０、２０1、２０4…ソースコネクタ（柱状電極）
２０ａ、２０ｂ、２０ｃ、２０ｄ…層電極
２２、２２1、２２4…上面板電極
２４…ドレイン領域
２６…半導体基板
２８…ｐベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレイン電極
３８…ゲート電極
４４…層間絶縁膜
４６…蓄電池（Ｅ）
４８…コンバータ
５０…ゲートドライブ部
５２…パワーモジュール部
５４…三相モータ部
１００、Ｑ１、Ｑ４…半導体デバイス（ＳｉＣＭＯＳＦＥＴ）
２００、２００1、２００2…ヒートシンク
２００ａ、２００ｂ…金属層
２００ｃ…半田層
２００ｄ…シリコングリース
Ｃ…コンデンサ
Ｄ１〜Ｄ６…ダイオード
ＧＰ…ゲートパッド電極
ＧＦ…ゲートフィンガー電極
ＳＰ、ＳＰ１、ＳＰ２…ソースパッド電極
ＣＳ１、ＣＳ２…カレントセンスパッド電極
ＳＳ１、ＳＳ２…ソースセンスパッド電極
ＰＥ…表面保護膜
ＳＣＳ、ＳＣ１、ＳＣ２、ＳＣ３、ＳＣｎ…固相拡散接合層
ＧＤ１、ＧＤ４…ゲートドライバ端子
ＧＤＲ１、ＧＤＲ４…ゲートドライバ
ＧＷ１、ＧＷ４…ゲートボンディングワイヤ
Ｐ…ドレイン端子電極
Ｕ、Ｖ、Ｗ…出力端子電極
Ｎ…接地電位端子電極
Ｏ、Ｕ、Ｖ、Ｗ…出力端子電極
Ｇ１、Ｇ４…ゲート信号端子電極
Ｓ１、Ｓ４…ソース信号端子電極
Ａ１、Ａ４…アノード電極
Ｋ１、Ｋ４…カソード電極
Ｄ（Ｋ１）、Ｄ（Ｋ４）…ドレイン電極パターン
ＥＰ…接地パターン
ＦＢ…フィードバック端子
Ｖcc…電源電圧端子
Ｖin…信号入力端子
ＣＯＭ…共通端子
Ｆo…エラー出力端子
Ｇnd…接地端子
Ｃin…コンデンサ入力端子

Claims (40)

  1. セラミック基板と、
    前記セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、
    前記第１パターン上に配置された第１半導体デバイスと、
    前記第１半導体デバイス上に配置され、前記第１半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第１柱状電極と
    を備えることを特徴とするパワーモジュール半導体装置。
  2. 前記第１柱状電極は、複数の構成部材を備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  3. 前記第１柱状電極は、複数の層電極を備えることを特徴とする請求項２に記載のパワーモジュール半導体装置。
  4. 前記複数の層電極は、固相拡散接合によって互いに接合されることを特徴とする請求項３に記載のパワーモジュール半導体装置。
  5. 前記第１柱状電極は、前記半導体デバイスの近傍は、相対的に低線熱膨張係数の第１電極材料、前記半導体デバイスの上側では相対的に高熱伝導率で高電気伝導率の第２電極材料を備えることを特徴とする請求項２または３に記載のパワーモジュール半導体装置。
  6. 前記第１電極材料はＣｕＭｏ、前記第２電極材料はＣｕで形成されたことを特徴とする請求項５に記載のパワーモジュール半導体装置。
  7. 前記第１柱状電極は、均質の複数の構成部材を備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  8. 前記第１柱状電極は、複数層の層電極を備えることを特徴とする請求項７に記載のパワーモジュール半導体装置。
  9. 前記層電極は、固相拡散接合によって互いに接合されることを特徴とする請求項８に記載のパワーモジュール半導体装置。
  10. 前記第１柱状電極は、一体成型された形状を備えることを特徴とする請求項７に記載のパワーモジュール半導体装置。
  11. 前記第１柱状電極の角部分は、Ｒ面若しくはＣ面加工された曲面形状を有することを特徴とする請求項１０に記載のパワーモジュール半導体装置。
  12. 前記第１柱状電極は、逆台形形状、逆テーパー形状、若しくは逆ステップテーパー形状のいずれかを備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  13. 前記第１半導体デバイスは表面上にソースパッド電極を備え、前記第１柱状電極は、前記ソースパッド電極と固相拡散接合によって互いに接合されることを特徴とする請求項１〜１２のいずれか１項に記載のパワーモジュール半導体装置。
  14. 前記セラミック基板の表面上に、前記第１銅プレート層、前記第１半導体デバイスおよび前記第１柱状電極を被覆して配置された第１樹脂層と、
    前記セラミック基板の裏面上に配置された第２銅プレート層と、
    前記セラミック基板の裏面上に配置された第２樹脂層と
    を備えることを特徴とする請求項１〜１３のいずれか１項に記載のパワーモジュール半導体装置。
  15. 前記第１パターン上に前記第１半導体デバイスに隣接して配置された第１ダイオードを備えることを特徴とする請求項１〜１４のいずれか１項に記載のパワーモジュール半導体装置。
  16. 前記第１柱状電極上に配置され、かつ前記第１ダイオードのアノード電極に接続された第１上面板電極を備えることを特徴とする請求項１５に記載のパワーモジュール半導体装置。
  17. 前記第１銅プレート層の第２パターン上に配置された第２半導体デバイスを備えることを特徴とする請求項１〜１６のいずれか１項に記載のパワーモジュール半導体装置。
  18. 前記第１柱状電極と前記第１上面板電極は、固相拡散接合によって互いに接合されることを特徴とする請求項１７に記載のパワーモジュール半導体装置。
  19. 前記第２パターン上に前記第２半導体デバイスに隣接して配置された第２ダイオードを備えることを特徴とする請求項１７に記載のパワーモジュール半導体装置。
  20. 前記第２半導体デバイス上に配置され、前記第２半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第２柱状電極を備えることを特徴とする請求項１７に記載のパワーモジュール半導体装置。
  21. 前記第２柱状電極上に配置され、かつ前記第２ダイオードのアノード電極に接続された第２上面板電極を備えることを特徴とする請求項２０に記載のパワーモジュール半導体装置。
  22. 前記第２柱状電極と前記第２上面板電極は、固相拡散接合によって互いに接合されることを特徴とする請求項２１に記載のパワーモジュール半導体装置。
  23. 前記第２パターン上に配置され、線熱膨張係数調整用の第３柱状電極を備えることを特徴とする請求項１７〜２２のいずれか１項に記載のパワーモジュール半導体装置。
  24. 前記第１上面板電極は、前記第３柱状電極に接続されたことを特徴とする請求項２３に記載のパワーモジュール半導体装置。
  25. 前記第１銅プレート層の第３パターン上に配置され、線熱膨張係数調整用の第４柱状電極を備えることを特徴とする請求項１〜２４のいずれか１項に記載のパワーモジュール半導体装置。
  26. 前記第１パターンはドレイン端子電極に接続され、前記第２パターンは出力端子電極に接続され、前記第３パターンは、接地電位端子電極に接続されることを特徴とする請求項２５に記載のパワーモジュール半導体装置。
  27. 前記第１半導体デバイスは、裏面上にドレイン電極を備え、前記ドレイン電極と前記セラミック基板の表面上に配置された前記第１銅プレート層の間がドレイン固相拡散接合層を介して固相拡散接合されることを特徴とする請求項１〜２６のいずれか１項に記載のパワーモジュール半導体装置。
  28. 前記セラミック基板を搭載するヒートシンクをさらに備え、前記セラミック基板の裏面上に配置された前記第２銅プレート層と前記ヒートシンクの間が、半田層を介して接合されることを特徴とする請求項１〜２７のいずれか１項に記載のパワーモジュール半導体装置。
  29. 前記セラミック基板の表面上に配置され、前記第１半導体デバイスを駆動するゲートドライバを備えることを特徴とする請求項１〜２８のいずれか１項に記載のパワーモジュール半導体装置。
  30. 前記ゲートドライバのパッケージ材は、線熱膨張係数調整用のエポキシ系樹脂もしくはシリコーン系樹脂で形成されたことを特徴とする請求項２９に記載のパワーモジュール半導体装置。
  31. 前記第１樹脂層および前記第２樹脂層は、トランスファーモールド樹脂であることを特徴とする請求項１〜３０のいずれか１項に記載のパワーモジュール半導体装置。
  32. 第１セラミック基板と、
    前記第１セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、
    前記第１パターン上に配置され、表面に第１ソースパッド電極、裏面に第１ドレイン電極を有する第１半導体デバイスと、
    前記第１半導体デバイスの前記第１ソースパッド電極上に配置され、前記第１半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第１柱状電極と、
    前記第１銅プレート層の第２パターン上に配置され、表面に第２ソースパッド電極、裏面に第２ドレイン電極を有する第２半導体デバイスと、
    前記第２半導体デバイスの前記第２ソースパッド電極上に配置され、前記第２半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第２柱状電極と、
    前記第１柱状電極および前記第２柱状電極上に配置された第２セラミック基板と
    を備えることを特徴とするパワーモジュール半導体装置。
  33. 前記第１セラミック基板を搭載する第１ヒートシンクと、
    前記第２セラミック基板上に搭載する第２ヒートシンクと
    を備えることを特徴とする請求項３２に記載のパワーモジュール半導体装置。
  34. 前記第１柱状電極および前記第２柱状電極は、いずれも固相拡散接合によって互いに接合される複数の層電極を備えることを特徴とする請求項３２または３３に記載のパワーモジュール半導体装置。
  35. 前記第１柱状電極および前記第２柱状電極は、逆台形形状、逆テーパー形状、若しくは逆ステップテーパー形状のいずれかを備えることを特徴とする請求項３２または３３に記載のパワーモジュール半導体装置。
  36. 第１セラミック基板と、
    前記第１セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、
    前記第１パターン上に配置され、表面に第１ソースパッド電極、裏面に第１ドレイン電極を有する第１半導体デバイスと、
    前記第１半導体デバイスの前記第１ソースパッド電極上に配置され、前記第１半導体デバイスから離隔するにしたがって相対的に断面積が大きくなる第１柱状電極と、
    前記第１銅プレート層の第２パターン上に配置され、前記第２パターンから離隔するにしたがって相対的に断面積が小さくなる第２柱状電極と、
    前記第２柱状電極上に配置され、裏面に第２ソースパッド電極、表面に第２ドレイン電極を有する第２半導体デバイスと、
    前記第１柱状電極および前記第２半導体デバイス上に配置された第２セラミック基板と
    を備えることを特徴とするパワーモジュール半導体装置。
  37. 前記第１セラミック基板を搭載する第１ヒートシンクと、
    前記第２セラミック基板上に搭載する第２ヒートシンクと
    を備えることを特徴とする請求項３６に記載のパワーモジュール半導体装置。
  38. 前記第１柱状電極および前記第２柱状電極は、いずれも固相拡散接合によって互いに接合される複数の層電極を備えることを特徴とする請求項３６または３７に記載のパワーモジュール半導体装置。
  39. 前記第１柱状電極は、逆台形形状、逆テーパー形状、若しくは逆ステップテーパー形状のいずれかを備え、前記第２柱状電極は、台形形状、テーパー形状、若しくはステップテーパー形状のいずれかを備えることを特徴とする請求項３６または３７に記載のパワーモジュール半導体装置。
  40. 前記半導体デバイスには、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスであることを特徴とする請求項１〜３９のいずれか１項に記載のパワーモジュール半導体装置。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016012659A (ja) * 2014-06-30 2016-01-21 株式会社日立製作所 半導体装置およびその製造方法
JP2017135262A (ja) * 2016-01-28 2017-08-03 株式会社村田製作所 半導体モジュール
WO2018047485A1 (ja) * 2016-09-06 2018-03-15 ローム株式会社 パワーモジュールおよびインバータ装置
WO2018078705A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 半導体装置及びその製造方法
JP2018088531A (ja) * 2016-11-24 2018-06-07 住友電気工業株式会社 半導体モジュール
JP2018160501A (ja) * 2017-03-22 2018-10-11 株式会社デンソー 半導体装置
US10325895B2 (en) 2016-09-27 2019-06-18 Mitsubishi Electric Corporation Semiconductor module
US10483216B2 (en) 2014-06-13 2019-11-19 Rohm Co., Ltd. Power module and fabrication method for the same
WO2019244492A1 (ja) * 2018-06-18 2019-12-26 富士電機株式会社 半導体装置
WO2021149452A1 (ja) * 2020-01-21 2021-07-29 ローム株式会社 半導体装置
WO2021176996A1 (ja) * 2020-03-04 2021-09-10 ローム株式会社 半導体装置および半導体装置の製造方法
WO2022162871A1 (ja) * 2021-01-29 2022-08-04 サンケン電気株式会社 両面冷却パワーモジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JP2005064441A (ja) * 2003-07-29 2005-03-10 Fuji Electric Holdings Co Ltd 半導体装置
JP2007311441A (ja) * 2006-05-17 2007-11-29 Hitachi Ltd パワー半導体モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JP2005064441A (ja) * 2003-07-29 2005-03-10 Fuji Electric Holdings Co Ltd 半導体装置
JP2007311441A (ja) * 2006-05-17 2007-11-29 Hitachi Ltd パワー半導体モジュール

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015002815B4 (de) 2014-06-13 2022-06-15 Rohm Co., Ltd. Leistungsmodul und Herstellungsverfahren dafür
US10483216B2 (en) 2014-06-13 2019-11-19 Rohm Co., Ltd. Power module and fabrication method for the same
JP2016012659A (ja) * 2014-06-30 2016-01-21 株式会社日立製作所 半導体装置およびその製造方法
JP2017135262A (ja) * 2016-01-28 2017-08-03 株式会社村田製作所 半導体モジュール
WO2018047485A1 (ja) * 2016-09-06 2018-03-15 ローム株式会社 パワーモジュールおよびインバータ装置
US10325895B2 (en) 2016-09-27 2019-06-18 Mitsubishi Electric Corporation Semiconductor module
WO2018078705A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 半導体装置及びその製造方法
CN109844936A (zh) * 2016-10-24 2019-06-04 三菱电机株式会社 半导体装置及其制造方法
JPWO2018078705A1 (ja) * 2016-10-24 2019-06-24 三菱電機株式会社 半導体装置及びその製造方法
US10707141B2 (en) 2016-10-24 2020-07-07 Mitsubishi Electric Corporation Semiconductor device and manufacturing method thereof
CN109844936B (zh) * 2016-10-24 2023-12-15 三菱电机株式会社 半导体装置及其制造方法
JP2018088531A (ja) * 2016-11-24 2018-06-07 住友電気工業株式会社 半導体モジュール
JP2018160501A (ja) * 2017-03-22 2018-10-11 株式会社デンソー 半導体装置
WO2019244492A1 (ja) * 2018-06-18 2019-12-26 富士電機株式会社 半導体装置
US11094638B2 (en) 2018-06-18 2021-08-17 Fuji Electric Co., Ltd. Semiconductor device
JP7014298B2 (ja) 2018-06-18 2022-02-01 富士電機株式会社 半導体装置
JPWO2019244492A1 (ja) * 2018-06-18 2020-12-17 富士電機株式会社 半導体装置
WO2021149452A1 (ja) * 2020-01-21 2021-07-29 ローム株式会社 半導体装置
WO2021176996A1 (ja) * 2020-03-04 2021-09-10 ローム株式会社 半導体装置および半導体装置の製造方法
WO2022162871A1 (ja) * 2021-01-29 2022-08-04 サンケン電気株式会社 両面冷却パワーモジュール

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