次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
(比較例)
比較例に係るパワーモジュール半導体装置は、図1に示すように、貫通電極を備えるセラミック基板10上に実装される。セラミック基板10は、DBC基板、DBA基板などを使用している。
比較例に係るパワーモジュール半導体装置は、図1に示すように、セラミック基板10上にフリップチップに半導体デバイスQが配置されている。すなわち、半導体デバイスQのソースパターン電極SPは、セラミック基板10の貫通電極からなるソース端子電極STと金属層10aおよび接合層19Sを介して接続される。半導体デバイスQのゲートパターン電極GPは、セラミック基板10上に配置され、貫通電極GPTを介して裏面の金属層10bと接続された別の金属層10aに接合層19Gを介して接続される。
一方、半導体デバイスQのドレイン電極(図示省略)は、接合層19Dを介して、ドレイン端子電極DTと接続される。ここで、接合層19S・19G・19Dは、半田層、金属粒子接合層などで構成可能である。
比較例1に係るパワーモジュール半導体装置において適用される貫通金属パターン(GPT・ST)を有するセラミック基板10は、信号配線の妨げになり、信号配線の配置は複雑になる。すなわち、比較例1に係るパワーモジュール半導体装置においては、図1に示すように、貫通金属パターン(GPT・ST)を有するため、ワイヤレス構造を実現可能であるが、基板表面配線構造を採用せざるを得ない。
比較例に係るパワーモジュール半導体装置においては、信号端子を半田付けでDBC基板、DBA基板などに付けるため、半田層を介することにより、電気抵抗と熱抵抗が上昇し、大きな損失を引き起こす可能性がある。
また、パワーモジュール半導体装置を導通する電流がDBC基板、DBA基板上に形成される金属パターンの厚さに左右され易い。すなわち、比較例に係るパワーモジュール半導体装置においては、表面の銅箔パターンなどからなる金属層10a、10bに電流が導通するため、この銅箔パターンの寸法(厚さと幅)によって電流が制限される。
比較例に係るパワーモジュール半導体装置は、最終工程として樹脂モールドが必要になるが、モールド樹脂材がパワーモジュール半導体装置全体にわたってうまく充填できず、チップ周囲にボイドを作る可能性が高い。それによる耐圧破壊が生ずる可能性もある。
[第1の実施の形態]
第1の実施の形態に係るパワーモジュール半導体装置において、ソース端子電極ST側から見た模式的平面パターン構成は、図2(a)に示すように表され、図2(a)のI−I線に沿う模式的断面構造は、図2(b)に示すように表される。図2(a)および図2(b)においては、多層化された絶縁基板の図示は省略し、半導体デバイスQ部分の接続構造を示している。
第1の実施の形態に係るパワーモジュール半導体装置は、金属基板で形成されたドレイン端子電極DTと、ドレイン端子電極DT上に接合層18Dを介して配置された半導体デバイスQと、半導体デバイスQ上に配置されたゲートパターン電極GP・ソースセンスパターン電極SSP・電流センスパターン電極CSPおよびソースパターン電極SPと、ソースパターン電極SP上に接合層18Sを介して配置されたソース端子電極STとを備える。ゲートパターン電極GPは接合層18Gを介してゲート信号配線電極GLに接続される。ソースセンスパターン電極SSP・電流センスパターン電極CSPについても同様にソースセンス配線電極SSL・電流センス配線電極CSL(図3・図4参照)に接続される。
第1の実施の形態に係るパワーモジュール半導体装置において、ドレイン端子電極DT側から見た模式的平面パターン構成は、図3(a)に示すように表され、図3(a)のII−II線に沿う模式的断面構造は、図3(b)に示すように表される。
第1の実施の形態に係るパワーモジュール半導体装置は、多層化された絶縁基板12(121・122・123)内に実装される。絶縁基板12(121・122・123)は、例えば、有機絶縁シートからなる有機基板を多層化して形成することができる。また、セラミック基板を多層化して形成しても良い。
第1の実施の形態に係るパワーモジュール半導体装置は、図3(a)および図3(b)に示すように、順次積層化された第1〜第3絶縁基板12(121・122・123)と、第1絶縁基板121内にフリップチップに配置された半導体デバイスQと、第2絶縁基板122内に配置され、半導体デバイスQ上に、平面視で半導体デバイスQ内に配置されたパターン電極SPと、第3絶縁基板123内に配置され、パターン電極SPと第1接合層18Sを介して接続され、平面視で前記半導体デバイス外部まで延在可能な第1電力系端子電極と、第1絶縁基板121の第2絶縁基板122と接する面と反対側の面に配置され、第2接合層18Dを介して半導体デバイスQと接続される第2電力系端子電極とを備える。
また、第3絶縁基板内123に配置され、パターン電極GPと第1接合層18Gを介して接続される信号系配線電極GLを備える。
第1電力系端子電極はソース端子電極STであり、第2電力系端子電極は、ドレイン端子電極DTであっても良い。
信号系配線電極は、ゲート信号配線電極GLの他に、ソースセンス配線電極SSL若しくは電流センス配線電極CSLを備えていても良い。
パターン電極は、ゲートパターン電極GPまたはソースパターン電極SPである。
第1接合層18G・18Sおよび第2接合層18Dは、半田層、金属粒子接合層、液相拡散(TLP:Transient Liquid Phase)接合層、固相拡散接合層のいずれかで構成される。
第1の実施の形態に係るパワーモジュール半導体装置は、図3(a)および図3(b)に示すように、順次積層化された第1〜第3絶縁基板12(121・122・123)と、第1絶縁基板121内にフリップチップに配置された半導体デバイスQと、第2絶縁基板122内に配置され、半導体デバイスQ上に配置されたゲートパターン電極GP・ソースパターン電極SPと、第3絶縁基板123内に配置され、ゲートパターン電極GP・ソースパターン電極SPと接合層18G・18Sを介して接続されるゲート信号配線電極GL・ソース端子電極STと、絶縁基板121の絶縁基板122と接する面と反対側の面に配置され、接合層18Dを介して半導体デバイスQと接続されるドレイン端子電極DTとを備える。
また、第2絶縁基板122内には、半導体デバイスQ上に配置されたソースセンスパターン電極SSPおよび電流センスパターン電極CSPを備えていても良い。
また、第3絶縁基板123内には、更に、ソースセンスパターン電極SSP・電流センスパターン電極CSPと接合層18SS・18CS(図示省略)を介して接続されるソースセンス配線電極SSL・電流センス配線電極CSLを備えていても良い。
第1の実施の形態に係るパワーモジュール半導体装置においては、図3(a)および図3(b)に示すように、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、半導体デバイスQの主表面から図り、実質的にほぼ同等の高さに設定され、ソースセンス端子電極SST・ゲート信号端子電極GT・電流センス端子電極CSTは、第3絶縁基板123の実質的にほぼ同等の高さから外部に取り出されていても良い。
第1の実施の形態の変形例に係るパワーモジュール半導体装置の模式的平面パターン構成は、図4(a)に示すように表され、図4(a)のIII−III線に沿う模式的断面構造は、図4(b)に示すように表される。
第1の実施の形態の変形例に係るパワーモジュール半導体装置においては、図4(a)および図4(b)に示すように、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、半導体デバイスQの主表面から図り、異なる高さに設定され、ソースセンス端子電極SST・ゲート信号端子電極GT・電流センス端子電極CSTは、第3絶縁基板123の異なる高さから外部に取り出されていても良い。その他の構成は、第1の実施の形態と同様である。
第1の実施の形態およびその変形例に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123)によって、半導体デバイスQの全体が囲い込まれている。このため、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLなどの信号端子は、この絶縁基板12に埋め込まれることで保護可能になされている。
また、第1の実施の形態およびその変形例に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123)によって、同一材料からなる多層化された絶縁基板12内に、相対的に薄い金属パターンからなるゲートパターン電極GP・ソースパターン電極SPと相対的に厚い金属パターンからなるソース端子電極ST・ゲート信号配線電極GL・ソースセンス配線電極SSL・電流センス配線電極CSLを混在して配置可能である。
また、このような混在する構造を採用することによって、ゲート信号配線電極GL・ソースセンス配線電極SSL・電流センス配線電極CSLなどの配線距離を相対的に短縮することができるため、ゲート信号のオン/オフにおけるアンマッチングおよび電気抵抗の増加を回避することができる。
また、第1の実施の形態およびその変形例に係るパワーモジュール半導体装置においては、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLなどの信号系端子が埋め込み配線構造を有するため、絶縁基板12と一体化され、ソース端子電極ST・ドレイン端子電極DTなどの電力系端子が半導体デバイスQに対する天板(板電極構造)として一体化構成することができる。
第1の実施の形態に係るパワーモジュール半導体装置においては、多層化された絶縁基板121・122・123が半導体デバイスQを保護する役割を果たすため、通常の樹脂材を用いる樹脂モールドを必要としない。このため、樹脂充填不足による絶縁破壊を防ぐことができる。また、樹脂モールド工程を省くことができるため、製造上の簡単化を図ることができる。
第1の実施の形態に係るパワーモジュール半導体装置においては、ソース端子電極ST・ドレイン端子電極DTなどは、相対的に厚い金属パターンからなり、例えば、厚さ1mm以上の金属板が入出力端子にもなるため、半田接合層による電気・熱抵抗の増加を回避することができる。また、導通電流が金属パターンの厚さに左右されることなく大電流を導通可能であるため、パワーモジュール半導体装置のパワー密度を向上することができる。
(製造方法)
第1の実施の形態に係るパワーモジュール半導体装置の製造方法は、
(a)順次積層化される第1乃至第3の絶縁基板12(121・122・123)を形成する工程と、
(b)半導体デバイスQ上にゲートパターン電極GPおよびソースパターン電極SPを形成する工程と、
(c)半導体デバイスQをフリップチップに第1絶縁基板121内に配置する工程と、
(d)第3絶縁基板123内にゲート信号配線電極GLおよび第1電力系端子電極STを配置する工程と、
(e)第2絶縁基板122内において、第1接合層18G・18Sを介してゲート信号配線電極GLおよび第1電力系端子電極STとゲートパターン電極GPおよびソースパターン電極SPとを接続する工程と、
(f)第2電力系端子電極DTを第1絶縁基板121の第2絶縁基板122と対向する面と反対側の面に配置し、第2接合層18Dを介して半導体デバイスQと接続する工程とを有する。
また、上記の工程(b)において、半導体デバイスQ上にソースセンスパターン電極SSP・電流センスパターン電極CSPを形成する工程を実施しても良い。
また、上記の工程(d)において、第3絶縁基板123内にソースセンス配線電極SSL・電流センス配線電極CSLを配置する工程を実施しても良い。
また、上記の工程(e)において、同時に他の接合層(図示省略)を介して、ソースセンスパターン電極SSP・電流センスパターン電極CSPとソースセンス配線電極SSL・電流センス配線電極CSLとを接続する工程を実施しても良い。
また、電力系端子電極DTを半導体デバイスQと接続する工程は、ゲート信号配線電極GLおよび第1電力系端子電極STとゲートパターン電極GPおよびソースパターン電極SPとを接続する工程と同時に実施しても良い。
また、第2電力系端子電極DTを半導体デバイスQと接続する工程は、ゲート信号配線電極GLおよび第1電力系端子電極STとゲートパターン電極GPおよびソースパターン電極SPとを接続する工程の後に実施しても良い。
ここで、接合層18S・18G・18Dは、半田層、金属粒子接合層、液相拡散接合層、固相拡散接合層で構成可能である。
なお、第1の実施の形態に係るパワーモジュール半導体装置の製造方法において、接合層18S・18G・18Dを金属粒子接合層で形成する際には、
(a)例えば、Si系、SiC系、GaN系などの半導体デバイスQの表面に、銀ナノ粒子接合層などの金属微粒子接着剤を塗布する工程と、
(b)半導体デバイスQを裏返し、素子サイズと同じ大きさを有する溝(第1絶縁基板121内に形成される)に入れて、200℃以上、5分間以上加圧焼成を行う工程と、
(c)半導体デバイスQのドレイン側の表面に対しても同様に銀ナノ粒子接合層などの金属微粒子接着剤を塗布する工程と、
(d)順次積層化される第1〜第3の絶縁基板12(121・122・123)と半導体デバイスQおよび各配線構造との隙間に高耐熱樹脂を充填する工程と、
(e)半導体デバイスQのドレイン側の表面上にドレイン端子電極DT(金属板)を配置して、200℃以上、5分間以上加圧焼成を行う工程とを有する。
(金属粒子接合)
第1の実施の形態に係るパワーモジュール半導体装置は、次の(a)〜(c)の工程により製造することができる。
(a)パワーモジュール半導体装置において対向する所定の部材の何れか一方(例えば、ソース端子電極ST・ドレイン端子電極DT)に導電性粒子を含むペースト層を塗布する工程、
(b)ペースト層を介して他の部材(例えば、半導体デバイスQ)を当接させる工程、
(c)当接状態においてペースト層を所定温度で焼成して、対向する所定の部材を接合する工程。
まず、ソース端子電極ST・ドレイン端子電極DTなどの金属基板の表面に導電性粒子を含むペーストの一種としての銀微粒子ペースト層をスクリーン印刷の手法等により塗布する。
次いで、塗布された銀微粒子ペースト層上に半導体デバイスQを載置する。
次に、温風を吹き付けるなどして、銀微粒子ペースト層の予備加熱を行う。なお、予備加熱の条件としては、例えば50℃で数時間加熱するなどの条件が挙げられる。
次いで、プレス装置によって加圧(例えば、10MPa)しながら銀微粒子ペースト層の焼成を行う。
焼成条件としては、例えば300℃で10分加熱するなどの条件が挙げられる。
(ペースト層の塗布工程)
前記工程(a)に係るペースト層を対向する所定の部材の何れか一方に導電性粒子を含むペースト層を塗布する工程は、次の(a1)〜(a4)の工程を備えるようにできる。
(a1)一方の部材上に開口部を有するマスクを位置合わせして重ね合わせる工程、
(a2)マスクの上にペースト層を堆積する工程、
(a3)スキージによってペースト層をマスクの開口部に充填する工程、
(a4)マスクを取り除く工程。
そして、マスクを取り除くと、金属基板(例えば、ソース端子電極ST・ドレイン端子電極DT)上にペースト層が形成される。
第1の実施の形態に係るパワーモジュール半導体装置の製造方法では、ペースト層における金属微粒子の濃度は、例えば、約81重量%以下となっているので、適度な硬さ、粘度を有し、良好な延展性を有する。そのため、形成されたペースト層(接合層)の表面は、良好な平坦性を備える。
これにより、ペースト層上に、半導体デバイスQを載置した際に、接合界面近傍にボイドが発生しない、いわゆるボイドフリーを実現することができる。
(銀ナノペーストおよびその焼結体)
第1の実施の形態に係るパワーモジュール半導体装置において、接合層18S・18G・18Dは、導電性粒子を含むペースト材料を焼成して形成可能である。ペースト材料の焼成温度は、例えば、約200℃〜400℃である。
導電性粒子は、金属微粒子であり、例えば、銀粒子、金粒子またはニッケルや銅粒子などである。
例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約80重量%〜約95重量%である。また、銀ナノ粒子の場合の平均粒径は、約10nm〜約100nm程度である。
銀ナノペーストは、例えば、粒径約30nm〜約100nmの銀ナノ粒子を所定の溶媒に拡散させたものである。溶媒としては、例えばテルピネオール等の極性溶媒、テトラデカン等の炭化水素系溶媒、水系溶媒、ケトン系溶媒等が適用される。
また、所定の溶媒は、テルピネオール、テトラデカンの他に、ターピネオール、ケロシンのいずれか若しくはこれらの組成混合物を適用可能である。また、組成混合物としては、テルピネオール、テトラデカン、ターピネオール、ケロシンの内の少なくともいずれかの組み合わせを適用可能である。
銀ナノ粒子は、核としての銀の微粒子の表面を、有機化合物等で構成されるシェル(有機殻)で覆った構成となっている。これにより、溶媒における分散性を向上させると共に、銀の微粒子の酸化を防ぐことができる。また、焼成処理を行う前工程において、銀ナノペーストから成るペースト層を加圧して、シェルを破砕することにより、銀の微粒子の密度を高めることができ、焼結体としての金属粒子接合層の緻密性を向上させることができる。
また、第1の実施の形態に係るパワーモジュール半導体装置1においては、例えば、銀ナノ粒子の濃度が約81重量%以下のものを用いても良い。焼成によって析出される金属銀を緻密にし、かつ接合層界面におけるボイドの発生を抑制して良好な導電性および接合性を確保するためである。
また、第1の実施の形態に係るパワーモジュール半導体装置においては、銀ナノペーストから成るペースト層の焼成温度は、例えば、約200℃〜400℃程度である。
この焼成処理により、高融点の金属銀(融点約960℃)が析出して、接合層21bを形成する。この結果、接合層18S・18G・18Dを介して、ソース端子電極ST・ゲート信号配線電極GL・ドレイン端子電極DTと半導体デバイスQ1との間が強固に接合される。
しかも、この接合層18S・18G・18Dは、金属銀(Ag)と同等の特性を発揮することから、電気的に低抵抗(100℃で、約2.08×10-8[Ωm])で、優れた熱伝導率(100℃で、約150W/mK)を有し、融点約960℃という高い耐熱性を備えている。この熱伝導率の数値は、半田層の熱伝導率約30W/mK〜約60W/mKに比べて十分に高い値である。
したがって、SiCデバイスを例えば約400℃近くの高温で駆動した場合であっても、接合部が溶融することが無く、デバイス特性の信頼性、実装時の信頼性を向上することができる。
銀ナノ粒子は、有機化合物等で構成されるシェル(有機殻)で被覆された形態で、例えば、テルピネオール等の溶媒中において拡散した状態となっている。
この状態からペースト層を加圧圧力を加えて圧縮すると、有機化合物等で構成されるシェルが加圧によって破砕され、各銀ナノ粒子が密着した状態となる。
また、ペースト層の厚さは、例えば約10μm〜約50μmとされる。なお、接合層の厚さは、焼成時の収縮によりペースト層の厚さの半分程度となる。即ち、例えばペースト層の厚さが約50μmの場合に、焼成後の接合層の厚さは約20μm〜約30μm程度となることが実験により確認されている。
―加圧および加熱工程―
第1の実施の形態において、接合層(加熱・加圧前は、ペースト層)を挟んで、金属基板上に半導体デバイスQを載置し、その状態で、プレス加工機にセットして圧力を加える。
この際の圧力は、例えば、約2MPa〜約30MPaとされる。これにより、ペースト層は、各銀ナノ粒子が密着した状態となる。
尚、上記の加圧工程では、加圧と加熱を同時に行うために、所定のベーキング装置などによってパワーモジュール半導体装置1全体を約200℃〜約400℃で所定時間にわたって加熱する。
これにより、ペースト層が焼成され、金属銀が析出して接合層が形成される。
この金属銀から成る接合層は、金属基板と半導体デバイスQ間を強固に接合し、金属基板の上に半導体デバイスQが電気的に接合される。
第1の実施の形態によれば、銀ナノペーストを塗布して焼成するという簡易な工程により高い耐熱性を備えた接合を形成することができる。
また、第1の実施の形態によれば、銀ナノペーストの焼結体である金属銀によって金属粒子接合層を形成することにより、接合層の耐熱性、熱伝導性等を高めることができ、SiC系FET、GaN系FETなどの半導体デバイス等に適したパワーモジュール半導体装置を提供することができる。
また、第1の実施の形態によれば、金属粒子接合層は金属銀で形成され、鉛(Pb)を用いることが無いので、鉛フリーとなり公害対策に資することができる。
第1の実施の形態によれば、低コストで高い耐熱性を有するパワーモジュール半導体装置およびその製造方法を提供することができる。
また、第1の実施の形態に係るパワーモジュール半導体装置によれば、ボイドフリーでかつ全面の接合密度が均一となるため、同時に多数枚の半導体装置を作成可能である。
また、第1の実施の形態に係るパワーモジュール半導体装置によれば、既存Pb入り半田と比べて、熱抵抗が50%低減を実現し、半田と同等の信頼性を得ることができる。
このように、第1の実施の形態に係るパワーモジュール半導体装置は、接合時の接合密度を均一化して、ボイド発生を有効に抑制することができる。
(固相拡散接合工程)
第1の実施の形態に係るパワーモジュール半導体装置において、接合層は、金属粒子接合の代わりに固相拡散接合技術を用いて形成することもできる。
また、半導体デバイスQを金属基板上に形成するには、材料同士を固相拡散接合技術を用いて接合すれば、接合剤による特性悪化を除くことができる。この場合、固相拡散接合技術に適した表面処理(表面メッキ)などをしていることも必要である。
半導体デバイスQの裏面上および金属基板の表面上には、銀(Ag)、金(Au)、チタン(Ti)、ニッケル(Ni)などを形成しても良い。すなわち、半導体デバイスQの裏面には、Ag、Au、Ti、Niなどからなる金属層を、めっき技術、スパッタリング技術若しくは真空蒸着技術などを用いて形成し、同様に、金属基板(ソース端子電極ST、ドレイン端子電極DT)の表面上にAg、Au、Ti、Niなどからなる金属層を、めっき技術、スパッタリング技術若しくは真空蒸着技術などを用いて形成し、両者の間で、固相拡散により接合層を形成しても良い。
例えば、金属基板は、例えば、低CTEの電極材料CuMo、若しくは高熱伝導率で高電気伝導率の電極材料Cuで形成可能である。なお、固相拡散接合層を形成する際には、加熱工程と同時に加圧する。接合部に加圧する圧力は、約1MPa以上約100MPa以下であり、加熱温度は、約200℃以上約350℃以下であることが望ましい。
第1の実施の形態およびその変形例によれば、基板中配線およびワイヤレス技術により、構造が簡単でかつ部品点数が少なく、省スペース化可能なパワーモジュール半導体装置およびその製造方法を提供することができる。
[第2の実施の形態]
第2の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成は、図5に示すように表され、半導体素子部分の拡大された模式的平面パターン構成は、図6に示すように表される。また、図6において、更にドレイン端子電極DTを配置した模式的平面パターン構成は、図7に示すように表され、図6において、更にソース端子電極STを配置した模式的平面パターン構成は、図8に示すように表され、図6において、ソース配線電極SSL、ゲート信号配線電極GL、電流センス配線電極CSLを配置した模式的平面パターン構成は、図9に示すように表される。
また、図5のIV−IV線に沿う模式的断面構造は、図10に示すように表され、図5のV−V線に沿うSSL、CSLの仮想線を含む模式的断面構造は、図11に示すように表され、図5のV−V線に沿う模式的断面構造は、図12に示すように表される。
第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュール(1 in 1 Module)の模式的回路表現は、図22に示すように表される。また、第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの詳細回路表現は、図23に示すように表される。
第2の実施の形態に係るパワーモジュール半導体装置は、ワンインワンモジュールの構成を備える。すなわち、1個のMOSFETQが1つのモジュールに内蔵されている。一例として3チップ(MOSトランジスタ×3)搭載可能であり、それぞれのMOSFETQは、3個まで並列接続可能である。尚、図5に示すように、3チップの内、一部をダイオードDI用として搭載することも可能である。
図22には、MOSFETQに逆並列接続されるダイオードDIが示されている。MOSFETQの主電極は、ドレイン端子電極DTおよびソース端子電極STで表される。
さらに詳細には、図23に示すように、MOSFETQに並列にセンス用MOSFETQsが接続される。センス用MOSFETQsは、MOSFETQと同一チップ内に、微細トランジスタとして形成されている。図23において、SSは、ソースセンス端子、CSは、電流センス端子であり、Gは、ゲート信号端子である。なお、第1の実施の形態においても半導体デバイスQには、センス用MOSFETQsが同一チップ内に、微細トランジスタとして形成されている。
第2の実施の形態に係るパワーモジュール半導体装置は、金属基板で形成されたドレイン端子電極DTと、ドレイン端子電極DT上に接合層18D1・18K・18D2を介して配置された半導体デバイスQ1・D・Q2と、半導体デバイスQ1(SiC MOSFET)上に配置されたゲートパターン電極GP1・ソースセンスパターン電極SSP1・電流センスパターン電極CSP1およびソースパターン電極SP1と、半導体デバイスD(SiC SBD)上に配置されたアノード電極Aと、半導体デバイスQ2上に配置されたゲートパターン電極GP2・ソースセンスパターン電極SSP2・電流センスパターン電極CSP2およびソースパターン電極SP2と、ソースパターン電極SP1上に接合層18S1・アノード電極A上に接合層18A・ソースパターン電極SP2上に接合層18S2を介して配置されたソース端子電極STとを備える。
ゲートパターン電極GP1・GP2は接合層18G1・18G2を介してゲート信号配線電極GL(図11参照)に接続される。ソースセンスパターン電極SSP1・SSP2および電流センスパターン電極CSP1・CSP2についても同様にソースセンス配線電極SSLおよび電流センス配線電極CSL(図11参照)に接続される。
第2の実施の形態に係るパワーモジュール半導体装置は、多層化された絶縁基板12(121・122・123・124)内に実装される。絶縁基板12(121・122・123・124)は、例えば、有機絶縁シートからなる有機基板を多層化して形成することができる。また、セラミック基板を多層化して形成しても良い。
第2の実施の形態に係るパワーモジュール半導体装置は、図5〜図12に示すように、順次積層化された第1〜第3絶縁基板12(121・122・123)と、第1絶縁基板121内にフリップチップに配置された半導体デバイスQ1・D・Q2と、第2絶縁基板122内に配置され、半導体デバイスQ1・D・Q2上に配置されたパターン電極と、第3絶縁基板123内に配置され、パターン電極と第1接合層18S1・18A・18S2を介して接続される第1電力系端子電極と、第1絶縁基板121の第2絶縁基板122と対向する面と反対側の面に配置され、第2接合層18D1・18K・18D2を介して半導体デバイスQ1・D・Q2と接続される第2電力系端子電極とを備える。
また、第3絶縁基板123の第2絶縁基板122と対向する面と反対側の面に積層化される第4絶縁基板124と、第4絶縁基板124内に配置され、パターン電極GP1・GP2と第1接合層18G1・18G2を介して接続される信号系配線電極GLとを備えていても良い。
第1電力系端子電極はソース端子電極STであり、第2電力系端子電極は、ドレイン端子電極DTであっても良い。
信号系配線電極は、ゲート信号配線電極GLの他に、ソースセンス配線電極SSL若しくは電流センス配線電極CSLである。
パターン電極は、ゲートパターン電極GP1・GP2、アノード電極Aまたはソースパターン電極SP1・SP2である。
第1接合層18G1・18S1・18A・18G2・18S2および第2接合層18Dは、半田層、金属粒子接合層、液相拡散接合層、固相拡散接合層のいずれかで構成される。
また、第2絶縁基板122内には、半導体デバイスQ1・Q2上に配置されたソースセンスパターン電極SSP1・SSP2および電流センスパターン電極CSP1・CSP2を備えていても良い。
また、第4絶縁基板124内には、更に、ソースセンスパターン電極SSP1・SSP2・電流センスパターン電極CSP1・CSP2と接合層18SS1・18SS2・18CS1・18CS2(図示省略)を介して接続されるソースセンス配線電極SSL・電流センス配線電極CSLを備えていても良い。
第2の実施の形態に係るパワーモジュール半導体装置においては、図11〜図12に示すように、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、半導体デバイスQの主表面から図り、異なる高さに設定され、ソースセンス端子電極SST・ゲート信号端子電極GT・電流センス端子電極CSTは、第4絶縁基板124の異なる高さから外部に取り出されていても良い。
尚、図示は省略するが、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、半導体デバイスQの主表面から図り、実質的にほぼ同じ高さに設定され、ソースセンス端子電極SST・ゲート信号端子電極GT・電流センス端子電極CSTは、第4絶縁基板124の実質的にほぼ同じ高さから外部に取り出されていても良い。
第2の実施の形態に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123・124)によって、半導体デバイスQの全体が囲い込まれている。このため、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLなどの信号端子は、この絶縁基板12に埋め込まれることで保護可能になされている。
また、第2の実施の形態に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123・124)によって、同一材料からなる多層化された絶縁基板12内に、相対的に薄い金属パターンからなるゲートパターン電極GP1・GP2・ソースパターン電極SP1・SP2と相対的に厚い金属パターンからなるソース端子電極ST・ゲート信号配線電極GL・ソースセンス配線電極SSL・電流センス配線電極CSLを混在して配置可能である。
また、このような混在する構造を採用することによって、ゲート信号配線電極GL・ソースセンス配線電極SSL・電流センス配線電極CSLなどの配線距離を相対的に短縮することができるため、ゲート信号のオン/オフにおけるアンマッチングおよび電気抵抗の増加を回避することができる。
また、第2の実施の形態に係るパワーモジュール半導体装置においては、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLなどの信号系端子が絶縁基板12と一体化され、ソース端子電極ST・ドレイン端子電極DTなどの電力系端子が半導体デバイスQに対する天板(板電極構造)として一体化構成することができる。
第2の実施の形態に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123・124)が半導体デバイスQを保護する役割を果たすため、通常の樹脂材を用いる樹脂モールドを必要としない。このため、樹脂充填不足による絶縁破壊を防ぐことができる。また、樹脂モールド工程を省くことができるため、製造上の簡単化を図ることができる。
第2の実施の形態に係るパワーモジュール半導体装置においては、ソース端子電極ST・ドレイン端子電極DTなどは、相対的に厚い金属パターンからなり、例えば、厚さ1mm以上の金属板が入出力端子にもなるため、半田接合層による電気・熱抵抗の増加を回避することができる。また、導通電流が金属パターンの厚さに左右されることなく大電流を導通可能であるため、パワーモジュール半導体装置のパワー密度を向上することができる。
(SiC SBD部分の加熱・加圧工程)
第2の実施の形態に係るパワーモジュール半導体装置の製造工程において、SiC SBD部分の加熱・加圧工程を説明する模式的断面構造は、図13に示すように表される。すなわち、SiC SBDを挟むソース端子電極ST・ドレイン端子電極DT間に、プレス装置300・400を用いて加熱しながら同時に加圧する。
また、第2の実施の形態に係るパワーモジュール半導体装置の製造工程において、SiC MOSFETおよびSiC SBD部分の同時加熱・加圧工程を説明する別の模式的断面構造は、図14に示すように表される。すなわち、半導体デバイスQ1・D・Q2を挟むソース端子電極ST・ドレイン端子電極DT間に、プレス装置300・400を用いて加熱しながら同時に加圧する。例えば、約2MPa〜約30MPaの圧力を加え、約200℃〜約400℃で所定時間にわたって加熱する。これにより、接合層が形成される。接合層は、金属基板(ST・DT)と半導体デバイスQ間を強固に接合し、金属基板の上に半導体デバイスQが電気的に接合される。
第2の実施の形態およびその変形例によれば、基板中配線およびワイヤレス技術により、構造が簡単でかつ部品点数が少なく、省スペース化可能なワンインワン構成のパワーモジュール半導体装置およびその製造方法を提供することができる。
[第3の実施の形態]
第3の実施の形態に係るパワーモジュール半導体装置の模式的平面パターン構成は、図15に示すように表され、半導体素子部分の拡大された模式的平面パターン構成は、図16に示すように表される。また、図16において、更にドレイン端子電極DTを配置した模式的平面パターン構成は、図17に示すように表され、図16において、更にソース端子電極STを配置した模式的平面パターン構成は、図18に示すように表され、図16において、ソース配線電極SSL、ゲート信号配線電極GL、電流センス配線電極CSLを配置した模式的平面パターン構成は、図19に示すように表される。
また、図15のVI−VI線に沿う模式的断面構造は、図20に示すように表され、図15のVII−VII線に沿う模式的断面構造は、図21に示すように表わされる。
第3の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的回路表現は、図22と同様に表される。また、第3の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの詳細回路表現は、図23と同様に表される。
第3の実施の形態に係るパワーモジュール半導体装置2は、ワンインワンモジュールの構成を備える。すなわち、1個のMOSFETQが1つのモジュールに内蔵されている。一例として3チップ(MOSトランジスタ×3)搭載可能であり、それぞれのMOSFETQは、3個まで並列接続可能である。尚、図15に示すように、3チップの内、一部をダイオードDI用として搭載することも可能である。
第3の実施の形態に係るパワーモジュール半導体装置は、金属基板で形成されたドレイン端子電極DTと、ドレイン端子電極DT上に接合層18D1・18K・18D2を介して配置された半導体デバイスQ1・D・Q2と、半導体デバイスQ1(SiC MOSFET)上に配置されたゲートパターン電極GP1・ソースセンスパターン電極SSP1・電流センスパターン電極CSP1およびソースパターン電極SP1と、半導体デバイスD(SiC SBD)上に配置されたアノード電極Aと、半導体デバイスQ2上に配置されたゲートパターン電極GP2・ソースセンスパターン電極SSP2・電流センスパターン電極CSP2およびソースパターン電極SP2と、ソースパターン電極SP1上に接合層18S1・アノード電極A上に接合層18A・ソースパターン電極SP2上に接合層18S2を介して配置されたソース端子電極STとを備える。
ゲートパターン電極GP1・GP2は接合層18G1・18G2を介してゲート信号配線電極GL(図19参照)に接続される。ソースセンスパターン電極SSP1・SSP2および電流センスパターン電極CSP1・CSP2についても同様にソースセンス配線電極SSLおよび電流センス配線電極CSL(図19参照)に接続される。
第3の実施の形態に係るパワーモジュール半導体装置は、多層化された絶縁基板12(121・122・123・124)内に実装される。絶縁基板12(121・122・123・124)は、例えば、有機絶縁シートからなる有機基板を多層化して形成することができる。また、セラミック基板を多層化して形成しても良い。
第3の実施の形態に係るパワーモジュール半導体装置は、図15〜図21に示すように、順次積層化された第1〜第4絶縁基板12(121・122・123・124)と、第1絶縁基板121内にフリップチップに配置された半導体デバイスQ1・D・Q2と、第2絶縁基板122内に配置され、半導体デバイスQ1・D・Q2上に配置されたパターン電極と、第3絶縁基板123内に配置され、パターン電極と第1接合層18S1・18A・18S2を介して接続される第1電力系端子電極と、第4絶縁基板124内に配置され、パターン電極と第1接合層18G1・18G2を介して接続される信号系配線電極と、第1絶縁基板121の第2絶縁基板122と接する面と反対側の面に配置され、第2接合層18Dを介して半導体デバイスQと接続される第2電力系端子電極とを備える。
第1電力系端子電極はソース端子電極STであり、第2電力系端子電極は、ドレイン端子電極DTであっても良い。
信号系配線電極は、ゲート信号配線電極GL、ソースセンス配線電極SSL若しくは電流センス配線電極CSLの内の少なくともいずれかである。
パターン電極は、ゲートパターン電極GP1・GP2、アノード電極Aまたはソースパターン電極SP1・SP2の内の少なくともいずれかである。
第1接合層18G1・18S1・18A・18G2・18S2および第2接合層18Dは、半田層、金属粒子接合層、液相拡散接合層、固相拡散接合層のいずれかで構成される。
また、第2絶縁基板122内には、半導体デバイスQ1・Q2上に配置されたソースセンスパターン電極SSP1・SSP2および電流センスパターン電極CSP1・CSP2を備えていても良い。
また、第4絶縁基板124内には、更に、ソースセンスパターン電極SSP1・SSP2・電流センスパターン電極CSP1・CSP2と接合層18SS1・18SS2・18CS1・18CS2(図示省略)を介して接続されるソースセンス配線電極SSL・電流センス配線電極CSLを備えていても良い。
第3の実施の形態に係るパワーモジュール半導体装置においては、図15〜図21に示すように、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、半導体デバイスQの主表面から図り、異なる高さに設定され、ソースセンス端子電極SST・ゲート信号端子電極GT・電流センス端子電極CSTは、絶縁基板12の主表面に対してほぼ垂直方向に外部に取り出されていても良い。
尚、図示は省略するが、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、半導体デバイスQの主表面から図り、実質的にほぼ同じ高さに設定され、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLに接続されるソースセンス端子電極SST・ゲート信号端子電極GT・電流センス端子電極CSTは、絶縁基板12の主表面に対してほぼ垂直方向に外部に取り出されていても良い。
第3の実施の形態に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123・124)によって、半導体デバイスQの全体が囲い込まれている。このため、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLなどの信号端子は、この絶縁基板12に埋め込まれることで保護可能になされている。
また、第3の実施の形態に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123・124)によって、同一材料からなる多層化された絶縁基板12内に、相対的に薄い金属パターンからなるゲートパターン電極GP1・GP2・ソースパターン電極SP1・SP2と相対的に厚い金属パターンからなるソース端子電極ST・ゲート信号配線電極GL・ソースセンス配線電極SSL・電流センス配線電極CSLを混在して配置可能である。
また、このような混在する構造を採用することによって、ゲート信号配線電極GL・ソースセンス配線電極SSL・電流センス配線電極CSLなどの配線距離を相対的に短縮することができるため、ゲート信号のオン/オフにおけるアンマッチングおよび電気抵抗の増加を回避することができる。
また、第3の実施の形態に係るパワーモジュール半導体装置においては、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLなどの信号系端子が絶縁基板12と一体化され、ソース端子電極ST・ドレイン端子電極DTなどの電力系端子が半導体デバイスQに対する天板(板電極構造)として一体化構成することができる。
第3の実施の形態に係るパワーモジュール半導体装置においては、多層化された絶縁基板12(121・122・123・124)が半導体デバイスQを保護する役割を果たすため、通常の樹脂材を用いる樹脂モールドを必要としない。このため、樹脂充填不足による絶縁破壊を防ぐことができる。また、樹脂モールド工程を省くことができるため、製造上の簡単化を図ることができる。
第3の実施の形態に係るパワーモジュール半導体装置においては、ソース端子電極ST・ドレイン端子電極DTなどは、相対的に厚い金属パターンからなり、例えば、厚さ1mm以上の金属板が入出力端子にもなるため、半田接合層による電気・熱抵抗の増加を回避することができる。また、導通電流が金属パターンの厚さに左右されることなく大電流を導通可能であるため、パワーモジュール半導体装置のパワー密度を向上することができる。
第3の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的鳥瞰構成は、図24に示すように表される。第3の実施の形態に係るパワーモジュール半導体装置2においては、信号系端子電極SST・GT・CSTは、図24に示すように、絶縁基板12の主表面から実質的にほぼ垂直方向に突き出したように配置されている。
また、第3の実施の形態に係るパワーモジュール半導体装置の模式的外観平面構成は、図25に示すように表され、図25のVIII−VIII線に沿う模式的断面構造は、図26に示すように表される。また、図25のIX−IX線に沿う模式的断面構造は、図27に示すように表される。尚、図26および図27においては、ドレイン端子電極DT、ソース端子電極STおよび信号系端子電極CST・GT・SSTの配置を表し、内部の詳細構造は省略している。
また、ドレイン端子電極DT、ソース端子電極STの絶縁基板12の主表面に対する垂直方向は、半導体デバイスQあるいは金属基板DT・STの主表面に対する垂直方向に等しい。
また、信号系端子電極CST・GT・SSTは、図24および図25に示すように、絶縁基板12の主表面上にほぼ直線状に配置されていても良い。
また、信号系端子電極は、ゲート信号端子電極GTおよびセンサ用端子を備えていても良い。
また、センサ用端子は、ソースセンス端子電極SSTおよび電流センス端子電極CSTを備えていても良い。ここで、ソースセンス端子電極SST、電流センス端子電極CSTの他に、図示は省略されているが、温度センス用にサーミスタ接続端子電極B1・B2などを信号系端子電極と同様に絶縁基板12の主表面に対してほぼ垂直方向に配置しても良い。
また、第3の実施の形態に係るパワーモジュール半導体装置においては、電力系端子電極ST・DTは、図24に示すように、絶縁基板12の側面から主表面と平行方向に配置されている。
また、電力系端子電極ST・DTは、図24〜図26に示すように、絶縁基板12の主表面と平行方向に沿って、絶縁基板12の対向する両側面から互いに逆方向に延伸して配置される。
また、電力系端子電極ST・DTは、図24〜図26に示すように、絶縁基板12の厚み方向に、所定の段差VDをもって配置される。
電力系端子電極ST・DTは、半導体デバイスQのソースパターン電極SP(図29参照)に接続されたソース端子電極STと、半導体デバイスQのドレイン電極36(図28および図29参照)に接続されたドレイン端子電極DTとを備える。
ここで、半導体デバイスQは、例えば、SiC MOSFETで形成され、ダイオードDIは、例えば、SiC SBDで形成可能である。
また、絶縁基板12は、有機絶縁シートなど有機基板を多層化して形成可能である。また、セラミック基板を多層化して形成しても良い。
半導体デバイスQ1・D・Q2の複数のチップは、金属基板DTの表面上に、金属基板DTの厚み方向から見た平面視で離間した位置に配置され、絶縁基板12により周囲を囲まれて形成されている。
CTEの値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×CTEの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。
CuMoは、このような利点を有している。また、CuMoは、Cuには劣るが、電気抵抗率も相対的に低い。従って、金属基板DT・STなどは、CuMo、Cuなどで形成されると良い。
第3の実施の形態に係るパワーモジュール半導体装置の製造方法は、第1〜第2の実施の形態と同様に、実施することができる。
各部材の接合構造の形成には、半田接合の他に、金属粒子接合、固相拡散接合、液相拡散接合などの技術を適用可能である。
例えば、金属粒子接合は、導電性粒子を含むペースト材料を焼成して形成される。ペースト材料の焼成温度は、例えば、約200〜400℃である。導電性粒子は、金属微粒子であり、例えば、銀粒子、金粒子またはニッケルや銅粒子などである。例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約80質量%〜約95質量%である。また、銀ナノ粒子の場合の平均粒径は、約10nm〜約100nm程度である。
第1〜第3の実施の形態に係るパワーモジュール半導体装置の垂直端子内部構造においては、信号系端子部品を電極パターンなどに対して接合層を介して接合するため、ソケットなどの部品を必要としない。
第2〜第3の実施の形態に係るパワーモジュール半導体装置においては、パワーモジュール半導体装置を複数個備え、各パワーモジュール半導体装置の電力系端子をバスバー電極を介して接続することによって、3相交流用のインバータ装置をコンパクトに構成可能である。
第3の実施の形態に係るパワーモジュール半導体装置においては、電力系端子電極ST・DTがストレート配線のモジュール構造において、段差端子構造を有するため、低直列インダクタンスLsの配線を実現することができる。
第3の実施の形態に係るパワーモジュール半導体装置においては、ワンインワン構成でドレイン端子電極DTとソース端子電極STをストレート(直線的)に配置し、かつドレイン端子電極DTとソース端子電極STに段差をつけることによって、モジュールを並列横並び配置にすることで、容易に3相交流インバータ(6 in 1)を構成可能である。
また、ドレイン端子電極DTとソース端子電極STに段差を設けることで、モジュール間を配線するバスバー電極同士の絶縁距離を容易に確保することができ、また、配線効率を良好にすることができる。
また、絶縁距離を確保するために配線(バスバー)を折り曲げ加工する比較例に比べ、本実施の形態に係るパワーモジュール半導体装置を適用した3相交流インバータでは、配線長を低減可能であり、寄生インダクタンスを約10%低減することができる。
(半導体デバイスの構成例)
第1〜第3の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイス100(Q1・Q4)の例として、SiC MOSFETの模式的断面構造は、図28に示すように、n-高抵抗層からなる半導体基板26と、半導体基板26の表面側に形成されたpベース領域28と、pベース領域28の表面に形成されたソース領域30と、pベース領域28間の半導体基板26の表面上に配置されたゲート絶縁膜32と、ゲート絶縁膜32上に配置されたゲート電極38と、ソース領域30およびpベース領域28に接続されたソース電極34と、半導体基板26の表面と反対側の裏面に配置されたn+ドレイン領域24と、n+ドレイン領域24に接続されたドレイン電極36とを備える。
図28では、半導体デバイス100は、プレーナゲート型nチャネル縦型SiC MOSFETで構成されているが、トレンチゲート型nチャネル縦型SiC MOSFETなどで構成されていても良い。また、DI(Double-Implanted)MOSFET)、IE(Implanted and Epitaxial)MOSFETなどで構成されていても良い。
また、第1〜第3の実施の形態に係るパワーモジュール半導体装置1に適用する半導体デバイス100(Q1・Q4)には、SiC MOSFETの代わりに、GaN系FETなどを適用することもできる。
第1〜第3の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイス100には、SiC系、GaN系、若しくはAlN系のいずれかのパワーデバイスを適用可能である。
更には、第1〜第3の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイス100には、バンドギャップエネルギーが、例えば、1.1eV〜8eVの半導体を用いることができる。
第1〜第3の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイス100の例であって、ソースパターン電極SP、ゲートパターン電極GPを含むSiC MOSFETの模式的断面構造は、図29に示すように表される。ゲートパターン電極GPは、ゲート絶縁膜32上に配置されたゲート電極38に接続され、ソースパターン電極SPは、ソース領域30およびpベース領域28に接続されたソース電極34に接続される。
また、ゲートパターン電極GPおよびソースパターン電極SPは、図29に示すように、半導体デバイス100の表面を覆うパッシベーション用の層間絶縁膜44上に配置される。尚、ゲートパターン電極GPの下方の半導体基板26内には、図29の構成例では、図示を省略しているが、図28或いは、図29の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図29に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜44上にソースパターン電極SPが延在して配置されていても良い。
(半導体装置を適用した応用例)
次に、図30を参照して、第1〜第3の実施の形態に係るパワーモジュール半導体装置を用いて構成した3相交流インバータについて説明する。
図30に示すように、3相交流インバータは、ゲートドライブ部50と、ゲートドライブ部50に接続されたパワーモジュール部52と、3相交流モータ部54とを備える。パワーモジュール部52は、3相交流モータ部54のU相、V相、W相に対応して、U相、V相、W相のインバータが接続されている。ここで、ゲートドライブ部50は、図30では、SiC MOSFETQ1・Q4に接続されているが、図示は省略するが、同様に、SiC MOSFETQ2・Q5、およびQ3・Q6にも接続されている。
パワーモジュール部52は、蓄電池(E)46の接続されたコンバータ48が接続されたプラス端子(+)とマイナス端子(−)間に、インバータ構成のSiC MOSFETQ1・Q4、Q2・Q5、およびQ3・Q6が接続されている。さらに、SiC MOSFETQ1〜Q6のソース・ドレイン間には、ダイオードD1〜D6がそれぞれ逆並列に接続されている。
第1〜第3の実施の形態に係るパワーモジュール半導体装置2では、図30のU相部分に対応する単相インバータの構造について説明されていたが、V相、W相に対応しても同様に形成して、3相パワーモジュール部52を形成することもできる。
第3の実施の形態およびその変形例によれば、基板中配線およびワイヤレス技術により、構造が簡単でかつ部品点数が少なく、省スペース化可能なワンインワン構成のパワーモジュール半導体装置およびその製造方法を提供することができる。
[第4の実施の形態]
第4の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的鳥瞰構成は、図31に示すように表される。すなわち、1個のMOSFETQが1つのモジュールに内蔵されている。第4の実施の形態に係るパワーモジュール半導体装置2においては、一例として6チップ(MOSトランジスタ×6)搭載可能であり、それぞれのMOSFETQは、6個まで並列接続可能である。尚、6チップの内、一部をダイオードDI用として搭載することも可能である。
また、第4の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的平面パターン構成は、図32に示すように表される。
第4の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的回路表現は、図22と同様に表され、詳細回路表現は、図23と同様に表される。
第4の実施の形態に係るパワーモジュール半導体装置2においては、電力系端子電極ST・DTは、絶縁基板12の主表面と平行方向に沿って、絶縁基板12の一側面から同方向に延伸して配置される。
第4の実施の形態に係るパワーモジュール半導体装置2は、図31に示すように、絶縁基板12の第1の辺に配置されたドレイン端子電極DTおよびソース端子電極STと、第1の辺に対向する辺近傍に絶縁基板12に対してほぼ垂直方向に配置された信号系端子電極SST・GT・CSTを備える。
信号系端子電極SST・GT・CSTは、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLを介して、半導体デバイスQのソースパターン電極SP・ゲートパターン電極GP・電流センスパターン電極CSPに接続される。
ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、図32に示すように、半導体デバイスQのソースパターン電極SP・ゲートパターン電極GP・電流センスパターン電極CSPに接続され、かつ第2〜第3の実施の形態と同様に、多層化された絶縁基板12(121・122・123・124)内に埋め込まれて形成される。
第4の実施の形態に係るパワーモジュール半導体装置2は、図31〜図32に示すように、金属基板DTと、金属基板DTの表面上に配置された半導体デバイスQと、半導体デバイスQ上に配置された金属基板STとを備える。
また、ここで、図示は省略されているが、金属基板DT上に、半導体デバイスQに隣接してダイオードDIを備えていても良い。さらに、場合によっては、すべてのチップにダイオードDIが配置されていても良い。
第4の実施の形態に係るパワーモジュール半導体装置2においても、半導体デバイスQは、例えば、SiC MOSFETで形成され、ダイオードDIは、例えば、SiC SBDで形成される。
ここで、信号系端子電極CST・GT・SSTは、図31〜図32に示すように、絶縁基板12の主表面に対してほぼ垂直方向に延伸して配置される。絶縁基板12の主表面に対する垂直方向は、金属基板DTの主表面に対する垂直方向に等しい。
また、信号系端子電極CST・GT・SSTは、図31〜図32に示すように、絶縁基板12の主表面上に直線状に配置されていても良い。
第4の実施の形態に係るパワーモジュール半導体装置の製造方法は、第1〜第3の実施の形態と同様に、実施することができる。
各部材の接合構造の形成には、第1〜第3の実施の形態と同様に、半田接合、金属粒子接合、固相拡散接合、液相拡散接合などの技術を適用可能である。
その他の構成は、第1〜第3の実施の形態に係るパワーモジュール半導体装置2と同様であるため、重複説明は省略する。
第4の実施の形態によれば、モールド本体から実質的にほぼ垂直方向に信号系端子電極CST・GT・SSTを設けることにより、インバータ装置全体を効率的に構成可能で、モジュール内の配線も最短距離で出力可能であるため、寄生成分の低減も可能なパワーモジュール半導体装置およびインバータ装置を提供することができる。
第4の実施の形態によれば、基板中配線およびワイヤレス技術により、構造が簡単でかつ部品点数が少なく、省スペース化可能なワンインワン構成のパワーモジュール半導体装置およびその製造方法を提供することができる。
[第5の実施の形態]
第5の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的平面パターン構成は、図33に示すように表される。すなわち、1個のMOSFETQが1つのモジュールに内蔵されている。第3の実施の形態に係るパワーモジュール半導体装置2においては、一例として6チップ(MOSトランジスタ×6)搭載可能であり、それぞれのMOSFETQは、6個まで並列接続可能である。尚、6チップの内、一部をダイオードDI用として搭載することも可能である。
第5の実施の形態に係るパワーモジュール半導体装置2は、図33に示すように、半導体デバイスQが、金属基板DTの中央部に2列に3チップずつ配置される。
第5の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的回路表現は、図22と同様に表され、詳細回路表現は、図23と同様に表される。
第5の実施の形態に係るパワーモジュール半導体装置2においては、電力系端子電極ST・DTは、絶縁基板12の主表面と平行方向に沿って、絶縁基板12の一側面から同方向に延伸して配置される。
第5の実施の形態に係るパワーモジュール半導体装置2は、図33に示すように、絶縁基板12の第1の辺に配置されたドレイン端子電極DTおよびソース端子電極STと、第1の辺に対向する辺近傍にセラミック基板10に対してほぼ垂直方向に配置された信号系端子電極SST・GT・CSTとを備える。
信号系端子電極SST・GT・CSTは、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLを介して、半導体デバイスQのソースパターン電極SP・ゲートパターン電極GP・電流センスパターン電極CSPに接続される。
ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、図33に示すように、半導体デバイスQのソースパターン電極SP・ゲートパターン電極GP・電流センスパターン電極CSPに接続され、かつ第2〜第4の実施の形態と同様に、多層化された絶縁基板12(121・122・123・124)内に埋め込まれて形成される。
第5の実施の形態に係るパワーモジュール半導体装置2は、図33に示すように、金属基板DTと、金属基板DTの表面上に配置された半導体デバイスQと、半導体デバイスQ上に配置された金属基板STとを備える。
また、ここで、図示は省略されているが、金属基板DT上に、半導体デバイスQに隣接してダイオードDIを備えていても良い。さらに、場合によっては、すべてのチップにダイオードDIが配置されていても良い。
第5の実施の形態に係るパワーモジュール半導体装置2においても、半導体デバイスQは、例えば、SiC MOSFETで形成され、ダイオードDIは、例えば、SiC SBDで形成される。
第5の実施の形態に係るパワーモジュール半導体装置の製造方法は、第1〜第4の実施の形態と同様に、実施することができる。
各部材の接合構造の形成には、第1〜第4の実施の形態と同様に、半田接合、金属粒子接合、固相拡散接合、液相拡散接合などの技術を適用可能である。
その他の構成は、第1〜第4の実施の形態に係るパワーモジュール半導体装置と同様であるため、重複説明は省略する。
第5の実施の形態によれば、モールド本体から実質的にほぼ垂直方向に信号系端子電極CST・GT・SSTを設けることにより、インバータ装置全体を効率的に構成可能で、モジュール内の配線も最短距離で出力可能であるため、寄生成分の低減も可能なパワーモジュール半導体装置およびインバータ装置を提供することができる。
第5の実施の形態によれば、基板中配線およびワイヤレス技術により、構造が簡単でかつ部品点数が少なく、省スペース化可能なワンインワン構成のパワーモジュール半導体装置およびその製造方法を提供することができる。
[第6の実施の形態]
第6の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュールの模式的回路表現は、図34に示すように表される。すなわち、2個のMOSFETQ1・Q4が1つのモジュールに内蔵されている。
ツーインワンモジュールの片側には、一例として4チップ(MOSトランジスタ×3、ダイオード×1)搭載可能であり、それぞれのMOSFETQ1・Q4は、3個まで並列接続可能である。ここで、MOSFETQ1・Q4は例えば、約5mm×約5mmのサイズを有する。
第6の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュール(2 in 1 Module)の模式的鳥瞰構成は、図35に示すように表される。
また、第6の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュールの模式的平面パターン構成は、図36に示すように表される。
第6の実施の形態に係るパワーモジュール半導体装置1は、図35に示すように、絶縁基板12の第1の辺に配置された正側電源入力端子電極Pおよび負側電源入力端子電極Nと、第1の辺に隣接する第2の辺近傍に絶縁基板12に対してほぼ垂直方向に配置された信号系端子電極S1・G1・T1と、第1の辺に対向する第3の辺に配置された出力端子電極Oと、第2の辺に対向する第4の辺近傍に絶縁基板12に対してほぼ垂直方向に配置された信号系端子電極S4・G4・T4とを備える。
第6の実施の形態に係るパワーモジュール半導体装置1においては、電力系端子電極P・Nは、絶縁基板12の主表面と平行方向に沿って、絶縁基板12の一側面から同方向に延伸して配置され、出力端子電極Oは、絶縁基板12の主表面と平行方向に沿って、絶縁基板12の他の側面から電力系端子電極P・Nと反対方向に延伸して配置される。
信号系端子電極S1・G1・T1は、図34に示す半導体デバイスQ1のソースセンスパターン電極SSP・ゲートパターン電極GP・電流センスパターン電極CSPに接続され、信号系端子電極S4・G4・T4は、図34に示す半導体デバイスQ4のソースセンスパターン電極SSP・ゲートパターン電極GP・電流センスパターン電極CSPに接続される。また、負側電源入力端子電極Nは、第1電源入力端子電極に対応し、正側電源入力端子電極Pは、第2電源入力端子電極に対応する。
信号系端子電極S1・G1・T1は、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLを介して、図36の左半分に配置される3個の半導体デバイスQ1のソースパターン電極SP・ゲートパターン電極GP・電流センスパターン電極CSPに接続される。同様に、信号系端子電極S4・G4・T4は、ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLを介して、図36の右半分に配置される3個の半導体デバイスQ4のソースパターン電極SP・ゲートパターン電極GP・電流センスパターン電極CSPに接続される。
ソースセンス配線電極SSL・ゲート信号配線電極GL・電流センス配線電極CSLは、図36に示すように、半導体デバイスQのソースパターン電極SP・ゲートパターン電極GP・電流センスパターン電極CSPに接続され、かつ第2〜第5の実施の形態と同様に、多層化された絶縁基板12(121・122・123・124)内に埋め込まれて形成される。
第6の実施の形態に係るパワーモジュール半導体装置1は、図34〜図36に示すように、金属基板Pと、金属基板Pの表面上に配置された半導体デバイスQ1・D1と、半導体デバイスQ1・D1上に配置された金属基板Oと、金属基板Oと接続された金属基板25の表面上に配置された半導体デバイスQ4・D4と、半導体デバイスQ4・D4上に配置された金属基板Nとを備える。
第6の実施の形態に係るパワーモジュール半導体装置の製造方法は、第1〜第5の実施の形態と同様に、実施することができる。
各部材の接合構造の形成には、半田接合、金属粒子接合、固相拡散接合、液相拡散接合などの技術を適用可能である。
第6の実施の形態に係るパワーモジュール半導体装置1において、半導体デバイスQ1・Q4は、例えば、SiC MOSFETで形成され、ダイオードD1・D4は、例えば、SiC SBDで形成されている。
第6の実施の形態に係るパワーモジュール半導体装置1においては、対向する辺近傍に絶縁基板12に対してほぼ垂直方向に信号系端子電極(G1・S1・T1)・(G4・S4・T4)が互い違いに配置されることにより、3相インバータを組む場合など、パワーモジュールを並列に並べた際、信号系端子電極(G1・S1・T1)・(G4・S4・T4)同士が当たらないため、パワーモジュールサイズの省スペース化を図ることができる。
3相交流インバータを駆動するために第6の実施の形態に係るパワーモジュール半導体装置1を3個並列に配置した模式的平面構成は、図37に示すように表される。
また、第6の実施の形態に係るパワーモジュール半導体装置1を3個並列に配置し、3相交流インバータを駆動する模式的回路構成は、図38に示すように表される。
第6の実施の形態に係るパワーモジュール半導体装置1においては、信号系端子(G1・S1・T1)・(G4・S4・T4)が絶縁基板に対してほぼ垂直方向に配置されているため、図37に示すように、パワーモジュール半導体装置1を並列配置した場合の占有面積を縮小化可能となる。このため、装置全体の省スペース化、小型化を図ることができる。
その他の構成は、第2〜第5の実施の形態に係るパワーモジュール半導体装置と同様であるため、重複説明は省略する。
第6の実施の形態によれば、基板中配線およびワイヤレス技術により、構造が簡単でかつ部品点数が少なく、省スペース化可能なツーインワン構成のパワーモジュール半導体装置およびその製造方法を提供することができる。
本実施の形態に係るモジュール半導体装置では、ワンインワンモジュール、ツーインワンモジュールについて説明したが、フォーインワン(Four in One)構成、シックスインワン(Six in One)構成などに形成することも可能である。さらにDC−DCコンバータと組み合わせた構成も可能である。
本実施の形態に係るモジュール半導体装置では、実装する半導体素子は、SBD若しくはSiC MOSFETの例について主として説明したが、これらに限定されず、他のパワー半導体素子であっても良い。例えば、Si系のIGBT、GaN系のHEMT、若しくはAlN系のいずれかのパワーデバイスを適用可能である。
以上説明したように、本発明によれば、基板中配線およびワイヤレス技術により、省スペース化可能な垂直端子トランスファモールドのパワーモジュール半導体装置およびその製造方法、および金型を提供することができる。
[その他の実施の形態]
上記のように、第1〜第4の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
上記目的を達成するための本発明の一態様によれば、順次積層化された第1絶縁基板、第2絶縁基板および第3絶縁基板と、前記第1絶縁基板内に配置された半導体デバイスと、前記第2絶縁基板内に配置され、前記半導体デバイス上に、平面視で前記半導体デバイス内に配置されたパターン電極と、前記第3絶縁基板内に配置され、前記パターン電極と第1接合層を介して接続され、平面視で前記半導体デバイス外部まで延在可能な第1電力系端子電極と、前記第1絶縁基板の前記第2絶縁基板と対向する面と反対側の面に配置され、第2接合層を介して前記半導体デバイスと接続される第2電力系端子電極と、前記第3絶縁基板の前記第2絶縁基板と対向する面と反対側の面に積層化される第4絶縁基板と、前記第4絶縁基板内に配置され、前記パターン電極と前記第1接合層を介して接続される信号系配線電極とを備え、前記第1電力系端子電極はソース端子電極であり、前記第2電力系端子電極はドレイン端子電極であり、前記パターン電極は、ゲートパターン電極およびソースパターン電極を備え、前記ゲートパターン電極および前記ソースパターン電極は、前記ソース端子電極、前記ドレイン端子電極、および前記信号系配線電極よりも薄いパワーモジュール半導体装置が提供される。