JP2023040253A - パワー半導体装置およびその製造方法 - Google Patents

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清太 岩橋
Seita Iwahashi
舞子 畑野
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龍太 渡邊
Ryuta Watanabe
克彦 吉原
Katsuhiko Yoshihara
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29099—Material
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37155—Nickel [Ni] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37157—Cobalt [Co] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/3716—Iron [Fe] as principal constituent
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    • H01L2224/37163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48499—Material of the auxiliary connecting means
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

Figure 2023040253000001
【課題】熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワー半導体装置およびその製造方法を提供する。
【解決手段】パワー半導体装置（１）は、平板状の第１厚銅層（１４）と、第１厚銅層（１４）上に配置された絶縁シート層（１６）と、絶縁シート層（１６）上に配置され、パターン形成された第２厚銅層（１８Ａ）と、第２厚銅層（１８Ａ）上に配置された導電性の接合層（２０）と、接合層（２０）上に配置された半導体パワーデバイス（２２）とを備え、半導体パワーデバイス（２２）は、接合層（２０）と接合すると共に、第２厚銅層（１８Ａ）のビッカースの硬さは、第１厚銅層（１４）のビッカースの硬さよりも小さく、５０以下を有する。
【選択図】図１

Description

本実施の形態は、パワー半導体装置よびその製造方法に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
ＳｉＣ半導体パワーモジュールでは、ＳｉＣデバイスでの電力が相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するための半導体パワーモジュールの設計は必須である。
半導体パワーモジュールの１つとして、従来から、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）のようなパワー素子（チップ）を含む半導体パワーデバイスの外囲が樹脂でモールドされた半導体パワーモジュールが知られている。
動作状態において、半導体パワーデバイスは発熱するため、基板の裏面側にヒートシン
クやフィンなどの放熱器を配置して放熱させ、半導体パワーデバイスを冷却するのが一般的である。
特に、近年においては、低熱抵抗化のために、基板部の厚銅化が進んでいる。
半導体パワーモジュールのジャンクション温度Ｔｊの上昇とともに、パワーサイクル耐量が従来の技術（アルミワイヤ）では厳しくなっている。そこで、最近では、寿命を延ばすためにアルミワイヤではなく銅ワイヤを使用する場合がある。また、ワイヤに代えてリード材や電極柱などの上部配線を使用する場合もある。
従来の半導体パワーモジュールにおいて、ヒートスプレッダと金属板との接続構造や電極配線の接続構造において、応力緩衝層／リードフレーム間の接合に接合材を使用せずにレーザ溶接技術を適用する例も開示されている。
特開２００３－１６８７６９号公報 特開２０１４－０５３４０６号公報 特開２０１５－２３１８３号公報 特開２００９－４５４４号公報 特開２０００－１００８４９号公報 特開２０１６－４７９６号公報 特開２０１５－１４９３２６号公報 特開２００８－２１０９４２号公報 特開２００９－１０５２６６号公報
小藤甫、渡辺晴夫、加藤通友著"無酸素銅に関する研究（第３報）無酸素銅の再結晶図と粒成長について",日本金属学会誌,Vol.22,No.10,October,1958,pp.493-497.
半導体パワーモジュールの熱抵抗低減のため現在の半導体パワーモジュールのトレンドとしてチップ下の基板の厚銅化が挙げられる。厚銅化は熱抵抗低減には適しているが、その反面、接合材の銀焼成材や銅焼成材の接合部に対して大きな応力を与えるために、基板の厚銅化では接合部の劣化が起こり、接合の信頼性が懸念される。
また、銅ワイヤを半導体パワーデバイス上に接合する場合は、アルミワイヤに比べ超音波のパワーが非常に大きくなるため、デバイスを破壊してしまうことが有る。
また、リード材や電極柱などの上部配線を使用する場合は、その接合材としてＰｂフリー系のはんだが使用される。しかし、Ｐｂフリー系のはんだを使用した場合、シリコンカーバイド（ＳｉＣ）など２００℃以上の耐熱性を持つデバイスでは、融点がジャンクション温度Ｔｊ＝２００℃に近く、さらにΔＴｊパワーサイクルが大きくなるため、パワーサイクル耐量（パワーサイクル寿命）は小さくなってしまう。
半導体パワーモジュールのジャンクション温度Ｔｊの上昇とともに、パワーサイクル耐量が従来の技術（アルミワイヤ）では厳しくなっている。そこで、最近では、寿命を延ばすためにアルミワイヤではなく銅ワイヤを使用する場合がある。また、ワイヤに代えてリ
ード材や電極柱などの上部配線を使用する場合もある。
しかし、銅ワイヤを半導体チップ上に接合する場合は、アルミワイヤに比べ超音波のパワーが非常に大きくなるため、デバイスを破壊してしまう場合がある。
リード材や電極柱などの上部配線を使用する場合は、その接合材としてＰｂフリー系のはんだが使用される。しかし、Ｐｂフリー系のはんだを使用した場合、シリコンカーバイド（ＳｉＣ）など２００℃以上の耐熱性を持つデバイスでは、融点がジャンクション温度Ｔｊ＝２００℃に近く、さらにΔＴｊパワーサイクルが大きくなるため、パワーサイクル耐量（パワーサイクル寿命）は小さくなってしまう。
本実施の形態は、熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワー半導体装置およびその製造方法を提供する。
本実施の形態は、半導体パワーデバイスとその上面に位置する金属リードとの間の接合層への熱応力を低減し、かつ金属リードの抵抗を低減し、信頼性の向上したパワー半導体装置を提供する。
本実施の形態は、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置を提供する。
本実施の形態の一態様によれば、平板状の厚銅基板と、前記厚銅基板上に部分的に配置された導電性の接合層と、前記接合層上に配置された半導体パワーデバイスと、前記半導体パワーデバイスの電極と電気的に接続される外部接続用端子とを備え、前記厚銅基板のビッカースの硬さは、５０以下を有するパワー半導体装置が提供される。
本実施の形態の他の態様によれば、平板状の第１厚銅層と、前記第１厚銅層上に配置された絶縁シート層または第１サーマルコンパウンド層と、前記絶縁シート層上に配置され、パターン形成された第２厚銅層と、前記第２厚銅層上に配置された導電性の接合層と、前記接合層上に配置され、表面に表面電極と裏面に裏面電極とを有する半導体パワーデバイスと、前記半導体パワーデバイスの前記表面電極と電気的に接続される第１外部接続用端子と、前記第１厚銅層に接続され、前記第１厚銅層を介して前記半導体パワーデバイスの前記裏面電極に電気的に接続される第２外部接続用端子とを備えるパワー半導体装置が提供される。
本実施の形態の他の態様によれば、４００℃以上で熱処理した第２厚銅層を形成する工程と、第２厚銅層上に導電性の接合層を形成する工程と、第１厚銅層上に絶縁シート層または第１サーマルコンパウンド層を介して前記第２厚銅層を配置する工程と、前記接合層上に半導体パワーデバイスを配置し、加熱しながら加圧する加熱・加圧プロセスにより前記半導体パワーデバイスを前記接合層と接合する工程と、前記半導体パワーデバイスの電極と外部接続用端子とを接続する工程とを有し、熱処理された前記第２厚銅層のビッカースの硬さは、前記第１厚銅層または及び前記外部接続用端子のビッカースの硬さよりも小さく、５０以下を有するパワー半導体装置の製造方法が提供される。
本実施の形態の一態様によれば、半導体パワーデバイスと、前記半導体パワーデバイスの上面に配置されたチップ上接合層と、前記半導体パワーデバイスの上面に配置され、前記チップ上接合層と接合された金属リードとを備え、前記金属リードは金属の積層構造を有するパワー半導体装置が提供される。
本実施の形態の他の態様によれば、基板と、前記基板上に配置された第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンと、前記第１電極パターン上に配置されたチップ下接合層と、前記チップ下接合層上に配置され、表面側に第１パッド電極および第２パッド電極を有する半導体パワーデバイスと、前記第１パッド電極上に配置されたチップ上接合層と、前記第２電極パターン上に配置されたソース電極上接合層と、前記ソース電極上接合層および前記チップ上接合層に接合された第１金属リードとを備え、前記第１金属リードは金属の積層構造を有するパワー半導体装置が提供される。
本実施の形態の一態様によれば、表面にパッド電極が形成された半導体パワーデバイスと、前記パッド電極上に配置され、前記パッド電極と接合する前記パッド電極よりも厚い導電性のチップ上接合層と、前記チップ上接合層の上面に配置され、前記チップ上接合層と接合される金属リードとを備え、前記金属リードと前記チップ上接合層間は、レーザ光溶接による溶融再凝固部を有するパワー半導体装置が提供される。
本実施の形態の他の態様によれば、基板と、前記基板上に配置された第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンと、前記第１電極パターン上に配置されたチップ下接合層と、前記チップ下接合層上に配置され、表面側に第１パッド電極および第２パッド電極を有する半導体パワーデバイスと、前記第１パッド電極上に配置され、前記第１パッド電極と接続する導電性のチップ上接合層と、前記第２電極パターンおよび前記チップ上接合層に接合される金属リードとを備え、前記金属リードと前記チップ上接合層間および前記金属リードと前記第２電極パターン間は、レーザ光溶接による溶融再結合部を有するパワー半導体装置が提供される。
本実施の形態の他の態様によれば、表面にパッド電極が形成された半導体パワーデバイスと、前記パッド電極上に配置され、前記パッド電極と接合する導電性のチップ上接合層と、前記チップ上接合層上に配置され、前記チップ上接合層と接合する前記チップ上接合層よりも厚い金属板と、前記金属板の上面に配置され、前記金属板と接合される金属リードとを備え、前記金属リードと前記金属板間は、レーザ光溶接による溶融再凝固部を有するパワー半導体装置が提供される。
本実施の形態の他の態様によれば、表面にパッド電極が形成された半導体パワーデバイスと、前記パッド電極上に配置され、前記パッド電極よりも厚く形成されためっき層と、前記めっき層の上面に配置され、前記めっき層と接合される金属リードとを備え、前記金属リードと前記めっき層間は、レーザ光溶接による溶融再凝固部を有するパワー半導体装置が提供される。
本実施の形態によれば、熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワー半導体装置およびその製造方法を提供することができる。
本実施の形態によれば、半導体パワーデバイスとその上面に位置する金属リードの間の接合層への熱応力を低減し、かつ金属リードの抵抗を低減し、信頼性の向上したパワー半導体装置を提供することができる。
本実施の形態によれば、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置を提供することができる。
本技術を適用した一実施の形態に係るパワー半導体装置の模式的断面構造図。 銅の焼鈍による降伏応力とアニール温度との関係。 （ａ）比較例に係るパワー半導体装置において、銀焼成層の劣化を説明するＳＡＴ（Scanning Acoustic Tomography）画像例、（ｂ）図３（ａ）を説明する線図。 （ａ）比較例に係るパワー半導体装置において、銀焼成層の劣化を説明する断面画像例、（ｂ）図４（ａ）を説明する線図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の劣化を説明するＳＡＴ画像例、（ｂ）図５（ａ）を説明する線図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の劣化を説明する断面画像例、（ｂ）図６（ａ）を説明する線図。 銀焼成層の破壊モデルの違いによる熱抵抗シミュレーションに適用した模式的断面構造図。 比較例に係るパワー半導体装置において、銀焼成層の破壊が横クラックモデルである場合の熱抵抗シミュレーションに適用した模式的断面構造図。 （ａ）図８においてＣｕ層とＡｇ焼成層の界面におけるＳＡＴ画像例、（ｂ）図９（ａ）を説明する線図、（ｃ）図８においてＳｉＣ半導体パワーデバイスとＡｇ焼成層の界面におけるＳＡＴ画像例、（ｄ）図９（ｃ）を説明する線図。 （ａ）図８においてＡｇ焼成層の断面画像例、（ｂ）図１０（ａ）を説明する線図。 本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の破壊が縦クラックモデルである場合の熱抵抗シミュレーションに適用した模式的断面構造図。 （ａ）図１１においてＣｕ層とＡｇ焼成層の界面におけるＳＡＴ画像例、（ｂ）図１２（ａ）を説明する線図、（ｃ）図１１においてＳｉＣ半導体パワーデバイスとＡｇ焼成層の界面におけるＳＡＴ画像例、（ｄ）図１２（ｃ）を説明する線図。 （ａ）図１１においてＡｇ焼成層の断面画像例、（ｂ）図１３（ａ）を説明する線図。 本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の破壊がランダムクラックモデルである場合の熱抵抗シミュレーションに適用した模式的断面構造図。 （ａ）図１４においてＣｕ層とＡｇ焼成層の界面におけるＳＡＴ画像例、（ｂ）図１５（ａ）を説明する線図、（ｃ）図１４においてＳｉＣ半導体パワーデバイスとＡｇ焼成層の界面におけるＳＡＴ画像例、（ｄ）図１５（ｃ）を説明する線図。 （ａ）図１４においてＡｇ焼成層の断面画像例、（ｂ）図１６（ａ）を説明する線図。 （ａ）比較例に係るパワー半導体装置において、銀焼成層の破壊が横クラック（円柱）モデルである場合の熱シミュレーション結果を示す模式的平面パターン構成図、（ｂ）図１７（ａ）のＩ－Ｉ線に沿う模式的断面構造図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の破壊が縦クラックモデルである場合の熱シミュレーション結果を示す模式的平面パターン構成図、（ｂ）図１８（ａ）のＩＩ－ＩＩ線に沿う模式的断面構造図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の破壊がランダムクラック（球）モデルである場合の熱シミュレーション結果を示す模式的平面パターン構成図、（ｂ）図１９（ａ）のＩＩＩ－ＩＩＩ線に沿う模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置において、熱サイクルテストにおける温度プロファイル例。 本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の破壊が横クラック（円柱）モデルＨ、縦クラックモデルＶ、およびランダムクラック（球）モデルＲの３つの破壊モデルをパラメータとする熱抵抗Ｒth比と接合面積率との関係。 無酸素銅において、酸素含有量をパラメータとするビッカースの硬さＨＶとアニール温度との関係。 冷却器に搭載可能な本技術を適用した一実施の形態に係るパワー半導体装置の模式的断面構造図（構成例１）。 冷却器に搭載可能な本技術を適用した一実施の形態に係るパワー半導体装置の模式的断面構造図（構成例２）。 冷却器に搭載可能な本技術を適用した一実施の形態に係るパワー半導体装置の模式的断面構造図（構成例３）。 冷却器に搭載可能な本技術を適用した一実施の形態に係るパワー半導体装置の模式的断面構造図（構成例４）。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置であって、ワンインワン（１ in １）モジュールの模式的平面パターン構成図、（ｂ）図２７（ａ）のＩＶ－ＩＶ線に沿う模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、ワンインワン（１ in １）モジュールの模式的鳥瞰図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの詳細回路表現図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、ツーインワン（２ in １）モジュールの模式的平面パターン構成図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、２ in １モジュールの模式的鳥瞰図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、２ in １モジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現図。 本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスの例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスの例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤを含むＩＧＢＴの模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスの例であって、ＳｉＣ ＤＩ（Double Implanted）ＭＯＳＦＥＴの模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスの例であって、ＳｉＣ Ｔ（Trench）ＭＯＳＦＥＴの模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置を用いて構成した３相交流インバータの回路構成において、半導体パワーデバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 本技術を適用した一実施の形態に係るパワー半導体装置を用いて構成した３相交流インバータの回路構成において、半導体パワーデバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した３相交流インバータの回路構成図。 本技術を適用した一実施の形態に係るパワー半導体装置の模式的平面パターン構成図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、図４０のＶ－Ｖ線に沿う模式的断面構造図。 比較例に係るパワー半導体装置であって、図４０に対応した平面パターン構成のＶ－Ｖ線に沿う模式的断面構造図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置の別の模式的断面構造図、（ｂ）比較例に係るパワー半導体装置の別の模式的断面構造図。 (ａ) 比較例に係るパワー半導体装置の模式的平面パターン構成図、（ｂ）図４４（ａ）のＶＩ－ＶＩ線に沿う模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、図４０に対応した平面パターン構成のＶ－Ｖ線に沿う模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置に適用する金属リードの製造方法であって、（ａ）金属層を準備する工程図、（ｂ）金属層を積層し、圧延する工程図、（ｃ）積層された金属層を圧延した結果、所望の矩形形状を形成する工程図、（ｄ）積層された金属層を圧延した結果、所望のラウンド矩形形状を形成する工程図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置のΔＴｊパワーサイクルテストにおける電流と温度の変化の模式図、（ｂ）本技術を適用した一実施の形態に係るパワー半導体装置の熱サイクルテストにおける温度プロファイル例。 本技術を適用した一実施の形態に係るパワー半導体装置において、リード部材をパラメータとする最大主応力（Ｐａ）と熱膨張係数ＣＴＥ（Coefficient of Thermal Expansion）（ｐｐｍ／℃）との関係。 本技術を適用した一実施の形態に係るパワー半導体装置において、リード部材をパラメータとする熱膨張係数ＣＴＥ（ｐｐｍ／℃）とパワーサイクルテスト（ＰＣＴ）寿命との関係。 本技術を適用した一実施の形態に係るパワー半導体装置において、リード部材をパラメータとするチップ上焼成Ａｇ接合率（％）とパワーサイクル数（キロサイクル）との関係。 本技術を適用した一実施の形態に係るパワー半導体装置において、リード層の構成例であって、（ａ）Ｃｕ／インバー／Ｃｕ構造で厚さの比が１：８：１の例、（ｂ）Ｃｕ／インバー／Ｃｕ構造で厚さの比が１：１：１の例、（ｃ）Ｃｕ単体層の例。 本技術を適用した一実施の形態に係るパワー半導体装置であって、櫛歯金属リードを備える１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの模式的平面パターン構成例。 本技術を適用した一実施の形態に係るパワー半導体装置であって、櫛歯金属リードを備える１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの別の模式的平面パターン構成例。 本技術を適用した一実施の形態に係るパワー半導体装置であって、ツーインワンモジュールにおいて、モールド樹脂層形成前の模式的平面パターン構成図。 図５４において、ＶＩＩＡ－ＶＩＩＡ方向から観測した側面図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、モールド樹脂層形成後の模式的鳥瞰構成図。 本技術を適用した一実施の形態に係るパワー半導体装置の主要部の模式的平面パターン構成図。 図５７のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造図。 図５７のＩＸ－ＩＸ線に沿う模式的断面構造図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、ツーインワンモジュールにおいて、樹脂層形成前の模式的平面パターン構成図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置の封止前の模式的平面パターン構成図、（ｂ）図６１（ａ）のＸ－Ｘ線に沿う模式的断面構造図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置の封止前の模式的平面パターン構成図、（ｂ）図６２（ａ）のＸＩ－ＸＩ線に沿う模式的断面構造図。 （ａ）本技術を適用した一実施の形態に係るパワー半導体装置の封止前の模式的平面パターン構成図、（ｂ）図６３（ａ）のＸＩＩ－ＸＩＩ線に沿う模式的断面構造図。 比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造図（その１）。 （ａ）比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造図（その２）、（ｂ）図６５（ａ）において、Ｐ部分の拡大図。 （ａ）比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造図（その３）、（ｂ）比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造図（その４）。 本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の一工程を説明する模式的断面構造図であって、（ａ）はその１、（ｂ）はその２、（ｃ）はその３、（ｄ）はその４、（ｅ）はその５。 本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の一部分の製造工程を説明する模式的断面構造図であって、（ａ）はその１、（ｂ）はその２、（ｃ）はその３。 本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の全体の製造工程を説明する模式的断面構造図であって、（ａ）はその４、（ｂ）はその５、（ｃ）はその６、（ｄ）はその７。 本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の一部分の製造工程を説明する模式的断面構造図であって、（ａ）はその１、（ｂ）はその２。 本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の全体の製造工程を説明する模式的断面構造図であって、（ａ）はその４、（ｂ）はその５、（ｃ）はその６、（ｄ）はその７。 比較例に係るパワー半導体装置において、レーザ光照射の模式的説明図。 比較例に係るパワー半導体装置において、ＣｕＭｏにレーザ光を照射した場合の模式的説明図。 比較例に係るパワー半導体装置において、Ｃｕ／ＣｕＭｏクラッドにレーザ光を照射した場合の模式的説明図。 金属材料に照射したレーザ光の反射率Ｒとレーザ波長λの関係図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、ツーインワンモジュール（2 in 1 Module）（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的平面パターン構成図。 図７６において、ＸＩＩＩＡ－ＸＩＩＩＡ方向から観測した側面図。 本技術を適用した一実施の形態の変形例に係るパワー半導体装置であって、図７６において、ＸＩＩＩＡ－ＸＩＩＩＡ方向から観測した側面図。 図７８のＡ部分の拡大図。 本技術を適用した一実施の形態に係るパワー半導体装置であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的鳥瞰構成図。 本技術を適用した一実施の形態の変形例に係るパワー半導体装置であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的鳥瞰構成図。
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置などを特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
［実施の形態］
本技術を適用した一実施の形態に係るパワー半導体装置１の要部は、図１に示すように、平板状の厚銅基板２と、厚銅基板２上に部分的に配置された導電性の接合層２０と、接合層２０上に配置された半導体パワーデバイス２２とを備え、半導体パワーデバイス２２の表面または裏面に形成された電極と電気的に接続される、図２３で後述するような、外部接続用端子とを備える。接合層２０は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、若しくはＮｉ焼成層を備え、半導体パワーデバイス２２と接合する。厚銅基板２のビッカースの硬さは、５０以下を有する。無酸素銅の硬さの評価手段として、「ビッカースの硬さ」が知られている。ビッカースの硬さについては後述する（図２２）。
更に、厚銅基板２は、図１に示すように、第１厚銅層１４と、第１厚銅層１４上に配置された第２厚銅層１８Ａとを備える。ここで、接合層２０は、第２厚銅層１８Ａ上に部分的に配置される。第２厚銅層１８Ａには、焼きなましした焼鈍化銅などを適用する。第２厚銅層１８Ａの厚さは、例えば約１ｍｍ以上である。
第２厚銅層１８Ａのビッカースの硬さは、第１厚銅層１４のビッカースの硬さよりも小さく、５０以下を有する。
また、図１に示すように、第１厚銅層１４上に配置され、第２厚銅層１８Ａ以上の大きさを有する絶縁シート層１６を備える。第２厚銅層１８Ａは、絶縁シート層１６上に配置される。
半導体パワーデバイス２２は、接合層２０を介して、第２厚銅層１８Ａと接続される。
また、半導体パワーデバイス２２は、接合層２０に対して、加熱しながら加圧する加熱・加圧プロセスにより接合可能である。
絶縁シート層１６は、例えば、エポキシ系やポリイミド系樹脂などをベース樹脂とした半硬化材料のシート層である。絶縁シート層１６は、熱伝導率が５Ｗ／ｍＫ以上、厚さは、例えば、約０．１ｍｍ～０．３ｍｍ程度である。絶縁シート層１６を使用する理由は、セラミック基板と比較して低コストとするためである。
更に、本技術を適用した一実施の形態に係るパワー半導体装置１は、図１に示すように、冷却器１０を備え、第１厚銅層１４は、冷却器１０上に半田層１２を介して配置されていても良い。半田層１２の材料としては、Ｓｎ系半田層を適用可能である。また、Ａｇ焼成層や、Ｃｕ焼成層を適用しても良い。また、所謂放熱グリースとして、シリコーンからなるサーマルコンパウンドを適用しても良い。サーマルコンパウンドの厚さは、例えば、０．０５ｍｍ～０．２ｍｍ程度である。また、本技術を適用した一実施の形態に係るパワー半導体装置１においては、冷却器１０は、水冷式若しくは空冷式を備える。図１では、Ａｇ焼成層２０の大きさは半導体パワーデバイス２２と同じ大きさになっているが、半導体パワーデバイス２２より大きくても良い。
また、接合層２０は、例えば金属粒子接合層を備える。ここで、金属粒子接合層は、導電性粒子を含むペースト層を焼成して形成され、導電性粒子は、金属微粒子であり、ペースト層を形成するペーストは、金属微粒子を所定の溶媒に所要濃度で分散させて構成される。金属微粒子は、銀粒子、銅粒子、金粒子またはニッケル粒子などのいずれかとすることができる。したがって、接合層２０は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、Ｎｉ焼成層などを備える。
なお、所定の溶媒は、テルピネオール、テトラデカン、ターピネオール、ケロシンのいずれか若しくはこれらの組成混合物とすることができる。また、組成混合物としては、テ
ルピネオール、テトラデカン、ターピネオール、ケロシンの内の少なくともいずれかの組み合わせを適用可能である。また、テルピネオールとしては、α－テルピネオール、β－テルピネオール、γ－テルピネオールの混合物を適用しても良い。
導電性粒子を含むペーストの一種としての銀微粒子ペーストは、例えば、粒径約１μｍ～約５０μｍの銀微粒子を所定の溶媒に拡散させたものである。溶媒としては、例えばテルピネオール等の極性溶媒、テトラデカン等の炭化水素系溶媒、水系溶媒、ケトン系溶媒等が適用される。
銀微粒子は、核としての銀の微粒子の表面を、有機化合物等で構成されるシェル（有機殻）で覆った構成となっている。これにより、溶媒における分散性を向上させると共に、銀の微粒子の酸化を防ぐことができる。また、焼成処理を行う前工程において、銀微粒子ペーストから成るペースト層を加圧又は加熱して、シェルを破壊することにより、銀の微粒子の密度を高めることができ、焼結体としての金属粒子接合層の緻密性を向上させることができる。
また、本技術を適用した一実施の形態では、例えば、銀微粒子の濃度が約８１重量（％）以下である銀微粒子ペーストを用いている。焼成によって析出される金属銀を緻密にして良好な導電性および接合性を確保するためである。
また、銀微粒子ペーストから成るペースト層の焼成温度は、例えば、約２００～４００℃程度である。また、ペースト層の焼成時間は、例えば、約５分間以上である。
この焼成処理により、高融点の金属銀（融点約９６０℃）が析出して、接合層２０を形成する。
しかも、接合層２０は、金属銀（Ａｇ）と同等の特性を発揮することから、電気的に低抵抗（１００℃で、約２．０８×１０－８［Ωｍ］）で、優れた熱伝導率（３００Ｋで、約４２９Ｗ／ｍＫ）を有し、融点約９６０℃という高い耐熱性を備えている。接合層２０をＡｇ焼成層で形成する場合の厚さは、例えば、約０．０２ｍｍ～０．１５ｍｍ程度である。
したがって、ＳｉＣデバイスを例えば約４００℃近くの高温で駆動した場合であっても、接合部が溶融することが無く、デバイス特性の信頼性、実装時の信頼性を向上することができる。また、既存のＰｂ入り半田と比べて熱抵抗を５０％低減することもでき、半田と同等以上の信頼性を確保することができる。
（プレス加工工程）
本技術を適用した一実施の形態に係るパワー半導体装置のプレス加工工程を説明する。
（Ａ）まず、チップマウント工程として、半導体パワーデバイス２２をＡｇ焼成層２０を介して厚銅基板２上に搭載する。
（Ｂ）次に、上記構造をヒータ等の加熱装置（図示省略）上に配置し、プレス板を用い、加熱・加圧工程を実施する。加熱温度は、例えば、約２００℃～３５０℃程度であり、加圧圧力ＰＡは、例えば、約１０ＭＰａ～８０ＭＰａ程度である。
（降伏応力ＹＳとアニール温度との関係）
銅の焼鈍による降伏応力ＹＳ（Yield Stress）(ＭＰａ)とアニール温度（℃）との関係は図２に示すように表される。図２に示すように、銅を約４００℃～８００℃程度でアニ
ールすることにより銅の降伏応力ＹＳが減少する。アニール前（ＮＡ）における銅の降伏応力ＹＳは、約２００ＭＰａー３００ＭＰａ程度である。一方、銅をアニール後における銅の降伏応力ＹＳは、アニール温度４００℃で、約６８ＭＰａとなり、アニール温度５００℃で、約７２ＭＰａ程度である。図２に示すように、銅を約４００℃～８００℃程度でアニールすることにより銅の降伏応力ＹＳが減少する。つまり銅自体が柔らかくなる。この効果を利用して銀焼成層の劣化モードを変えることができる。
本技術を適用した一実施の形態に係るパワー半導体装置１においては、半導体パワーデバイス２２のチップ下の基板材料である第２厚銅層１８Ａに事前に焼鈍効果を与えるために、熱処理を行い材料を柔らかくすることで、接合部（２０）に加わる応力を低減させて接合部（２０）の劣化を抑えることができる。
本技術を適用した一実施の形態に係るパワー半導体装置１は、接合層２０に劣化が起こった際にエッジから進展するようなクラックではなく、縦に進展するようなクラックや部分的にランダムに破壊するような劣化モードになる接合劣化構造を備える。
本技術を適用した一実施の形態に係るパワー半導体装置１によれば、銀焼成層２０の劣化の設計のための熱処理厚銅基板を用いたパワー半導体装置構造を提供可能である。
尚、図２において、アニール温度８００℃の例は、Ｃｕ／ＳｉＮ／Ｃｕの層構造からなる絶縁基板（ＤＢＣ基板：Direct Bonding Copper）を形成する際に熱処理温度８００℃を適用する例に対応している。Ｃｕ／ＳｉＮ／Ｃｕの層構造の厚さは、例えば、約０．４ｍｍ／０．３２ｍｍ／０．４ｍｍであり、パワー半導体装置１における第２厚銅層１８Ａの厚さ約１ｍｍ以上に比べて薄い。
（超音波探傷装置による内部観察）
超音波探傷装置（ＳＡＴ：Scanning Acoustic Tomography)による内部観察を実施した。内部観察された画像例は、図３（ａ）・図５（ａ）に示すように表され、サンプルの断面画像例は、図４（ａ）・図６（ａ）に示すように表される。図３（ａ）・図５（ａ）においては、第２厚銅層１８Ａと、第２厚銅層１８Ａ上にＡｇ焼成層２０を接合層として形成された半導体パワーデバイス２２とを備えるパワー半導体装置に対して、超音波プローブを走査して内部観察した結果が示されている。
比較例に係るパワー半導体装置においては、環境温度やデバイスの発熱により熱応力がＡｇ焼成層２０にかかり、図３（ａ）および図４（ａ）に示すように、Ａｇ焼成層２０中に横方向のクラックからなる劣化部２３Ｈが形成され、Ａｇ焼成層２０が劣化し易い。
（熱処理有り無しによる銀焼成層の劣化の違い）
図８に示す半導体パワーデバイス２２に接合される銅層（Ｃｕ層）１８のように熱処理無しによる銀焼成層の劣化の様子を比較例として図３および図４に示す。すなわち、比較例に係るパワー半導体装置において、銀焼成層の劣化を説明するＳＡＴ画像例は、図３（ａ）に示すように表され、図３（ａ）を説明する線図は、図３（ｂ）に示すように表される。また、比較例に係るパワー半導体装置において、銀焼成層の劣化を説明する断面画像例は、図４（ａ）に示すように表され、図４（ａ）を説明する線図は、図４（ｂ）に示すように表される。
銅層１８のように、熱処理無し（通常の銅板）の場合には、図３（ｂ）の矢印Ｅに示すように、Ａｇ焼成層２０のコーナー部分から横方向のクラックが進展する破壊モードが観測される。図４（ａ）に示すように、このコーナー部分の断面画像例からは、横方向のクラックが進展する劣化部２３Ｈが観測される。
パワー半導体装置の熱抵抗低減のため現在のパワー半導体装置のトレンドとして、熱を拡げるために厚銅化してきている（厚さ約１ｍｍ～５ｍｍ程度)。厚銅化は熱抵抗低減には適しているが、その反面、接合材の銀焼成材や銅焼成材の接合部に対して大きな応力を与える。特に、銀焼成部がエッジ部から劣化して熱抵抗が増加している。
図１に示す厚銅層１８Ａのように、熱処理有りによる銀焼成層の劣化の様子を図５および図６に示す。すなわち、本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の劣化を説明するＳＡＴ画像例は、図５（ａ）に示すように表され、図５（ａ）を説明する線図は、図５（ｂ）に示すように表される。また、本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層の劣化を説明する断面画像例は、図６（ａ）に示すように表され、図６（ａ）を説明する線図は、図６（ｂ）に示すように表される。
厚銅層１８Ａのように、熱処理有りの場合には、図５・図６に示すように、Ａｇ焼成層２０にはランダムおよび／若しくは縦方向にクラックが進展する破壊モードが観測される。図５（ｂ）および図６（ａ）・図６（ｂ）に示すように、ランダムおよび／若しくは縦方向にクラックが進展する劣化部２３Ｒ・２３Ｖが観測される。
厚銅層１８Ａのように、熱処理有りのサンプルの劣化のメカニズムは銅が柔らかくなり、銅の表面あれが起こりそこを起点に劣化が起こる。銅の表面あれの様子は、図６（ａ）・図６（ｂ）に示すように、Ａｇ焼成層２０と第２厚銅層１８Ａとの界面の凹凸形状で表される。
（銀焼成層の破壊の違いによる熱抵抗シミュレーションモデル）
本技術を適用した一実施の形態に係るパワー半導体装置においては、基板の違いにより破壊モードが違ってくる。どの破壊モードがどの程度熱抵抗に影響を与えるかの検討を行った。
銀焼成層２０の破壊モデルの違いによる熱抵抗シミュレーションに適用した模式的断面構造は、図７に示すように表される。すなわち、熱抵抗シミュレーションに適用した模式的断面構造は、図７に示すように、ＤＢＣ基板２Ｂと、ＤＢＣ基板２Ｂ上に配置されたＡｇ焼成層２０と、Ａｇ焼成層２０上に配置された半導体パワーデバイス２２とを備える。ＤＢＣ基板２Ｂは、銅箔層１８Ｂ／ＳｉＮセラミックス基板１７／銅箔層１４Ｂからなる３層構造を備え、厚さは、それぞれ０．３ｍｍ／０．３２ｍｍ／０．３ｍｍである。Ａｇ焼成層２０の厚さは０．０６ｍｍ、ＳｉＣ半導体パワーデバイス２２の厚さは０．２５ｍｍである。また、ＤＢＣ基板２Ｂの裏面には、ＳｎＡｇＣｕ半田層１２を介して冷却器を想定するアルミニウム層１１が配置される。アルミニウム層１１の厚さは１ｍｍ、ＳｎＡｇＣｕ半田層１２の厚さは０．２ｍｍであり、アルミニウム層１１の裏面を６５℃に固定している。図７において、熱抵抗Ｒthは、ＳｉＣ半導体パワーデバイス２２のＴj(ジャンクション温度)とアルミニウム層１１の裏面（６５℃）間の熱抵抗を表す。
ＤＢＣ基板２Ａの表面側の銅箔層１８ＡとＡｇ焼成層２０と半導体パワーデバイス２２からなる３層構造によって、以下に説明する熱抵抗シミュレーションから観測可能な３つの破壊モデルを説明する。
－横クラックモデル－
比較例に係るパワー半導体装置において、銀焼成層２０の破壊が横クラックモデルである場合の熱抵抗シミュレーションに適用した模式的断面構造は、図８に示すように表される。図８において、銅層（Ｃｕ層）１８は、熱処理無しの通常の銅板の場合に対応してい
る。また、Ａｇ焼成層２０は、厚さ５５μｍと厚さ５μｍの２層構造とし、Ａｇ焼成層２０の内、厚さ５μｍの層部分において、横クラックによる劣化部２３Ｈが生じている。
図８においてＣｕ層１８とＡｇ焼成層２０の界面におけるＳＡＴ画像例は図９（ａ）に示すように表され、図９（ａ）を説明する線図は図９（ｂ）に示すように表され、図８においてＳｉＣ半導体パワーデバイス２２とＡｇ焼成層２０の界面におけるＳＡＴ画像例は図９（ｃ）に示すように表され、図９（ｃ）を説明する線図は図９（ｄ）に示すように表される。図８においてＡｇ焼成層２０の断面画像例は図１０（ａ）に示すように表され、図１０（ａ）を説明する線図は図１０（ｂ）に示すように表される。
－縦クラックモデル－
本技術を適用した一実施の形態に係るパワー半導体装置において、Ａｇ焼成層２０の破壊が縦クラックモデルである場合の熱抵抗シミュレーションに適用した模式的断面構造は、図１１に示すように表される。図１１において、第２厚銅層（Ｃｕ層）１８Ａは、熱処理有りのビッカースの硬さ５０以下の焼鈍化銅板の場合に対応している。また、Ａｇ焼成層２０には、縦クラックによる劣化部２３Ｖが生じている。
図１１において第２厚銅層（Ｃｕ層）１８ＡとＡｇ焼成層２０の界面におけるＳＡＴ画像例は図１２（ａ）に示すように表され、図１２（ａ）を説明する線図は図１２（ｂ）に示すように表され、図１１においてＳｉＣ半導体パワーデバイス２２とＡｇ焼成層２０の界面におけるＳＡＴ画像例は図１２（ｃ）に示すように表され、図１２（ｃ）を説明する線図は図１２（ｄ）に示すように表される。図１１においてＡｇ焼成層２０の断面画像例は図１３（ａ）に示すように表され、図１３（ａ）を説明する線図は図１３（ｂ）に示すように表される。
－ランダムクラックモデル－
本技術を適用した一実施の形態に係るパワー半導体装置において、Ａｇ焼成層２０の破壊がランダムクラックモデルである場合の熱抵抗シミュレーションに適用した模式的断面構造は、図１４に示すように表される。図１４において、第２厚銅層（Ｃｕ層）１８Ａは、熱処理有りのビッカースの硬さ５０以下の焼鈍化銅板の場合に対応している。また、Ａｇ焼成層２０には、ランダムクラックによる劣化部２３Ｒが生じている。
図１４において第２厚銅層（Ｃｕ層）１８ＡとＡｇ焼成層２０の界面におけるＳＡＴ画像例は図１５（ａ）に示すように表され、図１５（ａ）を説明する線図は図１５（ｂ）に示すように表され、図１４においてＳｉＣ半導体パワーデバイス２２とＡｇ焼成層２０の界面におけるＳＡＴ画像例は図１５（ｃ）に示すように表され、図１５（ｃ）を説明する線図は図１５（ｄ）に示すように表される。図１４においてＡｇ焼成層２０の断面画像例は図１６（ａ）に示すように表され、図１６（ａ）を説明する線図は図１６（ｂ）に示すように表される。ここで、図１６（ａ）・図１６（ｂ）は、熱処理有りによる銀焼成層の劣化の様子を示す図６（ａ）・図６（ｂ）と同様である。但し、図６においては、Ａｇ焼成層２０にランダムおよび／若しくは縦方向クラックが進展する破壊モードを説明する例として示したが、図１６（ａ）・図１６（ｂ）では、球形状のランダムクラックからなる劣化部２３Ｒを説明する例として示す。
（熱シミュレーション結果）
熱シミュレーションにおいては、厚さ０．２５ｍｍを有する５ｍｍ角のチップに対し、厚さ０．０１ｍｍを有する４．４ｍｍ角の発熱層を導入している。
比較例に係るパワー半導体装置において、銀焼成層２０の破壊が横クラック（円柱）モデルである場合の熱シミュレーション示す模式的平面パターン構成は、図１７（ａ）に示
すように表され、図１７（ａ）のＩ－Ｉ線に沿う模式的断面構造は、図１７（ｂ）に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層２０の破壊が縦クラックモデルである場合の熱シミュレーションを示す模式的平面パターン構成は、図１８（ａ）に示すように表され、図１８（ａ）のＩＩ－ＩＩ線に沿う模式的断面構造は、図１８（ｂ）に示すように表される。
また、本技術を適用した一実施の形態に係るパワー半導体装置において、銀焼成層２０の破壊がランダムクラック（球）モデルである場合の熱シミュレーションを示す模式的平面パターン構成は、図１９（ａ）に示すように表され、図１９（ａ）のＩＩＩ－ＩＩＩ線に沿う模式的断面構造は、図１９（ｂ）に示すように表される。
－熱サイクルテストー
本技術を適用した一実施の形態に係るパワー半導体装置において、熱サイクルテストにおける温度プロファイル例は、図２０に示すように表される。すなわち、図２０に示すように、－５０℃～２００℃の範囲で熱サイクルテストを行った。熱サイクルの１サイクルの周期は８０分であり、その内訳は、マイナス５０℃で３０分、マイナス５０℃からプラス２００℃までの昇温時間１０分、プラス２００℃で３０分、プラス２００℃からマイナス５０℃までの冷却時間１０分である（図２０参照）。
－熱抵抗Ｒth比と接合面積率との関係－
本技術を適用した一実施の形態に係るパワー半導体装置において、Ａｇ焼成層２０の破壊が横クラック（円柱）モデルＨ、縦クラックモデルＶ、およびランダムクラック（球）モデルＲの３つの破壊モデルをパラメータとする熱抵抗Ｒth比と接合面積率との関係は、図２１に示すように表される。ここで、熱抵抗Ｒth比は、Ａｇ焼成層２０に劣化部が発生していない場合を１とする相対的な値である。また、接合面積率とは、半導体パワーデバイス２２とＡｇ焼成層２０との間の接合面積率である。Ａｇ焼成層２０に劣化部が発生していない場合を１としている。
Ａｇ焼成層２０の破壊が横クラック（円柱）モデルＨの場合には、劣化部２３Ｈの発生と共に、接合面積率は低下し、同時に熱抵抗Ｒth比は上昇する。
一方、縦クラックモデルＶの場合には、劣化部２３Ｖの発生と共に、接合面積率は低下するが、熱抵抗Ｒth比の増加は抑制される。更に、ランダムクラック（球）モデルＲの場合には、劣化部２３Ｒの発生と共に、接合面積率は低下するが、熱抵抗Ｒth比の増加は略抑制されている。円柱に劣化していくモードは熱抵抗の増加が激しいが、縦クラック・ランダム(球状)の劣化は接合面積が減少しても熱抵抗は大きく増加しない。銀焼成層の劣化モードを縦クラック・ランダム(球状)の劣化にすれば良いことがわかる。
本技術を適用した一実施の形態に係るパワー半導体装置においては、接合層に劣化が起こった際に半導体パワーデバイス周辺のエッジから半導体パワーデバイスの中央部に向けて接合層内に進展するようなクラックではなく、半導体パワーデバイス周辺と離れて第２厚銅層と半導体パワーデバイスとの間に縦方向に進展するようなクラックや部分的にランダムに破壊するような劣化モードになる接合劣化構造を備えると良い。
（ビッカースの硬さとアニール温度との関係）
無酸素銅の硬さの評価手段として、「ビッカースの硬さ」が知られている。無酸素銅において、酸素含有量（％）をパラメータとするビッカースの硬さＨＶとアニール温度（℃）との関係は、図２２に示すように表される。図２２は、小藤甫、渡辺晴夫、加藤通友著
“無酸素銅に関する研究（第３報）無酸素銅の再結晶図と粒成長について”,日本金属学会誌,Vol.22,No.10,October,1958,pp.493-497.のFIG.1のデータに基づく。
図２２は、無酸素銅におけるアニールによる焼鈍の効果を表している。矢印Ｐで示すように、圧延加工度合いの増加と共に、ビッカースの硬さＨＶは増大する傾向がある。一方、矢印Ｑで示すように、アニール温度（℃）の増加と共に、ビッカースの硬さＨＶは減少する傾向がある。４００℃以上の熱処理でビッカースの硬さＨＶのほとんどが５０以下となる。
本技術を適用した一実施の形態に係るパワー半導体装置に適用する焼鈍化銅の熱処理の基準として、図２２に示すように、熱処理による焼鈍を示すための基準となるビッカースの硬さＨＶを用いる。ビッカースの硬さＨＶは、硬さを表す尺度の一つであり、押込み難さの一種である。ダイヤモンドでできた剛体を被試験物に対して押込み、その時にできるくぼみ(圧痕)の面積の大小で硬いか柔らかいかを判断する。
通常の１／４Ｈなどの無酸素銅のビッカース硬さＨＶとしては、約４４～１００程度である。一方、４００℃以上の熱処理でビッカースの硬さＨＶは、５０以下となる。
銅板は、図２に示すように、熱処理することにより降伏応力が起こる銅材である。本技術を適用した一実施の形態に係るパワー半導体装置は、上部の銅板に熱処理を施した銅板を使用する構造を備える。銀焼成層２０にかかる熱応力が大きくなっても、銅板に熱処理を行っているため劣化のモードが縦クラック・ランダムクラックとなり、熱抵抗が増加しない。
（冷却器搭載例）
－構成例１－
冷却器１０に搭載可能な本技術を適用した一実施の形態に係るパワー半導体装置（構成例１）は、図２３に示すように、冷却器１０と、冷却器１０上に配置された第１サーマルコンパウンド層１２ＴＨまたは半田層と、半導体パワーデバイス２２と、ドレイン端子ＤＴと、ソース端子ＳＴと、少なくとも半導体パワーデバイス２２を封止する樹脂層３００とを備える。ここで、厚銅基板２は、冷却器１０上に第１サーマルコンパウンド層１２ＴＨまたは半田層を介して配置される。その他の構成は、図１に示す本技術を適用した一実施の形態に係るパワー半導体装置と同様である。
尚、ドレイン端子ＤＴは、第２厚銅層（Ｃｕ層）１８Ａと接合層２０を介して半導体パワーデバイス２２の裏面のドレインに電気的に接続され、ソース端子ＳＴは、半導体パワーデバイス２２のソースに図示しないワイヤを介して電気的に接続される。尚、構成例１では、冷却器１０に形成された孔の中に冷却水１０Ｗや油等の冷却液を流す水冷式の例を開示したが、空冷式を採用しても良い。
尚、図２３の構造を適用して熱抵抗シミュレーションを実施することも可能である。境界条件は、裏面６５℃、熱伝達率＝５０００（Ｗ／ｍ2Ｋ）としても良い。裏面６５℃とは、冷却器１０の下層面に境界条件として６５℃固定を想定している。水冷式のため、熱伝達率＝５０００（Ｗ／ｍ2Ｋ）と設定している。図２３に示すように、アルミニウム製の冷却器１０において、冷却水１０Ｗとして、冷却水１０Ｗの温度を６５℃固定とする。熱伝達率とは２つの物体の接触面を通過する熱の伝わり易さのことである。水冷式の冷却器１０の場合、熱抵抗Ｒthは、ＳｉＣ半導体パワーデバイス２２のＴj(ジャンクション温度)とＴw(冷却水温度)間の熱抵抗を表す。
熱抵抗シミュレーション結果より、本技術を適用した一実施の形態に係るパワー半導体
装置においては、第２厚銅層１８Ａの厚さｔ２は、２ｍｍ以上であることが望ましく、第１厚銅層１４の厚さｔ１は、１ｍｍ～２ｍｍ内に最適値がある。
－構成例２－
空冷式の冷却器１０を本技術に適用した一実施の形態に係るパワー半導体装置（構成例２）は、図２４に示すように、冷却器１０と、冷却器１０上に配置された第１サーマルコンパウンド層１２ＴＨまたは半田層とを備える。ここで、厚銅基板２は、冷却器１０上に第１サーマルコンパウンド層１２ＴＨまたは半田層を介して配置される。
更に、パワー半導体装置（構成例２）は、図２３と同様に、ドレイン端子ＤＴ、ソース端子ＳＴを備え、全体を樹脂層３００により封止されている。尚、ドレイン端子ＤＴは、半導体パワーデバイス２２のドレインに電気的に接続され、ソース端子ＳＴは、半導体パワーデバイス２２のソースに電気的に接続される。その他の構成は、図１に示す本技術を適用した一実施の形態に係るパワー半導体装置と同様である。尚、構成例２では、空冷式の例を開示したが、水冷式を採用しても良い。
－構成例３－
空冷式の冷却器１０を本技術に適用した一実施の形態に係るパワー半導体装置（構成例３）は、図２５に示すように、冷却器１０と、冷却器１０上に配置された絶縁シート層１６または第１サーマルコンパウンド層とを備える。ここで、厚銅基板（第２厚銅層１８Ａ）は、冷却器１０上に絶縁シート層１６または第１サーマルコンパウンド層を介して配置される。また、図２３－図３２に示す厚銅基板（第２厚銅層１８Ａ）のビッカースの硬さは、半導体パワーデバイス２２の外部接続用端子（ソース端子ＳＴ、ドレイン端子ＤＴ）を構成する銅のビッカースの硬さよりも小さく、５０以下を有する。構成例３は、図２５に示すように、厚銅基板２として、第２厚銅層１８Ａを用いる例に対応している。
更に、パワー半導体装置（構成例３）は、図２３と同様に、ドレイン端子ＤＴ、ソース端子ＳＴを備え、全体を樹脂層３００により封止されている。尚、ドレイン端子ＤＴは、半導体パワーデバイス２２のドレインに電気的に接続され、ソース端子ＳＴは、半導体パワーデバイス２２のソースに電気的に接続される。その他の構成は、図１に示す本技術を適用した一実施の形態に係るパワー半導体装置と同様である。尚、構成例３では、空冷式の例を開示したが、水冷式を採用しても良い。
－構成例４－
空冷式の冷却器１０を本技術に適用した一実施の形態に係るパワー半導体装置（構成例４）は、図２６に示すように、冷却器１０と、冷却器１０上に配置された絶縁基板２Ｂとを備える。ここで、絶縁基板２Ｂは、冷却器１０上に第１サーマルコンパウンド層１２ＴＨを介して配置される。ここで、構成例４は、図２６に示すように、厚銅基板として、第２厚銅層１８Ａを用いる例に対応している。更に、構成例４は、絶縁基板２Ｂ上に配置され、第２厚銅基板１８Ａ以上の大きさを有する第２サーマルコンパウンド層１６ＴＨを備え、第２厚銅層１８Ａは、第２サーマルコンパウンド層１６ＴＨ上に配置されていても良い。また、第２厚銅層１８Ａのビッカースの硬さは、半導体パワーデバイス２２の電力端子（ソース端子ＳＴ、ドレイン端子ＤＴ）を構成する銅のビッカースの硬さよりも小さく、５０以下を有する。
更に、冷却器１０を本技術に適用した一実施の形態に係るパワー半導体装置（構成例４）は、図２３と同様に、ドレイン端子ＤＴ、ソース端子ＳＴを備え、全体を樹脂層３００により封止されている。尚、ドレイン端子ＤＴは、半導体パワーデバイス２２のドレインに電気的に接続され、ソース端子ＳＴは、半導体パワーデバイス２２のソースに電気的に接続される。
絶縁基板２Ｂは、例えば、セラミックス基板１７と、セラミックス基板１７の表面に配置された銅箔層１８Ｂと、セラミックス基板１７の裏面に配置された銅箔層１４Ｂとを備えるＤＢＣ（Direct Bonding Copper）基板を備えていても良い。なお、絶縁基板２Ｂには、ＡＭＢ（Active Metal Brazed、Active Metal Bond）基板、若しくはＤＢＡ（Direct Bonding Aluminum）基板なども適用できる。尚、構成例４では、空冷式の例を開示したが、水冷式を採用しても良い。
以上の構成例１～４において、冷却器１０は、水冷式若しくは空冷式の一方のみを示したがどちらの方式も採用可能であり、車の駆動機器や電力変換装置等の発熱の多い装置に用いられる。
（パワー半導体装置の製造方法）
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、４００℃以上で熱処理した第２厚銅層１８Ａを形成する工程と、第２厚銅層１８Ａ上に導電性の接合層２０を形成する工程と、第１厚銅層１４上に絶縁シート層１６または第１サーマルコンパウンド層を介して第２厚銅層１８Ａを配置する工程と、接合層２０上に半導体パワーデバイス２２を配置し、加熱しながら加圧する加熱・加圧プロセスにより半導体パワーデバイス２２を接合層２０と接合する工程と、半導体パワーデバイス２２の電極と外部接続用端子（ＤＴ・ＳＴ）とを接続する工程とを有する。ここで、熱処理された第２厚銅層１８Ａのビッカースの硬さは、第１厚銅層１４または外部接続用端子（ＤＴ・ＳＴ）のビッカースの硬さよりも小さく、５０以下を有する。
更に、パワー半導体装置全体を樹脂層３００により、封止する工程を備えていても良い。樹脂層３００としては、ＳｉＣ系半導体パワーデバイスに適用可能なトランスファモールド樹脂、熱硬化樹脂などを使用可能である。また、シリコンゲルなどのシリコーン系樹脂を部分的に若しくはケース型パワー半導体装置を採用して全体に適用しても良い。
また、接合層２０は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、若しくはＮｉ焼成層などを備えていても良い。
加熱・加圧プロセスの加熱温度は、２００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備える。
（パワー半導体装置の具体例）
－１ in １モジュール－
本技術を適用した一実施の形態に係るパワー半導体装置１であって、１ in １モジュールの模式的平面パターン構成は図２７（ａ）に示すように表され、図２７（ａ）のＩＶ－ＩＶ線に沿う模式的断面構造は図２７（ｂ）に示すように表される。更に、図２７（ａ）および図２７（ｂ）に対応する模式的鳥瞰構成は、図２８に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置１は、図２７（ａ）・図２７（ｂ）および図２８に示すように、平板状の第１厚銅層１４と、第１厚銅層１４上に配置された絶縁シート層１６と、絶縁シート層１６上に配置され、パターン形成された第２厚銅層１８Ａ・１８Ａ（ＧＰ）・１８Ａ（ＳＰ）と、第２厚銅層１８Ａ上に配置された導電性の接合層２０と、接合層２０上に配置された半導体パワーデバイスＱＡ・ＱＢと、ドレイン端子ＤＴやソース端子ＳＴ等の端子とを備える。半導体パワーデバイスＱＡ・ＱＢは、接合層２０と接合すると共に、第２厚銅層１８Ａのビッカースの硬さは、第１厚銅層１４のビッカースの硬さやドレイン端子ＤＴやソース端子ＳＴのビッカースの硬さよりも小さく、５０以下を有する。
また、ゲート端子ＧＴ・ソースセンス端子ＳＳＴが、ゲート信号用配線パターン１８Ａ（ＧＰ）・ソース信号用配線パターン１８Ａ（ＳＰ）に半田付けなどによって接続されている。
また、接合層２０は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、若しくはＮｉ焼成層などを備えていても良い。
また、接合層２０に劣化が起こった際にエッジから進展するようなクラックではなく、縦に進展するようなクラックや部分的にランダムに破壊するような劣化モードになる接合劣化構造を備えていても良い。
また、半導体パワーデバイスＱＡ・ＱＢは、その上面にソース電極またはエミッタ電極とゲート電極が形成され、その下面にドレイン電極またはコレクタ電極が形成されたＦＥＴまたはＩＧＢＴであり、複数のチップが並列接続されている。パワー半導体装置１は、半導体パワーデバイスＱＡ・ＱＢが絶縁シート層１６上に配置され、第２厚銅層１８Ａと同一材料によりパターン形成され、ゲート電極に電気的に接続されるゲート信号用配線パターンおよびソース電極またはエミッタ電極に電気的に接続されるソースまたはエミッタ信号用配線パターンとを備えていても良い。尚、各配線パターンは第２厚銅層１８Ａと同一の厚さのみを開示しているが、第２厚銅層１８Ａよりも薄い薄銅層でも構わない。
半導体パワーデバイスＱＡ・ＱＢは更に多くのチップを備えていても良いし、ダイオード等の他の素子が設けられていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置１は、図２７（ａ）・図２７（ｂ）および図２８に示すように、絶縁シート層１６上に配置され、第２厚銅層１８Ａと同一材料によりパターン形成されたゲート信号用配線パターンＧＰおよびソース信号用配線パターンＳＰとを備える。
本技術を適用した一実施の形態に係るパワー半導体装置１は、図２７（ａ）・図２７（ｂ）および図２８に示すように、半導体パワーデバイスＱＡ・ＱＢが第２厚銅層１８Ａ上に配置され、半導体パワーデバイスＱＡ・ＱＢのドレイン電極が接合層２０と加熱・加圧プロセスにより接合されている。
ここで、ゲート信号用配線パターンＧＰは半導体パワーデバイスＱＡ・ＱＢのゲート電極とゲートボンディングワイヤＧＷＡ・ＧＷＢを介して接続され、ソース信号用配線パターンＳＰは半導体パワーデバイスＱＡ・ＱＢのソース電極とソースボンディングワイヤＳＷＡ・ＳＷＢを介して接続されている。尚、ここでは図示は省略するが、ソースボンディングワイヤＳＷＡ・ＳＷＢを複数本並列に接続したり、これらのボンディングワイヤの代わりに、板状電極と柱状電極の組合せ構造や、リードフレームなどを用いても良い。
更に、半導体パワーデバイスＱＡ・ＱＢのドレイン電極が接続される第２厚銅層１８Ａには、はんだ付けなどにより、ドレイン端子ＤＴが接続され、ソース信号用配線パターンＳＰには、はんだ付けなどにより、ソース端子ＳＴが接続される。また、ゲート信号用配線パターンＧＰおよびソース信号用配線パターンＳＰには、はんだ付けなどにより、ゲート端子Ｇおよびソースセンス端子ＳＳＴがそれぞれ接続される。
ここで、半導体パワーデバイス２２としては、Ｓｉ系ＩＧＢＴ、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、ＧａＮ系ＦＥＴ、酸化ガリウム系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えていても良い。
（回路構成）
本技術を適用した一実施の形態に係るパワー半導体装置であって、１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２９に示すように表される。図２９には、ＭＯＳＦＥＴに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。また、１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの詳細回路表現は、図３０に示すように表される。
１ in １モジュールは、例えば、１つまたは複数の並列接続されたＭＯＳＦＥＴが１つのモジュールに内蔵されている。なお、複数チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図３０に示すように、ＭＯＳＦＥＴＱに並列にセンス用ＭＯＳＦＥＴＱｓが接続されていても良い。センス用ＭＯＳＦＥＴＱｓは、ＭＯＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図３０において、ＳＳはソースセンス端子、ＣＳは電流センス端子であり、Ｇはゲート信号端子である。本技術を適用した一実施の形態に係るパワー半導体装置においても、ＭＯＳＦＥＴＱには、センス用ＭＯＳＦＥＴＱｓが同一チップ内に微細トランジスタとして形成されていても良い。
モジュールには、１チップまたは複数チップからなる内蔵トランジスタ回路を複数備える場合がある。すなわち、モジュールには、１ in １、２ in １、４ in １、６ in １などがあり、例えば、１つのモジュールにおいて、２個（回路）分のトランジスタ（チップ）を内蔵したモジュールは２ in １、２ in １を２組み内蔵したモジュールは４ in １、２ in １を３組み内蔵したモジュールは６ in １と呼ばれる。
（２ in １モジュール）
本技術を適用した一実施の形態に係るパワー半導体装置１であって、２ in １モジュールの模式的平面パターン構成は図３１に示すように表され、模式的鳥瞰構成は図３２に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置１であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の模式的平面パターン構成は、図３１に示すように表される。本技術を適用した一実施の形態に係るパワー半導体装置１は、ハーフブリッジ内蔵モジュールの構成を備え、２個のＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されている。図３１においては、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４は、それぞれ２チップ並列に配置されている例が示されている。
本技術を適用した一実施の形態に係るパワー半導体装置１は、図３１および図３２に示すように、厚銅基板２（１８Ａ・１６・１４）の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。
本技術を適用した一実施の形態に係るパワー半導体装置１は、図３１・図３２に示すように、平板状の第１厚銅層１４と、第１厚銅層１４上に配置された絶縁シート層１６と、絶縁シート層１６上に配置され、パターン形成された第２厚銅層１８Ａ（Ｄ１・Ｄ４・Ｓ１・Ｓ４・ＳＰ１・ＳＰ４・ＧＰ１・ＧＰ４）と、第２厚銅層１８Ａ上に配置された導電性の接合層２０（図示省略）と、接合層２０上に配置された半導体パワーデバイスＱ１・Ｑ４とを備える。半導体パワーデバイスＱ１・Ｑ４は、接合層２０と接合すると共に、第
２厚銅層１８Ａのビッカースの硬さは、第１厚銅層１４のビッカースの硬さよりも小さく、５０以下を有する。
また、接合層２０は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、若しくはＮｉ焼成層などを備えていても良い。
また、接合層２０に劣化が起こった際にエッジから進展するようなクラックではなく、縦に進展するようなクラックや部分的にランダムに破壊するような劣化モードになる接合劣化構造を備えていても良い。
また、半導体パワーデバイスＱ１・Ｑ４は、その上面にソース電極またはエミッタ電極とゲート電極が形成され、その下面にドレイン電極またはコレクタ電極が形成されたＦＥＴまたはＩＧＢＴであり、絶縁シート層１６上に配置され、第２厚銅層１８Ａと同一材料によりパターン形成され、ゲート電極に電気的に接続されるゲート信号用配線パターンおよびソース電極またはエミッタ電極に電気的に接続されるソースまたはエミッタ信号用配線パターンとを備えていても良い。
半導体パワーデバイスＱ１・Ｑ４は、図示しない保護ダイオードを並列接続するようにしても良い。
本技術を適用した一実施の形態に係るパワー半導体装置１は、図３１・図３２に示すように、絶縁シート層１６上に配置され、第２厚銅層１８Ａと同一材料によりパターン形成されたゲート信号用配線パターンＧＰ１・ＧＰ４およびソース信号用配線パターンＳＰ１・ＳＰ４とを備える。
本技術を適用した一実施の形態に係るパワー半導体装置１は、図３１・図３２に示すように、半導体パワーデバイスＱ１・Ｑ４が第２厚銅層１８Ａ上に配置され、半導体パワーデバイスＱ１・Ｑ４のドレイン電極が接合層２０と加熱・加圧プロセスにより接合されている。
また、半導体パワーデバイスＱ１・Ｑ４は、第２厚銅層１８ＡからなるドレインパターンＤ１・Ｄ４上にフェースアップに配置される。
ここで、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、半導体パワーデバイスＱ１のゲート信号用配線パターンＧＰ１・ソース信号用配線パターンＳＰ１に半田付けなどによって接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、半導体パワーデバイスＱ４のゲート信号用配線パターンＧＰ４・ソース信号用配線パターンＳＰ４に半田付けなどによって接続される。
図３１・図３２に示すように、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４から、パターン形成された第２厚銅層１８ＡからなるドレインパターンＤ４・ソースパターンＳ４に向けてソースボンディングワイヤＳＷＯ・ＳＷＮが接続され、ゲート信号用配線パターンＧＰ１・ＧＰ４に向けてゲートボンディングワイヤＧＷ１・ＧＷ４が接続され、ソース信号用配線パターンＳＰ１・ＳＰ４に向けてソースボンディングワイヤＳＷ１・ＳＷ４が接続される。
また、ゲート信号用配線パターンＧＰ１・ＧＰ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４が半田付けなどによって接続され、ソース信号用配線パターンＳＰ１・ＳＰ４には、外部取り出し用のソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
また、ドレインパターンＤ１には、正側電力端子Ｐが半田付けなどによって接続され、ソースパターンＳ４には、負側電力端子Ｎが半田付けなどによって接続され、ドレインパターンＤ４には、出力端子Ｏ（Ｓ１）・Ｏ（Ｄ４）が半田付けなどによって接続される。
正側電力端子Ｐ・負側電力端子Ｎ、出力端子Ｏ（Ｓ１）・Ｏ（Ｄ４）、ゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
ソースボンディングワイヤＳＷＯ・ＳＷＮ・ＳＷ１・ＳＷ４およびゲートボンディングワイヤＧＷ１・ＧＷ４は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
ここで、半導体パワーデバイス２２としては、Ｓｉ系ＩＧＢＴ、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、ＧａＮ系ＦＥＴ、酸化ガリウム系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えていても良い。
また、半導体パワーデバイスを第１電源と第２電源との間に直列に接続し、直列接続された半導体パワーデバイスの接続点を出力とするスイッチング回路を複数用いると共に、半導体パワーデバイスの各ゲートを個別に制御してインバータ回路装置またはコンバータ回路を構成することも可能である。
なお、本技術を適用した一実施の形態に係るパワー半導体装置１においては、半導体パワーデバイスを用いて、主として１ in １モジュール、２ in １モジュールを構成可能であることを説明したが、これに限らず、例えばフォーインワン（４ in １）モジュール、シックスインワン（６ in １）モジュール、６ in １モジュールにスナバコンデンサなどを備えたセブンインワン（７ in １）モジュール、エイトインワン（８ in １）モジュール、トゥエルブインワン（１２ in １）モジュール、フォーティーンイン（１４ in １）モジュールなどのいずれかを構成することもできる。
（回路構成）
本技術を適用した一実施の形態に係るパワー半導体装置であって、２ in １モジュール１００のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図３３に示すように表される。
半導体パワーデバイスＱ１・Ｑ４として、ＳｉＣ ＭＯＳＦＥＴを適用した２ in １モジュールは、図３３に示すように、ハーフブリッジ構成を備え、１つのモールド樹脂に封止されている。
図３３に示すように、２ in １モジュールには、２つのＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４と、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が内蔵される。図３３において、ＧＴ１およびＧＴ４はＭＯＳＦＥＴＱ１・Ｑ４のゲート信号用の端子であり、ＳＳＴ１およびＳＳＴ４はＭＯＳＦＥＴＱ１・Ｑ４のソース信号用の端子である。Ｐは正側電力端子であり、Ｎは負側電力端子であり、Ｏは出力端子電極である。
図３８や図３９で後述する本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスＱ２・Ｑ５、および半導体パワーデバイスＱ３・Ｑ６についても同様である。
（デバイス構造）
本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスＱ１・Ｑ４の例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含む
ＳｉＣ ＭＯＳＦＥＴ１３０Ａの模式的断面構造は、図３４に示すように表される。
図３４に示すように、ＳｉＣ ＭＯＳＦＥＴ１３０Ａは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤは、図３４に示すように、ＳｉＣ ＭＯＳＦＥＴ１３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３４に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰＤが延在して配置されていても良い。
図３４において、ＳｉＣ ＭＯＳＦＥＴ１３０Ａは、プレーナゲート型のｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、後述する図３７に示すように、トレンチゲート型のｎチャネル縦型ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄなどで構成されていても良い。
または、本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスＱ１・Ｑ４としては、ＳｉＣ ＭＯＳＦＥＴ１３０Ａの代わりに、ＧａＮ系ＦＥＴや酸化ガリウム系ＦＥＴなどを採用することもできる。
本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスＱ２・Ｑ５、および半導体パワーデバイスＱ３・Ｑ６についても同様である。
さらには、本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスＱ１～Ｑ６には、バンドギャップエネルギーが、例えば、１．１ｅＶ～８ｅＶのワイドバンドギャップ型と称される半導体を用いることができる。
同様に、本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスＱ１・Ｑ４の例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤ、コレクタ電極Ｃを含むＩＧＢＴ１３０Ｂの模式的断面構造は、図３５に示すように表される。
図３５に示すように、ＩＧＢＴ１３０Ｂは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+コレクタ領域３７Ｐと、ｐ+コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰＤは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤは、図３５に示すように、ＩＧＢＴ１３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤの下方の半導体層３１内には、図示していないが、上述したトランジスタと同様な微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３５に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰＤが延在して配置されていても良い。
図３５において、ＩＧＢＴ１３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスＱ２・Ｑ５、および半導体パワーデバイスＱ３・Ｑ６についても同様である。
－ＳｉＣ ＤＩＭＯＳＦＥＴ－
本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスの例であって、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃの模式的断面構造は、図３６に示すように表される。
図３６に示すＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３６において、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図３６に示すように、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
ＳｉＣ ＤＩＭＯＳＦＥＴ１３０Ｃは、図３６に示すように、ｐボディ領域３２に挟まれたｎ-高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図３６に示すように、ボディダイオードＢＤが形成される。
－ＳｉＣ ＴＭＯＳＦＥＴ－
本技術を適用した一実施の形態に係るパワー半導体装置に適用可能な半導体パワーデバイスの例であって、ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄの模式的断面構造は、図３７に示すように表される。
図３７に示すＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３７において、ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図３７に示すように、ＳｉＣ ＴＭＯＳＦＥ３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
ＳｉＣ ＴＭＯＳＦＥＴ１３０Ｄでは、ＳｉＣ ＤＩＭＯＳＦＥＴ１３０ＣのようなＪＦＥＴ効果に伴うチャネル抵抗ＲJFETは形成されない。ｐボディ領域３２／半導体層３１Ｎ間には、図３６と同様に、ボディダイオードＢＤが形成される。
（応用例）
図３３に示す本技術を適用した一実施の形態に係るパワー半導体装置を複数用いて構成した３相交流インバータ４０の回路構成において、ＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３８に示すように表される。
各パワー半導体装置の両端を電源Ｅとそれぞれ接続し、スイッチング動作を行うと、ＳｉＣ ＭＯＳＦＥＴのスイッチング速度が速いために、接続ラインの有するインダクタンスＬによって、大きなサージ電圧Ｌｄｉ／ｄｔを生ずることがある。例えば、電流変化ｄｉ＝３００Ａとし、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０９（Ａ／ｓ）となる。
インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（具体例）
次に、図３９を参照して、半導体パワーデバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した３相交流インバータ４２について説明する。
図３９に示すように、３相交流インバータ４２は、ゲートドライバ（ＧＤ）１８０に接続されたパワー半導体装置部２００と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワー半導体装置部２００は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている
。
ここで、ＧＤ１８０は、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、ＳｉＣ ＭＯＳＦＥＴＱ２・Ｑ５、およびＳｉＣ ＭＯＳＦＥＴＱ３・Ｑ６の各ゲート端子に接続され、各ＭＯＳＦＥＴのスイッチング動作を個別に制御する。
パワー半導体装置部２００は、電源もしくは蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（－）Ｎとの間に接続され、インバータ構成のＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＯＳＦＥＴＱ１～Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１～ＤＩ６がそれぞれ逆並列に接続されている。
ここで、パワー半導体装置部２００を構成する各ＭＯＳＦＥＴは、１つの大きなトランジスタとみなすことができるが、内蔵トランジスタが１チップまたは複数チップの場合がある。
本技術を適用した一実施の形態に係るパワー半導体装置においては、主として１ in １モジュール、２ in １モジュールについて説明したが、これに限らず、例えばフォーインワン（４ in １）モジュール、シックスインワン（６ in １）モジュール、６ in １モジュールにスナバコンデンサなどを備えたセブンインワン（７ in １）モジュール、エイトインワン（８ in １）モジュール、トゥエルブインワン（１２ in １）モジュール、フォーティーンイン（１４ in １）ワンモジュールなどにも適用できる。
半導体パワーデバイス２２は、ＩＧＢＴ、ダイオード、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＧａＮＦＥＴのいずれかを備えていても良い。 また、ＳｉＣ系ＭＯＳＦＥＴとＳｉＣ系ＩＧＢＴとのハイブリッド素子を用いても良い。
本技術を適用した一実施の形態によれば、配線抵抗を低く、かつ、チップ上の接合層に発生する応力も低減され、パワーサイクルのような冷熱繰り返しによる応力による接合部の劣化速度を遅らせることができ、信頼性の高いパワー半導体装置の提供が可能となる。
本技術を適用した一実施の形態によれば、パワーサイクル耐量を向上させることが可能なパワー半導体装置を提供することができる。
本技術を適用した一実施の形態によれば、半導体パワーデバイスとその上面に位置する金属リードの間の接合層への熱応力を低減し、かつ金属リードの抵抗を低減し、信頼性の向上したパワー半導体装置を提供することができる。
本技術を適用した一実施の形態に係るパワー半導体装置４００の模式的平面パターン構成は、図４０に示すように表され、図４０のＶ－Ｖ線に沿う模式的断面構造は、図４１に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置４００においては、半導体パワーデバイス４０１とその上面に位置する金属リード４１９との間のチップ上接合層４１６において、チップ上接合層４１６への熱応力低減のために、金属リード４１９を低熱膨張係数の積層材とする。
本技術を適用した一実施の形態に係るパワー半導体装置４００においては、図４１に示すように、半導体パワーデバイス４０１上面に接続する金属リード４１９の材質を、例えば、３層の積層構造（金属層４１９ａ・金属層４１９ｂ・金属層４１９ｃ）とする。
金属リード４１９は、相対的に低熱膨張係数の金属層４１９ｂを中心としてその上下面に相対的に電気抵抗が低い金属層４１９ａ・４１９ｃを積層化した構成を備える。
金属層４１９ａ・４１９ｃとしては、例えば、銅またはアルミニウムを適用可能であり、金属層４１９ｂとしては、例えば、インバーやコバール等のＦｅ－Ｎｉ系合金、Ｆｅ－Ｎｉ－Ｃｏ系合金やタングステン、モリブデンなどを適用可能である。
この３層の積層構造の金属層４１９ａ／金属層４１９ｂ／金属層４１９ｃによる熱膨張係数は、厚さ構成比で調整することができる。例えば、銅／インバー(Ｆｅ－Ｎｉ系合金）／銅の場合、厚さ比１：３：１とした場合の熱膨張係数は約６ｐｐｍ／℃、厚さ比１：８：１とした場合には約３ｐｐｍ／℃となり、半導体パワーデバイス４０１との熱膨張係数差を小さくすることにより、冷熱繰り返し状況下で生じるチップ上接合層４１６の応力が低減され、接合寿命を長くすることができる。
（比較例）
比較例１に係るパワー半導体装置４００Ａであって、図４０に対応した平面パターン構成のＶ－Ｖ線に沿う模式的断面構造は、図４２に示すように表される。
比較例２に係るパワー半導体装置４００Ａの模式的平面パターン構成は、図４４（ａ）に示すように表され、図４４（ａ）のＶＩ－ＶＩ線に沿う模式的断面構造は、図４４（ｂ）に示すように表される。比較例２に係るパワー半導体装置４００Ａは、図４４（ａ）および図４４（ｂ）に示すように、ワイヤ配線構造を説明するものである。
比較例２に係るパワー半導体装置４００Ａは、絶縁基板４１４上に半導体パワーデバイス４０１が接合され、半導体パワーデバイス４０１上面には電流取り出しのためのソースボンディングワイヤ４１１が接続されたものである。絶縁基板４１４の上面に位置するドレイン電極パターン４０５の上面に、半導体パワーデバイス４０１がチップ下接合層４０４により電気的に接続されている。半導体パワーデバイス４０１上面にはソースパッド電極４０３が形成されており、絶縁基板４１４を構成するソース電極パターン４０６とソースパッド電極４０３がソースボンディングワイヤ４１１にて電気的に接続されている。
さらに、半導体パワーデバイス４０１上面に形成されたソースパッド電極４０３と、絶縁基板４１４上面に形成されたソース信号電極パターン４０７がソース信号ボンディングワイヤ４１２にて電気的に接続されている。また、半導体パワーデバイス４０１上面に形成されたゲートパッド電極４０２と絶縁基板４１４上面に形成されたゲート信号電極パターン４０８とがゲート信号ボンディングワイヤ４１３にて電気的に接続されている。
上述したワイヤ配線構造では、大電流を流した場合、ワイヤ（アルミ又は銅）の配線抵抗が高いため、自己発熱を起こしワイヤ材料の融点を超えると溶断してしまう。このため、半導体パワーデバイス４０１上面に形成されたソースパッド電極４０３に接続するソースボンディングワイヤ４１１の本数を増やすか、ソースボンディングワイヤ４１１の径を増大させて配線抵抗を下げたりしているが、限界が来ている。
このため、図４４に示したワイヤ配線構造のワイヤの代わりに金属リードを半導体パワーデバイス４０１上面に接合することが行われている。これを比較例１（図４２）を用いて説明する。
比較例１に係るパワー半導体装置４００Ａにおいては、絶縁基板４１４の上面に位置するドレイン電極パターン４０５の上面に、半導体パワーデバイス４０１がチップ下接合層
４０４により電気的に接続されている。半導体パワーデバイス４０１上面にはソースパッド電極４０３が形成されており、絶縁基板４１４を構成するソース電極パターン４０６とソースパッド電極４０３がチップ上接合層４１６及びソース電極パターン上接合層４１７を介して金属リード４１５により接続されている。
金属リード４１５は、電気抵抗を低減するために通常、銅やアルミニウムが使用されている。しかしながら、銅の熱膨張係数は約１７ｐｐｍ／℃、アルミニウムの熱膨張係数は約２４ｐｐｍ／℃であり、半導体パワーデバイス４０１のＳｉやＳｉＣの熱膨張係数３～４ｐｐｍ／℃より大きく、冷熱繰り返し環境においてはこれらの熱膨張係数差から生じる応力にてチップ上接合層４１６に接合層のクラック４１８が生じてしまう（図４３（ｂ）参照）。
これを防ぐため、金属リード４１５の材質を銅やアルミニウムでは無く、低熱膨張金属（例えば、インバーやコバール等のＦｅ－Ｎｉ系合金、Ｆｅ－Ｎｉ－Ｃｏ系合金やタングステン、モリブデンなど）とした場合、今度は配線抵抗が高くなり、所望の電流が流せないことがある。
本技術を適用した一実施の形態に係るパワー半導体装置４００の半導体パワーデバイス４０１近傍の別の模式的断面構造は、図４３（ａ）に示すように表され、比較例に係るパワー半導体装置４００Ａの半導体パワーデバイス４０１近傍の別の模式的断面構造は、図４３（ｂ）に示すように表される。
比較例に係るパワー半導体装置４００Ａは、金属の単体素材からなる金属リード４１５を使用しているため、図４３（ｂ）に示すように、冷熱繰り返し環境においては熱膨張係数差から生じる応力にてチップ上接合層４１６に接合層のクラック４１８が生じてしまい、配線抵抗の増大を招いてしまう。
本技術を適用した一実施の形態に係るパワー半導体装置４００は、積層構造の金属リード４１９を使用しているため、図４３（ａ）に示すように、冷熱繰り返し環境においても熱膨張係数差から生じる応力にてチップ上接合層４１６に接合層のクラックは生じ難くなる。
本技術を適用した一実施の形態に係るパワー半導体装置４００は、図４１および図４３（ａ）に示すように、半導体パワーデバイス４０１と、半導体パワーデバイス４０１の上面に配置されたチップ上接合層４１６と、半導体パワーデバイス４０１の上面に配置され、チップ上接合層４１６と接合された金属リード４１９とを備え、金属リード４１９は金属の積層構造を有する。
また、金属リード４１９は、例えば、５×１０-6／℃以下の熱膨張係数を有する第２金属層４１９ｂと、第２金属層４１９ｂを挟み、第２金属層４１９ｂの熱膨張係数以上の熱膨張係数を有する第１金属層４１９ａおよび第３金属層４１９ｃとの３層構造を備える。
また、第２金属層４１９ｂは、Ｆｅ－Ｎｉ系又はＦｅ－Ｎｉ－Ｃｏ系の合金を備え、第１金属層４１９ａおよび第３金属層４１９ｃは、銅、銅合金、アルミニウム、アルミニウム合金の内のいずれかを備えていても良い。
ここで、第２金属層４１９ｂは、第１金属層４１９ａおよび第３金属層４１９ｃに比べて、抵抗値が高いが、半導体パワーデバイス４０１の上面に配置されたチップ上接合層４１６上の電流導通面積が広いため、電流導通方向の厚さが薄いため、通電材料として使用可能である。
また、金属リード４１９（４１９ａ／４１９ｂ／４１９ｃ）は、Ｃｕ／インバー／Ｃｕの積層構造を備え、厚さ比は、１：０．５：１～１：２０：１の範囲を有していても良い。
また、金属リード４１９（４１９ａ／４１９ｂ／４１９ｃ）は、Ｃｕ／インバー／Ｃｕの積層構造を備え、厚さ比は、好ましくは、１：３：１～１：１０：１の範囲を有していても良い。
金属リード４１９は、圧延加工により形成することができる。
また、本技術を適用した一実施の形態に係るパワー半導体装置４００は、図４１および図４３（ａ）に示すように、絶縁基板４１４と、絶縁基板４１４上に配置されたチップ下接合層４とを備え、半導体パワーデバイス４０１は、絶縁基板４１４上にチップ下接合層４を介して配置されていても良い。
ここで、絶縁基板４１４は、金属とセラミックスと金属との接合体からなる回路基板、例えばＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板やＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などの絶縁基板（回路基板）により構成することもできる。
ここで、絶縁基板４１４の表面側電極および裏面側電極の金属材料としては基本的には同じものが使われる。例えば、ＤＢＣ基板であれば、Ｃｕ／Ａｌ2Ｏ3／Ｃｕ構造、ＤＢＡ基板であれば、Ａｌ／ＡｌＮ／Ａｌ構造、ＡＭＢ基板であれば、Ｃｕ／Ｓｉ3Ｎ4／Ｃｕ構造などを適用可能である。ただし、表面側電極および裏面側電極では役割が多少異なる。表面側電極は、チップや電極などを接合したり、それぞれパターンを切り、正（Ｐ）側パワー電極、負（Ｎ）側パワー電極、出力（Ｏｕｔ）側パワー電極などの役目を果たす。裏面側電極は、冷却器へ接合されたり、ヒートスプレッダに接合したりと熱を下に伝える役目を有する。
また、図４１に示すように、金属リード４１９の表面は、絶縁基板４１４と平行な平坦面を有していても良い。
また、チップ上接合層４１６は、Ａｇ焼成層若しくはＣｕ焼成層を備えていても良い。Ａｇ焼成層若しくはＣｕ焼成層の厚さは、例えば、約１０μｍ～１００μｍ程度である。Ａｇ焼成層若しくはＣｕ焼成層は、マスク印刷若しくはディスペンス法により形成可能である。
また、チップ下接合層４もチップ上接合層４１６と同様に、Ａｇ焼成層若しくはＣｕ焼成層を備えていても良い。ソース電極パターン（銅箔）４０６上に配置されるソース電極パターン上接合層４１７もチップ上接合層４１６と同様に、Ａｇ焼成層若しくはＣｕ焼成層を備えていても良い。
金属リード４１９を半導体パワーデバイス４０１およびソース電極パターン４０６上に載置し、加熱・加圧工程により、同時に、チップ上接合層４１６を介して金属層４１９ｃとソース電極パターン４０６とを固相拡散により接合し、ソース電極パターン上接合層４１７を介して金属層４１９ｃとソースパッド電極４０３とを固相拡散により接合することができる。同時に、加熱・加圧工程により、チップ下接合層４０４を介して、半導体パワーデバイス４０１とドレイン電極パターン（銅箔）４０５とを固相拡散により接合することができる。ここで、加熱しながら加圧する加熱・加圧工程において、加熱温度は、例えば、約３００℃～３５０℃程度であり、加圧圧力は、例えば、約１０ＭＰａ～８０ＭＰａ程度である。
また、本技術を適用した一実施の形態に係るパワー半導体装置４００は、図４０および図４１に示すように、基板４０９と、基板４０９上に配置されたドレイン電極パターン４０５、ソース電極パターン４０６、ソース信号電極パターン４０７およびゲート信号電極パターン４０８と、ドレイン電極パターン４０５上に配置されたチップ下接合層４０４と、チップ下接合層４０４上に配置され、表面側にソースパッド電極４０３およびゲートパッド電極４０２を有する半導体パワーデバイス４０１と、ソースパッド電極４０３上に配置されたチップ上接合層４１６と、ソース電極パターン４０６上に配置されたソース電極パターン上接合層４１７と、ソース電極パターン上接合層４１７およびチップ上接合層４１６に接合された第１金属リード４１９とを備え、第１金属リード４１９は金属の積層構造を有する。
また、図４０および図４１に示すように、ソースパッド電極４０３とソース信号電極パターン４０７との間に接続されたソース信号ボンディングワイヤ４１２と、ゲートパッド電極とゲート信号電極パターン４０８との間に接続されたゲート信号ボンディングワイヤ４１３とを備えていても良い。
ソース信号ボンディングワイヤ４１２およびゲート信号ボンディングワイヤ４１３は、銅ワイヤ、Ａｌワイヤ若しくはクラッドワイヤを備え、一方端が超音波接合されていても良い。
また、半導体パワーデバイス４０１は、１００℃以上のΔＴｊパワーサイクルを備えていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置４００であって、図４０に対応した平面パターン構成のＶ－Ｖ線に沿う模式的断面構造は、図４５に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置４００は、図４５に示すように、半導体パワーデバイス４０１と、半導体パワーデバイス４０１の上面に配置されたチップ上接合層４１６と、半導体パワーデバイス４０１の上面に配置され、チップ上接合層４１６と接合された金属リード４２０とを備え、金属リード４２０は金属の積層構造を有する。
また、金属リード４２０は、例えば、５×１０-6／℃以下の熱膨張係数を有する第２金属層４２０ｂと、第２金属層４２０ｂを挟み、第２金属層４２０ｂの熱膨張係数以上の熱膨張係数を有する第１金属層４２０ａおよび第３金属層４２０ｃとの３層構造を備える。
また、第２金属層４２０ｂは、Ｆｅ－Ｎｉ系又はＦｅ－Ｎｉ－Ｃｏ系の合金を備え、第１金属層４２０ａおよび第３金属層４２０ｃは、銅、銅合金、アルミニウム、アルミニウム合金の内のいずれかを備えていても良い。
また、金属リード４２０は、Ｃｕ／インバー／Ｃｕの積層構造を備え、厚さ比は、１：０．５：１～１：２０：１の範囲を有していても良い。
また、金属リード４２０は、Ｃｕ／インバー／Ｃｕの積層構造を備え、厚さ比は、好ましくは、１：３：１～１：１０：１の範囲を有していても良い。
金属リード４２０は、曲げ加工により形成することができる。その他の構成は、図４０・図４１に示す構成と同様である。
（金属リードの製造方法）
本技術を適用した一実施の形態に係るパワー半導体装置４００に適用する金属リード４１９・４２０の製造方法であって、金属層４１９ａ（４２０ａ）、４１９ｂ（４２０ｂ）、４１９ｃ（４２０ｃ）を準備する工程は、図４６（ａ）に示すように表される。更に、金属層４１９ａ（４２０ａ）、４１９ｂ（４２０ｂ）、４１９ｃ（４２０ｃ）を積層し、矢印方向に圧力を加えて、圧延する工程は、図４６（ｂ）に示すように表される。
更に、積層された金属層４１９ａ（４２０ａ）、４１９ｂ（４２０ｂ）、４１９ｃ（４２０ｃ）を圧延した結果、所望の矩形形状を形成する工程は、図４６（ｃ）に示すように表される。また、積層された金属層４１９ａ（４２０ａ）、４１９ｂ（４２０ｂ）、４１９ｃ（４２０ｃ）を圧延した結果、所望のラウンド矩形形状を形成する工程は、図４６（ｄ）に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置４００においては、その用途に応じて、図４６（ｃ）・図４６（ｄ）に示すように、金属層４１９ａ（４２０ａ）の表面が平坦な形状に圧延加工しても良い。
或いは、金属層を積層後、圧延によって所望の形状に加工するのではなく、積層したものを曲げ加工を実施して、図４５に示すように、金属リード４１９・４２０の厚さは一定のままで曲げ加工形状に形成しても良い。
本技術を適用した一実施の形態に係るパワー半導体装置４００において、金属リード４１９・４２０を積層化する理由は、低電気抵抗で、かつ、低熱膨張係数とするためである。金属単体で低熱膨張係数とした場合、電気抵抗が大きく、電流通電（例えば８０Ａ程度）した場合にチップ温度よりも金属の温度が高くなり、逆に電流が流せなくなる。
図４０・図４１に示す本技術を適用した一実施の形態に係るパワー半導体装置４００において、半導体パワーデバイス４０１上、ソースパッド電極４０３部分およびソース電極パターン４０６上で金属層４１９ａ、４１９ｂ、４１９ｃの厚さや比率が異なる金属リード４１９となる理由は、製造方法を反映している。同じ比率で金属層４１９ａ、４１９ｂ、４１９ｃを積層した後に、圧延ローラーで所望の厚さに加工するため、圧延した箇所としない箇所で厚さが変わるが、積層比率自体は殆ど変わらない。
一方、図４５に示す本技術を適用した一実施の形態に係るパワー半導体装置４００において、第２の実施の形態において、半導体パワーデバイス４０１上、ソースパッド電極４０３部分およびソース電極パターン４０６上で金属層４１９ａ、４１９ｂ、４１９ｃの厚さや比率が等しい理由も製造方法を反映している。第２の実施の形態においては第１の実施の形態と異なり、圧延によって所望の形状に加工するのではなく、積層したものを曲げ加工にて所望の形状にしている。
図４０・図４１に示す本技術を適用した一実施の形態に係るパワー半導体装置４００においておいては、金属リード４１９上面から加圧してその下部のチップ上接合層４１６、ソース電極パターン上接合層４１７に同時に圧力を伝達することができるが、あまりフレキシブルではない。図４５に示す本技術を適用した一実施の形態に係るパワー半導体装置４００においては、チップ上接合層４１６、ソース電極パターン上接合層４１７に同時に圧力を伝達することができないため、チップ上接合層４１６、ソース電極パターン上接合層４１７に個別に加圧する必要があるが、曲げ加工で作製していて全体的に薄くできるた
め、フレキシブル性が保てるメリットがある。また、適用する金属リード４２０の方が、低コストになる。
（ΔＴｊパワーサイクルテスト）
半導体パワーデバイスに電流を流し、所定のチップ温度になったら電流を遮断し、冷却する。この繰り返しをパワーサイクルテスト（ＰＣＴ：Power Cycle Test）と呼ぶ。ＰＣＴ寿命とは、このようなＰＣＴを実施した後に、半導体パワーデバイスのオン抵抗の上昇、チップ温度の上昇、接合面積の減少、配線抵抗の上昇等で所定の変化率を超えるまでのＰＣＴ回数である。
本技術を適用した一実施の形態に係るパワー半導体装置のΔＴｊパワーサイクルテストにおける電流ＩCと温度Ｔの変化の模式図は、図４７（ａ）に示すように表される。
ΔＴｊパワーサイクルテストは、図４７（ａ）に示すように、接合温度を相対的に短時間の周期で上昇・下降させるテストであり、例えば、ワイヤ接合部などの寿命を評価することができる。
パワーサイクル試験の場合は、図４７（ａ）に示すように、パワー半導体装置に通電・遮断を繰り返し、チップを発熱させる。本技術を適用した一実施の形態に係るパワー半導体装置のΔＴｊパワーサイクルテストにおいては、例えば、Ｔｊ＝１５０℃を２ｓ、その後オフして冷却温度になるまでの時間（例Ｔｊ＝５０℃、オフ時間＝１８ｓ）を繰り返し行う。
（熱サイクルテスト）
本技術を適用した一実施の形態に係るパワー半導体装置において、熱サイクルテストにおける温度プロファイル例は、図４７（ｂ）に示すように表される。熱サイクルテストは大気雰囲気中で行われ、マイナス４０℃～プラス１５０℃の範囲で実施した。熱サイクルの１サイクルの周期は８０分であり、その内訳は、マイナス４０℃で３０分、マイナス４０℃からプラス１５０℃までの昇温時間１０分、プラス１５０℃で３０分、プラス１５０℃からマイナス４０℃までの冷却時間１０分である。１００サイクル毎に順方向電圧降下Ｖｆ、逆方向耐圧Ｖｒを測定したが、特性劣化は観測されていない。
通常、熱サイクルテスト、もしくはパワーサイクル試験でも接合部の劣化が始まると、順方向などの高電流を流す試験では抵抗が増加し、順方向電圧Ｖｆが変化する。
パワーサイクル耐量は特性劣化も含めて起こってもその劣化の進行が遅い場合には、パワーサイクル耐量が高いと評価することができる。
以上のΔＴｊパワーサイクルテストおよび熱サイクルテストの結果より、パワー半導体装置の金属リード４１９・４２０とチップ上接合層４１６との接合強度は充分に確保されている。
（最大主応力と熱膨張係数との関係）
本技術を適用した一実施の形態に係るパワー半導体装置において、リード部材をパラメータとする最大主応力（Ｐａ）と熱膨張係数ＣＴＥ（Coefficient of Thermal Expansion）（ｐｐｍ／℃）との関係は、図４８に示すように表される。リード部材としては、Ｃｕ、Ｃ１、Ｋ、Ｃ８、およびＳＩを適用している。ここで、Ｃｕは銅単体の金属リードである。Ｋは、コバール（Kovar：Ｆｅ－２９Ｎｉ－１７Ｃｏ合金、熱膨張係数５ｐｐｍ／℃）の金属リードである。Ｃ１は、Ｃｕ／インバー（Invar）／Ｃｕの積層比１：１：１を有する積層金属リードである。Ｃ８は、Ｃｕ／インバー（Invar）／Ｃｕの積層比１：８：１を有する積層金属リードである。ＳＩは、スーパーインバー（Super Invar：Ｆｅ－
３２Ｎｉ－５Ｃｏ合金、熱膨張係数１ｐｐｍ／℃以下）の金属リードである。また、インバー（Invar：Ｆｅ－３６Ｎｉ合金）の熱膨張係数は約２ｐｐｍ／℃である。
図４８に示すように、リード部材として、Ｃｕ、Ｃ１、Ｋ、Ｃ８、ＳＩと変化するにつれて最大主応力（Ｐａ）は低減され、Ｃｕに比べてＣ８（Ｃｕ／インバー（Invar）／Ｃｕの積層比１：８：１を有する積層リード）では、最大主応力（Ｐａ）は約３８％減少している。厚み比１：８：１とした場合には熱膨張係数は約３ｐｐｍ／℃となり、ＳｉＣの値と同程度となる。一方、コバール（Kovar）、スーパーインバー（Super Invar）は、高抵抗なためリード材としては使用に適さない。
Ａｇ焼成接合層に生じる最大主応力とは、ある角度θの時、主応力面に働く最大応力と定義される。例えば、有限要素法を用いたシミュレーションで計算して求める。
金属リードの熱膨張係数が大きいＣｕの場合、半導体パワーデバイス（ＳｉＣでは３ｐｐｍ／℃程度）とＣｕ（１７ｐｐｍ／℃程度）で熱膨張係数差は１４ｐｐｍ／℃であり、温度変化により間の接合層に歪が生じ、応力が発生する。図４８は、種々熱膨張係数のリード材をＳｉＣチップ上面にＡｇ焼成材で接合した場合のＡｇ焼成材中に生じる最大主応力をシミュレーションにて求めた結果をプロットしてある。Ｃｕ／インバー（Invar）／Ｃｕの積層比の範囲としては、１：１：１や１：８：１に特定されることはなく、例えば、１：０．５：１～１：２０：１まで適用可能である。更に、好ましくは１：３：１～１．１０：１であっても良い。
（リード材質によるＡｇ焼成接合層のＰＣＴ寿命）
本技術を適用した一実施の形態に係るパワー半導体装置において、リード部材をパラメータとする熱膨張係数ＣＴＥ（ｐｐｍ／℃）とパワーサイクルテスト（ＰＣＴ）寿命との関係は、図４９に示すように表される。リード部材として、Ｃｕ、Ｃ１、Ｋ、Ｃ８、ＳＩと変化するにつれて熱膨張係数ＣＴＥ（ｐｐｍ／℃）は低減すると共に、パワーサイクルテスト（ＰＣＴ）寿命は長くなる。しかしながら、前述のごとく、コバール（Kovar）、スーパーインバー（Super Invar）は、高抵抗なためリード材としては使用に適さない。
リード材の熱膨張係数が大きければ、接合層に生じる応力が大きくなり、ＰＣＴ寿命が低下する。逆に、本技術を適用した一実施の形態に係るパワー半導体装置に適用する金属リードにより熱膨張係数を小さくすると、接合層に生じる応力は小さくなり、ＰＣＴ寿命は長くなる。
（積層金属リードによる低応力配線構造）
単体で低熱膨張係数の金属は、自己発熱量が大きいため、パワー半導体装置のリード材としては使用に適さない。パワー半導体装置のリード材としては、良導電層を備えた低熱膨張係数のリード材の材料が望ましく、このため、本技術を適用した一実施の形態に係るパワー半導体装置においては、積層構造のリード材を適用している。
本技術を適用した一実施の形態に係るパワー半導体装置において、リード部材をパラメータとするチップ上焼成Ａｇ接合率（％）とＰＣＴ寿命（パワーサイクル数）（キロサイクル）との関係は、図５０に示すように表される。リード部材としては、Ｃｕ、Ｃ１、およびＣ８を適用している。チップ上焼成Ａｇ接合率とは半導体パワーデバイス４０１上面のソースパッド電極４０３と金属リード４１９（４２０）間を接合するためのチップ上接合層（Ａｇ焼成材）４１６の接合率である。
また、本技術を適用した一実施の形態に係るパワー半導体装置において、リード層の構成例であって、Ｃｕ／インバー／Ｃｕ構造で厚さの比が１：８：１の例（Ｃ８）は、図５
１（ａ）に示すように表され、Ｃｕ／インバー／Ｃｕ構造で厚さの比が１：１：１の例（Ｃ１）は、図５１（ｂ）に示すように表され、Ｃｕ単体層の例は、図５１（ｃ）に示すように表される。リード層の各層の厚さは、以下の通りである。Ｃ８において、Ｃｕ＝０．０８４ｍｍ／インバー＝０．６７２ｍｍ／Ｃｕ＝０．０８４ｍｍであり、Ｃ１において、Ｃｕ＝０．０８４ｍｍ／インバー＝０．０８４ｍｍ／Ｃｕ＝０．０８４ｍｍであり、Ｃｕにおいて、Ｃｕ＝０．２５ｍｍ。また、合成熱膨張係数は、Ｃ８は３ｐｐｍ／℃であり、Ｃ１は１０ｐｐｍ／℃であり、Ｃｕは１７ｐｐｍ／℃である。
本技術を適用した一実施の形態に係るパワー半導体装置４５０であって、櫛歯金属リードを備える１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの模式的平面パターン構成例は、図５２に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置４５０は、図５２に示すように、半導体パワーデバイスＱはセラミックス基板４０９上に複数チップ配置され、金属リード４１９は、平面視において複数チップの半導体パワーデバイスＱの上面のソースパッド電極ＳＰ上に櫛歯形状に配置される。複数チップの半導体パワーデバイスＱの上面のゲートパッド電極ＧＰは、図示は省略するが、セラミックス基板４０９上面に形成されたゲート信号電極パターンとゲート信号ボンディングワイヤにて電気的に接続される。図５２の例では、ＳｉＣ ＭＯＳＦＥＴが４チップ搭載されている。
金属リード４１９は、平面視において複数チップの半導体パワーデバイスＱの上面に配置される複数の金属リード４１９1と、複数の金属リード４１９1を束ねる金属リード４１９2とを備える。
金属リード４１９（４１９1、４１９2）は、図４０・図４１と同様の積層構造を備える。
また、金属リード４１９（４１９1、４１９2）の表面は、セラミックス基板４０９と平行な平坦面を有していても良い。或いは、金属リード４１９（４１９1、４１９2）は、曲げ加工形状を備えていても良い。その他の構成は、図４０・図４１の構成と同様である。
本技術を適用した一実施の形態に係るパワー半導体装置４５０であって、櫛歯金属リードを備える１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの別の模式的平面パターン構成例は、図５３に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置４５０は、図５３に示すように、基板４０９と、基板４０９上に配置されたドレイン電極パターン４０５（Ｄ）、ソース電極パターン４０６（Ｓ）、ソース信号電極パターン４０７（ＳＬ）およびゲート信号電極パターン４０８（ＧＬ）と、ドレイン電極パターン４０５（Ｄ）上に配置されたチップ下接合層（４０４）と、チップ下接合層（４０４）上に配置され、表面側にソースパッド電極ＳＰおよびゲートパッド電極ＧＰを有する複数の半導体パワーデバイスＱと、ソースパッド電極ＳＰ上に配置されたチップ上接合層（４１６）と、ソース電極パターン４０６（Ｓ）上に配置されたソース電極パターン上接合層（４１７）と、ソース電極パターン上接合層（４１７）およびチップ上接合層（４１６）に接合された金属リード４１９（４１９1、４１９2）とを備え、金属リード４１９（４１９1、４１９2）は金属の積層構造を有する。
また、図５３に示すように、ドレイン電極パターン４０５（Ｄ）上に配置されたチップ下接合層（４０４：図示なし）と、チップ下接合層（４０４）上に配置され、裏面側にカソード電極Ｋ、表面側にアノード電極Ａを有する複数のダイオードＤＩを備える。
また、図５３に示すように、ソースパッド電極ＳＰとソース信号電極パターン４０７（ＳＬ）との間に接続されたソース信号ボンディングワイヤ４１２と、ゲートパッド電極ＧＰとゲート信号電極パターン４０８（ＧＬ）との間に接続されたゲート信号ボンディングワイヤ４１３とを備える。
本技術を適用した一実施の形態に係るパワー半導体装置４５０は、図５３に示すように、半導体パワーデバイスＱおよびダイオードＤＩはセラミックス基板４０９上に複数チップ配置され、金属リード４１９は、平面視において複数チップの半導体パワーデバイスＱおよびダイオードＤＩの上面のソースパッド電極ＳＰおよびアノード電極Ａ上に櫛歯形状に配置される。
金属リード４１９は、平面視において複数チップの半導体パワーデバイスＱおよびダイオードＤＩの上面に配置される複数の金属リード４１９1と、複数の金属リード４１９1を束ねる金属リード４１９2とを備える。半導体パワーデバイスＱの上面に配置される金属リード４１９1は、ソース電極パッドＳＰに対して２股に分かれた形状を備えている。
金属リード４１９（４１９1、４１９2）は、図４０・図４１の構成と同様の積層構造を備える。
また、金属リード４１９（４１９1、４１９2）の表面は、セラミックス基板４０９と平行な平坦面を有していても良い。或いは、金属リード４１９（４１９1、４１９2）は、曲げ加工形状を備えていても良い。その他の構成は、図４０・図４１の構成と同様である。
本技術を適用した一実施の形態に係るパワー半導体装置４００であって、モールド樹脂層４１１５を形成前の模式的平面パターン構成は、図５４に示すように表され、モールド樹脂層４１１５を形成後の模式的鳥瞰構成は、図５６に示すように表される。パワー半導体装置は、モールド樹脂層４１１５により、トランスファーモールド成型されていても良い。また、図５４において、ＶＩＩＡ－ＶＩＩＡ方向から観測したチップ付近の側面図は、図５５に示すように表される。
図５４に示すように、ＭＯＳＦＥＴＱ１・Ｑ４は、それぞれ２チップ並列に配置され、またダイオードＤＩ１・ＤＩ４もそれぞれ２チップ並列に配置されている。ダイオードＤＩ１・ＤＩ４は、ＭＯＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列に接続される。尚、ダイオードＤＩ１・ＤＩ４は、ＭＯＳＦＥＴＱ１・Ｑ４の近傍となるように、互い違いに配置しても良い。
本技術を適用した一実施の形態に係るパワー半導体装置５００は、図５４および図５６に示すように、モールド樹脂層４１１５に被覆されたセラミックス基板４０９の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、図５４に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＯＳＦＥＴＱ１のゲート用信号配線パターンＧＬ１・ソース用信号配線パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＯＳＦＥＴＱ４のゲート用信号配線パターンＧＬ４・ソース用信号配線パターンＳＬ４に接続される。
ＭＯＳＦＥＴＱ１・Ｑ４からゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４に向けてゲート信号ボンディングワイヤおよびソース信号ボ
ンディングワイヤが接続される。また、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
セラミックス基板４０９は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置４００は、図５４に示すように、ドレイン電極パターン４０５（Ｄ１）と、ドレイン電極パターン４０５（Ｄ１）上に配置された半導体パワーデバイスＱ１・ＤＩ１と、半導体パワーデバイスＱ１・ＤＩ１と電気的に接続される複数の金属リード４１９11と、複数の金属リード４１９11を束ねる金属リード４１９1とを備える。ここで、金属リード４１９11・４１９1は、平面視において櫛歯形状を備える。また、図５４に示すように、ドレイン電極パターンＤ４と、ドレイン電極パターンＤ４上に配置された半導体パワーデバイスＱ４・ＤＩ４と、半導体パワーデバイスＱ４・ＤＩ４と電気的に接続される複数の金属リード４１９41と、複数の金属リード４１９41を束ねる金属リード４１９4とを備える。ここで、金属リード４１９41・４１９4は、平面視において櫛歯形状を備える。ドレイン電極パターンＤ４はソース電極パターン４０６（Ｓ１）と電気的に共通である。
金属リード４１９11・４１９1・４１９41・４１９4は、積層リード構造を備える。積層リード構造としては、上面が平坦化された構造を備えていても良い。また、用途に応じて、曲げ加工されていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置４００の主要部の模式的平面パターン構成は、図５７に示すように表される。また、図５７のＶＩＩＩ－ＶＩＩＩ線に沿う模式的断面構造は、図５８に示すように表され、図５７のＩＸ－ＩＸ線に沿う模式的断面構造は、図５９に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置４００は、図５７～図５９に示すように、金属リード４１９と電気的に接続され、かつソース信号電極パターン４０７上に配置されたソース信号用金属リード（第３金属リード）４２６と、ゲートパッド電極４０２と電気的に接続され、かつゲート信号電極パターン４０８上に配置されたゲート用金属リード（第２金属リード）４２４とを備える。
ゲート用金属リード４２４は、ゲート用金属リード下半田層４２５を介して、ゲート信号電極パターン４０８と接合される。ソース信号用金属リード４２６は、ソース信号用金属リード下半田層４２７を介して、ソース信号電極パターン４０７と接合される。
金属リード４１９とゲート用金属リード４２４は、絶縁部４２１を介してアセンブル接続されていても良い。ここで、絶縁部４２１は、エポキシ系樹脂若しくはシリコーン系樹脂を備える。
また、ゲート用金属リード（第２金属リード）４２４およびソース信号用金属リード（第３金属リード）４２６は、Ｃｕ、Ａｌ、若しくはＣｕＭｏのいずれかを備えていても良い。
なお、ソース信号用金属リード４２６は、金属リード４１９と同一材料を備えていても
良い。その他の構成および構成材料は、図４０・図４１の構成と同様である。
本技術を適用した一実施の形態に係るパワー半導体装置４００においては、このような金属リード構造（４２０、４２４、４２６）を採用することによって、ソース信号ボンディングワイヤ・ゲート信号ボンディングワイヤを不要とすることができる。
本技術を適用した一実施の形態に係るパワー半導体装置５００であって、２ in １ モジュールにおいて、樹脂層４１１５を形成前の模式的平面パターン構成は図６０に示すように表される。また、樹脂層４１１５を形成後の模式的鳥瞰構成はゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１およびゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４の配置を変更すれば、図５６と同様に表される。また、本技術を適用した一実施の形態に係るパワー半導体装置であって、半導体パワーデバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した図６０に対応したツーインワンモジュールの回路構成は、図３３の構成と同様に表される。但し、図６０においては、ダイオードＤＩ１・ＤＩ４は省略されている。
本技術を適用した一実施の形態に係るパワー半導体装置５００は、２個のＭＯＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されたハーフブリッジ内蔵モジュールの構成を備える。
図６０においては、ＭＯＳＦＥＴＱ１・Ｑ４は、それぞれ４チップ並列に配置されている例が示されている。
本技術を適用した一実施の形態に係るパワー半導体装置５００は、図５６と同様に、樹脂層４１１５に被覆されたセラミックス基板４０９の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、図６０に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＯＳＦＥＴＱ１のゲート信号電極パターンＧＬ１・ソース信号電極パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＯＳＦＥＴＱ４のゲート信号電極パターンＧＬ４・ソース信号電極パターンＳＬ４に接続される。
図６０に示すように、ＭＯＳＦＥＴＱ１・Ｑ４から信号基板４１２４1・４１２４4上に配置されたゲート信号電極パターンＧＬ１・ＧＬ４およびソースセンス信号電極パターンＳＬ１・ＳＬ４に向けてゲート用金属リード４２４1・４２４4およびソース信号用金属リード４２６1・４２６4が接続される。また、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
図６０に示すように、信号基板４１２４1・４１２４4は、セラミックス基板４０９上に、半田付けなどによって接続される。
図６０に示された例では、４チップ並列に配置されたＭＯＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４は、ソース用金属リード４１９1（Ｓ１）・４１９4（Ｓ４）によって共通に接続されている。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
信号基板４１２４1・４１２４4は、セラミックス基板で形成可能である。セラミックス
基板は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
主配線導体（電極パターン）４３２1・４３２4・４３２nは、例えば、Ｃｕ、Ａｌなどで形成可能である。
ＭＯＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４と接続されるソース用金属リード４１９1（Ｓ１）・４１９4（Ｓ４）は、図４０・図４１の構成と同様に金属層４１９ａ・４１９ｂ・４１９ｃの積層構造を備えている。
ゲート用金属リード４２４1・４２４4およびソース信号用金属リード４２６1・４２６4は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
本技術を適用した一実施の形態に係るパワー半導体装置５００においては、４チップ構成のＭＯＳＦＥＴＱ１は、主配線導体（電極パターン）４３２1上にチップ下接合層４０４を介して配置されている。同様に、４チップ構成のＭＯＳＦＥＴＱ４は、主配線導体（電極パターン）４３２4上にチップ下接合層４０４を介して配置されている。
さらに詳細には、本技術を適用した一実施の形態に係るパワー半導体装置５００の主要部は、図６０に示すように、セラミックス基板４０９と、セラミックス基板４０９上に配置されたソース電極パターン４３２n、ドレイン電極パターン４３２1・４３２4、ソース信号電極パターンＳＬ１・ＳＬ４およびゲート信号電極パターンＧＬ１・ＧＬ４と、ドレイン電極パターン４３２1・４３２4上に配置され、表面側にソースパッド電極（４０３）およびゲートパッド電極（４０２）を有する半導体パワーデバイスＱ１・Ｑ４と、ソース電極パターン４３２n・ドレイン電極パターン４３２4およびソースパッド電極（４０３）に接合されたソース用金属リード４１９1(Ｓ１)・４１９4(Ｓ４)と、ゲートパッド電極（４０２）と接合されたゲート用金属リード４２４1・４２４4とを備える。また、ドレイン電極パターン４３２4は、半導体パワーデバイスＱ４のドレイン電極であると同時に、半導体パワーデバイスＱ１のソース電極となるため、ソース用金属リード４１９1(Ｓ１)と接続される。
さらに、本技術を適用した一実施の形態に係るパワー半導体装置５００は、図６０に示すように、ソース用金属リード４１９1(Ｓ１)・４１９4(Ｓ４)と電気的に接続され、かつソース信号電極パターンＳＬ１・ＳＬ４上に配置されたソース信号用金属リード４２６1・４２６4と、ゲートパッド電極と電気的に接続され、かつゲート信号電極パターンＧＬ１・ＧＬ４上に配置されたゲート用金属リード４２４1・４２４4とを備える。ゲート用金属リード４２４1・４２４4は、ソース用金属リード４１９1(Ｓ１)・４１９4(Ｓ４)に対して絶縁部（４２１）を介してアセンブル接続されている。ここで、絶縁部（４２１）は、図示を省略している。
ゲート用金属リード４２４1・４２４4は、ゲート用金属リード下半田層（４２５）を介して、ゲート信号電極パターンＧＬ１・ＧＬ４と接合される。
ソース信号用金属リード４２６1・４２６4は、ソース信号用金属リード下半田層（４２７）を介して、ソース信号電極パターンＳＬ１・ＳＬ４と接合される。
なお、ソース信号用金属リード４２６1・４２６4は、ソース用金属リード４１９1(Ｓ１)・４１９4(Ｓ４)と同一材料を備えていても良い。その他の構成および構成材料は、図４０・図４１の構成と同様である。
本技術を適用した一実施の形態に係るパワー半導体装置５００においては、金属リード構造（４１９1・４１９4、４２４1・４２４4、４２６1・４２６4）を採用することによって、ソース信号ボンディングワイヤ・ゲート信号ボンディングワイヤを不要とすることができる。
本技術を適用した一実施の形態によれば、配線抵抗を低く、かつ、チップ上の接合層に発生する応力も低減され、パワーサイクルのような冷熱繰り返しによる応力による接合部の劣化速度を遅らせることができ、信頼性の高いパワー半導体装置の提供が可能となる。
本技術を適用した一実施の形態によれば、パワーサイクル耐量を向上させることが可能なパワー半導体装置を提供することができる。
本技術を適用した一実施の形態によれば、半導体パワーデバイスとその上面に位置する金属リードの間の接合層への熱応力を低減し、かつ金属リードの抵抗を低減し、信頼性の向上したパワー半導体装置を提供することができる。
本技術を適用した一実施の形態に係るパワー半導体装置６５０の要部の模式的平面パターン構成は、図６１（ａ）に示すように表され、図６１（ａ）のＸ－Ｘ線に沿う模式的断面構造は、図６１（ｂ）に示すように表される。本技術を適用した一実施の形態に係るパワー半導体装置６５０は、ＳｉＣ ＭＯＳＦＥＴを搭載した１ in １モジュールの封止前の模式的構成例に対応する。図６１－図７１においては、樹脂層や樹脂層から露出する金属リードの記載は省略している。
本技術を適用した一実施の形態に係るパワー半導体装置６５０は、図６１（ａ）および図６１（ｂ）に示すように、半導体パワーデバイス１と、半導体パワーデバイス１の上面のソースパッド電極３上に配置されてソースパッド電極３と後述する（内部）金属リード６１７とを接続するチップ上接合層６１５とを備える。チップ上接合層６１５は、ソースパッド電極３をレーザ光から保護する導電性のチップ上保護層（６１５）としても機能する。チップ上接合層６１５の上面には、チップ上接合層６１５と接合される金属リード６１７を備える。金属リード６１７とチップ上接合層６１５間は、レーザ光による溶接により接合される。レーザ光による溶接は、スポット溶接されていても良い。
ここで、金属リード６１７とチップ上接合層６１５間には、レーザ光の溶接により金属リード６１７の金属とチップ上接合層６１５の金属が溶融して混じり合った金属が冷えて再凝固して形成された溶融再凝固部６２４を備え、溶融再凝固部６２４を介して金属リード６１７をソースパッド電極３と電気的に接続する。
レーザ光は、平面視において半導体パワーデバイス１の上面方向から金属リード６１７に照射されるので、チップ上接合層６１５の断面形状は、金属リード６１７の溶融部分の平面視面積が最大で、チップ上接合層６１５の途中深さで消滅するように徐々に小さくなっている。
金属リード６１７は、銅、銅合金、アルミニウム、アルミニウム合金、Ｆｅ－Ｎｉ系合金又はＦｅ－Ｎｉ－Ｃｏ系合金の内、いずれかを備えていても良い。溶融再凝固部６２４では、一部に金属リード６１７の金属とチップ上接合層６１５の金属との合金が形成されていても良い。また、溶融再凝固部６２４の平面視中央部は、溶融再凝固に伴って、金属リード６１７の上面と面一では無くなっていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置６５０は、図６１（ａ）および図６１（ｂ）に示すように、絶縁基板６１４と、絶縁基板６１４上に配置されたチップ下
接合層４とを備え、半導体パワーデバイス１は、絶縁基板６１４上にチップ下接合４層を介して配置されていても良い。
ここで、絶縁基板６１４は、金属とセラミックスと金属との接合体からなる回路基板、例えばＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板やＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などの絶縁基板（回路基板）により構成することもできる。絶縁基板６１４の表面電極パターン（６０５・６０６・６０７・６０８）および裏面電極パターン６１０の金属材料としては基本的には同じものが使われる。例えば、ＤＢＣ基板であれば、Ｃｕ／Ａｌ2Ｏ3／Ｃｕ構造、ＤＢＡ基板であれば、Ａｌ／ＡｌＮ／Ａｌ構造、ＡＭＢ基板であれば、Ｃｕ／Ｓｉ3Ｎ4／Ｃｕ構造などを適用可能である。ただし、表面電極パターンおよび裏面電極パターンでは役割が多少異なる。表面電極パターンは、チップや電極などを接合したり、それぞれパターンを切り、正（Ｐ）側パワー電極、負（Ｎ）側パワー電極、出力（Ｏｕｔ）側パワー電極などの役目を果たす。裏面電極パターンは、冷却器へ接合されたり、ヒートスプレッダに接合したりと熱を下に伝える役目を有する。
また、本技術を適用した一実施の形態に係るパワー半導体装置６５０は、図６１（ａ）および図６１（ｂ）に示すように、基板６０９と、基板６０９上に配置されたドレイン電極パターン６０５、ソース電極パターン６０６、ソース信号電極パターン６０７およびゲート信号電極パターン６０８と、ドレイン電極パターン６０５上に配置されたチップ下接合層４と、チップ下接合層６０４上に配置され、表面側にソースパッド電極６０３およびゲートパッド電極６０２を有する半導体パワーデバイス６０１と、ソースパッド電極６０３上に配置され、ソースパッド電極６０３を保護する導電性のチップ上接合層６１５と、ソース電極パターン６０６およびチップ上接合層６１５に接合される金属リード６１７とを備える。金属リード６１７とチップ上接合層６１５間および金属リード６１７とソース電極パターン６０６間は、レーザ光による溶接により接合される。
また、ソースパッド電極６０３とソース信号電極パターン６０７（ＳＬ）との間に接続されるソース信号ボンディングワイヤ６１１と、ゲートパッド電極６０２とゲート信号電極パターン６０８（ＧＬ）との間に接続されたゲート信号ボンディングワイヤ６１２とを備えていても良い。
金属リード６１７とチップ上接合層６１５間には、レーザ光の溶接により形成された溶融再凝固部６２４を備え、溶融再凝固部６２４を介して金属リード６１７をソースパッド電極６０３と電気的に接続している。また、金属リード６１７とソース電極パターン６０６間には、レーザ光の溶接により形成された溶融再凝固部６２１を備え、第２溶融再凝固部６２１を介して金属リード６１７をソース電極パターンと電気的に接続している。
また、チップ上接合層６１５・チップ下接合層６０４は、例えば金属粒子接合層を備える。ここで、金属粒子接合層は、導電性粒子を含むペースト層またはシート状の焼成材を焼成して形成される。ペースト層の導電性粒子は、金属微粒子であり、ペースト層を形成するペーストは、金属微粒子を所定の溶媒に所要濃度で分散させて構成される。一方、シート状の焼成材は、ＡｇやＣｕ粒子の外周は酸化被膜に覆われていて、還元しながら加圧焼成することで焼結される。金属微粒子は、銀粒子、銅粒子、金粒子またはニッケル粒子などのいずれかとすることができる。したがって、チップ上接合層６１５・チップ下接合層６０４は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、Ｎｉ焼成層、若しくはこれらの混合物の何れかを備える。
なお、所定の溶媒は、テルピネオール、テトラデカン、ターピネオール、ケロシンのいずれか若しくはこれらの組成混合物とすることができる。また、組成混合物としては、テ
ルピネオール、テトラデカン、ターピネオール、ケロシンの内の少なくともいずれかの組み合わせを適用可能である。また、テルピネオールとしては、α－テルピネオール、β－テルピネオール、γ－テルピネオールの混合物を適用しても良い。
導電性粒子を含むペーストの一種としての銀微粒子ペーストは、例えば、粒径約１μｍ～約５０μｍの銀微粒子を所定の溶媒に拡散させたものである。溶媒としては、例えばテルピネオール等の極性溶媒、テトラデカン等の炭化水素系溶媒、水系溶媒、ケトン系溶媒等が適用される。
銀微粒子は、核としての銀の微粒子の表面を、有機化合物等で構成されるシェル（有機殻）で覆った構成となっている。これにより、溶媒における分散性を向上させると共に、銀の微粒子の酸化を防ぐことができる。また、焼成処理を行う前工程において、銀微粒子ペーストから成るペースト層を加圧又は加熱して、シェルを破壊することにより、銀の微粒子の密度を高めることができ、焼結体としての金属粒子接合層の緻密性を向上させることができる。
チップ上接合層６１５の厚みは厚いほど良いが、厚い場合には焼成金属を焼成する際にクラックが生じ易くなると共に、抵抗成分が増加するため、好ましくは約１００μｍ～５００μｍ程度とすると良いが、この範囲に限定するものではない。図示しないレーザ光により金属リード６１７が溶融し、さらにその下部のチップ上接合層６１５にレーザ光が到達しても、チップ上接合層６１５の厚さはソースパッド電極３のような数μｍの厚みではなく、充分に厚いためにレーザ光による溶融深さの制御が容易になる。
また、金属リード６１７とソース電極パターン６０６との間は、ソース電極パターン６０６の厚さが数１００μｍ程度と充分に厚いためにレーザ光による溶融深さの制御が容易である。
本技術を適用した一実施の形態に係るパワー半導体装置６５０においては、レーザ光は、パワー半導体装置に対して垂直方向に、直接的に照射している。しかも、垂直方向のレーザ溶接はチップ直上で実施している。
本技術を適用した一実施の形態に係るパワー半導体装置６５０の製造技術として適用可能なレーザは、例えば、ＹＡＧレーザまたはＹＡＧレーザの第２高調波、ＹＬＦ（YLiF4：Yuttrium Lithium Fluoride）レーザ、ＹＶＯ4(YVO4：Yuttrium Vanadium Qxide)レーザ、ＫｒＦレーザ、ＣＯ2レーザ、ＣＯレーザのいずれかである。また、レーザ光の波長範囲としては、例えば、波長０．２μｍ～２０μｍの範囲のものを用いればよく、好ましくは約０．３３μｍ～１０．６μｍ程度である。更に、波長１０６４ｎｍのＹＡＧレーザ、波長５３２ｎｍのＹＡＧレーザの第２高調波を用いると良い。
実験では、ＹＡＧレーザの基本波及び第２高調波で数ｋＷ×数ｍｓｅｃで溶接している。照射径は例えば、約φ０．６ｍｍであり、例えば５ｋＷで照射した場合にはパワー密度は約1１８ｋＷ／ｍｍ2になる。照射方法はパルスで単発であるが、パワーレベルを調整して複数パルス照射しても良い。
本技術を適用した一実施の形態に係るパワー半導体装置６５０は、チップ上面に金属リードを接続し、レーザ溶接にて接合する構造を備える。チップ上面に予め焼結金属層を形成しておき、焼結金属層の上に金属リードを配置してレーザ光を照射することで、レーザ光による金属溶融深さの制御が容易となる。
（本技術を適用した一実施の形態に係るパワー半導体装置の製造方法）
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の一工程を説明する模式的断面構造は、図６７に示すように表され、図６７（ａ）に示すその１から図６７（ｅ）に示すその５の各工程を有する。
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図６７（ａ）に示すように、絶縁基板６１４のドレイン電極パターン６０５上にチップ下接合層６０４を形成し、チップ下接合層６０４上に半導体パワーデバイス６０１を搭載し、加熱しながら加圧する加熱・加圧プロセスにより半導体パワーデバイス６０１をチップ下接合層６０４と接合する工程を有する。ここで、上記の加熱・加圧プロセスの加熱温度は、２００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備える。
更に、図６７（ｂ）～図６７（ｃ）に示すように、半導体パワーデバイス６０１のソースパッド電極６０３上にチップ上接合層６１５を形成し、チップ上接合層６１５上に加圧板６２７を搭載し、加熱しながら加圧する加熱・加圧プロセスによりソースパッド電極６０３をチップ上接合層６１５と接合する工程を有する。加圧は耐熱性のある柔軟な材料を介して負荷すると良く、加圧板６２７としては、例えば、テフロン（登録商標）を用いる。ここで、上記の加熱・加圧プロセスの加熱温度は、２００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備える。
更に、図６７（ｄ）に示すように、チップ上接合層６１５および絶縁基板６１４のソース電極パターン６０６上に金属リード６１７を配置し、金属リード６１７とチップ上接合層６１５間および金属リード６１７とソース電極パターン６０６間をレーザ光（ｈν）６２０による溶接により接合する工程とを有する。結果として、金属リード６１７とチップ上接合層６１５間には、溶融再凝固部６２４が形成され、金属リード６１７とソース電極パターン６０６間には、溶融再凝固部６２１が形成される。
更に、図６７（ｅ）に示すように、ソースパッド電極６０３と絶縁基板６１４のソース信号電極パターン６０７との間をソース信号ボンディングワイヤ６１１により接続する工程と、半導体パワーデバイス６０１のゲートパッド電極６０２と絶縁基板６１４のゲート信号電極パターン６０８との間をゲート信号ボンディングワイヤ６１２により接続する工程とを有する。
チップ上接合層６１５は、Ａｇ焼成層若しくはＣｕ焼成層を備えていても良い。Ａｇ焼成層若しくはＣｕ焼成層は、マスク印刷若しくはディスペンス法により形成可能である。チップ上接合層６１５の厚みは半導体パワーデバイス６０１へのレーザ光による熱の影響を防止するためには厚いほど良いが、厚い場合には焼成金属を焼成する際にクラックが生じ易くなると共に、抵抗値が増大するため、好ましくは約１００μｍ～５００μｍ程度とすると良いが、この範囲に限定するものではない。レーザ光（ｈν）６２０により金属リード６１７が溶融し、さらにその下部のチップ上接合層６１５にレーザ光が到達しても、ソースパッド電極６０３のような数μｍの厚みではなく、チップ上接合層６１５が充分に厚いためにレーザ光（ｈν）６２０による溶融深さの制御が容易になる。
また、チップ下接合層６０４もチップ上接合層６１５と同様に、Ａｇ焼成層若しくはＣｕ焼成層を備えていても良い。ソース電極パターン（銅箔）６０６上に配置されるソース電極上接合層６１６もチップ上接合層６１５と同様に、Ａｇ焼成層若しくはＣｕ焼成層を備えていても良い。
本技術を適用した一実施の形態によれば、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置およびその製造方法を提供することが
できる。
本技術を適用した一実施の形態に係るパワー半導体装置６５０の要部の模式的平面パターン構成は、図６２（ａ）に示すように表され、図６２（ａ）のＸＩ－ＸＩ線に沿う模式的断面構造は、図６２（ｂ）に示すように表される。
図６２に示すパワー半導体装置６５０も、ＳｉＣ ＭＯＳＦＥＴを搭載した１ in １モジュールの模式的構成例に対応する。
本技術を適用した一実施の形態に係るパワー半導体装置６５０においては、チップ上保護層は、チップ上接合層６１５と、チップ上接合層６１５上に配置された金属板６２５とを備える。
金属板６２５は、銅、銅合金、アルミニウム、アルミニウム合金、ステンレス、鉄、若しくは鉄合金の何れかを備える。
本技術を適用した一実施の形態に係るパワー半導体装置６５０においては、レーザ光が直接当たるためにチップ上接合層６１５を厚くする必要があり、チップ上接合層６１５の厚さを１００μｍ～５００μｍ程度としていたが、図６２に示すパワー半導体装置６５０においては、金属板６２５を介しているためにチップ上接合層６１５の厚さは厚くする必要はなく、例えば１０μｍ～５００μｍ程度でも良い。通常はわざわざ厚くはせず、５０μｍ程度である。その他の構成は、図６１の構成と同様である。
（本技術を適用した一実施の形態に係るパワー半導体装置の製造方法）
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の一部分の製造工程を説明する模式的断面構造は、図６８（ａ）～図６８（ｃ）に示すように表され、全体の製造工程を説明する模式的断面構造は、図６９（ａ）～図６９（ｄ）に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図６８（ａ）～図６８（ｃ）に示すように、半導体パワーデバイス６０１のソースパッド電極６０３上にチップ上接合層６１５を形成し、チップ上接合層６１５上に金属板６２５を搭載し、加熱しながら加圧する加熱・加圧プロセスにより金属板６２５をソースパッド電極６０３と接合する工程を有する。ここで、上記の加熱・加圧プロセスの加熱温度は、２００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備える。
更に、本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図６９（ａ）～図６９（ｂ）に示すように、絶縁基板６１４のドレイン電極パターン６０５上にチップ下接合層６０４を形成し、チップ下接合層６０４上に半導体パワーデバイス６０１を搭載し、加熱しながら加圧する加熱・加圧プロセスにより半導体パワーデバイス６０１をチップ下接合層６０４と接合する工程を有する。ここで、上記の加熱・加圧プロセスの加熱温度は、２００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備える。
更に、本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図６９（ｃ）に示すように、金属板６２５および絶縁基板６１４のソース電極パターン６０６上に金属リード６１７を配置し、金属リード６１７と金属板６２５間および金属リード６１７とソース電極パターン６０６間をレーザ光（ｈν）６２０による溶接により接合する工程を有する。結果として、金属リード６１７と金属板６２５間には、溶融再凝固部６２４が形成され、金属リード６１７とソース電極パターン６０６間には、溶融再凝固部６２１が形成される。
更に、本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図６９（ｄ）に示すように、ソースパッド電極６０３と絶縁基板６１４のソース信号電極パターン６０７との間をソース信号ボンディングワイヤ６１１により接続する工程と、半導体パワーデバイス６０１のゲートパッド電極６０２と絶縁基板６１４のゲート信号電極パターン６０８との間をゲート信号ボンディングワイヤ６１２により接続する工程とを有する。
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法においては、ソースパッド電極３の上面に金属板６２５をチップ上接合層６１５により接合した後、金属リード６１７を金属板６２５の面に配置し、レーザ光を照射することにより金属リード６１７を溶融せしめ、さらにその下部の金属板６２５にレーザ光が到達するまでレーザ光を照射し続け、溶融再凝固部６２４を形成する。チップ上接合層６１５としては、Ａｇ焼成材やＣｕ焼成材等の焼成金属を用いる。また、金属板６２５の材質としては、銅、銅合金、アルミニウム、アルミニウム合金、鉄、鉄合金等を用いることができる。
本技術を適用した一実施の形態によれば、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置およびその製造方法を提供することができる。
本技術を適用した一実施の形態に係るパワー半導体装置６５０の模式的平面パターン構成は、図６３（ａ）に示すように表され、図６３（ａ）のＸＩＩ－ＸＩＩ線に沿う模式的断面構造は、図６３（ｂ）に示すように表される。図６３に示すパワー半導体装置６５０も、ＳｉＣ ＭＯＳＦＥＴを搭載した１ in １モジュールの模式的構成例に対応する。
本技術を適用した一実施の形態に係るパワー半導体装置６５０においては、チップ上保護層（６１５）は、メッキ層６２６を備える。図６３に示すパワー半導体装置６５０においては、メッキ層６２６を半導体パワーデバイス１のソースパッド電極３、ゲートパッド電極６０２上に配置している。
メッキ層６２６は、銅、ニッケル、クロム、銀、亜鉛、若しくは錫の何れかを備える。その他の構成は、図６１の構成と同様である。
（本技術を適用した一実施の形態に係るパワー半導体装置の製造方法）
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法の一部分の製造工程を説明する模式的断面構造は、図７０（ａ）～図７０（ｂ）に示すように表され、全体の製造工程を説明する模式的断面構造は、図７１（ａ）～図７１（ｄ）に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図７０（ａ）～図７０（ｂ）に示すように、半導体パワーデバイス６０１のソースパッド電極６０３上およびゲートパッド電極６０２上にめっき層６２６を形成する工程を有する。
更に、本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図７１（ａ）～図７１（ｂ）に示すように、絶縁基板６１４のドレイン電極パターン６０５上にチップ下接合層６０４を形成し、チップ下接合層６０４上に上記のめっき層６２６を形成する工程を経た半導体パワーデバイス６０１を搭載し、加熱しながら加圧する加熱・加圧プロセスにより半導体パワーデバイス６０１を前記チップ下接合層６０４と接合する工程を有する。ここで、上記の加熱・加圧プロセスの加熱温度は、２００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備える。
更に、本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図７１（ｃ）に示すように、ソースパッド電極６０３上のめっき層６２６および絶縁基板６１４のソース電極パターン６０６上に金属リード６１７を配置し、金属リード６１７とソースパッド電極６０３上のめっき層６２６間および金属リード６１７とソース電極パターン６０６間をレーザ光による溶接により接合する工程を有する。結果として、金属リード６１７とめっき層６２６間には、溶融再凝固部６２４が形成され、金属リード６１７とソース電極パターン６０６間には、溶融再凝固部６２１が形成される。
更に、本技術を適用した一実施の形態に係るパワー半導体装置の製造方法は、図７１（ｄ）に示すように、ソースパッド電極６０３上のめっき層６２６と絶縁基板６１４のソース信号電極パターン６０７との間をソース信号ボンディングワイヤ６１１により接続する工程と、ゲートパッド電極６０２上のめっき層６２６と絶縁基板６１４のゲート信号電極パターン６０８との間をゲート信号ボンディングワイヤにより接続する工程とを有する。
本技術を適用した一実施の形態によれば、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置およびその製造方法を提供することができる。
（比較例：リード配線の接合方法）
比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造（その１）は、図６４に示すように表される。また、比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造（その２）は、図６５（ａ）に示すように表され、図６５（ａ）において、Ｐ部分の拡大図は、図６５（ｂ）に示すように表される。更に、比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造（その３）は、図６６（ａ）に示すように表され、比較例に係るパワー半導体装置において、リード配線の接合方法を説明する模式的断面構造図（その４）は、図６６（ｂ）に示すように表される。
比較例に係るパワー半導体装置において、リード配線の接合方法について図６４～図６６を用いて説明する。
比較例に係るパワー半導体装置においては、絶縁基板６１４のドレイン電極パターン６０５の上面にチップ下接合層６０４を介して半導体パワーデバイス６０１が接合されている。チップ下接合層６０４としては、はんだ材や焼成金属材が使用される。絶縁基板６１４は、絶縁層からなる基板（セラミックス基板）６０９と、セラミックス基板６０９上に配置されたドレイン電極パターン６０５・ソース電極パターン６０６・ソース信号電極パターン６０７・ゲート信号電極パターン６０８と、セラミックス基板６０９の裏面上に配置された裏面電極パターン６１０とからなる。
半導体パワーデバイス６０１上面にはゲートパッド電極６０２、ソースパッド電極６０３が配置されており、ゲートパッド電極６０２とゲート信号電極パターン６０８とがゲート信号ボンディングワイヤ６１２にて電気的に接続されている。また、ソースパッド電極６０３とソース電極パターン６０６とがソース信号ボンディングワイヤ６１１にて電気的に接続されている。ソース信号ボンディングワイヤ６１１及びゲート信号ボンディングワイヤ６１２は、直径約１００μｍ～５００μｍ程度のアルミワイヤが用いられる。
半導体パワーデバイス６０１から電流を取り出すためにソースパッド電極６０３とソース電極パターン６０６間を金属リード６１７で配線する。この金属リード６１７とソース
パッド電極６０３間の接合をチップ上接合層６１１５で、金属リード６１７とソース電極パターン６０６間の接合をソース電極上接合層６１１６にて電気的に接続している。このチップ上接合層６１１５及びソース電極上接合層６１１６には、チップ下接合層６０４と同様にはんだ材や焼成金属材が使用されている。
チップ上接合層６１１５及びソース電極上接合層６１１６に焼成金属材を使用し加熱しただけでは、冷熱繰り返し環境における接合層の信頼性寿命が低下し易い。このため、チップ上接合層６１１５においては焼成金属による接合で寿命向上を図ろうとした場合、図６５に示すように金属リード６１７上面より加圧力６１８を印加した状態で２００℃～３５０℃に加熱し、焼成を行う必要がある。その際に、図６５（ｂ）に示すように、加圧力６１８によって半導体パワーデバイス６０１にクラック６１９が生じ、半導体パワーデバイス６０１を破損してしまう場合がある。これは、半導体パワーデバイス６０１の表面積に比べ、その上面から金属リード６１７によって加圧できる範囲が小さく、局所的に加圧力６１８が印加されてしまうためである。このため、加圧力６１８を減じることが考えられるが、その場合、チップ上接合層６１１５に使用する焼成金属での接合強度も減少してしまうため、信頼性寿命が確保できないことがある。ここで、半導体パワーデバイス６０１の表面積に比べ、その上面から金属リード６１７によって加圧できる範囲は以下の通りである。すなわち、一例として、４．８ｍｍ角のチップ(２３．０４ｍｍ2)に対し、５ｍｍ2程度であり、加圧出来る範囲としては２０～３０％程度である。
図６５（ｂ）において、半導体パワーデバイス１にクラック６１９が生じる加圧力６１８は、半導体パワーデバイス６０１の厚みに依存するが、例えば、厚さ約３５０μｍのＳｉＣの場合、５０ＭＰａではクラック６１９は生じないが、加圧力６１８を８０ＭＰａまで上げるとクラック６１９が生じ易くなる。
そこで、図６６に示すように、半導体パワーデバイス６０１のソースパッド電極６０３の上面に金属リード６１７を重ね、金属リード６１７の上面よりレーザ光（ｈν）６２０を照射し、金属リード６１７と半導体パワーデバイス６０１上面に形成されたソースパッド電極６０３とを溶接するようにすれば、加圧が不要となる。しかしながら、ソースパッド電極６０３の厚さは数μｍ程度のアルミニウムで構成されており、レーザ光（ｈν）６２０を照射することで金属リード６１７及びソースパッド電極６０３を溶融せしめ接合する場合、ソースパッド電極６０３の厚さが薄いためにレーザ光（ｈν）６２０は容易にソースパッド電極６０３の下部の半導体パワーデバイス６０１に到達してしまい、溶融再凝固部（不良部）６２２において、金属スパッタ６２３を伴って半導体パワーデバイス６０１が焼損し易くなってしまう。図６６（ｂ）では、溶融再凝固部（不良部）６２２には、凝固がないが、これは、金属スパッタ６２３として飛散してしまうため、再凝固部は殆ど存在しないためである。
レーザ光（ｈν）６２０の照射パワーや照射時間を調整しても、半導体パワーデバイス６０１までレーザ光（ｈν）６２０が到達しないようにすることは困難である。図６６（ｂ）において、チップ上面ではなくソース電極パターン６０６と金属リード６１７との溶接においてはソース電極パターン６０６の厚みが数１００μｍと厚いためにレーザ光（ｈν）６２０による溶接は可能である。
そこで、比較例に係るパワー半導体装置において、半導体パワーデバイス６０１までレーザ光６２０が到達しないようにするために半導体パワーデバイス６０１上に応力緩衝層（ＣｕＭｏ電極）６２５４を配置し、応力緩和層６２５４とリードフレーム（Ｃｕ）６２５０とをレーザ光ｈνを照射して、レーザ溶接部６１６０を形成することが考えられる。その様子を説明する模式的断面構造は、図７２に示すように表される。
応力緩衝層としては、Ｃｕ／ＣｕＭｏクラッドやＣｕ／ＣｕＷクラッドが適用可能である。ＣｕＭｏやＣｕＷは、ＣｕとＭｏやＣｕとＷの焼結体であり高価である。これらの材料の少なくとも片側にＣｕを付けたクラッド層構造にする必要があり、さらに高価な材料になる。
比較例に係るパワー半導体装置において、多孔質のＭｏに溶融したＣｕが含浸された応力緩衝層（ＣｕＭｏ電極）６２５４にレーザ光ｈνを照射した様子は、図７３に示すように表される。
応力緩衝層６２５４として、ＣｕＭｏやＣｕＷは有効であるが、これらを例えばＹＡＧレーザを用いて、リードフレーム（Ｃｕ）６２５０に溶接しようとすると、Ｃｕのスパッタという不都合が生じる。すなわち、応力緩衝層（ＣｕＭｏ電極）６２５４にレーザ光ｈνを照射した場合、図７３に模式的に示すように、Ｃｕの融点は１０８３℃であるが、Ｍｏの融点は２６２０℃であるため、ＣｕＭｏをＹＡＧレーザ光で溶融させようとすると、少なくとも２６２０℃まで加熱しなければならない。しかしながら、Ｃｕの沸点が２５７０℃であるため、ＣｕＭｏのＭｏまで溶かせた時点でＣｕの沸点を超えることになり、結果としてレーザ光によって溶けた部分がスパッタとなって飛散してしまう。ＣｕＷの場合は、Ｗの融点が３４００℃であるので同様の結果となる。
これを回避するため、ＣｕＭｏ材の上面にＣｕを積層したＣｕ／ＣｕＭｏクラッドを使用することが可能である。ＣｕＷの場合は、Ｃｕ／ＣｕＷクラッドとする。
比較例に係るパワー半導体装置において、Ｃｕクラッド層６２５２／ＣｕＭｏ応力緩衝層６２５４上にリードフレーム６２５０を配置した構造において、リードフレーム６２５０を介してレーザ光ｈνを照射し、リードフレーム６２５０とＣｕクラッド層６２５２とをレーザ溶接させた様子は、図７４に示すように表される。図７４に示すように、レーザ光ｈνは溶接部６１６０内で散乱されつつ溶接部６１６０の溶融が進行する。溶接部６１６０の溶融がＣｕクラッド層６２５２の底部まで進行し、ＣｕＭｏ応力緩衝層６２５４の表面６２５４Ｓまで到達すると、ＣｕＭｏ応力緩衝層６２５４には容易に空洞部６２５４Ａが形成されてしまう。また、これらのクラッド構造を応力緩衝層６２５４として使用したとして、半導体パワーデバイス６０１の直上にリードフレーム６２５０を積層してこの上からＹＡＧレーザ光ｈνを照射し、溶接せしめる場合には、溶接バラツキにより半導体パワーデバイス６０１面までレーザ光が到達する可能性がある。このように、単純に応力緩和層を設けただけでは、充分な効果を上げることが難しい。
金属材料（Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｆｅ）に対するレーザ光の反射率Ｒ（％）とレーザ波長λ（μｍ）の関係は、図７５に示すように表される。
本技術を適用した一実施の形態に係るパワー半導体装置によれば、半導体パワーデバイスの上面のパッド電極上に、パッド電極をレーザ光から保護する導電性のチップ上保護層と、チップ上保護層と接合される金属リードとを備え、金属リードとチップ上保護層間は、レーザ光による溶接により接合される。このため、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易となる。
（ΔＴｊパワーサイクルテスト）
ΔＴｊパワーサイクルテストは、図４７において説明したように、接合温度を相対的に短時間の周期で上昇・下降させるテストであり、例えば、ワイヤ接合部などの寿命を評価することができる。
パワーサイクル試験の場合は、パワー半導体装置に通電・遮断を繰り返し、チップを発熱させる。本技術を適用した一実施の形態に係るパワー半導体装置のΔＴｊパワーサイクルテストにおいては、例えば、Ｔｊ＝１５０℃を２ｓ、その後オフして冷却温度になるまでの時間（例Ｔｊ＝５０℃、オフ時間＝１８ｓ）を繰り返し行う。
（熱サイクルテスト）
本技術を適用した一実施の形態に係るパワー半導体装置において、熱サイクルテストは大気雰囲気中で行われ、マイナス４０℃～プラス１５０℃の範囲で実施する。熱サイクルの１サイクルの周期は８０分であり、その内訳は、マイナス４０℃で３０分、マイナス４０℃からプラス１５０℃までの昇温時間１０分、プラス１５０℃で３０分、プラス１５０℃からマイナス４０℃までの冷却時間１０分である。１００サイクル毎に順方向電圧降下Ｖｆ、逆方向耐圧Ｖｒを測定する。
通常、熱サイクルテスト、もしくはパワーサイクル試験でも接合部の劣化が始まると、順方向などの高電流を流す試験では抵抗が増加し、順方向電圧Ｖｆが変化する。
パワーサイクル耐量は特性劣化も含めて起こってもその劣化の進行が遅い場合には、パワーサイクル耐量が高いと評価することができる。
以上のΔＴｊパワーサイクルテストおよび熱サイクルテストの結果より、本技術を適用した一実施の形態に係るパワー半導体装置の金属リードとチップ上保護層との接合強度は充分に確保されていると共に、特性劣化も観測されていない。
本技術を適用した一実施の形態に係るパワー半導体装置６００であって、ツーインワンモジュール（2 in 1 Module：ハーフブリッジ内蔵モジュール）において、モールド樹脂層６３００を形成前の模式的平面パターン構成は図７６に示すように表される。ここで、図７６において、基板６０９はセラミックス基板に対応し、基板６４４は、変形例としての絶縁層基板（図７８）に対応する。
また、本技術を適用した一実施の形態に係るパワー半導体装置であって、半導体パワーデバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した図７６に対応したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成は、図３３と同様に表される。図７６において、ＸＩＩＩＡ－ＸＩＩＩＡ方向から観測した側面図は、図７７に示すように表される。
また、本技術を適用した一実施の形態に係るパワー半導体装置６００であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層６３００を形成後の模式的鳥瞰構成は図５６と同様に表される。本技術を適用した一実施の形態に係るパワー半導体装置６００においては、樹脂層６３００を備え、パワー半導体装置は、樹脂層６３００により、トランスファーモールド成型されていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、２個のＭＯＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されたハーフブリッジ内蔵モジュールの構成を備える。図７６に示すように、ＭＯＳＦＥＴＱ１・Ｑ４は、それぞれ２チップ並列に配置され、またダイオードＤＩ１・ＤＩ４もそれぞれ２チップ並列に配置されている。ダイオードＤＩ１・ＤＩ４は、ＭＯＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列に接続される。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、図７６に示すように、樹脂層６３００に被覆された基板６０９（６４４）の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ
１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、図７６に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＯＳＦＥＴＱ１のゲート信号電極パターンＧＬ１・ソース信号電極パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＯＳＦＥＴＱ４のゲート信号電極パターンＧＬ４・ソース信号電極パターンＳＬ４に接続される。
ＭＯＳＦＥＴＱ１・Ｑ４からゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４に向けてゲート信号ボンディングワイヤ６１２およびソース信号ボンディングワイヤ６１１が接続される。また、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４が溶接部６２１においてレーザ溶接などによって接続される。レーザ溶接の代わりに半田付けで接続されていても良い。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
セラミックス基板６０９は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
ドレイン電極パターン（Ｄ１・Ｄ４）・ソース電極パターン（Ｓ１・Ｓ４）は、例えば、Ｃｕ、Ａｌなどで形成可能である。ゲート信号ボンディングワイヤ６１２およびソース信号ボンディングワイヤ６１１は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
ＭＯＳＦＥＴＱ１・Ｑ４としては、ＳｉＣ ＤＩＭＯＳＦＥＴ、ＳｉＣ ＴＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
ダイオードＤＩ１・ＤＩ４としては、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）などを適用可能である。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、図７６・図７７に示すように、ドレイン電極パターンＤ１と、ドレイン電極パターンＤ１上にチップ下接合層６０４を介して配置された半導体パワーデバイスＱ１・ＤＩ１と、半導体パワーデバイスＱ１・ＤＩ１の上面のパッド電極上に配置され、パッド電極をレーザ光から保護する導電性のチップ上接合層６１５と、半導体パワーデバイスの上面に配置され、チップ上接道層６１５と接合される金属リード６１７－１とを備える。金属リード６１７－１とチップ上保護層間は、溶接部６２４（Ｑ１）・６２４（Ａ１）において、レーザ光による溶接により接合される。レーザ光による溶接は、スポット溶接されていても良い。なお、図５５においては、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、図示を省略している。
同様に、本技術を適用した一実施の形態に係るパワー半導体装置６００は、図７６・図７７に示すように、ドレイン電極パターンＤ４と、ドレイン電極パターンＤ４上に配置された半導体パワーデバイスＱ４・ＤＩ４と、半導体パワーデバイスＱ４・ＤＩ４の上面のパッド電極上に配置され、パッド電極をレーザ光から保護する導電性のチップ上保護層と、半導体パワーデバイスＱ４・ＤＩ４の上面に配置され、チップ上保護層と接合される金属リード６１７－４とを備え、金属リード６１７－４とチップ上保護層間は、溶接部６２
４（Ｑ４）・６２４（Ａ４）において、レーザ光による溶接により接合される。レーザ光による溶接は、スポット溶接されていても良い。
ここで、導電性のチップ上保護層は、チップ上接合層を備えていても良い。チップ上接合層は、例えば、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、Ｎｉ焼成層、若しくはこれらの混合物の何れかを備える。また、Ａｇ焼成層やＣｕ焼成層などのチップ上接合層上に金属板を配置した構成を備えていても良い。また、ソースパッド電極・アノードパッド電極上にめっき層を配置した構成を備えていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、図７６に示すように、半導体パワーデバイスＱ１・ＤＩ１は基板６０９上に複数チップ配置され、金属リード６１７－１は、平面視において複数チップの半導体パワーデバイスの上面に櫛歯形状に配置される。同様に、半導体パワーデバイスＱ４・ＤＩ４は基板６０９上に複数チップ配置され、金属リード６１７－４は、平面視において複数チップの半導体パワーデバイスの上面に櫛歯形状に配置される。
また、本技術を適用した一実施の形態に係るパワー半導体装置６００において、正側電力端子Ｐ（Ｄ１）・負側電力端子Ｎ（Ｓ４）・出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）は、図７６に示すように、溶接部６２１（Ｄ１）・６２１（Ｓ４）・６２１（Ｄ４）・６２１（Ｓ１）において、レーザ溶接により接合される。また、スポット溶接により接合されていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置６００においては、上アーム側の金属リード６１７－１と下アーム側の金属リード６１７－４を対向させ、対向距離を絶縁耐圧が確保できる程度まで近付けて配置することで、配線の寄生インダクタンスの低減ができ、スイッチング時に発生するサージ電圧を低減化可能である。その他の構成は、図６１～図６３に示すパワー半導体装置の構成と同様である。また、図７６・図７７に示すパワー半導体装置の製造方法も図６１～図６３に示すパワー半導体装置の製造方法と同様である。
（変形例）
また、本技術を適用した一実施の形態の変形例に係るパワー半導体装置６００であって、図７６において、セラミックス基板６０９の代わりに絶縁層基板６４４を適用した場合のＸＩＩＩＡ－ＸＩＩＩＡ方向から観測した側面図は、図７８に示すように表される。また、図７８のＡ部分の拡大図は、図７９に示すように表される。また、樹脂層６３００を形成後の模式的鳥瞰構成は図５６と同様に表される。図７８においてもゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、図示を省略している。
本技術を適用した一実施の形態の変形例に係るパワー半導体装置６００においては、セラミックス基板６０９の代わりに絶縁層基板６４４を適用しているので、低コスト化、薄層化を実現可能である。絶縁層基板６４４は、例えば、有機絶縁樹脂基板などで形成可能である。
また、本技術を適用した一実施の形態の変形例に係るパワー半導体装置６００は、図７６および図７８に示すように、絶縁層基板６４４を備え、ドレイン電極パターンＤ１・Ｄ４は、絶縁層基板６４４上に配置されている。また、ソース電極パターンＳ１・Ｓ４は、ドレイン電極パターンＤ１・Ｄ４と同様に、絶縁層基板６４４上に配置されている。その他の構成は、図７６・図７７に示すパワー半導体装置と同様である。また、図７８に示す変形例に係るパワー半導体装置の製造方法も図６１～図６３に示すパワー半導体装置の製造方法と同様である。
本技術を適用した一実施の形態およびその変形例によれば、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置およびその製造方法を提供することができる。
本技術を適用した一実施の形態に係るパワー半導体装置６００であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、樹脂層６３００を形成前の模式的鳥瞰構成は、図８０に示すように表される。樹脂層６３００を形成後の模式的鳥瞰構成は、図５６と同様に表される。パワー半導体装置は、樹脂層６３００により、トランスファーモールド成型されていても良い。
図８０に示すように、絶縁回路基板を使用せず、ドレイン電極パターンＤ１・ドレイン電極パターンＤ４・ソース電極パターンＳ４などに対応する金属箔もしくは金属板（金属フレーム）を利用している。ソース電極パターンＳ１は、ドレイン電極パターンＤ１と電気的に共通である。ドレイン電極パターンＤ１・ドレイン電極パターンＤ４・ソース電極パターンＳ４は、図８０に示すように矩形状に配置される。
図８０に示すように、ＭＯＳＦＥＴＱ１・Ｑ４は、それぞれ２チップ並列に配置され、またダイオードＤＩ１・ＤＩ４もそれぞれ２チップ並列に配置されている。ダイオードＤＩ１・ＤＩ４は、ＭＯＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列に接続される。尚、ダイオードＤＩ１・ＤＩ４は、ＭＯＳＦＥＴＱ１・Ｑ４の近傍となるように、互い違いに配置されている。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、図８０および図７８に示すように、樹脂層６３００に被覆されたドレイン電極パターンＤ４に対応する金属板（金属フレーム）の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、図８０に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＯＳＦＥＴＱ１のゲート信号電極パターンＧＬ１・ソース信号電極パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＯＳＦＥＴＱ４のゲート信号電極パターンＧＬ４・ソース信号電極パターンＳＬ４に接続される。
また、図８０に示すように、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４が半田付けによって接続される。半田付けの代わりにレーザ溶接されていても良い。
なお、ＭＯＳＦＥＴＱ１・Ｑ４からゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４に向けて接続されるゲート信号ボンディングワイヤおよびソース信号ボンディングワイヤは図示を省略している。
正側電力端子Ｐ・負側電力端子Ｎ、出力端子Ｏ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、図８０に示すように、ドレイン電極パターンＤ１と、ドレイン電極パターンＤ１上に配置された半導体パワーデバイスＱ１・ＤＩ１と、半導体パワーデバイスＱ１・ＤＩ１と電気的に接続される金属
リード６１７－１とを備える。ここで、金属リード６１７－１は、平面視において櫛歯形状を備える。また、図８０に示すように、ドレイン電極パターンＤ４と、ドレイン電極パターンＤ４上に配置された半導体パワーデバイスＱ４・ＤＩ４と、半導体パワーデバイスＱ４・ＤＩ４と電気的に接続される金属リード６１７－４とを備える。ここで、金属リード６１７－４は、平面視において櫛歯形状を備える。ドレイン電極パターンＤ４はソース電極パターンＳ１と電気的に共通である。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、半導体パワーデバイスＱ１・ＤＩ１の上面のソースパッド電極・アノードパッド電極上に、ソースパッド電極・アノードパッド電極をレーザ光から保護する導電性のチップ上保護層（図示省略）を備える。金属リード６１７－１は、半導体パワーデバイスＱ１・ＤＩ１の上面に配置され、金属リード６１７－１とチップ上保護層間は、溶接部（溶融再凝固部）６２４（Ｑ１）・６２４（Ａ１）において、レーザ光による溶接により接合される。レーザ光による溶接は、スポット溶接されていても良い。
同様に、本技術を適用した一実施の形態に係るパワー半導体装置６００は、半導体パワーデバイスＱ４・ＤＩ４の上面のソースパッド電極・アノードパッド電極上に、ソースパッド電極・アノードパッド電極をレーザ光から保護する導電性のチップ上保護層（図示省略）を備える。金属リード６１７－４は、半導体パワーデバイスＱ４・ＤＩ４の上面に配置され、金属リード６１７－４とチップ上保護層間は、溶接部（溶融再凝固部）６２４（Ｑ４）・６２４（Ａ４）において、レーザ光による溶接により接合される。レーザ光による溶接は、スポット溶接されていても良い。ここで、導電性のチップ上保護層は、Ａｇ焼成層やＣｕ焼成層などのチップ上接合層を備えていても良い。また、Ａｇ焼成層やＣｕ焼成層などのチップ上接合層上に金属板を配置した構成を備えていても良い。また、ソースパッド電極・アノードパッド電極上にめっき層を配置した構成を備えていても良い。
本技術を適用した一実施の形態に係るパワー半導体装置６００は、例えば、１２００Ｖ／１５０Ａ級のパワー半導体装置を構成した場合の信頼性を向上することができる。半導体パワーデバイスＱ１・Ｑ４は、例えば、ＳｉＣ ＴＭＯＳＦＥＴで構成され、半導体パワーデバイスＤＩ１・ＤＩ４は、例えば、ＳＢＤで構成される。半導体パワーデバイスＱ１・Ｑ４は、それぞれ２個並列に配置されている。半導体パワーデバイスＤＩ１・ＤＩ４も、それぞれ２個並列に配置されている。ＳｉＣ ＴＭＯＳＦＥＴ１個のチップサイズは、例えば、約３．１ｍｍ×約４．４ｍｍであり、ＳＢＤ１個のチップサイズは、例えば、約５．１４ｍｍ×約５．１４ｍｍである。
金属リード６１７－１・６１７－４やドレイン電極パターンＤ１・Ｄ４・ソース電極パターンＳ１・Ｓ４などに対応する金属フレームは、例えば、純銅（Ｃ１０２０）で形成されている。
また、本技術を適用した一実施の形態に係るパワー半導体装置６００において、正側電力端子Ｐ（Ｄ１）・負側電力端子Ｎ（Ｓ４）・出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）は、図８０に示す構成において、柱状電極構造などを用いて、金属フレームに接続するようにしても良い。
本技術を適用した一実施の形態に係るパワー半導体装置６００においては、上アーム側の金属リード６１７－１と下アーム側の金属リード６１７－４を対向させ、対向距離を絶縁耐圧が確保できる程度まで近付けて配置することで、配線の寄生インダクタンスの低減ができ、スイッチング時に発生するサージ電圧を低減化が可能である。その他の構成は、図６１～図６３および図７６・図７７に示すパワー半導体装置の構成と同様である。また、図８０に示すパワー半導体装置の製造方法も図６７～図７１に示すパワー半導体装置の製造方法と同様である。
（変形例）
本技術を適用した一実施の形態の変形例に係るパワー半導体装置６００であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、樹脂層６３００を形成前の模式的鳥瞰構成は、図８１に示すように表される。本技術を適用した一実施の形態の変形例に係るパワー半導体装置６００は、本技術を適用した一実施の形態に係るパワー半導体装置６００と半導体パワーデバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４の配置構成を変更している。
本技術を適用した一実施の形態の変形例に係るパワー半導体装置６００においても、図８１に示すように、絶縁回路基板を使用せず、ドレイン電極パターンＤ１・Ｄ４・ソース電極パターンＳ４などに対応する金属箔もしくは金属板（金属フレーム）を利用している。ソース電極パターンＳ１は、ドレイン電極パターンＤ１と電気的に共通である。ドレイン電極パターンＤ１・Ｄ４・ソース電極パターンＳ４は、図８１に示すように矩形状に配置される。
図８１に示すように、ＭＯＳＦＥＴＱ１・Ｑ４は、それぞれ２チップ並列に配置され、またダイオードＤＩ１・ＤＩ４もそれぞれ２チップ並列に配置されている。ダイオードＤＩ１・ＤＩ４は、ＭＯＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列に接続される。尚、ダイオードＤＩ１・ＤＩ４は、ＭＯＳＦＥＴＱ１・Ｑ４の近傍となるように、互い違いに配置されている。その他の構成は、図８０に示す構成と同様である。また、図８１に示すパワー半導体装置の製造方法も図６７～図７１に示すパワー半導体装置の製造方法と同様である。
本技術を適用した一実施の形態およびその変形例によれば、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置およびその製造方法を提供することができる。
また、本実施の形態に係るパワー半導体装置においては、半導体パワーデバイスを第１電源と第２電源との間に直列に接続し、直列接続された半導体パワーデバイスの接続点を出力とするスイッチング回路を複数用いると共に、半導体パワーデバイスの各ゲートを個別に制御してインバータ回路装置またはコンバータ回路を構成しても良い。
本実施の形態によれば、繰り返し冷熱環境による応力に対して、半導体パワーデバイスとその上面に位置する金属リードとの間の接合信頼性が向上し、レーザ光による溶融深さの制御が容易なパワー半導体装置およびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
例えば、図３８および図３９に示す応用回路において、ＳｉＣ ＭＯＳＦＥＴの代わりにＳｉ系ＭＯＳＦＥＴを用いたり、ＳｉＣ ＭＯＳＦＥＴのソース、ドレイン、ゲートの代わりにＩＧＢＴのエミッタ、コレクタ、ゲートを接続するようにしても良い。また、ＭＯＳＦＥＴとＩＧＢＴとのハイブリッド素子を用いても良い。また、各フリーホイールダイオードＤＩは、外付けであっても良いし、各ＭＯＳＦＥＴの寄生素子を用いることにより省略されていても良い。
また、図４１－図４５や図６１－図６４に示す各実施の形態のダイボンディング用の配線パターンに、図１に示す実施形態のように厚銅を用いるようにしたりしても良い。また、図１－図２８に示す各実施の形態の電極と配線パターンとの間に積層構造の金属リードを用いるようにしたり、電極の上面にチップ上接合保護層を形成し、チップ上接合保護層と金属リードとをレーザ光溶接するようにしても良く、このような構成により接合の信頼性の更なる向上を図ることができる。
また、金属リードは、圧延加工もしくは曲げ加工により形成しても良い。
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
本実施の形態のパワー半導体装置は、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ、酸化ガリウム）などの各種の半導体モジュール技術に利用することができ、ＨＥＶ（Hybrid Electric Vehicle）／ＥＶ（Electric Vehicle）向けのインバータ、産業向けのインバータやコンバータなど、幅広い応用分野に適用可能である。
１、４００、４００Ａ、４５０、５００、６００、６５０…パワー半導体装置
２…厚銅基板
３、１７…セラミックス基板
２Ｂ…絶縁基板（ＤＢＣ基板）
１０…冷却器
１２…半田層
１２ＴＨ…第１サーマルコンパウンド層
１４…第１厚銅層（Ｃｕ層）
１４Ｂ、１８Ｂ…銅箔層
１６…絶縁シート層
１６ＴＨ……第２サーマルコンパウンド層
１８Ａ…第２厚銅層（Ｃｕ層）
２０…接合層（Ａｇ焼成層）
２２、４０１、６０１、ＱＡ、ＱＢ、Ｑ、Ｑ１～Ｑ６…半導体パワーデバイス（ＳｉＣ ＭＯＳＦＥＴ）
２３Ｈ、２３Ｖ、２３Ｒ…劣化部
４０、４２…３相交流インバータ
５０…１ in １モジュール
１００…２ in １モジュール
１８０…ゲートドライバ
２００…パワー半導体装置部
３００、４１１５、６３００…樹脂層
４０２、６０２…ゲートパッド電極
４０３、６０３…ソースパッド電極
４０４、６０４…チップ下接合層
４０５、６０５…ドレイン電極パターン
４０６、６０６…ソース電極パターン
４０７、６０７、ＳＬ１、ＳＬ４…ソース信号電極パターン
４０８、６０８、ＧＬ１・ＧＬ４…ゲート信号電極パターン
４０９、６０９…基板（セラミックス基板）
４１０、６１０…裏面電極パターン
４１１…ソースボンディングワイヤ
４１２、６１１…ソース信号ボンディングワイヤ
４１３、６１２…ゲート信号ボンディングワイヤ
４１４、６１４……絶縁基板
４１５、６１７、６１７－１、６１７－４…金属リード
４１６…チップ上接合層
４１７…ソース電極パターン上接合層
４１８、６１９…クラック
４１９、４１９1、４１９4、４１９11、４１９41、４２０…第１金属リード
４１９ａ、４２０ａ…金属層ａ
４１９ｂ、４２０ｂ…金属層ｂ
４１９ｃ、４２０ｃ…金属層ｃ
４２１…絶縁部
４２３…ゲートパッド電極上半田層
４２４、４２４1、４２４4…第２金属リード（ゲート用金属リード）
４２５…ゲート用金属リード下半田層
４２６、４２６1、４２６4…第３金属リード（ソース信号用金属リード）
４２７…ソース信号用金属リード下半田層
４３２1、４３２4、４３２n…主配線導体（電極パターン）
４１２４1、４１２４4…信号基板
６１５…チップ上接合層（チップ上保護層）
６１６…ソース電極上接合層
６１８…加圧力
６２０…レーザ光（ｈν）
６２１、６２４…溶接部（溶融再凝固部（正常部））
６２２…溶融再凝固部（不良部）
６２３…金属スパッタ
６２５…金属板
６２６…めっき層
６２７…加圧板
６４４…絶縁層基板（有機絶縁樹脂層）
ｔ１…第１厚銅層の厚さ
ｔ２…第２厚銅層の厚さ
Ｒth…熱抵抗
Ｐ…正側電力端子
Ｎ…負側電力端子
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
Ｇ、ＧＴ１、ＧＴ４…ゲート端子
ＳＳ、ＳＳＴ１、ＳＳＴ４…ソースセンス端子
ＳＴ…ソース端子
ＤＴ…ドレイン端子
ＧＷＡ、ＧＷＢ、ＧＷ１、ＧＷ４…ゲートボンディングワイヤ
ＳＷＡ、ＳＷＢ、ＳＷ１、ＳＷ４、ＳＷＯ、ＳＷＮ…ソースボンディングワイヤ
ＧＰ、ＧＰ１、ＧＰ４…ゲート信号用配線パターン
ＳＰ、ＳＰ１、ＳＰ４…ソース信号用配線パターン

Claims (25)

  1. 平板状の厚銅基板と、
    前記厚銅基板上に部分的に配置された導電性の接合層と、
    前記接合層上に配置された半導体パワーデバイスと、
    前記半導体パワーデバイスの電極と電気的に接続される外部接続用端子と
    を備え、
    前記厚銅基板のビッカースの硬さは、５０以下を有することを特徴とするパワー半導体装置。
  2. 前記接合層は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、若しくはＮｉ焼成層を備え、前記半導体パワーデバイスと接合することを特徴とする請求項１に記載のパワー半導体装置。
  3. 前記厚銅基板は、
    第１厚銅層と、
    前記第１厚銅層上に配置された第２厚銅層と
    を備え、
    前記接合層は、前記第２厚銅層上に部分的に配置されると共に、前記第２厚銅層のビッカースの硬さは、前記第１厚銅層のビッカースの硬さよりも小さく、５０以下を有することを特徴とする請求項１または２に記載のパワー半導体装置。
  4. 前記第１厚銅層上に配置され、前記第２厚銅層以上の大きさを有する絶縁シート層を備え、
    前記第２厚銅層は、前記絶縁シート層上に配置されることを特徴とする請求項３に記載のパワー半導体装置。
  5. 前記厚銅基板の他面側に取り付けられる冷却器との間に配置された第１サーマルコンパウンド層または半田層を備えることを特徴とする請求項３または４に記載のパワー半導体装置。
  6. 前記厚銅基板の他面側に取り付けられる冷却器との間に配置された絶縁シートと、
    前記半導体パワーデバイスの各電極と電気的に接続される複数の外部接続用端子と
    を備え、
    前記厚銅基板のビッカースの硬さは、前記半導体パワーデバイスの前記外部接続用端子を構成する銅のビッカースの硬さよりも小さく、５０以下を有することを特徴とする請求項１または２に記載のパワー半導体装置。
  7. 絶縁基板と、
    前記絶縁基板上に配置され、前記厚銅基板以上の大きさを有する第２サーマルコンパウンド層と
    を備え、前記厚銅基板は、前記第２サーマルコンパウンド層上に配置されることを特徴とする請求項１または２に記載のパワー半導体装置。
  8. 前記厚銅基板の他面側に取り付けられる冷却器との間に配置された第１サーマルコンパウンド層または半田層と、
    前記半導体パワーデバイスと、前記厚銅基板および前記外部接続用端子の少なくとも一部を覆う樹脂層と
    を備え、
    前記樹脂層は前記第１サーマルコンパウンド層または前記半田層は覆わないことを特徴とする請求項７に記載のパワー半導体装置。
  9. 前記絶縁基板は、ＤＢＣ基板、ＤＢＡ基板、若しくはＡＭＢ基板のいずれかを備えることを特徴とする請求項７または８に記載のパワー半導体装置。
  10. 前記厚銅基板の他面側に取り付けられる冷却器は、水冷式若しくは空冷式であり、車載される駆動装置や電源装置に用いられることを特徴とする請求項５～９のいずれか１項に記載のパワー半導体装置。
  11. 平板状の第１厚銅層と、
    前記第１厚銅層上に配置された絶縁シート層または第１サーマルコンパウンド層と、
    前記絶縁シート層または前記第１サーマルコンパウンド層上に配置され、パターン形成された第２厚銅層と、
    前記第２厚銅層上に配置された導電性の接合層と、
    前記接合層上に配置され、表面に表面電極と裏面に裏面電極とを有する半導体パワーデバイスと、
    前記半導体パワーデバイスの前記表面電極と電気的に接続される第１外部接続用端子と、
    前記第１厚銅層に接続され、前記第１厚銅層を介して前記半導体パワーデバイスの前記裏面電極に電気的に接続される第２外部接続用端子と
    を備えることを特徴とするパワー半導体装置。
  12. 前記第２厚銅層のビッカースの硬さは、前記第１厚銅層若しくは前記外部接続用端子のビッカースの硬さよりも小さく、５０以下を有し、
    前記接合層は、Ａｇ焼成層、Ｃｕ焼成層、Ａｕ焼成層、若しくはＮｉ焼成層を備え、前記半導体パワーデバイスと接合することを特徴とする請求項１１に記載のパワー半導体装置。
  13. 前記半導体パワーデバイスは、前記表面電極としてソース電極または及びエミッタ電極とゲート電極が形成され、前記裏面電極としてドレイン電極または及びコレクタ電極が形成されたＦＥＴまたはＩＧＢＴ、またはＦＥＴとＩＧＢＴとのハイブリッド素子であり、
    前記絶縁シート層または前記第１サーマルコンパウンド層上に配置され、前記第２厚銅層と同一材料によりパターン形成され、前記ゲート電極に電気的に接続されるゲート信号用配線パターンおよび前記ソース電極または及び前記エミッタ電極に電気的に接続されるソースまたは及びエミッタ信号用配線パターンとを備えることを特徴とする請求項１１または１２に記載のパワー半導体装置。
  14. 前記半導体パワーデバイスは複数のチップを並列接続した構成を備えることを特徴とする請求項１３に記載のパワー半導体装置。
  15. 前記接合層は、前記半導体パワーデバイス周辺と離れて前記第２厚銅層と前記半導体パワーデバイスとの間に縦方向に進展するクラックまたは部分的にランダムに破壊された部分を有することを特徴とする請求項３～５、１１～１４のいずれか１項に記載のパワー半導体装置。
  16. 前記半導体パワーデバイスは、Ｓｉ系ＩＧＢＴ、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、ＳｉＣ系ＭＯＳＦＥＴとＳｉＣ系ＩＧＢＴとのハイブリッド素子、ＧａＮ系ＦＥＴ、酸化ガリウム系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えることを特徴とする請求項１～１２のいずれか１項に記載のパワー半導体装置。
  17. 前記半導体パワーデバイスを用いて、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、またはフォーティーンインワンモジュールのいずれかを構成することを特徴とする請求項１～１６のいずれか１項に記載のパワー半導体装置。
  18. 前記半導体パワーデバイスを第１電源と第２電源との間に直列に接続し、直列接続された前記半導体パワーデバイスの接続点を出力とするスイッチング回路を複数用いると共に、前記半導体パワーデバイスの各ゲートを個別に制御してインバータ回路装置またはコンバータ回路を構成することを特徴とする請求項１７に記載のパワー半導体装置。
  19. 前記半導体パワーデバイスは表面に表面電極と裏面に裏面電極とを有し、
    前記外部接続用端子の１つは前記厚銅基板に接合され、前記厚銅基板を介して前記半導体パワーデバイスの前記裏面電極と電気的に接続されることを特徴とする請求項１～１０のいずれか１項に記載のパワー半導体装置。
  20. 前記半導体パワーデバイスの前記表面電極と前記外部接続用端子が接合される配線パターンとを接続する金属リードを備えることを特徴とする請求項１９に記載のパワー半導体装置。
  21. 前記配線パターンは絶縁シートまたは絶縁基板またはサーマルコンパウンド層上に配置されていることを特徴とする請求項２０に記載のパワー半導体装置。
  22. 前記金属リードは金属の積層構造を有することを特徴とする請求項２０に記載のパワー半導体装置。
  23. 前記半導体パワーデバイスの電極上に配置されるチップ上接合保護層と、
    前記チップ上接合保護層と接合される金属リードと
    を更に備え、前記金属リードと前記チップ上接合保護層間の接合は、レーザ光溶接による溶融再凝固部を有することを特徴とする請求項１～１０のいずれか１項に記載のパワー半導体装置。
  24. ４００℃以上で熱処理した第２厚銅層を形成する工程と、
    第２厚銅層上に導電性の接合層を形成する工程と、
    第１厚銅層上に絶縁シート層または第１サーマルコンパウンド層を介して前記第２厚銅層を配置する工程と、
    前記接合層上に半導体パワーデバイスを配置し、加熱しながら加圧する加熱・加圧プロセスにより前記半導体パワーデバイスを前記接合層と接合する工程と、
    前記半導体パワーデバイスの電極と外部接続用端子とを接続する工程と
    を有し、熱処理された前記第２厚銅層のビッカースの硬さは、前記第１厚銅層または及び前記外部接続用端子のビッカースの硬さよりも小さく、５０以下を有することを特徴とするパワー半導体装置の製造方法。
  25. 前記加熱・加圧プロセスの加熱温度は、２００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備えることを特徴とする請求項２４に記載のパワー半導体装置の製造方法。
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