JP7472287B2 - 電子素子、電子素子付き回路基板、および電子デバイス - Google Patents

電子素子、電子素子付き回路基板、および電子デバイス Download PDF

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Description

本出願は、電子デバイス技術の分野に関し、特に、電子素子、電子素子付き回路基板、および電子デバイスに関する。
無線基地局等の電子デバイスでは、回路基板上に電子素子が高密度に配置された高集積回路基板上で、放熱が実行される必要がある。また、より多くの電子素子を回路基板上に集積するために、電子素子はモジュール式である傾向がある。
例えば、図1は、従来技術におけるモジュール式の電子素子01である。図1に示すように、電子素子01は、基板011と、チップ012と、入力パッド013と、出力パッド014と、プラスチックパッケージング層015とを備える。基板011は、互いに対向する第1の表面011aおよび第2の表面011bを含む。チップ012は第1の表面011a上に配置され、入力パッド013および出力パッド014は第2の表面011bに配置される。チップ012の入力端子は、第1の金属化貫通孔016を介して入力パッド013に接続され、チップ012の出力端子は、第2の金属化貫通孔017を介して出力パッド014に接続される。プラスチックパッケージング層015は、基板011の第1の表面011a上に配置され、チップ012を包む。
図1に示す電子素子01は、通常、回路基板に表面実装される。図2は、回路基板02に表面実装された電子素子01の構造の概略図である。図2を参照されたい。電子素子01の基板011は、回路基板02に取り付けられている。電子素子01の入力パッドおよび出力パッドは、それぞれ回路基板02の出力パッドおよび入力パッドに溶接される。回路基板02の電子素子01とは反対側の表面は、コロイド熱伝導材料を用いてラジエータ03に取り付けられている。このように、電子素子01のチップ012で生成された熱は、基板011および回路基板02を順に通過した後にラジエータ03に伝達され、電子素子01を冷却する。この冷却経路は長く、放熱効率が低い。一部の従来技術では、電子素子の放熱効率を向上させるために、電子素子01は、ラジエータに面する回路基板の表面にフリップ実装方式で取り付けられている。図3は、ラジエータ03に面する回路基板02の表面にフリップ実装方式で取り付けられた電子素子01の構造の概略図である。図3を参照されたい。電子素子01の基板011はラジエータ03に直接取り付けられており、電子素子01の放熱経路が短く、放熱効率が高い。電子素子01がフリップ実装される場合、チップ012の入力端子および出力端子を引き出して、回路基板02との電気的接続を実現するために、電子素子01内に電気接続構造が配置される必要がある。いくつかの既存の解決策では、図3に示すように、電子素子01の入力パッド013および出力パッド014は、基板011の第1の表面011a上に配置される。チップ012の入力端子は入力パッド013に接続され、チップ012の出力端子は出力パッド014に接続される。入力パッド013および出力パッド014はそれぞれ銅ピラーAと溶接され、銅ピラーAはカプセル化層015内にカプセル化される。銅ピラーAの一方の端子の基板011とは反対側の表面は、カプセル化層015によって覆われていない。電子素子01は、基板011とは反対側の2本の銅ピラーAの表面を介して、回路基板02の入力パッドおよび出力パッドに溶接されている。電子素子01の良好なインピーダンス整合を実現するためには、銅ピラーAの加工精度および組み立て精度が高いことが求められる。しかしながら、電子素子01のサイズが小さいため、電子素子01に設置可能な銅ピラーAの径や長さが短く、基板011への銅ピラーAの加工難易度が高く、精度が低く、組み立て精度が低い。これは、電子素子01の入出力インピーダンス整合性能に影響を与えやすい。いくつかの他の既存の解決策では、図4に示すように、金属化貫通孔を有するプリント回路基板Bを使用して、図3に示す解決策の銅ピラーAを置き換える。入力パッド013および出力パッド014は、プリント回路基板B上の2つの金属化貫通孔を介して回路基板2の入力パッドおよび出力パッドにそれぞれ接続されている。プリント回路基板Bに支持されているため、金属化貫通孔の寸法精度が高くてもよく、その結果、電子素子01の入出力インピーダンス整合性能への影響がある程度低減され得る。しかしながら、金属化貫通孔を備えたプリント回路基板Bを加工して組み立てるプロセスにおいて、不可避の誤差が生じることがあり、電子素子01の入出力インピーダンス整合性能は依然として影響を受ける。
本出願の実施形態は、電子素子の放熱経路を短くし、電子素子の放熱効率を向上させ、電子素子の入出力インピーダンス整合性能を確保する電子素子、電子素子付き回路基板、および電子デバイスを提供する。
前述の目的を達成するために、以下の技術的解決手段が本出願の実施形態で使用される。
第1の態様によれば、本出願のいくつかの実施形態は、基板と、基板の第1の表面上に配置された第1の入力パッド、少なくとも1つのチップ、および第1の出力パッドとを含む電子素子を提供する。チップは、電力増幅器チップを含むが、これに限定されない。第1の入力パッド、少なくとも1つのチップ、および第1の出力パッドは、順次接続される。第1の入力パッドおよび第1の出力パッドは、基板の第1の表面上に直接配置される。第1の入力パッドの基板とは反対側の表面と、第1の出力パッドの基板とは反対側の表面とは、電子素子の外面の一部の領域を構成する。
従来技術と比較して、本出願のこの実施形態で提供される電子素子が回路基板上にフリップ実装され、ラジエータに取り付けられると、動作中に電子素子内の少なくとも1つのチップによって生成された熱は、基板を介してラジエータに直接伝達され得る。このため、電子素子付き回路基板は、放熱経路が短く、放熱効率が高い。また、第1の入力パッドおよび第1の出力パッドは、基板の第1の表面上に直接配置されており、第1の入力パッドの基板とは反対側の表面および第1の出力パッドの基板とは反対側の表面は、電子素子の外面の一部の領域を構成する。このため、第1の入力パッドの基板とは反対側の表面および第1の出力パッドの基板とは反対側の表面は、露出するように配置される。すなわち、第1の入力パッドの基板とは反対側の表面および第1の出力パッドの基板とは反対側の表面は、覆われていない。第1の入力パッドおよび第1の出力パッドは、回路基板上にある出力パッドおよび入力パッドに直接溶接されてもよい。回路基板上の第1の入力パッドと出力パッドとの間、および回路基板上の第1の出力パッドと入力パッドとの間には中間接続構造はない。電子素子におけるチップの入力端子および出力端子のそれぞれの引き出し経路は短く、引き出し線の精度は高い。したがって、電子素子の入出力インピーダンス整合性能が効果的に確保されることができる。
任意選択で、基板は、積層された放熱層および誘電体層を含む。少なくとも1つの収容溝が誘電体層上に配置され、収容溝は誘電体層を貫通する。放熱層の表面上にあって収容溝に対向する領域と、収容溝の側面と、誘電体層の放熱層とは反対側の表面とが、基板の第1の表面を構成する。少なくとも1つのチップは、少なくとも1つの収容溝内に配置され、放熱層の表面上にあって収容溝に対向する領域に固定される。第1の入力パッドおよび第1の出力パッドは、誘電体層の放熱層とは反対側の表面上に配置される。このようにして、放熱層の熱伝導性能が良好であるため、動作中に少なくとも1つのチップによって生成された熱は、放熱層からラジエータに迅速に伝達され得る。これにより、電子素子の放熱性能が向上する。また、誘電体層は絶縁性能を有するので、誘電体層は、短絡を防止するために、第1の入力パッドと放熱層との間、第1の出力パッドと放熱層との間、および放熱層と第1の入力パッド、少なくとも1つのチップ、および第1の出力パッドの間の接続線との間の絶縁分離を実施し得る。また、少なくとも1つのチップが少なくとも1つの収容溝内に配置されるため、少なくとも1つのチップが基板の輪郭を超えて突出することが防止され得る。これにより、電子素子が回路基板に接続されるときに、少なくとも1つのチップと回路基板との干渉が回避される。
任意選択で、インピーダンス整合回路がさらに含まれる。第1の入力パッド、少なくとも1つのチップ、および第1の出力パッドは、インピーダンス整合回路を介して接続される。このようにして、インピーダンス整合回路を介して少なくとも1つのチップの入力、出力、または段間でインピーダンス整合が行われ、その結果、マイクロ波信号エネルギーが、少なくとも1つのチップまたは回路基板上にありかつ電子素子の出力端子に接続された別の負荷に可能な限り伝送される。
任意選択で、少なくとも1つのチップは1つのチップを含み、インピーダンス整合回路は第1のインピーダンス整合回路および第2のインピーダンス整合回路を含む。第1の入力パッドは、第1のインピーダンス整合回路を介してチップの入力端子に接続され、チップの出力端子は、第2のインピーダンス整合回路を介して第1の出力パッドに接続される。第1のインピーダンス整合回路は、回路基板上にありかつ第1の入力パッドに接続された負荷の出力インピーダンスをチップの入力インピーダンスに整合させる。第2のインピーダンス整合回路は、チップの出力インピーダンスを、回路基板上にありかつ第1の出力パッドに接続された負荷の入力インピーダンスに整合させる。このようにして、回路基板上にありかつ第1の入力パッドに接続された負荷によって出力されたすべての信号がチップに伝送されることができ、チップによって出力されたすべての信号は、回路基板上にありかつ第1の出力パッドに接続された負荷に伝送されることができる。したがって、信号反射が低減され、信号エネルギーの損失が低減される。
任意選択で、少なくとも1つのチップは2つのチップを含み、インピーダンス整合回路は、第1のインピーダンス整合回路、第2のインピーダンス整合回路、および第3のインピーダンス整合回路を含む。第1の入力パッドは、第1のインピーダンス整合回路を介して一方のチップの入力端子に接続される。チップの出力端子は、第3のインピーダンス整合回路を介して他方のチップの入力端子に接続される。他方のチップの出力端子は、第2のインピーダンス整合回路を介して第1の出力パッドに接続される。第1のインピーダンス整合回路は、回路基板上にありかつ第1の入力パッドに接続された負荷の出力インピーダンスをチップの入力インピーダンスに整合させる。第3のインピーダンス整合回路は、チップの出力インピーダンスを他方のチップの入力インピーダンスに整合させる。第2のインピーダンス整合回路は、他方のチップの出力インピーダンスを、回路基板上にありかつ第1の出力パッドに接続された負荷の入力インピーダンスに整合させる。このようにして、回路基板上にありかつ第1の入力パッドに接続された負荷によって出力されたすべての信号がチップに伝送されることができ、チップによって出力されたすべての信号が他方のチップに伝送されることができ、他方のチップによって出力されたすべての信号が回路基板上にありかつ第1の出力パッドに接続された負荷に伝送されることができる。したがって、信号反射が低減され、信号エネルギーの損失が低減される。
任意選択で、第1の入力パッド、少なくとも1つのチップ、および第1の出力パッドの間の接続線は、第1の部分および第2の部分を含む。第1の部分は、誘電体層の放熱層とは反対側の表面上に配置され、第2の部分は、第1の部分と少なくとも1つのチップとの間に接続される。電子素子はカプセル化層をさらに含み、カプセル化層は基板の第1の表面上に配置され、カプセル化層は少なくとも1つのチップおよび第2の部分を包む。このように、カプセル化層を用いてチップと第2の部分とが保護されることにより、電子素子の搬送プロセスで第2の部分が傷付いたり破損したりすることが防止され、水や埃がチップに触れることも防止され、それによってチップの長寿命化が図られる。
任意選択で、カプセル化層は、接着剤分配プロセスを使用することによって基板の第1の表面上に配置される。カプセル化層を製造するために使用される場合、接着剤分配プロセスは高い精度を有し、その結果、回路基板と第1の入力パッドおよび第1の出力パッドのそれぞれとの間の溶接に影響を及ぼすことを回避するために、カプセル化層は第1の入力パッドおよび第1の出力パッドを覆わない。
任意選択で、少なくとも1つのチップは電力増幅器チップである。
任意選択で、少なくとも1つのチップは、複数のチップを含み、複数のチップは、第1の入力パッドと第1の出力パッドとの間に直列に接続される。
第2の態様によれば、本出願のいくつかの実施形態は、前述の技術的解決策のいずれか1つに記載の回路基板および電子素子を含む電子素子付き回路基板を提供する。第2の出力パッドおよび第2の入力パッドは、回路基板の第1の表面上に配置され、第2の出力パッドおよび第2の入力パッドは、回路基板の回路に接続される。電子素子は、第2の出力パッドおよび第2の入力パッドのそれぞれの回路基板とは反対側に位置する。電子素子の基板の第1の表面は、回路基板側を向いている。電子素子の第1の入力パッドは第2の出力パッドに直接溶接され、電子素子の第1の出力パッドは第2の入力パッドに直接溶接される。
従来技術と比較して、本出願のこの実施形態で提供される電子素子付き回路基板が電子素子を使用してラジエータに取り付けられる場合、動作中に電子素子の少なくとも1つのチップによって生成された熱は、基板を使用してラジエータに直接伝達され得る。このため、電子素子付き回路基板は、放熱経路が短く、放熱効率が高い。また、第1の入力パッドおよび第1の出力パッドは、基板の第1の表面上に直接配置される。第1の入力パッド、少なくとも1つのチップ、および第1の出力パッドは、順次接続される。電子素子は、第1の入力パッドおよび第1の出力パッドを用いて、回路基板の第2の出力パッドおよび第2の入力パッドに直接溶接される。したがって、第1の入力パッドと第2の出力パッドとの間、および第1の出力パッドと第2の入力パッドとの間の中間接続構造は存在しない。電子素子におけるチップの入力端子および出力端子のそれぞれの引き出し経路は短く、引き出し線の精度は高い。したがって、電子素子の入出力インピーダンス整合性能が効果的に確保されることができる。
任意選択で、電子素子はインピーダンス整合回路を含む。第1の入力パッド、電子素子の少なくとも1つのチップ、および第1の出力パッドは、インピーダンス整合回路を介して接続される。インピーダンス整合回路に対向する回路基板上に溝が設けられ、インピーダンス整合回路は溝に収容される。このように、インピーダンス整合回路と回路基板内の積層配線との間の距離が溝によって延長されるので、回路基板内の積層配線はインピーダンス整合回路に影響を与えない。また、インピーダンス整合回路と回路基板との干渉を回避するために、インピーダンス整合回路は溝によって回避される。
任意選択で、金属シールド層が溝の側面および底面の両方に配置される。金属シールド層は、インピーダンス整合回路が回路基板内の積層配線によって影響を受けるのを防止するために、インピーダンス整合回路を回路基板内の積層配線からシールドおよび絶縁することができる。
任意選択で、溝の深さは2mm～3mmである。溝の深さがこの範囲内であれば、溝の深さは適度であるため、インピーダンス整合回路が回避され得、回路基板の構造強度やインピーダンス整合回路の性能も考慮され得る。
任意選択で、電子素子付き回路基板は、大規模多入力多出力アンテナトランシーバ回路基板である。
第3の態様によれば、本出願のいくつかの実施形態は、前述の技術的解決策のいずれか1つに記載されたラジエータおよび電子素子付き回路基板を含む電子デバイスを提供する。ラジエータは、電子素子の回路基板とは反対側に位置する。電子素子の回路基板とは反対側の表面は、ラジエータの表面に取り付けられる。あるいは、電子素子の回路基板とは反対側の表面とラジエータの表面との間に隙間があり、この隙間に熱伝導材料が充填される。
本出願のこの実施形態で提供される電子デバイスによれば、電子デバイスが前述の技術的解決策のいずれか1つに記載された電子素子付き回路基板を含むので、本出願のこの実施形態で提供される電子デバイスは、前述の技術的解決策のいずれか1つに記載された電子素子付き回路基板と同じ技術的問題を解決し、同じ期待される効果を達成することができる。
任意選択で、電子デバイスは無線基地局である。
従来技術における電子素子の構造の概略図である。 従来技術における電子素子、回路基板、およびラジエータの第1の組み立て構造の概略図である。 従来技術における電子素子、回路基板、およびラジエータの第2の組み立て構造の概略図である。 従来技術における電子素子、回路基板、およびラジエータの第3の組み立て構造の概略図である。 本出願の一実施形態による電子デバイスの構造の概略図である。 本出願の一実施形態による第1の電子素子付き回路基板の構造の概略図である。 本出願の一実施形態による第1の電子素子の構造の概略図である。 本出願の一実施形態による第2の電子素子の構造の概略図である。 図8に示す電子素子の断面A－Aに沿った断面図である。 本出願の一実施形態による第3の電子素子の構造の概略図である。 図10に示す電子素子の断面B－Bに沿った断面図である。 本出願の一実施形態による第4の電子素子の構造の概略図である。 図12に示す電子素子の断面C－Cに沿った断面図である。 本出願の一実施形態による第2の電子素子付き回路基板の構造の概略図である。 本出願の一実施形態による第5の電子素子の構造の概略図である。
本出願の実施形態は、電子素子、電子素子付き回路基板、および電子デバイスに関する。以下、実施形態に含まれる概念を簡単に説明する。
電子デバイスは、電子技術ソフトウェアを適用して、内部に電子回路および機能を有するデバイスである。
回路基板は、誘電体層と、誘電体層上に配置された配線、パッド、および貫通孔とで形成され、電子素子間の相互接続を実現して特定の機能を有する電子回路を構成する構造体である。
電気分極とは、外部電場の作用下で0に等しくない巨視的な電気双極子モーメントが発生し、それによって巨視的な束縛電荷が形成される現象を指す。
誘電体とは、結晶性誘電体層および非晶質誘電体層を含む電気分極現象を生じ得る物質であって、通常、誘電体の抵抗率が高く、誘電体が絶縁性能を有する物質を指す。
誘電体層は、誘電体によって形成された層構造である。
電子素子は、電子回路における基本的な要素であり、通常、個別にカプセル化され、2つ以上のピンを有する。
インピーダンス整合回路：インピーダンス整合は、マイクロ波電子機器の一部であり、主に伝送線路で使用され、すべての高周波マイクロ波信号を負荷点に伝送することができ、信号がほとんどソース点に反射されないことを達成し、それによってエネルギー効率を改善する。
無線基地局等の電子デバイスでは、回路基板上に電子素子が高密度に集積配置されているため、電子素子付き回路基板に対して効果的な放熱が実行される必要がある。また、電子素子のインピーダンス整合性能を確保するためには、電子素子におけるチップの入力端子および出力端子のそれぞれの引き出し線の精度を高くする必要がある。
前述の2つの目的を達成するために、図5は、本出願のいくつかの実施形態による電子デバイスの概略図である。電子デバイスは、無線基地局を含むが、これに限定されない。図5に示すように、電子デバイスは、ラジエータ1と、電子素子付き回路基板2とを含む。ラジエータ1は、フィンラジエータおよび冷媒冷却型ラジエータを含むが、これらに限定されない。
図6は、本出願のいくつかの実施形態による電子素子付き回路基板の概略図である。電子素子付き回路基板2は、特定の機能を有する電子回路構造、例えば、無線基地局における大規模多入力多出力（massive multiple－input multiple－output、Massive MIMO）アンテナトランシーバ回路基板である。図6に示すように、電子素子付き回路基板2は、回路基板21と、電子素子22とを含む。
図7は、本出願のいくつかの実施形態による電子素子22の概略図である。電子素子22は、電力増幅器モジュール（power amplifier module、PAM）を含むが、これに限定されない。図7に示すように、電子素子22は、基板221と、基板221の第1の表面221a上に配置された第1の入力パッド222、少なくとも1つのチップ223、および第1の出力パッド224とを含む。チップ223は、電力増幅器チップを含むが、これに限定されない。第1の入力パッド222、少なくとも1つのチップ223、および第1の出力パッド224は、順次接続される。第1の入力パッド222および第1の出力パッド224は、基板221の第1の表面221a上に直接配置される。第1の入力パッド222の基板221とは反対側の表面と、第1の出力パッド224の基板221とは反対側の表面とは、電子素子22の外面の一部の領域を構成する。
なお、第1の入力パッド222および第1の出力パッド224は、基板221の第1の表面221a上に直接配置されており、すなわち、第1の入力パッド222および第1の出力パッド224は、基板221の第1の表面221aに直接接触して固定されている。第1の入力パッド222と基板221の第1の表面221aとの間、および、第1の出力パッド224と基板221の第1の表面221aとの間には、中間接続構造は存在しない。
なお、第1の入力パッド222の基板221とは反対側の表面と、第1の出力パッド224の基板221とは反対側の表面とは、電子素子22の外面の一部の領域を構成する。このため、第1の入力パッド222の基板221とは反対側の表面および第1の出力パッド224の基板221とは反対側の表面は、露出するように配置される。すなわち、第1の入力パッド222の基板221とは反対側の表面および第1の出力パッド224の基板221とは反対側の表面は、覆われていない。
少なくとも1つのチップ223は、1つのチップ223を含んでもよく、または複数のチップ223を含んでもよく、これについては本明細書では特に限定されない。いくつかの実施形態では、少なくとも1つのチップ223は、複数のチップ223を含み、複数のチップ223は、第1の入力パッド222と第1の出力パッド224との間に直列に接続される。
図6に示すように、回路基板21の第1の表面21aには、第2の出力パッド211および第2の入力パッド212が配置されている。第2の出力パッド211および第2の入力パッド212は、回路基板21の回路に接続されている。電子素子22は、第2の出力パッド211および第2の入力パッド212のそれぞれの回路基板21とは反対側に位置する。電子素子22の基板221の第1の表面221aは、回路基板21側を向いている。電子素子22の第1の入力パッド222は第2の出力パッド212に直接溶接され、電子素子22の第1の出力パッド224は第2の入力パッド211に直接溶接される。
電子素子22の第1の入力パッド222は第2の出力パッド212に直接溶接され、電子素子22の第1の入力パッド222は第2の出力パッド212に直接接触して溶接されていることに留意されたい。電子素子22の第1の入力パッド222と第2の出力パッド212との間には中間接続構造はない。
同様に、電子素子22の第1の出力パッド224は第2の入力パッド211に直接溶接され、すなわち、電子素子22の第1の出力パッド224は第2の入力パッド211に直接接触して溶接されている。電子素子22の第1の出力パッド224と第2の入力パッド211との間には中間接続構造はない。
図5に示すように、電子素子22の回路基板21とは反対側にラジエータ1が位置しており、電子素子22の回路基板21とは反対側の表面がラジエータ1の表面に取り付けられている。
あるいは、電子素子22の回路基板21とは反対側の表面とラジエータ1の表面との間に隙間があり、この隙間に熱伝導材料3が充填されている。熱伝導材料3は、熱伝導性シリコーンおよび熱シリカゲルを含むが、これらに限定されない。
このようにして、動作中に電子素子22内の少なくとも1つのチップ223によって生成された熱は、基板221を使用してラジエータ1に直接伝達され得る。このため、電子素子付き回路基板2の放熱経路が短く、放熱効率が高い。
また、第1の入力パッド222および第1の出力パッド224は、基板221の第1の表面221a上に直接配置される。第1の入力パッド222、少なくとも1つのチップ223、および第1の出力パッド224は、順次接続される。電子素子22は、第1の入力パッド222および第1の出力パッド224を用いて、回路基板21の第2の出力パッド212および第2の入力パッド211に直接溶接される。したがって、第1の入力パッド222と第2の出力パッド212との間、および第1の出力パッド224と第2の入力パッド211との間の中間接続構造は存在しない。電子素子22におけるチップ223の入力端子および出力端子のそれぞれの引き出し経路は短く、引き出し線の精度は高い。したがって、電子素子22の入出力インピーダンス整合性能が効果的に確保され得る。
動作中にチップ223によって生成された熱を基板221がラジエータに伝達することを可能にするために、いくつかの実施形態では、図8および図9に示すように、基板221は、積層された放熱層2211および誘電体層2212を含む。放熱層2211の材料は、アルミニウム系金属および銅を含むが、これらに限定されない。誘電体層2212は、絶縁性能を有する。少なくとも1つの収容溝2213は、誘電体層2212上に配置される。収容溝2213は、誘電体層2212を貫通している。放熱層2211の表面上にあって収容溝2213に対向する領域221a1と、収容溝2213の側面221a2と、誘電体層2212の放熱層2211とは反対側の表面221a3とが、基板221の第1の表面221aを構成する。少なくとも1つのチップ223は、少なくとも1つの収容溝2213内に配置され、放熱層2211の表面上にあって収容溝2213に対向する領域221a1に固定される。第1の入力パッド222および第1の出力パッド224は、誘電体層2212の放熱層2211とは反対側の表面221a3に配置されている。
このようにして、放熱層2211の熱伝導性能が良好であるため、動作中に少なくとも1つのチップ223によって生成された熱は、放熱層2211からラジエータに迅速に伝達され得る。これにより、電子素子22の放熱性能が向上する。また、誘電体層2212は絶縁性能を有するので、誘電体層2212は、短絡を防止するために、第1の入力パッド222と放熱層2211との間、第1の出力パッド224と放熱層2211との間、および放熱層2211と第1の入力パッド222、少なくとも1つのチップ223、および第1の出力パッド224の間の接続線との間の絶縁分離を実施し得る。また、少なくとも1つのチップ223が少なくとも1つの収容溝2213内に配置されるため、少なくとも1つのチップ223が基板221の輪郭を超えて突出することが防止され得る。これにより、電子素子22が回路基板21に接続されるときに、少なくとも1つのチップ223と回路基板との干渉が回避される。
電子素子22がマイクロ波信号下で動作するとき、少なくとも1つのチップ223の入力反射および出力反射を低減して、マイクロ波信号エネルギーが、少なくとも1つのチップ223または回路基板上にありかつ電子素子22の出力端子に接続されている別の負荷に可能な限り伝送されることを可能にするために、いくつかの実施形態では、図10または図11に示すように、インピーダンス整合回路225がさらに含まれ、第1の入力パッド222、少なくとも1つのチップ223、および第1の出力パッド224は、インピーダンス整合回路225を介して接続される。インピーダンス整合回路225の構造は、マイクロストリップと電子素子とを接続することで形成される電子回路を含むが、これに限定されない。
このようにして、インピーダンス整合回路225を介して少なくとも1つのチップ223の入力、出力、または段間でインピーダンス整合が行われ、その結果、マイクロ波信号エネルギーが、少なくとも1つのチップ223または回路基板上にありかつ電子素子22の出力端子に接続された別の負荷に可能な限り伝送される。
インピーダンス整合回路225の構造は、以下の2つの例を使用して詳細に説明され得る。
実施例1：図10および図11に示すように、少なくとも1つのチップ223は1つのチップ223を含み、インピーダンス整合回路225は第1のインピーダンス整合回路2251および第2のインピーダンス整合回路2252を含む。第1の入力パッド222は、第1のインピーダンス整合回路2251を介してチップ223の入力端子に接続され、チップ223の出力端子は、第2のインピーダンス整合回路2252を介して第1の出力パッド224に接続されている。第1のインピーダンス整合回路2251は、回路基板上にありかつ第1の入力パッド222に接続された負荷の出力インピーダンスをチップ223の入力インピーダンスに整合させる。第2のインピーダンス整合回路2252は、チップ223の出力インピーダンスを、回路基板上にありかつ第1の出力パッド224に接続された負荷の入力インピーダンスに整合させる。
このようにして、回路基板上にありかつ第1の入力パッド222に接続された負荷によって出力されたすべての信号がチップ223に伝送されることができ、チップ223によって出力されたすべての信号は、回路基板上にありかつ第1の出力パッド224に接続された負荷に伝送されることができる。したがって、信号反射が低減され、信号エネルギーの損失が低減される。
実施例2：図12および図13に示すように、少なくとも1つのチップ223は2つのチップ223を含み、インピーダンス整合回路225は、第1のインピーダンス整合回路2251、第2のインピーダンス整合回路2252、および第3のインピーダンス整合回路2253を含む。第1の入力パッド222は、第1のインピーダンス整合回路2251を介して一方のチップ223の入力端子に接続されている。チップ223の出力端子は、第3のインピーダンス整合回路2253を介して他方のチップ223の入力端子に接続されている。他方のチップ223の出力端子は、第2のインピーダンス整合回路2252を介して第1の出力パッド224に接続されている。第1のインピーダンス整合回路2251は、回路基板上にありかつ第1の入力パッド222に接続された負荷の出力インピーダンスをチップ223の入力インピーダンスに整合させる。第3のインピーダンス整合回路2253は、チップ223の出力インピーダンスを他方のチップ223の入力インピーダンスに整合させる。第2のインピーダンス整合回路2252は、他方のチップ223の出力インピーダンスを、回路基板上にありかつ第1の出力パッド224に接続された負荷の入力インピーダンスに整合させる。
このようにして、回路基板上にありかつ第1の入力パッド222に接続された負荷によって出力されたすべての信号がチップ223に伝送されることができ、チップ223によって出力されたすべての信号が他方のチップ223に伝送されることができ、他方のチップ223によって出力されたすべての信号が回路基板上にありかつ第1の出力パッド224に接続された負荷に伝送されることができる。したがって、信号反射が低減され、信号エネルギーの損失が低減される。
回路基板21は、複数の回路基板ユニットによって積層されており、各回路基板ユニットには、配線が配置されている。いくつかの実施形態では、図14に示すように、インピーダンス整合回路225に対向する回路基板21上に溝23が配置され、インピーダンス整合回路225は溝23内に収容される。したがって、電子素子22が回路基板21に接続されるときにインピーダンス整合回路225と回路基板21の積層配線との距離が近すぎて、インピーダンス整合回路225の性能が回路基板21の積層配線の影響を受けることが回避される、または電子素子22が回路基板21に接続されるときに生じるインピーダンス整合回路225と回路基板21との干渉が回避される。
このように、インピーダンス整合回路225と回路基板21内の積層配線との間の距離が溝23によって延長されるので、回路基板21内の積層配線はインピーダンス整合回路225に影響を与えない。また、インピーダンス整合回路225と回路基板21との干渉を回避するために、インピーダンス整合回路225は溝23によって回避される。
電子素子22が回路基板21に接続されるときにインピーダンス整合回路225が回路基板21内の積層配線の影響をさらに受けることをさらに回避するために、いくつかの実施形態では、金属シールド層が溝23の側面および底面の両方に配置される。金属シールド層は、インピーダンス整合回路225が回路基板21内の積層配線によって影響を受けるのを防止するために、インピーダンス整合回路225を回路基板21内の積層配線からシールドおよび絶縁することができる。
溝23の深さは、1mm、2mm、3mmなどであってもよい。これは、本明細書では特に限定されない。具体的には、基板221の第1の表面221aを超えて突出するインピーダンス整合回路225の高さ、回路基板21の構造強度要件、およびインピーダンス整合回路225の性能に対する溝23の深さの影響に基づいて、総合的な設計が行われてもよい。したがって、溝23がインピーダンス整合回路225を収容することができ、回路基板21の構造強度が確保され、回路基板21内の積層配線がインピーダンス整合回路225の性能に与える影響ができるだけ弱められる。いくつかの実施形態では、図14に示すように、溝23の深さdは2mm～3mmである。溝23の深さdがこの範囲内であれば、溝23の深さが適度であるため、インピーダンス整合回路225が回避され得、回路基板21の構造強度やインピーダンス整合回路225の性能も考慮され得る。
図8および図9に示すように、基板221の第1の表面221aにおいて、第1の入力パッド222と少なくとも1つのチップ223と第1の出力パッド224との接続線100は、第1の部分101および第2の部分102を含む。いくつかの実施形態では、接続線100は、図10～図13に示すインピーダンス整合回路225である。第1の部分101は、誘電体層2212の放熱層2211とは反対側の表面221a3上に配置されている。第2の部分102は、第1の部分101と少なくとも1つのチップ223との間に接続され、第2の部分102は吊り下げられている。第1の部分101は、誘電体層2212によって支持されており、電子素子22を移動させるプロセスにおいて、外力によって容易に傷付いたり破損したりすることがない。しかしながら、サスペンション設定や接続線の強度が低いため、電子素子22を移動させるプロセスにおいて外力によって第2の部分102が傷付いたり破損したりしやすい。また、チップ223が露出するように配置されている場合、長時間の搬送や保管プロセスにおいて、チップ223が空気中の水や埃によって侵食される可能性がある。これにより、チップ223の寿命が短くなる。
前述の問題を解決するために、いくつかの実施形態では、図15に示すように、電子素子22はカプセル化層226をさらに含む。カプセル化層226の材料は、エポキシおよびシリコーンプラスチックを含むがこれらに限定されない絶縁材料である。カプセル化層226は、基板221の第1の表面221a上に配置され、カプセル化層226は、少なくとも1つのチップ223および第2の部分102を包む。
このように、カプセル化層226を用いてチップ223と第2の部分102とが保護されることにより、電子素子22の搬送プロセスにおいて第2の部分102が傷付いたり破損したりすることが防止され、水や埃がチップ223に触れることも防止される。これにより、加工および組み立てプロセスにおける電子素子22の生産率が向上する。チップ223が外部の水分などに侵食されることを防止し、電子素子製品の長期使用に対する信頼性を確保する。
カプセル化層226は、ラッパを使用することによって基板221の第1の表面221a上に配置されてもよく、または接着剤分配機を使用することによって基板221の第1の表面221a上に配置されてもよく、これは本明細書では特に限定されない。いくつかの実施形態では、カプセル化層226は、接着剤分配プロセスを使用することによって基板221の第1の表面221a上に配置される。カプセル化層226を製造するために使用される場合、接着剤分配プロセスは高い精度を有し、その結果、回路基板と第1の入力パッド222および第1の出力パッド224のそれぞれとの間の溶接に影響を及ぼすことを回避するために、カプセル化層226は第1の入力パッド222および第1の出力パッド224を覆わない。
カプセル化層226を有する電子素子22が回路基板21上に設置されるとき、カプセル化層226は、溝23を使用することによってカプセル化層226を回避し、カプセル化層226と回路基板21との間の干渉を防止するために、溝23内に収容されることに留意されたい。
本明細書の説明において、特定の特徴、構造、材料、または特性は、実施形態または実施例のうちの任意の1つまたは複数において適切な方法で組み合わされてもよい。
最後に、前述の実施形態は、本出願の技術的解決策を説明するためのものに過ぎず、本出願を限定するものではないことに留意すべきである。本出願は、前述の実施形態を参照して詳細に説明されているが、当業者は、本出願の実施形態の技術的解決策の趣旨および範囲から逸脱することなく、前述の実施形態に記載された技術的解決策に対して依然として修正を行うことができ、またはその一部の技術的特徴に対して同等の置換を行うことができることを理解されたい。
01 電子素子
011 基板
012 チップ
013 入力パッド
014 出力パッド
015 プラスチックパッケージング層
011a 基板の第1の表面
011b 基板の第2の表面
016 第1の金属化貫通孔
017 第2の金属化貫通孔
02 回路基板
03 ラジエータ
1 ラジエータ
2 電子素子付き回路基板
21 回路基板
21a 回路基板の第1の表面
211 第2の出力パッド
212 第2の入力パッド
22 電子素子
221 基板
221a 基板の第1の表面
2211 放熱層
2212 誘電体層
2213 収容溝
221a1 放熱層の収容溝に対向する表面上の領域
221a2 収容溝の側面
221a3 誘電体層の放熱層とは反対側の表面
222 第1の入力パッド
223 チップ
224 第1の出力パッド
225 インピーダンス整合回路
2251 第1のインピーダンス整合回路
2252 第2のインピーダンス整合回路
2253 第3のインピーダンス整合回路
226 カプセル化層
23 溝
100 接続線
101 接続線の第1の部分
102 接続線の第2の部分

Claims (13)

  1. 基板と、前記基板の第1の表面上に配置された第1の入力パッドと、少なくとも1つのチップと、第1の出力パッドとを備える、電子素子であって、前記第1の入力パッドと、前記少なくとも1つのチップと、前記第1の出力パッドとは、順次接続されており、前記第1の入力パッドおよび前記第1の出力パッドは、前記基板の前記第1の表面上に直接配置され、前記第1の入力パッドの前記基板とは反対側の表面と、前記第1の出力パッドの前記基板とは反対側の表面とは、前記電子素子の外面の一部の領域を構成し、
    前記第1の入力パッドは、回路基板の第2の出力パッドに直接溶接されており、前記第1の出力パッドは、前記回路基板の第2の入力パッドに直接溶接されている、電子素子。
  2. 前記基板が、積層された放熱層と誘電体層とを備え、
    少なくとも1つの収容溝が前記誘電体層上に配置され、前記収容溝は前記誘電体層を貫通し、前記放熱層の表面上にあって前記収容溝に対向する領域と、前記収容溝の側面と、前記誘電体層の前記放熱層とは反対側の表面とが、前記基板の前記第1の表面を構成し、前記少なくとも1つのチップは、前記少なくとも1つの収容溝内に配置され、前記放熱層の表面上にあって前記収容溝に対向する領域内に固定され、前記第1の入力パッドおよび前記第1の出力パッドは、前記誘電体層の前記放熱層とは反対側の前記表面上に配置される、
    請求項1に記載の電子素子。
  3. インピーダンス整合回路をさらに備え、
    前記第1の入力パッドと、前記少なくとも1つのチップと、前記第1の出力パッドとは、前記インピーダンス整合回路を介して接続されている、
    請求項2に記載の電子素子。
  4. 前記第1の入力パッド、前記少なくとも1つのチップ、および前記第1の出力パッドの間の接続線が、第1の部分および第2の部分を含み、前記第1の部分は、前記誘電体層の前記放熱層とは反対側の前記表面上に配置され、前記第2の部分は、前記第1の部分と前記少なくとも1つのチップとの間に接続され、
    前記電子素子はカプセル化層をさらに含み、前記カプセル化層は前記基板の前記第1の表面上に配置され、前記カプセル化層は前記少なくとも1つのチップおよび前記第2の部分を包む、
    請求項2または3に記載の電子素子。
  5. 前記カプセル化層が、前記基板の前記第1の表面上に配置される、請求項4に記載の電子素子。
  6. 前記少なくとも1つのチップが、電力増幅器チップである、請求項1から5のいずれか一項に記載の電子素子。
  7. 前記少なくとも1つのチップが、複数のチップを含み、前記複数のチップは、前記第1の入力パッドと前記第1の出力パッドとの間に直列に接続される、請求項1から6のいずれか一項に記載の電子素子。
  8. 前記回路基板と、請求項1から7のいずれか一項に記載の電子素子と、を備える電子素子付き回路基板であって、前記回路基板の第1の表面には、第2の出力パッドおよび第2の入力パッドが配置されており、前記第2の出力パッドおよび前記第2の入力パッドは、前記回路基板の回路に接続されており、前記電子素子は、前記第2の出力パッドおよび前記第2の入力パッドのそれぞれの前記回路基板とは反対側に位置しており、前記電子素子の基板の第1の表面は、前記回路基板側を向いている、電子素子付き回路基板。
  9. 前記電子素子が、インピーダンス整合回路を備え、前記電子素子の前記第1の入力パッド、少なくとも1つのチップ、および前記第1の出力パッドは、前記インピーダンス整合回路を介して接続され、
    前記インピーダンス整合回路に対向する前記回路基板上に溝が設けられ、前記インピーダンス整合回路は前記溝に収容される、
    請求項8に記載の電子素子付き回路基板。
  10. 前記溝の側面および底面の両方に金属シールド層が配置される、請求項9に記載の電子素子付き回路基板。
  11. 前記溝の深さが2mm～3mmである、請求項9または10に記載の電子素子付き回路基板。
  12. 前記電子素子付き回路基板が、大規模多入力多出力アンテナトランシーバ回路基板である、請求項8から11のいずれか一項に記載の電子素子付き回路基板。
  13. ラジエータと、請求項8から12のいずれか一項に記載の電子素子付き回路基板と、を備える電子デバイスであって、前記ラジエータは、前記電子素子の前記回路基板とは反対側に位置し、前記電子素子の前記回路基板とは反対側の表面が、前記ラジエータの表面に取り付けられているか、または、前記電子素子の前記回路基板とは反対側の表面と前記ラジエータの表面との間に隙間があり、前記隙間には熱伝導材料が充填されている、電子デバイス。
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