DE112018002384T5 - Leistungshalbleitereinrichtung und Fertigungsverfahren für selbige - Google Patents

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Takukazu Otsuka
Seita Iwahashi
Maiko HATANO
Ryuta Watanabe
Katsuhiko Yoshihara
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Rohm Co Ltd
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37155—Nickel [Ni] as principal constituent
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    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37157—Cobalt [Co] as principal constituent
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    • H01L2224/37163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/4554—Coating
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48499—Material of the auxiliary connecting means
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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Abstract

Eine Leistungshalbleitereinrichtung (1) weist Folgendes auf: eine plattenförmige erste dicke Kupferschicht (14), eine Isolationslagenschicht (16), die auf der ersten dicken Kupferschicht (14) angeordnet ist, eine plattenförmige bzw. strukturgeformte zweite dicke Kupferschicht (18A), die auf der Isolationslagenschicht (16) angeordnet ist, eine leitfähige Bondschicht (20), die auf der zweiten dicken Kupferschicht (18A) angeordnet ist, und eine Halbleiterleistungsvorrichtung (22), die auf der Bondschicht (20) angeordnet ist, wobei die Halbleiterleistungsvorrichtung (22) an die Bondschicht (20) gebondet ist und die Vickers-Härte der zweiten dicken Kupferschicht (18A) kleiner als eine Vickers-Härte der ersten dicken Kupferschicht (14) ist und gleich oder kleiner als 50 ist. Es ist eine Leistungshalbleitereinrichtung bereitgestellt, die zum Verbessern einer Zuverlässigkeit einer Bondung von dieser ohne Erhöhen eines thermischen Widerstands in der Lage ist.

Description

  • TECHNISCHES GEBIET
  • Die hier beschriebenen Ausführungsformen betreffen eine Leistungshalbleitereinrichtung und ein Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung.
  • STAND DER TECHNIK
  • Viele Forschungsinstitutionen haben aktuell Forschung zur Entwicklung von Siliciumcarbid(SiC)-Vorrichtungen durchgeführt. Vorteile von SiC-Leistungsvorrichtungen gegenüber Si-Leistungsvorrichtungen schließen einen niedrigen Ein-Widerstand, eine hohe Schaltgeschwindigkeit, Hochtemperaturbetriebscharakteristiken usw. ein.
  • SiC-Halbleiterleistungsmodule können einen starken elektrischen Strom leiten und können einfach unter einem Hochtemperaturbedingungsbetrieb betrieben werden, da eine elektrische Leistung in Si-Leistungsvorrichtungen relativ kleiner ist. Jedoch wurde eine Halbleiterleistungsmodulgestaltung zum Erreichen solcher SiC-Halbleiterleistungsmodule erfordert.
  • Üblicherweise war als eines der Halbleiterleistungsmodule ein Halbleiterleistungsmodul bekannt, bei dem ein Umfang eines (von) Halbleiterleistungsmoduls (Halbleiterleistungsmodulen) einschließlich eines Leistungselements (Leistungselementen) (Chip(s)), wie etwa eines Bipolartransistors mit isoliertem Gate (IGBT), mit einem Harz vergossen ist.
  • Da die Halbleiterleistungsvorrichtung im Betriebszustand Wärme erzeugt, ist es herkömmlich vorgesehen, derartige Wärme durch Anordnen eines Wärmestrahlers („heat radiator“) abzuleiten, wie eine Wärmesenke oder eine Kühlrippe, und zwar auf der Rückseite des Substrates, um die Halbleiterleistungsvorrichtung zu kühlen.
  • Insbesondere ist in den letzten Jahren das Fertigen eines solchen Substrats als ein dickes Kupfersubstrat fortgeschritten, um einen thermischen Widerstand zu reduzieren.
  • Mit zunehmender Übergangs(Junction)-Temperatur Tj von Halbleiterleistungsmodulen sind die Leistungszyklusfähigkeiten unter herkömmlichen Technologien (Aluminiumdrähte) unzureichend geworden. In letzter Zeit können entsprechend Kupferdrähte anstelle der Aluminiumdrähte verwendet werden, um eine Lebensdauer zu verlängern. Alternativ dazu können obere Verdrahtungen, z. B. Zuleitungsmaterialien oder Elektrodensäulen, anstelle der Drähte verwendet werden.
  • Bei herkömmlichen Halbleiterleistungsmodulen ist auch ein Beispiel des Anwendens einer Laserschweißtechnologie ohne Verwendung von Bondmaterialien zum Bonden zwischen einer Belastungspufferschicht und einem Leiterrahmen in einer Verbindungsstruktur zwischen einem Wärmeverteiler und einer metallischen Platte oder einer Verbindungsstruktur von Elektrodenverdrahtungen offenbart.
    • Patentliteratur 1: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2003-168769
    • Patentliteratur 2: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2014-053406
    • Patentliteratur 3: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2015-23183
    • Patentliteratur 4: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2009-4544
    • Patentliteratur 5: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2000-100849
    • Patentliteratur 6: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2016-4796
    • Patentliteratur 7: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2015-149326
    • Patentliteratur 8: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2008-210942
    • Patentliteratur 9: Japanische Patentanmeldung mit der Offenlegungs-Nr. 2009-105266
  • Nichtpatentliteratur 1: Hajime Koto, Haruo WATANABE und Michitomo Kato, „Studies on OFHC Copper (3rd Report). On Recrystallization Diagram and Grain Growth", Journal of the Japan Institute of Metals, Bd.22, Nr.10, Oktober 1958, S.493-497
  • KURZDARSTELLUNG DER ERFINDUNG
  • Technisches Problem
  • Es sind dicke Kupfersubstrate unter einem Chip als ein Trend aktueller Halbleiterleistungsmodule zum Reduzieren eines thermischen Widerstands der Leistungshalbleitermodule aufgelistet. Solche dicke Kupfersubstrate sind zum Reduzieren des thermischen Widerstands geeignet, allerdings wird einem gebondeten Teil aus einem gebrannten Ag-Material oder einem gebrannten Cu-Material eines Bondmaterials andererseits eine übermäßige Belastung gegeben. Falls solche dicke Kupfersubstrate verwendet werden, wird entsprechend der gebondete Teil degradiert und gibt es Bedenken bezüglich einer Zuverlässigkeit der Bondung.
  • Jedoch wird eine Leistung von Ultraschallwellen viel größer als jene der Aluminiumdrähte, wenn die Kupferdrähte auf Halbleiterleistungsvorrichtungen gebondet werden, und dadurch können Vorrichtungen beschädigt werden.
  • Wenn die oberen Verdrahtungen, z. B. Zuleitungsmaterialien oder Elektrodensäulen verwendet werden, wurde andererseits Pb-freies Lot als Bondmaterialien verwendet. Falls jedoch ein solches Pb-freies Lot verwendet wird, wird die Leistungszyklusfähigkeit (Leistungszykluslebensdauert) erhöht, weil ein Schmelzpunkt bis zu näherungsweise der Übergangstemperatur Tj (= 200 °C) in Vorrichtungen, z. B. Siliciumcarbid (SiC) mit einem thermischen Widerstand von 200 °C oder mehr, wird und ein ΔTj-Leistungszyklus ebenfalls groß wird.
  • Mit zunehmender Übergangstemperatur Tj von Halbleiterleistungsmodulen sind die Leistungszyklusfähigkeiten unter herkömmlichen Technologien (Aluminiumdrähte) unzureichend geworden. In letzter Zeit können entsprechend Kupferdrähte anstelle der Aluminiumdrähte verwendet werden, um eine Lebensdauer zu verlängern. Alternativ dazu können obere Verdrahtungen, z. B. Zuleitungsmaterialien oder Elektrodensäulen, anstelle der Drähte verwendet werden.
  • Jedoch wird eine Leistung von Ultraschallwellen viel größer als jene der Aluminiumdrähte, wenn die Kupferdrähte auf Halbleiterchips gebondet werden, und dadurch können Vorrichtungen beschädigt werden.
  • Wenn die oberen Verdrahtungen, z. B. Zuleitungsmaterialien oder Elektrodensäulen verwendet werden, wurde andererseits Pb-freies Lot als Bondmaterialien verwendet. Falls jedoch ein solches Pb-freies Lot verwendet wird, wird die Leistungszyklusfähigkeit (Leistungszykluslebensdauer) erhöht, weil ein Schmelzpunkt bis zu näherungsweise der Übergangstemperatur Tj (= 200 °C) in Vorrichtungen, z. B. Siliciumcarbid (SiC) mit einem thermischen Widerstand von 200 °C oder mehr, wird und ein ΔTj-Leistungszyklus ebenfalls groß wird.
  • Die Ausführungsformen stellen eine Leistungshalbleitereinrichtung, die dazu fähig ist, eine verbesserte Bondzuverlässigkeit ohne Zunahme eines thermischen Widerstands aufzuweisen, und ein Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung bereit.
  • Die Ausführungsformen stellen auch eine Leistungshalbleitereinrichtung bereit, die dazu in der Lage ist, eine Zuverlässigkeit von dieser durch Reduzieren einer thermischen Spannung zu einer Bondschicht zwischen einer Halbleiterleistungsvorrichtung und einer Metallzuleitung, die auf einer oberen Oberfläche von dieser positioniert ist, und Reduzieren eines Widerstands der Metallzuleitung zu verbessern.
  • Die Ausführungsformen stellen eine Leistungshalbleitereinrichtung bereit, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen einer Halbleiterleistungsvorrichtung und einer Metallzuleitung, die auf einer oberen Oberfläche von dieser positioniert ist, mit Bezug auf eine mechanische Spannung aufgrund einer Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und eine durch ein Laserlicht erreichte Schmelztiefe einfach zu steuern.
  • Lösung des Problems
  • Gemäß einem Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: ein plattenförmiges dickes Kupfersubstrat; eine leitfähige Bondschicht, die teilweise auf dem dicken Kupfersubstrat angeordnet ist; eine Halbleiterleistungsvorrichtung, die auf der Bondschicht angeordnet ist; und einen externen Verbindungsanschluss, der elektrisch mit einer Elektrode der Halbleiterleistungsvorrichtung verbunden ist, wobei eine Vickers-Härte des dicken Kupfersubstrats gleich oder geringer als 50 ist.
  • Gemäß einem anderen Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: eine plattenförmige erste dicke Kupferschicht; eine Isolationslagenschicht oder eine erste thermische Verbindungsschicht, die auf der ersten dicken Kupferschicht angeordnet ist; eine plattenförmige zweite dicke Kupferschicht, die auf der Isolationslagenschicht angeordnet ist; eine leitfähige Bondschicht, die auf der zweiten dicken Kupferschicht angeordnet ist; eine Halbleiterleistungsvorrichtung, die auf der Bondschicht angeordnet ist; und mehrere externe Verbindungsanschlüsse, die elektrisch mit jeder Elektrode der Halbleiterleistungsvorrichtung verbunden sind, wobei eine Vickers-Härte der zweiten dicken Kupferschicht geringer als eine Vickers-Härte der ersten dicken Kupferschicht oder der externen Verbindungsanschlüsse ist und gleich oder kleiner als 50 ist.
  • Gemäß noch einem anderen Aspekt der Ausführungsformen ist ein Fertigungsverfahren für eine Leistungshalbleitereinrichtung bereitgestellt, wobei das Fertigungsverfahren Folgendes aufweist: Bilden einer zweiten dicken Kupferschicht, die einem Temperprozess bei gleich oder mehr als 400 °C unterzogen wird; Bilden einer leitfähigen Bondschicht auf der zweiten dicken Kupferschicht; Anordnen der zweiten dicken Kupferschicht auf einer ersten dicken Kupferschicht über eine Isolationslagenschicht oder eine erste thermische Verbindungsschicht; Anordnen einer Halbleiterleistungsvorrichtung auf der Bondschicht und Bonden der Halbleiterleistungsvorrichtung an die Bondschicht mittels eines Erwärmungs- und Druckbeaufschlagungsprozesses zur Erwärmung und Druckbeaufschlagung der Halbleiterleistungsvorrichtung; und Verbinden einer Elektrode der Halbleiterleistungsvorrichtung mit einem externen Verbindungsanschluss, wobei eine Vickers-Härte der zweiten dicken Kupferschicht, die dem Temperprozess unterzogen wurde, geringer als eine Vickers-Härte der ersten dicken Kupferschicht und/oder der externen Verbindungsanschlüsse ist und gleich oder kleiner als 50 ist.
  • Gemäß einem Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: eine Halbleitervorrichtung; eine Bondschicht auf einem Chip, die auf einer oberen Oberfläche der Halbleitervorrichtung angeordnet ist; und eine Metallzuleitung, die auf der oberen Oberfläche der Halbleitervorrichtung angeordnet ist, wobei die Metallzuleitung an die Bondschicht auf dem Chip gebondet ist, wobei die Metallzuleitung eine metallische laminierte Struktur aufweist.
  • Gemäß einem anderen Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: ein Substrat; eine erste Elektrodenstruktur, eine zweite Elektrodenstruktur, eine erste Signalelektrodenstruktur und eine zweite Signalelektrodenstruktur, die jeweils auf dem Substrat angeordnet sind; eine Bondschicht unter einem Chip, die auf der ersten Elektrodenstruktur angeordnet ist; eine Halbleitervorrichtung, die auf der Bondschicht unter dem Chip angeordnet ist, wobei die Halbleitervorrichtung eine erste Padelektrode und eine zweite Padelektrode auf einer Vorderoberflächenseite von dieser aufweist; eine Bondschicht auf einem Chip, die auf der ersten Padelektrode angeordnet ist; eine Bondschicht auf einer Source-Elektrode, die auf der zweiten Elektrodenstruktur angeordnet ist; und eine erste Metallzuleitung, die an die Bondschicht auf der Source-Elektrode und die Bondschicht auf dem Chip gebondet ist, wobei die erste Metallzuleitung eine metallische laminierte Struktur aufweist.
  • Gemäß einem Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: eine Halbleiterleistungsvorrichtung, die eine Padelektrode aufweist, die auf einer Vorderseitenoberfläche von dieser gebildet ist; eine leitfähige Bondschicht auf einem Chip, die auf der Padelektrode angeordnet und an die Padelektrode gebondet ist, wobei die Bondschicht auf dem Chip dicker als die Padelektrode ist; und eine Metallzuleitung, die auf einer oberen Oberfläche der Bondschicht auf dem Chip angeordnet ist, wobei die Metallzuleitung an die Bondschicht auf dem Chip gebondet ist, wobei ein geschmolzener wiedererstarrter Teil, der durch Laserschweißen gebildet wird, zwischen der Metallzuleitung und der Bondschicht auf dem Chip bereitgestellt ist.
  • Gemäß einem anderen Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: ein Substrat; eine erste Elektrodenstruktur, eine zweite Elektrodenstruktur, eine erste Signalelektrodenstruktur, eine zweite Signalelektrodenstruktur, die auf dem Substrat angeordnet ist; eine Bondschicht unter einem Chip, die auf der ersten Elektrodenstruktur angeordnet ist; eine Halbleiterleistungsvorrichtung, die auf der Bondschicht unter dem Chip angeordnet ist, wobei die Halbleiterleistungsvorrichtung eine erste Padelektrode und eine zweite Padelektrode, die auf einer Vorderoberflächenseite von dieser angeordnet sind, aufweist; eine leitfähige Bondschicht auf einem Chip, die auf der ersten Padelektrode angeordnet und mit der ersten Padelektrode verbunden ist; und eine Metallzuleitung, die an die zweite Elektrodenstruktur und die Bondschicht auf dem Chip gebondet ist, wobei ein geschmolzener wiedererstarrter Teil, der durch Laserschweißen gebildet wird, zwischen der Metallzuleitung und der Bondschicht auf dem Chip und zwischen der Metallzuleitung und der zweiten Elektrodenstruktur bereitgestellt ist.
  • Gemäß noch einem anderen Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: eine Halbleiterleistungsvorrichtung, die eine Padelektrode aufweist, die auf einer Vorderseitenoberfläche von dieser gebildet ist; eine leitfähige Bondschicht auf einem Chip, die auf der Padelektrode angeordnet und an die Padelektrode gebondet ist; eine metallische Platte, die auf der Bondschicht auf dem Chip angeordnet und an die Bondschicht auf dem Chip gebondet ist, wobei die metallische Platte dicker als die Bondschicht auf dem Chip ist; und eine Metallzuleitung, die auf einer oberen Oberfläche der metallischen Platte angeordnet ist, wobei die Metallzuleitung an die metallische Platte gebondet ist, wobei ein geschmolzener wiedererstarrter Teil, der durch Laserschweißen gebildet wird, zwischen der Metallzuleitung und der metallischen Platte bereitgestellt ist.
  • Gemäß noch einem anderen Aspekt der Ausführungsformen ist eine Leistungshalbleitereinrichtung bereitgestellt, die Folgendes aufweist: eine Halbleiterleistungsvorrichtung, die eine Padelektrode aufweist, die auf einer Vorderseitenoberfläche von dieser gebildet ist; eine Plattierungsschicht, die auf der Padelektrode angeordnet ist, wobei die Plattierungsschicht dicker als die Padelektrode gebildet ist; eine Metallzuleitung, die auf einer oberen Oberfläche der Plattierungsschicht angeordnet ist, wobei die Metallzuleitung an die Plattierungsschicht gebondet ist, wobei ein geschmolzener wiedererstarrter Teil durch Laserschweißen zwischen der Metallzuleitung und der Plattierungsschicht gebildet ist.
  • Vorteilhafte Auswirkungen der Erfindung
  • Gemäß den Ausführungsformen kann die Leistungshalbleitereinrichtung, die dazu fähig ist, eine verbesserte Bondzuverlässigkeit ohne Zunahme des thermischen Widerstands aufzuweisen, und das Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung bereitgestellt werden.
  • Gemäß den Ausführungsformen kann die Leistungshalbleitereinrichtung bereitgestellt werden, die dazu in der Lage ist, eine Zuverlässigkeit von dieser durch Reduzieren der thermischen Spannung zu der Bondschicht zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, und Reduzieren des Widerstands der Metallzuleitung zu verbessern.
  • Gemäß den Ausführungsformen kann eine Leistungshalbleitereinrichtung bereitgestellt werden, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, mit Bezug auf die mechanische Spannung aufgrund der Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und die durch das Laserlicht erreichte Schmelztiefe einfach zu steuern.
  • Figurenliste
    • [1] Eine schematische Vogelperspektivansicht, die eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel 1 zeigt.
    • [2] (a) Ein Diagramm, das einen Zustand vor dem Bonden eines Cu-Drahtes in einer schematischen Vogelperspektivansicht zeigt, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform zeigt, und (b) ein Diagramm, das einen Zustand nach dem Bonden des Cu-Drahtes in der schematischen Vogelperspektivansicht zeigt, die die Halbleitervorrichtung gemäß der ersten Ausführungsform zeigt.
    • [1] Ein schematisches Querschnittsstrukturdiagramm, das eine Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird.
    • [2] Eine Beziehung zwischen einer Streckgrenze und einer Tempertemperatur aufgrund einer Kupfertemperung.
    • [3] (a) Ein Beispiel für ein Rasterakustiktomographie(SAT: Scanning Acoustic Tomography)-Bild zum Erklären einer Degradation einer gebrannten Ag-Schicht in einer Leistungshalbleitereinrichtung gemäß einem Vergleichsbeispiel und (b) ein Diagramm zum Erklären von 3(a).
    • [4] (a) Ein Beispiel für ein Querschnittsbild zum Erklären einer Degradation der gebrannten Ag-Schicht in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel und (b) ein Diagramm zum Erklären von 4(a).
    • [5] (a) Ein Beispiel für ein SAT-Bild zum Erklären einer Degradation einer gebrannten Ag-Schicht in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und (b) ein Diagramm zum Erklären von 5(a).
    • [6] (a) Ein Beispiel für ein Querschnittsbild zum Erklären einer Degradation der gebrannten Ag-Schicht in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und (b) ein Diagramm zum Erklären von 6(a).
    • [7] Ein schematisches Querschnittsstrukturdiagramm, das auf eine Simulation des thermischen Widerstands basierend auf einem Unterschied der Zerstörungsmodelle der gebrannten Ag-Schicht bezogen ist.
    • [8] Ein schematisches Querschnittsstrukturdiagramm, das auf die Simulation des thermischen Widerstands in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel bezogen ist, wenn die Zerstörung der gebrannten Ag-Schicht einem Horizontalrissmodell entspricht.
    • [9] (a) Ein Beispiel für ein SAT-Bild bei einer Grenzfläche zwischen einer Cu-Schicht und der gebrannten Ag-Schicht in 8, (b) ein Diagramm zum Erklären von 9(a), (c) ein Beispiel für ein SAT-Bild bei einer Grenzfläche zwischen einer SiC-Halbleiterleistungsvorrichtung und der gebrannten Ag-Schicht in 8, und (d) ein Diagramm zum Erklären von 9(c).
    • [10] (a) Ein Beispiel für ein Querschnittsbild der in 8 gezeigten gebrannten Ag-Schicht und (b) ein Diagramm zum Erklären von 10(a).
    • [11] Ein schematisches Querschnittsstrukturdiagramm, das auf die Simulation des thermischen Widerstands in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, bezogen ist, wenn die Zerstörung der gebrannten Ag-Schicht einem Vertikalrissmodell entspricht.
    • [12] (a) Ein Beispiel für ein SAT-Bild bei einer Grenzfläche zwischen einer Cu-Schicht und der gebrannten Ag-Schicht in 11, (b) ein Diagramm zum Erklären von 12(a), (c) ein Beispiel für ein SAT-Bild bei der Grenzfläche zwischen der SiC-Halbleiterleistungsvorrichtung und der gebrannten Ag-Schicht in 11, und (d) ein Diagramm zum Erklären von 12(c).
    • [13] (a) Ein Beispiel für ein Querschnittsbild der in 11 gezeigten gebrannten Ag-Schicht und (b) ein Diagramm zum Erklären von 13(a).
    • [14] Ein schematisches Querschnittsstrukturdiagramm, das auf die Simulation des thermischen Widerstands in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, bezogen ist, wenn die Zerstörung der gebrannten Ag-Schicht einem Zufallsrissmodell entspricht.
    • [15] (a) Ein Beispiel für ein SAT-Bild bei einer Grenzfläche zwischen einer Cu-Schicht und der gebrannten Ag-Schicht in 14, (b) ein Diagramm zum Erklären von 15(a), (c) ein Beispiel für ein SAT-Bild bei der Grenzfläche zwischen der SiC-Halbleiterleistungsvorrichtung und der gebrannten Ag-Schicht in 14, und (d) ein Diagramm zum Erklären von 15(c).
    • [16] (a) Ein Beispiel für ein Querschnittsbild der in 14 gezeigten gebrannten Ag-Schicht.
    • 16 (b) ist ein Diagramm zum Erklären von 16(a).
    • [17] (a) Ein schematisches Planarmusterkonfigurationsdiagramm, das ein Ergebnis einer thermischen Simulation in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel zeigt, wenn die Zerstörung der gebrannten Ag-Schicht einem Horizontalriss(zylindrisch)-Modell entspricht, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie I-I aus 17(a).
    • [18] (a) Ein schematisches Planarmusterkonfigurationsdiagramm, das ein Ergebnis einer thermischen Simulation in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, zeigt, wenn die Zerstörung der gebrannten Ag-Schicht einem Vertikalrissmodell entspricht, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie II-II aus 18(a).
    • [19] (a) Ein schematisches Planarmusterkonfigurationsdiagramm, das ein Ergebnis einer thermischen Simulation in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, zeigt, wenn die Zerstörung der gebrannten Ag-Schicht einem Zufallsriss(sphärisch)-Modell entspricht, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie III-III aus 19(a).
    • [20] Ein Beispiel für ein Temperaturprofil in dem thermischen Zyklustest in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [21] Eine Beziehung zwischen einem Verhältnis des thermischen Widerstands Rth und einem Bondflächenanteil bei einer Zerstörung einer gebrannten Ag-Schicht, wobei als ein Parameter drei Zerstörungsmodelle einschließlich eines Horizontalriss(zylindrisch)-Modells H, eines Vertikalrissmodells V und eines Zufallsriss(sphärisch)-Modells verwendet werden, in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [22] Eine Beziehung zwischen einer Vickers-Härte HV und einer Tempertemperatur unter Verwendung eines Sauerstoffanteils als ein Parameter in sauerstofffreiem Kupfer.
    • [23] Ein schematisches Querschnittsstrukturdiagramm (Konfigurationsbeispiel 1) einer Leistungshalbleitereinrichtung, die auf einer Kühlungseinrichtung montiert werden kann, gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [24] Ein schematisches Querschnittsstrukturdiagramm (Konfigurationsbeispiel 2) einer Leistungshalbleitereinrichtung, die auf einer Kühlungseinrichtung montiert werden kann, gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [25] Ein schematisches Querschnittsstrukturdiagramm (Konfigurationsbeispiel 3) einer Leistungshalbleitereinrichtung, die auf einer Kühlungseinrichtung montiert werden kann, gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [26] Ein schematisches Querschnittsstrukturdiagramm (Konfigurationsbeispiel 4) einer Leistungshalbleitereinrichtung, die auf einer Kühlungseinrichtung montiert werden kann, gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [27] (a) Ein schematisches Planarmusterkonfigurationsdiagramm, das ein 1-in-1-Modul in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird.
    • 27(b) ist ein schematisches Querschnittsstrukturdiagramm entlang der Linie IV-IV aus 27(a).
    • [28] Eine schematische Vogelperspektivansicht, die das 1-in-1-Modul in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird.
    • [29] Ein schematisches repräsentatives Schaltbild eines SiC-MOSFET des 1-in-1-Moduls in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [30] Ein ausführliches repräsentatives Schaltbild des SiC-MOSFET des 1-in-1-Moduls in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [31] Ein schematisches Planarmusterkonfigurationsdiagramm, das ein 2-in-1-Modul in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird.
    • [32] Eine schematische Vogelperspektivansicht, die das 2-in-1-Modul in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird.
    • [33] Ein schematisches repräsentatives Schaltbild eines SiC-MOSFET des 2-in-1-Moduls in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [34] Ein schematisches Querschnittsstrukturdiagramm, das einen SiC-MOSFET einschließlich einer Source-Pad-Elektrode SPD und einer Gate-Pad-Elektrode GPD bei einem Beispiel für die Halbleiterleistungsvorrichtung zeigt, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, anwendbar ist.
    • [35] Ein schematisches Querschnittsstrukturdiagramm des IGBT einschließlich einer Emitterpadelektrode EPD und einer Gate-Pad-Elektrode GPD bei einem Beispiel für die Halbleiterleistungsvorrichtung, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, anwendbar ist.
    • [36] Ein schematisches Querschnittsstrukturdiagramm eines doppelt implantierten (Double Implanted) SiC-MOSFET (SiC-DIMOSFET) in einem Beispiel für eine Halbleiterleistungsvorrichtung, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt werden kann.
    • [37] Ein schematisches Querschnittsstrukturdiagramm eines SiC-Graben(Trench)-MOSFET (SiC-TMOSFET) in einem Beispiel für eine Halbleiterleistungsvorrichtung, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt werden kann.
    • [38] Ein Beispiel für eine Schaltkreiskonfiguration, bei der der SiC-MOSFET als eine Halbleiterleistungsvorrichtung angewandt ist und ein Snubber-Kondensator zwischen einem Leistungsanschluss PL und einem Erdungsanschluss (Masseanschluss) NL verbunden ist, in einer Schaltkreiskonfiguration eines dreiphasigen Wechselstrom(AC)-Wechselrichters, der unter Verwendung der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, geformt ist.
    • [39] Ein Beispiel für eine Schaltkreiskonfiguration, bei der der SiC-MOSFET als die Halbleiterleistungsvorrichtung angewandt ist, in einer Schaltkreiskonfiguration eines dreiphasigen AC-Wechselrichters, der unter Verwendung der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, geformt ist.
    • [40] Ein schematisches Planarmusterkonfigurationsdiagramm, das die Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird.
    • [41] Ein schematisches Querschnittsstrukturdiagramm entlang der Linie V-V aus 40 in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [42] Ein schematisches Querschnittsstrukturdiagramm entlang der Linie V-V einer Planarmusterkonfiguration, die 40 entspricht, in einer Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel.
    • [43] (a) Ein anderes schematisches Querschnittsstrukturdiagramm, das die Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird, und (b) ein anderes schematisches Querschnittsstrukturdiagramm, das die Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel zeigt.
    • [44] (a) Ein schematisches Planarmusterkonfigurationsdiagramm, das die Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel zeigt, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie VI-VI aus 44(a).
    • [45] (a) Ein schematisches Querschnittsstrukturdiagramm entlang der Linie V-V einer Planarmusterkonfiguration, die 40 entspricht, in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [46] (a) Ein Prozessdiagramm des Vorbereitens einer Metallschicht in einem Fertigungsverfahren einer Metallzuleitung, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, anzuwenden ist, (b) ein Prozessdiagramm des Laminierens und Walzens der Metallschicht, (c) ein Prozessdiagramm des Bildens einer gewünschten rechteckigen Form als Ergebnis des Walzens der laminierten Metallschicht, und (d) ein Prozessdiagramm des Bildens einer gewünschten abgerundeten rechteckigen Form als Ergebnis des Walzens der laminierten Metallschicht.
    • [47] (a) Ein schematisches Diagramm einer Änderung eines elektrischen Stroms und einer Temperatur in einem ΔTj-Leistungszyklustest der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und (b) ein Beispiel für ein Temperaturprofil in dem thermischen Zyklustest der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [48] Eine Beziehung zwischen einer maximalen mechanischen Hauptspannung (Pa) und eines Koeffizienten der thermischen Ausdehnung (CTE: Coefficient of Thermal Expansion) (ppm/°C) unter Verwendung eines Zuleitungselements als ein Parameter in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [49] Eine Beziehung zwischen dem CTE (ppm/°C) und einer Leistungszyklustest(Power Cycle Test)-Lebensdauer unter Verwendung des Zuleitungselements als ein Parameter in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [50] Eine Beziehung zwischen einem Bondanteil von gebrannten Ag auf einem Chip (%) und der Leistungszykluszahl (Kilozyklus) unter Verwendung des Zuleitungselements als der Parameter in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [51] (a) Ein Beispiel, bei dem das Verhältnis der Dicke einer Cu/Invar/Cu-Struktur bei einem Konfigurationsbeispiel der Zuleitungsschicht in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, 1:8:1 ist, (b) ein Beispiel, bei dem das Verhältnis der Dicke der Cu/Invar/Cu-Struktur bei einem Konfigurationsbeispiel der Zuleitungsschicht 1:1:1 ist, und (c) eine einzige Cu-Schicht bei einem Konfigurationsbeispiel der Zuleitungsschicht.
    • [52] Ein Beispiel für eine schematische Planarmusterkonfiguration eines SiC-MOSFET in dem 1-in-1-Modul einschließlich einer Interdigitalmetallzuleitung in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [53] Ein anderes Beispiel für eine schematische Planarmusterkonfiguration eines SiC-MOSFET in dem 1-in-1-Modul einschließlich einer Interdigitalmetallzuleitung in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [54] Ein schematisches Planarmusterkonfigurationsdiagramm vor dem Bilden einer Vergussharzschicht in einem 2-in-1-Modul in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [55] Ein Seitenansichtsdiagramm, das aus der Richtung VIIA-VIIA in 54 beobachtet wird.
    • [56] Ein schematisches Vogelperspektivansichtskonfigurationsdiagramm nach dem Bilden der Vergussharzschicht in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [57] Ein schematisches Planarmusterkonfigurationsdiagramm, das einen Hauptteil der Leistungshalbleitereinrichtung gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird.
    • [58] Ein schematisches Querschnittsstrukturdiagramm entlang der Linie VIII-VIII aus 57.
    • [59] Ein schematisches Querschnittsstrukturdiagramm entlang der Linie IX-IX aus 57.
    • [60] Ein schematisches Planarmusterkonfigurationsdiagramm vor dem Bilden einer Harzschicht in einem 2-in-1-Modul in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [61] (a) Ein schematisches Planarmusterkonfigurationsdiagramm vor dem Versiegeln der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • 61(b) ist ein schematisches Querschnittsstrukturdiagramm entlang der Linie X-X aus 61(a).
    • [62] (a) Ein schematisches Planarmusterkonfigurationsdiagramm vor dem Versiegeln der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie XI-XI aus 62(a).
    • [63] (a) Ein schematisches Planarmusterkonfigurationsdiagramm vor dem Versiegeln der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und (b) ein schematisches Querschnittsstrukturdiagramm entlang der Linie XII-XII aus 63(a).
    • [64] Ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Bondverfahrens einer Zuleitungsverdrahtung in einer Leistungshalbleitereinrichtung gemäß einem Vergleichsbeispiel (Prozess 1).
    • [65] (a) Ein schematisches Querschnittsstrukturdiagramm zum Erklären des Bondverfahrens der Zuleitungsverdrahtung in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel (Prozess 2), und (b) eine vergrößerte Ansicht des in 65(a) gezeigten Teils P.
    • [66] (a) Ein schematisches Querschnittsstrukturdiagramm zum Erklären des Bondverfahrens der Zuleitungsverdrahtung in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel (Prozess 3).
    • [66] (b) ist ein schematisches Querschnittsstrukturdiagramm zum Erklären des Bondverfahrens der Zuleitungsverdrahtung in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel (Prozess 4).
    • [67] (a) Ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Prozesses eines Fertigungsverfahrens der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird (Prozess 1), (b) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Prozesses (Prozess 2), (c) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Prozesses (Prozess 3), (d) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Prozesses (Prozess 4), und (e) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Prozesses (Prozess 5).
    • [68] (a) Ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Teils des Fertigungsprozesses des Fertigungsverfahrens der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird (Prozess 1), (b) schematisches Querschnittsstrukturdiagramm zum Erklären eines Teils des Fertigungsprozesses (Prozess 2), und (c) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Teils des Fertigungsprozesses (Prozess 3).
    • [69] (a) Ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses des Fertigungsverfahrens der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird (Prozess 4), (b) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses (Prozess 5), und (c) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses (Prozess 6), und (d) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses (Prozess 7).
    • [70] (a) Ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Teils des Fertigungsprozesses des Fertigungsverfahrens der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird (Prozess 1), und (b) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines Teils des Fertigungsprozesses (Prozess 2).
    • [71] (a) Ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses des Fertigungsverfahrens der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird (Prozess 3), (b) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses (Prozess 4), (c) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses (Prozess 5), und (d) ein schematisches Querschnittsstrukturdiagramm zum Erklären eines gesamten Fertigungsprozesses (Prozess 6).
    • [72] Ein schematisches erklärendes Diagramm einer Laserlichtbestrahlung in einer Leistungshalbleitereinrichtung gemäß einem Vergleichsbeispiel.
    • [73] Ein schematisches erklärendes Diagramm in dem Fall einer Bestrahlung von CuMo mit dem Laserlicht in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel.
    • [74] Ein schematisches erklärendes Diagramm in dem Fall einer Bestrahlung eines Cu/CuMo-Mantels mit dem Laserlicht in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel.
    • [75] Ein Beziehungsdiagramm zwischen einem Reflexionsgrad R von Laserlicht und einer Wellenlänge λ von Laserlicht, mit dem metallische Materialien bestrahlt werden.
    • [76] Ein schematisches Planarmusterkonfigurationsdiagramm vor dem Bilden einer Vergussharzschicht in einem 2-in-1-Modul (Modul mit eingebauter Halbbrücke) in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [77] Ein Seitenansichtsdiagramm, das aus der Richtung XIIIA-XIIIA aus 76 beobachtet wird.
    • [78] Ein Seitenansichtsdiagramm, das aus der Richtung XIIIA-XIIIA in 76 beobachtet wird, in einem Leistungsmodul gemäß der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [79] Eine vergrößerte Ansicht des in 78 gezeigten Teils A.
    • [80] Ein schematisches Vogelperspektivenkonfigurationsdiagramm vor dem Bilden der Vergussharzschicht in dem 2-in-1-Modul (Modul mit eingebauter Halbbrücke) in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
    • [81] Ein schematisches Vogelperspektivenkonfigurationsdiagramm vor dem Bilden der Vergussharzschicht in dem 2-in-1-Modul (Modul mit eingebauter Halbbrücke) in der Leistungshalbleitereinrichtung gemäß einem modifizierten Beispiel einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Als Nächstes werden die Ausführungsformen unter Bezugnahme auf die Zeichnungen beschrieben. In der Beschreibung der folgenden Zeichnungen ist das identische oder ähnliche Bezugszeichen an dem identischen oder ähnlichen Teil angehängt. Es ist jedoch anzumerken, dass die Zeichnungen schematisch sind und daher die Beziehung zwischen Dicke und der ebenen Größe und das Verhältnis der Dicke von dem tatsächlichen Gegenstand abweichen. Daher sollten eine ausführliche Dicke und Größe unter Berücksichtigung der folgenden Erklärung bestimmt werden. Natürlich ist der Teil, von dem die Beziehung und das Verhältnis einer gemeinsamen Größe in gemeinsamen Zeichnungen abweichen, ebenfalls eingeschlossen.
  • Zudem zeigen die nachfolgend gezeigten Ausführungsformen die Einrichtung und das Verfahren zum Verwirklichen der technischen Idee; und die Ausführungsformen spezifizieren nicht das Material, die Form, die Struktur, die Platzierung usw. jedes Komponententeils als das Folgende. Die Ausführungsformen können geändert werden, ohne von der Idee oder dem Schutzumfang der Ansprüche abzuweichen.
  • [Ausführungsformen]
  • Wie in 1 gezeigt, weist ein Hauptteil einer Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: ein plattenförmiges dickes Kupfersubstrat 2; eine leitfähige Bondschicht 20, die teilweise auf dem dicken Kupfersubstrat 2 angeordnet ist; und eine Halbleiterleistungsvorrichtung 22, die auf der Bondschicht 20 angeordnet ist, wobei die Leistungshalbleitereinrichtung 1 ferner einen externen Verbindungsanschluss aufweist, der elektrisch mit einer Elektrode verbunden ist, die auf einer Vorderseitenoberfläche oder einer Rückseitenoberfläche der Halbleiterleistungsvorrichtung 22 gebildet ist, wie unten in 23 erwähnt ist. Die Bondschicht 20 weist eine gebrannte Ag-Schicht, eine gebrannte Cu-Schicht, eine gebrannte Au-Schicht oder eine gebrannte Ni-Schicht auf und ist an die Halbleiterleistungsvorrichtung 22 gebondet. Eine Vickers-Härte des dicken Kupfersubstrats 2 ist gleich oder geringer als 50. Die „Vickers-Härte“ ist ein als ein Beurteilungsverfahren für die Härte von sauerstofffreiem Kupfer bekannt. Die Vickers-Härte ist unten erwähnt (22).
  • Des Weiteren weist das dicke Kupfersubstrat 2 eine erste dicke Kupferschicht 14 und eine zweite dicke Kupferschicht 18A, die auf der ersten dicken Kupferschicht 14 angeordnet ist, auf, wie in 1 gezeigt ist. In diesem Fall ist die Bondschicht 20 teilweise auf der zweiten dicken Kupferschicht 18A angeordnet. Getempertes Kupfer oder dergleichen, das getempert ist, wird auf die zweite dicke Kupferschicht 18A aufgebracht. Die Dicke der zweiten dicken Kupferschicht 18A ist zum Beispiel näherungsweise gleich oder größer als 1 mm.
  • Die Vickers-Härte der zweiten dicken Kupferschicht 18A ist geringer als die Vickers-Härte der ersten dicken Kupferschicht 14 und ist gleich oder kleiner als 50.
  • Zudem ist, wie in 1 gezeigt, eine Isolationslagenschicht 16 mit der Größe gleich oder größer als jene der zweiten dicken Kupferschicht 18A auf der ersten dicken Kupferschicht 14 angeordnet. Die zweite dicke Kupferschicht 18A ist auf der Isolationslagenschicht 16 angeordnet.
  • Die Halbleiterleistungsvorrichtung 22 ist über die Bondschicht 20 mit der zweiten dicken Kupferschicht 18A verbunden.
  • Zudem kann die Halbleiterleistungsvorrichtung 22 an die Bondschicht 20 gebondet werden, indem sie mittels eines Erwärmungs- und Druckbeaufschlagungsprozesses mit Druck beaufschlagt und erwärmt wird.
  • Als die Isolationsschicht 16 kann zum Beispiel eine halbausgehärtete Materiallagenschicht einschließlich eines epoxidbasierten Harzes, eines polyimidbasierten Harzes oder dergleichen als ein Basisharz aufgebracht werden. Dieser Koeffizient der thermischen Leitfähigkeit der Isolationslagenschicht 16 ist gleich oder größer als 5 W/mK und die Dicke davon beträgt zum Beispiel näherungsweise 0,1 mm bis näherungsweise 0,3 mm. Der Grund für das Verwenden der Isolationslagenschicht 16 ist das Reduzieren von Kosten im Vergleich zu dem keramischen Substrat.
  • Die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann ferner eine Kühlungseinrichtung 10, wie in 1 gezeigt, aufweisen und die erste dicke Kupferschicht 14 kann über eine Lotschicht 12 auf der Kühlungseinrichtung 10 angeordnet werden. Als ein Material der Lotschicht 12 kann eine Sn-basierte Lotschicht aufgebracht werden. Alternativ dazu kann eine gebrannte Ag-Schicht oder eine gebrannte Cu-Schicht dafür aufgebracht werden. Alternativ dazu kann eine thermische Verbindung, die aus Silicon besteht, als die sogenannte Wärmeabstrahlungsschmiere aufgebracht werden. Die Dicke der thermischen Verbindung beträgt zum Beispiel näherungsweise 0,05 mm bis näherungsweise 0,2 mm. Zudem ist die Kühlungseinrichtung 10 in der Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ein Wasserkühlungstyp oder ein Luftkühlungstyp. Obwohl eine Größe der gebrannten Ag-Schicht 20 die gleiche Größe wie die Halbleiterleistungsvorrichtung 22 in 1 aufweist, kann die Größe der gebrannten Ag-Schicht 20 größer als jene der Halbleiterleistungsvorrichtung 22 sein.
  • Die Bondschicht 20 weist zum Beispiel eine Metallisches-Teilchen-Bondschicht auf. In diesem Fall ist die Metallisches-Teilchen-Bondschicht durch Tempern einer Pastenschicht gebildet, die leitfähige Teilchen enthält, sind die leitfähigen Teilchen metallische feine Teilchen und wird die Paste zum Bilden der Pastenschicht durch Dispergieren von metallischen feinen Teilchen in einem vorbestimmten Lösungsmittel mit einer erforderlichen Konzentration geformt. Das metallische feine Teilchen kann ein beliebiges eines Silberteilchens, eines Kupferteilchens, eines Goldteilchens, eines Nickelteilchens oder dergleichen sein. Entsprechend weist die Bondschicht 20 eine gebrannte Ag-Schicht, eine gebrannte Cu-Schicht, eine gebrannte Au-Schicht, eine gebrannte Ni-Schicht oder dergleichen auf.
  • Das vorbestimmte Lösungsmittel kann ein beliebiges von Terpineol, Tetradecan, Terpineol, Petroleum oder eine Mischungszusammensetzung davon sein. Zudem kann als die Mischungszusammensetzung eine Kombination aus wenigstens Terpineol, Tetradecan, Terpineol oder Petroleum eingesetzt werden. Zudem kann ein Gemisch aus α-Terpineol, β-Terpineol oder γ-Terpineol als Terpineol eingesetzt werden.
  • Zum Beispiel wird eine Ag-Partikelpaste als eine Art der Paste, die die leitfähigen Teilchen enthält, erhalten, indem Ag-Partikel mit einem Teilchendurchmesser von näherungsweise 1 µm bis näherungsweise 50 µm in ein vorbestimmtes Lösungsmittel vermischt werden. Als ein solches Lösungsmittel wird zum Beispiel ein polares Lösungsmittel, wie etwa Terpineol, ein kohlenwasserstoffbasiertes Lösungsmittel, wie etwa Tetradecan, ein wässriges Lösungsmittel, ein ketonbasiertes Lösungsmittel oder dergleichen eingesetzt.
  • Der Ag-Partikel weist die Konfiguration auf, bei der die Vorderseitenoberfläche des Ag-Partikels als ein Kern durch die Hülle (organische Hülle) bedeckt, die die organische Verbindung oder dergleichen formt. Folglich kann die Dispergierbarkeit in dem Lösungsmittel verbessert werden und kann eine Oxidation des Ag-Partikels verhindert werden. Zudem kann die Dichte der Ag-Partikel erhöht werden und kann die Verdichtung der Metallischer-Partikel-Bondschicht als ein gesinterter Körper verbessert werden, indem die Pastenschicht, die aus der Ag-Partikel-Paste besteht, in einem vorhergehenden Prozess vor dem Durchführen der Temperbehandlung mit Druck beaufschlagt oder erwärmt wird und die Hülle zerbrochen wird.
  • Zudem wird eine Ag-Partikel-Paste, deren Konzentration der Ag-Partikel gleich oder kleiner als näherungsweise 81 Gew.-% ist, zum Beispiel bei einer Ausführungsform verwendet, auf die die vorliegende Technologie angewandt wird. Dies liegt darin begründet, dass das metallische Silber, das durch einen Brand abgeschieden wird, dicht gemacht wird, um eine hohe Leitfähigkeit und ein zufriedenstellendes Bondvermögen sicherzustellen.
  • Zudem beträgt eine Brandtemperatur der Pastenschicht, die aus der Ag-Partikel-Paste besteht, zum Beispiel näherungsweise 200 °C bis näherungsweise 400 °C. Zudem ist eine Brandtemperatur der Pastenschicht zum Beispiel gleich oder größer als näherungsweise 5 Minuten.
  • Durch die Temperbehandlung wird metallisches Silber mit einem hohen Schmelzpunkt (der Schmelzpunkt beträgt näherungsweise 960 °C) abgeschieden, um die Bondschicht 20 zu bilden.
  • Da die Bondschicht 20 Charakteristiken aufweist, die äquivalent zu jenen von metallischem Silber (Ag) sind, weist außerdem die Bondschicht 20 einen niedrigen spezifischen elektrischen Widerstand (näherungsweise 2,08×10-8 [Ωm] bei 100 °C) und einen exzellenten Koeffizient der thermischen Leitfähigkeit (näherungsweise 429 W/mK bei 300 K) auf und weist eine hohe thermischen Widerstandsfähigkeit mit einem Schmelzpunkt von näherungsweise 960 °C auf. Die Dicke, wenn die Bondschicht 20 aus der gebrannten Ag-Schicht gebildet wird, beträgt zum Beispiel näherungsweise 0,15 mm.
  • Entsprechend kann, selbst wenn eine SiC-Vorrichtung bei einer hohen Temperatur, z. B. näherungsweise 400 °C, angesteuert wird, ein gebondeter Teil davon nicht schmelzen, und dadurch kann sie eine Zuverlässigkeit der Vorrichtungseigenschaft und eine Zuverlässigkeit bei der Zeit der Montage verbessern. Außerdem kann der thermische Widerstand im Vergleich zu dem bereits existierenden Pb-basierten Lot um 50 % reduziert werden und kann eine Zuverlässigkeit gleich oder besser als jene des Lots sichergestellt werden.
  • (Pressprozess)
  • Ein Pressprozess der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird nun erklärt.
    • (A) Die Halbleiterleistungsvorrichtung 22 wird als ein Chipmontageprozess zuerst über die gebrannte Ag-Schicht 20 auf dem dicken Kupfersubstrat 2 montiert.
    • (B) Als Nächstes wird die oben erwähnte Struktur auf einer (nicht veranschaulichten) Erwärmungseinrichtung, z. B. einem Heizelement, angeordnet und der Erwärmungs- und Druckbeaufschlagungsprozess wird unter Verwendung einer Pressplatte durchgeführt. Eine Erwärmungsverarbeitungstemperatur beträgt zum Beispiel näherungsweise 200 °C bis näherungsweise 350 °C und ein angelegter Druck PA beträgt zum Beispiel näherungsweise 10 MPa bis zu einem Druck von 80 MPa.
  • (Beziehung zwischen der Streckgrenze YS und der Tempertemperatur)
  • 2 zeigt eine Beziehung zwischen einer Streckgrenze (YS) (MPa) und der Tempertemperatur (°C) aufgrund der Kupfertemperung. Wie in 2 gezeigt, wird eine Kupferstreckgrenze YS durch Tempern von Kupfer bei näherungsweise 400 °C bis näherungsweise 800 °C verringert. Die Streckungsgrenze YS von Kupfer vor dem Tempern (NA) beträgt näherungsweise 200 MPa bis näherungsweise 300 MPa. Andererseits beträgt die Streckgrenze YS des Kupfers nach dem Tempern näherungsweise 68 MPa bei der Tempertemperatur von 400 °C und beträgt näherungsweise 72 MPa bei der Tempertemperatur von 500 °C. Wie in 2 gezeigt, wird eine Kupferstreckgrenze YS durch Tempern von Kupfer bei näherungsweise 400 °C bis näherungsweise 800 °C verringert. Das heißt, Kupfer selbst wird weich. Ein Verschlechterungsmodus der gebrannten Ag-Schicht kann unter Nutzung eines solchen Effekts geändert werden.
  • Bei der Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird, um der zweiten dicken Kupferschicht 18A, die ein Substratmaterial unter einem Chip der Halbleiterleistungsvorrichtung 22 ist, den Tempereffekt im Voraus zu verleihen, der Temperprozess durchgeführt, um das (die) Material(ien) zu erweichen, wodurch die auf den gebondeten Teil (20) angewandte mechanische Spannung reduziert wird und eine Degradation des gebondeten Teils (20) unterdrückt wird.
  • Die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist eine Bonddegradationsstruktur aus nicht einem Riss, der sich von einem Rand ausbreitet, sondern einem Riss, der sich vertikal ausbreitet, oder einem Verschlechterungsmodus, der zufällig teilweise unterbrochen ist, wenn die Bondschicht 20 verschlechtert wird, auf.
  • Gemäß der Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die Leistungshalbleitereinrichtungsstruktur unter Verwendung des dicken Kupfersubstrats für einen Temperprozess zum Gestalten einer Degradation der gebrannten Ag-Schicht 20 bereitgestellt werden.
  • Es wird angemerkt, dass in 2 das Beispiel der Tempertemperatur von 800 °C einem Beispiel des Anwendens der Tempertemperatur von 800 °C, wenn ein Isolationssubstrat (Direktbondungskupfer(DBC: Direct Bonding Copper)-Substrat) einschließlich einer laminierten Struktur (gestapelten Struktur) aus Cu / SiN / Cu gebildet wird, entspricht. Die Dicke der laminierten Struktur aus Cu / SiN / Cu beträgt zum Beispiel näherungsweise 0,4 mm / 0,32 mm / 0,4 mm und ist dünner als die Dicke der zweiten dicken Kupferschicht 18A (gleich oder größer als näherungsweise 1 mm) in der Leistungshalbleitereinrichtung 1.
  • (Interne Beobachtung mittels Rasterakustiktomographie)
  • Die interne Beobachtung mittels einer Rasterakustiktomographie (SAT) ist implementiert. Ein Beispiel für ein intern beobachtetes Bild ist wie in 3(a) und 5(a) gezeigt ausgedrückt und ein Beispiel für ein Querschnittsbild der Probe ist wie in 4(a) und 6(a) gezeigt ausgedrückt. 3(a) und 5(a) zeigen ein Ergebnis des Rasterns einer Ultraschallsonde und des internen Beobachtens mit Bezug auf eine Leistungshalbleitereinrichtung einschließlich einer zweiten dicken Kupferschicht 18A und einer Halbleiterleistungsvorrichtung 22, die über die gebrannte Ag-Schicht 20 als eine Bondschicht auf der zweiten dicken Kupferschicht 18A gebildet ist.
  • Bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel wird die thermische Spannung aufgrund einer Umgebungstemperatur oder von Wärme, die von einer Vorrichtung, wie in 3(a) und 4(a) gezeigt, erzeugt wird, auf die gebrannte Ag-Schicht 20 angewandt, wird ein Degradationsteil 23H einschließlich eines horizontalen Risses in der gebrannten Ag-Schicht 20 gebildet und wird die gebrannte Ag-Schicht 20 daher einfach verschlechtert.
  • (Unterschied der Degradation der gebrannten Ag-Schicht mit und ohne Temperprozess)
  • 3 und 4 zeigen Aspekte einer Degradation der gebrannten Ag-Schicht, die keinem Temperprozess unterzogen wurde, wie etwa einer Kupferschicht(Cu-Schicht) 18, die an die in 8 gezeigte Halbleiterleistungsvorrichtung 22 zu bonden ist, als ein Vergleichsbeispiel. Insbesondere zeigt 3(a) bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel ein Beispiel für ein SAT-Bild zum Erklären einer Degradation der gebrannten Ag-Schicht und 3(b) zeigt ein Diagramm zum Erklären von 3(a). Zudem zeigt 4(a) bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel ein Beispiel für ein Querschnittsbild zum Erklären einer Degradation der gebrannten Ag-Schicht und 4(b) zeigt ein Diagramm zum Erklären von 4(a).
  • In dem Fall von keinem Temperprozess, wie etwa einer Kupferschicht 18 (d. h. einer ordinären Kupferplatte), wie in den Pfeilen E aus 3(b) gezeigt, wird ein Zerstörungsmodus beobachtet, bei dem sich horizontale Risse jeweils von Eckteilen der gebrannten Ag-Schicht 20 ausbreiten. Wie in 4(a) gezeigt, wird aus einem Beispiel für das Querschnittsbild des zuvor erwähnten Eckenteils ein Degradationsteil 23H beobachtet, in dem sich der horizontale Riss ausbreitet.
  • Als ein aktueller Trend für Leistungshalbleitereinrichtungen zum Reduzieren eines thermischen Widerstands der Leistungshalbleitereinrichtungen wurden dicke Kupferschichten (Dicke von näherungsweise 1 mm bis näherungsweise 5 mm) verwendet, um Wärme zu verteilen. Solche dicken Kupferschichten sind zum Reduzieren des thermischen Widerstands geeignet, allerdings wird einem gebondeten Teil aus einem gebrannten Ag-Material oder einem gebrannten Cu-Material eines Bondmaterials andererseits eine übermäßige Belastung gegeben. Insbesondere tritt eine Degradation von einem Eckenteil des gebrannten Ag-Teils auf und dadurch wird der thermische Widerstand erhöht.
  • Wie etwa bei der in 1 gezeigten dicken Kupferschicht 18A, werden Aspekte einer Degradation der gebrannten Ag-Schicht, die dem Temperprozess unterzogen wurde, in 5 und 6 gezeigt. Insbesondere zeigt 5(a) bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ein Beispiel für ein SAT-Bild zum Erklären einer Degradation der gebrannten Ag-Schicht und 5(b) zeigt ein Diagramm zum Erklären von 5(a). Zudem zeigt 6(a) bei einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ein Beispiel für ein Querschnittsbild zum Erklären einer Degradation der gebrannten Ag-Schicht und 6(b) zeigt ein Diagramm zum Erklären von 6(a).
  • Wie etwa bei der dicken Kupferschicht 18A, die dem Temperprozess unterzogen wurde, wie in 5 und 6 gezeigt, wird ein Zerstörungsmodus beobachtet, bei dem sich zufällige und/oder vertikale Risse in der gebrannten Ag-Schicht 20 ausbreiten. Wie in 5(b) und 6(a) und 6(b) gezeigt, wird ein Verschlechterungsteil 23R, 23V beobachtet, zu dem sich ein zufälliger und/oder der vertikale Riss ausbreitet.
  • Wie in dem Fall der dicken Kupferschicht 18A ist ein Mechanismus der Degradation der Probe, die dem Temperprozess unterzogen wurde, dass das Kupfer weich wird und eine Rauheit der Kupferoberfläche auftritt, und die Degradation tritt von dort als ein Startpunkt auf. Der Aspekt der Kupferoberflächenrauheit wird durch eine ungleichmäßige Form einer Grenzfläche zwischen der gebrannten Ag-Schicht 20 und der zweiten dicken Kupferschicht 18A ausgedrückt, wie in 6(a) und 6(b) gezeigt ist.
  • (Simulationsmodell eines thermischen Widerstands basierend auf dem Unterschied der Zerstörung der gebrannten Ag-Schicht)
  • Bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, variiert der Zerstörungsmodus in Abhängigkeit von dem Unterschied der Substrate. Wir haben untersucht, welcher Zerstörungsmodus den thermischen Widerstand wie stark beeinflusst.
  • 7 zeigt eine schematische Querschnittsstruktur, die auf eine Simulation des thermischen Widerstands basierend auf einem Unterschied der Zerstörungsmodelle der gebrannten Ag-Schicht 20 angewandt wird. Insbesondere weist, wie in 7 gezeigt, die schematische Querschnittsstruktur, die auf die Simulation des thermischen Widerstands angewandt wird, ein DBC-Substrat 2B, eine gebrannte Ag-Schicht 20, die auf dem DBC-Substrat 2B angeordnet ist, und eine Halbleiterleistungsvorrichtung 22, die auf der gebrannten Ag-Schicht 20 angeordnet ist, auf. Das DBC-Substrat 2B weist eine dreifach laminierte Struktur auf, die eine Kupferfolienschicht 18B / ein SiN-Keramiksubstrat 17 / eine Kupferfolienschicht 14B aufweist, und die Dicken sind jeweils 0,3 mm / 0,32 mm / 0,3 mm. Die Dicke der gebrannten Ag-Schicht 20 beträgt 0,06 mm und die Dicke der SiC-Halbleiterleistungsvorrichtung 22 beträgt 0,25 mm. Zudem ist eine Aluminiumschicht 11, die eine Kühlungseinrichtung annimmt, über eine SnAgCu-Lötschicht auf einer Rückseitenoberfläche des DBC-Substrats 2B angeordnet. Die Dicke der Aluminiumschicht 11 beträgt 1 mm und die Dicke der SnAgCu-Lötschicht 12 beträgt 0,2 mm und eine Temperatur der Rückseitenoberfläche der Aluminiumschicht 11 ist auf 65 °C fixiert. In 7 drückt der thermische Widerstand Rth einen thermischen Widerstand zwischen Tj (Übergangstemperatur) der SiC-Halbleiterleistungsvorrichtung 22 und der Temperatur der Rückseitenoberfläche (65 °C) der Aluminiumschicht 11 aus.
  • Drei Zerstörungsmodelle, die aus einer Simulation des thermischen Widerstands beobachtet werden können, werden nun durch Bezugnahme auf die dreifach laminierte Struktur einschließlich der Kupferfolienschicht 18A, der gebrannten Ag-Schicht 20 und der Halbleiterleistungsvorrichtung 22 auf der Vorderoberflächenseite des DBC-Substrats 2A erklärt.
  • - Horizontalrissmodell -
  • 8 ist eine schematische Querschnittsstruktur, die auf die Simulation des thermischen Widerstands in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel angewandt wird, wenn die Zerstörung der gebrannten Ag-Schicht 20 einem Horizontalrissmodell entspricht. In 8 entspricht eine Kupferschicht (Cu-Schicht) 18 der gewöhnlichen Kupferplatte, die keinem Temperprozess unterzogen wurde. Die gebrannte Ag-Schicht 20 weist eine doppeltlaminierte Struktur (eine Dicke von 55 µm und eine Dicke von 5 µm) auf und ein Degradationsteil 23H aufgrund eines horizontalen Risses ist bei dem Schichtteil einer Dicke von 5 µm in den gebrannten Ag-Schichten 20 aufgetreten.
  • 9(a) zeigt ein Beispiel für ein SAT-Bild einer Grenzfläche zwischen der Cu-Schicht 18 und der gebrannten Ag-Schicht 20 in 8, und 9(b) zeigt ein Diagramm zum Erklären von 9(a). 9(c) zeigt ein Beispiel für ein SAT-Bild einer Grenzfläche zwischen der SiC-Halbleiterleistungsvorrichtung 22 und der gebrannten Ag-Schicht 20 in 8, und 9(d) zeigt ein Diagramm zum Erklären von 9(c). 10(a) zeigt ein Beispiel für ein Querschnittsbild der in 8 gezeigten gebrannten Ag-Schicht 20 und 10(b) zeigt ein Diagramm zum Erklären von 10(a).
  • - Vertikalrissmodell -
  • 11 ist eine schematische Querschnittsstruktur, die auf die Simulation des thermischen Widerstands in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt wird, wenn die Zerstörung der gebrannten Ag-Schicht 20 einem Vertikalrissmodell entspricht. In 11 entspricht eine zweite dicke Kupferschicht (Cu-Schicht) 18A einer getemperten Kupferplatte, deren Vickers-Härte gleich oder geringer als 50 ist, welche dem Temperprozess unterzogen wurde. Zudem ist ein Degradationsteil 23V in der gebrannten Ag-Schicht 20 aufgrund vertikaler Risse aufgetreten.
  • 12(a) zeigt ein Beispiel für ein SAT-Bild einer Grenzfläche zwischen der zweiten dicken Kupferschicht (Cu-Schicht) 18A und der gebrannten Ag-Schicht 20 in 11, und 12(b) zeigt ein Diagramm zum Erklären von 12(a). 12(c) zeigt ein Beispiel für ein SAT-Bild einer Grenzfläche zwischen der SiC-Halbleiterleistungsvorrichtung 22 und der gebrannten Ag-Schicht 20 in 11, und 12(d) zeigt ein Diagramm zum Erklären von 12(c). 13(a) zeigt ein Beispiel für ein Querschnittsbild der in 11 gezeigten gebrannten Ag-Schicht 20 und 13(b) zeigt ein Diagramm zum Erklären von 13(a).
  • - Zufallsrissmodell -
  • 14 ist eine schematische Querschnittsstruktur, die auf die Simulation des thermischen Widerstands in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt wird, wenn die Zerstörung der gebrannten Ag-Schicht 20 einem Zufallsrissmodell entspricht. In 14 entspricht eine zweite dicke Kupferschicht (Cu-Schicht) 18A einer getemperten Kupferplatte, deren Vickers-Härte gleich oder geringer als 50 ist, welche dem Temperprozess unterzogen wurde. Zudem ist ein Degradationsteil 23R in der gebrannten Ag-Schicht 20 aufgrund zufälliger Risse aufgetreten.
  • 15(a) zeigt ein Beispiel für ein SAT-Bild einer Grenzfläche zwischen der zweiten dicken Kupferschicht (Cu-Schicht) 18A und der gebrannten Ag-Schicht 20 in 14, und 15(b) zeigt ein Diagramm zum Erklären von 15(a). 15(c) zeigt ein Beispiel für ein SAT-Bild einer Grenzfläche zwischen der SiC-Halbleiterleistungsvorrichtung 22 und der gebrannten Ag-Schicht 20 in 14, und 15(d) zeigt ein Diagramm zum Erklären von 15(c). 16(a) zeigt ein Beispiel für ein Querschnittsbild der in 14 gezeigten gebrannten Ag-Schicht 20 und 16(b) zeigt ein Diagramm zum Erklären von 16(a). In diesem Zusammenhang sind 16(a) und 16(b) die gleichen wie 6(a) und 6(b), wobei der Aspekt der Degradation der gebrannten Ag-Schicht gezeigt wird, die dem Temperprozess unterzogen wurde. Jedoch zeigen 16(a) und 16(b), obwohl sie als ein Beispiel zum Erklären des Zerstörungsmodus gezeigt sind, bei dem sich die zufälligen und/oder vertikalen Risse zu der gebrannten Ag-Schicht 20 in 6 ausbreiten, ein Beispiel zum Erklären des Degradationsteils 23R einschließlich kugelförmiger zufälliger Risse.
  • (Ergebnisse der thermischen Simulation)
  • Bei der thermischen Simulation wird eine Erwärmungsschicht von 4,4 mm im Quadrat mit einer Dicke von 0,01 mm mit Bezug auf einen Chip mit 5 mm im Quadrat mit einer Dicke von 0,25 mm eingeführt.
  • Bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel zeigt 17(a) eine schematische Planarmusterkonfiguration, die eine thermische Simulation zeigt, wenn eine Zerstörung der gebrannten Ag-Schicht 20 einem Horizontalriss(zylindrisch)-Modell entspricht, und 17(b) zeigt eine schematische Querschnittsstruktur entlang der Linie I-I aus 17(a).
  • Bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ist 18(a) eine schematische Planarmusterkonfiguration, die ein Ergebnis einer thermischen Simulation zeigt, wenn die Zerstörung der gebrannten Ag-Schicht einem Vertikalrissmodell entspricht, und 18(b) zeigt eine schematische Querschnittsstruktur entlang der Linie II-II aus 18(a).
  • Bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ist 19(a) eine schematische Planarmusterkonfiguration, die ein Ergebnis einer thermischen Simulation zeigt, wenn die Zerstörung der gebrannten Ag-Schicht 20 einem Zufallsriss(sphärisch)-Modell entspricht, und 19(b) zeigt eine schematische Querschnittsstruktur entlang der Linie III-III aus 19(a).
  • - Thermischer Zyklustest -
  • 20 zeigt ein Beispiel für ein Temperaturprofil in einem thermischen Zyklustest in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Insbesondere wird, wie in 20 gezeigt, der thermische Zyklustest innerhalb eines Bereichs von -50 °C bis 200 °C durchgeführt. Die Periode von 1 Zyklus des thermischen Zyklus beträgt 80 Minuten und die Aufschlüsselung ist wie folgt: 30 Minuten bei -50 °C; 10 Minuten (Erwärmungszeit) von -50 °C bis +200 °C; 30 Minuten bei +200 °C; und 10 Minuten (Abkühlungszeit) von +200 °C bis -50 °C (siehe 20).
  • - Beziehung zwischen dem Verhältnis des thermischen Widerstands Rth und dem Bondflächenanteil -
  • Bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, zeigt 21 eine Beziehung zwischen einem Verhältnis des thermischen Widerstands Rth und einer Bondflächenrate, wobei drei Zerstörungsmodelle einschließlich Zerstörungen der gebrannten Ag-Schicht 20 als der Parameter angewandt werden, die ein Horizontalriss(zylindrisch)-Modell H, ein Vertikalrissmodell V und ein Zufallsriss(sphärisch)-Modell R sind. In diesem Fall ist das hier verwendete Verhältnis des thermischen Widerstands Rth ein relativer Wert, der auf 1 festgelegt wird, wenn kein Degradationsteil in der gebrannten Ag-Schicht 20 erzeugt wurde. Der hier verwendete Bondflächenanteil ist ein Bondflächenanteil zwischen der Halbleiterleistungsvorrichtung 22 und einer gebrannten Ag-Schicht 20. Der Fall, bei dem kein Degradationsteil in der gebrannten Ag-Schicht 20 erzeugt wird, wird auf 1 festgelegt.
  • Falls die Zerstörung der gebrannten Ag-Schicht 20 ein Horizontalriss(zylindrisch)-Modell H ist, wird der Bondflächenanteil verringert, wenn der Degradationsteil 23H erzeugt wird, und wird das Verhältnis des thermischen Widerstands Rth gleichzeitig erhöht.
  • Andererseits wird in dem Fall des Vertikalrissmodells V der Bondflächenanteil verringert, wenn der Degradationsteil 23V erzeugt wird, aber wird die Zunahme des Verhältnisses des thermischen Widerstands Rth unterdrückt. Des Weiteren wird in dem Fall des Zufallsriss(sphärisch)-Modells R der Bondflächenanteil verringert, wenn der Degradationsteil 23R erzeugt wird, aber wird die Zunahme des Verhältnisses des thermischen Widerstands Rth im Wesentlichen unterdrückt. Bei dem Modus einer zylindrisch geformten Degradation wird der thermische Widerstand stark erhöht, aber in dem Fall der Vertikalriss-/Zufalls(sphärisch)-Degradation wird der thermische Widerstand nicht stark erhöht, selbst wenn die Bondfläche abnimmt. Es ist bewiesen, dass der Verschlechterungsmodus der gebrannten Ag-Schicht die Vertikalriss-/Zufalls(sphärisch)-Degradation sein kann.
  • Bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ist es wirksam, die Bonddegradationsstruktur bereitzustellen, die Risse, die sich von einer Peripherie der Halbleiterleistungsvorrichtung weg zwischen der zweiten dicken Kupferschicht und der Halbleiterleistungsvorrichtung in der vertikalen Richtung ausbreiten, oder den Verschlechterungsmodus, bei dem eine Zerstörung teilweise zufällig auftritt, aufweist; anstelle eines Risses, der sich von dem Rand der Peripherie der Halbleiterleistungsvorrichtung in die Bondschicht hinein zu dem Zentrum der Halbleiterleistungsvorrichtung ausbreitet, wenn eine Degradation in der Bondschicht auftritt.
  • (Beziehung zwischen der Vickers-Härte und der Tempertemperatur)
  • Die „Vickers-Härte“ ist ein als ein Beurteilungsverfahren für die Härte von sauerstofffreiem Kupfer bekannt. 22 zeigt eine Beziehung zwischen einer Vickers-Härte HV und einer Tempertemperatur (°C) unter Verwendung eines Sauerstoffanteils als ein Parameter in sauerstofffreiem Kupfer. 2 basiert auf den in 1 gezeigten Daten aus Hajime Koto, Haruo WATANABE und Michitomo Kato, „Studies on OFHC Copper (3rd Report). On Recrystallization Diagram and Grain Growth", Journal of the Japan Institute of Metals, Bd.22, Nr.10, Oktober 1958, S.493-497.
  • 22 drückt einen Tempereffekt aus, der durch Tempern in sauerstofffreiem Kupfer produziert wird. Wie durch den Pfeil P gezeigt, nimmt die Vickers-Härte HV tendenziell mit einer Zunahme eines Grades eines Walzprozesses zu. Andererseits, wie durch den Pfeil Q gezeigt, nimmt die Vickers-Härte HV tendenziell mit der Zunahme der Tempertemperatur (°C) ab. Bei dem Temperprozess von gleich oder mehr als 400 °C ist der Großteil der Vickers-Härte HV gleich oder kleiner als 50.
  • Als eine Referenz eines Temperprozesses eines getemperten Kupfers, das auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, anzuwenden ist, wird die Vickers-Härte HV, die eine Referenz zum Angeben des Temperns durch den Temperprozess ist, verwendet, wie in 22 gezeigt ist. Die Vickers-Härte HV ist eine von Skalen zum Angeben einer Härte, was eine Art der Schwierigkeit des Eindrückens. Der aus Diamant gefertigte starre Körper wird in ein zu prüfendes Objekt gedrückt und dann wird durch eine Größe einer Fläche einer Vertiefung (Eindrucks), die zu der Zeit gebildet wird, bestimmt, ob es hart oder weich ist.
  • Die Vickers-Härte HV von gewöhnlichem sauerstofffreiem Kupfer, wie etwa 1/4H, beträgt näherungsweise 44 bis näherungsweise 100. Andererseits ist die Vickers-Härte HV in dem Temperprozess bei gleich oder mehr als 400 °C gleich oder geringer als 50.
  • Wie in 2 gezeigt, ist die Kupferplatte ein Kupfermaterial, in dem die Streckgrenze durch den Temperprozess produziert wird. Die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist eine Struktur des Verwendens einer Kupferplatte, die dem Temperprozess unterzogen wurde, als eine obere Kupferplatte auf. Selbst wenn die auf die gebrannte Ag-Schicht 20 angewandte thermische Spannung groß wird, wird der Modus einer Degradation ein Vertikalriss-/Zufallsrissmodus, weil die Kupferplatte dem Temperprozess bereits unterzogen wurde, und dadurch wird der thermische Widerstand nicht erhöht.
  • (Beispiele für das Montieren einer Kühlungseinrichtung)
  • - Konfigurationsbeispiel 1 -
  • Wie in 23 gezeigt, weist eine Leistungshalbleitereinrichtung (Konfigurationsbeispiel 1), die auf einer Kühlungseinrichtung 10 montiert werden kann, gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Kühlungseinrichtung 10; eine erste thermische Verbindungsschicht 12TH oder eine Lötschicht, die auf der Kühlungseinrichtung 10 angeordnet ist; eine Halbleiterleistungsvorrichtung 22; einen Drain-Anschluss DT; einen Source-Anschluss ST; und eine Harzschicht 300, die dazu ausgebildet ist, wenigstens die Halbleiterleistungsvorrichtung 22 zu versiegeln. In diesem Fall ist das dicke Kupfersubstrat 2 über die erste thermische Verbindungsschicht 12TH oder die Lötschicht auf der Kühlungseinrichtung 10 angeordnet. Die anderen Konfigurationen sind die gleichen wie jene der in 1 gezeigten Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
  • Außerdem ist der Drain-Anschluss DT über die zweite dicke Kupferschicht (Cu-Schicht) 18A und die Bondschicht 20 elektrisch mit einem Drain auf einer Rückseitenoberfläche der Halbleiterleistungsvorrichtung 22 verbunden und ist der Source-Anschluss ST über einen (nicht veranschaulichten) Draht elektrisch mit einer Source der Halbleiterleistungsvorrichtung 22 verbunden. Obwohl ein Beispiel für einen Wasserkühlungstyp, der Kühlmittelflüssigkeiten, wie etwa ein Kühlmittelwasser 10W oder - öl, in Löchern fließen lässt, die in der Kühlungseinrichtung 10 gebildet sind, bei dem Konfigurationsbeispiel 1 offenbart ist, kann ein Luftkühlungstyp in dieser angenommen werden.
  • Zudem ist es auch möglich, die Simulation des thermischen Widerstands durch Anwenden der in 23 gezeigten Struktur zu implementieren. Grenzbedingungen können eine Rückseitenoberflächentemperatur von 65 °C und einen Wärmetransferkoeffizient von 5000 (W/m2K) aufweisen. Es wird angenommen, dass die Rückseitenoberflächentemperatur von 65 °C mit Bezug auf eine Oberfläche einer niedrigeren Schicht einer Kühlungseinrichtung 10 als die Grenzbedingungen bei 65 °C zu halten ist. Da es ein wassergekühlter Typ ist, wird der Wärmetransferkoeffizient als 5000 (W/m2K) festgelegt. Insbesondere ist, wie in 23 gezeigt, für Kühlungsmittelwasser 10W, das in der aus Aluminium gefertigten Kühlungseinrichtung 10 verwendet wird, eine Temperatur des Kühlungsmittelwassers 10W auf 65 °C fixiert. Der Wärmetransferkoeffizient ist die Leichtigkeit, dass Wärme transferiert wird, die durch eine Kontaktoberfläche zwischen zwei Substanzen hindurchgeht. In dem Fall der Kühlungseinrichtung 10 vom Wasserkühlungstyp gibt der thermische Widerstand Rth einen thermischen Widerstand zwischen Tj (Übergangstemperatur) der SiC-Halbleiterleistungsvorrichtung 22 und Tw (Temperatur des Kühlungswassers) an.
  • Als die Ergebnisse der Simulation des thermischen Widerstands ist die Dicke t2 der zweiten dicken Kupferschicht 18A bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, bevorzugt gleich oder größer als 2 mm und die Dicke t1 der ersten dicken Kupferschicht 14 weist den optimalen Wert innerhalb eines Bereichs von 1 mm bis 2 mm auf.
  • - Konfigurationsbeispiel 2 -
  • Wie in 24 gezeigt, weist eine Leistungshalbleitereinrichtung (Konfigurationsbeispiel 2) gemäß einer Ausführungsform, bei der eine Kühlungseinrichtung 10 vom Luftkühlungstyp auf die vorliegende Technologie angewandt wird, Folgendes auf: eine Kühlungseinrichtung 10; und eine erste thermische Verbindungsschicht 12TH oder eine Lötschicht, die auf der Kühlungseinrichtung 10 angeordnet ist. In diesem Fall ist das dicke Kupfersubstrat 2 über die erste thermische Verbindungsschicht 12TH oder die Lötschicht auf der Kühlungseinrichtung 10 angeordnet.
  • Auf die gleiche Weise wie 23 weist die Leistungshalbleitereinrichtung (Konfigurationsbeispiel 2) einen Drain-Anschluss DT und einen Source-Anschluss ST auf und die Gesamtheit davon ist durch eine Harzschicht 300 versiegelt. Außerdem ist der Drain-Anschluss DT elektrisch mit einem Drain der Halbleiterleistungsvorrichtung 22 verbunden und ist der Source-Anschluss ST elektrisch mit einer Source der Halbleiterleistungsvorrichtung 22 verbunden. Die anderen Konfigurationen sind die gleichen wie jene der in 1 gezeigten Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Obwohl das Konfigurationsbeispiel 2 das Beispiel des Luftkühlungstyps offenbart, kann außerdem ein Wasserkühlungstyp darin angenommen werden.
  • - Konfigurationsbeispiel 3 -
  • Wie in 25 gezeigt, weist eine Leistungshalbleitereinrichtung (Konfigurationsbeispiel 3) gemäß einer Ausführungsform, bei der eine Kühlungseinrichtung 10 vom Luftkühlungstyp auf die vorliegende Technologie angewandt wird, Folgendes auf: eine Kühlungseinrichtung 10; und eine Isolationslagenschicht 16 oder eine erste thermische Verbindungsschicht, die auf der Kühlungseinrichtung angeordnet ist. In diesem Fall ist das dicke Kupfersubstrat (zweite dicke Kupferschicht 18A) über die Isolationslagenschicht 16 oder die erste thermische Verbindungsschicht auf der Kühlungseinrichtung 10 angeordnet. Zudem ist die Vickers-Härte des in 23-32 gezeigten dicken Kupfersubstrats (der zweiten dicken Kupferschicht 18A) kleiner als die Vickers-Härte des Kupfers, das externe Verbindungsanschlüsse (den Source-Anschluss ST, den Drain-Anschluss DT) der Halbleiterleistungsvorrichtung 22 darstellt, und ist gleich oder kleiner als 50. Das Konfigurationsbeispiel 3 entspricht einem Beispiel, das die zweite dicke Kupferschicht 18A als das dicke Kupfersubstrat 2 verwendet, wie in 25 gezeigt ist.
  • Auf die gleiche Weise wie 23 weist die Leistungshalbleitereinrichtung (Konfigurationsbeispiel 3) des Weiteren einen Drain-Anschluss DT und einen Source-Anschluss ST auf und die Gesamtheit von diesen ist durch eine Harzschicht 300 versiegelt. Außerdem ist der Drain-Anschluss DT elektrisch mit einem Drain der Halbleiterleistungsvorrichtung 22 verbunden und ist der Source-Anschluss ST elektrisch mit einer Source der Halbleiterleistungsvorrichtung 22 verbunden. Die anderen Konfigurationen sind die gleichen wie jene der in 1 gezeigten Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Obwohl das Konfigurationsbeispiel 3 das Beispiel des Luftkühlungstyps offenbart, kann außerdem ein Wasserkühlungstyp darin angenommen werden.
  • - Konfigurationsbeispiel 4 -
  • Wie in 26 gezeigt, weist eine Leistungshalbleitereinrichtung (Konfigurationsbeispiel 4) gemäß einer Ausführungsform, bei der eine Kühlungseinrichtung 10 vom Luftkühlungstyp auf die vorliegende Technologie angewandt wird, Folgendes auf: eine Kühlungseinrichtung 10; und ein Isolationssubstrat 2B, das auf der Kühlungseinrichtung angeordnet ist. In diesem Fall ist das Isolationssubstrat 2B über die erste thermische Verbindungsschicht 12TH auf der Kühlungseinrichtung 10 angeordnet. In diesem Fall entspricht das Konfigurationsbeispiel 4 einem Beispiel, das die zweite dicke Kupferschicht 18A als ein dickes Kupfersubstrat verwendet, wie in 26 gezeigt ist. Des Weiteren kann das Konfigurationsbeispiel 4 eine zweite thermische Verbindungsschicht 16 TH aufweisen, die auf dem Isolationssubstrat 2B angeordnet ist und eine Größe gleich oder größer als jene des zweiten dicken Kupfersubstrats 18A aufweist. Die zweite dicke Kupferschicht 18A kann auf der zweiten thermischen Verbindungsschicht 16 TH angeordnet sein. Zudem ist die Vickers-Härte des dicken Kupfersubstrats 18A kleiner als die Vickers-Härte des Kupfers, das Leistungsanschlüsse (den Source-Anschluss ST, den Drain-Anschluss DT) der Halbleiterleistungsvorrichtung 22 darstellt, und ist gleich oder kleiner als 50.
  • Des Weiteren weist die Leistungshalbleitereinrichtung (Konfigurationsbeispiel 4) gemäß einer Ausführungsform, bei der eine Kühlungseinrichtung 10 eines Luftkühlungstyps auf die vorliegende Technologie angewandt ist, auf die gleiche Weise wie 23 einen Drain-Anschluss DT und einen Source-Anschluss ST auf und die Gesamtheit davon ist durch eine Harzschicht 300 versiegelt. Außerdem ist der Drain-Anschluss DT elektrisch mit einem Drain der Halbleiterleistungsvorrichtung 22 verbunden und ist der Source-Anschluss ST elektrisch mit einer Source der Halbleiterleistungsvorrichtung 22 verbunden.
  • Das Isolationssubstrat 2B kann ein Direktbondungskupfer(DBC)-Substrat aufweisen, das Folgendes aufweist: zum Beispiel ein Keramiksubstrat 17, eine Kupferfolienschicht 18B, die auf einer Vorderseitenoberfläche des Keramiksubstrats 17 angeordnet ist, und eine Kupferfolienschicht 14B, das auf einer Rückseitenoberfläche des Keramiksubstrats 17 angeordnet ist. Außerdem kann ein Active-Metal-Brazed(aktives Hartlöten)-, Active-Metal-Bond(aktive Metallbondung)(AMB)-Substrat oder ein Direktbondungsaluminium(DBA: Direct Bonding Aluminum)-Substrat auf das Isolationssubstrat 2B aufgebracht werden. Obwohl das Konfigurationsbeispiel 4 das Beispiel des Luftkühlungstyps offenbart, kann außerdem ein Wasserkühlungstyp darin angenommen werden.
  • Obwohl nur der Wasserkühlungstyp oder der Luftkühlungstyp gezeigt ist, können bei den oben erwähnten Konfigurationsbeispielen 1-4 beide Typen für die Kühlungseinrichtung 10 angenommen werden und können für Vorrichtungen verwendet werden, die eine Menge Wärme erzeugen, wie etwa Fahrzeugansteuerungseinheiten, Leistungswandler und dergleichen.
  • (Fertigungsverfahren für eine Leistungshalbleitereinrichtung)
  • Ein Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist Folgendes auf: Bilden einer zweiten dicken Kupferschicht 18A, die einem Temperprozess bei gleich oder mehr als 400 °C unterzogen wird; Bilden einer leitfähigen Bondschicht 20 auf der zweiten dicken Kupferschicht 18A; Anordnen der zweiten dicken Kupferschicht 18A auf einer ersten dicken Kupferschicht 14 über eine Isolationslagenschicht 16 oder eine erste thermische Verbindungsschicht; Anordnen einer Halbleiterleistungsvorrichtung 22 auf der Bondschicht 20 und Bonden der Halbleiterleistungsvorrichtung 22 an die Bondschicht 20 mittels eines Erwärmungs- und Druckbeaufschlagungsprozesses zur Erwärmung und Druckbeaufschlagung der Halbleiterleistungsvorrichtung 22; und Verbinden von Elektroden der Halbleiterleistungsvorrichtung 22 mit externen Verbindungsanschlüssen (DT, ST).
  • In diesem Fall ist die Vickers-Härte der zweiten dicken Kupferschicht 18A, die dem Temperprozess bereits unterzogen wurde, geringer als die Vickers-Härte der ersten dicken Kupferschicht 14 oder der externen Verbindungsanschlüsse (DT, ST) ist und gleich oder kleiner als 50.
  • Das Fertigungsverfahren kann ferner Versiegeln der gesamten Leistungshalbleitereinrichtung mir einer Harzschicht 300 einschließen. Zudem können Spritzpressharze, duroplastische Harze usw., die auf die SiC-basierte Halbleiterleistungsvorrichtung anwendbar sind, als die Harzschicht 300 verwendet werden. Zudem können siliconbasierte Harze, z. B. Silicongel, teilweise darauf angewandt werden, oder es kann eine Gehäusetypleistungshalbleitereinrichtung angenommen werden, die auf die Gesamtheit davon anzuwenden ist.
  • Zudem kann die Bondschicht 20 eine gebrannte Ag-Schicht, eine gebrannte Cu-Schicht, eine gebrannte Au-Schicht, eine gebrannte Ni-Schicht oder dergleichen aufweisen.
  • Eine Erwärmungsverarbeitungstemperatur des Erwärmungs- und Druckbeaufschlagungsprozesses liegt innerhalb eines Bereichs von 200 °C bis 350 °C und ein angelegter Druck liegt innerhalb eines Bereichs von 10 MPa bis 80 MPa.
  • (Konkretes Beispiel für eine Leistungshalbleitereinrichtung)
  • - 1-in-1-Modul -
  • 27(a) zeigt eine schematische Planarmusterkonfiguration eines 1-in-1-Moduls, das die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ist und 27(b) zeigt eine schematische Querschnittsstruktur entlang der Linie IV-IV aus 27(a). Des Weiteren zeigt 28 eine schematische Vogelperspektivkonfiguration, die den 27(a) und 27(b) entspricht.
  • Wie in 27(a), 27(b) und 28 gezeigt, weist die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine plattenförmige erste dicke Kupferschicht 14; eine Isolationslagenschicht 16, die auf der ersten dicken Kupferschicht 14 angeordnet ist; plattenförmige zweite dicke Kupferschichten 18A, 18A(GP), 18A(SP), die auf der Isolationslagenschicht 16 angeordnet sind; eine leitfähige Bondschicht 20, die auf den zweiten dicken Kupferschichten 18A angeordnet ist; Halbleiterleistungsvorrichtungen QA, QB, die auf der Bondschicht 20 angeordnet sind; und Anschlüsse, wie etwa einen Drain-Anschluss DT und einen Source-Anschluss ST. Die Halbleiterleistungsvorrichtungen QA, QB sind an die Bondschicht 20 gebondet und die Vickers-Härte der zweiten dicken Kupferschicht 18A ist kleiner als die Vickers-Härte der ersten dicken Kupferschicht 14 und die Vickers-Härte des Drain-Anschlusses DT und des Source-Anschlusses ST und ist gleich oder kleiner als 50.
  • Zudem sind ein Gate-Anschluss GT und ein Source-Sense-Anschluss SST durch Löten oder dergleichen mit einer Gate-Signal-Verdrahtungsstruktur 18A(GP) bzw. einer Source-Signal-Verdrahtungsstruktur 18A (SP) verbunden.
  • Zudem kann die Bondschicht 20 eine gebrannte Ag-Schicht, eine gebrannte Cu-Schicht, eine gebrannte Au-Schicht, eine gebrannte Ni-Schicht oder dergleichen aufweisen.
  • Zudem kann die Leistungshalbleitereinrichtung 1 eine Bonddegradationsstruktur aus nicht einem Riss, der sich von einem Rand ausbreitet, sondern einem Riss, der sich vertikal ausbreitet, oder einem Verschlechterungsmodus, der zufällig teilweise unterbrochen ist, wenn die Bondschicht 20 verschlechtert wird, aufweisen.
  • Zudem können die Halbleiterleistungsvorrichtungen QA, QB ein FET oder IGBT sein, auf dem eine Source-Elektrode oder eine Emitterelektrode auf einer oberen Oberfläche gebildet ist und eine Gate-Elektrode und eine Drain-Elektrode auf einer unteren Oberfläche gebildet sind; und mehrere Chips sind parallel verbunden. Bei der Leistungshalbleitereinrichtung 1 sind die Halbleiterleistungsvorrichtungen QA, QB auf der Isolationslagenschicht 16 angeordnet; und die Leistungshalbleitereinrichtung 1 kann eine Gate-Signal-Verdrahtungsstruktur, die elektrisch mit der Gate-Elektrode verbunden ist, und eine Source- oder Emittersignalverdrahtungsstruktur, die elektrisch mit der Source- oder Emitterelektrode verbunden ist, aufweisen, die mit einem zu der zweiten dicken Kupferschicht 18A identischen Material strukturgebildet sind. Jede Verdrahtungsstruktur weist die gleiche Dicke wie die zweite dicke Kupferschicht 18A auf, aber kann eine dünne Kupferschicht sein, die dünner als die zweite dicke Kupferschicht 18A ist.
  • Die Halbleiterleistungsvorrichtungen QA, QB können ferner Chips aufweisen und andere Vorrichtungen, wie etwa die Diode, können bereitgestellt sein.
  • Wie in 27(a), 27(b) und 28 gezeigt, weist die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, eine Gate-Signal-Verdrahtungsstruktur GP und eine Source-Signal-Verdrahtungsstruktur SP auf, die auf der Isolationslagenschicht 16 angeordnet sind und mit einem Material identisch zu der zweiten dicken Kupferschicht 18A strukturgebildet sind.
  • Bei der Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wie in 27(a), 27(b) und 28 gezeigt, sind die Halbleiterleistungsvorrichtungen QA, QB auf der zweiten dicken Kupferschicht 18A angeordnet und sind die Drain-Elektroden der Halbleiterleistungsvorrichtungen QA, QB durch den Erwärmungs- und Druckbeaufschlagungsprozess an die Bondschicht 20 gebondet.
  • In diesem Fall ist die Gate-Signal-Verdrahtungsstruktur GP über Gate-Bonddrähte GWA und GWB mit den Gate-Elektroden der Halbleiterleistungsvorrichtungen QA, QB verbunden und ist die Source-Signal-Verdrahtungsstruktur SP über Source-Bonddrähte SWA und SWB mit den Source-Elektroden der Halbleiterleistungsvorrichtungen QA, QB verbunden. Obwohl eine Veranschaulichung hier weggelassen ist, können mehrere der Source-Bonddrähte SWA und SWB parallel verbunden sein oder kann eine Kombinationsstruktur aus plattenförmigen Elektroden und Säulenelektroden, Leiterrahmen usw. anstelle der zuvor erwähnten Bonddrähte verwendet werden.
  • Des Weiteren ist der Drain-Anschluss DT mittels Löten oder dergleichen an die zweite dicke Kupferschicht 18A gebondet, mit der die Drain-Elektroden der Halbleiterleistungsvorrichtungen QA, QB verbunden sind, und der Source-Anschluss ST ist durch Löten oder dergleichen mit der Source-Signal-Verdrahtungsstruktur SP verbunden. Zudem sind der Gate-Anschluss G und der Source-Sense-Anschluss SST durch Löten oder dergleichen mit der Gate-Signal-Verdrahtungsstruktur GP bzw. der Source-Signal-Verdrahtungsstruktur SP verbunden.
  • Als die Halbleiterleistungsvorrichtung 22 kann sie in diesem Fall einen beliebigen von einem Si-basierten IGBT, einem Si-basierten MOSFET, einem SiC-basierten MOSFET, einem SiC-basierten IGBT, einem GaN-basierten FET oder einem galliumoxidbasierten FET oder mehrere der oben genannten unterschiedlichen Vorrichtungen aufweisen.
  • (Schaltkreiskonfiguration)
  • 29 ist ein schematischer Schaltkreis, der für einen SiC-MOSFET des 1-in-1-Moduls in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform repräsentativ ist, auf die die vorliegende Technologie angewandt wird. Eine Diode DI, die in Sperrrichtung mit dem MOSFET parallel verbunden ist, ist in 29 gezeigt. Eine Hauptelektrode des MOSFET wird mit einem Drain-Anschluss DT und einem Source-Anschluss ST ausgedrückt. Zudem ist eine ausführliche Schaltkreisrepräsentation des SiC-MOSFET des 1-in-1-Moduls 50 wie in 30 ausgedrückt.
  • Bei dem 1-in-1-Modul 50 sind zum Beispiel ein MOSFET oder mehrere MOSFETs, die miteinander parallel verbunden sind, in einem Modul enthalten. Es wird angemerkt, dass es auch möglich ist, einen Teil der mehreren der Chips für die Diode DI darauf zu montieren.
  • Insbesondere kann, wie in 30 gezeigt, ein Sense-MOSFET Qs mit dem MOSFET Q parallel verbunden sein. Der Sense-MOSFET Qs ist als ein Genauigkeitstransistor in demselben Chip wie der MOSFET Q gebildet. In 30 bezeichnet ein Bezugszeichen SS einen Source-Sense-Anschluss, bezeichnet ein Bezugszeichen CS einen Strom-Sense-Anschluss und bezeichnet ein Bezugszeichen G einen Gate-Signal-Anschluss. Auch bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann der Sense-MOSFET Qs als ein Genauigkeitstransistor in demselben Chip wie der MOSFET Q gebildet sein.
  • Das Modul kann mehrere eingebaute Transistorschaltkreise aufweisen, die aus einem Chip oder mehreren Chips geformt sind. Insbesondere wird, obwohl die Module ein 1-in-1-Modul, 2-in-1-Modul, 4-in-1-Modul, 6-in-1-Modul usw. aufweisen, zum Beispiel ein Modul, das zwei Transistoren (Schaltkreise) auf einem Modul enthält, als das 2-in-1-Modul bezeichnet, wird ein Modul, das zwei 2-in-1-Modulen auf einem Modul enthält, als das 4-in-1-Modul bezeichnet, und wird ein Modul, das drei 2-in-1-Modulen auf einem Modul enthält, als das 6-in-1-Modul bezeichnet.
  • (2-in-1-Modul)
  • 31 zeigt eine schematische Planarmusterkonfiguration eines 2-in-1-Moduls, das die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ist und 32 zeigt eine schematische Vogelperspektivansichtskonfiguration davon.
  • 31 zeigt eine schematische Planarmusterkonfiguration vor dem Bilden einer Harzschicht in einem Modul mit der eingebauten Halbbrücke als die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist eine Konfiguration eines Moduls mit der eingebauten Halbbrücke auf und zwei SiC-MOSFETs Q1 und Q4 sind in einem Modul enthalten. 31 zeigt ein Beispiel aus zwei Chips der SiC-MOSFETs Q1 und Q4, die jeweils parallel angeordnet sind.
  • Wie in 31 und 32 gezeigt, weist die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite des dicken Kupfersubstrats 2 (18, 16, 14) angeordnet sind; einen Gate-Anschluss GT1 und einen Source-Sense-Anschluss SST1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; Ausgangsanschlüsse O (D4) und O (S1), die bei einer dritten Seite gegenüber der ersten Seite angeordnet sind; und einen Gate-Anschluss GT4 und einen Source-Sense-Anschluss SST4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt.
  • Wie in 31 und 32 gezeigt, weist die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine plattenförmige erste dicke Kupferschicht 14; eine Isolationslagenschicht 16, die auf der ersten dicken Kupferschicht 14 angeordnet ist; eine plattenförmige zweite dicke Kupferschicht 18A (D1, D4, S1, S4, SP1, SP4, GP1, GP4), die auf der Isolationslagenschicht 16 angeordnet sind; eine (nicht veranschaulichte) leitfähige Bondschicht 20, die auf der zweiten dicken Kupferschicht 18A angeordnet ist; und Halbleiterleistungsvorrichtungen Q1, Q4, die auf der Bondschicht 20 angeordnet sind. Die Halbleiterleistungsvorrichtungen Q1, Q4 sind an die Bondschicht 20 gebondet und die Vickers-Härte der zweiten dicken Kupferschicht 18A ist kleiner als die Vickers-Härte der ersten dicken Kupferschicht 14 und ist gleich oder kleiner als 50.
  • Zudem kann die Bondschicht 20 eine gebrannte Ag-Schicht, eine gebrannte Cu-Schicht, eine gebrannte Au-Schicht, eine gebrannte Ni-Schicht oder dergleichen aufweisen.
  • Zudem kann die Leistungshalbleitereinrichtung 1 eine Bonddegradationsstruktur aus nicht einem Riss, der sich von einem Rand ausbreitet, sondern einem Riss, der sich vertikal ausbreitet, oder einem Verschlechterungsmodus, der zufällig teilweise unterbrochen ist, wenn die Bondschicht 20 verschlechtert wird, aufweisen.
  • Zudem können die Halbleiterleistungsvorrichtungen Q1, Q4 ein FET oder IGBT sein, auf dem eine Source-Elektrode oder eine Emitterelektrode auf einer oberen Oberfläche gebildet ist und eine Gate-Elektrode und eine Drain-Elektrode auf einer unteren Oberfläche gebildet sind; und kann eine Gate-Signal-Verdrahtungsstruktur, die elektrisch mit der Gate-Elektrode verbunden ist, und eine Source- oder Emittersignalverdrahtungsstruktur, die elektrisch mit der Source- oder Emitterelektrode verbunden ist, aufweisen, die auf der Isolationslagenschicht 16 angeordnet sind und mit einem zu der zweiten dicken Kupferschicht 18A identischen Material strukturgebildet sind.
  • Eine Schutzdiode, die nicht veranschaulicht ist, kann mit den Halbleiterleistungsvorrichtungen Q1, Q4 parallel verbunden sein.
  • Wie in 31 und 32 gezeigt, weist die Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Gate-Signal-Verdrahtungsstrukturen GP1, GP4 und Source-Signal-Verdrahtungsstrukturen SP1, SP4 auf, die auf der Isolationslagenschicht 16 angeordnet sind und mit einem Material identisch zu der zweiten dicken Kupferschicht 18A strukturgebildet sind.
  • Bei der Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wie in 31 und 32 gezeigt, sind die Halbleiterleistungsvorrichtungen Q1, Q4 auf der zweiten dicken Kupferschicht 18A angeordnet und sind die Drain-Elektroden der Halbleiterleistungsvorrichtungen Q1, Q4 durch den Erwärmungs- und Druckbeaufschlagungsprozess an die Bondschicht 20 gebondet.
  • Zudem sind die Halbleiterleistungsvorrichtungen Q1, Q4 nach oben zeigend auf den Drain-Strukturen D1, D4 angeordnet, die aus der zweiten dicken Kupferschicht 18A geformt sind.
  • In diesem Fall sind der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit einer Gate-Signal-Verdrahtungsstruktur GP1 bzw. einer Source-Signal-Verdrahtungsstruktur SP1 in der Halbleiterleistungsvorrichtung Q1 durch Löten oder dergleichen verbunden; und der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 sind mit einer Gate-Signal-Verdrahtungsstruktur GP4 bzw. einer Source-Signal-Verdrahtungsstruktur SP4 in der Halbleiterleistungsvorrichtung Q4 durch Löten oder dergleichen verbunden.
  • Wie in 31 und 32 gezeigt, sind Source-Bonddrähte SWO und SWN von den SiC-MOSFETs Q1 und Q4 aus zu der Drain-Struktur D4 bzw. der Source-Struktur S4 hin verbunden, die aus der strukturgebildeten zweiten dicken Kupferschicht 18A geformt sind, sind Gate-Bonddrähte GW1 und GW4 zu den Gate-Signal-Verdrahtungsstrukturen GP1 bzw. GP4 hin verbunden und sind Source-Bonddrähte SW1 und SW4 zu den Source-Signal-Verdrahtungsstrukturen SP1 bzw. SP4 hin verbunden.
  • Zudem sind Gate-Anschlüsse GT1 und GT4 zur externen Extraktion durch Löten oder dergleichen mit den Gate-Signal-Verdrahtungsstrukturen GP1 bzw. GP4 verbunden und sind die Source-Sense-Anschlüsse SST1 und SST4 zur externen Extraktion durch Löten oder dergleichen mit den Source-Signal-Verdrahtungsstrukturen SP1 bzw. SP4 verbunden.
  • Zudem ist der Positivseitenleistungsanschluss P durch Löten oder dergleichen mit der Drain-Struktur D1 verbunden, ist der Negativseitenleistungsanschluss N durch Löten oder dergleichen mit der Source-Struktur S4 verbunden, und sind die Ausgangsanschlüsse O (S1), O (D4) durch Löten oder dergleichen mit der Drain-Struktur D4 verbunden.
  • Der Positivseitenleistungsanschluss P, der Negativseitenleistungsanschluss N, die Ausgangsanschlüsse O (S1) und O (D4), die Gate-Anschlüsse GT1 und GT4 und die Source-Sense-Anschlüsse SST1 und SST4 können zum Beispiel gebildet werden, indem sie Cu aufweisen.
  • Die Source-Bonddrähte SWO, SWN, SW1 und SW4 und die Gate-Bonddrähte GW1 und GW4 können gebildet werden, indem sie zum Beispiel Al, AlCu oder dergleichen aufweisen.
  • Als die Halbleiterleistungsvorrichtung 22 kann sie in diesem Fall einen beliebigen von einem Si-basierten IGBT, einem Si-basierten MOSFET, einem SiC-basierten MOSFET, einem SiC-basierten IGBT, einem GaN-basierten FET oder einem galliumoxidbasierten FET oder mehrere der oben genannten unterschiedlichen Vorrichtungen aufweisen.
  • Zudem ist es auch möglich, eine Wechselrichterschaltkreisvorrichtung oder einen Stromrichterschaltkreis auszubilden, indem die Halbleiterleistungsvorrichtungen zwischen einer ersten Leistungsquelle und einer zweiten Leistungsquelle in Reihe verbunden werden, indem mehrere Schalt-Schaltkreise unter Verwendung eines Verbindungspunkts zwischen den Halbleiterleistungsvorrichtungen, die in Reihe verbunden sind, als ein Ausgang verwendet werden und indem jedes Gate der Halbleiterleistungsvorrichtungen einzeln gesteuert wird.
  • Obwohl es erklärt wurde, dass es möglich ist, das 1-in-1-Modul oder das 2-in-1-Modul hauptsächlich unter Verwendung der Halbleiterleistungsvorrichtung auszubilden, ist es bei der Leistungshalbleitereinrichtung 1 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, nicht auf dieses Beispiel beschränkt. Zum Beispiel kann sie ein 4-in-1-Modul, ein 6-in-1-Modul, ein 7-in-1-Modul darstellen, wobei ein Snubber-Kondensator usw. in dem 6-in-1-Modul, einem 8-in-1-Modul, einem 12-in-1-Modul, einem 14-in-1-Modul und dergleichen bereitgestellt ist.
  • (Schaltkreiskonfiguration)
  • 33 ist ein schematischer Schaltkreis, der für einen SiC-MOSFET des 2-in-1-Moduls 100 in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform repräsentativ ist, auf die die vorliegende Technologie angewandt wird.
  • Wie in 33 gezeigt, weist das 2-in-1-Modul auf das der SiC-OSFET als die Halbleiterleistungsvorrichtungen Q1, Q4 angewandt ist, eine Halbbrückenkonfiguration auf und ist mit einem Vergussharz versiegelt.
  • Wie in 33 gezeigt, weist das 2-in-1-Modul 100 zwei SiC-MOSFETs Q1, Q4 und Dioden DI1 und DI4, die in Sperrrichtung mit den SiC-MOSFETs Q1 und Q4 parallel verbunden sind, als ein Modul auf. In 33 sind Bezugszeichen GT1, GT jeweils Gate-Signal-Anschlüsse für die MOSFETs Q1, Q4 und sind die Referenzsignale SST1, SST4 jeweils Source-Signal-Anschlüsse der MOSFETs Q1, Q4. Ein Bezugszeichen P bezeichnet einen Positivseitenleistungsanschluss, ein Bezugszeichen N bezeichnet einen Negativseitenleistungsanschluss und ein Bezugszeichen O bezeichnet eine Ausgangsanschlusselektrode.
  • Die gleiche Konfiguration kann auf Halbleiterleistungsvorrichtungen Q2, Q5 und Halbleiterleistungsvorrichtungen Q3, Q6, die unten unter Bezugnahme auf 38 und 39 erwähnt sind und die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform anwendbar sind, auf die die vorliegenden Technologie angewandt wird.
  • (Vorrichtungsstruktur)
  • 34 zeigt eine schematische Querschnittsstruktur eines SiC-MOSFET 130A einschließlich einer Source-Pad-Elektrode SPD und einer Gate-Pad-Elektrode GPD, was ein Beispiel für die Halbleiterleistungsvorrichtungen Q1, Q4 ist, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsformen, auf die die vorliegende Technologie angewandt wird, anwendbar sind.
  • Wie in 34 gezeigt, weist der SiC-MOSFET 130A Folgendes auf: eine Halbleiterschicht 31, die durch Aufnehmen einer n--Typ-Schicht mit hohem spezifischen Widerstand geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31 gebildet ist; ein Source-Gebiet 33, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; einen Gate-Isolationsfilm 34, der auf einer Vorderseitenoberfläche der Halbleiterschicht 31 zwischen den p-Körpergebieten 32 angeordnet ist; eine Gate-Elektrode 35, die auf dem Gate-Isolationsfilm 34 angeordnet ist; eine Source-Elektrode 36, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist; ein n+-Drain-Gebiet 37, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31 angeordnet ist; und eine Drain-Elektrode 38, die mit dem n+-Typ-Drain-Bereich 37 verbunden ist.
  • Die Gate-Pad-Elektrode GPD ist mit der Gate-Elektrode 35 verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist, und die Source-Pad-Elektrode SPD ist mit der Source-Elektrode 36 verbunden, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist. Zudem sind, wie in 34 gezeigt, die Gate-Pad-Elektrode GPD und die Source-Pad-Elektrode SPD auf einem Zwischenschichtisolationsfilm 39 zur Passivierung angeordnet, der die Oberfläche des SiC-MOSFET 130A bedeckt.
  • Außerdem kann eine (nicht veranschaulichte) mikrostrukturelle Transistorstruktur in der Halbleiterschicht 31 unterhalb der Gate-Pad-Elektrode GPD und der Source-Pad-Elektrode SPD gebildet werden.
  • Des Weiteren kann, wie in 34 gezeigt, die Source-Pad-Elektrode SPD so angeordnet sein, dass sie sich, auch in der Transistorstruktur des zentralen Teils, auf den Zwischenschichtisolationsfilm 39 zur Passivierung erstreckt.
  • Obwohl der SiC-MOSFET 130A in 34 durch Aufnehmen eines vertikalen n-Kanal-SiC-MOSFET vom Planar-Gate-Typ geformt ist, kann der SiC-MOSFET 130A durch Aufnehmen eines vertikalen n-Kanal-SiC-TMOSFET 130D vom Graben-Gate-Typ oder dergleichen, der in der unten erwähnten 37 gezeigt ist, geformt werden.
  • Alternativ dazu können auch ein GaN-basierter FET, ein galliumoxidbasierter FET und dergleichen anstelle des SiC-MOSFET 130A für die Halbleiterleistungsvorrichtungen Q1 und Q4 angenommen werden, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt werden können.
  • Die gleiche Konfiguration kann auf Halbleiterleistungsvorrichtungen Q2, Q5 und Halbleiterleistungsvorrichtungen Q3, Q6, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform anwendbar sind, auf die die vorliegenden Technologie angewandt wird.
  • Des Weiteren kann ein Halbleiter mit breiter Bandlücke, dessen Bandlückenenergie zum Beispiel von 1,1 eV bis 8 eV beträgt, für die Halbleiterleistungsvorrichtungen Q1 bis Q6 verwendet werden, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, anwendbar sind.
  • Gleichermaßen zeigt 35 eine schematische Querschnittsstruktur eines IGBT 130B einschließlich einer Emitterpadelektrode EPD, einer Gate-Pad-Elektrode GPD und einer Kollektorelektrode C, was ein Beispiel für die Halbleiterleistungsvorrichtungen Q1, Q4 ist, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsformen, auf die die vorliegende Technologie angewandt wird, anwendbar ist.
  • Wie in 35 gezeigt, weist der IGBT 130B Folgendes auf: eine Halbleiterschicht 31, die durch Aufnehmen einer n--Typ-Schicht mit hohem spezifischen Widerstand geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31 gebildet ist; ein Emittergebiet 33E, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; einen Gate-Isolationsfilm 34, der auf einer Vorderseitenoberfläche der Halbleiterschicht 31 zwischen den p-Körpergebieten 32 angeordnet ist; eine Gate-Elektrode 35, die auf dem Gate-Isolationsfilm 34 angeordnet ist; eine Emitterelektrode 36E, die mit dem Emittergebiet 33E und dem p-Körpergebiet 32 verbunden ist; ein p+-Kollektorgebiet 37P, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31 angeordnet ist; und eine Kollektorelektrode 38C, die mit dem p+-Kollektorgebiet 37P verbunden ist.
  • Die Gate-Pad-Elektrode GPD ist mit der Gate-Elektrode 35 verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist, und die Emitterpadelektrode EPD ist mit der Emitterelektrode 36E verbunden, die mit dem Emittergebiet 33E und dem p-Körpergebiet 32 verbunden ist. Zudem sind, wie in 35 gezeigt, die Gate-Pad-Elektrode GPD und die Emitterpadelektrode EPD auf einem Zwischenschichtisolationsfilm 39 zur Passivierung angeordnet, der die Oberfläche des IGBT 130B bedeckt.
  • Außerdem kann eine (nicht veranschaulichte) mikrostrukturelle IGBT-Struktur, die gleich dem oben erwähnten Transistor ist, in der Halbleiterschicht 31 unterhalb der Gate-Pad-Elektrode GPD und der Emitterpadelektrode EPD gebildet werden.
  • Des Weiteren kann, wie in 35 gezeigt, die Emitterpadelektrode EPD so angeordnet sein, dass sie sich, auch in der IGBT-Struktur des zentralen Teils, auf den Zwischenschichtisolationsfilm 39 zur Passivierung erstreckt.
  • Obwohl der IGBT 130B in 35 durch Aufnehmen eines vertikalen n-Kanal-IGBT vom Planar-Gate-Typ geformt ist, kann der IGBT 130B durch Aufnehmen eines vertikalen n-Kanal-IGBT vom Graben-Gate-Typ usw. geformt werden.
  • Die gleiche Konfiguration kann auf Halbleiterleistungsvorrichtungen Q2, Q5 und Halbleiterleistungsvorrichtungen Q3, Q6, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform anwendbar sind, auf die die vorliegenden Technologie angewandt wird.
  • - SiC-DIMOSFET -
  • 36 zeigt eine schematische Querschnittsstruktur eines SiC-DIMOSFET 130C, der ein Beispiel für eine Halbleiterleistungsvorrichtung 110 ist, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt werden kann.
  • Wie in 36 gezeigt, weist der SiC-DIMOSFET 130C Folgendes auf: eine Halbleiterschicht 31, die durch Aufnehmen einer n--Typ-Schicht mit hohem spezifischen Widerstand geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31 gebildet ist; ein n+-Source-Gebiet 33, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; einen Gate-Isolationsfilm 34, der auf einer Vorderseitenoberfläche der Halbleiterschicht 31 zwischen den p-Körpergebieten 32 angeordnet ist; eine Gate-Elektrode 35, die auf dem Gate-Isolationsfilm 34 angeordnet ist; eine Source-Elektrode 36, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist; ein n+-Drain-Gebiet 37, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31 angeordnet ist; und eine Drain-Elektrode 38, die mit dem n+-Typ-Drain-Bereich 37 verbunden ist.
  • Bei dem in 36 gezeigten SiC-DIMOSFET 130C sind das p-Körpergebiet 32 und das n+-Source-Gebiet 33, die auf der Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist, mit einer Doppelionenimplantation (DII: Double Ion Implantation) gebildet und ist die Source-Pad-Elektrode SPD mit dem Source-Gebiet 33 verbunden und ist die Source-Elektrode 36 mit dem p-Körper-Gebiet 32 verbunden.
  • Zudem ist eine (nicht veranschaulichte) Gate-Pad-Elektrode GPD mit der Gate-Elektrode 35 verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist. Zudem sind, wie in 36 gezeigt, die Gate-Pad-Elektrode GPD und die Source-Pad-Elektrode SPD auf einem Zwischenschichtisolationsfilm 39 zur Passivierung angeordnet, der die Oberfläche des SiC-DIMOSFET 130C bedeckt.
  • Wie in 36 gezeigt, wird bei dem SiC-DIMOSFET 130C, weil eine Verarmungsschicht, wie mit den gestrichelten Linien gezeigt, in der Halbleiterschicht 31 gebildet ist, die aus einer n--Typ-Schicht mit hohem spezifischen Widerstand besteht, die in die p-Körpergebiete 32 eingefügt ist, ein Kanalwiderstand RJFET gebildet, der den Sperrschichttyp-FET(JFET: Junction FET)-Effekt begleitet. Zudem sind, wie in 36 gezeigt, Körperdioden BD jeweils zwischen den p-Körpergebieten 32 und den Halbleiterschichten 31 gebildet.
  • - SiC-TMOSFET -
  • 37 zeigt eine schematische Querschnittsstruktur eines SiC-TMOSFET 130D, der ein Beispiel für eine Halbleiterleistungsvorrichtung 110 ist, die auf die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt werden kann.
  • Wie in 37 gezeigt, weist der SiC-TMOSFET 130D Folgendes auf: eine Halbleiterschicht 31N, die durch Aufnehmen einer n-Schicht geformt ist; ein p-Körpergebiet 32, das auf einer Vorderoberflächenseite der Halbleiterschicht 31N gebildet ist; ein n+-Source-Gebiet 33, das auf einer Vorderseitenoberfläche des p-Körpergebiets 32 gebildet ist; eine Graben-Gate-Elektrode 35TG, die durch das p-Körpergebiet 32 hindurchgeht, wobei die Graben-Gate-Elektrode 35TG in dem Graben gebildet ist, der über den Gate-Isolationsfilm 34 und die Zwischenschichtisolationsfilme 39U und 39B bis zu der Halbleiterschicht 31N gebildet ist; eine Source-Elektrode 36, die mit dem Source-Gebiet 33 und dem p-Körpergebiet 32 verbunden ist; ein n+-Typ-Drain-Gebiet 37, das auf einer Rückseitenoberfläche gegenüber der Oberfläche der Halbleiterschicht 31N angeordnet ist; und eine Drain-Elektrode 38, die mit dem n+-Typ-Drain-Bereich 37 verbunden ist.
  • In 37 ist in dem SiC-TMOSFET 130D eine Graben-Gate-Elektrode 35TG, die durch das p-Körpergebiet 32 hindurchgeht, in dem Graben gebildet, der über den Gate-Isolationsfilm 34 und die Zwischenschichtisolationsfilme 39U und 39B bis zu der Halbleiterschicht 31N gebildet ist; und ist die Source-Pad-Elektrode SPD mit dem Source-Gebiet 33 und der Source-Elektrode 36 verbunden, die mit dem p-Körpergebiet 32 verbunden ist.
  • Zudem ist eine (nicht veranschaulichte) Gate-Pad-Elektrode GPD mit der Graben-Gate-Elektrode 35TG verbunden, die auf dem Gate-Isolationsfilm 34 angeordnet ist. Zudem sind, wie in 37 gezeigt, die Gate-Pad-Elektrode GPD und die Source-Pad-Elektrode SPD auf einem Zwischenschichtisolationsfilm 39U zur Passivierung angeordnet, der die Oberfläche des SiC-TMOSFET 130D bedeckt.
  • Bei dem SiC-TMOSFET 130D wird ein Kanalwiderstand RJFET, der den JFET-Effekt, wie bei dem SiC-DIMOSFET 130C, begleitet, nicht gebildet. Zudem sind Körperdioden BD jeweils zwischen den p-Körpergebieten 32 und den Halbleiterschichten 31N auf die gleiche Weise wie in 36 gebildet.
  • (Anwendungsbeispiel)
  • 38 zeigt ein Beispiel für eine Schaltkreiskonfiguration, bei der der SiC-MOSFET angewandt ist und ein Snubber-Kondensator C zwischen dem Leistungsanschluss PL und dem Erdungsanschluss (Masseanschluss) NL verbunden ist, in einer in 33 gezeigten Schaltkreiskonfiguration eines dreiphasigen AC-Wechselrichters 40, der unter Verwendung mehrerer der Leistungshalbleitereinrichtungen gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt ist, geformt ist.
  • Wenn beide Enden jeder Leistungshalbleitereinrichtung mit einer Leistungsversorgung E verbunden sind, um Schaltvorgänge auszuführen, kann eine große elektrische Stoßspannung Ldi/dt durch eine Induktivität L, die in einer Verbindungsleitung enthalten ist, aufgrund einer hohen Schaltgeschwindigkeit des SiC-MOSFET produziert werden. Zum Beispiel wird die elektrische Stoßspannung Ldi/dt wie folgt ausgedrückt: di/dt = 3×109 (A/s), wobei eine Stromänderung di = 300 A ist und eine Zeitvariation, die mit dem Schalten einhergeht, dt = 100 ns ist.
  • Obwohl sich ein Wert der elektrischen Stoßspannung Ldi/dt in Abhängigkeit von einem Wert der Induktivität L ändert, wird die elektrische Stoßspannung Ldi/dt auf die Leistungsquelle E überlagert. Eine solche elektrische Stoßspannung Ldi/dt kann durch den Snubber-Kondensator C absorbiert werden, der zwischen dem Leistungsanschluss PL und dem Erdungsanschluss (Masseanschluss) NL verbunden ist.
  • (Konkretes Beispiel)
  • Als Nächstes wird unter Bezugnahme auf 39 der dreiphasige AC-Wechselrichter 42 erklärt, auf den ein SiC-MOSFET als eine Halbleiterleistungsvorrichtung angewandt wird.
  • Wie in 39 gezeigt, weist der dreiphasige AC-Wechselrichter 42 Folgendes auf: eine Leistungshalbleitereinrichtungseinheit 200, die mit einer Gate-Ansteuerung (GD) 180 verbunden ist; eine Dreiphasen-AC-Motor-Einheit 51; eine Leistungsversorgung oder Speicherungsbatterie (E) 53; und einen Stromrichter 55. U-Phase-, V-Phase- und W-Phase-Wechselrichter sind in der Leistungshalbleitereinrichtungseinheit 200 jeweils mit der Dreiphasen-AC-Motor-Einheit 51 verbunden, so dass sie einer U-Phase, V-Phase und W-Phase der Dreiphasen-AC-Motor-Einheit 51 entsprechen.
  • Bei dieser Ausführungsform ist der GD 180 mit jedem Gate-Anschluss der SiC-MOSFETs Q1, Q4, der SiC-MOSFETs Q2, Q5 und der SiC-MOSFETs Q3, Q6 verbunden und steuert den Schaltbetrieb jedes MOSFET einzeln.
  • Die Leistungshalbleitereinrichtungseinheit 200 weist die SiC-MOSFETs (Q1 und Q4), (Q2 und Q5) und (Q3 und Q6) mit Wechselrichterkonfigurationen, die zwischen einem positiven Anschluss (+) P und einem negativen Anschluss (-) N des Stromrichters 55 verbunden sind, mit dem die Leistungsversorgung oder Speicherungsbatterie (E) 53 verbunden ist, auf. Zudem sind Schutzdioden DI1 bis DI6 jeweils in Sperrrichtung zwischen der Source und dem Drain der SiC-MOSFETs Q1 bis Q6 parallel verbunden.
  • Obwohl jeder MOSFET, der die Leistungshalbleitereinrichtungseinheit 200 darstellt, als ein großer Transistor betrachtet werden kann, können in diesem Fall ein Chip oder mehrere Chips darin enthalten sein.
  • Bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wurden hauptsächlich das 1-in-1-Modul und das 2-in-1-Modul erklärt, aber sie ist nicht auf dieses Beispiel beschränkt.
    Zum Beispiel ist eine Anwendung auf ein 4-in-1-Modul, ein 6-in-1-Modul, ein 7-in-1-Modul möglich, wobei ein Snubber-Kondensator usw. in dem 6-in-1-Modul, einem 8-in-1-Modul, einem 12-in-1-Modul, einem 14-in-1-Modul und dergleichen bereitgestellt ist.
  • Die Halbleiterleistungsvorrichtung 22 kann eine(n) aufweisen, der/die aus der Gruppe ausgewählt ist, die aus einem IGBT, einer Diode, einem Si-basierten MOSFET, einem SiC-basierten MOSFET und einem GaN-FET besteht.
    Zudem kann eine Hybridvorrichtung zwischen dem SiC-basierten MOSFET und dem SiC-basierten IGBT verwendet werden.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die zuverlässige Leistungshalbleitereinrichtung bereitgestellt werden, wobei der Verdrahtungswiderstand reduziert ist und die mechanische Spannung, die in der Bondschicht auf dem Chip produziert wird, ebenfalls reduziert ist, und die Degradationsgeschwindigkeit des gebondeten Teils aufgrund der mechanischen Spannung durch die Wiederholung von Abkühlung und Erwärmung, wie etwa durch einen Leistungszyklus, verlangsamt werden können.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die Leistungshalbleitereinrichtung bereitgestellt werden, die zum Verbessern der Leistungszyklusfähigkeit in der Lage ist.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die Leistungshalbleitereinrichtung bereitgestellt werden, die dazu in der Lage ist, eine Zuverlässigkeit von dieser durch Reduzieren der thermischen Spannung zu der Bondschicht zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, und Reduzieren des Widerstands der Metallzuleitung zu verbessern.
  • 40 zeigt eine schematische Planarmusterkonfiguration einer Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und 41 zeigt eine schematische Querschnittsstruktur entlang der Linie V-V aus 40.
  • Bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird ein laminiertes Material mit einem niedrigen Wärmeausdehnungskoeffizienten für eine Metallzuleitung 419 verwendet, um eine thermische Spannung auf eine Bondschicht 416 auf einem Chip in einer Bondschicht 416 auf einem Chip zwischen einer Halbleiterleistungsvorrichtung 401 und der Metallzuleitung 419, die auf einer oberen Oberfläche positionier ist, zu reduzieren.
  • Bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wie in 41 gezeigt, wird zum Beispiel eine dreifach laminierte Struktur (eine Metallschicht 419a, eine Metallschicht 419b und eine Metallschicht 419c) für das (die) Material(ien) der Metallzuleitung verwendet, die mit der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 zu verbinden ist.
  • Die Metallzuleitung 419 weist eine Konfiguration auf, bei der die Metallschichten 419a und 419c mit jeweils einem niedrigen elektrischen Widerstand auf die obere und untere Seite der Metallschicht 419b mit einem relativ niedrigen Wärmeausdehnungskoeffizienten laminiert sind, wobei sie auf diese zentriert sind.
  • Als die Metallschichten 419 und 419c können zum Beispiel Kupfer oder Aluminium angewandt werden. Als die Metallschicht 419b kann eine Fe-Ni-basierte Legierung, wie etwa Invar oder Kovar, eine Fe-Ni-Co-basierte Legierung, Wolfram, Molybdän oder dergleichen angewandt werden.
  • Der CTE der dreifachlaminierten Struktur (Metallschicht 419a / Metallschicht 419b / Metallschicht 419c) kann durch ein Dickenkomponentenverhältnis angepasst werden. Zum Beispiel in dem Fall von Kupfer / Invar /(Fe-Ni-basierte Legierung) / Kuper beträgt der CTE in dem Fall des Dickenverhältnisses 1:3:1 näherungsweise 6 ppm/°C und beträgt der CTE in dem Fall des Dickenverhältnisses von 1:8:1 näherungsweise 3 ppm/°C. Entsprechend kann durch Reduzieren des Unterschiedes des CTE zu der Halbleiterleistungsvorrichtung 401 die mechanische Spannung der Bondschicht 416 auf einem Chip, welche unter der Wiederholung einer Abkühlungs- und Erwärmungssituation erzeugt wird, reduziert werden und dadurch kann die Bondungslebensdauer verlängert werden.
  • (Vergleichsbeispiele)
  • 42 ist eine schematische Querschnittsstruktur entlang der Linie V-V einer Planarmusterkonfiguration, die 40 entspricht, welche eine Leistungshalbleitereinrichtung 400A gemäß dem Vergleichsbeispiel 1 ist.
  • 44(a) zeigt eine schematische Planarstrukturkonfiguration einer Leistungshalbleitereinrichtung 400A gemäß einem Vergleichsbeispiel 2 und zeigt 44(b) zeigt eine schematische Querschnittsstruktur entlang der Linie VI-VI aus 44(a). Die Leistungshalbleitereinrichtung 400A gemäß dem Vergleichsbeispiel 2 wird hier zum Erklären einer Verdrahtungsstruktur, wie in 44(a) und 44(b) gezeigt, verwendet.
  • Bei der Leistungshalbleitereinrichtung 400A gemäß dem Vergleichsbeispiel 2 ist eine Halbleiterleistungsvorrichtung 401 auf ein Isolationssubstrat 414 gebondet und ist ein Source-Bonddraht 411 zum Extrahieren eines elektrischen Stroms mit einer oberen Oberfläche der Halbleiterleistungsvorrichtung 401 verbunden. Die Halbleiterleistungsvorrichtung 401 ist durch eine Bondschicht unter einem Chip 404 elektrisch mit einer oberen Oberfläche einer Drain-Elektrodenstruktur 405 verbunden, die auf einer oberen Oberfläche des Isolationssubstrats 414 positioniert ist. Eine Source-Pad-Elektrode 403 ist auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 gebildet und eine Source-Elektrodenstruktur 406 und eine Source-Pad-Elektrode 403, die das Isolationssubstrat 414 darstellen, sind durch einen Source-Bonddraht 411 elektrisch verbunden.
  • Des Weiteren sind die Source-Pad-Elektrode 403, die auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 gebildet ist, und die Source-Signal-Elektrodenstruktur 407, die auf der oberen Oberfläche des Isolationssubstrats 414 gebildet ist, durch einen Source-Signal-Bonddraht 412 elektrisch verbunden.
    Zudem ist eine Gate-Pad-Elektrode 402, die auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 gebildet ist, und eine Gate-Signal-Elektrodenstruktur 408, die auf der oberen Oberfläche des Isolationssubstrats 414 gebildet ist, durch einen Gate-Signal-Bonddraht 413 elektrisch verbunden.
  • Bei der oben erwähnten Verdrahtungsstruktur wird, wenn ein großer Strom fließt, der Draht geschmolzen, falls er eine Selbsterwärmung verursacht und ein Schmelzpunkt des Drahtmaterials überschritten wird, weil der Verdrahtungswiderstand des Drahtes (Aluminium oder Kupfer) hoch ist. Obwohl die Anzahl an Source-Bonddrähte 411, die mit der Source-Pad-Elektrode 403 zu verbinden sind, die auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 gebildet ist, erhöht wird oder der Durchmesser des Source-Bonddrahtes 411 erhöht wird, um den Verdrahtungswiderstand zu reduzieren, gibt es aus diesem Grund eine Grenze.
  • Entsprechend wird eine Bondung einer Metallzuleitung auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 anstelle des Drahtes der in 44 gezeigten Verdrahtungsstruktur angenommen. Eine solche Bondung wird nun unter Verwendung des Vergleichsbeispiels 1 (42) erklärt.
  • Bei der Leistungshalbleitereinrichtung 400A gemäß dem Vergleichsbeispiel 1 ist die Halleiterleistungsvorrichtung 401 durch eine Bondschicht unter einem Chip 404 elektrisch mit einer oberen Oberfläche einer Drain-Elektrodenstruktur 405 verbunden, die auf einer oberen Oberfläche des Isolationssubstrats 414 positioniert ist. Die Source-Pad-Elektrode 403 ist auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 gebildet und die Source-Elektrodenstruktur 406 und die Source-Pad-Elektrode 403, die das Isolationssubstrat 414 ausbilden, sind durch die Metallzuleitung 415 über die Bondschicht 416 auf dem Chip und die Bondschicht 417 auf der Source-Elektrodenstruktur verbunden.
  • Um den elektrischen Widerstand zu reduzieren, wird üblicherweise Kupfer oder Aluminium für die Metallzuleitung 415 verwendet. Jedoch beträgt der CTE von Kupfer näherungsweise 17 ppm/°C und beträgt der CTE von Aluminium näherungsweise 24 ppm/°C und daher sind beide größer als der CTE (3 bis 4 ppm/°C) von Si oder SiC der Halbleiterleistungsvorrichtung 401. Entsprechend wird aufgrund einer mechanischen Spannung, die durch den CTE-Unterschied in einer Umgebung einer wiederholten Abkühlung und Erwärmung ein Riss 418 der Bondschicht in der Bondschicht 416 auf dem Chip erzeugt (siehe 43(b)).
  • Falls, um einen solchen Riss zu verhindern, ein Metall mit geringer Wärmeausdehnung (zum Beispiel eine Fe-Ni-basierte Legierung, wie etwa Invar oder Kovar, eine Fe-Ni-Co-basierte Legierung, Wolfram, Molybdän oder dergleichen) für ein Material der Metallzuleitung 415 anstelle von Kupfer oder Aluminium verwendet wird, wird der Verdrahtungswiderstand hoch und daher kann ein gewünschter elektrischer Strom nicht fließen.
  • 43(a) zeigt eine andere schematische Querschnittsstruktur nahe der Halbleiterleistungsvorrichtung 401 der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform zeigt, auf die die vorliegende Technologie angewandt wird, und 43(b) zeigt eine andere schematische Querschnittsstruktur, die die Leistungshalbleitereinrichtung 400A gemäß dem Vergleichsbeispiel zeigt.
  • Da die Leistungshalbleitereinrichtung 400A gemäß dem Vergleichsbeispiel die Metallzuleitung 415 verwendet, die aus dem metallischen Einzelsubstanzmaterial geformt ist, wie in 43(b) gezeigt ist, wird ein Riss 418 der Bondschicht in der Bondschicht 416 auf dem Chip aufgrund einer mechanischen Spannung erzeugt, die durch einen CTE-Unterschied in einer Umgebung einer wiederholten Abkühlung und Erwärmung verursacht, und wird der Verdrahtungswiderstand dadurch erhöht.
  • Da die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, die Metallzuleitung 419 mit einer laminierten Struktur, wie in 43(a) gezeigt, verwendet, ist es auch in der Umgebung einer wiederholten Abkühlung und Erwärmung schwierig, einen Riss in der Bondschicht 416 auf dem Chip aufgrund einer mechanischen Spannung zu erzeugen, die durch den CTE-Unterschied verursacht wird.
  • Wie in 41 und 43(a) gezeigt, weist die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Halbleiterleistungsvorrichtung 401; eine Bondschicht 416 auf einem Chip, die auf einer oberen Oberfläche der Halbleiterleistungsvorrichtung 401 angeordnet ist; und eine Metallzuleitung 419, die auf einer oberen Oberfläche der Halbleiterleistungsvorrichtung 401 angeordnet ist und an die Bondschicht 416 auf dem Chip gebondet ist, wobei die Metallzuleitung 419 eine metallische laminierte (gestapelte) Struktur aufweist.
  • Zudem weist die Metallzuleitung 419 eine dreifach laminierte Struktur auf, die Folgendes aufweist: eine zweite Metallschicht 419b mit einem CTE zum Beispiel gleich oder kleiner als 5×10-6/°C; und eine erste Metallschicht 419a und eine dritte Metallschicht 419c, die die zweite Metallschicht 419b sandwichartig einschließen und einen CTE gleich oder größer als der CTE der zweiten Metallschicht 419b aufweisen.
  • Zudem kann die zweite Metallschicht 419b eine Fe-Ni-basierte oder Fe-Ni-Co-basierte Legierung aufweisen und die erste Metallschicht 419a und die dritte Metallschicht 419c können Kupfer, eine Kupferlegierung, Aluminium oder eine Aluminiumlegierung aufweisen.
  • Da die zweite Metallschicht 419b einen Widerstandswert höher als jener der ersten Metallschicht 19a und der dritten Metallschicht 419c aufweist, aber eine Stromleitungsfläche der Bondschicht 416, die auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 angeordnet ist, breiter ist, wobei die Dicke davon in der Stromleitungsrichtung dünn ist, kann sie in diesem Fall als ein leitfähiges Material verwendet werden.
  • Die Metallzuleitung 419 (419a / 419b / 419c) kann eine laminierte Struktur aus Cu / Invar/ Cu aufweisen und ein Dickenverhältnis von dieser kann innerhalb eines Bereichs von 1:0,5:1 bis 1:20:1 liegen.
  • Die Metallzuleitung 419 (419a / 419b / 419c) kann eine laminierte Struktur aus Cu / Invar / Cu aufweisen und ein Dickenverhältnis von dieser kann bevorzugt innerhalb eines Bereichs von 1:3:1 bis 1:10:1 liegen.
  • Die Metallzuleitung 419 kann durch einen Walzprozess gebildet werden.
  • Zudem weist, wie in 41 und 43(a) gezeigt, die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ein Isolationssubstrat 414 und eine Bondschicht 404 unter dem Chip auf dem Isolationssubstrat 414 auf, wobei die Halbleiterleistungsvorrichtung 401 über die Bondschicht 404 unter dem Chip auf dem Isolationssubstrat 414 angeordnet sein kann.
  • In diesem Fall kann das Isolationssubstrat 414 auch aus einem Isolationssubstrat (Schaltkreissubstrat) geformt sein, wie etwa einem Schaltkreissubstrat, das aus einem kontaktierten Körper aus Metall/Keramik/Metall geformt ist, z. B. einem Direktbondungskupfer(DBC)-Substrat, einem Direct-Brazed-Aluminum(DBA - direkt hartgelötetes Aluminium)-Substrat oder einem Active-Metal-Brazed(Active Metal Bond)(AMB)-Substrat.
  • Es wird im Grunde das gleiche Material als ein metallisches Material der Vorderoberflächenseitenelektrode und der Rückoberflächenseitenelektrode des Isolationssubstrats 414 verwendet. Zum Beispiel kann eine Cu/Al2O3/Cu-Struktur auf das DBC-Substrat angewandt werden, kann eine AI/AIN/AI-Struktur auf das DBA-Substrat angewandt werden und kann eine Cu/Si3N4/Cu-Struktur auf das AMB-Substrat angewandt werden. Jedoch unterscheiden sich eine Funktion der Vorderoberflächenseitenelektrode und eine Funktion der Rückoberflächenseite geringfügig voneinander. Die Vorderoberflächenseitenelektrode weist eine Funktion von Bondchips, Elektroden usw., eine Funktion als eine Positiv(P)-Seite-Leistungselektrode, eine Negativ(N)-Seite-Leistungselektrode und eine Ausgang(Out)-Seite-Leistungselektrode, die jeweils durch Schneiden der Struktur davon gebildet sind, usw. auf. Die Rückoberflächenseitenelektrode weist eine Funktion des Leitens von Wärme unterhalb auf, indem sie an einen Kühlungseinrichtung gebondet ist oder an einen Wärmeverteiler gebondet ist.
  • Zudem kann, wie in 41 gezeigt, die Vorderseitenoberfläche der Metallzuleitung 419 eine flache Oberfläche parallel zu dem Isolationssubstrat 414 aufweisen.
  • Die Bondschicht 416 auf dem Chip kann eine gebrannte Ag-Schicht oder eine gebrannte Cu-Schicht aufweisen. Die Dicke der gebrannten Ag-Schicht oder der gebrannten Cu-Schicht beträgt zum Beispiel näherungsweise 10 µm bis näherungsweise 100 µm. Die gebrannte Ag-Schicht oder die gebrannte Cu-Schicht kann durch Maskendruck oder ein Dispensverfahren gebildet werden.
  • Die Bondschicht 404 unter dem Chip kann eine gebrannte Ag-Schicht oder eine gebrannte Cu-Schicht auf die gleiche Weise wie die Bondschicht 416 auf dem Chip aufweisen. Die Bondschicht 417, die auf der Source-Elektrodenstruktur (Kupferfolie) 406 angeordnet ist, kann die gebrannte Ag-Schicht oder die gebrannte Cu-Schicht auf die gleiche Weise wie die Bondschicht 416 auf dem Chip aufweisen.
  • Die Metallzuleitung 419 wird auf der Halbleiterleistungsvorrichtung 401 und der Source-Elektrodenstruktur 406 montiert, die Metallschicht 419c und die Source-Elektrodenstruktur 406 werden gleichzeitig über die Bondschicht 416 auf dem Chip durch eine Festphasendiffusion durch einen Erwärmungs- und Druckbeaufschlagungsprozess gebondet und dadurch können die Metallschicht 419c und die Source-Pad-Elektrode 403 über die Bondschicht 417 auf der Elektrodenstruktur durch die Festphasendiffusion aneinander gebondet werden. Gleichzeitig können die Halbleiterleistungsvorrichtung 401 und die Drain-Elektrodenstruktur (Kupferfolie) 405 über die Bondschicht 404 unter dem Chip durch die Festphasendiffusion durch den Erwärmungs- und Druckbeaufschlagungsprozess aneinander gebondet werden. In diesem Fall beträgt bei dem Erwärmungs- und Druckbeaufschlagungsprozess zum Erwärmen und zur Druckbeaufschlagung eine Erwärmungsverarbeitungstemperatur zum Beispiel näherungsweise 300 °C bis näherungsweise 350 °C und beträgt ein angelegter Druck zum Beispiel näherungsweise 10 MPa bis näherungsweise 80 MPa.
  • Wie in 40 und 41 gezeigt, weist die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: ein Substrat 409; eine Drain-Elektrodenstruktur 405, eine Source-Elektrodenstruktur 406, eine Source-Signal-Elektrodenstruktur 407 und eine Gate-Signal-Elektrodenstruktur 408, die auf dem Substrat 409 angeordnet sind; eine Bondschicht 404 unter einem Chip, die auf der Drain-Elektrodenstruktur 405 angeordnet ist; eine Halbleiterleistungsvorrichtung 401, die auf der Bondschicht 404 unter dem Chip angeordnet ist und eine Source-Pad-Elektrode 403 und eine Gate-Pad-Elektrode 402 auf einer Vorderoberflächenseite von dieser aufweist; eine Bondschicht 416 auf einem Chip, die auf der Source-Pad-Elektrode 403 angeordnet ist; eine Bondschicht 417, die auf der Source-Elektrodenstruktur 406 angeordnet ist; und eine erste Metallzuleitung 419, die an die Bondschicht 417 auf der Source-Elektrodenstruktur und die Bondschicht 416 auf dem Chip gebondet ist, wobei die erste Metallzuleitung 419 eine metallische laminierte Struktur aufweist.
  • Zudem kann, wie in 40 und 41 gezeigt, die Leistungshalbleitereinrichtung 400 einen Source-Signal-Bonddraht 412, der zwischen der Source-Pad-Elektrode 403 und der Source-Signal-Elektrodenstruktur 407 verbunden ist, und einen Gate-Signal-Bonddraht 413, der zwischen der Gate-Pad-Elektrode und der Gate-Signal-Elektrodenstruktur 408 verbunden ist, aufweisen.
  • Der Source-Signal-Bonddraht 412 und der Gate-Signal-Bonddraht 413 können einen Kupferdraht, einen Aluminiumdraht oder einen Manteldraht einschließen und eine Ultraschallbondung kann an einem Ende von diese ausgeführt werden.
  • Zudem kann die Halbleiterleistungsvorrichtung 401 einen ΔTj-Leistungszyklus aufweisen, der gleich oder größer als 100 °C ist.
  • 45 ist eine schematische Querschnittsstruktur entlang der Linie V-V einer Planarmusterkonfiguration, die 40 entspricht, die die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform ist, auf die die vorliegende Technologie angewandt wird.
  • Wie in 45 gezeigt, weist die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Halbleiterleistungsvorrichtung 401; eine Bondschicht 416 auf einem Chip, die auf einer oberen Oberfläche der Halbleiterleistungsvorrichtung 401 angeordnet ist; und eine Metallzuleitung 420, die auf einer oberen Oberfläche der Halbleiterleistungsvorrichtung 401 angeordnet ist und an die Bondschicht 416 auf dem Chip gebondet ist, wobei die Metallzuleitung 420 eine metallische laminierte (gestapelte) Struktur aufweist.
  • Zudem weist die Metallzuleitung 420 eine dreifach laminierte Struktur auf, die Folgendes aufweist: eine zweite Metallschicht 420b mit einem CTE zum Beispiel gleich oder kleiner als 5×10-6/°C; und eine erste Metallschicht 420a und eine dritte Metallschicht 420c, die die zweite Metallschicht 420b sandwichartig einschließen und einen CTE gleich oder größer als der CTE der zweiten Metallschicht 420b aufweisen.
  • Zudem kann die zweite Metallschicht 420b eine Fe-Ni-basierte oder Fe-Ni-Co-basierte Legierung aufweisen und die erste Metallschicht 420a und die dritte Metallschicht 420c können Kupfer, eine Kupferlegierung, Aluminium oder eine Aluminiumlegierung aufweisen.
  • Die Metallzuleitung 420 kann eine laminierte Struktur aus Cu / Invar / Cu aufweisen und ein Dickenverhältnis von dieser kann innerhalb eines Bereichs von 1:0,5:1 bis 1:20:1 liegen.
  • Die Metallzuleitung 420 kann eine laminierte Struktur aus Cu / Invar / Cu aufweisen und ein Dickenverhältnis von dieser kann bevorzugt innerhalb eines Bereichs von 1:3:1 bis 1:10:1 liegen.
  • Die Metallzuleitung 420 kann durch einen Biegeprozess gebildet werden. Andere Konfigurationen sind die gleichen wie jene in 40 und 41 gezeigten.
  • (Fertigungsverfahren für die Metallzuleitung)
  • 46(a) zeigt einen Prozess des Vorbereitens der Metallschichten 419a (420a), 419b (420b), 419c (420c) in einem Fertigungsverfahren für die Metallzuleitungen 419, 420, die auf die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt werden. Des Weiteren zeigt 46(b) einen Prozess des Laminierens der Metallschichten 419a (420a), 419b (420b), 419c (420c), die in der Pfeilrichtung mit Druck zu beaufschlagen und zu walzen sind.
  • Des Weiteren zeigt 46(c) einen Prozess des Bildens einer gewünschten rechteckigen Form als Ergebnis des Walzens der laminierten Metallschichten 419a (420a), 419b (420b), 419c (420c). Des Weiteren zeigt 46(d) einen Prozess des Bildens einer gewünschten abgerundeten rechteckigen Form als Ergebnis des Walzens der laminierten Metallschichten 419a (420a), 419b (420b), 419c (420c).
  • Bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann eine Vorderseitenoberfläche der Metallschicht 419a (420a) in Abhängigkeit von einer beabsichtigten Verwendung durch den Walzprozess in einer flachen Form gebildet werden, wie in 46(c) und 46(d) gezeigt ist.
  • Alternativ dazu kann anstelle des Bildens der Metallschicht in einer gewünschten Form durch den Walzprozess nach dem Laminieren der Metallschicht ein Biegeprozess an der laminierten Schicht ausgeführt werden, so dass sie in einer gebogenen Form gebildet wird, während die Dicken der Metallzuleitungen 419, 420 immer noch fest sind, wie in 45 gezeigt ist.
  • Bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, liegt der Grund für das Laminieren der Metallzuleitungen 419, 420 darin, dass sie einen geringen elektrischen Widerstand und einen geringen CTE aufweisen sollen. In dem Fall des Verwendens einer einzigen Metallsubstanz mit einem niedrigen CTE wird ein elektrischer Widerstand erhöht und, wenn ein elektrischer Strom (zum Beispiel näherungsweise 80 A) angelegt wird, wird eine Temperatur des Metalls höher als eine Chiptemperatur und daher wird es unmöglich, den elektrischen Strom fließen zu lassen.
  • Bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform (ersten Ausführungsform), auf die die in 40 und 41 gezeigten vorliegende Technologie angewandt wird, gibt der Grund, warum die Metallzuleitung 419 unterschiedliche Dicken und Verhältnisse der Metallschichten 419a, 419b, 419c auf der Halbleiterleistungsvorrichtung 401, dem Teil der Source-Pad-Elektrode 403 und der Source-Elektrodenstruktur 406 aufweist, das Fertigungsverfahren wieder. Da die Metallschichten 419a, 419b, 419c mit dem gleichen Verhältnis laminiert werden und dann mittels einer Walzrolle in einer gewünschten Dicke gebildet werden, wird die Dicke in Abhängigkeit davon geändert, ob das Walzen durchgeführt wird oder nicht, aber das Laminierungsverhältnis selbst ändert sich kaum.
  • Anderseits gibt bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform (zweiten Ausführungsform), auf die die in 45 gezeigten vorliegende Technologie angewandt wird, der Grund, warum die Metallzuleitung 419 die gleiche Dicke und das gleiche Verhältnis der Metallschichten 419a, 419b, 419c auf der Halbleiterleistungsvorrichtung 401, dem Teil der Source-Pad-Elektrode 403 und der Source-Elektrodenstruktur 406 aufweist, das Fertigungsverfahren wieder. Bei der zweiten Ausführungsform wird die laminierte Schicht anstelle dessen, dass sie durch den Walzprozess, wie bei der ersten Ausführungsform, in einer gewünschten Form gebildet wird, durch den Biegeprozess in einer gewünschten Form gebildet.
  • Obwohl Druck von der oberen Oberfläche der Metallzuleitung 419 ausgeübt werden kann, um den Druck gleichzeitig auf die Bondschicht 416 auf dem Chip und die Bondschicht 417 auf der Source-Elektrodenstruktur unterhalb der Metallzuleitung 419 zu transferieren, ist dies bei der Leistungshalbleitereinrichtung 400 gemäß einer in 40 und 41 gezeigten Ausführungsform, auf die die vorliegende Technologie angewandt wird, nicht so flexibel. Bei der Leistungshalbleitereinrichtung 400 gemäß einer in 45 gezeigten Ausführungsform, auf die die vorliegende Technologie angewandt wird, ist es notwendig, die Bondschicht 416 auf dem Chip und die Bondschicht 417 auf der Source-Elektrodenstruktur einzeln mit Druck zu beaufschlagen, weil der Druck nicht gleichzeitig zu der Bondschicht 416 auf dem Chip und der Bondschicht 417 auf der Source-Elektrodenstruktur übertragen werden kann. Da sie durch Biegen gebildet wird und als Ganzes gedünnt werden kann, gibt es jedoch einen Vorteil, dass eine Flexibilität aufrechterhalten werden kann. Des Weiteren können die Kosten reduziert werden, falls die Metallzuleitung 420 angewandt wird.
  • (ΔTj-Leistungszyklustest)
  • Ein Strom fließt durch die Halbleiterleistungsvorrichtung und, wenn eine vorbestimmte Chiptemperatur erreicht wird, wird der Strom unterbrochen, um die Halbleiterleistungsvorrichtung abzukühlen. Eine solche Wiederholung wird als ein Leistungszyklustest (PCT: Power Cycle Test) bezeichnet. Die PCT-Lebensdauer ist die Anzahl an PCTs, bis ein vorbestimmter Änderungsanteil aufgrund einer Zunahme des Ein-Widerstands der Halbleiterleistungsvorrichtung, einer Zunahme der Chiptemperatur, einer Abnahme der Bondfläche, einer Zunahme des Verdrahtungswiderstands usw. nach dem Implementieren eines solchen PCT überschritten wird.
  • 47(a) zeigt ein schematisches Diagramm einer Änderung eines elektrischen Stroms Ic und einer Temperatur T in dem ΔTj-Leistungszyklustest der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
  • Wie in 47(a) gezeigt, ist der ΔTj-Leistungszyklustest ein Test, bei dem eine Übergangstemperatur in einer kurzen Zeitperiode relativ angehoben und abgesenkt wird, und dadurch kann eine Lebenszeit eines drahtgebondeten Teils usw. beurteilt werden.
  • Der Leistungszyklustest wiederholt eine elektrische Verbindung (EIN) und Trennung (AUS) der Leistungshalbleitereinrichtung, so dass der Chip erwärmt wird, wie in 47(a) gezeigt ist. Der ΔTj-Leistungszyklustest der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird wiederholt durchgeführt, zum Beispiel für 2 Sekunden bei Tj = 150 °C und bis die Abkühlungstemperatur dadurch, dass sie ausgeschaltet ist, erreicht wird (z. B. Tj = 50 °C, Aus-Zeit = 18 Sekunden).
  • (Thermischer Zyklustest)
  • 47(b) zeigt ein Beispiel für ein Temperaturprofil in einem thermischen Zyklustest in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Der thermische Zyklustest wird in der atmosphärischen Luft durchgeführt und wird in einem Bereich von minus 40 °C bis plus 150 °C durchgeführt. Die Periode von 1 Zyklus des thermischen Zyklus beträgt 80 Minuten und die Aufschlüsselung ist wie folgt: 30 Minuten bei -40 °C; 10 Minuten (Abkühlungszeit) von +150 °C bis -40 °C; 30 Minuten bei +150 °C; und 10 Minuten (Erwärmungszeit) von +150 °C bis -40 °C. Keine Charakteristikdegradation wird als Ergebnis des Messens eines Vorwärtsspannungsabfalls Vf und einer Rückwärtsdurchbruchspannung Vr für jede 100 Zyklen beobachtet.
  • Normalerweise wird, falls eine Degradation des gebondeten Teils beginnt, auch in einem thermischen Zyklustest oder dem Leistungszyklustest ein Widerstand erhöht und wird die Vorwärtsspannung Vf auch in dem Test des Leitens eines hohen elektrischen Vorwärtsstroms usw. geändert. Selbst wenn eine Degradation einschließlich einer Charakteristikdegradation auftritt, kann geschätzt werden, dass die Leistungszyklusfähigkeit hoch ist, falls eine Fortschritt der Degradation langsam ist.
  • Wie aus den Ergebnissen des oben erwähnten ΔTj-Leistungszyklustests und des thermischen Zyklustests bewiesen, wird die Bondfestigkeit zwischen den Metallzuleitungen 419, 420 und der Bondschicht 416 auf dem Chip der Leistungshalbleitereinrichtung ausreichend sichergestellt.
  • (Beziehung zwischen maximaler Normalspannung und CTE)
  • 48 zeigt eine Beziehung zwischen einer maximalen mechanischen Hauptspannung (Pa) und eines Koeffizienten der thermischen Ausdehnung (CTE) (ppm/°C) unter Verwendung eines Zuleitungselements als ein Parameter in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Als ein Zuleitungselement werden Cu, C1, K, C8 und SI angewandt. Hier verwendetes Cu ist eine Metallzuleitung aus einer einfachen Kupfersubstanz. K ist eine Metallzuleitung aus Kovar (Fe-29Ni-17Co-Legierung, der CTE beträgt 5 ppm/°C). C1 ist eine laminierte Metallzuleitung aus Cu / Invar / Cu mit einem Laminierungsverhältnis von 1:1:1. C8 ist eine laminierte Metallzuleitung aus Cu / Invar / Cu mit einem Laminierungsverhältnis von 1:8:1. SI ist eine Metallzuleitung aus Super-Invar (Fe-32Ni-5Co-Legierung, der CTE ist gleich oder kleiner als 1 ppm/°C). Der CTE von Invar (Fe-36Ni-Legierung) beträgt näherungsweise 2 ppm/°C.
  • Wie in 48 gezeigt, wird die maximale Normalspannung (Pa) reduziert, wenn das Zuleitungselement zu Cu, C1, K, C8, SI geändert wird, wird die maximale Normalspannung (Pa) im Vergleich zu Cu um näherungsweise 38 % in C8 (laminierte Metallzuleitung aus Cu / Invar / Cu) mit einem Laminierungsverhältnis von 1:8:1 reduziert. Wenn das Dickenverhältnis 1:8:1 beträgt, beträgt der CTE näherungsweise 3 ppm/°C und ist er der gleiche Grad wie der Wert von SiC. Andererseits sind Kovar und Super-Invar aufgrund ihres hohen Widerstands nicht zur Verwendung als Zuleitungsmaterialien geeignet.
  • Die maximale Normalspannung, die in der gebrannten Ag-Bondschicht erzeugt wird, ist als die maximale mechanische Spannung definiert, die auf die Hauptebene einer mechanischen Spannung bei einem gewissen Winkel θ wirkt. Zum Beispiel wird sie durch eine Simulation unter Verwendung eines Finite-Elemente-Verfahrens berechnet.
  • In dem Fall, dass Cu mit einem großen CTE für die Metallzuleitung verwendet wird, beträgt der CTE-Unterschied zwischen der Halbleiterleistungsvorrichtung (näherungsweise 3 ppm/(°C) in SiC) und dem Cu (näherungsweise 17 ppm/(°C)) 14 ppm/°C, tritt eine Verzerrung in der Bondschicht dazwischen aufgrund der Temperaturänderung auf und dadurch wird eine mechanische Spannung erzeugt. 48 ist ein Diagramm des Auftragens der Ergebnisse, die durch Simulieren der maximalen Normalspannung erhalten wurden, die in dem gebrannten Ag-Material erzeugt wird, wenn Zuleitungsmaterialien mit verschiedenen CTEs an die obere Oberfläche des SiC-Chips mit dem gebrannten Ag-Material gebondet werden. Als ein Bereich des Laminierungsverhältnisses von Cu / Invar / Cu ist es nicht auf 1:1:1 oder 1:8:1 beschränkt, sondern kann zum Beispiel innerhalb eines Bereichs von 1:0,5:1 bis 1:20:1 angewandt werden. Es kann bevorzugt innerhalb eines Bereichs von 1:31:1 bis 1:10:1 liegen.
  • (PCT-Lebenszeit der gebrannten Ag-Schicht in Abhängigkeit von Zuleitungsmaterialien)
  • 49 zeigt eine Beziehung zwischen dem CTE (ppm/°C) und einer Leistungszyklustest(Power Cycle Test)-Lebensdauer unter Verwendung des Zuleitungselements als der Parameter in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Wenn das Zuleitungselement zu Cu, C1, K, C8, SI geändert wird, wird der CTE (ppm/°C) verringert und wird daher eine Leistungszyklustest(PCT)-Lebensdauer länger. Jedoch sind, wie oben erwähnt, Kovar und Super-Invar aufgrund ihres hohen Widerstands nicht zur Verwendung als Zuleitungsmaterialien geeignet.
  • Falls der CTE des Zuleitungsmaterials groß ist, wird die in der Bondschicht erzeugte Spannung erhöht und daher wird die PCT-Lebenszeit verkürzt. Im Gegensatz dazu wird, falls der CTE aufgrund der Metallzuleitung reduziert wird, die auf die Halbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, angewandt wird, die in der Bondschicht erzeugte mechanische Spannung verringert und daher wird die PCT-Lebenszeit lang.
  • (Verdrahtungsstruktur mit geringer mechanischer Spannung durch Verwenden einer geschichteten Metallzuleitung)
  • Da eine einziges Metall mit einem niedrigen CTE die große Menge einer Selbsterwärmung aufweist, ist es nicht zur Verwendung als das Zuleitungsmaterial der Leistungshalbleitereinrichtung geeignet. Als das Zuleitungsmaterial der Leistungshalbleitereinrichtung ist ein Zuleitungsmaterial mit niedrigem CTE einschließlich einer hoch leitungsfähigen Schicht bevorzugt. Entsprechend wird das Zuleitungsmaterial der laminierten Struktur in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform angewandt, auf die die vorliegende Technologie angewandt wird.
  • 50 zeigt eine Beziehung zwischen einem Bondanteil von gebrannten Ag auf einem Chip (%) und der Leistungszykluszahl (Kilozyklus) unter Verwendung des Zuleitungselements als der Parameter in der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Als das Zuleitungselement werden Cu, C1 und C8 angewandt. Der Bondanteil von gebranntem Ag auf dem Chip ist ein Bondanteil der Bondschicht auf dem Chip (gebranntes Ag-Material) 416 für eine Bondung zwischen der Source-Pad-Elektrode 403 der oberen Oberfläche der Halbleiterleistungsvorrichtung 401 und der Metallzuleitung 419 (420).
  • Bei einem Konfigurationsbeispiel der Zuleitungsschicht in der Leistungshalbleitereinrichtung gemäß einem Beispiel, auf das die vorliegende Technologie angewandt wird, zeigt 51 (a) ein Beispiel (C8), bei dem das Verhältnis der Dicke der Cu/Invar/Cu-Struktur 1:8:1 beträgt, zeigt 51(b) ein Beispiel (C1), bei dem das Verhältnis der Dicke der Cu/Invar/Cu-Struktur 1:1:1 beträgt, und zeigt 51 (c) ein Beispiel für eine einzige Cu-Schicht. Die Schichtdicke jeder Zuleitungsschicht ist wie folgt: In C8, Cu: 0,084mm / Invar: 0,672 mm /Cu: 0,084mm; in C1, Cu: 0,084mm / Invar: 0,084 mm /Cu: 0,084mm; und in Cu, Cu: 0,25mm. Der synthetische CTE von C8 beträgt 3 ppm/°C, der synthetische CTE von C1 beträgt 10 ppm/°C und der synthetische CTE von Cu beträgt 17 ppm/°C.
  • 52 zeigt ein Beispiel für eine schematische Planarmusterkonfiguration eines SiC-MOSFET in dem 1-in-1-Modul einschließlich einer Interdigitalmetallzuleitung in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
  • Bei der Leistungshalbleitereinrichtung 450 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wie in 52 gezeigt, sind mehrere Chips (Halbleiterleistungsvorrichtungen Q) auf dem Keramiksubstrat 409 angeordnet und eine Metallzuleitung 419 ist in einer Interdigitalform auf Source-Pad-Elektroden SP auf der oberen Schicht der mehreren Chips (Halbleiterleistungsvorrichtungen Q) in einer Draufsicht angeordnet. Obwohl eine Veranschaulichung weggelassen ist, sind die Gate-Pad-Elektroden GP auf der oberen Oberfläche der mehreren Chips (Halbleiterleistungsvorrichtungen Q) elektrisch mit der Gate-Signal-Elektrodenstruktur, die auf der oberen Oberfläche des Keramiksubstrats 409 gebildet ist, mit dem Gate-Signal-Bonddraht verbunden. Die 4 Chips von SiC-MOSFETs sind bei dem Beispiel aus 52 darauf montiert.
  • Die Metallzuleitung 419 weist Folgendes auf: mehrere Metallzuleitungen 4191 , die auf der oberen Oberfläche der mehreren Chips (Halbleiterleistungsvorrichtungen Q) in einer Draufsicht angeordnet sind; und eine Metallzuleitung 4192 , die zum Binden der mehreren Metallzuleitungen 4191 ausgebildet ist.
  • Die Metallzuleitung 419 (4191 , 4192 ) weist eine laminierte Struktur ähnlich der in 40 und 41 gezeigten laminierten Struktur auf.
  • Zudem kann die Vorderseitenoberfläche der Metallzuleitung 419 (4191 , 4192 ) eine flache Oberfläche parallel zu dem Keramiksubstrat 409 aufweisen. Alternativ dazu kann die Metallzuleitung 419 (4191 , 4192 ) in einer Biegeprozessform gebildet sein. Andere Konfigurationen sind die gleichen wie jene in 40 und 41 gezeigten.
  • 53 zeigt ein anderes Beispiel für eine schematische Planarmusterkonfiguration eines SiC-MOSFET in dem 1-in-1-Modul einschließlich einer Interdigitalmetallzuleitung in einer Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird.
  • Wie in 53 gezeigt, weist die Leistungshalbleitereinrichtung 450 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: ein Substrat 409; eine Drain-Elektrodenstruktur 405 (D), eine Source-Elektrodenstruktur 406 (S), eine Source-Signal-Elektrodenstruktur 407 (SL) und eine Gate-Signal-Elektrodenstruktur 408 (GL), die auf dem Substrat 409 angeordnet sind; eine Bondschicht (404) unter einem Chip, die auf der Drain-Elektrodenstruktur 405 (D) angeordnet ist; mehrere Halbleiterleistungsvorrichtungen Q, die auf der Bondschicht (404) unter dem Chip angeordnet sind und eine Source-Pad-Elektrode SP und eine Gate-Pad-Elektrode GP bei einer Vorderoberflächenseite von dieser aufweisen; eine Bondschicht (416) auf einem Chip, die auf der Source-Pad-Elektrode SP angeordnet ist; eine Bondschicht (417) auf der Source-Elektrodenstruktur, die auf der Source-Elektrodenstruktur 406 (S) angeordnet ist; und eine Metallzuleitung 419 (4191 , 4192 ), die an die Bondschicht (417) auf der Source-Elektrodenstruktur und die Bondschicht (416) auf dem Chip gebondet ist, wobei die Metallzuleitung 419 (4191 , 4192 ) eine metallische laminierte Struktur aufweist.
  • Zudem weist die Leistungshalbleitereinrichtung 450, wie in 53 gezeigt, Folgendes auf: eine Bondschicht (404: nicht veranschaulicht) unter einem Chip, die auf der Drain-Elektrodenstruktur 405 (D) angeordnet ist; und mehrere Dioden DI, die auf der Bondschicht (404) unter dem Chip angeordnet sind und die eine Kathodenelektrode K auf der Rückoberflächenseite davon aufweisen und eine Anodenelektrode A auf der Vorderoberflächenseite davon aufweisen.
  • Zudem weist die Leistungshalbleitereinrichtung 450, wie in 53 gezeigt, Folgendes auf: einen Source-Signal-Bonddraht 412, der zwischen der Source-Pad-Elektrode SP und der Source-Signal-Elektrodenstruktur 407 (SL) verbunden ist; und einen Gate-Signal-Bonddraht 413, der zwischen der Gate-Pad-Elektrode GP und der Gate-Signal-Elektrodenstruktur 408 (GL) verbunden ist.
  • Bei der Leistungshalbleitereinrichtung 450 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wie in 53 gezeigt, sind mehrere Halbleiterleistungsvorrichtungen Q (Chips) und mehrere Dioden (DI) Chips auf dem Keramiksubstrat 409 angeordnet und ist eine Metallzuleitung 419 in einer Interdigitalform auf Source-Pad-Elektroden SP auf der oberen Oberfläche der mehreren Halbleiterleistungsvorrichtungen Q (Chips) und der mehreren Dioden (Chips) in einer Draufsicht angeordnet.
  • Die Metallzuleitung 419 weist Folgendes auf: mehrere Metallzuleitungen 4191 , die auf der oberen Oberfläche der mehreren Halbleiterleistungsvorrichtungen Q (Chips) und der mehreren Dioden DI (Chips) in einer Draufsicht angeordnet sind; und eine Metallzuleitung 4192 , die zum Binden der mehreren Metallzuleitungen 4191 ausgebildet ist. Die Metallzuleitung 4191 , die auf der oberen Oberfläche der Halbleiterleistungsvorrichtung Q angeordnet ist, weist eine Form auf, die in zwei Gabelungen mit Bezug auf das Source-Elektrodenpad SP separiert ist.
  • Die Metallzuleitung 419 (4191 , 4192 ) weist eine laminierte Struktur ähnlich der in 40 und 41 gezeigten laminierten Struktur auf.
  • Zudem kann die Vorderseitenoberfläche der Metallzuleitung 419 (4191 , 4192 ) eine flache Oberfläche parallel zu dem Keramiksubstrat 409 aufweisen. Alternativ dazu kann die Metallzuleitung 419 (4191 , 4192 ) in einer Biegeprozessform gebildet sein. Andere Konfigurationen sind die gleichen wie jene in 40 und 41 gezeigten.
  • Bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewendet wird, zeigt 54 eine schematische Planarmusterkonfiguration vor dem Bilden einer Vergussharzschicht 4115 und zeigt 56 eine schematische Vogelperspektivkonfiguration nach dem Bilden der Vergussharzschicht 4115. Die Leistungshalbleitereinrichtung kann mit der Vergussharzschicht 4115 spritzgepresst werden. Zudem zeigt 55 ein Seitenansichtsdiagramm nahe dem Chip, das aus der Richtung VIIA-VIIA in 54 beobachtet wird.
  • Wie in 54 gezeigt, sind 2 Chips der MOSFETs Q1, Q4 jeweils parallel angeordnet und sind 2 Chips der Dioden DI1, DI4 ebenfalls jeweils parallel angeordnet. Die Dioden DI1, DI4 sind jeweils umgekehrt parallel zwischen D1 und S1 und zwischen D4 und S4 der MOSFETs Q1, Q4 verbunden. Außerdem können die Dioden DI1, DI4 alternierend mit Bezug aufeinander angeordnet sein, so dass sie nahe den MOSFETs Q1, Q4 sind.
  • Wie in 54 und 56 gezeigt, weist die Leistungshalbleitereinrichtung 500 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite des keramischen Substrats 409 angeordnet sind, das mit der Vergussharzschicht 4115 bedeckt ist; einen Gate-Anschluss GT1 und einen Source-Sense-Anschluss SST1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; einen Ausgangsanschluss O, der bei einer dritten Seite gegenüber der ersten Seite angeordnet ist; und einen Gate-Anschluss GT4 und einen Source-Sense-Anschluss SST4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt. Bei der vorliegenden Ausführungsform sind, wie in 54 gezeigt, der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit der Signalverdrahtungsstruktur GL1 für ein Gate und der Signalverdrahtungsstruktur SL1 für eine Source in dem MOSFET Q1 verbunden; und der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 sind mit der Signalverdrahtungsstruktur GL4 für ein Gate und der Signalverdrahtungsstruktur SL4 für eine Source in dem MOSFET Q4 verbunden.
  • Ein Gate-Signal-Bonddraht und ein Source-Signal-Bonddraht sind von den MOSFETs Q1, Q4 zu den Gate-Signal-Elektrodenstrukturen GL1, GL4 bzw. den Source-Signal-Elektrodenstrukturen SL1, SL4 hin verbunden. Zudem sind die Gate-Anschlüsse GT1 und GT4 und die Source-Sense-Anschlüsse SST1 und SST4 zur externen Extraktion durch Löten usw. mit den Gate-Signal-Elektrodenstrukturen GL1 und GL4 und den Source-Sense-Signal-Elektrodenstrukturen SL1 und SL4 verbunden.
  • Der Positivseitenleistungsanschluss P und der Negativseitenleistungsanschluss N und die Gate-Anschlüsse GT1, GT4 und die Source-Sense-Anschlüsse SST1, SST4 zur externen Extraktion können zum Beispiel aus Cu gebildet sein.
  • Das keramische Substrat 409 kann zum Beispiel aus Al2O3, AIN, SiN, AlSiC oder SiC gebildet sein, wovon wenigstens die Oberfläche eine Isolation ist.
  • Wie in 45 gezeigt, weist die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Drain-Elektrodenstruktur 405 (D1); Halbleiterleistungsvorrichtungen Q1, DI1, die auf der Drain-Elektrodenstruktur 405 (D1) angeordnet sind; mehrere Metallzuleitungen 41911 , die elektrisch mit den Halbleiterleistungsvorrichtungen Q1, DI1 verbunden sind; und eine Metallzuleitung 4191 , die zum Binden der mehreren Metallzuleitungen 41911 ausgebildet ist. Die Metallzuleitungen 41911 , 4191 , die hier offenbart ist, weist in einer Draufsicht eine Interdigitalform auf. Wie in 54 gezeigt, weist die Leistungshalbleitereinrichtung 400 zudem Folgendes auf: eine Drain-Elektrodenstruktur D4; Halbleiterleistungsvorrichtungen Q4, DI4, die auf der Drain-Elektrodenstruktur D4 angeordnet sind; mehrere Metallzuleitungen 41941 , die jeweils elektrisch mit den Halbleiterleistungsvorrichtungen Q4, DI4 verbunden sind, und eine Metallzuleitung 4194 , die zum Binden der mehreren Metallzuleitungen 41941 ausgebildet ist. Die Metallzuleitungen 41941 , 4194 , die hier offenbart ist, weist in einer Draufsicht eine Interdigitalform auf. Die Drain-Elektrodenstruktur D4 ist elektrisch mit der Source-Elektrodenstruktur 406 (S1) gemein.
  • Die Metallzuleitungen 41911 , 4191 , 41941 , 4194 weisen eine laminierte Zuleitungsstruktur auf. Eine Struktur, bei der eine obere Oberfläche von dieser planarisiert ist, kann als die laminierte Zuleitungsstruktur bereitgestellt werden. Alternativ dazu wird sie als Verwendung hauptsächlich einem Biegeprozess unterzogen.
  • 57 ist ein schematische Planarmusterkonfiguration eines Hauptteils der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Zudem zeigt 58 eine schematische Querschnittsstruktur entlang der Linie VIII-VIII aus 57, und 59 zeigt eine schematische Querschnittsstruktur entlang der Linie IX-IX aus 57.
  • Wie in 57 bis 59 gezeigt, weist die Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Source-Signal-Metallzuleitung (dritte Metallzuleitung) 426, die elektrisch mit der Metallzuleitung 419 verbunden ist und auf der Source-Signal-Elektrode 407 angeordnet ist; und eine Gate-Metallzuleitung (zweite Metallzuleitung) 424, die elektrisch mit der Gate-Pad-Elektrode 402 verbunden ist und auf der Gate-Signal-Elektrodenstruktur 408 angeordnet ist.
  • Die Gate-Metallzuleitung 424 ist über eine Lötschicht 425 unter der Gate-Metallzuleitung an die Gate-Signal-Elektrodenstruktur 408 gebondet. Die Source-Signal-Metallzuleitung 426 ist über eine Lötschicht 427 unter der Source-Signal-Metallzuleitung an die Source-Signal-Elektrodenstruktur 407 gebondet.
  • Eine Zusammenbauverbindung zwischen der Metallzuleitung 419 und der Gate-Metallzuleitung 424 kann über den Isolationsteil 421 durchgeführt werden. In diesem Fall weist der Isolationsteil 421 ein epoxidbasiertes Harz oder ein silikonbasiertes Harz auf.
  • Zudem können die Gate-Metallzuleitung (zweite Metallzuleitung) 424 und die Source-Signal-Metallzuleitung (dritte Metallzuleitung) 426 ein beliebiges von Cu, AI oder CuMo aufweisen.
  • Außerdem kann die Source-Signal-Metallzuleitung 426 das gleiche Material wie jenes der Metallzuleitung 419 aufweisen. Andere Konfigurationen und Materialien sind die gleichen wie jene in 40 und 41 gezeigten.
  • Bei der Leistungshalbleitereinrichtung 400 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, können der Source-Signal-Bonddraht und der Gate-Signal-Bonddraht beseitigt werden, indem eine solche Metallzuleitungsstruktur (420, 424, 426) angenommen wird.
  • 60 zeigt eine schematische Planarmusterkonfiguration vor dem Bilden einer Harzschicht 4115 in einem 2-in-1-Modul, welches die Leistungshalbleitereinrichtung 500 gemäß einer Ausführungsform ist, auf die die vorliegende Technologie angewandt wird. Zudem ist eine schematische Vogelperspektivansichtskonfiguration nach dem Bilden der Harzschicht 4115 ähnlich gezeigt wie 56, falls eine Anordnung des Gate-Anschlusses GT1 und des Source-Sense-Anschlusses SST1 und des Gate-Anschlusses GT4 und des Source-Sense-Anschlusses SST4 geändert wird. Zudem wird bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, eine Schaltkreiskonfiguration des der 60 entsprechenden 2-in-1-Moduls, auf das ein SiC-MOSFET als Halbleiterleistungsvorrichtung angewandt ist, ähnlich gezeigt wie die Konfiguration aus 33. Jedoch sind die Dioden DI1 und DI4 in 60 weggelassen.
  • Die Leistungshalbleitereinrichtung 500 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist eine Konfiguration eines Moduls mit der eingebauten Halbbrücke auf, bei der zwei MOSFETs Q1 und Q4 in einem Modul eingebaut sind.
  • 60 zeigt ein Beispiel eines 4-Chip-MOSFETs Q1 und 4-Chip-MOSFETs Q4, die jeweils parallel zueinander angeordnet sind.
  • Ähnlich zu 56 weist die Leistungshalbleitereinrichtung 500 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite des keramischen Substrats 409 angeordnet sind, das mit der Harzschicht 4115 bedeckt ist; einen Gate-Anschluss GT1 und einen Source-Sense-Anschluss SST1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; einen Ausgangsanschluss O, der bei einer dritten Seite gegenüber der ersten Seite angeordnet ist; und einen Gate-Anschluss GT4 und einen Source-Sense-Anschluss SST4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt. Bei dieser Ausführungsform sind, wie in 60 gezeigt, der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit der Gate-Signal-Elektrodenstruktur GL1 und der Source-Signal-Elektrodenstruktur SL1 in dem MOSFET Q1 verbunden; und der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 sind mit der Gate-Signal-Elektrodenstruktur GL4 und der Source-Signal-Elektrodenstruktur SL4 in dem MOSFET Q4 verbunden.
  • Wie in 60 gezeigt, sind die Gate-Metallzuleitungen 4241 , 4244 und die Source-Signal-Metallzuleitungen 4261 , 4264 zu den Gate-Signal-Elektrodenstrukturen GL1, GL4 bzw. den Source-Sense-Signal-Elektrodenstrukturen SL1, SL4 hin verbunden, die jeweils auf dem Signalsubstrat 41241 , 41244 verbunden sind. Zudem sind die Gate-Anschlüsse GT1, GT4 und SST1, SST4 zur externen Extraktion durch Löten usw. mit den Gate-Signal-Elektrodenstrukturen GL1, GL4 und den Source-Sense-Signal-Elektrodenstrukturen SL1, SL4 verbunden.
  • Wie in 60 gezeigt, sind die Signalsubstrate 41241 , 41244 durch Löten usw. auf dem Keramiksubstrat 409 verbunden.
  • Bei dem in 60 gezeigten Beispiel sind die Sources S1, S4 in 4 Chips der MOSFETs Q1, Q4, die parallel angeordnet sind, jeweils gemeinsam mit den Source-Metallzuleitungen 4191 (S1), 4194 (S4) verbunden.
  • Der Positivseitenleistungsanschluss P und der Negativseitenleistungsanschluss N und die Gate-Anschlüsse GT1, GT4 und SST1, SST4 zur externen Extraktion können zum Beispiel aus Cu gebildet sein.
  • Die Signalsubstrate 41241 und 41244 können durch Aufnehmen eines Keramiksubstrats gebildet werden. Das keramische Substrat kann zum Beispiel durch Aufnehmen von Al2O3, AIN, SiN, AlSiC oder SiC gebildet werden, wovon wenigstens die Oberfläche eine Isolation ist.
  • Hauptverdrahtungsleiter (Elektrodenstrukturen) 4321 , 4324 , 432n können zum Beispiel durch Aufnehmen von Cu, AI usw. gebildet werden.
  • Die Source-Metallzuleitungen 4191 (S1), 4194 (S4), die jeweils mit den Sources S1, S4 der MOSFETs Q1, Q4 verbunden sind, weisen eine laminierte Struktur einschließlich der Metallschichten 419a, 419b, 419c auf die gleiche Weise wie die Konfiguration aus 40 und 41 auf.
  • Die Gate-Metallzuleitungen 4241 , 4244 und die Source-Signal-Metallzuleitungen 4261 , 4264 kann zum Beispiel durch Aufnehmen von AI, AICu usw. gebildet werden.
  • Bei der Halbleitereinrichtung 500 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, sind 4 Chips der MOSFETs Q1 über die Bondschicht 404 unter dem Chip auf dem Hauptverdrahtungsleiter (Elektrodenstruktur) 4321 angeordnet. Gleichermaßen sind 4 Chips der MOSFETs Q4 über die Bondschicht 404 unter dem Chip auf dem Hauptverdrahtungsleiter (Elektrodenstruktur) 4324 angeordnet.
  • Insbesondere weist, wie in 60 gezeigt, ein Hauptteil der Halbleitereinrichtung 500 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: ein Keramiksubstrat 409; eine Source-Elektrodenstruktur 432n , eine Drain-Elektrodenstruktur 4321, 4324 , Source-Signal-Elektrodenstrukturen SL1, SL4 und Gate-Signal-Elektrodenstrukturen GL1, GL4, die jeweils auf dem Keramiksubstrat 409 angeordnet sind; Halbleitervorrichtungen Q1, Q4, die jeweils auf den Drain-Elektrodenstrukturen 4321, 4324 angeordnet sind, wobei die Halbleitervorrichtungen Q1, Q4 jeweils eine Source-Pad-Elektrode (403) und eine Gate-Pad-Elektrode (402) bei einer Vorderoberflächenseite aufweisen; Source-Metallzuleitungen 4191 (S1), 4194 (S4), die an die Source-Elektrodenstruktur 432n , die Drain-Elektrodenstruktur 4324 bzw. die Source-Pad-Elektrode (403) gebondet sind; und Gate-Metallzuleitungen 4241 , 4244 , die an die Gate-Pad-Elektrode (402) gebondet sind. Da die Drain-Elektrodenstruktur 4324 auch als eine Source-Elektrode der Halbleiterleistungsvorrichtung Q1 dient, während die Drain-Elektrodenstruktur 4324 eine Drain-Elektrode der Halbleiterleistungsvorrichtung Q4 ist, ist die Drain-Elektrodenstruktur 4324 mit den Source-Metallzuleitungen 4191 (S1) verbunden.
  • Wie in 60 gezeigt, weist die Halbleitereinrichtung 500 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Source-Signal-Metallzuleitungen 4261 , 4264 , die elektrischen mit den Source-Metallzuleitungen 4191 (S1), 4194 (S4) verbunden sind und auf den Source-Signal-Elektrodenstrukturen SL1, SL4 angeordnet sind; und Gate-Metallzuleitungen 4241 , 4244 , die elektrisch mit der Gate-Pad-Elektrode verbunden sind und auf den Gate-Signal-Elektrodenstrukturen GL1, GL4 angeordnet sind. Eine Zusammenbauverbindung zwischen den Gate-Metallzuleitungen 4241 , 4244 und den Source-Metallzuleitungen 4191 (S1), 4194 (S4) wird über den Isolationsteil 421 durchgeführt. In dieser Zeichnung ist der Isolationsteil (421) nicht veranschaulicht.
  • Die Gate-Metallzuleitungen 4241 , 4244 sind jeweils über die Lötschicht (425) unter der Gate-Metallzuleitung an die Gate-Signal-Elektrodenstrukturen GL1, GL4 gebondet.
  • Die Source-Signal-Metallzuleitung 4261 , 4264 sind jeweils über die Lötschicht (427) unter der Source-Signal-Metallzuleitung an die Source-Signal-Elektrodenstrukturen SL1 SL4 gebondet.
  • Außerdem können die Source-Signal-Metallzuleitungen 4261 , 4264 das gleiche Material wie die Source-Metallzuleitungen 4191 (S1), 4194 (S4) aufweisen. Andere Konfigurationen und Materialien sind die gleichen wie jene in 40 und 41 gezeigten.
  • Bei der Leistungshalbleitereinrichtung 500 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, können der Source-Signal-Bonddraht und der Gate-Signal-Bonddraht beseitigt werden, indem eine solche Metallzuleitungsstruktur ((4191 , 4194 ), (4241 , 4244 ), (4261 , 4264 )) angenommen wird.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die zuverlässige Leistungshalbleitereinrichtung bereitgestellt werden, wobei der Verdrahtungswiderstand reduziert ist und die mechanische Spannung, die in der Bondschicht auf dem Chip produziert wird, ebenfalls reduziert ist, und die Degradationsgeschwindigkeit des gebondeten Teils aufgrund der mechanischen Spannung durch die Wiederholung von Abkühlung und Erwärmung, wie etwa durch einen Leistungszyklus, kann verlangsamt werden.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die Leistungshalbleitereinrichtung bereitgestellt werden, die zum Verbessern der Leistungszyklusfähigkeit in der Lage ist.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die Leistungshalbleitereinrichtung bereitgestellt werden, die dazu in der Lage ist, eine Zuverlässigkeit von dieser durch Reduzieren der thermischen Spannung zu der Bondschicht zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, und Reduzieren des Widerstands der Metallzuleitung zu verbessern.
  • 61 ist eine schematische Planarmusterkonfiguration eines Hauptteils der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und 61(b) zeigt eine schematische Querschnittsstruktur entlang der Linie X-X aus 61(a). Die Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, entspricht einem schematischen Konfigurationsbeispiel vor dem Versiegeln des 1-in-1-Moduls, auf der dem SiC-MOSFET montiert ist. In 61 bis 71 ist die Veranschaulichung einer Harzschicht und von Metallzuleitungen, die von der Harzschicht freigelegt sind, weggelassen.
  • Wie in 61(a) und 61(b) gezeigt, weist die Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Halbleiterleistungsvorrichtung 1; und eine Bondschicht 615 auf dem Chip, die auf der Source-Pad-Elektrode 3 auf einer oberen Oberfläche der Halbleiterleistungsvorrichtung 1 angeordnet ist und eine Source-Pad-Elektrode 3 und eine unten erwähnte (Innen-) Metallzuleitung 617 verbindet. Die Bondschicht 615 auf dem Chip fungiert als eine leitfähige Schutzschicht (615) auf dem Chip zum Schützen der Source-Pad-Elektrode 3 vor einem Laserlicht. Eine Metallzuleitung 617, die an die Bondschicht 615 auf dem Chip zu bonden ist, ist auf einer oberen Oberfläche der Bondschicht 615 auf dem Chip angeordnet. Schweißen durch ein Laserlicht bondet zwischen der Metallzuleitung 617 und der Bondschicht 615 auf dem Chip. Das Laserlichtschweißen kann Punktschweißen sein.
  • Zwischen der Metallzuleitung 617 und der Bondschicht 615 auf dem Chip wird ein geschmolzener wiedererstarrter Teil 624, der durch Wiedererstarren eines abgekühlten Metalls gebildet wird, das erhalten wird, indem ein Metall der Metallzuleitung 617 und das Metall der Bondschicht 615 auf dem Chip durch Schweißen durch das Laserlicht geschmolzen werden, um vermischt zu werden, bereitgestellt und die Metallzuleitung 617 ist über den geschmolzenen wiedererstarrten Teil 624 elektrisch mit der Source-Pad-Elektrode 3 verbunden.
  • Da die Metallzuleitung 617 mit dem Laserlicht aus der Oberflächenrichtung der Halbleiterleistungsvorrichtung 1 in einer Draufsicht bestrahlt wird, ist als eine Querschnittsform der Bondschicht 615 auf dem Chip eine Draufsichtfläche eines geschmolzenen Teils das Maximum in der Metallzuleitung und wird graduell reduziert, so dass sie bei einer Zwischentiefe der Bondschicht 615 auf dem Chip verschwindet.
  • Die Metallzuleitung 617 kann ein beliebiges von Kupfer, einer Kupferlegierung, Aluminium, einer Aluminiumlegierung, einer Fe-Ni-basierten Legierung oder einer Fe-Ni-Co-basierten Legierung aufweisen. In dem geschmolzenen wiedererstarrten Teil 624 kann eine Legierung zwischen einem Metall der Metallzuleitung 617 und einem Metall der Bondschicht 615 auf dem Chip teilweise gebildet werden. Ein in einer Draufsicht zentraler Teil des geschmolzenen wiedererstarrten Teils 624 ist infolge der geschmolzenen Wiedererstarrung möglicherweise nicht mit der oberen Oberfläche der Metallzuleitung 617 bündig.
  • Wie in 61(a) und 61(b) gezeigt, weist die Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ein Isolationssubstrat 614 und eine Bondschicht 604 unter dem Chip auf dem Isolationssubstrat 614 auf, wobei die Halbleiterleistungsvorrichtung 1 über die Bondschicht 604 unter dem Chip auf dem Isolationssubstrat 614 angeordnet sein kann.
  • In diesem Fall kann das Isolationssubstrat 614 auch aus einem Isolationssubstrat (Schaltkreissubstrat) geformt sein, wie etwa einem Schaltkreissubstrat, das aus einem kontaktierten Körper aus Metall/Keramik/Metall geformt ist, z. B. einem Direktbondungskupfer(DBC)-Substrat, einem Direct-Brazed-Aluminum(DBA)-Substrat oder einem Active-Metal-Brazed(Active Metal Bond)(AMB)-Substrat. Die metallischen Materialien der hinteren Elektrodenstruktur 610 sind im Wesentlichen die gleichen wie die metallischen Materialien der Oberflächenelektrodenstruktur (605, 606, 607, 608) des Isolationssubstrats 614. Zum Beispiel kann eine Cu/Al2O3/Cu-Struktur auf das DBC-Substrat angewandt werden, kann eine AI/AIN/AI-Struktur auf das DBA-Substrat angewandt werden und kann eine Cu/Si3N4/Cu-Struktur auf das AMB-Substrat angewandt werden. Jedoch unterscheiden sich eine Funktion der Oberflächenelektrodenstruktur und eine Funktion der hinteren Elektrodenstruktur geringfügig voneinander. Die Oberflächenelektrodenstruktur weist eine Funktion von Bondchips, Elektroden usw., eine Funktion als eine Positiv(P)-Seite-Leistungselektrode, eine Negativ(N)-Seite-Leistungselektrode und eine Ausgang(Out)-Seite-Leistungselektrode, die jeweils durch Schneiden der Struktur davon gebildet sind, usw. auf. Die hintere Elektrodenstruktur weist eine Funktion des Leitens von Wärme unterhalb auf, indem sie an einen Kühlungseinrichtung gebondet ist oder an einen Wärmeverteiler gebondet ist.
  • Wie in 61(a) und 61(b) gezeigt, weist die Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: ein Substrat 609; eine Drain-Elektrodenstruktur 605, eine Source-Elektrodenstruktur 606, eine Source-Signal-Elektrodenstruktur 607 und eine Gate-Signal-Elektrodenstruktur 608, die auf dem Substrat 609 angeordnet sind; eine Bondschicht 604 unter einem Chip, die auf der Drain-Elektrodenstruktur 605 angeordnet ist; eine Halbleiterleistungsvorrichtung 601, die auf der Bondschicht 604 unter dem Chip angeordnet ist und eine Source-Pad-Elektrode 603 und eine Gate-Pad-Elektrode 602 auf einer Vorderoberflächenseite von dieser aufweist; eine leitfähige Bondschicht 615 auf dem Chip, die auf der Source-Pad-Elektrode 603 angeordnet ist und die Source-Pad-Elektrode 603 schützt; und eine Metallzuleitung 617, die an die Source-Elektrodenstruktur 606 und die Bondschicht 615 auf dem Chip gebondet ist. Schweißen durch ein Laserlicht bondet zwischen der Metallzuleitung 617 und der Bondschicht 615 auf dem Chip und zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606.
  • Zudem kann die Leistungshalbleitereinrichtung 650 einen Source-Signal-Bonddraht 611, der zwischen der Source-Pad-Elektrode 603 und der Source-Signal-Elektrodenstruktur 607 verbunden ist, und einen Gate-Signal-Bonddraht 612, der zwischen der Gate-Pad-Elektrode 602 und der Gate-Signal-Elektrodenstruktur 608 (GL) verbunden ist, aufweisen.
  • Zwischen der Metallzuleitung 617 und der Bondschicht 615 auf dem Chip ist ein geschmolzener wiedererstarrter Teil 624, der durch Schweißen mit einem Laserlicht gebildet ist, bereitgestellt und die Metallzuleitung 617 ist über den geschmolzenen wiedererstarrten Teil 624 elektrisch mit der Source-Pad-Elektrode 603 verbunden. Zudem ist zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 ein geschmolzener wiedererstarrter Teil 621, der durch Schweißen mit einem Laserlicht gebildet ist, bereitgestellt und die Metallzuleitung 617 ist über den zweiten geschmolzenen wiedererstarrten Teil 621 elektrisch mit der Source-Elektrodenstruktur 606 verbunden.
  • Zudem weisen die Bondschicht 615 auf dem Chip und die Bondschicht 604 unter dem Chip zum Beispiel eine Metallisches-Teilchen-Bondschicht auf. In diesem Fall ist die Metallisches-Teilchen-Bondschicht durch Tempern einer Pastenschicht, die leitfähige Teilchen enthält, oder eines plattenförmigen gebrannten Metalls gebildet. Die leitfähigen Teilchen der Pastenschicht sind metallische feine Teilchen und die Paste zum Bilden der Pastenschicht ist durch Dispergieren metallischer feiner Teilchen in einem vorbestimmten Lösungsmittel mit einer erforderlichen Konzentration gebildet. Andererseits ist der Perimeter von Ag- oder Cu-Teilchen mit einem Oxidfilm bedeckt und das plattenförmige gebrannte Material wird durch Druckbefeuerung während einer Reduktion gesintert. Das metallische feine Teilchen kann ein beliebiges eines Silberteilchens, eines Kupferteilchens, eines Goldteilchens, eines Nickelteilchens oder dergleichen sein. Entsprechend weisen die Bondschicht 615 auf dem Chip und die Bondschicht 604 unter dem Chip eine beliebige einer gebrannten Ag-Schicht, einer gebrannten Cu-Schicht, einer gebrannten Au-Schicht, einer gebrannten Ni-Schicht oder eine Mischung davon auf.
  • Das vorbestimmte Lösungsmittel kann ein beliebiges von Terpineol, Tetradecan, Terpineol, Petroleum oder eine Mischungszusammensetzung davon sein. Zudem kann als die Mischungszusammensetzung eine Kombination aus wenigstens Terpineol, Tetradecan, Terpineol oder Petroleum eingesetzt werden. Zudem kann ein Gemisch aus α-Terpineol, β-Terpineol oder γ-Terpineol als Terpineol eingesetzt werden.
  • Zum Beispiel wird eine Ag-Partikelpaste als eine Art der Paste, die die leitfähigen Teilchen enthält, erhalten, indem Ag-Partikel mit einem Teilchendurchmesser von näherungsweise 1 µm bis näherungsweise 50 µm in ein vorbestimmtes Lösungsmittel vermischt werden. Als ein solches Lösungsmittel wird zum Beispiel ein polares Lösungsmittel, wie etwa Terpineol, ein kohlenwasserstoffbasiertes Lösungsmittel, wie etwa Tetradecan, ein wässriges Lösungsmittel, ein ketonbasiertes Lösungsmittel oder dergleichen eingesetzt.
  • Der Ag-Partikel weist die Konfiguration auf, bei der die Vorderseitenoberfläche des Ag-Partikels als ein Kern durch die Hülle (organische Hülle) bedeckt, die die organische Verbindung oder dergleichen formt. Folglich kann die Dispergierbarkeit in dem Lösungsmittel verbessert werden und kann eine Oxidation des Ag-Partikels verhindert werden. Zudem kann die Dichte der Ag-Partikel erhöht werden und kann die Verdichtung der Metallischer-Partikel-Bondschicht als ein gesinterter Körper verbessert werden, indem die Pastenschicht, die aus der Ag-Partikel-Paste besteht, in einem vorhergehenden Prozess vor dem Durchführen der Temperbehandlung mit Druck beaufschlagt oder erwärmt wird und die Hülle zerbrochen wird.
  • Die Dicke der Bondschicht 615 auf dem Chip ist bevorzugt so dick wie möglich. Da jedoch, falls sie dick ist, Risse wahrscheinlich auftreten, wenn das gebrannte Metall gebrannt wird, und eine Widerstandskomponente erhöht wird, beträgt die Dicke wünschenswerterweise bevorzugt näherungsweise 100 µm bis näherungsweise 500 µm, ist aber nicht auf diesen Bereich beschränkt. Selbst wenn die Metallzuleitung 617 durch ein (nicht veranschaulichtes) Laserlicht geschmolzen wird und das Laserlicht die Bondschicht 615 auf dem Chip darunter erreicht, beträgt die Dicke der Bondschicht 615 auf dem Chip nicht einige µm wie die Source-Pad-Elektrode 3, sondern ist ausreichend dick, und dadurch ist es einfach, die Schmelztiefe durch das Laserlicht zu steuern.
  • Da die Dicke der Source-Elektrodenstruktur 606 ausreichend einige 100 µm dick ist, ist es zudem zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 einfach, die Schmelztiefe durch das Laserlicht zu steuern.
  • Bei der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird die Leistungshalbleitereinrichtung direkt mit dem Laserlicht in einer vertikalen Richtung bestrahlt. Außerdem wird das Laserschweißen in der vertikalen Richtung direkt oberhalb des Chips implementiert.
  • Der Laser, der als eine Fertigungstechnologie der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform anwendbar ist, auf die die vorliegende Technologie angewandt wird, ist zum Beispiel ein beliebiger eines YAG-Lasers oder einer zweiten Harmonischen eines YAG-Lasers, eines YLF(YLiF4: Yttriumlithiumfluorid)-Lasers, eines YVO4(YVO4: Yttriumvanadiumoxid)-Lasers, eines KrF-Lasers, eines CO2-Lasers oder eines CO-Lasers. Der Wellenlängenbereich des Laserlichts kann zum Beispiel ein Wellenlängenbereich von 0,2 µm bis 20 µm und bevorzugt näherungsweise 0,33 mm bis näherungsweise 10,6 µm sein. Es ist effektiv, eine zweite Harmonische eines YAG-Lasers mit einer Wellenlänge von 1064 nm oder einen YAG-Laser mit einer Wellenlänge von 532 nm zu verwenden.
  • Bei dem Experiment wurde das Schweißen bei einigen kW x einige ms mit der fundamentalen Wellenlänge und der zweiten Harmonischen des YAG-Lasers durchgeführt. Der Bestrahlungsdurchmesser beträgt zum Beispiel näherungsweise φ0,6 mm und, wenn eine Bestrahlung mit 5 kW durchgeführt wird, beträgt die Leistungsdichte näherungsweise 118 kW/mm2. Das Bestrahlungsverfahren ist ein einziger Puls, aber mehrere Pulse können durch Anpassen eines Leistungsniveaus emittiert werden.
  • Die Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist eine Struktur des Verbindens der Metallzuleitung mit der oberen Chipoberfläche, die durch das Laserschweißen zu bonden ist, auf. Die gesinterte Metallschicht wurde zuvor auf der oberen Oberfläche des Chips gebildet und das Laserlicht wird zu der Metallzuleitung emittiert, die auf der gesinterten Metallschicht angeordnet ist. Folglich ist es notwendig, die Metallschmelztiefe aufgrund des Laserlichts zu steuern.
  • (Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird)
  • 67 zeigt eine schematische Querschnittsstruktur zum Erklären des einen Prozesses des Fertigungsverfahrens für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, einschließlich des in 67(a) gezeigten Prozesses 1 bis zu dem in 67(e) gezeigten Prozess 5.
  • Wie in 67(a) gezeigt, weist das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Bilden einer Bondschicht 604 unter einem Chip auf einer Drain-Elektrodenstruktur 605 des Isolationssubstrats 614, Montieren einer Halbleiterleistungsvorrichtung 601 auf der Bondschicht 604 unter dem Chip und Bonden der Halbleiterleistungsvorrichtung 601 an die Bondschicht 604 unter dem Chip durch einen Erwärmungs- und Druckbeaufschlagungsprozess zum Druckbeaufschlagen und Erwärmen. Eine Erwärmungsverarbeitungstemperatur des Erwärmungs- und Druckbeaufschlagungsprozesses liegt innerhalb eines Bereichs von 200 °C bis 350 °C und ein angelegter Druck liegt innerhalb eines Bereichs von 10 MPa bis 80 MPa.
  • Des Weiteren weist das Fertigungsverfahren, wie in 67(b) bis 67(c) gezeigt, Folgendes auf: Bilden einer Bondschicht 615 auf einem Chip auf einer Source-Pad-Elektrode 603 der Halbleiterleistungsvorrichtung 601, Montieren einer Pressplatte 627 auf der Bondschicht 615 auf dem Chip, und Bonden der Source-Pad-Elektrode 603 an die Bondschicht 615 auf dem Chip durch den Erwärmungs- und Druckbeaufschlagungsprozess zum Druckbeaufschlagen und Erwärmen. Das Druckbeaufschlagen kann durch ein wärmebeständiges flexibles Material angewandt werden und Teflon (eingetragenes Warenzeichen) kann zum Beispiel als die Pressplatte 627 verwendet werden. Eine Erwärmungsverarbeitungstemperatur des Erwärmungs- und Druckbeaufschlagungsprozesses liegt innerhalb eines Bereichs von 200 °C bis 350 °C und ein angelegter Druck liegt innerhalb eines Bereichs von 10 MPa bis 80 MPa.
  • Des Weiteren weist das Fertigungsverfahren, wie in 67(d) gezeigt, Folgendes auf: Anordnen einer Metallzuleitung 617 auf der Bondschicht 615 auf dem Chip und der Source-Elektrodenstruktur 606 des Isolationssubstrats, und Bonden zwischen der Metallzuleitung 617 und der Bondschicht 615 auf dem Chip und zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 durch Schweißen mit dem Laserlicht (hv) 620. Infolgedessen wird ein geschmolzener wiedererstarrter Teil 624 zwischen der Metallzuleitung 617 und der Bondschicht 615 auf dem Chip gebildet und wird ein geschmolzener wiedererstarrter Teil 621 zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 gebildet.
  • Des Weiteren weist das Fertigungsverfahren, wie in 67(e) gezeigt, Folgendes auf: Verbinden zwischen der Source-Pad-Elektrode 603 und den Source-Signal-Elektrodenstrukturen 607 des Isolationssubstrats 614 mit einem Source-Signal-Bonddraht 611; und Verbinden zwischen der Gate-Pad-Elektrode 602 der Halbleiterleistungsvorrichtung 601 und den Gate-Signal-Elektrodenstrukturen 608 des Isolationssubstrats 614 mit einem Gate-Signal-Bonddraht 612.
  • Die Bondschicht 615 auf dem Chip kann eine gebrannte Ag-Schicht oder eine gebrannte Cu-Schicht aufweisen. Die gebrannte Ag-Schicht oder die gebrannte Cu-Schicht kann durch Maskendruck oder ein Dispensverfahren gebildet werden.
    Die Dicke der Bondschicht 615 auf dem Chip ist bevorzugt so dick wie möglich, um einen Einfluss der thermischen Spannung aufgrund des Laserlichts auf die Halbleiterleistungsvorrichtung 601 zu verhindern. Da jedoch, falls sie dick ist, Risse wahrscheinlich auftreten, wenn das gebrannte Metall gebrannt wird, und eine Widerstandskomponente erhöht wird, beträgt die Dicke wünschenswerterweise bevorzugt näherungsweise 100 µm bis näherungsweise 500 µm, ist aber nicht auf diesen Bereich beschränkt. Selbst wenn die Metallzuleitung 617 durch ein Laserlicht (hv) geschmolzen wird und das Laserlicht die Bondschicht 615 auf dem Chip darunter erreicht, beträgt die Dicke der Bondschicht 615 auf dem Chip nicht einige µm wie die Source-Pad-Elektrode 603, sondern ist ausreichend dick, und dadurch ist es einfach, die Schmelztiefe durch das Laserlicht (hv) 620 zu steuern.
  • Die Bondschicht 604 unter dem Chip kann eine gebrannte Ag-Schicht oder eine gebrannte Cu-Schicht auf die gleiche Weise wie die Bondschicht 615 auf dem Chip aufweisen. Die Bondschicht 616, die auf der Source-Elektrodenstruktur (Kupferfolie) 606 angeordnet ist, kann die gebrannte Ag-Schicht oder die gebrannte Cu-Schicht auf die gleiche Weise wie die Bondschicht 615 auf dem Chip aufweisen.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann Folgendes bereitgestellt werden: die Leistungshalbleitereinrichtung, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, mit Bezug auf die mechanische Spannung aufgrund der Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und die durch das Laserlicht erreichte Schmelztiefe einfach zu steuern; und das Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung.
  • 62 ist eine schematische Planarmusterkonfiguration eines Hauptteils der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und 62(b) zeigt eine schematische Querschnittsstruktur entlang der Linie XI-XI aus 62(a).
  • Die in 62 gezeigte Leistungshalbleitereinrichtung 650 entspricht auch einem schematischen Konfigurationsbeispiel vor dem Versiegeln des 1-in-1-Moduls, auf dem der SiC-MOSFET montiert ist.
  • Bei der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist die Schutzschicht auf dem Chip eine Bondschicht 615 auf dem Chip und eine metallische Platte 625, die auf der Bondschicht 615 auf dem Chip angeordnet ist, auf.
  • Die metallische Platte 625 weist ein beliebige von Kupfer, einer Kupferlegierung, Aluminium, einer Aluminiumlegierung, rostfreiem Stahl, Ferrum oder eine Eisenlegierung auf.
  • Bei der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, muss die Bondschicht 615 auf dem Chip verdickt werden, da das Laserlicht direkt auf diese angewandt wird, wobei die Dicke der Bondschicht 615 auf dem Chip näherungsweise 100 µm bis näherungsweise 500 µm beträgt. Jedoch muss bei der in 62 gezeigten Halbleitervorrichtung 650, da die metallische Platte 625 bei dieser dazwischengestellt ist, die Dicke der Bondschicht 615 auf dem Chip nicht erhöht werden und kann zum Beispiel näherungsweise 10 µm bis näherungsweise 500 µm betragen. Üblicherweise wird die Dicke von dieser nicht speziell erhöht, aber beträgt näherungsweise 50 µm. Die anderen Konfigurationen sind die gleichen wie die Konfiguration aus 61.
  • (Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird)
  • 68(a) bis 68(c) zeigen schematische Querschnittsstrukturen zum Erklären eines Teils der Fertigungsprozesse des Fertigungsverfahrens für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und 69(a) bis 69(d) zeigen schematische Querschnittsstrukturen zum Erklären des gesamten Fertigungsprozesses.
  • Wie in 68(a) bis 68(c) gezeigt, weist das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Bilden einer Bondschicht 615 auf einem Chip auf einer Source-Pad-Elektrode 603 der Halbleiterleistungsvorrichtung 601, Montieren einer metallischen Platte 625 auf der Bondschicht 615 auf dem Chip, und Bonden der metallischen Platte 625 an die Source-Pad-Elektrode 603 durch den Erwärmungs- und Druckbeaufschlagungsprozess zum Druckbeaufschlagen und Erwärmen. Eine Erwärmungsverarbeitungstemperatur des Erwärmungs- und Druckbeaufschlagungsprozesses liegt innerhalb eines Bereichs von 200 °C bis 350 °C und ein angelegter Druck liegt innerhalb eines Bereichs von 10 MPa bis 80 MPa.
  • Des Weiteren weist, wie in 69(a) bis 69(b) gezeigt, das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Bilden einer Bondschicht 604 unter einem Chip auf einer Drain-Elektrodenstruktur 605 des Isolationssubstrats 614, Montieren einer Halbleiterleistungsvorrichtung 601 auf der Bondschicht 604 unter dem Chip und Bonden der Halbleiterleistungsvorrichtung 601 an die Bondschicht 604 unter dem Chip durch einen Erwärmungs- und Druckbeaufschlagungsprozess zum Druckbeaufschlagen und Erwärmen. Eine Erwärmungsverarbeitungstemperatur des Erwärmungs- und Druckbeaufschlagungsprozesses liegt innerhalb eines Bereichs von 200 °C bis 350 °C und ein angelegter Druck liegt innerhalb eines Bereichs von 10 MPa bis 80 MPa.
  • Des Weiteren weist, wie in 69(c) gezeigt, das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Anordnen einer Metallzuleitung 617 auf der metallischen Platte 625 und der Source-Elektrodenstruktur 606 des Isolationssubstrats 614, und Bonden zwischen der Metallzuleitung 617 und der metallischen Platte 625 und zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 durch Schweißen mit dem Laserlicht (hv) 620. Infolgedessen wird ein geschmolzener wiedererstarrter Teil 624 zwischen der Metallzuleitung 617 und der metallischen Platte 625 gebildet und wird ein geschmolzener wiedererstarrter Teil 621 zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 gebildet.
  • Des Weiteren weist, wie in 69(d) gezeigt, das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Verbinden zwischen der Source-Pad-Elektrode 603 und den Source-Signalelektrodenstrukturen 607 des Isolationssubstrats 614 mit einem Source-Signalbonddraht 611; und Verbinden zwischen der Gate-Pad-Elektrode 602 der Halbleiterleistungsvorrichtung 601 und den Gate-Signal-Elektrodenstrukturen 608 des Isolationssubstrats 614 mit einem Gate-Signal-Bonddraht 612.
  • Bei dem Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird die Metallzuleitung nach dem Bonden der metallischen Platte 625 an die obere Oberfläche der Source-Pad-Elektrode 3 mit der Bondschicht 615 auf dem Chip auf der Oberfläche der metallischen Platte 625 angeordnet; und die Metallleitung 617 wird durch Emittieren des Laserlichts geschmolzen und wird kontinuierlich mit dem Laserlicht bestrahlt, bis das Laserlicht die metallische Platte 625 darunter erreicht, wodurch der geschmolzene wiedererstarrte Teil 624 gebildet wird. Als die Bondschicht 615 auf dem Chip wird ein gebranntes Metall, wie etwa ein gebranntes Ag-Material oder ein gebranntes Cu-Material, verwendet. Zudem kann als ein Material der metallischen Platte 625 Kupfer, eine Kupferlegierung, Aluminium, eine Aluminiumlegierung, Ferrum, eine Eisenlegierung oder dergleichen verwendet werden.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann Folgendes bereitgestellt werden: die Leistungshalbleitereinrichtung, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, mit Bezug auf die mechanische Spannung aufgrund der Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und die durch das Laserlicht erreichte Schmelztiefe einfach zu steuern; und das Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung.
  • 63(a) zeigt eine schematische Planarmusterkonfiguration der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und 63(b) zeigt eine schematische Querschnittsstruktur entlang der Linie XII-XII aus 63(a). Die in 63 gezeigte Leistungshalbleitereinrichtung 650 entspricht auch einem schematischen Konfigurationsbeispiel vor dem Versiegeln des 1-in-1-Moduls, auf dem der SiC-MOSFET montiert ist.
  • Die Schutzschicht (615) auf dem Chip weist eine plattierte Schicht 626 in der Leistungshalbleitereinrichtung 650 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, auf. Bei der in 63 gezeigten Leistungshalbleitereinrichtung 650 ist die plattierte Schicht 626 auf der Source-Pad-Elektrode 3 und der Gate-Pad-Elektrode 602 der Hableiterleistungsvorrichtung 1 angeordnet.
  • Die plattierte Schicht 626 weist ein beliebiges von Kupfer, Nickel, Chrom, Silber, Zink oder Zinn auf.
    Die anderen Konfigurationen sind die gleichen wie die Konfiguration aus 61.
  • (Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird)
  • 70(a) bis 70(b) zeigen schematische Querschnittsstrukturen zum Erklären eines Teils der Fertigungsprozesse des Fertigungsverfahrens für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, und 71(a) bis 71(d) zeigen schematische Querschnittsstrukturen zum Erklären des gesamten Fertigungsprozesses.
  • Wie in 70(a) bis (70b) gezeigt, weist das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Bilden einer Plattierungsschicht 626 auf einer Source-Pad-Elektrode 603 und einer Gate-Pad-Elektrode 602 der Halbleiterleistungsvorrichtung 601 auf.
  • Des Weiteren weist, wie in 71(a) bis 71(b) gezeigt, das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Bilden einer Bondschicht 604 unter einem Chip auf einer Drain-Elektrodenstruktur 605 des Isolationssubstrats 614, Montieren der Halbleiterleistungsvorrichtung 601, die durch den oben erwähnten Prozess des Bildens der Plattierungsschicht 626 passiert, auf der Bondschicht 604 unter dem Chip, Bonden der Halbleiterleistungsvorrichtung 601 an die Bondschicht 604 unter dem Chip durch einen Erwärmungs- und Druckbeaufschlagungsprozess zum Druckbeaufschlagen und Erwärmen. Eine Erwärmungsverarbeitungstemperatur des Erwärmungs- und Druckbeaufschlagungsprozesses liegt innerhalb eines Bereichs von 200 °C bis 350 °C und ein angelegter Druck liegt innerhalb eines Bereichs von 10 MPa bis 80 MPa.
  • Des Weiteren weist, wie in 71(c) gezeigt, das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Anordnen einer Metallzuleitung 617 auf der Plattierungsschicht 626 auf der Source-Pad-Elektrode 603 und der Source-Elektrodenstruktur 606 des Isolationssubstrats 614, und Bonden zwischen der Metallzuleitung 617 und der Plattierungsschicht 626 auf der Source-Pad-Elektrode 603 und zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 durch Schweißen mit dem Laserlicht (hv) 620. Infolgedessen wird ein geschmolzener wiedererstarrter Teil 624 zwischen der Metallzuleitung 617 und der Plattierungsschicht 626 gebildet und wird ein geschmolzener wiedererstarrter Teil 621 zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 gebildet.
  • Des Weiteren weist, wie in 71(d) gezeigt, das Fertigungsverfahren für die Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: Verbinden zwischen der Plattierungsschicht 626 auf der Source-Pad-Elektrode 603 und den Source-Signal-Elektrodenstrukturen 607 des Isolationssubstrats 614 mit einem Source-Signal-Bonddraht 611; und Verbinden zwischen der Plattierungsschicht 626 auf der Gate-Pad-Elektrode 626 und den Gate-Signal-Elektrodenstrukturen 608 des Isolationssubstrats 614 mit einem Gate-Signal-Bonddraht 611.
  • Gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann Folgendes bereitgestellt werden: die Leistungshalbleitereinrichtung, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, mit Bezug auf die mechanische Spannung aufgrund der Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und die durch das Laserlicht erreichte Schmelztiefe einfach zu steuern; und das Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung.
  • (Vergleichsbeispiele: Bondverfahren einer Zuleitungsverdrahtung)
  • 64 zeigt eine schematische Querschnittsstruktur zum Erklären eines Bondverfahrens einer Zuleitungsverdrahtung in einer Leistungshalbleitereinrichtung gemäß einem Vergleichsbeispiel (Prozess 1). 65(a) zeigt eine schematische Querschnittsstruktur zum Erklären des Bondverfahrens der Zuleitungsverdrahtung in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel (Prozess 2). Die vergrößerte Ansicht eines P-Teils in 65(a) ist ausgedrückt, wie in 65(b) gezeigt ist. Des Weiteren zeigt 66(a) eine schematische Querschnittsstruktur zum Erklären des Bondverfahrens der Zuleitungsverdrahtung in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel (Prozess 3), und 66(b) zeigt eine schematische Querschnittsstruktur zum Erklären des Bondverfahrens der Zuleitungsverdrahtung in der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel (Prozess 4).
  • Bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel wird das Bondverfahren der Zuleitungsverdrahtung nun unter Bezugnahme auf 64 bis 66 erklärt.
  • Bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel ist eine Halbleiterleistungsvorrichtung 601 über eine Bondschicht 604 unter einem Chip an eine obere Oberfläche einer Drain-Elektrodenstruktur 605 des Isolationssubstrats 614 gebondet. Ein Lötmaterial oder ein gebranntes Metallmaterial wird als die Bondschicht 604 unter dem Chip verwendet. Das Isolationssubstrat 614 ist aus Folgendem geformt: einem Substrat (Keramiksubstrat) 609, das aus einer Isolationsschicht geformt ist; eine Drain-Elektrodenstruktur 605, eine Source-Elektrodenstruktur 606, eine Source-Signal-Elektrodenstruktur 607 und eine Gate-Signal-Elektrodenstruktur 608, die auf dem Keramiksubstrat 609 angeordnet sind; und eine hintere Elektrodenstruktur 610, die auf einer Rückseitenoberfläche des Keramiksubstrats 609 angeordnet ist.
  • Eine Gate-Pad-Elektrode 602 und eine Source-Pad-Elektrode 603 sind auf einer oberen Oberfläche der Halbleiterleistungsvorrichtung 601 angeordnet und die Gate-Pad-Elektrode 602 und die Gate-Signal-Elektrodenstruktur 608 sind mit einem Gate-Signal-Bonddraht 612 elektrisch miteinander verbunden. Zudem sind die Source-Pad-Elektrode 603 und die Source-Elektrodenstruktur 606 mit einem Source-Signal-Bonddraht 611 elektrisch miteinander verbunden. Ein Aluminiumdraht von näherungsweise 100 µm bis näherungsweise 500 µm im Durchmesser wird für den Source-Signal-Bonddraht 611 und den Gate-Signal-Bonddraht 612 verwendet.
  • Um einen elektrischen Strom von der Halbleiterleistungsvorrichtung 601 zu extrahieren, ist zwischen der Source-Pad-Elektrode 603 und der Source-Elektrodenstruktur 606 mit einer Metallzuleitung 617 verdrahtet. Die Bondung zwischen der Metallzuleitung 617 und der Source-Pad-Elektrode 603 ist elektrisch mit einer Bondschicht auf dem Chip 6115 verbunden und die Bondung zwischen der Metallzuleitung 617 und der Source-Elektrodenstruktur 606 ist elektrisch mit einer Bondschicht auf der Source-Elektrode 6116 verbunden. Ein Lötmaterial oder ein gebranntes Metallmaterial wird für die Bondschicht auf dem Chip 6115 und die Bondschicht auf der Source-Elektrode 6116 auf die gleiche Weise wie die Bondschicht 604 unter dem Chip verwendet.
  • Nur durch Verwenden des gebrannten Metallmaterials für die Bondschicht auf dem Chip 6115 und die Bondschicht auf der Source-Elektrode 6116, um getempert zu werden, wird die Zuverlässigkeitslebenszeit der Bondschicht in der Umgebung einer wiederholten Abkühlung und Erwärmung leicht reduziert. Entsprechend ist es in dem Fall des Verbesserns der Lebenszeit durch Bonden des gebrannten Metalls in der Bondschicht auf dem Chip 6115, wie in 65 gezeigt, notwendig, durch Tempern bei 200 °C bis 350 °C von einer oberen Oberfläche der Metallzuleitung 617 in einem Zustand das Beaufschlagens mit einem Druck 618 zu brennen. Zu dieser Zeit, wie in 65(b) gezeigt, kann aufgrund des angelegten Drucks 618 ein Riss 619 in der Halbleiterleistungsvorrichtung 601 auftreten und kann die Halbleiterleistungsvorrichtung 601 zerstört werden. Dies ist, weil ein Bereich, in dem die Metallzuleitung 617 von der oberen Oberfläche gepresst werden kann, im Vergleich zu der Fläche der Oberfläche der Halbleiterleistungsvorrichtung 6011 klein ist und der angelegte Druck 618 lokal angelegt wird. Aus diesem Grund ist es denkbar, den angelegten Druck 618 zu reduzieren. In diesem Fall wird jedoch die Bondfestigkeit zu dem gebrannten Metall, das für die Bondschicht 6115 auf dem Chip verwendet wird, auch verringert und daher wird die Zuverlässigkeitslebenszeit möglicherweise nicht sichergestellt. Im Vergleich mit der Fläche der Oberfläche der Halbleiterleistungsvorrichtung 601 ist der Bereich, in dem die Metallzuleitung 617 von der Oberfläche mit Druck beaufschlagt werden kann, wie folgt. Das heißt, als ein Beispiel mit Bezug auf einen Chip mit 4,8 mm im Quadrat (23,04 mm2) ist der mit Druck beaufschlagbare Bereich näherungsweise 5 mm2, was lediglich näherungsweise 20 bis näherungsweise 30 % ist.
  • In 65(b) tritt der Riss 619, obwohl der angelegte Druck 618 zum Erzeugen des Risses 619 in der Halbleiterleistungsvorrichtung 1 von der Dicke der Halbleiterleistungsvorrichtung 601 abhängt, in dem Fall einer Dicke von SiC von näherungsweise 350 µm bei 50 MPa nicht auf, aber falls der angelegte Druck 618 zum Beispiel auf 80 MPa erhöht wird, wird es einfach, den Riss 619 zu erzeugen.
  • Dann wird, wie in 66 gezeigt, die Metallzuleitung 617 auf die obere Oberfläche der Source-Pad-Elektrode 603 der Halbleiterleistungsvorrichtung 601 laminiert und wird mit dem Laserlicht (hv) 620 von der oberen Oberfläche der Metallzuleitung 617 bestrahlt, und die Metallzuleitung 617 und die Source-Pad-Elektrode 603, die auf der oberen Oberfläche der Halbleiterleistungsvorrichtung 601 gebildet ist, werden verschweißt; und dadurch ist keine Druckbeaufschlagung notwendig. Jedoch ist die Source-Pad-Elektrode 603 aus näherungsweise einigen µm dickem Aluminium geformt. Falls daher die Metallzuleitung 617 und die Source-Pad-Elektrode 603 durch Emittieren des Laserlichts (hv) 620 geschmolzen werden, um gebondet zu werden, erreicht das Laserlicht (hv) 620, da die Dicke der Source-Pad-Elektrode 603 dünn ist, leicht die Halbleiterleistungsvorrichtung 601 unterhalb der Source-Pad-Elektrode 603. Demgemäß wird es einfach, dass die Halbleiterleistungsvorrichtung 601 mit der Metallzerstäubung 623 durch das Brennen verfällt („fire-dilapidated“), und zwar in dem geschmolzenen wiedererstarrten Teil (defektem Teil) 622. Obwohl es keine Erstarrung in dem geschmolzenen wiedererstarrten Teil (defektem Teil) 622 in 66(b) gibt, liegt dies darin begründet, dass der wiedererstarrte Teil kaum existiert, da er als Metallspritzer 623 verstreut wird.
  • Selbst wenn die Bestrahlungsleistung und die Bestrahlungszeit des Laserlichts (hv) 620 angepasst werden, ist es schwierig, zu verhindern, dass das Laserlicht (hv) 620 die Halbleiterleistungsvorrichtung 601 erreicht. In 66(b) ist das Schmelzen durch das Laserlicht (hv) 620 möglich, da die Dicke der Source-Elektrodenstruktur 606 beim Verschweißen zwischen nicht der oberen Chipoberfläche, sondern der Source-Elektrodenstruktur 606 und der Metallzuleitung 617 einige 100 µm dick ist.
  • Um zu verhindern, dass das Laserlicht 620 die Halbleiterleistungsvorrichtung 601 erreicht, ist es entsprechend bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel denkbar, dass eine Mechanische-Spannung-Pufferschicht (CuMo-Elektrode) 6254 auf der Halbleiterleistungsvorrichtung 601 angeordnet wird und die Mechanische-Spannung-Pufferschicht 6254 und der Leiterrahmen (Cu) 6250 mit dem Laserlicht hv bestrahlt werden, um den Laserverschweißungsteil 6160 zu bilden. Eine schematische Querschnittsstruktur zum Erklären eines solchen Aspekts ist wie in 72 gezeigt ausgedrückt.
  • Als die Mechanische-Spannung-Pufferschicht sind ein Cu/CuMo-Mantel oder ein Cu/CuW-Mantel anwendbar. CuMo und CuW sind ein gesinterter Körper aus Cu und Mo oder aus Cu und W und sind daher teuer. Es ist notwendig, eine Mantelschichtstruktur zu bilden, in der Cu wenigstens eine Seite solcher Materialien ummantelt, und daher wird es zu noch teureren Materialien.
  • Bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel wird ein Aspekt, wie in 73 gezeigt, ausgedrückt, dass die Mechanische-Spannung-Pufferschicht (CuMo-Elektrode) 6254, die in Cu imprägniert ist, das zu porösem Mo geschmolzen wird, mit dem Laserlicht hv bestrahlt wird.
  • Obwohl CuMo und CuW als die Mechanische-Spannung-Pufferschicht 6254 effektiv sind, wenn diese unter Verwendung von zum Beispiel einem YAG-Laser an den Leiterrahmen (Cu) 6250 geschweißt werden, entsteht ein Nachteil des Zerstäubens von Cu. Insbesondre beträgt der Schmelzpunkt von Cu 1083 °C, wenn die Mechanische-Spannung-Pufferschicht (CuMo-Elektrode) 6254 mit dem Laserlicht hv bestrahlt wird, wie schematisch in 73 gezeigt ist. Da jedoch der Schmelzpunkt von Mo 2620 °C beträgt, muss CuMo notwendigerweise auf wenigstens 2620 °C erwärmt werden, falls CuMo mit dem YAG-Laserlicht verschmolzen wird. Da jedoch der Siedepunkt von Cu 2570 °C beträgt, wird der Siedepunkt von Cu zu der Zeit überschritten, wenn Mo in CuMo geschmolzen wird. Folglich wird ein solcher durch das Laserlicht geschmolzene Teil zerstäubt. Auch in dem Fall von CuW wird das gleiche Ergebnis erzielt, da der Schmelzpunkt von W 3400 °C beträgt.
  • Um ein solches Problem zu vermeiden, ist es möglich, einen Cu/CuMo-Mantel zu verwenden, bei dem Cu auf eine obere Oberfläche der CuMo-Materialien laminiert ist. In dem Fall von CuW ist es möglich, einen Cu/CuW-Mantel zu verwenden.
  • Bei der Leistungshalbleitereinrichtung gemäß dem Vergleichsbeispiel zeigt 74 einen Aspekt, dass der Leiterrahmen 6250 und die Cu-Mantelschicht 6252 laserverschweißt werden, indem sie über den Leiterrahmen 6250 mit dem Laserlicht hv bestrahlt werden, in einer Struktur des Anordnens des Leiterrahmens 6250 auf der Cu-Mantelschicht / der CuMo-Mechanische-Spannung-Pufferschicht 6254. Während das Laserlicht hv in einem verschweißten Teil gestreut wird, wie in 74 gezeigt, schreitet das Schmelzen des verschweißten Teils 6160 fort. Wenn das Schmelzen des verschweißten Teils 6160 bis zu der Unterseite der Cu-Mantelschicht 6252 fortschreitet und dann die Oberfläche 6254S der CuMo-Mechanische-Spannung-Pufferschicht 6254 erreicht, wird ein Hohlraumteil 6254A einfach in der CuMo-mechanische-Spannung-Pufferschicht 6254 gebildet. Falls eine solche Mantelstruktur als die Mechanische-Spannung-Pufferschicht 6254 verwendet wird, der Leiterrahmen 6250 direkt oberhalb der Halbleiterleistungsvorrichtung 601 laminiert wird, um durch eine Bestrahlung mit dem YAG-Laserlicht hv darauf verschweißt zu werden, kann zudem das Laserlicht die Ebene der Halbleiterleistungsvorrichtung 601 aufgrund von Schweißvariationen erreichen. Dementsprechend ist es schwierig, einen ausreichenden Effekt lediglich durch Bereitstellen der Mechanische-Spannung-Relaxationsschicht zu erreichen.
  • 75 zeigt eine Beziehung zwischen einem Reflexionsgrad des Laserlichts R (%) und einer Wellenlänge von Laserlicht λ (µm) mit Bezug auf metallische Materialien (Ag, Cu, AI, Ni, Fe).
  • Gemäß der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, werden die leitfähige Schutzschicht auf dem Chip zum Schutz der Padelektrode vor dem Laserlicht und die Metallzuleitung, die an die Schutzschicht auf dem Chip gebondet ist, auf der Padelektrode der oberen Oberfläche der Halbleiterleistungsvorrichtung bereitgestellt, wobei das Verschweißen durch das Laserlicht zwischen der Metallzuleitung und der Schutzschicht auf dem Chip bondet. Entsprechend kann eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf einer oberen Oberfläche von dieser positioniert ist, mit Bezug auf eine mechanische Spannung aufgrund einer Umgebung von wiederholtem Abkühlen und Erwärmen verbessert werden und ist es einfach, die durch das Laserlicht erreichte Schmelztiefe zu steuern.
  • (ΔTj-Leistungszyklustest)
  • Wie in 47 gezeigt, ist der ΔTj-Leistungszyklustest ein Test, bei dem eine Übergangstemperatur in einer kurzen Zeitperiode relativ angehoben und abgesenkt wird, und dadurch kann eine Lebenszeit eines drahtgebondeten Teils usw. beurteilt werden.
  • Der Leistungszyklustest wiederholt eine elektrische Verbindung (EIN) und Trennung (AUS) der Leistungshalbleitereinrichtung, so dass der Chip erwärmt wird. Der ΔTj-Leistungszyklustest der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird wiederholt durchgeführt, zum Beispiel für 2 Sekunden bei Tj = 150 °C und bis die Abkühlungstemperatur dadurch, dass sie ausgeschaltet ist, erreicht wird (z. B. Tj = 50 °C, Aus-Zeit = 18 Sekunden).
  • (Thermischer Zyklustest)
  • Bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird der thermische Zyklustest in der atmosphärischen Luft durchgeführt und wird in einem Bereich von minus 40 °C bis plus 150 °C implementiert. Die Periode von 1 Zyklus des thermischen Zyklus beträgt 80 Minuten und die Aufschlüsselung ist wie folgt: 30 Minuten bei -40 °C; 10 Minuten (Abkühlungszeit) von +150 °C bis -40 °C; 30 Minuten bei +150 °C; und 10 Minuten (Erwärmungszeit) von +150 °C bis -40 °C. Der Vorwärtsspannungsabfall Vf und die Rückwärtsdurchbruchspannung Vr werden jede 100 Zyklen gemessen.
  • Normalerweise wird, falls eine Degradation des gebondeten Teils beginnt, auch in einem thermischen Zyklustest oder dem Leistungszyklustest ein Widerstand erhöht und wird die Vorwärtsspannung Vf auch in dem Test des Leitens eines hohen elektrischen Vorwärtsstroms usw. geändert. Selbst wenn eine Degradation einschließlich einer Charakteristikdegradation auftritt, kann geschätzt werden, dass die Leistungszyklusfähigkeit hoch ist, falls eine Fortschritt der Degradation langsam ist.
  • Infolge des oben erwähnten ΔTj-Leistungszyklustests und des thermischen Zyklustests wird die Bondfestigkeit zwischen der Metallzuleitung und der Schutzschicht auf dem Chip der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ausreichend sichergestellt und wird keine Charakteristikdegradation beobachtet.
  • 76 ist eine schematische Planarmusterkonfiguration vor dem Bilden einer Vergussharzschicht in einem 2-in-1-Modul (Modul mit eingebauter Halbbrücke) in der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Bei der vorliegenden Ausführungsform entspricht in 76 ein Substrat 609 einem Keramiksubstrat und entspricht ein Substrat 644 dem Isolationsschichtsubstrat (78) als das modifizierte Beispiel.
  • Zudem wird bei der Leistungshalbleitereinrichtung gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, eine Schaltkreiskonfiguration des der 76 entsprechenden 2-in-1-Moduls (Moduls mit eingebauter Halbbrücke), auf das ein SiC-MOSFET als Halbleiterleistungsvorrichtung angewandt ist, ähnlich gezeigt wie die Konfiguration aus 33. 77 zeigt ein Seitenansichtsdiagramm, das aus der Richtung XIIIA-XIIIA in 76 beobachtet wird.
  • Zudem ist eine schematische Planarmusterkonfiguration nach dem Bilden einer Harzschicht 6300 in einem Modul mit der eingebauten Halbbrücke, das die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform ist, auf die die vorliegende Technologie angewandt wird, ähnlich wie in 56 gezeigt. Die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist die Harzschicht 6300 auf und die Leistungshalbleitereinrichtung kann mit der Vergussharzschicht 6300 spritzgepresst werden.
  • Die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist eine Konfiguration eines Moduls mit der eingebauten Halbbrücke auf, bei der zwei MOSFETs Q1 und Q4 in einem Modul eingebaut sind. Wie in 76 gezeigt, sind 2 Chips der MOSFETs Q1, Q4 jeweils parallel angeordnet und sind 2 Chips der Dioden DI1, DI4 ebenfalls jeweils parallel angeordnet. Die Dioden DI1, DI4 sind jeweils umgekehrt parallel zwischen D1 und S1 und zwischen D4 und S4 der MOSFETs Q1, Q4 verbunden.
  • Wie in 76 gezeigt, weist die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite eines Substrats 609 (644) angeordnet sind, das mit der Harzschicht 6300 bedeckt ist; einen Gate-Anschluss GT1 und einen Source-Sense-Anschluss SST1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; Ausgangsanschlüsse O (D4) und O (S1), die bei einer dritten Seite gegenüber der ersten Seite angeordnet sind; und einen Gate-Anschluss GT4 und einen Source-Sense-Anschluss SST4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt. Bei dieser Ausführungsform sind, wie in 76 gezeigt, der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit der Gate-Signal-Elektrodenstruktur GL1 und der Source-Signal-Elektrodenstruktur SL1 in dem MOSFET Q1 verbunden; und der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 sind mit der Gate-Signal-Elektrodenstruktur GL4 und der Source-Signal-Elektrodenstruktur SL4 in dem MOSFET Q4 verbunden.
  • Ein Gate-Signal-Bonddraht 612 und ein Source-Signal-Bonddraht 611 sind von den MOSFETs Q1, Q4 zu den Gate-Signal-Elektrodenstrukturen GL1, GL4 bzw. den Source-Signal-Elektrodenstrukturen SL1, SL4 hin verbunden. Zudem sind die Gate-Anschlüsse GT1 und GT4 und die Source-Sense-Anschlüsse SST1 und SST4 zur externen Extraktion durch Laserschweißen usw. in dem verschweißten Teil mit den Gate-Signal-Elektrodenstrukturen GL1 und GL4 und den Source-Sense-Signal-Elektrodenstrukturen SL1 und SL4 verbunden. Diese können durch Löten anstelle des Laserschweißens verbunden werden.
  • Der Positivseitenleistungsanschluss P und der Negativseitenleistungsanschluss N und die Gate-Anschlüsse GT1, GT4 und die Source-Sense-Anschlüsse SST1, SST4 zur externen Extraktion können zum Beispiel aus Cu gebildet sein.
  • Das keramische Substrat 609 kann zum Beispiel aus Al2O3, AIN, SiN, AlSiC oder SiC gebildet sein, wovon wenigstens die Oberfläche eine Isolation ist.
  • Die Drain-Elektrodenstruktur (D, D4) und die Source-Elektrodenstruktur (S1, S4) können zum Beispiel aus Cu, AI oder dergleichen gebildet sein. Der Gate-Signal-Bonddraht 612 und der Source-Signal-Bonddraht 611 können zum Beispiel aus AI, AICu oder dergleichen gebildet sein.
  • SiC-basierte Leistungsvorrichtungen, z. B. ein SiC-DIMOSFET und SiC-TMOSFET, oder GaN-basierte Leistungsvorrichtungen, z. B. ein GaN-basierter Transistor mit hoher Elektronenbeweglichkeit (HEMT: High Electron Mobility Transistor) sind als die MOSFETs Q1, Q4 anwendbar. In manchen Fällen sind Leistungsvorrichtungen, z. B. Si-basierte MOSFETs und IGBTs, ebenfalls darauf anwendbar.
  • Eine SiC-Schottky-Barriere-Diode (SBD) kann zum Beispiel für die Dioden D1, D4 angewandt werden.
  • Wie in 76 und 77 gezeigt, weist die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Drain-Elektrodenstruktur D1; Halbleiterleistungsvorrichtungen Q1, DI1, die über die Bondschicht 604 unter dem Chip auf der Drain-Elektrodenstruktur D1 angeordnet sind; eine leitfähige Bondschicht 615 auf dem Chip, die auf einer Padelektrode auf einer oberen Oberfläche der Halbleiterleistungsvorrichtungen Q1, DI1 angeordnet ist und die Padelektrode vor dem Laserlicht schützt; und eine Metallzuleitung 617-1, die auf der oberen Oberfläche der Halbleiterleistungsvorrichtung angeordnet ist und an die Bondschicht 615 auf dem Chip gebondet ist. Zwischen der Metallzuleitung 617-1 und der Schutzschicht auf dem Chip wird durch Schweißen mit dem Laserlicht in den verschweißten Teilen 624 (Q1), 624 (A1) gebondet. Das Laserlichtschweißen kann Punktschweißen sein. In 55 sind der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 nicht veranschaulicht.
  • Gleichermaßen, wie in 76 und 77 gezeigt, weist die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Drain-Elektrodenstruktur D4; Halbleiterleistungsvorrichtungen Q4, DI4, die auf der Drain-Elektrodenstruktur D4 angeordnet sind; eine leitfähige Schutzschicht auf dem Chip, die auf der Padelektrode auf der oberen Oberfläche der Halbleiterleistungsvorrichtungen Q4, DI4 angeordnet ist und die Padelektrode vor dem Laserlicht schützt; und eine Metallzuleitung 617-4, die auf der oberen Oberfläche der Halbleiterleistungsvorrichtungen Q4, DI4 angeordnet ist und an die Schutzschicht auf dem Chip gebondet ist, wobei zwischen der Metallzuleitung 617-4 und der Schutzschicht auf dem Chip durch Schweißen mit dem Laserlicht in den verschweißten Teilen 624 (Q4), 624 (A4) gebondet wird. Das Laserlichtschweißen kann Punktschweißen sein.
  • Die leitfähige Schutzschicht auf dem Chip kann eine Bondschicht auf dem Chip aufweisen. Die Bondschicht auf dem Chip weist zum Beispiel eine beliebige einer gebrannten Ag-Schicht, einer gebrannten Cu-Schicht, einer gebrannten Au-Schicht, einer gebrannten Ni-Schicht oder eine Mischung davon auf. Zudem kann sie eine Konfiguration aufweisen, bei der eine metallische Platte auf den Bondschichten auf dem Chip, wie etwa der gebrannten Ag-Schicht oder der gebrannten Cu-Schicht, angeordnet ist. Zudem kann sie eine Konfiguration aufweisen, bei der eine Plattierungsschicht auf der Source-Pad-Elektrode und der Anodenpadelektrode angeordnet ist.
  • Bei der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wie in 76 gezeigt, sind mehrere Chips (Halbleiterleistungsvorrichtungen Q1, DI1) auf dem Substrat 609 angeordnet und ist die Metallzuleitung 617-1 in einer Interdigitalform auf der oberen Schicht der mehreren Chips (Halbleiterleistungsvorrichtungen) in einer Draufsicht angeordnet. Gleichermaßen sind mehrere Chips (Halbleiterleistungsvorrichtungen Q4, DI4) auf dem Substrat 609 angeordnet und ist die Metallzuleitung 617-4 in einer Interdigitalform auf der oberen Schicht der mehreren Chips (Halbleiterleistungsvorrichtungen) in einer Draufsicht angeordnet.
  • Bei der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, sind der Positivseitenleistungsanschluss P (D1), der Negativseitenleistungsanschluss N (S4) und die Ausgangsanschlüsse O (D4), O (S1) durch Laserschweißen in den verschweißten Teilen (D1), 621 (S4), 621 (D4), 621 (S1) gebondet, wie in 76 gezeigt ist. Zudem können die Mechanische-Spannung-Pufferschicht 14 und der Leiterrahmen 15 mit Punktschweißen gebondet werden.
  • Bei der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, sind die Metallzuleitung 617-1 bei der Seite des oberen Arms und die Metallzuleitung 617-4 bei der Seite des unteren Arms so angeordnet, dass sie einander gegenüberliegen, und die gegenüberliegende Entfernung wird so nahe wie möglich gebracht, um die Isolationsdurchbruchsspannung sicherzustellen. Dadurch kann eine parasitäre Induktivität der Verdrahtung reduziert werden und kann eine elektrische Stoßspannung, die zu der Zeit des Schaltens auftritt, reduziert werden. Die anderen Konfigurationen sind die gleichen wie die Konfigurationen der Leistungshalbleitereinrichtung, die in 61 bis 63 gezeigt sind. Zudem ist das Fertigungsverfahren für die in 76 und 77 gezeigte Leistungshalbleitereinrichtung das gleiche wie das Fertigungsverfahren für die in 61 bis 63 gezeigte Leistungshalbleitereinrichtung.
  • (Modifizierte Beispiele)
  • Bei einer Leistungshalbleitereinrichtung 600 gemäß einem modifizierten Beispiel einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, ist ein Seitenansichtsdiagramm, wie in 78 gezeigt, ausgedrückt, das aus der Richtung XIIIA-XIIIA in dem Fall des Anwendens eines Isolationsschichtsubstrats 644 anstelle des Keramiksubstrats 609 in 76 beobachtet wird. Zudem ist eine vergrößerte Ansicht des Teils A aus 78(a) wie in 79(b) gezeigt ausgedrückt. Zudem ist eine schematische Vogelperspektivenansichtskonfiguration nach dem Bilden der Harzschicht 6300 ähnlich wie in 56 gezeigt. Auch in 78 sind der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 nicht veranschaulicht.
  • Bei der Leistungshalbleitereinrichtung 600 gemäß dem modifizierten Beispiel einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, können die Kosten reduziert werden und kann die dünn geschichtete Struktur realisiert werden, weil das Isolationsschichtsubstrat 644 anstelle des Keramiksubstrats 609 angewandt wird. Das Isolationsschichtsubstrat 644 kann zum Beispiel aus einem organischen Isolationsharzsubstrat usw. gebildet werden.
  • Wie in 76 und 78 gezeigt, weist zudem die Leistungshalbleitereinrichtung 600 gemäß dem modifizierten Beispiel einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, das Isolationsschichtsubstrat 644 auf und sind die Drain-Elektrodenstrukturen D1, D4 auf dem Isolationsschichtsubstrat 644 angeordnet. Zudem sind die Source-Elektrodenstrukturen S1, S4 auf dem Isolationsschichtsubstrat 644 auf die gleiche Weise wie die Drain-Elektrodenstrukturen D1, D4 angeordnet. Andere Konfigurationen sind die gleichen wie die Konfigurationen der Leistungshalbleitereinrichtung, die in 76 und 77 gezeigt sind. Zudem ist das Fertigungsverfahren für die in 78 gezeigte Leistungshalbleitereinrichtung das gleiche wie das Fertigungsverfahren für die in 61 bis 63 gezeigte Leistungshalbleitereinrichtung.
  • Gemäß der einen Ausführungsform, auf die die vorliegende Technologie angewandt wird, und dem modifizierten Beispiel davon kann Folgendes bereitgestellt werden: die Leistungshalbleitereinrichtung, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, mit Bezug auf die mechanische Spannung aufgrund der Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und die durch das Laserlicht erreichte Schmelztiefe einfach zu steuern; und das Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung.
  • 80 ist ein schematisches Vogelperspektivenkonfigurationsdiagramm vor dem Bilden der Harzschicht 6300 in dem 2-in-1-Modul (Modul mit eingebauter Halbbrücke) in der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Zudem ist eine schematische Vogelperspektivenansichtskonfiguration nach dem Bilden der Harzschicht 6300 ähnlich wie in 56 gezeigt. Die Leistungshalbleitereinrichtung kann mit der Harzschicht 6300 spritzgepresst werden.
  • Wie in 80 gezeigt, wird das Isolationsschaltkreissubstrat nicht verwendet, sondern wird eine metallische Folie oder eine metallische Platte (metallischer Rahmen) verwendet, die der Drain-Elektrode D1, der Drain-Elektrodenstruktur D4, der Source-Elektrodenstruktur S4 usw. entspricht. Die Source-Elektrodenstruktur S1 ist elektrisch der Drain-Elektrodenstruktur D1 gemein. Die Drain-Elektrodenstruktur D1, die Drain-Elektrodenstruktur D4 und die Source-Elektrodenstruktur S4 sind in einer rechteckigen Form angeordnet, wie in 80 gezeigt ist.
  • Wie in 80 gezeigt, sind 2 Chips der MOSFETs Q1, Q4 jeweils parallel angeordnet und sind 2 Chips der Dioden DI1, DI4 ebenfalls jeweils parallel angeordnet. Die Dioden DI1, DI4 sind jeweils umgekehrt parallel zwischen D1 und S1 und zwischen D4 und S4 der MOSFETs Q1, Q4 verbunden. Außerdem sind die Dioden DI1, DI4 alternierend mit Bezug aufeinander angeordnet, so dass sie nahe den MOSFETs Q1, Q4 sind.
  • Wie in 80 und 78 gezeigt, weist die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: einen Positivseitenleistungsanschluss P und einen Negativseitenleistungsanschluss N, die auf einer ersten Seite einer metallischen Platte (metallischen Rahmens) angeordnet sind, die der Drain-Elektrodenstruktur D4 entspricht, die mit der Harzschicht 6300 bedeckt ist; einen Gate-Anschluss GT1 und einen Source-Sense-Anschluss SST1, die auf einer zweiten Seite angeordnet sind, die an die erste Seite angrenzt; einen Ausgangsanschluss O, der bei einer dritten Seite gegenüber der ersten Seite angeordnet ist; und einen Gate-Anschluss GT4 und einen Source-Sense-Anschluss SST4, die auf einer vierten Seite angeordnet sind, die der zweiten Seite gegenüberliegt. Bei dieser Ausführungsform sind, wie in 80 gezeigt, der Gate-Anschluss GT1 und der Source-Sense-Anschluss SST1 mit der Gate-Signal-Elektrodenstruktur GL1 und der Source-Signal-Elektrodenstruktur SL1 in dem MOSFET Q1 verbunden; und der Gate-Anschluss GT4 und der Source-Sense-Anschluss SST4 sind mit der Gate-Signal-Elektrodenstruktur GL4 und der Source-Signal-Elektrodenstruktur SL4 in dem MOSFET Q4 verbunden.
  • Zudem sind, wie in 80 gezeigt, die Gate-Anschlüsse GT1, GT4 und SST1, SST4 zur externen Extraktion durch Löten usw. mit den Gate-Signal-Elektrodenstrukturen GL1, GL4 und den Source-Sense-Signal-Elektrodenstrukturen SL1, SL4 verbunden. Diese können anstelle des Lötens lasergeschweißt werden.
  • Der Gate-Signal-Bonddraht und der Source-Signal-Bonddraht, die von den MOSFETs Q1, Q4 zu den Gate-Signal-Elektrodenstrukturen GL1, GL4 und den Source-Signal-Elektrodenstrukturen SL1, SL4 hin zu verbinden sind, sind nicht veranschaulicht.
  • Der Positivseitenleistungsanschluss P und der Negativseitenleistungsanschluss N, der Ausgangsanschluss O und die Gate-Anschlüsse GT1, GT4 und die Source-Sense-Anschlüsse SST1, SST4 zur externen Extraktion können zum Beispiel aus Cu gebildet sein.
  • Wie in 80 gezeigt, weist die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, Folgendes auf: eine Drain-Elektrodenstruktur D1; Halbleiterleistungsvorrichtungen Q1, DI1, die auf der Drain-Elektrodenstruktur D1 angeordnet sind; und eine Metallzuleitung 617-1, die elektrisch mit den Halbleiterleistungsvorrichtungen Q1, DI1 verbunden ist. Die hier offenbarte Metallzuleitung 617-1 weist in einer Draufsicht eine Interdigitalform auf. Zudem weist die Leistungshalbleitereinrichtung 600, wie in 80 gezeigt, Folgendes auf: eine Drain-Elektrodenstruktur D4; Halbleiterleistungsvorrichtungen Q4, DI4, die auf der Drain-Elektrodenstruktur D4 angeordnet sind; und eine Metallzuleitung 617-4, die elektrisch mit den Halbleiterleistungsvorrichtungen Q4, DI4 verbunden ist. Die hier offenbarte Metallzuleitung 617-4 weist in einer Draufsicht eine Interdigitalform auf. Die Drain-Elektrodenstruktur D4 ist elektrisch mit der Source-Elektrodenstruktur S1 gemein.
  • Die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist eine leitfähige Schutzschicht auf dem Chip (nicht veranschaulicht) zum Schützen der Source-Pad-Elektrode und der Anoden-Pad-Elektrode vor dem Laserlicht auf der Source-Pad-Elektrode und der Anodenpadelektrode der oberen Oberfläche der Halbleiterleistungsvorrichtungen Q1, DI1 auf. Die Metallzuleitung 617-1 ist auf der oberen Oberfläche der Halbleiterleistungsvorrichtungen Q1, DI1 angeordnet und ist zwischen der Metallzuleitung 617-1 und der Schutzschicht auf dem Chip durch Schweißen mit dem Laserlicht in den verschweißten Teilen (geschmolzenen wiedererstarrten Teilen) 624 (Q1), 624 (A1) gebondet. Das Laserlichtschweißen kann Punktschweißen sein.
  • Die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, weist gleichermaßen eine leitfähige Schutzschicht auf dem Chip (nicht veranschaulicht) zum Schützen der Source-Pad-Elektrode und der Anoden-Pad-Elektrode vor dem Laserlicht auf der Source-Pad-Elektrode und der Anodenpadelektrode der oberen Oberfläche der Halbleiterleistungsvorrichtungen Q4, DI4 auf. Die Metallzuleitung 617-4 ist auf der oberen Oberfläche der Halbleiterleistungsvorrichtungen Q4, DI4 angeordnet und zwischen der Metallzuleitung 617-4 und der Schutzschicht auf dem Chip ist durch Schweißen mit dem Laserlicht in den verschweißten Teilen (geschmolzenen wiedererstarrten Teilen) 624 (Q4), 624 (A4) gebondet. Das Laserlichtschweißen kann Punktschweißen sein. Die leitfähige Schutzschicht auf dem Chip kann Bondschichten auf dem Chip, wie etwa eine gebrannte Ag-Schicht oder eine gebrannte Cu-Schicht, aufweisen. Zudem kann sie eine Konfiguration aufweisen, bei der eine metallische Platte auf den Bondschichten auf dem Chip, wie etwa der gebrannten Ag-Schicht oder der gebrannten Cu-Schicht, angeordnet ist. Zudem kann sie eine Konfiguration aufweisen, bei der eine Plattierungsschicht auf der Source-Pad-Elektrode und der Anodenpadelektrode angeordnet ist.
  • Die Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, kann die Zuverlässigkeit in dem Fall des Ausbildens zum Beispiel einer Leistungshalbleitereinrichtung einer 1200V/150A-Klasse verbessern. Die Halbleiterleistungsvorrichtungen Q1, Q4 sind aus zum Beispiel einem SiC-MOSFET geformt und die Halbleiterleistungsvorrichtungen DI1, DI4 sind zum Beispiel aus einer SBD geformt. Zwei Halbleiterleistungsvorrichtungen Q1 und zwei Halbleiterleistungsvorrichtungen Q4 sind jeweils parallel zueinander angeordnet. Zwei Halbleiterleistungsvorrichtungen DI1 und zwei Halbleiterleistungsvorrichtungen DI4 sind ebenfalls jeweils parallel zueinander angeordnet. Die Chipgröße des SiC-TMOSFET beträgt zum Beispiel näherungsweise 3,1 mm x näherungsweise 4,4 mm und die Chipgröße einer SBD beträgt zum Beispiel näherungsweise 5,14 mm x näherungsweise 5,14 mm.
  • Der metallische Rahmen, der den Metallzuleitungen 617-1, 617-4, den Drain-Elektrodenstrukturen D1, D4, den Source-Elektrodenstrukturen S1, S4 und dergleichen entspricht, ist zum Beispiel aus reinem Kupfer (C1020) gebildet.
  • Bei der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, können der Positivseitenleistungsanschluss P (D1), der Negativseitenleistungsanschluss N (S4) und die Ausgangsanschlüsse O (D4), O (S1) mit einer Säulenelektrodenstruktur usw. mit dem metallischen Rahmen verbunden sein, wie in 80 gezeigt ist.
  • Bei der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, sind die Metallzuleitung 617-1 bei der Seite des oberen Arms und die Metallzuleitung 617-4 bei der Seite des unteren Arms so angeordnet, dass sie einander gegenüberliegen, und die gegenüberliegende Entfernung wird so nahe wie möglich gebracht, um die Isolationsdurchbruchsspannung sicherzustellen. Dadurch kann eine parasitäre Induktivität der Verdrahtung reduziert werden und kann eine elektrische Stoßspannung, die zu der Zeit des Schaltens auftritt, reduziert werden. Die anderen Konfigurationen sind die gleichen wie die Konfigurationen der Leistungshalbleitereinrichtung, die in 61 bis 63 und 76 bis 77 gezeigt sind. Zudem ist das Fertigungsverfahren für die in 80 gezeigte Leistungshalbleitereinrichtung das gleiche wie das Fertigungsverfahren für die in 67 bis 71 gezeigte Leistungshalbleitereinrichtung.
  • (Modifizierte Beispiele)
  • 81 ist ein schematisches Vogelperspektivenkonfigurationsdiagramm vor dem Bilden der Harzschicht 6300 in dem 2-in-1-Modul (Modul mit eingebauter Halbbrücke) in der Leistungshalbleitereinrichtung 600 gemäß einem modifizierten Beispiel einer Ausführungsform, auf die die vorliegende Technologie angewandt wird. Bei der Leistungshalbleitereinrichtung 600 gemäß dem modifizierten Beispiel einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wird eine Anordnungskonfiguration der Halbleiterleistungsvorrichtungen Q1, DI1, Q4, DI4 im Vergleich zu der Leistungshalbleitereinrichtung 600 gemäß einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, geändert.
  • Auch bei der Leistungshalbleitereinrichtung 600 gemäß dem modifizierten Beispiel einer Ausführungsform, auf die die vorliegende Technologie angewandt wird, wie in 81 gezeigt, wird das Isolationsschaltkreissubstrat nicht verwendet, sondern wird eine metallische Folie oder eine metallische Platte (metallischer Rahmen), die den Drain-Elektrodenstrukturen D1, D4, den Source-Elektrodenstrukturen S4 und dergleichen entspricht, genutzt. Die Source-Elektrodenstruktur S1 ist elektrisch der Drain-Elektrodenstruktur D1 gemein. Die Drain-Elektrodenstrukturen D1, D4 und die Source-Elektrodenstruktur S4 sind in einer rechteckigen Form angeordnet, wie in 81 gezeigt ist.
  • Wie in 81 gezeigt, sind 2 Chips der MOSFETs Q1, Q4 jeweils parallel angeordnet und sind 2 Chips der Dioden DI1, DI4 ebenfalls jeweils parallel angeordnet. Die Dioden DI1, DI4 sind jeweils umgekehrt parallel zwischen D1 und S1 und zwischen D4 und S4 der MOSFETs Q1, Q4 verbunden. Außerdem sind die Dioden DI1, DI4 alternierend mit Bezug aufeinander angeordnet, so dass sie nahe den MOSFETs Q1, Q4 sind. Andere Konfigurationen sind die gleichen wie jene in 80 gezeigten. Zudem ist das Fertigungsverfahren für die in 81 gezeigte Leistungshalbleitereinrichtung das gleiche wie das Fertigungsverfahren für die in 67 bis 71 gezeigte Leistungshalbleitereinrichtung.
  • Gemäß der einen Ausführungsform, auf die die vorliegende Technologie angewandt wird, und dem modifizierten Beispiel davon kann Folgendes bereitgestellt werden: die Leistungshalbleitereinrichtung, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, mit Bezug auf die mechanische Spannung aufgrund der Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und die durch das Laserlicht erreichte Schmelztiefe einfach zu steuern; und das Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung.
  • Bei der Leistungshalbleitereinrichtung gemäß den Ausführungsformen ist es auch möglich, eine Wechselrichterschaltkreisvorrichtung oder einen Stromrichterschaltkreis auszubilden, indem die Halbleiterleistungsvorrichtungen zwischen einer ersten Leistungsquelle und einer zweiten Leistungsquelle in Reihe verbunden werden, indem mehrere Schalt-Schaltkreise unter Verwendung eines Verbindungspunkts zwischen den Halbleiterleistungsvorrichtungen, die in Reihe verbunden sind, als ein Ausgang verwendet werden und indem jedes Gate der Halbleiterleistungsvorrichtungen einzeln gesteuert wird.
  • Gemäß den Ausführungsformen kann Folgendes bereitgestellt werden: die Leistungshalbleitereinrichtung, die dazu in der Lage ist, eine Bondzuverlässigkeit zwischen der Halbleiterleistungsvorrichtung und der Metallzuleitung, die auf der oberen Oberfläche von dieser positioniert ist, mit Bezug auf die mechanische Spannung aufgrund der Umgebung von wiederholtem Abkühlen und Erwärmen zu verbessern und die durch das Laserlicht erreichte Schmelztiefe einfach zu steuern; und das Fertigungsverfahren für eine solche Leistungshalbleitereinrichtung.
  • [Andere Ausführungsformen]
  • Wie oben erklärt, wurden die Ausführungsformen als eine Offenbarung einschließlich einer assoziierten Beschreibung und Zeichnungen beschrieben, die als veranschaulichend und nicht beschränkend aufzufassen sind. Diese Offenbarung verdeutlicht eine Vielzahl von alternativen Ausführungsformen, Arbeitsbeispielen und Operationstechniken für einen Fachmann.
  • Zum Beispiel kann bei dem in 38 und 39 gezeigten Anwendungsschaltkreis ein Sibasierter MOSFET anstelle des SiC-MOSFET verwendet werden oder können ein Emitter, ein Kollektor und ein Gate eines IGBT anstelle der Source, des Drains und des Gates des SiC-MOSFET verbunden werden. Zudem kann eine Hybridvorrichtung zwischen dem SiC-basierten MOSFET und dem SiC-basierten IGBT verwendet werden. Jede Freilaufdiode DI kann extern angeordnet sein oder kann weggelassen sein, indem ein parasitäres Element jedes MOSFET verwendet wird.
  • Das dicke Kupfer wie bei der in 1 gezeigten Ausführungsform kann für die Verdrahtungsstruktur zum Die-Bonden jeder der in 41 bis 45, 61 bis 64 gezeigten Ausführungsformen verwendet werden. Zudem kann eine Metallzuleitung mit einer laminierten Struktur zwischen der Elektrode und der Verdrahtungsstruktur jeder der in 1 bis 28 gezeigten Ausführungsformen verwendet werden oder kann die Bondschutzschicht auf dem Chip auf der oberen Oberfläche der Elektrode gebildet werden, um das Laserschweißen zwischen der Bondschutzschicht auf dem Chip und der Metallzuleitung durchzuführen, und die Bondzuverlässigkeit kann durch eine solche Konfiguration weiter verbessert werden.
  • Zudem kann die Metallzuleitung durch den Walzprozess oder den Biegeprozess gebildet werden.
  • Wenn dies der Fall ist, decken die Ausführungsformen eine Vielzahl von Ausführungsformen ab, egal ob diese beschrieben sind oder nicht.
  • Industrielle Anwendbarkeit
  • Die Leistungshalbleitereinrichtung gemäß den Ausführungsformen kann für Halbleitermodultechniken, z. B. IGBT-Module, Diodenmodule, MOS-Module (Si, SiC, GaN, Galliumoxid) usw. verwendet werden und kann für umfangreiche zutreffende Gebiete, z. B. Wechselrichter für Hybridelektrofahrzeuge (HEVs: Hybrid Electric Vehicles) / Elektrofahrzeuge (EVs: Electric Vehicles), industrielle Wechselrichter oder Stromrichter, angewandt werden.
  • Bezugszeichenliste
    • 1, 400, 400A, 450, 500, 600, 650:
    Leistungshalbleitereinrichtung
    2:
    Dickes Kupfersubstrat
    3, 17:
    Keramiksubstrat
    2B:
    Isolationssubstrat (DBC-Substrat)
    10:
    Kühlungseinrichtung
    12:
    Lötschicht
    12TH:
    Erste thermische Verbindungsschicht
    14:
    Erste dicke Kupferschicht (Cu-Schicht)
    14B,
    18B: Kupferfolienschicht
    16:
    Isolationslagenschicht
    16TH:
    Zweite thermische Verbindungsschicht
    18A:
    Zweite dicke Kupferschicht (Cu-Schicht)
    20:
    Bondschicht (gebrannte Ag-Schicht)
    22, 401, 601, QA, QB, Q, Q1-Q6:
    Halbleiterleistungsvorrichtung (SiC-MOSFET)
    23H, 23V, 23R:
    Degradationsteil
    40, 42:
    Dreiphasiger AC-Wechselrichter
    50:
    1-in-1-Modul
    100:
    2-in-1-Modul
    180:
    Gate-Ansteuerung
    200:
    Leistungshalbleitereinrichtungseinheit
    300, 4115, 6300:
    Harzschicht
    402, 602:
    Gate-Pad-Elektrode
    403, 603:
    Source-Pad-Elektrode
    404, 604:
    Bondschicht unter dem Chip
    405, 605:
    Drain-Elektrodenstruktur
    406, 606:
    Source-Elektrodenstruktur
    407, 607, SL1, SL4:
    Source-Signal-Elektrodenstruktur
    408, 608, GL1, GL4:
    Gate-Signal-Elektrodenstruktur
    409, 609:
    Substrat (Keramiksubstrat)
    410, 610:
    Hintere Elektrodenstruktur
    411:
    Source-Bonddraht
    412, 611:
    Source-Signal-Bonddraht
    413, 612:
    Gate-Signal-Bonddraht
    414, 614:
    Isolationssubstrat
    415, 617, 617-1, 617-4:
    Metallzuleitung
    416:
    Bondschicht auf dem Chip
    417:
    Source-Elektrodenstruktur auf der Bondschicht
    418, 619:
    Riss
    419, 4191, 4194, 41911, 41941, 420:
    Erste Metallzuleitung
    419a,
    420a: Metallschicht a
    419b,
    420b: Metallschicht b
    419c,
    420c: Metallschicht c
    421:
    Isolationsteil
    423:
    Lötschicht auf der Gate-Pad-Elektrode
    424, 4241, 4244:
    Zweite Metallzuleitung (Gate-Metallzuleitung)
    425:
    Lötschicht unter der Gate-Metallzuleitung
    426, 4261, 4264:
    Dritte Metallzuleitung (Source-Signal-Metallzuleitung)
    427:
    Lötschicht unter der Source-Signal-Metallzuleitung
    4321, 4324, 432n:
    Hauptverdrahtungsleiter (Elektrodenstruktur)
    41241, 41244:
    Signalsubstrat
    615:
    Bondschicht auf dem Chip (Schutzschicht auf dem Chip)
    616:
    Bondschicht auf der Source-Elektrode
    618:
    Angelegter Druck
    620:
    Laserlicht (hv)
    621, 624:
    Verschweißter Teil (geschmolzener wiedererstarrter Teil (normaler Teil))
    622:
    Geschmolzener wiedererstarrter Teil (defekter Teil)
    623:
    Metallzerstäubung
    625:
    Metallische Platte
    626:
    Plattierungsschicht
    627:
    Pressplatte
    644:
    Isolationsschichtsubstrat (organische Isolationsharzschicht)
    t1:
    Dicke der ersten dicken Kupferschicht
    t2:
    Dicke der zweiten dicken Kupferschicht
    Rth:
    Thermischer Widerstand
    P:
    Positivseitenleistungsanschluss
    N:
    Negativseitenleistungsanschluss
    O, U, V, W:
    Ausgangsanschluss
    G, GT1, GT4:
    Gate-Anschluss
    SS, SST1, SST4:
    Source-Sense-Anschluss
    ST:
    Source-Anschluss
    DT:
    Drain-Anschluss
    GWA, GWB, GW1, GW4:
    Gate-Bonddraht
    SWA, SWB, SW1, SW4, SWO, SWN:
    Source-Bonddraht
    GP, GP1, GP4:
    Gate-Signal-Verdrahtungsstruktur
    SP, SP1, SP4:
    Source-Signal-Verdrahtungsstruktur
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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    • JP 2014053406 [0008]
    • JP 201523183 [0008]
    • JP 20094544 [0008]
    • JP 2000100849 [0008]
    • JP 20164796 [0008]
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    • JP 2008210942 [0008]
    • JP 2009105266 [0008]
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Claims (22)

  1. Leistungshalbleitereinrichtung, die Folgendes aufweist: ein plattenförmiges dickes Kupfersubstrat; eine leitfähige Bondschicht, die teilweise auf dem dicken Kupfersubstrat angeordnet ist; eine Halbleiterleistungsvorrichtung, die auf der Bondschicht angeordnet ist; und einen externen Verbindungsanschluss, der elektrisch mit einer Elektrode der Halbleiterleistungsvorrichtung verbunden ist, wobei eine Vickers-Härte des dicken Kupfersubstrats gleich oder geringer als 50 ist.
  2. Leistungshalbleitereinrichtung nach Anspruch 1, wobei die Bondschicht eine Schicht aufweist, die aus der Gruppe ausgewählt ist, die aus einer gebrannten Ag-Schicht, einer gebrannten Cu-Schicht, einer gebrannten Au-Schicht und einer gebrannten Ni-Schicht besteht, und an die Halbleiterleistungsvorrichtung gebondet ist.
  3. Leistungshalbleitereinrichtung nach Anspruch 1 oder Anspruch 2, wobei das dicke Kupfersubstrat eine erste dicke Kupferschicht und eine zweite dicke Kupferschicht, die auf der ersten dicken Kupferschicht angeordnet ist, aufweist, wobei die Bondschicht teilweise auf der zweiten dicken Kupferschicht angeordnet ist, und eine Vickers-Härte der zweiten dicken Kupferschicht geringer als eine Vickers-Härte der ersten dicken Kupferschicht ist und gleich oder kleiner als 50 ist.
  4. Leistungshalbleitereinrichtung nach Anspruch 3, die ferner Folgendes aufweist: eine Isolationslagenschicht, die auf der ersten dicken Kupferschicht angeordnet ist, wobei die Isolationslagenschicht eine Größe gleich oder größer als jene der zweiten dicken Kupferschicht aufweist, wobei die zweite dicke Kupferschicht auf der Isolationslagenschicht angeordnet ist.
  5. Leistungshalbleitereinrichtung nach Anspruch 3 oder 4, die ferner Folgendes aufweist: eine erste thermische Verbindungs- bzw. Verbundschicht oder eine Lötschicht, die zwischen einer Kühlungseinrichtung und dem dicken Kupfersubstrat angeordnet ist, wobei die Kühlungseinrichtung an einer anderen Seite des dicken Kupfersubstrats angebracht ist.
  6. Leistungshalbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: eine Isolationslage, die zwischen einer Kühlungseinrichtung und dem dicken Kupfersubstrat angeordnet ist, wobei die Isolationslage an einer anderen Seite des dicken Kupfersubstrats angebracht ist; und mehrere externe Verbindungsanschlüsse, die elektrisch mit jeweiligen Elektroden der Halbleiterleistungsvorrichtung verbunden sind, wobei eine Vickers-Härte des dicken Kupfersubstrats kleiner als eine Vickers-Härte von Kupfer ist, das die externen Verbindungsanschlüsse der Halbleiterleistungsvorrichtung darstellt, und gleich oder kleiner als 50 ist.
  7. Leistungshalbleitereinrichtung nach Anspruch 1 oder 2, die ferner Folgendes aufweist: ein Isolationssubstrat; und eine zweite thermische Verbindungsschicht, die auf dem Isolationssubstrat angeordnet ist und die gleiche Größe wie das dicke Kupfersubstrat aufweist oder größer ist, wobei das dicke Kupfersubstrat auf der zweiten thermischen Verbindungsschicht angeordnet ist.
  8. Leistungshalbleitereinrichtung nach Anspruch 7, die ferner Folgendes aufweist: eine erste thermische Verbindungsschicht oder eine Lötschicht, die zwischen einer Kühlungseinrichtung und dem dicken Kupfersubstrat angeordnet ist, wobei die Kühlungseinrichtung an einer anderen Seite des dicken Kupfersubstrats angebracht ist; und eine Harzschicht, die zum Bedecken der Halbleiterleistungsvorrichtung und wenigstens eines Teils des dicken Kupfersubstrats und der externen Verbindungsanschlüsse ausgebildet ist, wobei die Harzschicht die erste thermische Verbindungsschicht oder die Lötschicht nicht bedeckt.
  9. Leistungshalbleitereinrichtung nach Anspruch 7 oder Anspruch 8, wobei das Isolationssubstrat ein Substrat aufweist, das aus der Gruppe ausgewählt ist, die aus einem DBC-Substrat, einem DBA-Substrat und einem AMB-Substrat besteht.
  10. Leistungshalbleitereinrichtung nach einem beliebigen der Ansprüche 5-9, wobei die Kühlungseinrichtung, die an einer anderen Seite des dicken Kupfersubstrats angebracht ist, eine Wasserkühlungstyp- oder eine Luftkühlungstypkühlungseinrichtung ist und für eine fahrzeugmontierte Ansteuerungseinrichtung oder eine fahrzeugmontierte Leistungsversorgungseinrichtung verwendet wird.
  11. Leistungshalbleitereinrichtung, die Folgendes aufweist: eine plattenförmige erste dicke Kupferschicht; eine Isolationslagenschicht oder eine erste thermische Verbindungs- bzw. Verbundschicht, die auf der ersten dicken Kupferschicht angeordnet ist; eine in einem Muster bzw. einer Struktur ausgebildete zweite dicke Kupferschicht, die auf der Isolationslagenschicht angeordnet ist; eine leitfähige Bondschicht, die auf der zweiten dicken Kupferschicht angeordnet ist; eine Halbleiterleistungsvorrichtung, die auf der Bondschicht angeordnet ist; und mehrere externe Verbindungsanschlüsse, die elektrisch mit jeweiligen Elektroden der Halbleiterleistungsvorrichtung verbunden sind, wobei eine Vickers-Härte der zweiten dicken Kupferschicht geringer als eine Vickers-Härte der ersten dicken Kupferschicht oder der externen Verbindungsanschlüsse ist und gleich oder kleiner als 50 ist.
  12. Leistungshalbleitereinrichtung nach Anspruch 11, wobei die Bondschicht eine Schicht aufweist, die aus der Gruppe ausgewählt ist, die aus einer gebrannten Ag-Schicht, einer gebrannten Cu-Schicht, einer gebrannten Au-Schicht oder einer gebrannten Ni-Schicht besteht, und an die Halbleiterleistungsvorrichtung gebondet ist.
  13. Leistungshalbleitereinrichtung nach Anspruch 11 oder Anspruch 12, wobei: die Halbleiterleistungsvorrichtung ein FET oder IGBT oder eine Hybridvorrichtung zwischen dem FET und dem IGBT ist, wobei eine Source-Elektrode oder eine Emitter-Elektrode von dieser auf einer oberen Oberfläche davon gebildet ist und eine Gate-Elektrode und eine Drain-Elektrode oder Kollektor-Elektrode von dieser auf einer unteren Oberfläche davon gebildet sind; und die Halbleitervorrichtung eine Gate-Signal-Verdrahtungsstruktur, die elektrisch mit der Gate-Elektrode verbunden ist, und eine Source-Signal-Verdrahtungsstruktur, die elektrisch mit der Source-Elektrode verbunden ist, und/oder eine Emitter-Signal-Verdrahtungsstruktur, die elektrisch mit der Emitter-Elektrode verbunden ist, aufweist, wobei jede Verdrahtungsstruktur auf der Isolationslagenschicht oder der ersten thermischen Verbindungsschicht angeordnet ist und mit dem gleichen Material wie die zweite dicke Kupferschicht strukturgebildet bzw. in einem Muster gebildet ist.
  14. Leistungshalbleitereinrichtung nach Anspruch 13, wobei die Halbleiterleistungsvorrichtung eine Konfiguration aufweist, bei der mehrere Chips miteinander parallel verbunden sind.
  15. Leistungshalbleitereinrichtung nach einem beliebigen der Ansprüche 1-14, die ferner Folgendes aufweist: eine Bonddegradationsstruktur, die Risse, die sich von einer Peripherie der Halbleiterleistungsvorrichtung weg zwischen der zweiten dicken Kupferschicht und der Halbleiterleistungsvorrichtung in der vertikalen Richtung ausbreiten, oder den Verschlechterungsmodus, bei dem eine Zerstörung teilweise zufällig auftritt, aufweist; und zwar anstelle eines Risses, der sich von dem Rand der Peripherie der Halbleiterleistungsvorrichtung in die Bondschicht hinein zu dem Zentrum der Halbleiterleistungsvorrichtung ausbreitet, wenn eine Degradation in der Bondschicht auftritt.
  16. Leistungshalbleitereinrichtung nach einem beliebigen der Ansprüche 1-15, wobei die Halbleiterleistungsvorrichtung einen beliebigen oder mehrere unterschiedliche Arten eines/einer Si-basierten IGBT, eines Si-basierten MOSFET, eines SiC-basierten IGBT, eines SiC-basierten MOSFET, einer Hybridvorrichtung zwischen dem SiC-basierten MOSFET und dem SiC-basierten IGBT, eines GaN-basierten FET oder eines Galliumoxidbasierten FET aufweist.
  17. Leistungshalbleitereinrichtung nach einem beliebigen der Ansprüche 1-16, wobei ein beliebiges eines 1-in-1-Moduls, eines 2-in-1-Moduls, eines 4-in-1-Moduls, eines 6-in-1-Moduls, eines 7-in-1-Moduls, eines 8-in-1-Moduls, eines 12-in-1-Moduls oder eines 14-in-1-Moduls durch Verwenden der Halbleiterleistungsvorrichtungen gebildet ist.
  18. Leistungshalbleitereinrichtung nach Anspruch 17, wobei eine Wechselrichter- bzw. Inverterschaltkreisvorrichtung oder ein Stromrichter- bzw. Konverterschaltkreis ausgebildet ist, indem die Halbleiterleistungsvorrichtungen zwischen einer ersten Leistungsquelle und einer zweiten Leistungsquelle in Reihe verbunden werden, indem mehrere Schalt-Schaltkreise unter Verwendung eines Verbindungspunkts zwischen den Halbleiterleistungsvorrichtungen, die in Reihe verbunden sind, als ein Ausgang verwendet werden und indem jedes Gate der Halbleiterleistungsvorrichtungen einzeln gesteuert wird.
  19. Leistungshalbleitereinrichtung nach einem beliebigen der Ansprüche 1-10, die ferner Folgendes aufweist: eine Metallzuleitung, die zwischen einer Elektrode der Halbleiterleistungsvorrichtung und einer Verdrahtungsstruktur, an die der externe Verbindunganschluss gebondet ist, verbunden ist, wobei die Metallzuleitung eine metallische laminierte Struktur aufweist.
  20. Leistungshalbleitereinrichtung nach einem beliebigen der Ansprüche 1-10, die ferner Folgendes aufweist: eine Bondschutzschicht auf einem Chip, die auf einer Elektrode der Halbleiterleistungsvorrichtung angeordnet ist; und eine Metallzuleitung, die an die Bondschutzschicht auf dem Chip gebondet ist, wobei eine Bondung zwischen der Metallzuleitung und der Bondschutzschicht auf dem Chip einen geschmolzenen wiedererstarrten Teil aufweist, der durch Laserschweißen gebildet ist.
  21. Fertigungsverfahren für eine Leistungshalbleitereinrichtung, wobei das Fertigungsverfahren Folgendes aufweist: Bilden einer zweiten dicken Kupferschicht, die einem Temperprozess bei gleich oder mehr als 400 °C unterzogen wird; Bilden einer leitfähigen Bondschicht auf der zweiten dicken Kupferschicht; Anordnen der zweiten dicken Kupferschicht auf einer ersten dicken Kupferschicht über eine Isolationslagenschicht oder eine erste thermische Verbindungs- bzw. Verbundschicht; Anordnen einer Halbleiterleistungsvorrichtung auf der Bondschicht und Bonden der Halbleiterleistungsvorrichtung an die Bondschicht mittels eines Erwärmungs- und Druckbeaufschlagungsprozesses zur Erwärmung und Druckbeaufschlagung der Halbleiterleistungsvorrichtung; und Verbinden einer Elektrode der Halbleiterleistungsvorrichtung mit einem externen Verbindungsanschluss, wobei eine Vickers-Härte der zweiten dicken Kupferschicht, die dem Temperprozess unterzogen wurde, geringer als eine Vickers-Härte der ersten dicken Kupferschicht und/oder der externen Verbindungsanschlüsse ist und gleich oder kleiner als 50 ist.
  22. Fertigungsverfahren für die Leistungshalbleitereinrichtung nach Anspruch 21, wobei eine Erwärmungsverarbeitungstemperatur des Erwärmungs- und Druckbeaufschlagungsprozesses innerhalb eines Bereichs von 300 °C bis 350 °C liegt und ein angelegter Druck innerhalb eines Bereichs von 10 MPa bis 80 MPa liegt.
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