JP2016004796A - パワーモジュールおよびその製造方法 - Google Patents

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Abstract

【課題】構造が簡単で、製造プロセスが簡略化され、大電流化可能なパワーモジュールおよびその製造方法を提供する。【解決手段】パワーモジュール１００は、セラミックス基板９と、セラミックス基板上に配置されたソース電極パターン６、ドレイン電極パターン５、ソース信号電極パターン７およびゲート信号電極パターン８と、ドレイン電極パターン上に配置され、表面側にソースパッド電極３およびゲートパッド電極２を有する半導体デバイス１と、ソース電極パターンおよびソースパッド電極に接合されたソース用分割リードフレーム２０と、ゲートパッド電極と接合されたゲートパッド電極用分割リードフレーム２２とを備える。【選択図】図４

Description

本実施の形態は、パワーモジュールおよびその製造方法に関する。
従来、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）のような半導体デバイスを含むパワーチップがリードフレーム上に搭載され、系全体が樹脂でモールドされたパワーモジュールが知られている。動作状態において、半導体デバイスは発熱するため、リードフレームの裏面に絶縁層を介してヒートシンクを配置し、半導体デバイスを冷却するのが一般的である。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するためのパワーモジュールの設計は必須である。
ＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。また、トランスファーモールドによって樹脂封止された半導体装置についても開示されている。
主電極上に柱電極構造を備えるＳｉＣパワーデバイスにおいて、線熱膨張を調整し、薄型で作ったＳｉＣパワーモジュールの反り量を低減化したパワーモジュールや熱抵抗を改善したＳｉＣパワーモジュールも提案されている。
特許３２０１２７７号公報 特開２００５−１０９１００号公報 特開２００５−１８３４６３号公報 特開２０１３−１７２０４４号公報 特開２０１３−１７９２２９号公報
本実施の形態は、構造が簡単で、製造プロセスが簡略化され、大電流を導通可能なパワーモジュールおよびその製造方法を提供することにある。
本実施の形態の一態様によれば、半導体デバイスと、前記半導体デバイスの上面に接合されたリードフレームとを備えるパワーモジュールが提供される。
本実施の形態の他の態様によれば、基板と、前記基板上に配置された第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンと、前記第２電極パターン上に配置され、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスと、前記第１電極パターンおよび前記第１パッド電極に接合された第１リードフレームと、前記第２パッド電極と接合された第２リードフレームとを備えるパワーモジュールが提供される。
本実施の形態の他の態様によれば、基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成する工程と、第１リードフレームと第２リードフレームと絶縁部とをアセンブルする工程と、前記第１電極パターンおよび前記第１パッド電極に第１リードフレームを接合し、前記第２パッド電極と第２リードフレームを接合する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、第１リードフレームと第２リードフレームと絶縁部とをアセンブルする工程と、前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成すると共に、前記第１電極パターンおよび前記第１パッド電極に前記第１リードフレームを接合し、前記第２パッド電極と前記第２リードフレームを接合する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成する工程と、第１リードフレームと第２リードフレームとを絶縁部を介して接続し、前記第１リードフレームと第３リードフレームとを一体化接続し、前記第２リードフレームと第４リードフレームとを一体化接続し、分割リードフレーム構造をアセンブルする工程と、前記第１電極パターンおよび前記第１パッド電極に前記第１リードフレームを接合し、前記第２パッド電極と第２リードフレームを接合し、前記第１信号電極パターンと前記第３リードフレームを接合し、前記第２信号電極パターンと前記第４リードフレームを接合する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、第１リードフレームと第２リードフレームとを絶縁部を介して接続し、前記第１リードフレームと第３リードフレームとを一体化接続し、前記第２リードフレームと第４リードフレームとを一体化接続し、分割リードフレーム構造をアセンブルする工程と、前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成すると共に、前記第１電極パターンおよび前記第１パッド電極に前記第１リードフレームを接合し、前記第２パッド電極と第２リードフレームを接合し、前記第１信号電極パターンと前記第３リードフレームを接合し、前記第２信号電極パターンと前記第４リードフレームを接合する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態によれば、構造が簡単で、製造プロセスが簡略化され、大電流を導通可能なパワーモジュールおよびその製造方法を提供することができる。
(ａ)比較例１に係るパワーモジュールの主要部の模式的平面パターン構成図、（ｂ）図１（ａ）のＩ−Ｉ線に沿う模式的断面構造図。 (ａ)比較例２に係るパワーモジュールの主要部の模式的平面パターン構成図、（ｂ）図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。 比較例２の変形例に係るパワーモジュールであって、図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。 (ａ)第１の実施の形態に係るパワーモジュールの主要部の模式的平面パターン構成図、（ｂ）図４（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 (ａ)第１の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的平面パターン構成図（その１）、（ｂ）図５（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 (ａ)第１の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的平面パターン構成図（その２）、（ｂ）図６（ａ）のＶ−Ｖ線に沿う模式的断面構造図。 第１の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的断面構造図（その３）。 (ａ)第１の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的平面パターン構成図（その４）、（ｂ）図８（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造図。 第１の実施の形態の変形例に係るパワーモジュールであって、図４（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 第２の実施の形態に係るパワーモジュールの主要部の模式的平面パターン構成図。 図１０（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 図１０（ａ）のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造図。 第２の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的断面構造図。 第２の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的断面構造図。 第２の実施の形態の変形例に係るパワーモジュールであって、図１０（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 第２の実施の形態の変形例に係るパワーモジュールであって、図１０（ａ）のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造図。 第３の実施の形態に係るパワーモジュールであって、ツーインワンモジュール（2 in 1 Module）（ハーフブリッジ内蔵モジュール）において、樹脂層を形成前の模式的平面パターン構成図。 第３の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ 絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を適用したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成図。 第３の実施の形態に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成後の模式的鳥瞰構成図。 実施の形態に係るパワーモジュールであって、（ａ）ワンインワンモジュール（1 in 1 Module）のＳｉＣ ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ワンインワンモジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールであって、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの詳細回路表現図。 実施の形態に係るパワーモジュールであって、（ａ）ツーインワンモジュールのＳｉＣ ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ツーインワンモジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、（ａ）ＳｉＣ ＭＩＳＦＥＴの模式的断面構造図、（ｂ）ＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ（Double Implanted）ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ トレンチ（Ｔ：Ｔrench）ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成において、（ａ）半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成図。 半導体デバイスとしてＩＧＢＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成図。
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[比較例]
―比較例１―
比較例１に係るパワーモジュール１００Ａの主要部の模式的平面パターン構成は、図１（ａ）に示すように表わされ、図１（ａ）のＩ−Ｉ線に沿う模式的断面構造は、図１（ｂ）に示すように表わされる。
比較例１に係るパワーモジュール１００Ａは、図１（ａ）および図１（ｂ）に示すように、セラミックス基板９と、セラミックス基板９上に配置されたソース電極パターン６・ドレイン電極パターン５・ソース信号電極パターン７・ゲート信号電極パターン８と、ドレイン電極パターン５上に配置され、表面側にソースパッド電極３およびゲートパッド電極２を有する半導体デバイス１と、ソース電極パターン６・ソースパッド電極３間に接続されたソースボンディングワイヤ１１と、ソース電極パターン６・ソース信号電極パターン７間に接続されたソース信号ボンディングワイヤ１２と、ゲートパッド電極２・ゲート信号電極パターン８間に接続されたゲート信号ボンディングワイヤ１３とを備える。尚、図１（ｂ）においては、図１（ａ）のＩ−Ｉ線に沿う断面構造を示すため、ソース信号ボンディングワイヤ１２は図示されないが、接続関係を見易くするために、ゲート信号ボンディングワイヤ１３と共に図示している。
半導体デバイス１は、チップ下半田層４を介してドレイン電極パターン（銅箔）５に接合される。ドレイン電極パターン５は、ソース電極パターン６・ソース信号電極パターン７・ゲート信号電極パターン８・裏面電極パターン９の金属箔と共に、セラミックス基板９に接合され、絶縁基板１４として一体化されている。
半導体デバイス１の表面には、ソースパッド電極３およびゲートパッド電極２が形成されており、ソースパッド電極３とソース電極パターン６は、ソースボンディングワイヤ１１によって、電気的に接続されている。また、ゲートパッド電極２とゲート信号電極パターン８は、ゲート信号ボンディングワイヤ１３によって、電気的に接続されている。さらに、ソースパッド電極３とソース信号電極パターン７は、ソース信号ボンディングワイヤ１２によって、電気的に接続されている。
ソースボンディングワイヤ１１には、通常直径φ＝４００μｍ程度のアルミワイヤが用いられるが、導通可能な最大電流は、ワイヤ１本当たり２５Ａ程度である。例えば、４ｍｍ角の半導体チップ表面のソースパッド電極３に接合可能なワイヤ本数は、直径φ＝４００μｍ程度のアルミワイヤであれば、最大４本程度である。したがって、この４ｍｍ角の半導体チップに導通可能な最大電流は、２５Ａ×４＝１００Ａ程度となる。これ以上導通させると、アルミワイヤの溶断が起こるため、アルミワイヤの本数を増加するか、アルミワイヤの直径φを太くする必要がある。しかしながら、半導体チップ１表面のソースパッド電極３の面積が限られているため、アルミワイヤの本数を増加することもアルミワイヤの直径φを太くすることも難しい。
―比較例２―
比較例２に係るパワーモジュール１００Ａの主要部の模式的平面パターン構成は、図２（ａ）に示すように表わされ、図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造は、図２（ｂ）に示すように表わされる。また、比較例２の変形例に係るパワーモジュール１００Ａであって、図２（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造は、図３に示すように表わされる。
比較例２に係るパワーモジュール１００Ａは、図２（ａ）および図２（ｂ）に示すように、セラミックス基板９と、セラミックス基板９上に配置されたソース電極パターン６・ドレイン電極パターン５・ソース信号電極パターン７・ゲート信号電極パターン８と、ドレイン電極パターン５上に配置され、表面側にソースパッド電極３およびゲートパッド電極２を有する半導体デバイス１と、ソース電極パターン６・ソースパッド電極３間に接続されたリードフレーム１５と、ソース電極パターン６・ソース信号電極パターン７間に接続されたソース信号ボンディングワイヤ１２と、ゲートパッド電極２・ゲート信号電極パターン８間に接続されたゲート信号ボンディングワイヤ１３とを備える。尚、図２（ｂ）においては、図２（ａ）のＩＩ−ＩＩ線に沿う断面構造を示すため、ソース信号ボンディングワイヤ１２は図示されないが、接続関係を見易くするために、ゲート信号ボンディングワイヤ１３と共に図示している。
図２（ａ）および図２（ｂ）に示すように、リードフレーム配線では、アルミワイヤの代わりにリードフレーム１５がチップ上半田層１６を介して半導体デバイス１表面のソースパッド電極３に接続されている。また、リードフレーム１５は、ソース電極パターン上半田層１７を介して、ソース電極パターン６に接続されている。リードフレーム１５の材料としては、導電率が高い銅や銅合金などを適用可能である。
また、リードフレーム１５と半導体デバイス１との熱膨張率差が大きいため、冷熱繰り返し環境下において、チップ上半田層１６に大きな応力負荷（ストレス）が加わり、チップ上半田層１６にクラックが生じる不具合が起きることがある。このため、比較例２の変形例においては、図３に示すように、リードフレーム１５と半導体デバイス１間に応力緩和層１８を介在させる構造を採用することもある。ここで、リードフレーム１５は、応力緩和層上半田層１９を介して、応力緩和層１８に接続される。
これらのリードフレーム構造では、アルミワイヤを用いた配線に比べ、電流の導通面積を増やすことができるため、アルミワイヤよりも多くの電流を流すことが可能となる。一方、ゲートパッド電極２・ゲート信号電極パターン８間には、ゲート信号ボンディングワイヤ１３を接続し、ソースパッド電極３・ソース信号電極パターン７間には、ソース信号ボンディングワイヤ１２を接続する必要があるため、製造工程上効率が悪い。例えば、図２に示す比較例２の構造においては、絶縁基板１４上に半導体デバイス１を半田付けした後、ソース信号ボンディングワイヤ１２・ゲート信号ボンディングワイヤ１３を接続し、その後、リードフレーム１５を半田付けする必要がある。ソース信号ボンディングワイヤ１２・ゲート信号ボンディングワイヤ１３の接続前に、リードフレーム１５を半田付けしてしまうと、アルミワイヤボンディングのボンディングツール（例えば、キャピラリーなど）が、リードフレーム１５に干渉してしまう。このため、ソース信号ボンディングワイヤ１２・ゲート信号ボンディングワイヤ１３は、リードフレーム１５の接続前に、ボンディングを実施しておく必要がある。
したがって、比較例２に係るパワーモジュール１００Ａの製造方法は、絶縁基板１４上に半導体デバイス１を半田付けする工程と、ソース信号ボンディングワイヤ１２・ゲート信号ボンディングワイヤ１３を接続する工程と、リードフレーム１５を半田付けする工程とを有する。
[第１の実施の形態]
（パワーモジュール）
第１の実施の形態に係るパワーモジュール１００の主要部の模式的平面パターン構成は、図４（ａ）に示すように表わされ、図４（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図４（ｂ）に示すように表わされる。
第１の実施の形態に係るパワーモジュール１００は、図４（ａ）および図４（ｂ）に示すように、半導体デバイス１と、半導体デバイス１の上面に接合されたリードフレーム（２０、２２）とを備える。ここで、リードフレーム（２０、２２）は、複数に分割されている。
複数に分割されたリードフレーム（２０、２２）は、主電流が導通する第１リードフレーム２０と、第１リードフレーム２０と電気的に絶縁された第２リードフレーム２２とを備える。
第１の実施の形態に係るパワーモジュール１００は、図４（ａ）および図４（ｂ）に示すように、絶縁部２１を備え、第１リードフレーム２０と第２リードフレーム２２は、絶縁部２１を介してアセンブル接続される。尚、図４（ｂ）において、図４（ａ）のＩＩＩ−ＩＩＩ線に沿う断面構造を示すため、ソース信号ボンディングワイヤ１２は図示されないが、接続関係を見易くするために、ゲート信号ボンディングワイヤ１３と共に図示している。
さらに詳細には、第１の実施の形態に係るパワーモジュール１００は、図４（ａ）および図４（ｂ）に示すように、セラミックス基板９と、セラミックス基板９上に配置されたソース電極パターン６、ドレイン電極パターン５、ソース信号電極パターン７およびゲート信号電極パターン８と、ドレイン電極パターン５上に配置され、表面側にソースパッド電極３およびゲートパッド電極２を有する半導体デバイス１と、ソース電極パターン６およびソースパッド電極３に接合されたソース用分割リードフレーム２０と、ゲートパッド電極２と接合されたゲートパッド電極用分割リードフレーム２２とを備える。
第１の実施の形態に係るパワーモジュール１００は、図４（ａ）および図４（ｂ）に示すように、ソース用分割リードフレーム２０とソース信号電極パターン７との間を接続するソース信号ボンディングワイヤ１２と、ゲートパッド電極用分割リードフレーム２２とゲート信号電極パターン８との間を接続するゲート信号ボンディングワイヤ１３とを備える。
第１の実施の形態に係るパワーモジュール１００は、図４（ａ）および図４（ｂ）に示すように、ソース用分割リードフレーム２０とゲートパッド電極用分割リードフレーム２２は、絶縁部（分離部）２１を介して予めアセンブル接続される。
第１の実施の形態に係るパワーモジュール１００において、半導体デバイス１の上面のソースパッド電極３とゲートパッド電極２に対して、分割リードフレーム構造（２０・２２）が半田付けにより接合される。ここで、ソース用分割リードフレーム２０とゲートパッド電極用分割リードフレーム２２は、絶縁部（分割部）２１によって互いに絶縁されかつ接続されている。ソース用分割リードフレーム２０には、半導体デバイス１からの主電流が導通可能である。一方、ソース用分割リードフレーム２０と絶縁部（分割部）２１を介して絶縁されたゲートパッド電極用分割リードフレーム２２には、ゲートパッド電極２からのゲート信号（電圧）が印加される。
絶縁部（分割部）２１の材料としては、例えば、約１８０℃で溶融する半田溶融温度に耐える絶縁材料であれば良い。例えば、エポキシ系樹脂、シリコーン系樹脂を適用可能である。また、ソース用分割リードフレーム２０とゲートパッド電極用分割リードフレーム２２間に印加される絶縁耐圧としては、例えば、約２０Ｖである。したがって、サージ耐量を考慮して、絶縁部（分割部）２１は約３倍の６０Ｖ程度の耐圧が保持可能であれば良い。
主電流が導通可能なソース用分割リードフレーム２０の材料としては、Ｃｕ、Ａｌ、Ｃｕ合金、Ａｌ合金またはこれらを１つ以上含む合金などを適用可能である。
信号電圧が印加されるゲートパッド電極用分割リードフレーム２２の材料としては、Ｃｕ、Ａｌ、ＣｕＭｏなどを適用可能である。
（製造方法）
第１の実施の形態に係るパワーモジュール１００の製造方法の一工程を説明する模式的平面パターン構成は、図５（ａ）に示すように表わされる（その１）。また、図５（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造は、図５（ｂ）に示すように表わされる。
また、第１の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的平面パターン構成は、図６（ａ）に示すように表わされる（その２）。また、図６（ａ）のＶ−Ｖ線に沿う模式的断面構造は、図６（ｂ）に示すように表わされる。
さらに、第１の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的断面構造は、図７に示すように表される（その３）。
さらに、第１の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的平面パターン構成は、図８（ａ）に示すように表わされる（その４）。また、図８（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造は、図８（ｂ）に示すように表わされる。
（ａ）まず、図５（ａ）および図５（ｂ）に示すように、絶縁基板１４を準備し、セラミックス基板９の表面側銅箔をパターニングする。このパターニング工程の結果として、図図５（ａ）および図５（ｂ）に示すように、セラミックス基板９上には、ドレイン電極パターン５・ソース電極パターン６・ソース信号電極パターン７・ゲート信号電極パターン８が形成される。ここで、絶縁基板１４としては、例えば、ＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板若しくはＡＭＢ（Active Metal Brazed, Active Metal Bond）基板などを適用可能である。なお、ＤＢＣ基板の代わりに、有機絶縁樹脂層を絶縁層基板として適用しても良い。
（ｂ）次に、図６（ａ）および図６（ｂ）に示すように、絶縁基板１４上に半導体デバイス１を半田付け工程によって形成する。すなわち、ドレイン電極パターン５上にチップ下半田層４を介して、半導体デバイス１の裏面電極（ドレイン電極）を電気的に接続する。
（ｃ）次に、図６（ａ）および図６（ｂ）に示すように、半導体デバイス１の表面側には、ソースパッド電極３・ゲートパッド電極２が配置されているため、ソースパッド電極３・ゲートパッド電極２に対して、チップ上半田層１６・ゲートパッド電極上半田層２３を形成する。同様に、ソース電極パターン６上にソース電極パターン上半田層１７を形成する。
（ｄ）次に、図７に示すように、アセンブル工程によって、ソース用分割リードフレーム２０とゲートパッド電極用分割リードフレーム２２とを絶縁部（分割部）２１を介して接続し、分割リードフレーム構造（２０・２１・２２）を形成する。
（ｅ）さらに、図７に示すように、分割リードフレーム構造（２０・２１・２２）を、半導体デバイス１を表面側に搭載した絶縁基板１４上にアライメントする。
（ｆ）次に、図８（ａ）および図８（ｂ）に示すように、半田付け工程によって、ソース用分割リードフレーム２０とソース電極パターン６およびソースパッド電極３間をソース電極パターン上半田層１７・チップ上半田層１６を介して電気的に接続する。同時に、ゲートパッド電極用分割リードフレーム２２とゲートパッド電極２間をゲートパッド電極上半田層２３を介して電気的に接続する。
（ｇ）次に、図４（ａ）および図４（ｂ）に示すように、ゲートパッド電極用分割リードフレーム２２とゲート信号電極パターン８間をゲート信号ボンディングワイヤ１３を用いて接続する。また、ソース用分割リードフレーム２０とソース信号電極パターン７間をソース信号ボンディングワイヤ１２を用いて接続する。
（製造工程の短縮化・効率化）
以上の製造工程においては、ソース電極パターン上半田層１７・チップ上半田層１６は予め、ソース用分割リードフレーム２０側に形成しても良い。同様に、ゲートパッド電極上半田層２３は、ゲートパッド電極用分割リードフレーム２２側に形成しても良い。この場合には、ソースパッド電極３・ゲートパッド電極２に対して、チップ上半田層１６・ゲートパッド電極上半田層２３を形成し、ソース電極パターン６上にソース電極パターン上半田層１７を形成する工程は省略可能である。
また、絶縁基板１４上に半導体デバイス１および分割リードフレーム構造（２０・２１・２２）を半田付け工程により電気的に接続する工程を同時に実施しても良い。
（ａ１）まず、図５（ａ）および図５（ｂ）に示すように、絶縁基板１４を準備し、セラミックス基板９の表面側銅箔をパターニングする。
（ｂ１）次に、図７の上部図面に示すように、アセンブル工程によって、ソース用分割リードフレーム２０とゲートパッド電極用分割リードフレーム２２とを絶縁部（分割部）２１を介して接続し、分割リードフレーム構造（２０・２１・２２）を形成する。
（ｃ１）次に、図８（ａ）および図８（ｂ）に示すように、半田付け工程によって、ドレイン電極パターン５上にチップ下半田層４を介して、半導体デバイス１を電気的に接続する。同時に、ソース用分割リードフレーム２０とソース電極パターン６およびソースパッド電極３間をソース電極パターン上半田層１７・チップ上半田層１６を介して電気的に接続する。同時に、ゲートパッド電極用分割リードフレーム２２とゲートパッド電極２間をゲートパッド電極上半田層２３を介して電気的に接続する。
（ｄ１）次に、図４（ａ）および図４（ｂ）に示すように、ゲートパッド電極用分割リードフレーム２２とゲート信号電極パターン８間をゲート信号ボンディングワイヤ１３を用いて接続する。また、ソース用分割リードフレーム２０とソース信号電極パターン７間をソース信号ボンディングワイヤ１２を用いて接続する。
半導体デバイス１と分割リードフレーム構造（２０・２１・２２）は、半田付け工程によって、絶縁基板１４に対して同時に接合しても良い。このように、一回で半田付けしても良い。また、半導体デバイス１を絶縁基板１４に対して半田付け接続した後に、分割リードフレーム構造（２０・２１・２２）を絶縁基板１４に対して半田付け接続しても良い。このように、２回に分けて半田付けしても良い。
このような半田付け工程の後に、ソース信号ボンディングワイヤ１２およびゲート信号ボンディングワイヤ１３をそれぞれソース信号電極パターン７およびゲート信号電極パターン８にアルミワイヤを用いて電気的に接続する。
以上の工程により、比較例２において、半田付け⇒ワイヤボンディング⇒半田付けとしていた工程順序が、第１の実施の形態に係るパワーモジュール１００の製造方法によれば、半田付け⇒ワイヤボンディング、或いは、半田付け⇒半田付け⇒ワイヤボンディングという工程順序となり、工程数の短縮或いは効率化を図ることができる。
（変形例）
第１の実施の形態の変形例に係るパワーモジュール１００であって、図４（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図９に示すように表わされる。
第１の実施の形態の変形例に係るパワーモジュール１００は、図９に示すように、ソースパッド電極３上に配置されたチップ上半田層１６と、チップ上半田層１６上に配置され、チップ上半田層１６に加わる応力を緩和する応力緩和層１８と、応力緩和層１８上に配置された応力緩和層上半田層１９とを備え、ソース用分割リードフレーム２０は、応力緩和層１８を介して、ソースパッド電極３に接続される。
第１の実施の形態の変形例に係るパワーモジュール１００においては、ソース用分割リードフレーム２０と半導体デバイス１との熱膨張係数差によってチップ上半田層１６に生じる応力を緩和することができる。
応力緩和層１８の材料としては、ＣｕＭｏ、ＣｕＷ、Ｍｏ、Ｗなどの低熱膨張係数金属を用いることができる。或いは、Ｃｕ、Ａｌ、コバール、インバーなどを適用可能である。
第１の実施の形態に係るパワーモジュール１００においては、リードフレームを分割構造とすることによって、分割リードフレーム構造（２０・２１・２２）をソースパッド電極３とゲートパッド電極２の両方に接続可能である。
第１の実施の形態に係るパワーモジュール１００の製造方法は、絶縁基板１４上に半導体デバイス１を半田付けすると共に半導体デバイス１にリードフレーム２０・２２を半田付けする工程と、ソース信号ボンディングワイヤ１２・ゲート信号ボンディングワイヤ１３を接続する工程とを有する。すなわち、第１の実施の形態に係るパワーモジュール１００の製造方法においては、 半導体デバイス１とリードフレーム２０・２２を絶縁基板１４上に一度に半田付けすることができ、製造工程が簡略化可能であり、製造コストダウンを図ることができる。
第１の実施の形態およびその変形例によれば、構造が簡単で、製造プロセスが簡略化され、大電流を導通可能なパワーモジュールおよびその製造方法を提供することができる。
[第２の実施の形態]
の主要部の模式的平面パターン構成は、図１０に示すように表わされる。また、図１０のＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図１１に示すように表わされ、図１０のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造は、図１２に示すように表わされる。
第２の実施の形態に係るパワーモジュール１００は、図１０〜図１２に示すように、ソース用分割リードフレーム２０と電気的に接続され、かつソース信号電極パターン７上に配置されたソース信号用分割リードフレーム２６と、ゲートパッド電極用分割リードフレーム２２と電気的に接続され、かつゲート信号電極パターン８上に配置されたゲート用分割リードフレーム２４とを備える。
ゲート用分割リードフレーム２４は、ゲート用分割リードフレーム下半田層２５を介して、ゲート信号電極パターン８と接合される。
ソース信号用分割リードフレーム２６は、ソース信号用分割リードフレーム下半田層２７を介して、ソース信号電極パターン７と接合される。
なお、ソース信号用分割リードフレーム２６は、ソース用分割リードフレーム２０と同一材料を備えていても良い。
また、ゲート用分割リードフレーム２４は、ゲートパッド電極用分割リードフレーム２２と同一材料を備えていても良い。
その他の構成および構成材料は、第１の実施の形態と同様である。
第２の実施の形態に係るパワーモジュール１００においては、図１０および図１１に示すように、ゲートパッド電極用分割リードフレーム２２を延伸させて、ゲート信号線を兼ねたゲート用分割リードフレーム２４と一体化接続させている。
同様に、第２の実施の形態に係るパワーモジュール１００においては、図１０および図１２に示すように、ソース用分割リードフレーム２０を延伸させて、ソースセンス信号線を兼ねたソース信号用分割リードフレーム２６と一体化接続させている。
第２の実施の形態に係るパワーモジュール１００においては、このような分割リードフレーム構造（２０、２２、２６、２４）を採用することによって、ソース信号ボンディングワイヤ・ゲート信号ボンディングワイヤを不要とすることができる。
（製造方法）
第２の実施の形態に係るパワーモジュールの製造方法の一工程を説明する模式的断面構造は、図１３および図１４に示すように表される。
（ａ）まず、図５（ａ）および図５（ｂ）に示すように、絶縁基板１４を準備し、セラミックス基板９の表面側銅箔をパターニングする。このパターニング工程の結果として、図図５（ａ）および図５（ｂ）に示すように、セラミックス基板９上には、ドレイン電極パターン５・ソース電極パターン６・ソース信号電極パターン７・ゲート信号電極パターン８が形成される。ここで、絶縁基板１４としては、例えば、ＤＢＣ基板、ＤＢＡ基板若しくはＡＭＢ基板などを適用可能である。なお、ＤＢＣ基板の代わりに、有機絶縁樹脂層を絶縁層基板として適用しても良い。
（ｂ）次に、図６（ａ）および図６（ｂ）に示すように、絶縁基板１４上に半導体デバイス１を半田付け工程によって形成する。すなわち、ドレイン電極パターン５上にチップ下半田層４を介して、半導体デバイス１の裏面電極（ドレイン電極）を電気的に接続する。
（ｃ）次に、半導体デバイス１の表面側には、ソースパッド電極３・ゲートパッド電極２が配置されているため、ソースパッド電極３・ゲートパッド電極２に対して、チップ上半田層１６・ゲートパッド電極上半田層２３を形成する。同様に、ソース電極パターン６上にソース電極パターン上半田層１７を形成する。
（ｄ）次に、図１３・図１４の上部図面に示すように、アセンブル工程によって、ソース用分割リードフレーム２０とゲートパッド電極用分割リードフレーム２２とを絶縁部（分割部）２１を介して接続し、ソース用分割リードフレーム２０とソース信号用分割リードフレーム２６と一体化接続し、ゲートパッド電極用分割リードフレーム２２とゲート用分割リードフレーム２４とを一体化接続し、分割リードフレーム構造（２０・２１・２２・２４・２６）を形成する。
（ｅ）さらに、図１３・図１４に示すように、分割リードフレーム構造（２０・２１・２２・２４・２６）を、半導体デバイス１を表面側に搭載した絶縁基板１４上にアライメントする。
（ｆ）次に、図１０〜図１２に示すように、半田付け工程によって、ソース用分割リードフレーム２０とソース電極パターン６およびソースパッド電極３間をソース電極パターン上半田層１７・チップ上半田層１６を介して電気的に接続する。同時に、ゲートパッド電極用分割リードフレーム２２とゲートパッド電極２間をゲートパッド電極上半田層２３を介して電気的に接続する。同時に、ゲート用分割リードフレーム２４とゲート信号電極パターン８間をゲート用分割リードフレーム下半田層２５を介して電気的に接続し、ソース信号用分割リードフレーム２６とソース信号電極パターン７間をソース信号用分割リードフレーム下半田層２７を介して電気的に接続する。
（製造工程の短縮化・効率化）
以上の製造工程においては、ソース電極パターン上半田層１７・チップ上半田層１６は予め、ソース用分割リードフレーム２０側に形成しても良い。同様に、ゲートパッド電極上半田層２３は予め、ゲートパッド電極用分割リードフレーム２２側に形成しても良い。同様に、ゲート用分割リードフレーム下半田層２５は予め、ゲート用分割リードフレーム２４側に形成しても良い。同様に、ソース信号用分割リードフレーム下半田層２７は予め、ソース信号用分割リードフレーム２６側に形成しても良い。この場合には、ソースパッド電極３・ゲートパッド電極２に対して、チップ上半田層１６・ゲートパッド電極上半田層２３を形成し、ソース電極パターン６上にソース電極パターン上半田層１７を形成し、ソース信号電極パターン７・ゲート信号電極パターン８上にソース信号用分割リードフレーム下半田層２７・ゲート用分割リードフレーム下半田層２５を形成する工程は省略可能である。
また、絶縁基板１４上に半導体デバイス１および分割リードフレーム構造（２０・２１・２２・２４・２６）を半田付け工程により接合する工程を同時に実施しても良い。
（ａ１）まず、図５（ａ）および図５（ｂ）に示すように、絶縁基板１４を準備し、セラミックス基板９の表面側銅箔をパターニングする。
（ｂ１）次に、図１３・図１４の上部図面に示すように、アセンブル工程によって、ソース用分割リードフレーム２０とゲートパッド電極用分割リードフレーム２２・ゲート用分割リードフレーム２４とを絶縁部（分割部）２１を介して接続し、かつソース用分割リードフレーム２０とソース信号用分割リードフレーム２６とを一体化接続し、ゲートパッド電極用分割リードフレーム２２とゲート用分割リードフレーム２４とを一体化接続し、分割リードフレーム構造（２０・２１・２２・２４・２６）を形成する。
（ｃ１）次に、図１３・図１４および図１０〜図１２に示すように、半田付け工程によって、ドレイン電極パターン５上にチップ下半田層４を介して、半導体デバイス１を接続する。同時に、ソース用分割リードフレーム２０とソース電極パターン６およびソースパッド電極３間をソース電極パターン上半田層１７・チップ上半田層１６を介して接続する。同時に、ゲートパッド電極用分割リードフレーム２２とゲートパッド電極２間をゲートパッド電極上半田層２３を介して接続する。同時に、ゲート用分割リードフレーム２４とゲート信号電極パターン８間をゲート用分割リードフレーム下半田層２５を介して接続し、ソース信号用分割リードフレーム２６とソース信号電極パターン７間をソース信号用分割リードフレーム下半田層２７を介して接続する。
半導体デバイス１と分割リードフレーム構造（２０・２１・２２・２４・２６）は、半田付け工程によって、絶縁基板１４に対して同時に接合しても良い。このように、一回で半田付けしても良い。また、半導体デバイス１を絶縁基板１４に対して半田付け接続した後に、分割リードフレーム構造（２０・２１・２２・２４・２６）を絶縁基板１４に対して半田付け接続しても良い。このように、２回に分けて半田付けしても良い。
以上の工程により、比較例２において、半田付け⇒ワイヤボンディング⇒半田付けとしていた工程順序が、第２の実施の形態に係るパワーモジュール１００の製造方法によれば、同時半田付けという１回の半田付け工程、或いは、半田付け⇒半田付けという２回の半田付け工程となり、工程数の短縮或いは効率化を図ることができる。
第２の実施の形態に係るパワーモジュール１００の製造方法においては、製造工程が簡略化されるため、生産性が大幅に向上可能であり、製造コストダウンを図ることができる。
（変形例）
第２の実施の形態の変形例に係るパワーモジュール１００であって、図１０のＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図１５に示すように表わされ、図１０のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造は、図１６に示すように表わされる。
第２の実施の形態の変形例に係るパワーモジュール１００は、図１５・図１６に示すように、ソースパッド電極３上に配置されたチップ上半田層１６と、チップ上半田層１６上に配置され、チップ上半田層１６に加わる応力を緩和する応力緩和層１８と、応力緩和層１８上に配置された応力緩和層上半田層１９とを備え、ソース用分割リードフレーム２０は、応力緩和層１８を介して、ソースパッド電極３に接続される。
第２の実施の形態の変形例に係るパワーモジュール１００においては、ソース用分割リードフレーム２０と半導体デバイス１との熱膨張係数差によってチップ上半田層１６に生じる応力を緩和することができる。
応力緩和層１８の材料としては、ＣｕＭｏ、ＣｕＷ、Ｍｏ、Ｗなどの低熱膨張係数金属を用いることができる。或いは、Ｃｕ、Ａｌ、コバール、インバーなどを適用可能である。
第２の実施の形態およびその変形例によれば、構造が簡単で、製造プロセスが簡略化され、大電流を導通可能なパワーモジュールおよびその製造方法を提供することができる。
[第３の実施の形態]
第３の実施の形態に係るパワーモジュール２００であって、ツーインワンモジュール（2 in 1 Module：ハーフブリッジ内蔵モジュール）において、樹脂層１１５を形成前の模式的平面パターン構成は図１７に示すように表され、樹脂層１１５を形成後の模式的鳥瞰構成は図１９に示すように表される。また、第３の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した図１７に対応したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成は、図１８に示すように表される。
第３の実施の形態に係るパワーモジュール２００は、２個のＭＩＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されたハーフブリッジ内蔵モジュールの構成を備える。
図１７においては、ＭＩＳＦＥＴＱ１・Ｑ４は、それぞれ４チップ並列に配置されている例が示されている。
第３の実施の形態に係るパワーモジュール２００は、図１９に示すように、樹脂層１１５に被覆されたセラミックス基板９の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、図１７に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＩＳＦＥＴＱ１のゲート信号電極パターンＧＬ１・ソース信号電極パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＩＳＦＥＴＱ４のゲート信号電極パターンＧＬ４・ソース信号電極パターンＳＬ４に接続される。
図１７に示すように、ＭＩＳＦＥＴＱ１・Ｑ４から信号基板１２４1・１２４4上に配置されたゲート信号電極パターンＧＬ１・ＧＬ４およびソースセンス信号電極パターンＳＬ１・ＳＬ４に向けてゲート用分割リードフレーム２４1・２４4およびソース信号用リードフレーム２６1・２６4が接続される。また、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
図１７に示すように、信号基板１２４1・１２４4は、セラミックス基板９上に、半田付けなどによって接続される。
また、図１７〜図１９においては、図示は省略されているが、ＭＩＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列にダイオードが接続されていても良い。
図１７〜図１９に示された例では、４チップ並列に配置されたＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４は、ソース用分割リードフレーム２０1（Ｓ１）・２０4（Ｓ４）によって共通に接続されている。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
信号基板１２４1・１２４4は、セラミックス基板で形成可能である。セラミックス基板は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
主配線導体（電極パターン）３２1・３２4・３２nは、例えば、Ｃｕ、Ａｌなどで形成可能である。
ＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４と接続されるソース用分割リードフレーム２０1（Ｓ１）・２０4（Ｓ４）は、例えば、Ｃｕ、ＣｕＭｏなどで形成されていても良い。ＣＴＥの値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×ＣＴＥの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。ＣｕＭｏは、このような利点を有している。また、ＣｕＭｏは、Ｃｕには劣るが、電気抵抗率も相対的に低い。また、ソース用分割リードフレーム２０1（Ｓ１）・２０4（Ｓ４）間の表面に沿った離隔距離は、沿面距離と呼ばれる。沿面距離の値は、例えば、約２ｍｍである。
ゲート用分割リードフレーム２４1・２４4およびソース信号用分割リードフレーム２６1・２６4は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
ＭＩＳＦＥＴＱ１・Ｑ４としては、ＳｉＣ ＤＩＭＩＳＦＥＴ、ＳｉＣ ＴＭＩＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＩＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
第３の実施の形態に係るパワーモジュール２００においては、４チップ構成のＭＩＳＦＥＴＱ１は、主配線導体（電極パターン）３２1上にチップ下半田層４を介して配置されている。同様に、４チップ構成のＭＩＳＦＥＴＱ４は、主配線導体（電極パターン）３２4上にチップ下半田層４を介して配置されている。
さらに詳細には、第３の実施の形態に係るパワーモジュール２００の主要部は、図１７に示すように、セラミックス基板９と、セラミックス基板９上に配置されたソース電極パターン３２n、ドレイン電極パターン３２1・３２4、ソース信号電極パターンＳＬ１・ＳＬ４およびゲート信号電極パターンＧＬ１・ＧＬ４と、ドレイン電極パターン３２1・３２4上に配置され、表面側にソースパッド電極（３）およびゲートパッド電極（２）を有する半導体デバイスＱ１・Ｑ４と、ソース電極パターン３２n・ドレイン電極パターン３２4およびソースパッド電極（３）に接合されたソース用分割リードフレーム２０1(Ｓ１)・２０4(Ｓ４)と、ゲートパッド電極（２）と接合されたゲートパッド電極用分割リードフレーム（２２1・２２4）とを備える。ここで、ゲートパッド電極用分割リードフレーム（２２1・２２4）は、ゲート用分割リードフレーム２４1・２４4の下に配置されるため、図１７では、図示は省略されている。また、ドレイン電極パターン３２4は、半導体デバイスＱ４のドレイン電極であると同時に、半導体デバイスＱ１のソース電極となるため、ソース用分割リードフレーム２０1(Ｓ１)と接続される。
さらに、第３の実施の形態に係るパワーモジュール２００は、図１７に示すように、ソース用分割リードフレーム２０1(Ｓ１)・２０4(Ｓ４)と電気的に接続され、かつソース信号電極パターンＳＬ１・ＳＬ４上に配置されたソース信号用分割リードフレーム２６1・２６4と、ゲートパッド電極用分割リードフレーム（２２1・２２4）と電気的に接続され、かつゲート信号電極パターンＧＬ１・ＧＬ４上に配置されたゲート用分割リードフレーム２４1・２４4とを備える。ゲート用分割リードフレーム２４1・２４4は、第２の実施の形態の図１１と同様に、ソース用分割リードフレーム２０1(Ｓ１)・２０4(Ｓ４)に対して絶縁部（分離部）（２１）を介してアセンブル接続されている。ここで、絶縁部（分離部）（２１）は、図示を省略している。
ゲート用分割リードフレーム２４1・２４4は、ゲート用分割リードフレーム下半田層（２５）を介して、ゲート信号電極パターンＧＬ１・ＧＬ４と接合される。
ソース信号用分割リードフレーム２６1・２６4は、ソース信号用分割リードフレーム下半田層（２７）を介して、ソース信号電極パターンＳＬ１・ＳＬ４と接合される。
なお、ソース信号用分割リードフレーム２６1・２６4は、ソース用分割リードフレーム２０1(Ｓ１)・２０4(Ｓ４)と同一材料を備えていても良い。
また、ゲート用分割リードフレーム２４1・２４4は、ゲートパッド電極用分割リードフレーム（２２1・２２4）と同一材料を備えていても良い。
その他の構成および構成材料は、第２の実施の形態と同様である。
第３の実施の形態に係るパワーモジュール２００においても、図１７に示すように、ゲートパッド電極用分割リードフレーム（２２1・２２4）を延伸させて、ゲート信号線を兼ねたゲート用分割リードフレーム２４1・２４4と一体化接続させている。
同様に、第３の実施の形態に係るパワーモジュール２００においては、図１７に示すように、ソース用分割リードフレーム２０1(Ｓ１)・２０4(Ｓ４)を延伸させて、ソースセンス信号線を兼ねたソース信号用分割リードフレーム２６1・２６4と一体化接続させている。
第３の実施の形態に係るパワーモジュール２００においては、このような分割リードフレーム構造（２０1・２０4、２６1・２６4、２４1・２４4）を採用することによって、ソース信号ボンディングワイヤ・ゲート信号ボンディングワイヤを不要とすることができる。
なお、第３の実施の形態に係るパワーモジュール２００においても第２の実施の形態の変形例（図１５・図１６）と同様に、応力緩和層１８をソース用分割リードフレーム２０1(Ｓ１)・２０4(Ｓ４)とソースパッド電極３間に配置しても良い。
第３の実施の形態に係るパワーモジュール２００の製造方法も第２の実施の形態と同様であるため、説明は省略する。
第３の実施の形態によれば、構造が簡単で、製造プロセスが簡略化され、大電流を導通可能なパワーモジュールとして、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）を提供することができる。
（パワーモジュールの具体例）
以下、実施の形態に係るパワーモジュールの具体例を説明する。もちろん、以下に説明するパワーモジュールにおいても、分割リードフレーム構造を採用している。
実施の形態に係るパワーモジュール２２０であって、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの模式的回路表現は、図２０（ａ）に示すように表され、ワンインワンモジュールのＩＧＢＴの模式的回路表現は、図２０（ｂ）に示すように表される。
図２０（ａ）には、ＭＩＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＩＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。同様に、図２０（ｂ）には、ＩＧＢＴＱに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴＱの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。
また、実施の形態に係るパワーモジュール２２０であって、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの詳細回路表現は、図２１に示すように表される。
実施の形態に係るパワーモジュール２２０は、例えば、ワンインワンモジュールの構成を備える。すなわち、１個のＭＩＳＦＥＴＱが１つのモジュールに内蔵されている。一例として５チップ（ＭＩＳＦＥＴ×５）搭載可能であり、それぞれのＭＩＳＦＥＴＱは、５個まで並列接続可能である。尚、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２１に示すように、ＭＩＳＦＥＴＱに並列にセンス用ＭＩＳＦＥＴＱｓが接続される。センス用ＭＩＳＦＥＴＱｓは、ＭＩＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図２１において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。なお、実施の形態においても半導体デバイスＱには、センス用ＭＩＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
また、実施の形態に係るパワーモジュール２００Ｔであって、ツーインワンモジュールのＳｉＣ ＭＩＳＦＥＴの模式的回路表現は、図２２（ａ）に示すように表される。
図２２（ａ）に示すように、２個のＭＩＳＦＥＴＱ１・Ｑ４と、ＭＩＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＭＩＳＦＥＴＱ１のゲート信号端子であり、Ｓ１は、ＭＩＳＦＥＴＱ１のソース端子である。Ｇ４は、ＭＩＳＦＥＴＱ４のゲート信号端子であり、Ｓ４は、ＭＩＳＦＥＴＱ４のソース端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
また、実施の形態に係るパワーモジュール２００Ｔであって、ツーインワンモジュールのＩＧＢＴの模式的回路表現は、図２２（ｂ）に示すように表される。図２２（ｂ）に示すように、２個のＩＧＢＴＱ１・Ｑ４と、ＩＧＢＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＩＧＢＴＱ１のゲート信号端子であり、Ｅ１は、ＩＧＢＴＱ１のエミッタ端子である。Ｇ４は、ＩＧＢＴＱ４のゲート信号端子であり、Ｅ４は、ＩＧＢＴＱ４のエミッタ端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
（半導体デバイスの構成例）
実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＭＩＳＦＥＴの模式的断面構造は、図２３（ａ）に示すように表され、ＩＧＢＴの模式的断面構造は、図２３（ｂ）に示すように表される。
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０（Ｑ）の例として、ＳｉＣ ＭＩＳＦＥＴの模式的断面構造は、図２３（ａ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図２３（ａ）では、半導体デバイス１１０は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＩＳＦＥＴで構成されているが、後述する図２７に示すように、ｎチャネル縦型ＳｉＣ ＴＭＩＳＦＥＴなどで構成されていても良い。
また、実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０（Ｑ）には、ＳｉＣ ＭＩＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０には、ＳｉＣ系、ＧａＮ系のいずれかのパワーデバイスを採用可能である。
更には、実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
同様に、実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０Ａ（Ｑ）の例として、ＩＧＢＴは、図２３（ｂ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたエミッタ領域１３０Ｅと、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅと、半導体基板１２６の表面と反対側の裏面に配置されたｐ+コレクタ領域１２４Ｐと、ｐ+コレクタ領域１２４Ｐに接続されたコレクタ電極１３６Ｃとを備える。
図２３（ｂ）では、半導体デバイス１１０Ａは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型ｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＩＳＦＥＴの模式的断面構造は、図２４に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図２４に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板１２６内には、図２３（ａ）或いは、図２４の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図２４に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜１４４上にソースパッド電極ＳＰが延在して配置されていても良い。
実施の形態に係るパワーモジュール２００・２００Ｔに適用する半導体デバイス１１０Ａの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造は、図２５に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、エミッタパッド電極ＥＰは、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅに接続される。
また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図２５に示すように、半導体デバイス１１０Ａの表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体基板１２６内には、図２３（ｂ）或いは、図２５の中央部と同様に、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図２５に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜１４４上にエミッタパッド電極ＥＰが延在して配置されていても良い。
―ＳｉＣ ＤＩＭＩＳＦＥＴ―
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０の例であって、ＳｉＣ ＤＩＭＩＳＦＥＴの模式的断面構造は、図２６に示すように表される。
実施の形態に係るパワーモジュールに適用可能なＳｉＣ ＤＩＭＩＳＦＥＴは、図２６に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図２６では、半導体デバイス１１０は、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図２６に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
ＳｉＣ ＤＩＭＩＳＦＥＴは、図２６に示すように、ｐボディ領域１２８に挟まれたｎ-高抵抗層からなる半導体基板１２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域１２８／半導体基板１２６間には、図２６に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ ＴＭＩＳＦＥＴ―
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０の例であって、ＳｉＣ ＴＭＩＳＦＥＴの模式的断面構造は、図２７に示すように表される。
実施の形態に係るパワーモジュールに適用可能なＳｉＣ ＴＭＩＳＦＥＴは、図２７に示すように、ｎ層からなる半導体基板１２６Ｎと、半導体基板１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチの内にゲート絶縁膜１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図２７では、半導体デバイス１１０は、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁膜１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図２７に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
ＳｉＣ ＴＭＩＳＦＥＴでは、ＳｉＣ ＤＩＭＩＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域１２８／半導体基板１２６Ｎ間には、図２と同様に、ボディダイオードＢＤが形成される。
実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０の模式的回路構成において、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図２８（ａ）に示すように表される。同様に、実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０Ａの模式的回路構成において、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図２８（ｂ）に示すように表される。
実施の形態に係るパワーモジュールを電源Ｅと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＩＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9(Ａ／ｓ)となる。インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｖにこのサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬと接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（パワーモジュールを適用した応用例）
次に、図２９を参照して、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０について説明する。
図２９に示すように、３相交流インバータ１４０は、ゲートドライブ部１５０と、ゲートドライブ部１５０に接続されたパワーモジュール部１５２と、３相交流モータ部１５４とを備える。パワーモジュール部１５２は、３相交流モータ部１５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０は、ＳｉＣ ＭＩＳＦＥＴＱ１・Ｑ４、ＳｉＣ ＭＩＳＦＥＴＱ２・Ｑ５、およびＳｉＣ ＭＩＳＦＥＴＱ３・Ｑ６に接続されている。
パワーモジュール部１５２は、蓄電池（Ｅ）１４６が接続されたコンバータ１４８のプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＳｉＣ ＭＩＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＩＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
次に、図３０を参照して、半導体デバイスとしてＩＧＢＴを適用した実施の形態に係るパワーモジュール２００Ｔを用いて構成した３相交流インバータ１４０Ａについて説明する。
図３０に示すように、３相交流インバータ１４０Ａは、ゲートドライブ部１５０Ａと、ゲートドライブ部１５０Ａに接続されたパワーモジュール部１５２Ａと、３相交流モータ部１５４Ａとを備える。パワーモジュール部１５２Ａは、３相交流モータ部１５４ＡのＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０Ａは、ＩＧＢＴＱ１・Ｑ４、ＩＧＢＴＱ２・Ｑ５、およびＩＧＢＴＱ３・Ｑ６に接続されている。
パワーモジュール部１５２Ａは、蓄電池（Ｅ）１４６Ａが接続されたコンバータ１４８Ａのプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＩＧＢＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。さらに、ＩＧＢＴＱ１〜Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
本実施の形態に係るパワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワンもしくはセブンインワン型のいずれにも形成可能である。
以上説明したように、本実施の形態によれば、構造が簡単で、製造プロセスが簡略化され、大電流を導通可能なパワーモジュールおよびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
本実施の形態のパワーモジュールは、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）等の半導体モジュール作製技術に利用することができ、ＨＥＶ／ＥＶ向けのインバータ、産業向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
１、１１０、１１０Ａ、Ｑ、Ｑ１〜Ｑ６…半導体デバイス（ＭＩＳＦＥＴ、ＩＧＢＴ）
２…ゲートパッド電極
３…ソースパッド電極
４…チップ下半田層
５…ドレイン電極パターン（銅箔）
６…ソース電極パターン（銅箔）
７、ＳＬ１、ＳＬ４…ソース信号電極パターン（銅箔）
８、ＧＬ１・ＧＬ４…ゲート信号電極パターン（銅箔）
９…基板（セラミックス基板）
１０…裏面電極パターン（銅箔）
１１…ソースボンディングワイヤ
１２…ソース信号ボンディングワイヤ
１３…ゲート信号ボンディングワイヤ
１４…絶縁基板
１５…リードフレーム
１６…チップ上半田層
１７…ソース電極パターン上半田層
１８…応力緩和層
１９…応力緩和層上半田層
２０、２０1、２０4…第１リードフレーム（分割リードフレーム、ソース用分割リードフレーム）
２１…絶縁部（分割部）
２２、２２1、２２4…第２リードフレーム（ゲートパッド電極用分割リードフレーム）
２３…ゲートパッド電極上半田層
２４、２４1、２４4…第４リードフレーム（ゲート用分割リードフレーム）
２５…ゲート用分割リードフレーム下半田層
２６、２６1、２６4…第３リードフレーム（ソース信号用分割リードフレーム）
２７…ソース信号用分割リードフレーム下半田層
３２1、３２4、３２n…主配線導体（電極パターン）
１００、１００Ａ、２００、２００Ａ、２００Ｔ、２２０…パワーモジュール
１１５…樹脂層
１２４1、１２４4…信号基板

Claims (26)

  1. 半導体デバイスと、
    前記半導体デバイスの上面に接合されたリードフレームと
    を備えることを特徴とするパワーモジュール。
  2. 前記リードフレームは、複数に分割されたことを特徴とする請求項１に記載のパワーモジュール。
  3. 前記複数に分割されたリードフレームは、
    主電流が導通する第１リードフレームと、
    前記第１リードフレームと電気的に絶縁された第２リードフレームと
    を備えることを特徴とする請求項２に記載のパワーモジュール。
  4. 基板と、
    前記基板上に配置された第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンと、
    前記第２電極パターン上に配置され、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスと、
    前記第１電極パターンおよび前記第１パッド電極に接合された第１リードフレームと、
    前記第２パッド電極と接合された第２リードフレームと
    を備えることを特徴とするパワーモジュール。
  5. 前記第１リードフレームと前記第１信号電極パターンとの間を接続する第１ボンディングワイヤと、
    前記第２リードフレームと前記第２信号電極パターンとの間を接続する第２ボンディングワイヤと
    を備えることを特徴とする請求項４に記載のパワーモジュール。
  6. 前記第１リードフレームと電気的に接続され、かつ前記第１信号電極パターン上に配置された第３リードフレームと、
    前記第２リードフレームと電気的に接続され、かつ前記第２信号電極パターン上に配置された第４リードフレームと
    を備えることを特徴とする請求項４に記載のパワーモジュール。
  7. 前記第１パッド電極上に配置されたチップ上半田層と、
    前記チップ上半田層上に配置され、前記チップ上半田層に加わる応力を緩和する応力緩和層と、
    前記前記応力緩和層上に配置された応力緩和層上半田層と
    を備え、前記第１リードフレームは、前記応力緩和層を介して、第１パッド電極に接続されることを特徴とする請求項４〜６のいずれか1項に記載のパワーモジュール。
  8. 前記応力緩和層は、低熱膨張係数金属層で形成されることを特徴とする請求項７に記載のパワーモジュール。
  9. 前記低熱膨張係数金属層は、ＣｕＭｏ、ＣｕＷ、Ｍｏ、若しくはＷのいずれかを備えることを特徴とする請求項８に記載のパワーモジュール。
  10. 前記応力緩和層は、Ｃｕ、Ａｌ、コバール、若しくはインバーのいずれかを備えることを特徴とする請求項８に記載のパワーモジュール。
  11. 前記第１リードフレームと前記第２リードフレームは、絶縁部を介してアセンブル接続されることを特徴とする請求項３〜１０のいずれか1項に記載のパワーモジュール。
  12. 前記絶縁部は、エポキシ系樹脂若しくはシリコーン系樹脂を備えることを特徴とする請求項１１に記載のパワーモジュール。
  13. 前記第１リードフレームは、Ｃｕ、Ａｌ、Ｃｕ合金、Ａｌ合金またはこれらを１つ以上含む合金を備えることを特徴とする請求項３〜１２のいずれか1項に記載のパワーモジュール。
  14. 前記第２リードフレームは、Ｃｕ、Ａｌ、若しくはＣｕＭｏのいずれかを備えることを特徴とする請求項３〜１２のいずれか1項に記載のパワーモジュール。
  15. 前記第３リードフレームは、前記第１リードフレームと同一材料を備えることを特徴とする請求項６に記載のパワーモジュール。
  16. 前記第４リードフレームは、前記第２リードフレームと同一材料を備えることを特徴とする請求項６に記載のパワーモジュール。
  17. 前記基板は、絶縁基板を備えることを特徴とする請求項４〜１６のいずれか１項に記載のパワーモジュール。
  18. 前記絶縁基板は、ＤＢＣ基板、ＤＢＡ基板若しくはＡＭＢ基板のいずれかであることを特徴とする請求項１７に記載のパワーモジュール。
  19. 前記基板は、有機絶縁樹脂層を備えることを特徴とする請求項４〜１６のいずれか１項に記載のパワーモジュール。
  20. 前記パワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワンもしくはセブンインワン型のいずれかに形成されることを特徴とする請求項１〜１９のいずれか１項に記載のパワーモジュール。
  21. 前記半導体デバイスは、ＩＧＢＴ、ダイオード、Ｓｉ系ＭＩＳＦＥＴ、ＳｉＣ系ＭＩＳＦＥＴ、ＧａＮＦＥＴのいずれかを備えることを特徴とする請求項１〜２０のいずれか１項に記載のパワーモジュール。
  22. 基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、
    前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成する工程と、
    第１リードフレームと第２リードフレームと絶縁部とをアセンブルする工程と、
    前記第１電極パターンおよび前記第１パッド電極に第１リードフレームを接合し、前記第２パッド電極と第２リードフレームを接合する工程と
    を有することを特徴とするパワーモジュールの製造方法。
  23. 基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、
    第１リードフレームと第２リードフレームと絶縁部とをアセンブルする工程と、
    前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成すると共に、前記第１電極パターンおよび前記第１パッド電極に前記第１リードフレームを接合し、前記第２パッド電極と前記第２リードフレームを接合する工程と
    を有することを特徴とするパワーモジュールの製造方法。
  24. 前記第１リードフレームと前記第１信号電極パターン間を第１信号ボンディングワイヤを用いて接続する工程と、
    前記第２リードフレームと前記第２信号電極パターン間を第２信号ボンディングワイヤを用いて接続する工程と
    を有することを特徴とする請求項２２または２３に記載のパワーモジュールの製造方法。
  25. 基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、
    前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成する工程と、
    第１リードフレームと第２リードフレームとを絶縁部を介して接続し、前記第１リードフレームと第３リードフレームとを一体化接続し、前記第２リードフレームと第４リードフレームとを一体化接続し、分割リードフレーム構造をアセンブルする工程と、
    前記第１電極パターンおよび前記第１パッド電極に前記第１リードフレームを接合し、前記第２パッド電極と第２リードフレームを接合し、前記第１信号電極パターンと前記第３リードフレームを接合し、前記第２信号電極パターンと前記第４リードフレームを接合する工程と
    を有することを特徴とするパワーモジュールの製造方法。
  26. 基板上に第１電極パターン、第２電極パターン、第１信号電極パターンおよび第２信号電極パターンを形成する工程と、
    第１リードフレームと第２リードフレームとを絶縁部を介して接続し、前記第１リードフレームと第３リードフレームとを一体化接続し、前記第２リードフレームと第４リードフレームとを一体化接続し、分割リードフレーム構造をアセンブルする工程と、
    前記第２電極パターン上に、表面側に第１パッド電極および第２パッド電極を有する半導体デバイスを形成すると共に、前記第１電極パターンおよび前記第１パッド電極に前記第１リードフレームを接合し、前記第２パッド電極と第２リードフレームを接合し、前記第１信号電極パターンと前記第３リードフレームを接合し、前記第２信号電極パターンと前記第４リードフレームを接合する工程と
    を有することを特徴とするパワーモジュールの製造方法。
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