JP2019169579A - 半導体装置及びその製造方法 - Google Patents

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誠治 犬宮
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Kyoichi Suguro
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
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    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40499—Material of the auxiliary connecting means
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101—Structure
    • H01L2224/4103—Connectors having different sizes
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/84447—Copper [Cu] as principal constituent
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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Abstract

【課題】信頼性を向上することが可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、銅を主成分とし、厚さが５μｍ以上５０μｍ未満の第１の電極パッドと、銅を主成分とし、厚さが５μｍ以上５０μｍ未満の電極層と、第１の電極パッドと電極層との間に設けられた半導体層と、を備える。【選択図】図３

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
パワー半導体デバイスでは、半導体チップの発熱による温度上昇に起因する信頼性の低下が問題になる。例えば、発熱によりトランジスタの閾値電圧のばらつきが生じ、デバイス動作が不安定となるおそれがある。また、発熱によりデバイスが破壊するおそれがある。
発熱による温度上昇を抑制するため、半導体チップの表面に設けられる電極に、熱伝導率の大きな銅を用いることがある。熱伝導率の大きな銅を電極に用いることで、半導体チップの冷却を行い、半導体チップの発熱による温度上昇を抑制する。
半導体チップの冷却効果を高めるためには、電極に用いる銅の厚さを厚くすることが望ましい。しかし、銅の厚さを厚くすると、電極の応力が大きくなり半導体チップの反りが大きくなる。半導体チップの反りにより、半導体チップにクラックが生じたり、接合層として用いるはんだの中にボイドが生じたりするおそれがある。
特開２０１１−７７４６０号公報 特許４５９１０８４号公報
本発明が解決しようとする課題は、信頼性を向上することが可能な半導体装置を提供することにある。
本発明の一態様の半導体装置は、銅を主成分とし、厚さが５μｍ以上５０μｍ未満の第１の電極パッドと、銅を主成分とし、厚さが５μｍ以上５０μｍ未満の電極層と、第１の電極パッドと電極層との間に設けられた半導体層と、を備える。
第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法を示す図。 第１の実施形態の半導体装置の製造方法を示す図。 第２の実施形態の半導体装置の電極の模式断面図。 第２の実施形態の半導体装置の製造方法の説明図。 第２の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の製造方法を示す図。 第３の実施形態の半導体装置の製造方法を示す図。 第３の実施形態の半導体装置の製造方法の説明図。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
本明細書中に記載される電極を構成する元素の種類は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）又はＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、電極中の添加元素の分布は、例えば、ＥＤＸにより識別することが可能である。また、電極厚さ等の長さは、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）又はＴＥＭ（Ｔｒａｍｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）により測定することが可能である。
本明細書中、銅を主成分とする金属とは、金属を構成する総元素の中で、銅の占める原子割合が最も大きい金属を意味する。本明細書中、銅を主成分とする金属とは、例えば、銅の占める原子割合が９０％以上の金属である。
（第１の実施形態）
第１の実施形態の半導体装置は、銅（Ｃｕ）を主成分とし、厚さが５μｍ以上５０μｍ未満の第１の電極パッドと、銅を主成分とし、厚さが５μｍ以上５０μｍ未満の電極層と、第１の電極パッドと電極層との間に設けられた半導体層と、を備える。
第１の実施形態の半導体装置は、半導体チップ１０又は半導体パッケージ１００である。半導体チップ１０は、電力制御や電力供給に用いられるパワー半導体チップである。また、半導体パッケージ１００は、半導体チップ１０を含むパワー半導体パッケージである。
図１は、第１の実施形態の半導体装置の模式上面図である。図２は、第１の実施形態の半導体装置の模式断面図である。図２（ａ）は、図１のＡＡ’断面図である。図２（ｂ）は、図１のＢＢ’断面図である。
半導体パッケージ１００は、半導体チップ１０、ドレインリード２１、ソースリード２２、ゲートリード２３、ソースコネクタ２６、ゲートコネクタ２７、第１の接合層３１、第２の接合層３２、第３の接合層３３、第４の接合層３４、モールド樹脂４０を備える。
半導体チップ１０は、半導体層１１、ソース電極パッド１２（第１の電極パッド）、ドレイン電極１３（電極層）、ゲート電極パッド１４（第２の電極パッド）を備える。半導体チップ１０は、例えば、縦型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
ソース電極パッド１２は、第１の電極パッドの一例である。ドレイン電極１３は、電極層の一例である。ゲート電極パッド１４は、第２の電極パッドの一例である。
ドレインリード２１は、板状の金属である。ドレインリード２１は、例えば、銅を主成分とする金属である。ドレインリード２１は、例えば、純銅又は銅合金である。ドレインリード２１は、第１の電極端子の一例である。ドレインリード２１の下面は、例えば、モールド樹脂４０の下面に露出する。
ソースリード２２は、金属である。ソースリード２２は、例えば、銅を主成分とする金属である。ソースリード２２は、例えば、純銅又は銅合金である。
ゲートリード２３は、金属である。ゲートリード２３は、例えば、銅を主成分とする金属である。ゲートリード２３は、例えば、純銅又は銅合金である。
半導体チップ１０は、ドレインリード２１の上に設けられる。
ドレインリード２１と半導体チップ１０の間には、第１の接合層３１が設けられる。第１の接合層３１によりドレインリード２１と半導体チップ１０は、接合される。第１の接合層３１は、例えば、はんだである。第１の接合層３１によりドレインリード２１とドレイン電極１３が電気的に接続される。
ソースコネクタ２６は、半導体チップ１０の上に設けられる。ソースコネクタ２６は、金属である。ソースコネクタ２６は、例えば、銅を主成分とする金属である。ソースコネクタ２６は、例えば、純銅又は銅合金である。
半導体チップ１０とソースコネクタ２６の間には、第２の接合層３２が設けられる。第２の接合層３２により半導体チップ１０とソースコネクタ２６は、接合される。第２の接合層３２は、例えば、はんだである。第２の接合層３２により、ソース電極パッド１２とソースコネクタ２６が電気的に接続される。
ソースコネクタ２６は、ソースリード２２の上に設けられる。ソースコネクタ２６とソースリード２２の間には、第３の接合層３３が設けられる。第３の接合層３３によりソースリード２２とソースコネクタ２６は、接合される。第３の接合層３３は、例えば、はんだである。
第３の接合層３３により、ソースコネクタ２６とソースリード２２が電気的に接続される。ソース電極パッド１２は、第２の接合層３２、ソースコネクタ２６、第３の接合層３３を介して、ソースリード２２に電気的に接続される。
ゲートコネクタ２７は、半導体チップ１０の上に設けられる。ゲートコネクタ２７は、金属である。ゲートコネクタ２７は、例えば、銅を含む金属である。ゲートコネクタ２７は、例えば、純銅又は銅合金である。
半導体チップ１０とゲートコネクタ２７の間には、第４の接合層３４が設けられる。第４の接合層３４により半導体チップ１０とゲートコネクタ２７は、接合される。第４の接合層３４は、例えば、はんだである。第４の接合層３４により、ゲート電極パッド１４とゲートコネクタ２７が電気的に接続される。
ゲートコネクタ２７は、ゲートリード２３の上に設けられる。ゲートコネクタ２７とゲートリード２３の間には、図示しない第５の接合層が設けられる。第５の接合層によりゲートリード２３とゲートコネクタ２７は、接合される。第５の接合層は、例えば、はんだである。
第５の接合層により、ゲートコネクタ２７とゲートリード２３が電気的に接続される。ゲート電極パッド１４は、第４の接合層３４、ゲートコネクタ２７、第５の接合層を介して、ゲートリード２３に電気的に接続される。
モールド樹脂４０は、半導体チップ１０、ソースコネクタ２６及びゲートコネクタ２７を囲む。モールド樹脂４０は、例えば、エポキシ樹脂である。
図３は、第１の実施形態の半導体装置の模式断面図である。図３は、半導体チップ１０の詳細を示す図である。
半導体層１１は、単結晶の半導体である。半導体層１１は、例えば、単結晶シリコン、単結晶炭化珪素（ＳｉＣ）又は単結晶窒化物半導体である。
半導体層１１は、ソース電極パッド１２とドレイン電極１３との間に設けられる。半導体層１１は、ゲート電極パッド１４とドレイン電極１３との間に設けられる。
ソース電極パッド１２は、銅を主成分とする金属である。ソース電極パッド１２は、例えば、純銅である。ソース電極パッド１２の中央部の厚さ（図３中のｔ１）は、５μｍ以上５０μｍ未満である。
ソース電極パッド１２の端部の厚さ（図３中のｔ２）は、例えば、ソース電極パッド１２の中央部の厚さｔ１よりも厚い。ソース電極パッド１２の端部の厚さｔ２は、例えば、ソース電極パッド１２の中央部の厚さｔ１の１．１倍以上１．５倍以下である。
ゲート電極パッド１４は、銅を主成分とする金属である。ゲート電極パッド１４は、例えば、純銅である。ゲート電極パッド１４の中央部の厚さ（図３中のｔ３）は、５μｍ以上５０μｍ未満である。
ゲート電極パッド１４の端部の厚さ（図３中のｔ４）は、例えば、ゲート電極パッド１４の中央部の厚さｔ３よりも厚い。ゲート電極パッド１４の端部の厚さｔ４は、例えば、ゲート電極パッド１４の中央部の厚さｔ３の１．１倍以上１．５倍以下である。
ドレイン電極１３は、銅を主成分とする金属である。ドレイン電極１３は、例えば、純銅である。ドレイン電極１３の中央部の厚さ（図３中のｔ５）は、５μｍ以上５０μｍ未満である。
ドレイン電極１３の端部の厚さ（図３中のｔ６）は、例えば、ドレイン電極１３の中央部の厚さｔ５と略同一である。ドレイン電極１３の端部の厚さｔ６は、ドレイン電極１３の中央部の厚さｔ５と公差の範囲で同一である。ドレイン電極１３は、例えば、全体に均一な厚さを有する。
ドレイン電極１３の端部は、半導体層１１の端部よりも所定の距離（図３中のｄ１）だけ内側にある。所定の距離ｄ１は、例えば、１５μｍ以上１１５μｍ以下である。
半導体層１１の上には、例えば、図示しない層間絶縁膜が設けられる。層間絶縁膜は、例えば、酸化膜、窒化膜、酸窒化膜、又は、樹脂膜である。層間絶縁膜は、例えば、酸化シリコン膜とポリイミド膜の積層膜である。
ソース電極パッド１２と半導体層１１との間には、例えば、図示しないソース電極が設けられる。ソース電極は、例えば、銅と異なる金属である。ソース電極は、例えば、アルミニウムを主成分とする金属である。ソース電極は、例えば、半導体層１１に接する。
ソース電極とソース電極パッド１２との間には、例えば、図示しないバリアメタル層が設けられる。バリアメタル層は、例えば、金属又は金属窒化物である。バリアメタル層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、窒化タングステンである。
なお、半導体層１１の上に、ソース電極を介さずに、ソース電極パッド１２が設けられても構わない。この場合、例えば、半導体層１１とソース電極パッド１２との間に、図示しないバリアメタル層が設けられる。バリアメタル層は、例えば、金属又は金属窒化物である。バリアメタル層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、窒化タングステンである。
ゲート電極パッド１４と半導体層１１との間には、例えば、図示しないゲート電極が設けられる。ゲート電極は、例えば、多結晶半導体である。ゲート電極は、例えば、多結晶シリコンである。
ゲート電極とゲート電極パッド１４との間には、例えば、図示しないバリアメタル層が設けられる。バリアメタル層は、例えば、金属又は金属窒化物である。バリアメタル層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、窒化タングステンである。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、第１の面と第２の面とを有する半導体基板の第２の面の側の周辺部が残存するよう第２の面の側の中央部を薄くし、第１の面の側にレジストパターンを形成し、電界めっき装置を用い電解めっき法により、第１の面の側に銅（Ｃｕ）を主成分とし厚さが５μｍ以上５０μｍ未満の第１の金属膜と、第２の面の側に銅を主成分とし厚さが５μｍ以上５０μｍ未満の第２の金属膜とを同時に形成する。
図４、図５は、第１の実施形態の半導体装置の製造方法を示す図である。図４（ａ）は、製造途中の半導体装置の上面図、図４（ｂ）は図４（ａ）のＣＣ’断面図である。図５は、製造途中の半導体装置の断面図である。
シリコン基板Ｗに、複数のＭＯＳＦＥＴ１０１を形成する（図４）。シリコン基板Ｗは、半導体基板の一例である。シリコン基板Ｗは、第１の面Ｐ１と第２の面Ｐ２を有する。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面と称する。シリコン基板Ｗの厚さは、例えば、７５０μｍである。
ＭＯＳＦＥＴ１０１の間には、後に、ダイシングにより個片化するための所定の幅を有するダイシングライン１０２が設けられる。ウェハＷの表面には、図示しない酸化シリコン膜とポリイミド膜の積層保護膜が形成されている。
積層保護膜の開口部に、図示しないソース電極とゲート電極とが露出する。ソース電極とゲート電極とは、アルミニウムを主成分とする金属である。ダイシングライン１０２上では、積層保護膜が除去されシリコン基板Ｗが露出している。
シリコン基板Ｗの表面に、図示しないバリアメタル層とシード層を形成する。バリアメタル層とシード層はＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）により堆積する。例えば、バリアメタル層は厚さ１５０ｎｍのチタン、シード層は厚さ５００ｎｍの銅である。
次に、シリコン基板Ｗの周辺部が残存するようシリコン基板Ｗの裏面の側の中央部を薄くする。具体的には、シリコン基板Ｗの表面を図示しないバックグラインドテープで保護する。この状態で、シリコン基板Ｗの周辺部の約３ｍｍを除く部分の裏面側を研削する（図５（ａ））。研削により、例えば、シリコン基板Ｗの厚さを６５μｍにする。
次に、ウェットエッチングにより裏面側のシリコンを、例えば、１５μｍエッチングする。ウェットエッチングには混酸を用いる。裏面側のシリコンをエッチングすることにより、研削により生じたダメージを除去する。
次に、シリコン基板Ｗの裏面に、図示しないバリアメタル層とシード層を形成する。バリアメタル層とシード層はＰＶＤ法により堆積する。例えば、バリアメタル層は厚さ１５０ｎｍのチタン、シード層は厚さ５００ｎｍの銅である。なお、バリアメタル層を堆積する前に、希フッ酸処理を行い、自然酸化膜を除去することが好ましい。
次に、表面のバックグラインドテープを剥離する。次に、リソグラフィ法を用いて、シリコン基板Ｗの表面に、レジストパターン５０を形成する（図５（ｂ））。レジストの膜厚は、例えば、２５μｍである。レジストパターン５０は、シリコン基板Ｗの表面のソース電極上、ゲート電極上が開口されている。
次に、電界めっき装置を用いた電解めっき法により、シリコン基板Ｗの表面のソース電極上、ゲート電極上に、第１の銅めっき膜５１ａ（第１の金属膜）を形成する。同時に、シリコン基板Ｗの裏面に、第２の銅めっき膜５１ｂ（第２の金属膜）を形成する（図５（ｃ））。第１の銅めっき膜５１ａ及び第２の銅めっき膜５１ｂの厚さは、例えば、２０μｍである。
第１の銅めっき膜５１ａは、ソース電極パッド１２及びゲート電極パッド１４となる。第２の銅めっき膜５１ｂは、ドレイン電極１３となる。
次に、シリコン基板Ｗの表面のレジストパターン５０を有機溶剤で除去する（図５（ｄ））。次に、シリコン基板Ｗの表面のレジストパターン５０で覆われていた銅のシード層を除去する。次に、水酸化カリウム過酸化水素水溶液を用いてチタンのバリアメタル層を除去する。シード層とバリアメタル層を除去することにより、ソース電極パッド１２とゲート電極パッド１４とを電気的に分離する。
次に、シリコン基板Ｗの表面に、図示しない耐酸性の保護テープを張り付ける。次に、リソグラフィ法を用いて、裏面側のダイシングライン１０２に対応する領域と、裏面側のシリコン基板Ｗの周辺部の約５ｍｍの領域を露出させるように、レジストパターン５２を形成する（図５（ｅ））。
次に、リン硝酢酸水溶液を用いて、裏面側のダイシングライン１０２に対応する領域と、裏面側のシリコン基板Ｗの周辺部との、第２の銅めっき膜５１ｂ及び銅のシード層を除去する。次に、レジストパターン５２を除去した後、水酸化カリウム過酸化水素水溶液を用いて、裏面側のダイシングライン１０２に対応する領域と、裏面側のシリコン基板Ｗの周辺部とに露出したチタンのバリアメタル層を除去する（図５（ｆ））。
次に、シリコン基板Ｗの裏面側に、図示しないダイシングシートを張り付ける。次に、シリコン基板Ｗの周辺部の厚い部分をブレードで分離し除去する（図５（ｇ））。
次に、ブレードダイシングを用いて、シリコン基板Ｗをダイシングライン１０２に沿って切断し、複数のＭＯＳＦＥＴ１０１を分離し、複数の半導体チップ１０とする（図５（ｈ））。なお、ブレードダイシングに代えて、レーザダイシングやプラズマダイシングを用いることも可能である。
以上の製造方法により、第１の実施形態の半導体チップ１０が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
パワー半導体デバイスでは、半導体チップの発熱による温度上昇に起因する信頼性の低下が問題になる。例えば、発熱によりトランジスタの閾値電圧のばらつきが生じ、デバイス動作が不安定となるおそれがある。また、発熱によりデバイスが破壊するおそれがある。
発熱による温度上昇を抑制するため、半導体チップの表面に設けられる電極に、熱伝導率の大きな銅を用いることがある。熱伝導率の大きな銅を電極に用いることで、半導体チップの冷却を行い、半導体チップの発熱による温度上昇を抑制する。
半導体チップの冷却効果を高めるためには、電極に用いる銅の厚さを厚くすることが望ましい。しかし、銅の厚さを厚くすると、電極の応力が大きくなり半導体チップの反りが大きくなる。半導体チップの反りにより、半導体チップにクラックが生じるおそれがある。半導体チップの接合には、例えば、はんだが用いられる。半導体チップの反りにより、はんだリフロー工程ではんだ中に発生するガスの排出が困難になり、はんだの中にボイドが生じたりするおそれがある。よって、電極に用いる銅の厚さを厚くすることで、パワー半導体デバイスの信頼性が低下するおそれがある。
第１の実施形態の半導体装置では、半導体チップ１０の両面に銅を主成分とする厚さ５μｍ以上の電極を設ける。すなわち、半導体チップ１０の表面に、銅を主成分とするソース電極パッド１２と、銅を主成分とするゲート電極パッド１４とを設ける。また、半導体チップ１０の裏面に銅を主成分とするドレイン電極１３を設ける。
半導体チップ１０の両面に厚い銅を主成分とする電極を設けることで、半導体チップ１０の冷却効果が向上する。したがって、半導体チップ１０内の発熱による温度上昇が抑制される。よって、半導体チップ１０の信頼性が向上する。
そして、半導体チップ１０の両面の電極の応力がバランスし、半導体チップの反りが抑制される。したがって、銅の電極の厚さを５μｍ以上としても半導体チップの反りが抑制される。よって、半導体チップ１０のクラックや、はんだの中のボイドの発生が抑制され、半導体チップ１０の信頼性が向上する。
なお、電極の厚さが５μｍを下回ると、半導体チップ１０の冷却効果が不十分となる。また、電極の厚さが５０μｍ以上になると、電極による応力が大きくなりすぎ、半導体チップ１０の信頼性が低下する。
第１の実施形態の半導体チップ１０では、ソース電極パッド１２の端部の厚さｔ２は、ソース電極パッド１２の中央部の厚さｔ１よりも厚いことが好ましい。ソース電極パッド１２の上の第２の接合層３２には、例えば、はんだが用いられる。端部の厚さｔ２を中央部の厚さｔ１よりも厚くすることで、はんだリフロー工程の際に、はんだがソース電極パッド１２の外にはみ出すことが抑制される。
また、ゲート電極パッド１４の端部の厚さｔ４は、ゲート電極パッド１４の中央部の厚さｔ３よりも厚いことが好ましい。ゲート電極パッド１４の上の第４の接合層３４には、例えば、はんだが用いられる。端部の厚さｔ４を中央部の厚さｔ３よりも厚くすることで、はんだリフロー工程の際に、はんだがゲート電極パッド１４の外にはみ出すことが抑制される。
はんだがソース電極パッド１２及びゲート電極パッド１４の外にはみ出すことが抑制されることで、ソース電極とゲート電極の間のショートが抑制される。
ソース電極パッド１２の端部の厚さｔ２は、ソース電極パッド１２の中央部の厚さｔ１の１．１倍以上１．５倍以下であることが好ましい。また、ゲート電極パッド１４の端部の厚さｔ４は、ゲート電極パッド１４の中央部の厚さｔ３の１．１倍以上１．５倍以下であることが好ましい。上記範囲を下回ると、ソース電極とゲート電極の間のショートが生じるおそれがある。また、上記範囲を上回るような形状を形成することは、製造上困難である。
ソース電極パッド１２及びゲート電極パッド１４の端部の厚さは、例えば、電界めっき法でめっき膜を形成する際の、レジストパターンやめっき条件を調整することで制御される。
また、第１の実施形態の半導体チップ１０では、ドレイン電極１３の端部の厚さｔ６は、ドレイン電極１３の中央部の厚さｔ５と略同一であることが好ましい。これにより、ドレインリード２１とドレイン電極１３を接合する第１の接合層３１の材料であるはんだをリフローする際に、はんだ中のガスの排出経路が塞がれにくい。よって、はんだの中にボイドが生じることが抑制される。
半導体層１１の端部には、ダイシングの際に生じた微小なクラックが存在する。仮に、微小なクラックが存在する領域にドレイン電極１３が接すると、電極の応力により微小なクラックが拡張し、半導体チップ１０の動作に影響を与え、信頼性が低下するおそれがある。
第１の実施形態の半導体チップ１０では、ドレイン電極１３の端部は、半導体層１１の端部よりも所定の距離ｄ１だけ内側にあることが好ましい。これにより、微小なクラックが存在する領域にドレイン電極１３は接しない。よって、半導体チップ１０の動作の信頼性の低下が回避できる。
また、第１の実施形態の半導体チップ１０では、半導体チップ１０の両面に厚い電極を備えることで、抗折強度が向上する。したがって、半導体層１１の厚さを薄くして、ＭＯＳＦＥＴのオン抵抗を低減することが可能となる。
以上、第１の実施形態によれば、信頼性を向上することが可能な半導体チップ１０及び半導体パッケージ１００が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の電極パッド及び電極層が、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの元素を含む点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
第２の実施形態の半導体装置は、半導体チップ又は半導体モジュールである。半導体チップは、電力制御や電力供給に用いられるパワー半導体チップである。また、半導体パッケージは、半導体チップを含むパワー半導体パッケージである。
第２の実施形態の半導体チップ及び半導体モジュールは、ソース電極パッド１２、ゲート電極パッド１４及びドレイン電極１３の材料の組成のみが、第１の実施形態の半導体チップ１０及び半導体パッケージ１００と異なる。
第２の実施形態の半導体チップ及び半導体モジュールは、ソース電極パッド１２、ゲート電極パッド１４及びドレイン電極１３等の電極が銅を主成分とする金属であり、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの添加元素を含む。
図６は、第２の実施形態の半導体装置の電極の模式断面図である。図６は、ソース電極パッド１２、ゲート電極パッド１４及びドレイン電極１３の一部の模式断面図である。
ソース電極パッド１２、ゲート電極パッド１４及びドレイン電極１３は、銅結晶６１と、添加元素偏析領域６２を含む。添加元素偏析領域６２は、銅結晶の結晶粒界に存在する。添加元素は、銅の結晶粒界に偏析する。添加元素偏析領域６２には、例えば、銅と添加元素との合金又は固溶体が形成されている。
添加元素の含有量は、例えば、０．０１原子％以上０．４原子％以下である。ここで、添加元素の含有量は、添加元素と銅の合計量に対する添加元素の量の割合で定義される。
次に、第２の実施形態の半導体装置の製造方法の一例について説明する。
第２の実施形態の半導体装置の製造方法は、電解めっき法により、第１の金属膜及び第２の金属膜を形成する際に、電界めっき液中に、鉄イオン、コバルトイオン、及び、ニッケルイオンから成る群から選ばれる少なくともいずれか一つのイオンを添加する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態の半導体装置の製造方法と重複する内容については、一部記述を省略する。
図７は、第２の実施形態の半導体装置の製造方法の説明図である。以下、添加元素が鉄である場合を例に説明する。
図７は、第２の実施形態の半導体装置の製造方法に用いられる電界めっき装置の構成を示す。電界めっき装置は、めっき槽７０、第１の内部アノード電極７１ａ、第１の外部アノード電極７２ａ、第２の内部アノード電極７１ｂ、第２の外部アノード電極７２ｂ、表面カソード電極７３、裏面カソード電極７４、イオン濃度分析器７５、銅イオン供給器７６、押さえリング７８を備える。めっき槽７０には、めっき液７７が貯留される。
シリコン基板Ｗの表面のソース電極上、ゲート電極上及び裏面に銅めっき膜を形成するために、シリコン基板Ｗをカソードに固定する。カソードは、表面カソード電極７３と裏面カソード電極７４を有する。シリコン基板Ｗを、表面カソード電極７３と裏面カソード電極７４の間に固定する。
シリコン基板Ｗの表面には、レジストパターン５０が形成されている。レジストパターン５０は、シリコン基板Ｗの表面のソース電極上、ゲート電極上が開口されている。
表面カソード電極７３と裏面カソード電極７４には、異なるカソード電圧が印加可能である。シリコン基板Ｗの表面には、負電圧ＶＣ１を印加する。シリコン基板Ｗの裏面には、負電圧ＶＣ２を印加する。負電圧ＶＣ１と負電圧ＶＣ２は、直流電圧又は直流電圧にパルス波電圧を重畳した電圧を用いる。負電圧ＶＣ１と負電圧ＶＣ２は、表面と裏面に成膜する銅めっき膜の所望の膜厚を実現するために、適切な電圧となるように設定する。
表面カソード電極７３及び裏面カソード電極７４と、シリコン基板Ｗとの間には、シリコン基板Ｗの端部に、めっき液が回り込まないように、押さえリング７８が設けられる。押さえリング７８の材質は、めっき液に対して耐性がある材料を選択する必要がある。
シリコン基板Ｗの表面側のアノードは、第１の内部アノード電極７１ａと第１の外部アノード電極７２ａを有する。第１の内部アノード電極７１ａの径は、シリコン基板Ｗの径よりも大きい。第１の外部アノード電極７２ａは、第１の内部アノード電極７１ａの周囲にリング状に設けられている。
第１の内部アノード電極７１ａには電圧ＶＡ１が印加され、第１の外部アノード電極７２ａには電圧ＶＡ２が印加される。シリコン基板Ｗの表面に成膜する銅めっき膜の面内分布が均一になるように、電圧ＶＡ１と電圧ＶＡ２が設定される。電圧ＶＡ１と電圧ＶＡ２は、カソードに対して正電位を有する。すなわち、カソードの電位よりもアノードの電位が高くなるようにする。電圧ＶＡ１と電圧ＶＡ２は、直流電圧又は直流電圧にパルス波電圧を重畳した電圧を用いる。
シリコン基板Ｗの裏面側のアノードは、第２の内部アノード電極７１ｂと第２の外部アノード電極７２ｂを有する。第２の内部アノード電極７１ｂの径は、シリコン基板Ｗの径よりも大きい。第２の外部アノード電極７２ｂは、第２の内部アノード電極７１ｂの周囲にリング状に設けられている。
第２の内部アノード電極７１ｂには電圧ＶＡ３が印加され、第２の外部アノード電極７２ｂには電圧ＶＡ４が印加される。シリコン基板Ｗの表面に成膜する銅めっき膜の面内分布が均一になるように、電圧ＶＡ３と電圧ＶＡ４が設定される。電圧ＶＡ３と電圧ＶＡ４は、カソードに対して正電位を有する。すなわち、カソードの電位よりもアノードの電位が高くなるようにする。電圧ＶＡ３と電圧ＶＡ４は、直流電圧又は直流電圧にパルス波電圧を重畳した電圧を用いる。
第２の内部アノード電極７１ｂの電圧ＶＡ３は、第１の内部アノード電極７１ａの電圧ＶＡ１と異なる電圧とすることが可能である。また、第２の外部アノード電極７２ｂの電圧ＶＡ４は、第１の内部アノード電極７１ａの電圧ＶＡ２と異なる電圧とすることが可能である。
電圧ＶＡ１、電圧ＶＡ２、電圧ＶＡ３、電圧ＶＡ４は、表面と裏面に成膜する銅めっき膜の所望の膜厚を実現するために、適切な電圧となるように設定する。
銅メッキ膜（以下、Ｃｕめっき膜とも表記）への鉄（以下、Ｆｅとも表記）の添加は、銅めっき液（以下、Ｃｕめっき液とも表記）の銅イオン（以下、Ｃｕ２＋とも表記）に２価の鉄イオン（以下、Ｆｅ２＋とも表記）を添加することにより行う。Ｃｕ２＋がカソードに移動して、カソードから電子を受け取り、シリコン基板Ｗ上にＣｕめっき膜として析出する。一方、Ｆｅ２＋はアノードの表面で電子をアノードに与えて３価の鉄イオン（以下、Ｆｅ３＋とも表記）に変化する。同時に、カソード側ではＦｅ２＋がカソードの表面から電子を受け取り、ＦｅとしてＣｕめっき膜中に混入する。
Ｆｅ２＋がＦｅ３＋となるとＣｕめっき液中のＦｅ３＋濃度が高くなる。Ｆｅ３＋濃度が高くなると、Ｃｕめっき膜の成膜速度が遅くなる。イオン濃度分析器７５により、Ｃｕめっき液中のＦｅ３＋濃度をモニタし、一定濃度に達すると、Ｆｅ３＋は銅イオン供給器７６に送られて、銅イオン供給器７６の中にあるＣｕボールと反応する。反応の結果、Ｆｅ３＋はＦｅ２＋となり、ＣｕはＣｕ２＋になる。そして、銅イオン供給器７６からめっき槽７０の中に、Ｃｕ２＋とＦｅ２＋が供給される。
なお、銅メッキ膜へコバルト（Ｃｏ）やニッケル（Ｎｉ）を添加する場合にも、鉄（Ｆｅ）と同様の方法で行うことが可能である。
一度、電界めっき装置を用いてシリコン基板Ｗに銅メッキ膜を形成した後、次のシリコン基板Ｗに銅メッキ膜を形成する前に、電界めっき装置の洗浄を行う。
電界めっき装置の洗浄に６０℃以上１００℃未満の水を用いることが好ましい。例えば、６０℃以上１００℃未満の水で洗浄した後、４℃以上３０℃以下の水で洗浄する。洗浄に６０℃以上１００℃未満の水を用いることにより、洗浄に要する時間を短縮することが可能となる。
特に、銅めっき液に鉄イオン、ニッケルイオン、コバルトイオンなどを添加した場合、６０℃以上１００℃未満の水を用いることで、洗浄効率が向上する。
次に、第２の実施形態の半導体装置の作用及び効果について説明する。
第２の実施形態の半導体チップ及び半導体モジュールは、ソース電極パッド１２、ゲート電極パッド１４及びドレイン電極１３が、銅を主成分とし、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの添加元素を含む。
銅を主成分とする電極が、鉄、コバルト又はニッケルを添加元素として含むことにより、電極の応力が低下する。
図８は、第２の実施形態の半導体装置の作用及び効果の説明図である。図８（ａ）は、銅膜の引張応力と銅膜中の鉄（Ｆｅ）の含有量との関係を示す。図８（ｂ）は、銅膜の抵抗率と鉄の含有量との関係を示す。鉄の含有量は、銅膜中の鉄と銅の合計量に対する鉄の量の割合（Ｆｅ／（Ｃｕ＋Ｆｅ））で定義される。
図８（ａ）から明らかなように、鉄を０．０１原子％以上で添加することで銅膜の引張応力が１５ＭＰ以下となる。また、鉄を０．０２原子％以上で添加することで銅膜の引張応力が１０ＭＰ以下となる。鉄の添加により銅の結晶粒成長が抑制され、引張応力が低下すると考えられる。
一方、図８（ｂ）から明らかなように、鉄を添加することで、銅膜の抵抗率は上昇する。鉄の添加量が０．４原子％以下であれば、銅膜の抵抗率は２．５μΩｃｍ以下となる。鉄の添加量が０．３原子％以下であれば、銅膜の抵抗率は２μΩｃｍ以下となる。
第２の実施形態の半導体チップ及び半導体モジュールは、電極の銅膜中に鉄を添加元素として含有することにより、電極の応力が低減する。したがって、半導体チップ１０に厚い銅を主成分とする電極を設けたとしても、半導体チップの反りが抑制される。よって、半導体チップ１０の信頼性が向上する。
電極を形成する銅膜中の鉄の含有率は、０．０１原子％以上０．４原子％以下であることが好ましく、０．０２原子％以上０．３原子％以下であることがより好ましい。上記範囲を下回ると、応力の低減効果が十分に得られないおそれがある。上記範囲を上回ると抵抗率が大きくなりすぎオン抵抗が許容範囲を超えるおそれがある。
図９は、第２の実施形態の半導体装置の作用及び効果の説明図である。図９（ａ）は、銅膜の引張応力と銅膜中のコバルト（Ｃｏ）の含有量との関係を示す。図９（ｂ）は、銅膜の抵抗率とコバルトの含有量との関係を示す。コバルトの含有量は、銅膜中のコバルトと銅の合計量に対するコバルトの量の割合（Ｃｏ／（Ｃｕ＋Ｃｏ））で定義される。
図９（ａ）から明らかなように、コバルトを０．０２原子％以上で添加することで銅膜の引張応力が１５ＭＰ以下となる。また、コバルトを０．０２５原子％以上で添加することで銅膜の引張応力が１０ＭＰ以下となる。コバルトの添加により銅の結晶粒成長が抑制され、引張応力が低下すると考えられる。
一方、図９（ｂ）から明らかなように、コバルトを添加することで、銅膜の抵抗率は上昇する。コバルトの添加量が０．２５原子％以下であれば、銅膜の抵抗率は２．５μΩｃｍ以下となる。コバルトの添加量が０．２原子％以下であれば、銅膜の抵抗率は２μΩｃｍ以下となる。
第２の実施形態の半導体チップ及び半導体モジュールは、電極の銅膜中にコバルトを添加元素として含有することにより、電極の応力が低減する。したがって、半導体チップ１０に厚い銅を主成分とする電極を設けたとしても、半導体チップの反りが抑制される。よって、半導体チップ１０の信頼性が向上する。
電極を形成する銅膜中のコバルトの含有率は、０．０２原子％以上０．２５原子％以下であることが好ましく、０．０２５原子％以上０．２原子％以下であることがより好ましい。上記範囲を下回ると、応力の低減効果が十分に得られないおそれがある。上記範囲を上回ると抵抗率が大きくなりすぎオン抵抗が許容範囲を超えるおそれがある。
図１０は、第２の実施形態の半導体装置の作用及び効果の説明図である。図１０（ａ）は、銅膜の引張応力と銅膜中のニッケル（Ｎｉ）の含有量との関係を示す。図１０（ｂ）は、銅膜の抵抗率とニッケルの含有量との関係を示す。ニッケルの含有量は、銅膜中のニッケルと銅の合計量に対するニッケルの量の割合（Ｎｉ／（Ｃｕ＋Ｎｉ））で定義される。
図１０（ａ）から明らかなように、ニッケルを０．０２原子％以上で添加することで銅膜の引張応力が１５ＭＰ以下となる。また、ニッケルを０．０２５原子％以上で添加することで銅膜の引張応力が１０ＭＰ以下となる。ニッケルの添加により銅の結晶粒成長が抑制され、引張応力が低下すると考えられる。
一方、図１０（ｂ）から明らかなように、ニッケルを添加することで、銅膜の抵抗率は上昇する。ニッケルの添加量が０．４原子％以下であれば、銅膜の抵抗率は２．５μΩｃｍ以下となる。ニッケルの添加量が０．３原子％以下であれば、銅膜の抵抗率は２μΩｃｍ以下となる。
第２の実施形態の半導体チップ及び半導体モジュールは、電極の銅膜中にニッケルを添加元素として含有することにより、電極の応力が低減する。したがって、半導体チップ１０に厚い銅を主成分とする電極を設けたとしても、半導体チップの反りが抑制される。よって、半導体チップ１０の信頼性が向上する。
電極を形成する銅膜中のニッケルの含有率は、０．０２原子％以上０．４原子％以下であることが好ましく、０．０２５原子％以上０．３原子％以下であることがより好ましい。上記範囲を下回ると、応力の低減効果が十分に得られないおそれがある。上記範囲を上回ると抵抗率が大きくなりすぎオン抵抗が許容範囲を超えるおそれがある。
添加元素として、鉄、ニッケル、コバルトは、いずれも同様の効果を奏するが、引張応力と抵抗率の最適化を図る観点からは、鉄が最も添加元素として好ましく、ニッケルが次に好ましく、コバルトがその次に好ましい。
以上、第２の実施形態によれば、第１の実施形態と比較して、電極の応力が低減することで更に信頼性を向上することが可能な半導体チップ及び半導体パッケージが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、銅（Ｃｕ）を主成分とし、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの元素を含み、厚さが５μｍ以上５０μｍ未満の第１の電極パッドと、電極層と、第１の電極パッドと電極層との間に設けられた半導体層と、を備える。
第３の実施形態の半導体装置は、半導体チップの片面のみに厚い銅を主成分とする電極が設けられる点で第２の実施形態と異なっている。以下、第１の実施形態及び第２の実施形態と重複する内容については記述を省略する。
第３の実施形態の半導体装置は、半導体チップ３０又は半導体モジュールである。半導体チップ３０は、電力制御や電力供給に用いられるパワー半導体チップである。また、半導体パッケージは、半導体チップ３０を含むパワー半導体パッケージである。
図１１は、第３の実施形態の半導体装置の模式断面図である。図１１は、半導体チップ３０の模式断面図である。
半導体層１１は、単結晶の半導体である。半導体層１１は、例えば、単結晶シリコン、単結晶炭化珪素（ＳｉＣ）、単結晶窒化物半導体である。
半導体層１１は、ソース電極パッド１２とドレイン電極１３との間に設けられる。半導体層１１は、ゲート電極パッド１４とドレイン電極１３との間に設けられる。
ソース電極パッド１２は、銅を主成分とする金属である。ソース電極パッド１２は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの添加元素を含む。ソース電極パッド１２の厚さは、５μｍ以上５０μｍ未満である。
ゲート電極パッド１４は、銅を主成分とする金属である。ゲート電極パッド１４は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの添加元素を含む。ゲート電極パッド１４の厚さは、５μｍ以上５０μｍ未満である。
ドレイン電極１３は、金属、金属化合物又は金属半導体化合物である。ドレイン電極１３は、例えば、銅、ニッケル、チタン、窒化チタン、ニッケルシリサイド又はチタンシリサイドである。ドレイン電極１３の厚さは、０．１μｍ以上２μｍ以下である。
ソース電極パッド１２と半導体層１１との間には、例えば、図示しないソース電極が設けられる。ソース電極は、例えば、銅と異なる金属である。ソース電極は、例えば、アルミニウムを主成分とする金属である。
ソース電極とソース電極パッド１２との間には、例えば、図示しないバリアメタル層が設けられる。バリアメタル層は、例えば、金属又は金属窒化物である。バリアメタル層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、窒化タングステンである。
なお、半導体層１１の上に、ソース電極を介さずに、ソース電極パッド１２が設けられても構わない。この場合、例えば、半導体層１１とソース電極パッド１２との間に、図示しないバリアメタル層が設けられる。バリアメタル層は、例えば、金属又は金属窒化物である。バリアメタル層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、窒化タングステンである。
ゲート電極パッド１４と半導体層１１との間には、例えば、図示しないゲート電極が設けられる。ゲート電極は、例えば、多結晶半導体である。ゲート電極は、例えば、多結晶シリコンである。
ゲート電極とゲート電極パッド１４との間には、例えば、図示しないバリアメタル層が設けられる。バリアメタル層は、例えば、金属又は金属窒化物である。バリアメタル層は、例えば、チタン、タンタル、窒化チタン、窒化タンタル、窒化タングステンである。
次に、第３の実施形態の半導体装置の製造方法の一例について説明する。
第３の実施形態の半導体装置の製造方法は、第１の面と第２の面とを有する半導体基板の第１の面の側にレジストパターンを形成し、電界めっき装置を用い電解めっき法により、第１の面の側に銅（Ｃｕ）を主成分とし厚さが５μｍ以上５０μｍ未満の金属膜を形成する。電解めっき法により、金属膜を形成する際に、電界めっき液中に、鉄イオン、コバルトイオン、及び、ニッケルイオンから選ばれる少なくともいずれか一つのイオンを添加する。以下、第１の実施形態と重複する内容については記述を一部省略する。
図１２、図１３は、第３の実施形態の半導体装置の製造方法を示す図である。図１２（ａ）は、製造途中の半導体装置の上面図、図１２（ｂ）は図１２（ａ）のＤＤ’断面図である。図１３は、製造途中の半導体装置の断面図である。
シリコン基板Ｗに、複数のＭＯＳＦＥＴ１０１を形成する（図１２（ａ））。シリコン基板Ｗは、半導体基板の一例である。シリコン基板Ｗは、第１の面Ｐ１と第２の面Ｐ２を有する。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面と称する。シリコン基板Ｗの厚さは、例えば、７５０μｍである。
ＭＯＳＦＥＴ１０１の間には、後に、ダイシングにより個片化するための所定の幅を有するダイシングライン１０２が設けられる。ウェハＷの表面には、図示しない酸化シリコン膜とポリイミド膜の積層保護膜が形成されている。
積層保護膜の開口部に、図示しないソース電極とゲート電極とが露出する。ソース電極とゲート電極とは、アルミニウムを主成分とする金属である。ダイシングライン１０２上では、積層保護膜が除去されシリコン基板Ｗが露出している。
シリコン基板Ｗの表面に、図示しないバリアメタル層とシード層を形成する。バリアメタル層とシード層はＰＶＤ法により堆積する。例えば、バリアメタル層は厚さ１５０ｎｍのチタン、シード層は厚さ５００ｎｍの銅である。
次に、リソグラフィ法を用いて、シリコン基板Ｗの表面に、レジストパターン５０を形成する（図１３（ａ））。レジストの膜厚は、例えば、２５μｍである。レジストパターン５０は、シリコン基板Ｗの表面のソース電極上、ゲート電極上が開口されている。
次に、電界めっき装置を用いた電解めっき法により、シリコン基板Ｗの表面のソース電極上、ゲート電極上に、例えば、厚さ２０μｍの銅めっき膜５１を形成する（図１３（ｂ））。銅めっき膜５１は、ソース電極パッド１２及びゲート電極パッド１４となる。銅めっき膜５１は、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの添加元素を含む。
図１４は、第３の実施形態の半導体装置の製造方法の説明図である。図１４は、電界めっき装置を用いた添加元素を含む銅めっき膜５１の製造方法の説明図である。以下、添加元素が鉄である場合を例に説明する。
図１４は、第３の実施形態の半導体装置の製造方法に用いられる電界めっき装置の構成を示す。電界めっき装置は、めっき槽７０、内部アノード電極７１、外部アノード電極７２、表面カソード電極７３、裏面カソード電極７４、イオン濃度分析器７５、銅イオン供給器７６、押さえリング７８を備える。めっき槽７０には、めっき液７７が貯留される。
表面カソード電極７３と裏面カソード電極７４には、同一の負電圧ＶＣを印加する。めっき槽７０には、銅めっき液の銅イオンに２価の鉄イオンを添加する。その他の銅めっき膜５１の製造方法は、第２の実施形態と同様である。
次に、シリコン基板Ｗの表面のレジストパターン５０を有機溶剤で除去する（図１３（ｃ））。次に、シリコン基板Ｗの表面のレジストパターン５０で覆われていた銅のシード層を除去する。次に、水酸化カリウム過酸化水素水溶液を用いてチタンのバリアメタル層を除去する。シード層とバリアメタル層を除去することにより、ソース電極パッド１２とゲート電極パッド１４とを電気的に分離する。
次に、シリコン基板Ｗの表面に図示しない支持材を設け、シリコン基板Ｗの裏面を研削することによりシリコン基板Ｗを薄くする（図１３（ｄ））。
次に、シリコン基板Ｗの裏面に、チタン膜とニッケル膜の積層膜をスパッタ法により形成する（図１３（ｅ））。積層膜は、ドレイン電極１３となる。
次に、シリコン基板Ｗの裏面側にダイシングシートを張り付ける。次に、シリコン基板Ｗの表面の支持材を除去する。
次に、ブレードダイシングを用いて、シリコン基板Ｗをダイシングライン１０２に沿って切断し、複数のＭＯＳＦＥＴ１０１を分離し、複数の半導体チップ３０とする（図１３（ｆ））。なお、ブレードダイシングに代えて、レーザダイシングやプラズマダイシングを用いることも可能である。
以上の製造方法により、第３の実施形態の半導体チップ３０が製造される。
第３の実施形態の半導体チップ及び半導体パッケージによれば、銅を主成分とする電極の応力が、鉄、コバルト又はニッケルを添加元素として含むことにより、低下する。したがって、半導体チップ３０の片側のみに厚い銅を主成分とする電極を設けたとしても、半導体チップの反りが抑制される。よって、半導体チップ３０の信頼性が向上する。
更に応力を抑制する観点から、ソース電極パッド１２の厚さ及びゲート電極パッド１４の厚さは、３０μｍ以下であることが好ましく、２０μｍ以下であることがより好ましい。
以上、第３の実施形態によれば、電極の応力が低減することで信頼性を向上することが可能な半導体チップ及び半導体パッケージが実現できる。
第１ないし第３の実施形態では、半導体チップとしてＭＯＳＦＥＴを用いる場合を例に説明したが、半導体チップはこれらに限定されるものではない。例えば、半導体チップの上下間に電流が流れる半導体チップであれば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＳＢＤ（Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、ＰＩＮダイオードなど、その他のパワートランジスタやパワーダイオードを適用することも可能である。
また、第１ないし第３の実施形態では、１個の半導体チップが封止された半導体パッケージを例に説明したが、複数の同種又は異種の半導体チップが封止された半導体モジュールに本発明を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体チップ（半導体装置）
１１ 半導体層
１２ ソース電極パッド（第１の電極パッド）
１３ ドレイン電極（電極層）
１４ ゲート電極パッド（第２の電極パッド）
３０ 半導体チップ（半導体装置）
５０ レジストパターン
１００ 半導体パッケージ（半導体装置）
１０２ ダイシングライン
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｗ 半導体基板

Claims (17)

  1. 銅を主成分とし、厚さが５μｍ以上５０μｍ未満の第１の電極パッドと、
    銅を主成分とし、厚さが５μｍ以上５０μｍ未満の電極層と、
    前記第１の電極パッドと前記電極層との間に設けられた半導体層と、
    を備える半導体装置。
  2. 前記第１の電極パッドの端部の厚さが中央部の厚さより厚い請求項１記載の半導体装置。
  3. 前記電極層の端部の厚さと中央部の厚さが略同一である請求項１又は請求項２記載の半導体装置。
  4. 前記電極層の端部が前記半導体層の端部よりも内側にある請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の電極パッド及び前記電極層が、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの元素を含む請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の電極パッド及び前記電極層の中の前記元素の含有量が０．０１原子％以上０．４原子％以下である請求項５記載の半導体装置。
  7. 前記元素は銅の結晶粒界に偏析している請求項５又は請求項６記載の半導体装置。
  8. 銅を主成分とし、厚さが５μｍ以上５０μｍ未満の第２の電極パッドを更に備え、前記半導体層は前記第２の電極パッドと前記電極層との間に設けられた請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 銅（Ｃｕ）を主成分とし、鉄（Ｆｅ）、コバルト（Ｃｏ）、及び、ニッケル（Ｎｉ）から成る群から選ばれる少なくともいずれか一つの元素を含み、厚さが５μｍ以上５０μｍ未満の第１の電極パッドと、
    電極層と、
    前記第１の電極パッドと前記電極層との間に設けられた半導体層と、
    を備える半導体装置。
  10. 前記第１の電極パッドの中の前記元素の含有量が０．０１原子％以上０．４原子％以下である請求項９記載の半導体装置。
  11. 前記元素は銅の結晶粒界に偏析している請求項９又は請求項１０記載の半導体装置。
  12. 第１の面と第２の面とを有する半導体基板の前記第２の面の側の周辺部が残存するよう前記第２の面の側の中央部を薄くし、
    前記第１の面の側にレジストパターンを形成し、
    電界めっき装置を用い電解めっき法により、前記第１の面の側に銅（Ｃｕ）を主成分とし厚さが５μｍ以上５０μｍ未満の第１の金属膜と、前記第２の面の側に銅を主成分とし厚さが５μｍ以上５０μｍ未満の第２の金属膜とを同時に形成する半導体装置の製造方法。
  13. 前記半導体基板が前記第１の面に所定の幅を有するダイシングラインを有し、
    前記第２の金属膜の前記ダイシングラインに対応する部分を除去し、
    前記ダイシングラインに沿って前記半導体基板を切断し、前記半導体基板から複数の半導体チップを形成する請求項１２記載の半導体装置の製造方法。
  14. 前記電解めっき法により、前記第１の金属膜及び前記第２の金属膜を形成する際に、電界めっき液中に、鉄イオン、コバルトイオン、及び、ニッケルイオンから成る群から選ばれる少なくともいずれか一つのイオンを添加する請求項１２又は請求項１３記載の半導体装置の製造方法。
  15. 前記電界めっき液の中の３価の前記イオンの濃度をモニタし、モニタした結果に基づき２価の前記イオンの供給を行う請求項１４記載の半導体装置の製造方法。
  16. 前記電解めっき法により、前記第１の金属膜及び前記第２の金属膜を形成する際に、前記半導体基板の前記第１の面の側と前記第２の面の側に異なる電圧を印加する請求項１２ないし請求項１５いずれか一項記載の半導体装置の製造方法。
  17. 前記電解めっき法により、前記第１の金属膜及び前記第２の金属膜を形成した後に、前記電界めっき装置を、６０℃以上の水を用いて洗浄する請求項１２ないし請求項１６いずれか一項記載の半導体装置の製造方法。



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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024058144A1 (ja) * 2022-09-16 2024-03-21 ヌヴォトンテクノロジージャパン株式会社 半導体装置および実装基板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305948A (ja) * 2007-06-07 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010092895A (ja) * 2008-10-03 2010-04-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2085406B1 (ja) 1970-04-17 1973-10-19 Elf
US3892092A (en) 1974-05-17 1975-07-01 Buehler Ltd Automatic polishing apparatus
KR0144821B1 (ko) 1994-05-16 1998-07-01 양승택 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법
JP2004071886A (ja) 2002-08-07 2004-03-04 Renesas Technology Corp 縦型パワー半導体装置およびその製造方法
US7545040B2 (en) * 2002-12-09 2009-06-09 Nec Corporation Copper alloy for wiring, semiconductor device, method for forming wiring and method for manufacturing semiconductor device
WO2006068082A1 (ja) * 2004-12-22 2006-06-29 Mitsubishi Denki Kabushiki Kaisha 半導体装置
US8283051B2 (en) 2008-08-07 2012-10-09 Jx Nippon Mining & Metals Corporation Plated product having copper thin film formed thereon by electroless plating
JP5045613B2 (ja) 2008-08-25 2012-10-10 三菱マテリアル株式会社 パワーモジュール用基板及びその製造方法
TW201015718A (en) 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
JP5428362B2 (ja) 2009-02-04 2014-02-26 富士電機株式会社 半導体装置の製造方法
JP2011077460A (ja) 2009-10-02 2011-04-14 Toyota Motor Corp 半導体装置と、その製造方法
US8502274B1 (en) * 2012-04-06 2013-08-06 Infineon Technologies Ag Integrated circuit including power transistor cells and a connecting line
CN104350604B (zh) * 2012-06-29 2017-02-22 松下知识产权经营株式会社 太阳能电池组件和太阳能电池组件的制造方法
WO2015029152A1 (ja) 2013-08-28 2015-03-05 株式会社日立製作所 半導体装置
US10109609B2 (en) * 2014-01-13 2018-10-23 Infineon Technologies Austria Ag Connection structure and electronic component
JP2015231033A (ja) * 2014-06-06 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6338937B2 (ja) * 2014-06-13 2018-06-06 ローム株式会社 パワーモジュールおよびその製造方法
JP6916426B2 (ja) * 2014-09-02 2021-08-11 株式会社Flosfia 積層構造体およびその製造方法、半導体装置ならびに結晶膜
DE102016104256B3 (de) * 2016-03-09 2017-07-06 Infineon Technologies Ag Transistorzellen und Kompensationsstruktur aufweisende Halbleitervorrichtung mit breitem Bandabstand

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008305948A (ja) * 2007-06-07 2008-12-18 Denso Corp 半導体装置およびその製造方法
JP2010092895A (ja) * 2008-10-03 2010-04-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024058144A1 (ja) * 2022-09-16 2024-03-21 ヌヴォトンテクノロジージャパン株式会社 半導体装置および実装基板

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