JP6579989B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
以下に、第1の実施形態に係る半導体装置1を用いたモジュールの構造について説明する。
図2は、第1の実施形態に係る半導体装置1の主表面11a側の上面図である。図2に示すように、主表面11a側の最外表面には、第1の保護膜15aが形成されている。第1の保護膜15aには、例えばポリイミドが用いられる。
第1の実施形態に係る半導体装置1の製造工程は、基板工程S1と、電極下地形成工程S2と、孔食防止層形成工程S3と、第1の無電解めっき工程S4とを有する。
比較例に係る半導体装置においては、第1の表面電極12の第1の層12a、第2の表面電極13の第4の層13a及び裏面電極14の第6の層14a上に、直接、第1の表面電極12の第3の層12c、第2の表面電極13の第5の層13b及び裏面電極14の第8の層14cが形成されている。
以下に、第2の実施形態について図を参照して説明する。なお、ここでは、第1の実施形態と異なる点について主に説明する。
図14は、第2の実施形態に係る半導体装置1の上面図である。図14に示すように、第2の実施形態に係る半導体装置1は、第1の実施形態に係る半導体装置1と同様に、主表面11a側の最外表面に、第1の開口15bと第2の開口15cとを有する第1の保護膜15aが形成されている。
第2の実施形態に係る半導体装置1の製造工程は、第1の実施形態と同様に、基板工程S1と、電極下地形成工程S2と、第1の無電解めっき工程S4と、第2の無電解めっき工程S5とを有している。第2の実施形態に係る半導体装置1の製造工程は、基板工程S1、電極下地形成工程S2、孔食防止層形成工程S3及び第2の無電解めっき工程S5が、第1の実施形態と同様である。
第1の引出電極31と第1の表面電極12の接合部の信頼性を確保するためには、第1の層12aに対する孔食Vの発生が、この接合部直下の領域において抑制されていればよい。また、第2の層12bが形成されていない領域において第1の引出電極31と第1の表面電極12が接合されていると、第2の層12bが形成されていない領域下の第1の層12aに過大な熱応力が生じる。
以下に、第3の実施形態について図を参照して説明する。なお、ここでは、第1の実施形態と異なる点について主に説明する。
第3の実施形態に係る半導体装置1の製造工程は、第1の実施形態と同様に、基板工程S1と、電極下地形成工程S2と、第1の無電解めっき工程S4と、第2の無電解めっき工程S5とを有している。第3の実施形態に係る半導体装置1の製造工程は、基板工程S1、電極下地形成工程S2、孔食防止層形成工程S3及び第2の無電解めっき工程S5が、第1の実施形態と同様である。
第1の引出電極31と第1の表面電極12の接合部の信頼性を確保するためには、第1の層12aに対する孔食Vの発生が、この接合部直下の領域において抑制されていればよい。また、第2の層12bが形成されていない領域において第1の引出電極31と第1の表面電極12が接合されていると、第2の層12bが形成されていない領域下の第1の層12aに過大な熱応力が生じる。
Claims (13)
- 互いに間隔をあけて複数配置されたソース領域を含む主表面と、前記主表面の反対側の面である裏面とを有する基板と、
前記ソース領域の間において前記主表面上に形成されたゲートと、
前記主表面上に形成され、前記ゲートに接続されたゲートパッドと、
前記ゲートを覆うように前記主表面上に形成された第1の層と、前記第1の層上に形成された第2の層と、前記第2の層上に形成された第3の層とを有する第1の表面電極と、
前記ゲートパッド上に形成された第4の層と、前記第4の層上に形成された第5の層とを有する第2の表面電極と、
前記裏面上に形成され、第6の層と、前記第6の層上に形成された第7の層と、前記第7の層上に形成された第8の層とを有する裏面電極とを備え、
前記第4の層は、前記第2の層及び前記第7の層と異なる材料を含有しており、
前記第3の層、前記第5の層及び前記第8の層は、同じ材料を含有する無電解めっき膜である、半導体装置。 - 前記第2の表面電極は、前記第1の表面電極よりも面積が小さい、請求項1記載の半導体装置。
- 前記第1の層、前記第4の層及び前記第6の層は、アルミニウムを含有するスパッタ膜であり、
前記第2の層及び前記第7の層は、ニッケルを含有するスパッタ膜であり、
前記第3の層、前記第5の層及び前記第8の層は、ニッケルを含有する無電解めっき膜である、請求項1〜2のいずれか1項に記載の半導体装置。 - 前記第1の表面電極において、前記第1の層上には、前記第2の層の周囲に前記第2の層が形成されていない領域があり、
前記第1の表面電極は、前記第2の層が形成されていない領域の上方に形成された保護膜を有している、請求項1〜3のいずれか1項に記載の半導体装置。 - 前記保護膜は、前記第1の層上に形成されている、請求項4記載の半導体装置。
- 前記保護膜は、前記第2の層上に形成されている、請求項4記載の半導体装置。
- 前記保護膜は、前記第3の層上に形成されている、請求項4記載の半導体装置。
- 前記第1の表面電極は、前記第3の層上に、第9の層を有しており、
前記第2の表面電極は、前記第6の層上に、第10の層を有しており、
前記裏面電極は、前記第8の層上に、第11の層を有している、請求項1〜7のいずれか1項に記載の半導体装置。 - 前記第9の層、前記第10の層及び前記第11の層は、金を含有する無電解めっき膜である、請求項8記載の半導体装置。
- 互いに間隔をあけて複数配置されたソース領域を含む主表面と前記主表面の反対側の面である裏面とを有する基板において、前記主表面上の第1の表面電極が形成される領域における前記ソース領域の間にゲートを形成するとともに、前記主表面上の第2の電極が形成される領域に前記ゲートに接続されたゲートパッドを形成する工程と、
前記主表面上の前記第1の表面電極が形成される領域に前記ゲートを覆うように第1の層を形成する工程と、
前記ゲートパッド上に、アルミニウムを含有する第4の層を形成する工程と、
前記基板において、前記裏面上の裏面電極が形成される領域に、第6の層を形成する工程と、
前記第1の層上にニッケルを含有する第2の層を形成する工程と、
前記第6の層上にニッケルを含有する第7の層を形成する工程と、
前記第2の層及び前記第7の層の表面の酸化物を除去する工程と、
前記第4の層の表面の脱脂洗浄する工程と、
前記第4の層の表面の酸化物を除去する工程と、
前記第4の層の表面にジンケート処理を行う工程と、
前記第2の層上にニッケルを含有する無電解めっき膜である第3の層を形成し、前記第4の層上にニッケルを含有する無電解めっき膜である第5の層を形成し、前記第7の層上にニッケルを含有する無電解めっき膜である第8の層を形成する工程とを備える、半導体装置の製造方法。 - 前記第4の層の表面の酸化物を除去する工程は、前記第2の層及び前記第7の層の表面の酸化物を除去する工程が行われた後に行われる、請求項10記載の半導体装置の製造方法。
- 前記第2の層及び前記第7の層を形成する工程は、スパッタリングを行う工程を含む、請求項10〜11のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の層を形成する工程は、マスクスパッタリングを行う工程を含む、請求項12記載の半導体装置の製造方法。
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