JP2008306196A - 融合金属層を使用しているオン抵抗の低い電力用fet - Google Patents
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Abstract
【解決手段】或る実施形態では、高電力用FETの上に載っている比較的薄いが幅の広いバス条片が形成され、ソース及びドレインの幅の狭い金属条片に電流を導電している。不動態化層は、FETの表面を覆って形成され、不動態化層は、エッチングされてバス条片の上面全体の殆どを露出させる。銅のシード層が、ウェーハの表面を覆って形成され、更にマスクが形成されて、バス条片上のシード層のみが露出される。次に、バス条片上のシード層に、銅又は金電気メッキが施されて、非常に厚い金属層が堆積され、これが下層の金属の層と効果的に融合して、オン抵抗を低下させる。メッキ金属は、その厚さと幅の広いライン/空間のために、不動態化を施す必要は無い。露出したバス条片を覆って厚い金属を堆積するのに、他の技法を使用することもできる。
【選択図】図2
Description
Claims (25)
- 高電力用電界効果トランジスタ(FET)において、
ソースとドレインの任意の組み合わせを形成する半導体基板に形成されているドープ領域と、
前記ドープ領域の少なくとも幾つかと電気的に接触するようにパターン化されており、FET電流を運ぶ、第1金属層と、
第1接触孔を有しており、前記第1金属層の上に載っていることを含めて前記FETの表面の上に載っている、第1絶縁層と、
前記第1絶縁層の上に載っていて、前記第1接触孔を通して前記第1金属層と電気的に接触するようにパターン化されており、FET電流を運ぶ、第2金属層と、
前記第2金属層が形成された後に前記FETの前記表面の上に載るように形成されている第2絶縁層であって、前記第2絶縁層の少なくとも1つの開口部は、FET電流を運ぶ前記第2金属層の上面面積の少なくとも25パーセントの連続する部分を露出させている、第2絶縁層と、
前記第2金属層より実質的に厚く、前記第2絶縁層の少なくとも1つの開口部の中に形成されていて、前記第2金属層の前記上面面積の少なくとも25パーセントに亘り前記第2金属層と物理的に接触している第3金属層であって、前記第2金属層によって運ばれる電流に比べて前記FET電流の大部分を導電することにより前記FETのオン抵抗を下げている、第3金属層と、を備えている高電力用電界効果トランジスタ(FET)。 - 前記FETは、横形トランジスタであり、前記ドープ領域は、ソース領域とドレイン領域を備えている、請求項1に記載のFET。
- 前記ドープ領域は条片に配置されている、請求項1に記載のFET。
- 前記第3金属層はメッキ層である、請求項1に記載のFET。
- 前記第2金属層は、前記第1金属層に電流を導電するためのバスを形成している、請求項1に記載のFET。
- 前記第3金属層は、厚さが2.0ミクロンより大きい、請求項1に記載のFET。
- 前記第3金属層は、前記第2金属層の前記上面面積の少なくとも50パーセントと融合している、請求項1に記載のFET。
- 前記第3金属層は、如何なるエッチング処理によってもパターン化されていない、請求項1に記載のFET。
- 前記第3金属層上にワイヤボンディングのためのボンディングパッドを更に備えている、請求項1に記載のFET。
- 前記第3金属層は、蛇行するパターンに形成されている、請求項1に記載のFET。
- 前記第3金属層は、1つ又はそれ以上の条片として形成されている、請求項1に記載のFET。
- 前記第2絶縁層は、窒化物不動態化層である、請求項1に記載のFET。
- 前記第1金属層及び第2金属層は、主としてアルミニウムであり、第3金属層は、主として銅である、請求項1に記載のFET。
- 前記第3金属層上ではなく、前記第2金属層上にボンディングパッドを更に備えている、請求項1に記載のFET。
- 前記第3金属層は、主として第1要素金属でできているシード層と、主として第1要素金属でできているメッキ層と、を備えている、請求項1に記載のFET。
- 高電力用電界効果トランジスタ(FET)を形成するための方法において、
ソースとドレインの任意の組み合わせを形成する半導体基板にドープ領域を形成する段階と、
第1金属層を堆積させてパターン化して、前記ドープ領域の少なくとも幾つかと電気的に接触させる段階であって、前記第1金属層はFET電流を運ぶ、第1金属層を堆積させてパターン化する段階と、
第1接触孔を有しており、前記第1金属層の上に載っていることを含めて前記FETの表面の上に載っている第1絶縁層を形成する段階と、
前記第1絶縁層の上に載る第2金属層を堆積させてパターン化して、前記第1接触孔を通して前記第1金属層に電気的に接触させる段階であって、前記第2金属層はFET電流を運ぶ、第2金属層を堆積させてパターン化する段階と、
前記第2金属層が形成された後で、前記FETの前記表面の上に載る第2絶縁層を形成する段階であって、前記第2絶縁層の少なくとも1つの開口部は、FET電流を運ぶ前記第2金属層の上面面積の少なくとも25パーセントの連続する部分を露出させている、第2絶縁層を形成する段階と、
前記第2絶縁層の少なくとも1つの開口部の中に、前記第2金属層より実質的に厚い第3金属層を形成して、前記第2金属層の前記上面面積の少なくとも25パーセントに亘り前記第2金属層と物理的に接触させる段階であって、前記第3金属層は、前記第2金属層によって運ばれる電流に比べて前記FET電流の大部分を導電することにより前記FETのオン抵抗を下げる、第3金属層を形成する段階と、から成る方法。 - 前記第3金属層を形成する段階は、前記第2金属層を覆って、主として第1要素金属でできているシード層を形成する段階と、その後に、主として前記第1要素金属を備えているシード層をメッキする段階と、を含んでいる請求項16に記載の方法。
- 前記第3金属層を形成する段階の前に、前記第2金属層の、ボンディングパッド部分に亘る部分をマスキングし、次に前記第3金属層が形成された後で、前記ボンディングパッド部分を露出させることによって、前記第3金属層の上にボンディングパッドを形成するのではなく、前記第2金属層の上にボンディングパッドを形成する段階を更に含んでいる、請求項16に記載の方法。
- 前記第2金属層は、前記第1金属層に電流を導電するためのバスを形成している、請求項16に記載の方法。
- 前記第3金属層は、厚さが2.0ミクロンより大きい、請求項16に記載の方法。
- 前記第3金属層は、前記第2金属層の前記上面面積の少なくとも50パーセントと融合する、請求項16に記載の方法。
- 前記第3金属層は、如何なるエッチングによってもパターン化されない、請求項16に記載の方法。
- 前記第3金属層は、蛇行するパターンに形成されている、請求項16に記載の方法。
- 前記第3金属層は、1つ又はそれ以上の条片として形成されている、請求項16に記載の方法。
- 前記第1金属層及び第2金属層は、主としてアルミニウムであり、更に第3金属層は、主として銅である、請求項16に記載の方法。
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