JP2000332104A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 信号線の寄生容量を低減でき、デバイスの開
発日程の短縮にも寄与できるとともに、特性評価が簡便
かつ迅速に行える半導体装置を提供する。 【解決手段】 本発明の半導体装置は、信号線４が第１
ＡＬ配線１で形成され、主ＧＮＤ線６が第２ＡＬ配線２
で形成され、バスライン８が第３ＡＬ配線３で形成され
ている。そして、主ＧＮＤ線６に窓部６ａが形成され、
窓部６ａの内側にあたる領域で第１ＡＬ配線１の信号線
４と第３ＡＬ配線３のバスライン８とが浮島状の導電部
９を介して主ＧＮＤ線６に接触しないように電気的に接
続されている。
発日程の短縮にも寄与できるとともに、特性評価が簡便
かつ迅速に行える半導体装置を提供する。 【解決手段】 本発明の半導体装置は、信号線４が第１
ＡＬ配線１で形成され、主ＧＮＤ線６が第２ＡＬ配線２
で形成され、バスライン８が第３ＡＬ配線３で形成され
ている。そして、主ＧＮＤ線６に窓部６ａが形成され、
窓部６ａの内側にあたる領域で第１ＡＬ配線１の信号線
４と第３ＡＬ配線３のバスライン８とが浮島状の導電部
９を介して主ＧＮＤ線６に接触しないように電気的に接
続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、半導体装置における主電源
配線、主接地電源配線、信号線等の配線を含む多層配線
構造に関するものである。
その製造方法に関し、特に、半導体装置における主電源
配線、主接地電源配線、信号線等の配線を含む多層配線
構造に関するものである。
【０００２】
【従来の技術】半導体デバイスの分野において、近年、
一つのチップでＤＲＡＭ機能とロジック機能の双方を兼
ね備えたＤＲＡＭロジック混載ＬＳＩが注目を集めてい
る。図９は、ＤＲＡＭロジック混載ＬＳＩの一例を示す
概略構成図である。このようにＤＲＡＭロジック混載Ｌ
ＳＩでは、一つのチップ３０内にＤＲＡＭ領域３１と論
理回路領域３２が設けられており、チップ周辺部に多数
のパッド３３が設けられている。さらに、ＤＲＡＭ領域
３１の一部を拡大したものが図５である。
一つのチップでＤＲＡＭ機能とロジック機能の双方を兼
ね備えたＤＲＡＭロジック混載ＬＳＩが注目を集めてい
る。図９は、ＤＲＡＭロジック混載ＬＳＩの一例を示す
概略構成図である。このようにＤＲＡＭロジック混載Ｌ
ＳＩでは、一つのチップ３０内にＤＲＡＭ領域３１と論
理回路領域３２が設けられており、チップ周辺部に多数
のパッド３３が設けられている。さらに、ＤＲＡＭ領域
３１の一部を拡大したものが図５である。
【０００３】図５は、ＤＲＡＭ領域３１の中で下層側の
トランジスタやキャパシタ等を省略し、配線部分のみを
取り出して示した図である。この領域では３層アルミ配
線構造を採用しており、図において縦方向に延びる第１
ＡＬ配線３４（図中、細かいハッチングで示す）、横方
向に延びる第２ＡＬ配線３５、横方向に延びる第３ＡＬ
配線３６（図中、粗いハッチングで示す）を有してい
る。なお、本明細書において、「第１ＡＬ配線」とは３
層配線構造における下から１層目のアルミ配線、「第２
ＡＬ配線」とは下から２層目のアルミ配線、「第３ＡＬ
配線」とは下から３層目のアルミ配線、のことを言う。
トランジスタやキャパシタ等を省略し、配線部分のみを
取り出して示した図である。この領域では３層アルミ配
線構造を採用しており、図において縦方向に延びる第１
ＡＬ配線３４（図中、細かいハッチングで示す）、横方
向に延びる第２ＡＬ配線３５、横方向に延びる第３ＡＬ
配線３６（図中、粗いハッチングで示す）を有してい
る。なお、本明細書において、「第１ＡＬ配線」とは３
層配線構造における下から１層目のアルミ配線、「第２
ＡＬ配線」とは下から２層目のアルミ配線、「第３ＡＬ
配線」とは下から３層目のアルミ配線、のことを言う。
【０００４】ここに示すＤＲＡＭロジック混載ＬＳＩの
場合、第１ＡＬ配線３４は、マスクブロック内のＰchト
ランジスタとＮchトランジスタの縦方向の接続線、ブロ
ック内の電源線４１（以下、ＶＤＤ線と記す）や接地電
源線４２（以下、ＧＮＤ線と記す）、上下のマスクブロ
ック棚間で接続する信号線等としてレイアウトされてい
る。第２ＡＬ配線３５は、マスクブロック棚内のＶＤＤ
線３８やＧＮＤ線３９、広域範囲信号線４０（以下、バ
スラインという）等としてレイアウトされている。第３
ＡＬ配線３６は、マスクブロック棚間で共通の幅広の主
ＶＤＤ線４３や主ＧＮＤ線４４等としてレイアウトされ
ている。従来のＤＲＡＭでは主ＶＤＤ線や主ＧＮＤ線を
第２ＡＬ配線で引き回すのが普通であるが、ＤＲＡＭロ
ジック混載ＬＳＩの場合、論理回路領域側の設計上の事
情からこのような構造となる場合がある。
場合、第１ＡＬ配線３４は、マスクブロック内のＰchト
ランジスタとＮchトランジスタの縦方向の接続線、ブロ
ック内の電源線４１（以下、ＶＤＤ線と記す）や接地電
源線４２（以下、ＧＮＤ線と記す）、上下のマスクブロ
ック棚間で接続する信号線等としてレイアウトされてい
る。第２ＡＬ配線３５は、マスクブロック棚内のＶＤＤ
線３８やＧＮＤ線３９、広域範囲信号線４０（以下、バ
スラインという）等としてレイアウトされている。第３
ＡＬ配線３６は、マスクブロック棚間で共通の幅広の主
ＶＤＤ線４３や主ＧＮＤ線４４等としてレイアウトされ
ている。従来のＤＲＡＭでは主ＶＤＤ線や主ＧＮＤ線を
第２ＡＬ配線で引き回すのが普通であるが、ＤＲＡＭロ
ジック混載ＬＳＩの場合、論理回路領域側の設計上の事
情からこのような構造となる場合がある。
【０００５】図６は図５中でＧＮＤ線をなす第１ＡＬ配
線３４−第２ＡＬ配線３５−第３ＡＬ配線３６の接続箇
所（符号Ｄで示す）の拡大図であり、図７は図６のＢ−
Ｂ線に沿う断面図である。図６に示すように、縦方向に
延びる第１ＡＬ配線３４からなるＧＮＤ線４２に拡幅部
４２ａが形成され、拡幅部４２ａ上に同径の第１スルー
ホール４５、第２スルーホール４６が重ねて形成されて
いる。そして、その上に第２ＡＬ配線３５からなるＧＮ
Ｄ線３９、第３ＡＬ配線３６からなる主ＧＮＤ線４４が
順次形成されている。
線３４−第２ＡＬ配線３５−第３ＡＬ配線３６の接続箇
所（符号Ｄで示す）の拡大図であり、図７は図６のＢ−
Ｂ線に沿う断面図である。図６に示すように、縦方向に
延びる第１ＡＬ配線３４からなるＧＮＤ線４２に拡幅部
４２ａが形成され、拡幅部４２ａ上に同径の第１スルー
ホール４５、第２スルーホール４６が重ねて形成されて
いる。そして、その上に第２ＡＬ配線３５からなるＧＮ
Ｄ線３９、第３ＡＬ配線３６からなる主ＧＮＤ線４４が
順次形成されている。
【０００６】この箇所をトランジスタ部分も含めて断面
で見ると、図７に示すように、シリコン基板４７上にゲ
ート電極４８、Ｎ+拡散層４９ａ、４９ｂからなるソー
ス／ドレインを有するトランジスタ５０が形成され、第
１層間絶縁膜５１上に形成された第１ＡＬ配線３４が第
１コンタクト５２を通じてＮ+拡散層４９ａ、４９ｂに
それぞれ接続されている。一方の第１ＡＬ配線３４から
なるＧＮＤ線４２上に第２層間絶縁膜５３を貫通する第
１スルーホール５４が形成され、第１スルーホール５４
内の第１導電体５５を通じて第１ＡＬ配線３４からなる
ＧＮＤ線４２と第２ＡＬ配線３５からなるＧＮＤ線３９
とが接続されている。さらに、第２ＡＬ配線３５からな
るＧＮＤ線３９上に第３層間絶縁膜５６を貫通する第２
スルーホール５７が形成され、第２スルーホール５７内
の第２導電体５８を通じて第２ＡＬ配線３５からなるＧ
ＮＤ線３９と第３ＡＬ配線３６からなる主ＧＮＤ線４３
とが接続されている。よって、第３ＡＬ配線３６の主Ｇ
ＮＤ線４３の接地電圧が、第２ＡＬ配線３５のＧＮＤ線
３９を経て第１ＡＬ配線３４のＧＮＤ線４２に供給され
る構成となっている。なお、図示しないが、ＶＤＤ線側
も同様の構成である。
で見ると、図７に示すように、シリコン基板４７上にゲ
ート電極４８、Ｎ+拡散層４９ａ、４９ｂからなるソー
ス／ドレインを有するトランジスタ５０が形成され、第
１層間絶縁膜５１上に形成された第１ＡＬ配線３４が第
１コンタクト５２を通じてＮ+拡散層４９ａ、４９ｂに
それぞれ接続されている。一方の第１ＡＬ配線３４から
なるＧＮＤ線４２上に第２層間絶縁膜５３を貫通する第
１スルーホール５４が形成され、第１スルーホール５４
内の第１導電体５５を通じて第１ＡＬ配線３４からなる
ＧＮＤ線４２と第２ＡＬ配線３５からなるＧＮＤ線３９
とが接続されている。さらに、第２ＡＬ配線３５からな
るＧＮＤ線３９上に第３層間絶縁膜５６を貫通する第２
スルーホール５７が形成され、第２スルーホール５７内
の第２導電体５８を通じて第２ＡＬ配線３５からなるＧ
ＮＤ線３９と第３ＡＬ配線３６からなる主ＧＮＤ線４３
とが接続されている。よって、第３ＡＬ配線３６の主Ｇ
ＮＤ線４３の接地電圧が、第２ＡＬ配線３５のＧＮＤ線
３９を経て第１ＡＬ配線３４のＧＮＤ線４２に供給され
る構成となっている。なお、図示しないが、ＶＤＤ線側
も同様の構成である。
【０００７】
【発明が解決しようとする課題】ところで、上記構成の
従来のＤＲＡＭロジック混載ＬＳＩにおいては、以下の
ような問題点があった。図７ではＧＮＤ線をなす第１Ａ
Ｌ配線−第２ＡＬ配線−第３ＡＬ配線の接続箇所を示し
たが、図６においてバスライン４０の通過箇所の断面
（図６のＥ−Ｅ線に沿う断面）を示したのが図８であ
る。ＤＲＡＭロジック混載ＬＳＩの場合、第２ＡＬ配線
３５でバスライン４０を形成し、第３ＡＬ配線３６で主
ＧＮＤ線４３を形成しているため、図８に示すとおり、
バスライン４０の上方に幅広の主ＧＮＤ線４３が存在
し、バスライン４０の下方には第１ＡＬ配線３４が存在
することになる。このように、バスラインは上方も下方
も層間絶縁膜を介して第１ＡＬ配線、第３ＡＬ配線にそ
れぞれ挟まれた形となるため、バスラインの上下で容量
が形成され、バスラインの寄生容量が大きくなってしま
う。
従来のＤＲＡＭロジック混載ＬＳＩにおいては、以下の
ような問題点があった。図７ではＧＮＤ線をなす第１Ａ
Ｌ配線−第２ＡＬ配線−第３ＡＬ配線の接続箇所を示し
たが、図６においてバスライン４０の通過箇所の断面
（図６のＥ−Ｅ線に沿う断面）を示したのが図８であ
る。ＤＲＡＭロジック混載ＬＳＩの場合、第２ＡＬ配線
３５でバスライン４０を形成し、第３ＡＬ配線３６で主
ＧＮＤ線４３を形成しているため、図８に示すとおり、
バスライン４０の上方に幅広の主ＧＮＤ線４３が存在
し、バスライン４０の下方には第１ＡＬ配線３４が存在
することになる。このように、バスラインは上方も下方
も層間絶縁膜を介して第１ＡＬ配線、第３ＡＬ配線にそ
れぞれ挟まれた形となるため、バスラインの上下で容量
が形成され、バスラインの寄生容量が大きくなってしま
う。
【０００８】バスラインの寄生容量が大きくなると、そ
のバスラインを通過する信号の遅延が大きくなり、他の
信号とのタイミングがずれて種々の動作エラーにつなが
る恐れがある。そこで、複数のバスライン間で信号のタ
イミングの合わせ込みを行うために、配線容量調整用の
配線を予め準備しておき、必要に応じてマスクパターン
の変更を行い、任意のバスラインに容量調整用配線を接
続することによって、バスライン間で配線容量の合わせ
込みを行うという対策が採られている。そこで、このＤ
ＲＡＭロジック混載ＬＳＩにおいては、バスラインと同
層の第２ＡＬ配線で予め容量調整用配線を準備し、ＡＬ
マスタスライス信号線としてパターン変更に備えてい
た。
のバスラインを通過する信号の遅延が大きくなり、他の
信号とのタイミングがずれて種々の動作エラーにつなが
る恐れがある。そこで、複数のバスライン間で信号のタ
イミングの合わせ込みを行うために、配線容量調整用の
配線を予め準備しておき、必要に応じてマスクパターン
の変更を行い、任意のバスラインに容量調整用配線を接
続することによって、バスライン間で配線容量の合わせ
込みを行うという対策が採られている。そこで、このＤ
ＲＡＭロジック混載ＬＳＩにおいては、バスラインと同
層の第２ＡＬ配線で予め容量調整用配線を準備し、ＡＬ
マスタスライス信号線としてパターン変更に備えてい
た。
【０００９】ところで、デバイスの開発試作過程におい
ては、製品特性のデバッグを迅速に完了することが求め
られる。しかしながら、上記ＤＲＡＭロジック混載ＬＳ
Ｉの場合、パターン変更を行うＡＬマスタスライス信号
線が３層配線構造中の第２層目にあるために、第２ＡＬ
配線のマスクパターン変更を行い、そのマスクが製作さ
れたところで第２ＡＬ配線のパターニング前のウェハか
ら製造を再開しなければならない。そのため、マスクパ
ターン変更から製品完成までの工完が比較的長くなり、
デバイスの開発の遅れにつながるという問題があった。
ては、製品特性のデバッグを迅速に完了することが求め
られる。しかしながら、上記ＤＲＡＭロジック混載ＬＳ
Ｉの場合、パターン変更を行うＡＬマスタスライス信号
線が３層配線構造中の第２層目にあるために、第２ＡＬ
配線のマスクパターン変更を行い、そのマスクが製作さ
れたところで第２ＡＬ配線のパターニング前のウェハか
ら製造を再開しなければならない。そのため、マスクパ
ターン変更から製品完成までの工完が比較的長くなり、
デバイスの開発の遅れにつながるという問題があった。
【００１０】また、上記のようなバスライン間での信号
のタイミングずれの評価や、その他の種々の特性評価を
行う際には、ウェハ状態のまま、テスターのプローブを
バスラインのＡＬ配線上に直接探針して特性測定を行う
のが、最も簡便かつ迅速な方法である。ところが、第２
ＡＬ配線のバスライン上には第３ＡＬ配線の幅広の主Ｇ
ＮＤ線が通っているため、主ＧＮＤ線が邪魔をしてバス
ライン上にプローブを直接探針することは不可能であっ
た。この場合、ＦＩＢ等を用いて上層の主ＧＮＤ線、絶
縁膜等に孔を開けた後、バスラインに探針する方法も考
えられるが、この方法では特性評価に費やす時間や手間
が多大なものとなってしまう。
のタイミングずれの評価や、その他の種々の特性評価を
行う際には、ウェハ状態のまま、テスターのプローブを
バスラインのＡＬ配線上に直接探針して特性測定を行う
のが、最も簡便かつ迅速な方法である。ところが、第２
ＡＬ配線のバスライン上には第３ＡＬ配線の幅広の主Ｇ
ＮＤ線が通っているため、主ＧＮＤ線が邪魔をしてバス
ライン上にプローブを直接探針することは不可能であっ
た。この場合、ＦＩＢ等を用いて上層の主ＧＮＤ線、絶
縁膜等に孔を開けた後、バスラインに探針する方法も考
えられるが、この方法では特性評価に費やす時間や手間
が多大なものとなってしまう。
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、信号線の寄生容量を低減できると
ともに、デバイスの開発日程の短縮にも寄与することが
できる半導体装置およびその製造方法を提供することを
目的とする。さらには、半導体デバイスの特性評価が簡
便かつ迅速に行える構造を有する半導体装置の提供を目
的とする。
されたものであって、信号線の寄生容量を低減できると
ともに、デバイスの開発日程の短縮にも寄与することが
できる半導体装置およびその製造方法を提供することを
目的とする。さらには、半導体デバイスの特性評価が簡
便かつ迅速に行える構造を有する半導体装置の提供を目
的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、主ＶＤＤ線または主ＧＮ
Ｄ線の下方に絶縁層を介して下層側信号線が設けられる
とともに主ＶＤＤ線または主ＧＮＤ線の上方に絶縁層を
介して上層側信号線が設けられ、主ＶＤＤ線または主Ｇ
ＮＤ線に窓部が形成され、窓部の内側にあたる領域で下
層側信号線と上層側信号線とが主ＶＤＤ線または主ＧＮ
Ｄ線に接触しないように電気的に接続された構造を有す
ることを特徴とするものである。特に上層側信号線は、
多層配線構造における最上層の配線層で形成することが
望ましい。
めに、本発明の半導体装置は、主ＶＤＤ線または主ＧＮ
Ｄ線の下方に絶縁層を介して下層側信号線が設けられる
とともに主ＶＤＤ線または主ＧＮＤ線の上方に絶縁層を
介して上層側信号線が設けられ、主ＶＤＤ線または主Ｇ
ＮＤ線に窓部が形成され、窓部の内側にあたる領域で下
層側信号線と上層側信号線とが主ＶＤＤ線または主ＧＮ
Ｄ線に接触しないように電気的に接続された構造を有す
ることを特徴とするものである。特に上層側信号線は、
多層配線構造における最上層の配線層で形成することが
望ましい。
【００１３】「発明が解決しようとする課題」の項で述
べたように、多層配線構造における中間層に信号線（バ
スライン）が存在し、その上層側に幅広の主ＧＮＤ線や
主ＶＤＤ線が存在し、その下層側に他の信号線が存在す
る従来の配線構造の場合、上下の配線に挟まれているた
めに中間層の信号線の寄生容量が大きくなるという問題
があった。これに対して、本発明の半導体装置の場合、
主ＧＮＤ線または主ＶＤＤ線と上層側の信号線の位置関
係が従来の配線構造とは逆転している。すなわち、本発
明の半導体装置では、幅広の主ＧＮＤ線、主ＶＤＤ線が
中間層に存在し、その上層側に信号線が存在しているた
め、この信号線に着目した場合、信号線の下側にしか容
量が形成されず、従来に比べて信号線の寄生容量を低減
することができる。
べたように、多層配線構造における中間層に信号線（バ
スライン）が存在し、その上層側に幅広の主ＧＮＤ線や
主ＶＤＤ線が存在し、その下層側に他の信号線が存在す
る従来の配線構造の場合、上下の配線に挟まれているた
めに中間層の信号線の寄生容量が大きくなるという問題
があった。これに対して、本発明の半導体装置の場合、
主ＧＮＤ線または主ＶＤＤ線と上層側の信号線の位置関
係が従来の配線構造とは逆転している。すなわち、本発
明の半導体装置では、幅広の主ＧＮＤ線、主ＶＤＤ線が
中間層に存在し、その上層側に信号線が存在しているた
め、この信号線に着目した場合、信号線の下側にしか容
量が形成されず、従来に比べて信号線の寄生容量を低減
することができる。
【００１４】また、本発明の構造においては、幅広の主
ＧＮＤ線や主ＶＤＤ線に邪魔されることなく、上層側信
号線の上にパッシベーション膜等、他の膜が形成される
前に上層側信号線が露出した状態で上層側信号線にテス
ターのプローブを直接探針して特性測定を行うことがで
きる。よって、従来の構造の場合のように、ＦＩＢを用
いた孔開け作業等の必要がないため、デバイスの特性測
定に要する手間や時間を削減することができる。
ＧＮＤ線や主ＶＤＤ線に邪魔されることなく、上層側信
号線の上にパッシベーション膜等、他の膜が形成される
前に上層側信号線が露出した状態で上層側信号線にテス
ターのプローブを直接探針して特性測定を行うことがで
きる。よって、従来の構造の場合のように、ＦＩＢを用
いた孔開け作業等の必要がないため、デバイスの特性測
定に要する手間や時間を削減することができる。
【００１５】特に上層側信号線を最上層の配線層で形成
した場合、上層側信号線の配線容量を調整するための容
量調整用配線を上層側信号線と同一の層、すなわち最上
層の配線層で形成することが望ましい。この構造を採用
した場合、信号線の配線容量を調整する際にマスクパタ
ーン変更の必要のある層が最上層の配線層となるため、
マスクパターン変更から製品完成までの工完が短くて済
む。その結果、製品特性のデバッグを迅速に終えること
ができ、デバイスの開発日程の短縮化に寄与することが
できる。
した場合、上層側信号線の配線容量を調整するための容
量調整用配線を上層側信号線と同一の層、すなわち最上
層の配線層で形成することが望ましい。この構造を採用
した場合、信号線の配線容量を調整する際にマスクパタ
ーン変更の必要のある層が最上層の配線層となるため、
マスクパターン変更から製品完成までの工完が短くて済
む。その結果、製品特性のデバッグを迅速に終えること
ができ、デバイスの開発日程の短縮化に寄与することが
できる。
【００１６】本発明の半導体装置の構成は、より具体的
には、下層側信号線を第ｎ層目配線層で形成し、主ＶＤ
Ｄ線または主ＧＮＤ線を第（ｎ＋１）層目配線層で形成
し、上層側信号線を第（ｎ＋２）層目配線層（ただし、
ｎ：１以上の自然数）で形成することができる。例え
ば、下層側信号線を第１ＡＬ配線で、主ＶＤＤ線または
主ＧＮＤ線を第２ＡＬ配線で、上層側信号線を第３ＡＬ
配線で形成することができる。ただし、本発明の構成は
これに限ることなく、各配線の位置関係が下から順に下
層側信号線、主ＶＤＤ線または主ＧＮＤ線、上層側信号
線となっていればよい。
には、下層側信号線を第ｎ層目配線層で形成し、主ＶＤ
Ｄ線または主ＧＮＤ線を第（ｎ＋１）層目配線層で形成
し、上層側信号線を第（ｎ＋２）層目配線層（ただし、
ｎ：１以上の自然数）で形成することができる。例え
ば、下層側信号線を第１ＡＬ配線で、主ＶＤＤ線または
主ＧＮＤ線を第２ＡＬ配線で、上層側信号線を第３ＡＬ
配線で形成することができる。ただし、本発明の構成は
これに限ることなく、各配線の位置関係が下から順に下
層側信号線、主ＶＤＤ線または主ＧＮＤ線、上層側信号
線となっていればよい。
【００１７】また、窓部の内側の領域で下層側信号線と
上層側信号線を電気的に接続する構造について考える
と、例えば第１ＡＬ配線からなる下層側信号線と第３Ａ
Ｌ配線からなる上層側信号線とを２層の絶縁層を貫通す
るスルーホールを介して一気に接続するのはプロセス的
に困難である。したがって、この接続構造としては、窓
部の内側に主ＶＤＤ線または主ＧＮＤ線から孤立した浮
島状の導電部を設け、下層側信号線と導電部、導電部と
上層側信号線をそれぞれスルーホールを通じて接続する
のがよい。
上層側信号線を電気的に接続する構造について考える
と、例えば第１ＡＬ配線からなる下層側信号線と第３Ａ
Ｌ配線からなる上層側信号線とを２層の絶縁層を貫通す
るスルーホールを介して一気に接続するのはプロセス的
に困難である。したがって、この接続構造としては、窓
部の内側に主ＶＤＤ線または主ＧＮＤ線から孤立した浮
島状の導電部を設け、下層側信号線と導電部、導電部と
上層側信号線をそれぞれスルーホールを通じて接続する
のがよい。
【００１８】上記接続構造において、導電部上に複数個
のスルーホールを形成することが好ましい。その場合、
仮に１個のスルーホールがコンタクト不良となった場合
でも他のスルーホールが正常であれば、下層側信号線と
上層側信号線が導通不良になることがない。その結果、
配線の信頼性が向上するとともに製品の歩留まりを向上
することもできる。
のスルーホールを形成することが好ましい。その場合、
仮に１個のスルーホールがコンタクト不良となった場合
でも他のスルーホールが正常であれば、下層側信号線と
上層側信号線が導通不良になることがない。その結果、
配線の信頼性が向上するとともに製品の歩留まりを向上
することもできる。
【００１９】また、本発明においては、上層側信号線を
広域範囲信号線（バスライン）として用いることができ
る。
広域範囲信号線（バスライン）として用いることができ
る。
【００２０】次に、本発明の半導体装置の製造方法は、
半導体基板の上方に第１の層間絶縁膜を介して下層側信
号線を形成する工程と、下層側信号線を覆う第２の層間
絶縁膜を形成する工程と、第２の層間絶縁膜を貫通して
下層側信号線に達する第１のスルーホールを形成する工
程と、第１のスルーホールの内部に第１の導電体を埋め
込む工程と、第２の層間絶縁膜の上面に第１の導電体の
形成位置が開口した窓部を有する主ＶＤＤ線または主Ｇ
ＮＤ線を形成すると同時に窓部の内側にあたる第１の導
電体の上面に主ＶＤＤ線または主ＧＮＤ線から孤立した
浮島状の導電部を形成する工程と、主ＶＤＤ線または主
ＧＮＤ線および導電部を覆う第３の層間絶縁膜を形成す
る工程と、第３の層間絶縁膜を貫通して導電部に達する
第２のスルーホールを形成する工程と、第２のスルーホ
ールの内部に第２の導電体を埋め込む工程と、第２の導
電体の上面に上層側信号線を形成する工程とを有するこ
とを特徴とする。
半導体基板の上方に第１の層間絶縁膜を介して下層側信
号線を形成する工程と、下層側信号線を覆う第２の層間
絶縁膜を形成する工程と、第２の層間絶縁膜を貫通して
下層側信号線に達する第１のスルーホールを形成する工
程と、第１のスルーホールの内部に第１の導電体を埋め
込む工程と、第２の層間絶縁膜の上面に第１の導電体の
形成位置が開口した窓部を有する主ＶＤＤ線または主Ｇ
ＮＤ線を形成すると同時に窓部の内側にあたる第１の導
電体の上面に主ＶＤＤ線または主ＧＮＤ線から孤立した
浮島状の導電部を形成する工程と、主ＶＤＤ線または主
ＧＮＤ線および導電部を覆う第３の層間絶縁膜を形成す
る工程と、第３の層間絶縁膜を貫通して導電部に達する
第２のスルーホールを形成する工程と、第２のスルーホ
ールの内部に第２の導電体を埋め込む工程と、第２の導
電体の上面に上層側信号線を形成する工程とを有するこ
とを特徴とする。
【００２１】本発明の半導体装置の製造方法によれば、
特殊な製造プロセスを用いることなく、上記種々の利点
を有する本発明の半導体装置を製造することができる。
さらに、上層側信号線を形成した後、上層側信号線が露
出したままの状態で、上層側信号線にテスターのプロー
ブを直接探針して特性測定を行うことが可能である。
特殊な製造プロセスを用いることなく、上記種々の利点
を有する本発明の半導体装置を製造することができる。
さらに、上層側信号線を形成した後、上層側信号線が露
出したままの状態で、上層側信号線にテスターのプロー
ブを直接探針して特性測定を行うことが可能である。
【００２２】
【発明の実施の形態】以下、本発明の一実施の形態を図
１〜図３を参照して説明する。図１〜図３は本実施の形
態のＤＲＡＭロジック混載ＬＳＩ（半導体装置）の構成
を示す図であって、図１はＤＲＡＭロジック混載ＬＳＩ
のうち、ＤＲＡＭ領域の一部を示す図、図２は図１中の
信号線とバスラインの接続箇所の拡大図、図３は図２の
Ａ−Ａ線に沿う断面図である。なお、本実施の形態では
ＤＲＡＭロジック混載ＬＳＩに本発明を適用した例を示
すが、本発明の特徴部分である配線構造はＤＲＡＭ領域
に適用されているため、論理回路領域に関する説明は一
切省略する。
１〜図３を参照して説明する。図１〜図３は本実施の形
態のＤＲＡＭロジック混載ＬＳＩ（半導体装置）の構成
を示す図であって、図１はＤＲＡＭロジック混載ＬＳＩ
のうち、ＤＲＡＭ領域の一部を示す図、図２は図１中の
信号線とバスラインの接続箇所の拡大図、図３は図２の
Ａ−Ａ線に沿う断面図である。なお、本実施の形態では
ＤＲＡＭロジック混載ＬＳＩに本発明を適用した例を示
すが、本発明の特徴部分である配線構造はＤＲＡＭ領域
に適用されているため、論理回路領域に関する説明は一
切省略する。
【００２３】図１は、図９に示したようなＤＲＡＭロジ
ック混載デバイスのＤＲＡＭ領域３１において、下層側
のトランジスタやキャパシタ等を省略し、配線部分のみ
を取り出して示した図である。この配線構造も「従来の
技術」の項で示したデバイスと同様、３層アルミ配線構
造を採用しており、図において縦方向に延びる第１ＡＬ
配線１（第ｎ層目配線層、図中、細かいハッチングで示
す）、横方向に延びる第２ＡＬ配線２（第（ｎ＋１）層
目配線層）、横方向に延びる第３ＡＬ配線３（第（ｎ＋
２）層目配線層、図中、粗いハッチングで示す）を有し
ている。
ック混載デバイスのＤＲＡＭ領域３１において、下層側
のトランジスタやキャパシタ等を省略し、配線部分のみ
を取り出して示した図である。この配線構造も「従来の
技術」の項で示したデバイスと同様、３層アルミ配線構
造を採用しており、図において縦方向に延びる第１ＡＬ
配線１（第ｎ層目配線層、図中、細かいハッチングで示
す）、横方向に延びる第２ＡＬ配線２（第（ｎ＋１）層
目配線層）、横方向に延びる第３ＡＬ配線３（第（ｎ＋
２）層目配線層、図中、粗いハッチングで示す）を有し
ている。
【００２４】本実施の形態のＤＲＡＭロジック混載ＬＳ
Ｉにおいて、第１ＡＬ配線１は、マスクブロック内のＰ
chトランジスタとＮchトランジスタの縦方向の接続線、
ブロック内のＶＤＤ線またはＧＮＤ線、上下のマスクブ
ロック棚間で接続する信号線４等としてレイアウトされ
ている。第２ＡＬ配線２は、マスクブロック内で隣接す
るＰch領域同士が対向するように段積みされたＰch領域
全体を通る主ＶＤＤ線５、もしくはマスクブロック内で
隣接するＮch領域同士が対向するように段積みされたＮ
ch領域全体を通る主ＧＮＤ線６、および隣接するマスク
ブロック間の信号線７等としてレイアウトされている。
第３ＡＬ配線３は、バスライン８、およびＡＬマスタス
ライス信号線である容量調整用配線（図示せず）等とし
てレイアウトされている。
Ｉにおいて、第１ＡＬ配線１は、マスクブロック内のＰ
chトランジスタとＮchトランジスタの縦方向の接続線、
ブロック内のＶＤＤ線またはＧＮＤ線、上下のマスクブ
ロック棚間で接続する信号線４等としてレイアウトされ
ている。第２ＡＬ配線２は、マスクブロック内で隣接す
るＰch領域同士が対向するように段積みされたＰch領域
全体を通る主ＶＤＤ線５、もしくはマスクブロック内で
隣接するＮch領域同士が対向するように段積みされたＮ
ch領域全体を通る主ＧＮＤ線６、および隣接するマスク
ブロック間の信号線７等としてレイアウトされている。
第３ＡＬ配線３は、バスライン８、およびＡＬマスタス
ライス信号線である容量調整用配線（図示せず）等とし
てレイアウトされている。
【００２５】図２は図１中の符号Ｃ部分の拡大図であ
り、第１ＡＬ配線１からなる信号線４（下層側信号線）
と第３ＡＬ配線３からなるバスライン８（上層側信号
線）の接続部を示している。この図に示すように、縦方
向に延びる第１ＡＬ配線１からなる信号線４に拡幅部４
ａが形成され、拡幅部４ａの外側に、第２ＡＬ配線２か
らなる主ＧＮＤ線６の窓部６ａが形成されている。ま
た、拡幅部４ａの内側には、第２ＡＬ配線２からなる導
電部９が形成され、導電部９上に同径の第１スルーホー
ル１０、第２スルーホール１１が重ねて２個形成されて
いる。そして、導電部９上を通るように第３ＡＬ配線３
からなるバスライン８が横方向に延在している。主ＧＮ
Ｄ線６と導電部９はともに第２ＡＬ配線２で形成されて
いるが、導電部９は、主ＧＮＤ線６の窓部６ａの内側に
主ＧＮＤ線６とは接触しないように孤立して浮島状に形
成されている。
り、第１ＡＬ配線１からなる信号線４（下層側信号線）
と第３ＡＬ配線３からなるバスライン８（上層側信号
線）の接続部を示している。この図に示すように、縦方
向に延びる第１ＡＬ配線１からなる信号線４に拡幅部４
ａが形成され、拡幅部４ａの外側に、第２ＡＬ配線２か
らなる主ＧＮＤ線６の窓部６ａが形成されている。ま
た、拡幅部４ａの内側には、第２ＡＬ配線２からなる導
電部９が形成され、導電部９上に同径の第１スルーホー
ル１０、第２スルーホール１１が重ねて２個形成されて
いる。そして、導電部９上を通るように第３ＡＬ配線３
からなるバスライン８が横方向に延在している。主ＧＮ
Ｄ線６と導電部９はともに第２ＡＬ配線２で形成されて
いるが、導電部９は、主ＧＮＤ線６の窓部６ａの内側に
主ＧＮＤ線６とは接触しないように孤立して浮島状に形
成されている。
【００２６】なお、ここでは主ＧＮＤ線６の部分のみを
拡大図を用いて説明するが、主ＶＤＤ線５側も同様の構
造となっている。
拡大図を用いて説明するが、主ＶＤＤ線５側も同様の構
造となっている。
【００２７】この箇所をトランジスタ部分も含めて断面
で見ると、図３に示すように、シリコン基板１２（半導
体基板）上にゲート電極１３、Ｎ+拡散層１４ａ、１４
ｂからなるソース／ドレインを有するＮchトランジスタ
１５が形成され、第１層間絶縁膜１６上に形成された第
１ＡＬ配線１が第１コンタクト１７ａ、１７ｂを通じて
Ｎ+拡散層１４ａ、１４ｂにそれぞれ接続されている。
一方の第１ＡＬ配線１からなるＧＮＤ線１８上に第２層
間絶縁膜１９を貫通する２つの第１スルーホール１０が
形成され、これら第１スルーホール１０内部の第１導電
体２０を通じて第１ＡＬ配線１からなるＧＮＤ線１８と
第２ＡＬ配線２からなる主ＧＮＤ線６とが接続されてい
る。
で見ると、図３に示すように、シリコン基板１２（半導
体基板）上にゲート電極１３、Ｎ+拡散層１４ａ、１４
ｂからなるソース／ドレインを有するＮchトランジスタ
１５が形成され、第１層間絶縁膜１６上に形成された第
１ＡＬ配線１が第１コンタクト１７ａ、１７ｂを通じて
Ｎ+拡散層１４ａ、１４ｂにそれぞれ接続されている。
一方の第１ＡＬ配線１からなるＧＮＤ線１８上に第２層
間絶縁膜１９を貫通する２つの第１スルーホール１０が
形成され、これら第１スルーホール１０内部の第１導電
体２０を通じて第１ＡＬ配線１からなるＧＮＤ線１８と
第２ＡＬ配線２からなる主ＧＮＤ線６とが接続されてい
る。
【００２８】そして、他方の第１ＡＬ配線１からなる信
号線４上に第２層間絶縁膜１９を貫通する２つの第１ス
ルーホール１０が形成され、これら第１スルーホール１
０内部の第１導電体２０を通じて第１ＡＬ配線１からな
る信号線４と第２ＡＬ配線２からなる導電部９とが接続
されている。さらに、導電部９上に第３層間絶縁膜２１
を貫通する２つの第２スルーホール１１が形成され、こ
れら第２スルーホール１１内部の第２導電体２２を通じ
て導電部９と第３ＡＬ配線３からなるバスライン８とが
接続されている。したがって、第１ＡＬ配線１からなる
信号線４と第３ＡＬ配線３からなるバスライン８とは、
導電部９を介して主ＧＮＤ線６とは接触することなく電
気的に接続されている。すなわち、この導電部９は信号
線４とバスライン８とを接続する介在体として機能して
おり、半導体デバイスの設計用語で言うところの、いわ
ゆる「座布団」の役目を果たしている。
号線４上に第２層間絶縁膜１９を貫通する２つの第１ス
ルーホール１０が形成され、これら第１スルーホール１
０内部の第１導電体２０を通じて第１ＡＬ配線１からな
る信号線４と第２ＡＬ配線２からなる導電部９とが接続
されている。さらに、導電部９上に第３層間絶縁膜２１
を貫通する２つの第２スルーホール１１が形成され、こ
れら第２スルーホール１１内部の第２導電体２２を通じ
て導電部９と第３ＡＬ配線３からなるバスライン８とが
接続されている。したがって、第１ＡＬ配線１からなる
信号線４と第３ＡＬ配線３からなるバスライン８とは、
導電部９を介して主ＧＮＤ線６とは接触することなく電
気的に接続されている。すなわち、この導電部９は信号
線４とバスライン８とを接続する介在体として機能して
おり、半導体デバイスの設計用語で言うところの、いわ
ゆる「座布団」の役目を果たしている。
【００２９】なお、上記各部の構成のうち、トランジス
タの構成材料、配線層、層間絶縁膜の構成材料、膜厚、
寸法等に関しては具体的な記載を省略したが、本実施の
形態において特殊なものではなく、従来の半導体プロセ
ス一般のものを用いることが可能である。
タの構成材料、配線層、層間絶縁膜の構成材料、膜厚、
寸法等に関しては具体的な記載を省略したが、本実施の
形態において特殊なものではなく、従来の半導体プロセ
ス一般のものを用いることが可能である。
【００３０】次に、上記構成のＤＲＡＭロジック混載Ｌ
ＳＩの製造方法、特に配線構造の形成方法について図４
を用いて説明する。まず、図４（ａ）に示すように、シ
リコン基板１２上にＮchトランジスタ１５を形成し、第
１層間絶縁膜１６を形成した後、Ｎchトランジスタ１５
のソース／ドレインをなすＮ+拡散層１４ａ、１４ｂに
それぞれ接続する第１コンタクト１７ａ、１７ｂを形成
する。そして、第１層間絶縁膜１６上にＡＬ膜を成膜し
た後、これをパターニングすることにより、第１コンタ
クト１７ａ、１７ｂにそれぞれ接続する第１ＡＬ配線１
からなる信号線４、ＧＮＤ線１８を形成する。
ＳＩの製造方法、特に配線構造の形成方法について図４
を用いて説明する。まず、図４（ａ）に示すように、シ
リコン基板１２上にＮchトランジスタ１５を形成し、第
１層間絶縁膜１６を形成した後、Ｎchトランジスタ１５
のソース／ドレインをなすＮ+拡散層１４ａ、１４ｂに
それぞれ接続する第１コンタクト１７ａ、１７ｂを形成
する。そして、第１層間絶縁膜１６上にＡＬ膜を成膜し
た後、これをパターニングすることにより、第１コンタ
クト１７ａ、１７ｂにそれぞれ接続する第１ＡＬ配線１
からなる信号線４、ＧＮＤ線１８を形成する。
【００３１】次に、図４（ｂ）に示すように、信号線４
およびＧＮＤ線１８を覆う第２層間絶縁膜１９を成膜
し、この第２層間絶縁膜１９を貫通して信号線４、ＧＮ
Ｄ線１８にそれぞれ達する第１スルーホール１０を形成
した後、これら第１スルーホール１０の内部に第１導電
体２０を埋め込む。そして、第２層間絶縁膜１９上にＡ
Ｌ膜を成膜した後、これをパターニングすることによ
り、第１導電体２０の形成位置が開口した窓部６ａを有
する第２ＡＬ配線２からなる主ＧＮＤ線６を形成すると
同時に、窓部６ａの内側の第１導電体２０の上面に主Ｇ
ＮＤ線６から孤立した浮島状の導電部９を形成する。こ
の際、第１導電体２０を介して第１ＡＬ配線１からなる
信号線４と導電部９とが接続され、第１導電体２０を介
して第１ＡＬ配線１からなるＧＮＤ線１８と主ＧＮＤ線
６とが接続される。
およびＧＮＤ線１８を覆う第２層間絶縁膜１９を成膜
し、この第２層間絶縁膜１９を貫通して信号線４、ＧＮ
Ｄ線１８にそれぞれ達する第１スルーホール１０を形成
した後、これら第１スルーホール１０の内部に第１導電
体２０を埋め込む。そして、第２層間絶縁膜１９上にＡ
Ｌ膜を成膜した後、これをパターニングすることによ
り、第１導電体２０の形成位置が開口した窓部６ａを有
する第２ＡＬ配線２からなる主ＧＮＤ線６を形成すると
同時に、窓部６ａの内側の第１導電体２０の上面に主Ｇ
ＮＤ線６から孤立した浮島状の導電部９を形成する。こ
の際、第１導電体２０を介して第１ＡＬ配線１からなる
信号線４と導電部９とが接続され、第１導電体２０を介
して第１ＡＬ配線１からなるＧＮＤ線１８と主ＧＮＤ線
６とが接続される。
【００３２】次に、主ＧＮＤ線６および導電部９を覆う
第３層間絶縁膜２１を成膜し、この第３層間絶縁膜２１
を貫通して導電部９に達する第２スルーホール１１を形
成した後、第２スルーホール１１の内部に第２導電体２
２を埋め込む。そして、第３層間絶縁膜２１上にＡＬ膜
を成膜した後、これをパターニングすることにより、第
２導電体２２と接続された第３ＡＬ配線３からなるバス
ライン８を形成する。以上の工程により、第１導電体２
０、導電部９、第２導電体２２を通じて第１ＡＬ配線１
からなる信号線４と第３ＡＬ配線３からなるバスライン
８とが接続されたことになり、図３に示した配線構造が
完成する。その後、パッシベーション膜等を形成するこ
とにより、デバイスが完成する。
第３層間絶縁膜２１を成膜し、この第３層間絶縁膜２１
を貫通して導電部９に達する第２スルーホール１１を形
成した後、第２スルーホール１１の内部に第２導電体２
２を埋め込む。そして、第３層間絶縁膜２１上にＡＬ膜
を成膜した後、これをパターニングすることにより、第
２導電体２２と接続された第３ＡＬ配線３からなるバス
ライン８を形成する。以上の工程により、第１導電体２
０、導電部９、第２導電体２２を通じて第１ＡＬ配線１
からなる信号線４と第３ＡＬ配線３からなるバスライン
８とが接続されたことになり、図３に示した配線構造が
完成する。その後、パッシベーション膜等を形成するこ
とにより、デバイスが完成する。
【００３３】本実施の形態の配線構造においては、幅広
の主ＧＮＤ線６が第２ＡＬ配線２で形成され、バスライ
ン８が第３ＡＬ配線３で形成されており、第１ＡＬ配線
１からなる信号線４は主ＧＮＤ線６とは接触しない導電
部９を介して第３ＡＬ配線３からなるバスライン８と接
続されている。したがって、バスライン８の上方にはＡ
Ｌ配線が存在せず、バスライン８の下側にしか容量が形
成されないため、従来に比べてバスライン８の寄生容量
を低減することができ、信号遅延を低減することができ
る。
の主ＧＮＤ線６が第２ＡＬ配線２で形成され、バスライ
ン８が第３ＡＬ配線３で形成されており、第１ＡＬ配線
１からなる信号線４は主ＧＮＤ線６とは接触しない導電
部９を介して第３ＡＬ配線３からなるバスライン８と接
続されている。したがって、バスライン８の上方にはＡ
Ｌ配線が存在せず、バスライン８の下側にしか容量が形
成されないため、従来に比べてバスライン８の寄生容量
を低減することができ、信号遅延を低減することができ
る。
【００３４】また、バスライン８の寄生容量が全体的に
低減できるという効果が得られても、バスライン８間で
の信号のタイミングの合わせ込みを行うためには、容量
調整用配線を用いてバスライン８間で配線容量の合わせ
込みを行う必要が生じる。その場合、本実施の形態にお
いては、ＡＬマスタスライス信号線である容量調整用配
線およびバスライン８が第３ＡＬ配線３で形成されてい
るため、第３ＡＬ配線用マスク１枚のパターン変更のみ
で済み、マスク修正数が少なくて済むという利点があ
る。また、第３ＡＬ配線３が最上層の配線層であるか
ら、特性評価結果をフィードバックしてマスクを修正し
た後は第３ＡＬ配線のパターニング工程から製造を開始
すればよく、ウェハ完成までの工程は残りわずかであ
る。つまり、マスクパターン変更から製品完成までの工
完が短くて済み、その結果、デバイスの開発日程の短縮
化に寄与することができる。
低減できるという効果が得られても、バスライン８間で
の信号のタイミングの合わせ込みを行うためには、容量
調整用配線を用いてバスライン８間で配線容量の合わせ
込みを行う必要が生じる。その場合、本実施の形態にお
いては、ＡＬマスタスライス信号線である容量調整用配
線およびバスライン８が第３ＡＬ配線３で形成されてい
るため、第３ＡＬ配線用マスク１枚のパターン変更のみ
で済み、マスク修正数が少なくて済むという利点があ
る。また、第３ＡＬ配線３が最上層の配線層であるか
ら、特性評価結果をフィードバックしてマスクを修正し
た後は第３ＡＬ配線のパターニング工程から製造を開始
すればよく、ウェハ完成までの工程は残りわずかであ
る。つまり、マスクパターン変更から製品完成までの工
完が短くて済み、その結果、デバイスの開発日程の短縮
化に寄与することができる。
【００３５】さらに本実施の形態の配線構造において
は、幅広の主ＧＮＤ線６の上方にバスライン８が配置さ
れるため、主ＧＮＤ線６に邪魔されることなく、バスラ
イン８が露出した状態でバスライン８上にテスターのプ
ローブを直接探針して特性測定を行うことができる。よ
って、バスライン８の上方に幅広の主ＧＮＤ線６が存在
した従来の構造の場合のように、ＦＩＢを用いて孔開け
作業を行う必要がなく、デバイスの特性測定に要する手
間や時間を削減することができ、簡便かつ迅速に特性評
価を行うことができる。なお、上述したようにＤＲＡＭ
領域の配線構造が３層であっても、論理回路領域の配線
構造が４層であり、チップ全体としては４層配線構造で
あるような場合も考えられる。その場合でも、論理回路
領域は別として、第３ＡＬ配線３のバスライン８が形成
された段階でＤＲＡＭ領域のみの特性評価を行うことが
できる。
は、幅広の主ＧＮＤ線６の上方にバスライン８が配置さ
れるため、主ＧＮＤ線６に邪魔されることなく、バスラ
イン８が露出した状態でバスライン８上にテスターのプ
ローブを直接探針して特性測定を行うことができる。よ
って、バスライン８の上方に幅広の主ＧＮＤ線６が存在
した従来の構造の場合のように、ＦＩＢを用いて孔開け
作業を行う必要がなく、デバイスの特性測定に要する手
間や時間を削減することができ、簡便かつ迅速に特性評
価を行うことができる。なお、上述したようにＤＲＡＭ
領域の配線構造が３層であっても、論理回路領域の配線
構造が４層であり、チップ全体としては４層配線構造で
あるような場合も考えられる。その場合でも、論理回路
領域は別として、第３ＡＬ配線３のバスライン８が形成
された段階でＤＲＡＭ領域のみの特性評価を行うことが
できる。
【００３６】また、信号線４とバスライン８との接続構
造において導電部９上に２個のスルーホール１０、１１
を配置したため、仮に一方のスルーホールがコンタクト
不良となった場合でも他方のスルーホールが正常であれ
ば、信号線４とバスライン８とが導通不良になることが
ない。その結果、配線の信頼性が向上するとともに製品
の歩留まりを向上することができる。
造において導電部９上に２個のスルーホール１０、１１
を配置したため、仮に一方のスルーホールがコンタクト
不良となった場合でも他方のスルーホールが正常であれ
ば、信号線４とバスライン８とが導通不良になることが
ない。その結果、配線の信頼性が向上するとともに製品
の歩留まりを向上することができる。
【００３７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では３層ＡＬ配線構造の例を示した
が、配線構造は３層に限ることはなく、それ以上であっ
てもかまわない。その場合、例えば下層側信号線を第２
層目、主ＧＮＤ線または主ＶＤＤ線を第３層目、上層側
信号線を第４層目というように連続した３層とすること
が望ましいが、必ずしも連続した３層でなくてもよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では３層ＡＬ配線構造の例を示した
が、配線構造は３層に限ることはなく、それ以上であっ
てもかまわない。その場合、例えば下層側信号線を第２
層目、主ＧＮＤ線または主ＶＤＤ線を第３層目、上層側
信号線を第４層目というように連続した３層とすること
が望ましいが、必ずしも連続した３層でなくてもよい。
【００３８】また、図１には１本の信号線と１本のバス
ラインが主ＧＮＤ線上の１箇所でのみ接続された例を示
したが、例えば１本の信号線と複数本のバスラインが主
ＧＮＤ線上の複数箇所で接続された構成であってもよ
い。ただしその場合、主ＧＮＤ線に形成する窓部の数が
多くなり、主ＧＮＤ線の線幅が実質的に細くなることで
抵抗が増大することが考えられる。したがって、複数の
接続箇所を設ける場合には主ＧＮＤ線の幅方向に窓部を
一直線上に並べるのではなく、長手方向にずらして配置
するとよい。そして、本発明の配線構造は、ＤＲＡＭロ
ジック混載ＬＳＩに限ることなく、その他、種々の半導
体装置に適用が可能である。
ラインが主ＧＮＤ線上の１箇所でのみ接続された例を示
したが、例えば１本の信号線と複数本のバスラインが主
ＧＮＤ線上の複数箇所で接続された構成であってもよ
い。ただしその場合、主ＧＮＤ線に形成する窓部の数が
多くなり、主ＧＮＤ線の線幅が実質的に細くなることで
抵抗が増大することが考えられる。したがって、複数の
接続箇所を設ける場合には主ＧＮＤ線の幅方向に窓部を
一直線上に並べるのではなく、長手方向にずらして配置
するとよい。そして、本発明の配線構造は、ＤＲＡＭロ
ジック混載ＬＳＩに限ることなく、その他、種々の半導
体装置に適用が可能である。
【００３９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、幅広の主ＧＮＤ線や主ＶＤＤ線が中間層に存在
し、その上層側に信号線が存在しているため、その信号
線の下側にしか容量が形成されず、従来に比べて信号線
の寄生容量を低減することができ、信号の遅延を低減す
ることができる。特に、上層側信号線を最上層の配線層
で形成した場合、マスクパターン変更から製品完成まで
の工完が短くて済み、デバイスの開発日程の短縮化に寄
与することができる。さらに、信号線を用いて特性測定
を行う場合、上層側信号線にテスターのプローブを直接
探針して特性測定を行うことができ、ＦＩＢによる孔開
け作業等の必要がないため、デバイスの特性測定に要す
る手間や時間を削減することができる。
よれば、幅広の主ＧＮＤ線や主ＶＤＤ線が中間層に存在
し、その上層側に信号線が存在しているため、その信号
線の下側にしか容量が形成されず、従来に比べて信号線
の寄生容量を低減することができ、信号の遅延を低減す
ることができる。特に、上層側信号線を最上層の配線層
で形成した場合、マスクパターン変更から製品完成まで
の工完が短くて済み、デバイスの開発日程の短縮化に寄
与することができる。さらに、信号線を用いて特性測定
を行う場合、上層側信号線にテスターのプローブを直接
探針して特性測定を行うことができ、ＦＩＢによる孔開
け作業等の必要がないため、デバイスの特性測定に要す
る手間や時間を削減することができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態であるＤＲＡＭロジッ
ク混載ＬＳＩを示す図であり、ＤＲＡＭ領域の一部を示
す平面図である。
ク混載ＬＳＩを示す図であり、ＤＲＡＭ領域の一部を示
す平面図である。
【図２】 同ＤＲＡＭ領域において、信号線とバスライ
ンの接続箇所を示す拡大図である。
ンの接続箇所を示す拡大図である。
【図３】 図２のＡ−Ａ線に沿う断面図である。
【図４】 同、ＤＲＡＭロジック混載ＬＳＩの配線構造
の形成方法を示す工程断面図である。
の形成方法を示す工程断面図である。
【図５】 従来のＤＲＡＭロジック混載ＬＳＩの一例を
示す図であり、ＤＲＡＭ領域の一部を示す平面図であ
る。
示す図であり、ＤＲＡＭ領域の一部を示す平面図であ
る。
【図６】 同ＤＲＡＭ領域において、ＧＮＤ線の接続箇
所を示す拡大図である。
所を示す拡大図である。
【図７】 図６のＢ−Ｂ線に沿う断面図である。
【図８】 図６のＥ−Ｅ線に沿う断面図である。
【図９】 ＤＲＡＭロジック混載ＬＳＩの一例を示す概
略構成図である。
略構成図である。
１ 第１ＡＬ配線（第ｎ層目配線層） ２ 第２ＡＬ配線（第（ｎ＋１）層目配線層） ３ 第３ＡＬ配線（第（ｎ＋２）層目配線層） ４ 信号線（下層側信号線） ５ 主ＶＤＤ線（主電源線） ６ 主ＧＮＤ線（主接地電源線） ６ａ 窓部 ８ バスライン（上層側信号線、広域範囲信号線） ９ 導電部 １０ 第１スルーホール １１ 第２スルーホール １６ 第１層間絶縁膜 １９ 第２層間絶縁膜 ２０ 第１導電体 ２１ 第３層間絶縁膜 ２２ 第２導電体
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 KK01 KK08 LL04 MM29 NN19 NN33 NN34 NN37 NN38 QQ37 TT01 UU05 VV04 VV05 VV06 VV16 WW00 XX00 XX25 XX31 5F083 GA03 GA30 KA05 KA15 KA16 LA12 LA17 LA18 MA04 MA06 MA19 MA20 NA02 PR41 ZA01
Claims (9)
- 【請求項１】 主電源線または主接地電源線の下方に絶
縁層を介して下層側信号線が設けられるとともに前記主
電源線または前記主接地電源線の上方に絶縁層を介して
上層側信号線が設けられ、前記主電源線または前記主接
地電源線に窓部が形成され、該窓部の内側にあたる領域
で前記下層側信号線と前記上層側信号線とが前記主電源
線または前記主接地電源線に接触しないように電気的に
接続された構造を有することを特徴とする半導体装置。 - 【請求項２】 前記上層側信号線が、多層配線構造にお
ける最上層の配線層で形成されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記上層側信号線の配線容量を調整する
ための容量調整用配線が前記上層側信号線と同一の層で
形成されていることを特徴とする請求項１または２に記
載の半導体装置。 - 【請求項４】 前記下層側信号線が第ｎ層目配線層で形
成され、前記主電源線または前記主接地電源線が第（ｎ
＋１）層目配線層で形成され、前記上層側信号線が第
（ｎ＋２）層目配線層（ただし、ｎ：１以上の自然数）
で形成されていることを特徴とする請求項１ないし３の
いずれかに記載の半導体装置。 - 【請求項５】 前記窓部の内側に前記主電源線または前
記主接地電源線から孤立した浮島状の導電部が設けら
れ、前記下層側信号線と前記導電部、前記導電部と前記
上層側信号線がそれぞれスルーホールを通じて接続され
ていることを特徴とする請求項１ないし４のいずれかに
記載の半導体装置。 - 【請求項６】 前記導電部上に前記スルーホールが複数
個形成されたことを特徴とする請求項５に記載の半導体
装置。 - 【請求項７】 前記上層側信号線が、広域範囲信号線と
して用いられることを特徴とする請求項１ないし６のい
ずれかに記載の半導体装置。 - 【請求項８】 半導体基板の上方に第１の層間絶縁膜を
介して下層側信号線を形成する工程と、該下層側信号線
を覆う第２の層間絶縁膜を形成する工程と、該第２の層
間絶縁膜を貫通して前記下層側信号線に達する第１のス
ルーホールを形成する工程と、該第１のスルーホールの
内部に第１の導電体を埋め込む工程と、前記第２の層間
絶縁膜の上面に前記第１の導電体の形成位置が開口した
窓部を有する主電源線または主接地電源線を形成すると
同時に前記窓部の内側にあたる前記第１の導電体の上面
に前記主電源線または前記主接地電源線から孤立した浮
島状の導電部を形成する工程と、前記主電源線または前
記主接地電源線および前記導電部を覆う第３の層間絶縁
膜を形成する工程と、該第３の層間絶縁膜を貫通して前
記導電部に達する第２のスルーホールを形成する工程
と、該第２のスルーホールの内部に第２の導電体を埋め
込む工程と、該第２の導電体の上面に上層側信号線を形
成する工程と、を有することを特徴とする半導体装置の
製造方法。 - 【請求項９】 前記上層側信号線を形成した後、該上層
側信号線が露出したままの状態で、該上層側信号線にテ
スターのプローブを直接探針して特性測定を行うことを
特徴とする請求項８に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136371A JP2000332104A (ja) | 1999-05-17 | 1999-05-17 | 半導体装置およびその製造方法 |
| US09/569,945 US6445018B1 (en) | 1999-05-17 | 2000-05-12 | Semiconductor device having signal line above main ground or main VDD line, and manufacturing method thereof |
| US10/120,976 US6635515B2 (en) | 1999-05-17 | 2002-04-11 | Method of manufacturing a semiconductor device having signal line above main ground or main VDD line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136371A JP2000332104A (ja) | 1999-05-17 | 1999-05-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332104A true JP2000332104A (ja) | 2000-11-30 |
Family
ID=15173610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11136371A Pending JP2000332104A (ja) | 1999-05-17 | 1999-05-17 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6445018B1 (ja) |
| JP (1) | JP2000332104A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734481B2 (en) | 2001-06-29 | 2004-05-11 | Renesas Technology Corp. | Semiconductor device having a monitor pattern |
| JP2010225807A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
| CN102903698A (zh) * | 2012-10-25 | 2013-01-30 | 上海宏力半导体制造有限公司 | 半导体器件及集成电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4748867B2 (ja) * | 2001-03-05 | 2011-08-17 | パナソニック株式会社 | 集積回路装置 |
| US7419768B2 (en) * | 2002-11-18 | 2008-09-02 | Micron Technology, Inc. | Methods of fabricating integrated circuitry |
| US6933224B2 (en) * | 2003-03-28 | 2005-08-23 | Micron Technology, Inc. | Method of fabricating integrated circuitry |
| US20060244156A1 (en) * | 2005-04-18 | 2006-11-02 | Tao Cheng | Bond pad structures and semiconductor devices using the same |
| US7646087B2 (en) * | 2005-04-18 | 2010-01-12 | Mediatek Inc. | Multiple-dies semiconductor device with redistributed layer pads |
| US7586132B2 (en) * | 2007-06-06 | 2009-09-08 | Micrel, Inc. | Power FET with low on-resistance using merged metal layers |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3432963B2 (ja) * | 1995-06-15 | 2003-08-04 | 沖電気工業株式会社 | 半導体集積回路 |
| US6166403A (en) * | 1997-11-12 | 2000-12-26 | Lsi Logic Corporation | Integrated circuit having embedded memory with electromagnetic shield |
-
1999
- 1999-05-17 JP JP11136371A patent/JP2000332104A/ja active Pending
-
2000
- 2000-05-12 US US09/569,945 patent/US6445018B1/en not_active Expired - Lifetime
-
2002
- 2002-04-11 US US10/120,976 patent/US6635515B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734481B2 (en) | 2001-06-29 | 2004-05-11 | Renesas Technology Corp. | Semiconductor device having a monitor pattern |
| JP2010225807A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
| US8207613B2 (en) | 2009-03-23 | 2012-06-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN102903698A (zh) * | 2012-10-25 | 2013-01-30 | 上海宏力半导体制造有限公司 | 半导体器件及集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US6635515B2 (en) | 2003-10-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020416 |