JP5040035B2 - 融合金属層を使用しているオン抵抗の低い電力用ｆｅｔ - Google Patents

Description

本発明は、高電力用電界効果トランジスタ（ＦＥＴ）に、厳密には、追加金属層を使用してその様なＦＥＴのオン抵抗を下げるための技法に関する。

或る型式の従来型の高電力用ＦＥＴは、チャネル領域によって隔てられた交互に並んでいるソース領域とドレイン領域の長い列を構築することによって形成されている。ゲートは、チャネル領域の上に載っている。而して、ゲート幅は、高電流ＦＥＴを作り出すために非常に大きくなっている。ソース領域とドレイン領域は、同じ導電型式であり、ゲートの閾値電圧は、電流を導電するためソースとドレインの間に導電チャネルを作り出す。その様なトランジスタは、横形ＦＥＴである。幅の狭い金属条片が、各ソース領域と接触してそれらを相互に接続し、他の金属条片が、各ドレイン領域と接触してそれらを相互に接続している。

別の型式の高電力用横形ＦＥＴは、チャネルによって隔てられたソース領域とドレイン領域のセルを形成しており、ゲートは、チャネルの上に載っている。各隣接するセルの対は、単一のトランジスタを形成し、各セルは、高い電流を導電するため、全てが幅の狭い金属条片によって並列に接続されている。

高電力用ＦＥＴは、二重拡散を使用する縦形トランジスタでもよく、その場合、シリコン面に形成されているドープ領域は、全てソース領域とチャネル領域であり、ゲートの電圧が、チャネル領域を反転させる。従って、電流経路は縦方向で、ドレインはシリコン基板の底面にある。金属層は、全てのソース領域と接している。別の型式の縦形ＦＥＴは、縦形ゲートを使用している。

様々な型式の高電力用ＦＥＴが、本発明人を共同発明人とする米国特許第５，３５５，００８号に説明されており、同特許を参考文献としてここに援用する。

１アンペア又はそれ以上を導電する様な超高電力用ＦＥＴでは、高電流は、金属層の固有抵抗のために、上に載って各ドープ領域に接触している金属に亘る顕著な電圧降下を引き起こす。オン抵抗は、金属を厚くすることで下げることができるが、その様な厚い金属にマスキング、エッチング、及び不動態化を施す際に、問題が発生する。更に、同じ金属層は、高電力用ＦＥＴと同じチップ上に形成される低電力用回路の要素を相互接続させるためにパターン化されることにもなり、望ましくないことに、厚い金属層が最小可能線幅を増大させてしまうことになる。

オン抵抗を下げるための１つの解決策は、（第１金属層により形成される）第１層金属条片を覆う絶縁層を作成し、絶縁層の第１層金属条片を覆う部分にビア（小孔）を形成することである。次いで、幅狭のソース金属条片に対して垂直な（第２金属層により形成される）幅広の金属ソースバス条片が、絶縁層を覆って、ビアの中に形成され、第１層ソース金属条片のそれぞれとの低抵抗連結を提供する。同様な幅のドレイン金属バス条片が、第１層ドレイン金属条片と接触するように形成される。

幅広のバス条片はオン抵抗を下げるが、バス条片を厚くするのには大きな欠点がある。第１に、厚い金属の堆積、マスキング、及びエッチングには、多大な時間を必要とする。第２に、第２金属層は、他の回路を相互接続させるためパターン化され、厚い金属層が、最小可能線幅を増大させることになる。第３に、段差が高いために、厚い金属層を完全に不動態化するのは困難である。

オン抵抗を更に下げるために、絶縁層を貫通するビアによって下層の金属と接続される、追加の被覆金属層を形成することは、同様に、金属を堆積、マスキング、及びエッチングするのに多大な時間を必要とする。更に、小径のビアは、断面積が小さいため、或る程度の電圧降下を招くことになる。

必要とされているのは、ソース又はドレイン電流を導電するための高電力用ＦＥＴを覆う厚い金属導体を形成するための単純な技法である。

米国特許第５，３５５，００８号 米国特許第６，４３２，７５３号 米国特許第６，６１０，６００号 米国特許第６，６１０，６００号

或る実施形態では、高電力用ＦＥＴを覆う相対的に薄いが幅広の金属バス条片が、ソース及びドレインの幅狭の金属条片に電流を導電するために形成される。不動態層が、ＦＥＴの表面を覆って形成され、この不動態層は、バス条片の殆ど全ての上面を露出するようにエッチングされる。次に、露出したバス条片は、銅電気メッキの場合の銅のような、非常に薄い適したシード層で被覆される。一回のマスキング段階の後、非常に厚い金属（例えば、銅）の層が、露出したバス条片を覆ってメッキされる。薄い金属バスと厚い金属メッキは、融合されると考えられる。不動態層にビアだけが形成された場合は、この様なメッキ処理が、オン抵抗を適切に下げることにはならず、なぜなら、薄いバスには点で接触するだけで、従ってトランジスタ電流をなお伝えるからである。

メッキ金属は、下層の構造が既に不動態化によって保護されており、金属は非常に幅広で、隣接する金属部分の間の間隔も非常に広いため、不動態化する必要が無い。

メッキ処理は、チップのダイシングの前に、ウェーハ規模で実施される。多数のウェーハを、同時にメッキすることもできる。

本技法の更なる利点は、ウェーハは既に不動態化されており、ウェーハを組み立てる工場に戻す必要がないため、メッキ処理は、ウェーハの輸送中にウェーハが汚染されること無く、外部ベンダーによって実施することができる点である。

スパッタリング、フラッシュ蒸発、又は他の周知の技法の様な他の技法も、露出したバス条片を覆う厚い金属を堆積するために使用することができる。その様な堆積は、広いライン及び空間（例えば、整列又は空隙に関する問題が無い）と、最後の金属層は不動態化する必要が無いという事実とによって、大幅に簡素化される。

この技法は、金属バス以外のＦＥＴ電流を導電する金属層にも適用することができる。この技法は、あらゆる型式のＦＥＴにおいて厚い上面金属を形成するために使用することができる。

同じ番号が付されている様々な図面の要素は、同一のものである。

図１は、簡略化された高電力用横形ＦＥＴ１０を示す。実際の横形ＦＥＴでは、もっと多くの交互に並ぶソースとドレインの条片が存在することになる。図２は、図１の線２−２に沿う部分断面図である。本発明は、あらゆる型式のＦＥＴに適用することができ、このｎチャネル横形ＦＥＴの具体例は、制限を課すことを意図するものではない。例えば、本発明は、米国特許第５，３５５，００８号で説明されている様な、Ｎ型チャネル又はＰ型チャネルセルのＦＥＴ及び縦型ＦＥＴに適用することができ、同特許は本発明の譲受人に譲渡されており、同特許を参考文献としてここに援用する。

Ｎ型ソース領域１２（図２）及びｎ型ドレイン領域１４は、シリコン基板のｐ型層１６（又はｐ型タブ）の中に形成されている。各種導電型式は、ｐ型チャネルＦＥＴに対して反転させてもよい。ゲート酸化物を、チャネル領域を覆って成長させ、ドープ処理されたポリシリコンゲート１８が形成されている。ゲート１８は、トランジスタをオン及びオフさせるための電圧ソース（図示せず）に接続されている。

次に、ＢＰＳＧの様な第１絶縁層２０が、表面を覆って形成され、接点孔２２が、絶縁層２０の中にエッチングされる。

第１金属層（金属１）は、表面を覆って堆積され、ソース金属２４及びドレイン金属２６を形成するためエッチングされる。第１金属層は、接点孔２２を埋めてソース及びドレイン領域１２、１４の面と接触する。タングステン合金の様な薄いバリヤ金属は、先ず、第１金属層（例えば、ＡｌＳｉＣｕ）とシリコンの間のバリヤ層として、露出したシリコンを覆って形成される。

金属層１は薄い（例えば、１．０ミクロン未満）ため、構造を覆う高品質な絶縁層の形成を可能にするのみならず、金属に施す堆積、細線マスキング、及びエッチングの様な処理段階も簡単になる。更に、金属層１は、同じチップ上の低電力用回路２７に使用するためにもパターン化され、厚みが増すと、可能な最小線幅が悪化する。ソースとドレインの金属条片は一方の端部で電気的に接触しているだけなので、長く幅狭で且つ薄いソース及びドレイン金属２４及び２６の固有抵抗は、何も金属層を追加しなければ、高電流時に相当な電圧降下を発生させることになる。

酸化物の第２絶縁層２８は、表面上に堆積され、エッチングされて、ソース及びドレイン金属２４及び２６に沿う様々な点にビア３０が形成される。図１を単純化するために、各ソース及びドレイン金属条片毎に、１つのビア３０のみを示している。

次に、第２金属層（金属２）が、堆積され、エッチングされて、比較的幅広のソース及びドレインバス３２及び３４がソース及びドレイン金属２４及び２６に対して垂直に形成される（図２は、ソースバス３２に沿って切っている）。金属２は、ビア３０も埋めて、ソース及びドレイン金属２４及び２６に接触する。それらの幅によって、バスは、ソース及びドレイン金属２４及び２６までの比較的低抵抗の電流経路を提供する。第２金属層３２も、構造を覆って高品質な絶縁層の形成を可能にするのみならず、金属に施す堆積、マスキング、およびエッチングの様な処理段階も簡単になるように、比較的薄く（例えば、３．０ミクロン未満）なければならない。金属層２も、同じチップ上の低電力用回路に使用するためにパターン化され、厚みが増すと、デジタル／アナログ領域に使用することのできる最小線／幅が悪化する。

バス３２及び３４のオン抵抗は、以下の創造的工程を使用して下げられる。窒化物（保護不動態化層）の様な第３絶縁層３８が、全ＦＥＴ（及び他にある場合には、他の回路）の表面を覆って形成され、バス３２及び３４それぞれに亘る大きな面積が、第３絶縁層３８をエッチングすることによって露出される。次に、厚い第３金属４０（例えば、ＡｌＣｕ又はＡｌＳｉＣｕ）が、露出したバス３２及び３４の上に堆積され、ＦＥＴの最高電流時であっても非常に抵抗の低い導体を作り出す。第３金属層は、チップ上の如何なる他の回路にも使用されないので、第３金属４０の厚みは、何らの欠点も無しに、３．０ミクロンより相当大きくすることができる。第３金属４０が銅を基材とする金属の場合、固有抵抗は、下部の金属層に使用されているＡｌを基材とする金属より遙かに小さい。第３金属４０の厚さと材料の組み合わせによって、ＦＥＴの電圧降下は大幅に減少する。

第３金属４０は、厚くて幅が広く、更に導体間に大きい空間が在るため、第３金属４０は、不動態化する必要が無く、不動態化は随意的なものである。図１は、金属４０を点線の輪郭で示しており、概ね窒化物保護層３８の開口部（図２）に対応している。

第３金属４０は、メッキ、スパッタリング、フラッシュ蒸発、又は何らかの他の堆積技法により形成することができる。金も金属４０に適している。

次に、適したボンディングパッド４２が、必要であれば、ワイヤボンディングのために金属４０上に形成される。ワイヤボンディングは、厚い金属４０の長さに沿った何処でもよい。厚い金属４０上にワイヤボンディングを有していないのが望ましい場合は、金属４０を画定するのに使用されるマスクが、パッドがあるべき下層の金属層（例えば、アルミニウム）の部分を被覆することもできる。バスが銅メッキされた後、パッド部分を露出させると、金のワイヤをアルミニウムに容易に結合させることができる。この処理は、金ワイヤを銅に結合するのは困難で、銅の上にＡｕ／Ｎｉ又はＰｄ／Ｎｉボンディングパッドを形成するには追加の処理を施す必要があるので、好都合である。アルミニウムバスの部分をメッキせずに、後でそれらの部分をボンディングパッドとして使用することにより、幾つかの処理段階が回避される。

或る実施形態では、チップを製作する製作施設は、無塵室になっている。施設は、バス３２及び３４上に広い開口部を形成し、薄い銅の層を、露出したバス３２及び２４とウェーハ上の他の部分の上に、従来式の銅スパッタリング処理で全面に堆積させる。この薄い銅の層は、次のメッキ段階でシード層としての役割を果たす。次に、ウェーハは、無塵室から取り出され、バス３２及び２４の上面上だけの薄い銅の層を露出させるためマスキングを１回施し、次に露出した銅の層の上に非常に厚い銅の層（例えば、２．５ミクロンから４０ミクロン）をメッキするために、外部ベンダーに運搬される。バス３２及び３４を覆っていないマスク及び薄い銅は、次いで従来式の処理で取り除かれる。

別の実施形態では、メッキ前のマスキング処理は実行されず、ウェーハの表面全体が、シード層を覆ってメッキされる。次に、ウェーハは、バス３２、３４上の第３絶縁層３８に形成されているトレンチの中の銅以外の全ての銅を除去する化学機械平坦化（ＣＭＰ）処理に供される。この様な場合、第３絶縁層３８は厚くしなければいけない。このＣＭＰ法を用いる時には、ウェーハ表面は、バス３２及び３４を覆う第２絶縁層２８を形成した後も平坦化処理されるのが望ましい。

集積回路を銅メッキするための方法は周知である。或る銅メッキ法は、米国特許第６，４３２，７５３号、第６，６１０，６００号、及び第６，０３７，２３８号に説明されており、上記各特許を参考文献としてここに援用する。シード及びメッキ金属は、Ａｕでもよい。

図３は、金属４０を形成するための簡略化したメッキ工程を示している。

ウェーハ４６は、他の同様なウェーハと共に、電解質溶液５０の中に設置される。銅電極５２が、溶液内に設置され、銅原子が溶液を通って移動して露出したウェーハ表面をメッキするように、バイアスを掛けられる。銅電気メッキの詳細は、周知されており、詳細に説明する必要はない。

金属４０が形成され、（必要ならば）ワイヤボンディングパッドが作成された後、ダイは切り離され、チップはパッケージされる（例えば、チップはリードフレームに搭載され、ワイヤはパッド４２及びパッケージリードにボンディングされる、等）。金属４０は、大変頑丈なので、更に不動態化を施す必要は無い。

図４は、金属４０とバスのパターンを示しており、このパターンは、図１に示す単純な水平方向の条片とは異なっている。図４は、本発明を使用して形成された高電力用ＦＥＴチップ５８の上面図である。厚い金属４０は、最上部に在り、パッケージ端子（ゲートパッドは、簡略化のため図示せず）にワイヤボンディングするためのパッド４２を備えている。ソース金属条片２４とドレイン金属条片２６（図１）は、図４では金属４０の下で垂直方向に向いている。蛇行する融合金属パターンは、蛇行するソース及びドレインのバスで構成され、上に厚い金属４０が載っているが、オン抵抗を下げるため、条片の２つの領域で殆どのソース及びドレインの金属条片と電気的に接触している。或る実施形態では、図４のチップは、３０×３０ミル程度の大きさである。

或る実施形態では、ボンディングパッド４２は、金属４０（例えば銅）の上に形成されているＡｕ／Ｎｉ又はＰｄ／Ｎｉのパッドである。別の実施形態では、パッド４２は、金属４０でメッキされていないアルミニウムのバスの端部である。

最適な金属４０のパターンは、セル式、横形、縦形等の様にＦＥＴの型式が違えば、異なることになる。縦形ＦＥＴでは、厚い融合金属４０は、チップの上面上のソース領域にしか接触していない。縦形ＦＥＴのゲートは、縦でも横でもよい。

好適な実施形態では、厚い金属４０は、下層の金属（例えばバス３２と３４）の最上面面積の少なくとも２５パーセントと融合しており、これは、下層の金属の少なくとも２５パーセントを露出している絶縁層の中の大きな連続する開口部によって確定されている。より好適な実施形態では、下層の金属の少なくとも５０パーセントが、厚い金属４０により覆われている。別の実施形態では、下層の金属の少なくとも７５パーセントが、厚い金属４０により覆われている。金属４０の厚みを下層の金属の厚みと比較すると、金属４０がＦＥＴ電流の大部分を導電し、オン抵抗を下げることになる。或る実施形態では、金属４０は、下の金属層（例えば、バス３２）の少なくとも２倍の厚さを有している。

図５は、ここで説明した工程を段階６１から６８で要約する自明のフローチャートである。

以上、本発明を詳細に説明してきたが、当業者には理解頂けるように、本開示を前提とすれば、ここで説明している精神及び発明の概念を逸脱すること無く、本発明に変更を施すことができる。従って、本発明の範囲は、図解し説明した具体的な実施形態に限定されることを意図するものではない。

本発明の或る実施形態により形成されている横形高電力用ＦＥＴの簡略正面図である。 図１のＦＥＴの線２−２に沿う部分断面図である。 オン抵抗を下げるためのソース及びドレイン金属バスを覆う厚い金属層を形成するためのウェーハレベルのメッキを概略的に示している。 ＦＥＴ上の融合された厚い金属層の金属パターンの別の実施形態の正面図である。 本発明の或る実施形態における或る段階を示しているフローチャートである。

Claims (10)

1. 高電力用電界効果トランジスタ（ＦＥＴ）において、
   ソースとドレインの任意の組み合わせを形成する半導体基板に形成されているドープ領域（12, 14）を備え、前記ドープ領域は、ストリップとして形成されたソース領域（12）と、前記ソース領域のストリップの間のストリップとして形成されたドレイン領域（14）とを含み、前記ソース領域のストリップと前記ドレイン領域のストリップとが平行であり、
   前記ドープ領域の少なくとも幾つかと電気的に接触するようにパターン化されている第１金属層（24, 26）を備え、前記第１金属層は、ＦＥＴ電流を運び、前記第１金属層は、前記ソース領域のストリップの上に載っていて前記ソース領域のストリップと接触する第１ストリップセット（24）を含み、前記第１金属層は、前記ドレイン領域のスリップの上に載っていて前記ドレイン領域のストリップと接触する第２ストリップセット（26）を含み、前記第１ストリップセットは、前記第２ストリップセットから絶縁されており、
   前記第１金属層は、前記第１ストリップセットに垂直であって前記第１ストリップセットの各ストリップの第１端と接触する第１金属層ソースバスストリップ（24）を含み、
   前記第１金属層は、前記第２ストリップセットに垂直であって前記第２ストリップセットの各ストリップの第２端と接触する第１金属層ドレインバスストリップ（26）を含み、前記第２端は、前記第１端の反対側にあり、
   第１接触孔を有しており且つ前記第１金属層（24, 26）の上に載っていることを含めて前記ＦＥＴの表面の上に載っている第１絶縁層（28）を備え、
   前記第１絶縁層の上に載っていて、前記第１接触孔を通して前記第１金属層（24, 26）と電気的に接触するようにパターン化されている第２金属層（32, 34）を備え、前記第２金属層は、ＦＥＴ電流を運び、前記第２金属層は、前記第１ストリップセット（24）に垂直であって前記第１接触孔の幾つかを通して前記第１ストリップセットと接触する第１ソースバスストリップ（32）を少なくとも形成し、前記第２金属層は、前記第２ストリップセット（26）に垂直であって前記第１接触孔の他の接触孔を通して前記第２ストリップセットと接触する第１ドレインバスストリップ（34）を少なくとも形成し、前記第１ソースバスストリップは、前記第１ドレインバスストリップから絶縁されており、
   前記第２金属層が形成された後に前記ＦＥＴの前記表面の上に載るように形成されている第２絶縁層（38）を備え、前記第２絶縁層の少なくとも１つの開口部は、ＦＥＴ電流を運ぶ前記第２金属層の上面面積の少なくとも２５パーセントの連続する部分を露出させており、
   前記第２金属層より実質的に厚く、前記第２絶縁層の少なくとも１つの開口部の中に形成されていて、前記第２金属層の前記上面面積の少なくとも２５パーセントに亘り前記第２金属層と物理的に接触している第３金属層（40）を備え、前記第３金属層は、前記第２金属層によって運ばれる電流に比べて前記ＦＥＴ電流の大部分を導電することにより前記ＦＥＴのオン抵抗を下げており、前記第３金属層は、前記第１ストリップセット（24）に垂直であって前記第１ソースバスストリップ（32）を通して前記第１ストリップセットと接触する第２ソースバスストリップ（40）を少なくとも形成し、前記第３金属層は、前記第２ストリップセット（26）に垂直であって前記第１ドレインバスストリップ（34）を通して前記第２ストリップセットと接触する第２ドレインバスストリップ（40）を少なくとも形成し、前記第２ソースバスストリップは、前記第２ドレインバスストリップから絶縁されており、
   前記第２ソースバスストリップは、前記第１金属層ソースバスストリップに平行であり、
   前記第２ドレインバスストリップは、前記第１金属層ドレインバスストリップに平行であり、
   前記第２ソースバスストリップは、前記第１金属層ドレインバスストリップと前記第２ドレインバスストリップとの間に横方向に配置されており、
   前記第２ドレインバスストリップは、前記第１金属層ソースバスストリップと前記第２ソースバスストリップとの間に横方向に配置されている、
   高電力用電界効果トランジスタ（ＦＥＴ）。
2. 前記第３金属層はメッキ層である、請求項１に記載のＦＥＴ。
3. 前記第３金属層は、厚さが２．０ミクロンより大きい、請求項１に記載のＦＥＴ。
4. 前記第３金属層は、前記第２金属層の前記上面面積の少なくとも５０パーセントと接触するように前記第２金属層の上に載っている、請求項１に記載のＦＥＴ。
5. 前記第３金属層は、如何なるエッチング処理によってもパターン化されていない、請求項１に記載のＦＥＴ。
6. 前記第３金属層上にワイヤボンディングのためのボンディングパッドを更に備えている、請求項１に記載のＦＥＴ。
7. 前記第２絶縁層は、窒化物不動態化層である、請求項１に記載のＦＥＴ。
8. 前記第１金属層及び第２金属層は、主としてアルミニウムであり、第３金属層は、主として銅である、請求項１に記載のＦＥＴ。
9. 前記第３金属層上ではなく、前記第２金属層上にボンディングパッドを更に備えている、請求項１に記載のＦＥＴ。
10. 前記第３金属層は、主として第１要素金属でできているシード層と、主として第１要素金属でできているメッキ層と、を備えている、請求項１に記載のＦＥＴ。

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