JP2007042804A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 相変化メモリを有する半導体装置の製造歩留まりや信頼性を向上させる。
【解決手段】 半導体基板１１上に、はがれ防止膜５１とカルコゲナイドの記録層５２と上部電極膜５３からなる抵抗素子５４を形成し、抵抗素子５４を覆うように絶縁膜６１，６２を形成し、上部電極膜５３を露出するスルーホール６３を絶縁膜６２，６１に形成し、上部電極膜５３に電気的に接続するプラグ６４をスルーホール６３内に形成する。スルーホール６３を形成する際には、窒化シリコンからなる絶縁膜６１をエッチングストッパとして用いて絶縁膜６２をドライエッチングし、それから、絶縁膜６１をドライエッチングしてスルーホール６３から上部電極膜５３を露出させる。
【選択図】 図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、相変化メモリを含む半導体装置およびその製造方法に適用して有効な技術に関する。
データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルでのデータの記憶形式は種々の形態がとられる。このうち、相変化膜を用いた不揮発性メモリである相変化メモリがある。
相変化メモリは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態が変化することにより記憶情報が書き込まれる不揮発性メモリである。非晶質（アモルファス）化する際にジュール熱で６００℃を越える温度にして一旦記録層を融解させるために書き込み電流が大きくなりやすいが、結晶状態に応じて抵抗値が２桁から３桁も変化する。このメモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易である。
米国特許第５，８８３，８２７号明細書（特許文献１）には、相変化メモリに関する技術が記載されている。
上記米国特許第５，８８３，８２７号明細書（特許文献１）のＦｉｇ．１２の相変化メモリの構成によれば、当該相変化メモリは、メモリアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子Ｒと選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。
このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。
相変化メモリは、少なくともアンチモン（Ｓｂ）とゲルマニウム（Ｇｅ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料を記録層（相変化膜）の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性についても、報告が行われている（例えば非特許文献１参照）。
米国特許第５，８８３，８２７号明細書 「アイ・トリプル・イー インターナショナル エレクトロン デバイス ミーティング， テクニカル ダイジェスト（IEEE International Electron Devices meeting, TECHNICAL DIGEST）」，（米国），２００１年，ｐ．８０３−８０６
本発明者の検討によれば、次のことが分かった。
相変化メモリでは、メモリセルの高集積化、メモリセルビットの歩留まり向上および書換え可能回数の改善などが求められており、それらを実現するためにも、信頼性の向上が重要となっている。
相変化メモリは、カルコゲナイドの記録層（相変化膜）上にタングステンの上部電極膜が形成され、それらを覆う層間絶縁膜において、上部電極膜上にスルーホールおよびそれを埋め込むプラグを形成して、プラグを上部電極膜に接続した構造を有している。これにより、配線からプラグを介して上部電極膜および記録層に所定の電圧を印加できるようになっている。
しかしながら、上部電極膜上にプラグ形成用のスルーホールを形成する際に、オーバーエッチングによりスルーホールの底部で上部電極膜が部分的に薄膜化する可能性がある。上部電極膜の薄膜化した部分は、抵抗値が増大するため、記録層と上部電極膜とにより構成される抵抗素子の抵抗値のばらつきの原因となる。また、上部電極膜の薄膜化した部分は、ドライエッチング時のエッチングダメージや、プラグ用の導電体膜の成膜時の熱負荷ダメージを受けやすくなり、その直下の領域の記録層の特性が変化しやすくなり、多数回書換えサイクルが減少するなどして、相変化メモリの電気特性の信頼性劣化の原因となる。電気特性の信頼性劣化が起こる理由は、相変化メモリに用いられるカルコゲナイド材料の結晶化温度がおよそ４００℃、融点がおよそ６２５℃と、従来のメモリ技術に用いられる材料よりも低いことに起因している。
また、上部電極膜上にプラグ形成用のスルーホールを形成する際に、目外れ（合わせずれ）が生じると、スルーホールから記録層（相変化膜）の側壁が露出する可能性がある。スルーホールで側壁が露出した記録層は、そのスルーホール内にプラグを形成するための金属膜の成膜時の熱履歴で、記録層がダメージを受けて相変化材料としての特性が劣化する可能性があり、特に、露出した記録層が部分的に昇華する可能性がある。例えば、プラグは、窒化チタンなどの導電性バリア膜とタングステン膜とにより形成できるが、導電性バリア膜の成膜温度は、例えば約５００℃以上であり、カルコゲナイドの真空における昇華温度が約４００℃であるため、露出した側壁からカルコゲナイドの記録層の昇華が起こる。カルコゲナイドの記録層の昇華は、オープンビット不良あるいは素子の抵抗値ばらつきの原因となる。この相変化メモリのオープンビット不良の問題は、カルコゲナイドの昇華温度が約４００℃と低く、相変化材料が昇華しやすい性質を持っているために発生する問題で、従来のメモリ技術で用いられている昇華温度が高い材料においては発生しない問題であり、本発明者において新たに見出した問題であるといえる。
これらは、相変化メモリを有する半導体装置の信頼性を低下させる可能性がある。
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、記録層と前記記録層上の上部電極膜とを有する積層パターンを覆うように層間絶縁膜が形成され、前記層間絶縁膜に前記上部電極膜の少なくとも一部を露出する開口部が形成され、前記開口部内に前記上部電極膜と電気的に接続された導電体部が形成された半導体装置であって、前記開口部から露出した部分以外の前記上部電極膜の上面上で、前記層間絶縁膜の下に、前記第１絶縁膜よりも薄く、前記第２絶縁膜とは異なる材料からなる第１絶縁膜が形成されているものである。
また、本発明は、記録層および前記記録層上の上部電極膜を有する積層パターンと、前記上部電極膜の上面上に位置する第１絶縁膜とを形成し、前記積層パターンを覆うように層間絶縁膜を形成し、前記第１絶縁膜をエッチングストッパ膜として用いて前記層間絶縁膜をドライエッチングして前記層間絶縁膜に開口部を形成し、前記開口部から露出する前記第１絶縁膜をドライエッチングして前記開口部から前記上部電極膜の少なくとも一部を露出させ、前記開口部内に、前記上部電極膜と電気的に接続する導電体部を形成するものである。
また、本発明は、絶縁膜上に形成された記録層と前記記録層上の上部電極膜とを有する積層パターンと、前記積層パターンを覆うように形成された他の絶縁膜と、前記絶縁膜の開口部内に形成され前記記録層の下面側に電気的に接続された第１導電体部と、前記他の絶縁膜の開口部内に形成され前記上部電極膜に電気的に接続された第２導電体部とを有し、前記第１導電体部と前記第２導電体部とが互いに平面的に重ならない位置に配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の信頼性を向上させることができる。
また、半導体装置の製造歩留まりを向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置、半導体チップ）の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。
本実施の形態の半導体装置（半導体チップ）１は、相変化型の不揮発性メモリ（不揮発性記憶素子）である相変化メモリ（相変化型不揮発性メモリ、ＰＣＭ（Phase Change Memory）、ＯＵＭ（Ovonic Unified Memory)）を含む半導体装置（半導体記憶装置）である。
図１に示されるように、本実施の形態の半導体装置１は、相変化メモリのメモリセルアレイが形成された相変化メモリ領域２を有している。更に、半導体装置１は、ＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等のようなＲＡＭ（Random Access Memory）回路が形成されたＲＡＭ領域３、ＣＰＵまたはＭＰＵ等のような論理回路が形成されたＣＰＵ領域４、アナログ回路が形成されたアナログ回路領域５、入出力回路が形成されたＩ／Ｏ領域６などを必要に応じて有している。
相変化メモリ領域２には、半導体装置１の主回路の１つとして、比較的大容量の情報を記憶する不揮発性メモリが、相変化型の不揮発性メモリである相変化メモリによって形成されている。相変化メモリは、各メモリセルの記録層（後述する記録層４５に対応）をアモルファス状態と結晶状態との間で相変化させることによりその抵抗率（抵抗値）を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成された不揮発性メモリである。相変化メモリにおいては、この記録層（相変化膜）の相状態（相変化膜がアモルファス状態にあるか、あるいは結晶状態にあるか）を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。
次に、相変化メモリ領域２のメモリアレイの構造の例を、図２の回路図を参照して説明する。
図２に示されるメモリアレイの構造は、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。図２では、図面が煩雑になるのを防ぐため、ＷＬ１ないしＷＬ４のワード線４本、ＢＬ１ないしＢＬ４のビット線４本の、アレイの一部を示すに留めている。ＭＣ１１ないしＭＣ１４は、ＷＬ１に接続された４つのメモリセルを示す。同様に、ＭＣ２１ないしＭＣ２４、ＭＣ３１ないしＭＣ３４、ＭＣ４１ないしＭＣ４４は、それぞれ、ＷＬ２からＷＬ４に接続されたメモリセルを表す。ＢＬ１は、ＭＣ１１ないしＭＣ４１のメモリセルが接続されたビット線である。同様に、ＭＣ１２ないしＭＣ４２、ＭＣ１３ないしＭＣ４３、ＭＣ１４ないしＭＣ４４のメモリセルは、それぞれ、ビット線ＢＬ２、ＢＬ３およびＢＬ４に接続される。
各メモリセルは、１個のＭＩＳＦＥＴ（後述するＭＩＳＦＥＴＱＭ１，ＱＭ２の一方に対応）と、それに直列に接続された記憶素子またはメモリ材料ＭＲ（後述する記録層５２または記録層５２を含む抵抗素子５４に対応）からなる。それぞれのワード線（ＷＬ１〜ＷＬ４）は、各メモリセルを構成するＭＩＳＦＥＴのゲート電極に接続されている。それぞれのビット線（ＢＬ１〜ＢＬ４）は、各メモリセルを構成するメモリ材料ＭＲに接続されている。ワード線ＷＬ１〜ＷＬ４を駆動するのは、それぞれ、ワードドライバーＷＤ１〜ＷＤ４である。どのワードドライバーＷＤ１〜ＷＤ４を選択するかは、ロウデコーダ(Ｘアドレスデコーダ）ＸＤＥＣからの信号で決まる。
ＶＰＬは各ワードドライバーへの電源供給線で、電源電圧はＶｄｄである。ＶＧＬは各ワードドライバーの電位引抜き線で、ここでは接地電位に固定されている。ＱＤ１はビット線ＢＬ１をプリチャージする選択トランジスタである。同様に、ＱＤ２ないしＱＤ４は、それぞれ、ＢＬ２ないしＢＬ４をプリチャージする選択トランジスタである。各選択トランジスタ（ＱＤ１〜ＱＤ４）は、アドレス入力にしたがって、ビットデコーダＹＤＥＣ１またはビットデコーダＹＤＥＣ２を介して選択される。この例では、ビットデコーダＹＤＥＣ１とビットデコーダＹＤＥＣ２はビット線２本おきに、選択するビット線を交互に受け持つ。読み出しによる出力は、センスアンプＳＡで検出される。
図３に、図２のアレイ構成に対応する平面レイアウト（平面図）を示す。
図３で、ＦＬは活性領域、Ｍ１は第一の金属層（後述する配線３７に対応）、Ｍ２は第二の金属層（後述する配線７２に対応）、ゲート電極パターンＦＧはシリコン基板上に形成されたトランジスタのゲート電極として用いられる層（後述するゲート電極１６ａ，１６ｂ，１６ｃなどを構成する導体膜パターンに対応）、ＦＣＴは、ＦＬ上面とＭ１下面とを結ぶコンタクトホール（後述するコンタクトホール３２に対応）、Ｒ（後述する抵抗素子５４に対応）は記憶素子（後述する記録層５２に対応）とその上部電極層（後述する上部電極膜５３に対応）との積層膜、ＳＣＴはＭ１上面とＲの下面とを結ぶコンタクトホール（後述するスルーホール４２に対応）、ＴＣＴはＭ１上面とＭ２下面とを結ぶコンタクトホール（後述するスルーホール６５に対応）である。
Ｒは、同一ビット線に接続されるメモリセルの間で、ＴＣＴを介してＭ２に引き上げられる。このＭ２がそれぞれのビット線として用いられる。ワード線ＷＬ１ないしＷＬ４はＦＧで形成してある。ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いる。メモリセルＭＣ１１を構成する１個のＭＩＳＦＥＴが、ＱＭ１である。ＭＣ２１を構成するＭＩＳＦＥＴＱＭ２は、ＱＭ１とソース領域を共有している。図３に示されるように、他のセルを構成するＭＩＳＦＥＴも、これに倣う。ビット線ＢＬ１ないしＢＬ４は、メモリアレイ外周に配置されたトランジスタ（ＭＩＳＦＥＴ）ＱＤ１ないしＱＤ４のソース側に接続される。ＱＤ１とＱＤ２のドレイン領域、およびＱＤ３とＱＤ４のドレイン領域は共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同時に、ＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。図３ではｎチャネル型である。各ブロックを構成する回路素子は、特に限定されないが、典型的にはＣＭＩＦＥＴ（Complementary MISFET：相補型ＭＩＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。これらのパターンのパターニングには、周知の光リソグラフィとドライエッチングを用いることができる。これら製造工程については後でより詳細に説明する。
次に、本実施の形態の半導体装置の構造について、より詳細に説明する。
図４は、本実施の形態の半導体装置１の要部断面図である。図４においては、相変化メモリ領域１０Ａの断面（要部断面）と周辺回路領域（論理回路領域）１０Ｂの断面（要部断面）とが示されている。相変化メモリ領域１０Ａは、半導体装置１の相変化メモリ領域２の一部に対応する。周辺回路領域１０Ｂは、半導体装置１の周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される領域）に対応し、周辺回路を構成するＭＩＳＦＥＴ（周辺回路領域１０Ｂに形成されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路（Ｉ／Ｏ領域６の入出力回路）、論理回路（ＣＰＵ領域４の論理回路）などが形成される。なお、図４においては、理解を簡単にするために、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとを隣接して示しているが、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとの位置関係は必要に応じて変更することができる。
図４に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４が形成されている。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成されている。
相変化メモリ領域１０Ａのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＭ１，ＱＭ２が形成されている。周辺回路領域１０Ｂのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＮが形成され、周辺回路領域１０Ｂのｎ型ウエル１４上にはｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＰが形成されている。
相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２は、相変化メモリ領域１０Ａ（２）のメモリセル選択用のＭＩＳＦＥＴである。ＭＩＳＦＥＴＱＭ１，ＱＭ２は、ｐ型ウエル１３ａの上部に互いに離間して形成されており、それぞれ、ｐ型ウエル１３ａの表面のゲート絶縁膜１５ａと、ゲート絶縁膜１５ａ上のゲート電極１６ａとを有している。ゲート電極１６ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁スペーサ）１８ａが形成されている。ｐ型ウエル１３ａ内には、ＭＩＳＦＥＴＱＭ１のドレイン領域としての半導体領域（ｎ型不純物拡散層）２０とＭＩＳＦＥＴＱＭ２のドレイン領域としての半導体領域（ｎ型不純物拡散層）２１と、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域としての半導体領域（ｎ型不純物拡散層）２２とが形成されている。各半導体領域２０，２１，２２は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ−型半導体領域１７ａと、半導体領域１７ａよりも不純物濃度が高いｎ＋型半導体領域１９ａとにより形成されている。ｎ−型半導体領域１７ａは、サイドウォール１８ａの下のｐ型ウエル１３ａに形成され、ｎ＋型半導体領域１９ａは、ゲート電極１６ａおよびサイドウォール１８ａの外側のｐ型ウエル１３ａに形成されており、ｎ＋型半導体領域１９ａは、ｎ−型半導体領域１７ａの分だけチャネル領域から離間する位置のｐ型ウエル１３ａに形成されている。半導体領域２２は、同一の素子活性領域に形成された隣り合うＭＩＳＦＥＴＱＭ１，ＱＭ２に共有されて共通のソース領域となっている。なお、本実施の形態では、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域を共通とした場合について説明するが、他の形態としてドレイン領域を共通とすることもでき、この場合、半導体領域２２がドレイン領域となり、半導体領域２０，２１がソース領域となる。
周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＮもＭＩＳＦＥＴＱＭ１，ＱＭ２とほぼ同様の構成を有している。すなわち、ＭＩＳＦＥＴＱＮは、ｐ型ウエル１３ｂの表面のゲート絶縁膜１５ｂと、ゲート絶縁膜１５ｂ上のゲート電極１６ｂとを有しており、ゲート電極１６ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ−型半導体領域１７ｂが形成され、ｎ−型半導体領域１７ｂの外側にはｎ−型半導体領域１７ｂよりも不純物濃度が高いｎ＋型半導体領域１９ｂが形成されている。ｎ−型半導体領域１７ｂおよびｎ＋型半導体領域１９ｂにより、ＭＩＳＦＥＴＱＮのＬＤＤ構造を有するソース・ドレイン領域が形成される。
周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＰは、ｎ型ウエル１４の表面のゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上のゲート電極１６ｃとを有しており、ゲート電極１６ｃの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｃが形成されている。サイドウォール１８ｃの下のｎ型ウエル１４内にはｐ−型半導体領域１７ｃが形成され、ｐ−型半導体領域１７ｃの外側にはｐ−型半導体領域１７ｃよりも不純物濃度が高いｐ＋型半導体領域１９ｃが形成されている。ｐ−型半導体領域１７ｃおよびｐ＋型半導体領域１９ｃにより、ＭＩＳＦＥＴＱＰのＬＤＤ構造を有するソース・ドレイン領域が形成される。
ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）２５が形成されている。これにより、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。
半導体基板１１上には、ゲート電極１６ａ，１６ｂ、１６ｃを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１は、例えば酸化シリコン膜などからなり、絶縁膜３１の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。
絶縁膜３１にはコンタクトホール（開口部、接続孔）３２が形成されており、コンタクトホール３２内にはプラグ（コンタクト電極）３３が形成されている。プラグ３３は、コンタクトホール３２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３３ａと、導電性バリア膜３３ａ上にコンタクトホール３２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）３３ｂとからなる。コンタクトホール３２およびプラグ３３は、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ上やゲート電極１６ａ，１６ｂ，１６ｃ上に形成されている。
プラグ３３が埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜３４が形成されており、絶縁膜３４に形成された配線溝（開口部）内に第１層配線としての配線（第１配線層）３７が形成されている。配線３７は、配線溝の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３６ａと、導電性バリア膜３６ａ上に配線溝内を埋め込むように形成されたタングステン膜などからなる主導体膜３６ｂとにより形成されている。配線３７は、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ、ｐ＋型半導体領域１９ｃまたはゲート電極１６ａ，１６ｂ，１６ｃなどと電気的に接続されている。相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７により、ソース配線３７ｂが形成されている。
配線３７が埋め込まれた絶縁膜３４上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４１が形成されている。相変化メモリ領域１０Ａにおいて、絶縁膜４１にスルーホール（開口部、接続孔）４２が形成されており、スルーホール４２内にはプラグ（コンタクト電極）４３が形成されている。プラグ４３は、スルーホール４２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａと、導電性バリア膜４３ａ上にスルーホール４２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）４３ｂとからなる。従って、プラグ４３は、層間絶縁膜である絶縁膜４１の開口部（スルーホール４２）内に形成された（埋め込まれた）導電体部である。スルーホール４２およびプラグ４３は、配線３７のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７ａ上に形成され、この配線３７ａと電気的に接続されている。
相変化メモリ領域１０Ａにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、はがれ（剥がれ）防止膜（相変化材料はがれ防止膜）５１と、はがれ防止膜５１上の記録層（記憶層、記録材料膜、相変化膜、相変化記録材料膜）５２と、記録層５２上の上部電極膜（上部電極、金属膜）５３とからなる抵抗素子５４が形成されている。すなわち、抵抗素子５４は、はがれ防止膜５１、記録層５２および上部電極膜５３からなる積層パターンにより形成されている。
はがれ防止膜５１は、プラグ４３が埋め込まれた絶縁膜４１と記録層５２との間に介在して両者の密着性（接着性）を向上させ、記録層５２が剥がれるのを防止するように機能することができる。また、はがれ防止膜５２は、記録層５２を加熱する発熱用の抵抗層として機能することもできる。はがれ防止膜５１は、例えば酸化タンタル（例えばＴａ２Ｏ５）などからなり、その膜厚は、例えば０．５〜５ｎｍ程度とすることができる。はがれ防止膜５１は、不要であれば、その形成を省略することもでき、その場合、プラグ４３が埋め込まれた絶縁膜４１上に直接的に記録層５２が形成される。従って、記録層５２および記録層５２上の上部電極膜５３の積層パターンを抵抗素子５４とみなすこともできる。すなわち、抵抗素子５４は、少なくとも記録層５２と記録層５２上の上部電極膜５３とを有する積層パターンである。
記録層５２は、相変化材料（相変化物質）からなる相変化膜であり、結晶状態とアモルファス（非晶質）状態との２状態間の遷移（相変化）が可能な材料膜（半導体膜）である。記録層５２は、結晶状態とアモルファス状態（非晶質状態、非結晶状態）との２状態間の遷移（相変化）が可能であり、この記録層５２が記憶素子として機能することができる。記録層５２は、例えば、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）からなるカルコゲナイド層により形成されている。例えば、ＧｅＳｂＴｅ（例えばＧｅ２Ｓｂ２Ｔｅ５またはＧｅ５Ｓｂ２Ｔｅ８）やＡｇＩｎＳｂＴｅなどにより、記録層５２を形成することができる。記録層５２の膜厚は、例えば５０〜２００ｎｍ程度とすることができる。ここで、カルコゲナイドとは、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のうちの少なくとも１元素を含む材料をいう。
図５は、記録層５２の状態（相状態）と記録層５２の抵抗（抵抗率）との相関を示す説明図（表）である。図５にも示されるように、記録層５２は、アモルファス状態と結晶状態とで抵抗率が異なり、アモルファス状態では高抵抗（高抵抗率）となり、結晶状態では低抵抗（低抵抗率）となる。例えば、アモルファス状態での記録層５２の抵抗率は、結晶状態での記録層５２の抵抗率よりも、１０〜１００００倍程度大きくなる。このため、記録層５２は、結晶状態とアモルファス状態との２状態間の遷移（相変化）が可能で、この２状態間の遷移により抵抗値が変化する抵抗素子として機能することができる。記録層５２は、後述するように、加熱処理（ジュール熱による加熱処理）により結晶状態とアモルファス状態との２状態間を遷移（相変化）させることが可能である。従って、記録層５２は、加熱処理により抵抗値が変化する相変化材料からなり、加熱処理により抵抗値が変化する抵抗素子として機能することができる。また、後述するように、記録層５２は、相変化メモリの情報の記録層（記憶層、記憶素子）である。
上部電極膜５３は、金属膜のような導電体膜からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができ、その膜厚は、例えば５０〜２００ｎｍ程度とすることができる。上部電極膜５３は、後述するプラグ６４と抵抗素子５４とのコンタクト抵抗の低減や、スルーホール６３形成後に導電性バリア膜６７ａを形成する際に、記録層５２が昇華するのを防止するように機能することができる。
抵抗素子５４の下部（はがれ防止膜５１の下面）は、プラグ４３と電気的に接続され、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。従って、プラグ４３は、記録層５２の下面側と電気的に接続されている。
図４に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜６１と、絶縁膜６１上の絶縁膜（層間絶縁膜）６２とが形成されている。すなわち、上部電極膜５３の上面上および抵抗素子５４（記録層５２）の側壁上を含む絶縁膜４１上に絶縁膜６１が形成され、その絶縁膜６１上に層間絶縁膜として絶縁膜６２が形成されている。絶縁膜６１の膜厚は、絶縁膜６２の膜厚（例えば数百ｎｍ）よりも薄く、例えば５〜２０ｎｍ程度とすることができる。絶縁膜６１は、例えば窒化シリコン膜からなり、絶縁膜６２は、例えば酸化シリコン膜からなる。
詳細は後述するが、絶縁膜６１は、絶縁膜６２とエッチング速度（エッチング選択比）を異ならせることができる材料膜により形成されており、絶縁膜６１と絶縁膜６２とが異なる材料により形成されていれば、より好ましい。また、絶縁膜６１の膜厚は、抵抗素子５４の上部電極膜５３の膜厚よりも薄いことが好ましい。絶縁膜６２の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。
相変化メモリ領域１０Ａにおいて、絶縁膜６１，６２にスルーホール（開口部、接続孔）６３が形成され、スルーホール６３の底部で抵抗素子５４の上部電極膜５３の少なくとも一部が露出されている。スルーホール６３内にはプラグ（コンタクト電極）６４が形成されている。プラグ６４は、スルーホール６３の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６３内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）６７ｂとからなる。タングステン膜６７ｂの代わりにアルミニウム膜などを用いることもできる。スルーホール６３およびプラグ６４は、抵抗素子５４の上部に形成されており、プラグ６４は抵抗素子５４の上部電極膜５３と電気的に接続されている。従って、プラグ６４は、層間絶縁膜である絶縁膜６２の開口部（スルーホール６３）内に形成され（埋め込まれ）、上部電極膜５３と電気的に接続された導電体部である。
なお、絶縁膜６１は、後述するように、スルーホール６３を形成する際のエッチングストッパ膜として機能する膜、すなわち、スルーホール６３を形成するために絶縁膜６２をドライエッチングする際のエッチングストッパとして機能する膜であり、スルーホール６３を形成する際に抵抗素子５４（特に上部電極膜５３）がエッチングされるのを防止するように機能する膜である。
また、後述するように、スルーホール６３形成前の段階では、上部電極膜５３の上面の全面上に絶縁膜６１が形成された状態であるが、スルーホール６３形成の際に、スルーホール６３の底部で上部電極膜５３上の絶縁膜６１が除去されるので、製造された半導体装置においては、スルーホール６３から露出した部分以外の上部電極膜５３の上面上で、絶縁膜６２の下に、絶縁膜６１が形成された状態となっている。
周辺回路領域１０Ｂにおいて、絶縁膜４１，６１，６２にスルーホール（開口部、接続孔）６５が形成され、スルーホール６５の底部で配線３７の上面が露出されている。スルーホール６５内にはプラグ（コンタクト電極）６６が形成されている。プラグ６６は、スルーホール６５の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６５内を埋め込むように形成されたタングステン膜（主導体膜）６７ｂとからなる。スルーホール６５およびプラグ６６は、配線３７と電気的に接続されている。
プラグ６４，６６が埋め込まれた絶縁膜６２上には、第２層配線としての配線（第２配線層）７２が形成されている。配線７２は、例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜７１ａと、導電性バリア膜７１ａ上のアルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）７１ｂとからなる。アルミニウム合金膜７１ｂ上に導電性バリア膜７１ａと同様の導電性バリア膜を更に形成して配線７２を構成することもできる。
相変化メモリ領域１０Ａにおいて、配線７２のうちの配線（ビット線）７２ａは、プラグ６４を介して抵抗素子５４の上部電極膜５３に電気的に接続されている。従って、相変化メモリ領域１０Ａのビット線を構成する配線７２ａは、プラグ６４、抵抗素子５４、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。
周辺回路領域１０Ｂにおいて、配線７２は、プラグ６６を介して配線３７と電気的に接続され、更にプラグ３３を介してＭＩＳＦＥＴＱＮのｎ＋型半導体領域１９ｂやＭＩＳＦＥＴＱＰのｐ＋型半導体領域１９ｃと電気的と接続されている。
絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。
このように、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。
上記のように、記録層５２（または記録層５２を含む抵抗素子５４）と、記録層５２（抵抗素子５４）に接続されたメモリセルトランジスタ（メモリセル選択用トランジスタ）としてのＭＩＳＦＥＴＱＭ１，ＱＭ２とにより、相変化メモリのメモリセルが構成されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のゲート電極１６ａは、ワード線（上記ワード線ＷＬ１〜ＷＬ４に対応）に電気的に接続されている。抵抗素子５４の上面側（上部電極膜５３）は、プラグ６４を介して上記配線７２ａからなるビット線（上記ビット線ＢＬ１〜ＢＬ４に対応）に電気的に接続されている。抵抗素子５４の下面側（記録層５２の下面側）は、プラグ４３、配線３７ａおよびプラグ３３を介して、ＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１に電気的に接続されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２は、プラグ３３を介して、ソース配線３７ｂ（ソース線）に電気的に接続されている。
なお、本実施の形態では、相変化メモリのメモリセルトランジスタ（メモリセル選択用トランジスタ）としてｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２の代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳＦＥＴなどを用いることもできる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２がより好適である。
次に、相変化メモリ（相変化メモリ領域２，１０Ａに形成された相変化メモリ）の動作について説明する。
図６および図７は、相変化メモリの動作を説明するためのグラフである。図６のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。図７のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの記録層５２の温度（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。
記憶素子（相変化メモリのメモリセル）に記憶情報‘０’を書き込む場合、すなわち相変化メモリのリセット動作（記録層５２のアモルファス化）時には、図６に示されるようなリセットパルスをビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このリセットパルスは、記録層５２を、その融点（アモルファス化温度）Ｔａ以上に熱してから急冷するような電圧パルスであり、比較的高い電圧（例えば３Ｖ程度）を比較的短い時間印加する。リセットパルス印加時は、比較的大きな電流が流れ、図７に示されるように、記録層５２の温度が記録層５２の融点（アモルファス化温度）Ｔａ以上に上昇して記録層５２が溶融またはアモルファス化し、リセットパルスの印加が終了すると、記録層５２は急冷し、記録層５２はアモルファス状態となる。リセットパルスの印加時間を短くして、与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、記録層５２は高抵抗のアモルファス状態となる。
逆に、記憶情報‘１’を書き込む場合、すなわち相変化メモリのセット動作（記録層５２の結晶化）時には、図６に示されるようなセットパルスを、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このセットパルスは、記録層５２を融点よりも低く、ガラス転移点と同じかそれよりも高い結晶化温度ＴＣより高い温度領域に保つような電圧パルスであり、リセットパルスよりも低い電圧（例えば１Ｖ程度）をリセットパルスよりも長い時間（結晶化時間以上）印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度Ｔｃ以上でかつ融点（アモルファス化温度）Ｔａ未満の温度に上昇して記録層５２が結晶化し、セットパルスの印加が終了すると、記録層５２は冷却し、結晶状態（多結晶状態）となる。結晶化に要する時間ｔ２は記録層５２を構成するカルコゲナイド材料の組成によって異なるが、例えば、約５０ｎｓである。図７に示した記録層５２（抵抗素子５４）の温度は、記録層５２自身が発するジュール熱や周囲への熱拡散などに依存する。
相変化メモリのリード動作時には、図６に示されるようなリードパルスを、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧（例えば０．３Ｖ程度）をセットパルスよりも短い時間印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度Ｔｃ以上に上昇することはないので、記録層５２の相状態は変化しない。記録層５２が結晶状態のときは、記録層５２（抵抗素子５４）は相対的に低抵抗であり、記録層５２がアモルファス状態のときは、記録層５２（抵抗素子５４）は相対的に高抵抗である。このため、リードパルスを印加したときにその記録層５２（抵抗素子５４）が接続されたＭＩＳＦＥＴ（ＱＭ１またはＱＭ２）に流れる電流は、記録層５２が結晶状態の場合は相対的に大きく、記録層５２がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ（記録層５２が結晶状態とアモルファス状態のどちらであるか）を判別することができる。
このように、リセット動作およびセット動作により記録層５２がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（記憶、格納、書き込み）することができ、記録層５２がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（記憶情報）をリード動作により読み出すことができる。従って、上記記録層５２は、相変化メモリの情報の記録層である。
図８は、カルコゲナイド材料を用いた記憶素子（記録層５２）の動作原理を模式的に示す説明図（グラフ）であり、記憶素子のＩ−Ｖ特性が示されている。図８のグラフの横軸は記憶素子（記録層５２）への印加電圧に対応し、縦軸は記憶素子（記録層５２）を流れる電流に対応する。図８では、ＩＷ１からＩＷ０の範囲内のセット電流を印加する場合に記憶情報‘１’が書き込まれ、ＩＷ０以上のリセット電流を印加する場合に記憶情報‘０’が書き込まれることを示している。図８のＩ−Ｖ特性に示されるように、書き込み情報に応じた値の電流パルスを記憶素子（記録層５２）に印加することにより、記憶素子の結晶状態が制御される。ただし、どちらの状態を‘０’、どちらの状態を‘１’としても良い。以下では、図８に従い、四通りの書き込み動作をより詳細に説明する。
図８からも分かるように、第一に、初期状態１の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。第二に、初期状態‘１’の記憶素子（記録層５２）に‘０’書き込みを行う場合、リセット電流（リセットパルス）が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さらに、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状態に相変化するので、液相時の抵抗よりも若干低いリセット（非晶質）状態の高抵抗曲線を辿って初期状態に戻る。図８で点線で示した部分は、リセットパルスは既に切れているが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。第三に、初期状態‘０’の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）を印加すると、記憶素子の端子電圧がしきい電圧Ｖｔｈを超えた時に、低抵抗状態にスイッチする。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜がゆるやかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。第四に、初期状態‘０’の記憶素子（記録層５２）に‘０’書き込みを行う場合、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。
次に、図９および上記図２を参照して、図２に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。ここで、図９は、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）の一例を示している。
まず、待機状態において、プリチャージイネーブル信号ＰＣが電源電圧Ｖｄｄ（例えば１．５Ｖ）に保持されているので、ｎ型チャネル型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）ＱＣ１ないしＱＣ４によりビット線ＢＬ１がプリチャージ電圧ＶＤＬに維持される。ここでプリチャージ電圧ＶＤＬは、Ｖｄｄよりもトランジスタのしきい電圧だけ降下した値で、例えば１．０Ｖである。また、共通ビット線Ｉ／Ｏも、プリチャージ電圧ＶＤＬにプリチャージされている。
読み出し動作が始まると、電源電圧Ｖｄｄとなっているプリチャージイネーブル信号ＰＣが接地電位ＧＮＤに駆動され、接地電位ＧＮＤ（Ｖｓｓに対応）となっているビット選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５Ｖ以上）に駆動されることにより、トランジスタ（ＭＩＳＦＥＴ）ＱＤ１が導通する。この時、ビット線ＢＬ１はプリチャージ電圧ＶＤＬに保持されるが、ソース線ＣＳＬはソース電圧ＶＳＬ（例えば０Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＤＬは、プリチャージ電圧ＶＤＬがソース電圧ＶＳＬよりも高く、その差は、抵抗Ｒの端子電圧が図８に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。
次に、接地電位ＧＮＤとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおけるトランジスタ（ＭＩＳＦＥＴ）ＱＭｐ（ｐ＝1、２、…、ｍ）が導通する。この時、記憶素子Ｒに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、ビット線ＢＬ１が、記憶素子Ｒの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。図９では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、記憶情報に応じた信号電圧が発生される。非選択メモリセルＭＣ１２〜ＭＣ１ｍでは記憶素子Ｒの電位差が０なので、非選択ビット線ＢＬ２ないしＢＬ４はプリチャージ電圧ＶＤＬに保持される。すなわち、ワード線ＷＬ１とビット線ＢＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。
なお、待機状態において、メモリアレイのビット線やソース線をフローティングとすると、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定であるビット線の容量が共通ビット線から充電されてしまう。このため、図９ではワード線ＷＬ１に応じてビット選択線ＹＳ１も立ち下げ、さらに接地電位ＧＮＤとなっているプリチャージイネーブル信号ＰＣを電源電圧Ｖｄｄに駆動することにより、ビット線およびソース線をプリチャージ電位ＶＤＬに駆動して待機状態としている。また、昇圧電位ＶＤＨは、電源電圧Ｖｄｄとｎチャネル型ＭＩＳトランジスタのしきい電圧ＶＴＮを用いて、ＶＤＨ＞Ｖｄｄ＋ＶＴＮの関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本発明では、ワード線とビット選択線を昇圧電位ＶＤＨに駆動してｎチャネル型ＭＩＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、プリチャージ電圧ＶＤＬをソース電圧ＶＳＬより高く設定することにより、選択ソース線を選択メモリセル中のトランジスタ（ＭＩＳＦＥＴ）ＱＭｍのソースとし、記憶素子Ｒの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図８に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。
尚、図９は、ソース線ＣＳＬを駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＣＳＬを駆動してもよい。この場合には、最初はワード線ＷＬ１が駆動されて選択トランジスタＱＭ１が導通するため、記憶素子Ｒの端子電圧は０Ｖに確保される。その後、ソース線ＣＳＬを駆動すると、記憶素子Ｒの端子電圧は０Ｖから大きくなるが、その値はソース線ＣＳＬの駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。
以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線上のメモリセルは、それらのワード線電圧が接地電位ＧＮＤに固定されているので選択されることはない。また、他のビット線とソース線は同じ電位ＶＤＬなので、残りのメモリセルも非選択セルの状態に維持される。
以上の説明では、待機状態のワード線を接地電位ＧＮＤとし、選択状態のソース線をソース電圧ＶＳＬとしている。これらの電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ワード線が非選択のメモリセル、例えばメモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１のトランジスタ（ＭＩＳＦＥＴ）ＱＭが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電位ＧＮＤとし、ソース電圧ＶＳＬを正の電圧とすることにより、トランジスタＱＭのしきい値電圧を低くできる。場合によっては、選択されたソース線を接地電位０Ｖとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタＱＭのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のソース線の電圧が、外部から印加される接地電位ＧＮＤであるため安定させ易い。トランジスタＱＭのしきい値電圧を十分高くすれば、選択時のソース線と待機状態のワード線を接地電位０Ｖとしても良い。その場合、外部から印加される接地電位ＧＮＤである上に、待機状態のワード線の容量が安定化容量として働くために、選択時のソース線の電圧をさらに安定なものにできる。
さらに、図１０に従い、上記図２に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図１０は、メモリセルＭＣ１１を選択する場合の動作波形である。まず、メモリセルＭＣ１１の選択動作は、読み出し動作と同じように行われる。メモリセルＭＣ１１が選択されると、書き込み電流が発生される。‘０’書き込みの場合、図８に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って、電流値が０となる。このようなリセット電流により、図６および図７に示したようなリセットパルスと同じジュール熱が発生される。反対に、‘１’書き込みの場合、図８に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、図６および図７に示したようなセットパルスと同じジュール熱が発生される。このように、書き込みパルスの印加時間と電流値は書き込み回路で制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。
次に、本実施の形態の半導体装置１の製造工程について、図面を参照して説明する。図１１〜図２２は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、上記図４に対応する領域が示されている。なお、理解を簡単にするために、図１５〜図２２では、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。
まず、図１１に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１を準備する。それから、半導体基板１１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁体からなる素子分離領域１２を形成する。素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。
次に、半導体基板１１の主面にｐ型ウエル１３ａ，１３ｂとｎ型ウエル１４を形成する。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成される。例えば半導体基板１１の一部にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどによりｐ型ウエル１３ａ，１３ｂを形成し、半導体基板１１の他の一部にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ型ウエル１４を形成することができる。
次に、例えば熱酸化法などを用いて、半導体基板１１のｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の表面に薄い酸化シリコン膜などからなるゲート絶縁膜用の絶縁膜１５を形成する。絶縁膜１５として酸窒化シリコン膜などを用いることもできる。絶縁膜１５の膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。
次に、ｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の絶縁膜１５上にゲート電極１６ａ，１６ｂ，１６ｃを形成する。例えば、絶縁膜１５上を含む半導体基板１１の主面の全面上に導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエッチング法などを用いてその多結晶シリコン膜をパターン化することにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極１６ａ，１６ｂ，１６ｃを形成することができる。ゲート電極１６ａの下に残存する絶縁膜１５がゲート絶縁膜１５ａとなり、ゲート電極１６ｂの下に残存する絶縁膜１５がゲート絶縁膜１５ｂとなり、ゲート電極１６ｃの下に残存する絶縁膜１５がゲート絶縁膜１５ｃとなる。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極１６ａ，１６ｂはｎ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成され、ゲート電極１６ｃはｐ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成される。
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａの両側の領域にｎ−型半導体領域１７ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂの両側の領域にｎ−型半導体領域１７ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃの両側の領域にｐ−型半導体領域１７ｃを形成する。
次に、ゲート電極１６ａ，１６ｂ，１６ｃの側壁上に、サイドウォール１８ａ，１８ｂ、１８ｃを形成する。サイドウォール１８ａ，１８ｂ、１８ｃは、例えば、半導体基板１１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃおよびサイドウォール１８ｃの両側の領域にｐ＋型半導体領域１９ｃを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。
これにより、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域として機能するｎ型の半導体領域２０，２１と、共通のソース領域として機能するｎ型の半導体領域２２とが、それぞれ、ｎ＋型半導体領域１９ａおよびｎ−型半導体領域１７ａにより形成される。そして、周辺回路領域１０ＢのＭＩＳＦＥＴＱＮのドレイン領域として機能するｎ型の半導体領域とソース領域として機能するｎ型の半導体領域とが、それぞれ、ｎ＋型半導体領域１９ｂおよびｎ−型半導体領域１７ｂにより形成され、ＭＩＳＦＥＴＱＰのドレイン領域として機能するｐ型の半導体領域とソース領域として機能するｐ型の半導体領域とが、それぞれ、ｐ＋型半導体領域１９ｃおよびｐ−型半導体領域１７ｃにより形成される。
次に、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面に、それぞれ金属シリサイド層２５を形成する。その後、未反応のコバルト膜（金属膜）は除去する。
このようにして、図１１の構造が得られる。ここまでの工程により、相変化メモリ領域１０Ａに、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２が形成され、周辺回路領域１０Ｂに、ｎチャネル型のＭＩＳＦＥＴＱＮとｐチャネル型のＭＩＳＦＥＴＱＰとが形成される。従って、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２と周辺回路領域１０ＢのＭＩＳＦＥＴＱＮ，ＱＰとは、同じ製造工程で形成することができる。
次に、図１２に示されるように、半導体基板１１上にゲート電極１６ａ，１６ｂ，１６ｃを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば酸化シリコン膜などからなる。絶縁膜３１を複数の絶縁膜の積層膜により形成することもできる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３１の上面を平坦化する。これにより、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとで、絶縁膜３１の上面の高さがほぼ一致する。
次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ（の表面上の金属シリサイド層２５）の一部やゲート電極１６ａ，１６ｂ，１６ｃ（の表面上の金属シリサイド層２５）の一部などが露出される。
次に、コンタクトホール３２内に、プラグ３３を形成する。この際、例えば、コンタクトホール３２の内部を含む絶縁膜３１上に導電性バリア膜３３ａをスパッタリング法などによって形成した後、タングステン膜３３ｂをＣＶＤ法などによって導電性バリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜３３ｂおよび導電性バリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３２内に残存して埋め込まれたタングステン膜３３ｂおよび導電性バリア膜３３ａからなるプラグ３３を形成することができる。
次に、図１３に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、絶縁膜３４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜３４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３４をドライエッチングすることにより、絶縁膜３４に配線溝（開口部）３５を形成する。配線溝３５の底部では、プラグ３３の上面が露出される。なお、配線溝３５のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）上に形成されたプラグ３３を露出する配線溝３５、すなわち開口部３５ａは、溝状のパターンではなく、そこから露出するプラグ３３の平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成するができる。また、本実施の形態では、開口部３５ａを他の配線溝３５と同時に形成しているが、開口部３５ａ形成用のフォトレジストパターンと他の配線溝３５形成用のフォトレジストパターンとを別に用いることで、開口部３５ａと他の配線溝３５とを異なる工程で形成することもできる。
次に、配線溝３５内に配線３７を形成する。この際、例えば、配線溝３５の内部（底部および側壁上）を含む絶縁膜３４上に導電性バリア膜３６ａをスパッタリング法などにより形成した後、タングステン膜などからなる主導体膜３６ｂをＣＶＤ法などによって導電性バリア膜３６ａ上に配線溝３５を埋めるように形成し、絶縁膜３４上の不要な主導体膜３６ｂおよび導電性バリア膜３６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝３５内に残存して埋め込まれた主導体膜３６ｂおよび導電性バリア膜３６ａからなる配線３７を形成することができる。
配線３７のうち、相変化メモリ領域１０Ａの開口部３５ａ内に形成された配線３７ａは、プラグ３３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）に電気的に接続される。配線３７ａは、半導体基板１１上に形成された半導体素子間を接続するように絶縁膜３１上に延在しているのではなく、プラグ４３とプラグ３３とを電気的に接続するために絶縁膜３１上に局所的に存在してプラグ４３とプラグ３３との間に介在している。このため、配線３７ａは、配線ではなく、接続用導体部（コンタクト電極）とみなすこともできる。また、相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続されたソース配線３７ｂが、配線３７により形成される。
配線３７は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。
次に、図１４に示されるように、配線３７が埋め込まれた絶縁膜３４上に、絶縁膜（層間絶縁膜）４１を形成する。
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１をドライエッチングすることにより、絶縁膜４１にスルーホール（開口部、接続孔）４２を形成する。スルーホール４２は、相変化メモリ領域１０Ａに形成され、スルーホール４２の底部では、上記配線３７ａの上面が露出される。
次に、スルーホール４２内に、プラグ４３を形成する。この際、例えば、スルーホール４２の内部を含む絶縁膜４１上に導電性バリア膜４３ａをスパッタリング法などによって形成した後、タングステン膜４３ｂをＣＶＤ法などによって導電性バリア膜４３ａ上にスルーホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜４３ｂおよび導電性バリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール４２内に残存して埋め込まれたタングステン膜４３ｂおよび導電性バリア膜４３ａからなるプラグ４３を形成することができる。このように、プラグ４３は、絶縁膜４１に形成された開口部（スルーホール４２）に導電体材料を充填して形成される。
本実施の形態では、タングステン膜４３ｂを用いてスルーホール４２内を埋め込んでプラグ４３を形成したが、ＣＭＰ処理したときのプラグ４３の上面の平坦性が高くなるような金属（ＣＭＰ平坦性のよい金属）の膜をタングステン膜４３ｂの代わりに用いることもできる。例えば、上記ＣＭＰ平坦性のよい金属として、結晶粒径の小さいモリブデン（Ｍｏ）膜をタングステン膜４３ｂの代わりに用いることができる。上記ＣＭＰ平坦性のよい金属には、プラグ４３の上面の凹凸により生じる電界集中による記録層５２の局所的な相変化を抑える効果がある。その結果、メモリセル素子の電気特性の均一性、書き換え回数信頼性および耐高温動作特性をより向上させることができる。
次に、図１５に示されるように、プラグ４３が埋め込まれた絶縁膜４１上に、はがれ防止膜５１、記録層５２および上部電極膜５３を順に形成（堆積）する。なお、上記のように、図１５〜図２２では、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。はがれ防止膜５１の膜厚（堆積膜厚）は、例えば０．５〜５ｎｍ程度、記録層５２の膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度、上部電極膜５３の膜厚（堆積膜厚）は、例えば５０〜２００ｎｍ程度である。
次に、図１６に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、はがれ防止膜５１、記録層５２および上部電極膜５３からなる積層膜をパターニングする。これにより、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成される。はがれ防止膜５１を、上部電極膜５３および記録層５２をドライエッチングする際のエッチングストッパ膜として用いることもできる。
次に、図１７に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜（エッチングストッパ膜）６１を形成する。このため、抵抗素子５４の上面および側壁（側面）上を含む絶縁膜４１上に絶縁膜６１が形成される。これにより、上部電極膜５３の上面上と、記録層５２の側壁（側面）上には、絶縁膜６１が形成されている状態となる。
絶縁膜６１としては、記録層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。絶縁膜６１として窒化シリコン膜を用いれば、例えばプラズマＣＶＤ法などを用いて記録層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１の成膜時の記録層５２の昇華を防止できる。
次に、図１８に示されるように、絶縁膜６１上に層間絶縁膜としての絶縁膜（層間絶縁膜）６２を形成する。従って、絶縁膜６２は、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターン（抵抗素子５４）を覆うように、絶縁膜６１上に形成される。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。それから、絶縁膜６２上に、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ１を形成する。
次に、図１９に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして、絶縁膜６２をドライエッチング（第１のドライエッチング）することにより、絶縁膜６２にスルーホール（開口部、接続孔）６３を形成する。この絶縁膜６２のドライエッチング（第１のドライエッチング）の際には、絶縁膜６１（窒化シリコン）よりも絶縁膜６２（酸化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６２のエッチング速度（エッチレート）が絶縁膜６１のエッチング速度よりも大きくなる条件）でドライエッチングを行い、絶縁膜６１をエッチングストッパ膜として機能させる。このドライエッチングは、例えば酸化シリコンからなる絶縁膜６２はエッチングされるが、エッチングストッパとしての絶縁膜６１はエッチングされない、例えば選択比１０以上のエッチング方法を用いる。この段階では、スルーホール６３の底部では、絶縁膜６１が露出するが、絶縁膜６１がエッチングストッパとして機能するので、スルーホール６３の底部で絶縁膜６１が露出した状態でエッチングが停止し、抵抗素子５４の上部電極膜５３は露出しない。
それから、図２０に示されるように、絶縁膜６２（酸化シリコン）よりも絶縁膜６１（窒化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６１のエッチング速度（エッチレート）が絶縁膜６２のエッチング速度よりも大きくなる条件）でドライエッチング（第２のドライエッチング）を行い、スルーホール６３の底部で露出する絶縁膜６１をドライエッチングして除去する。これにより、スルーホール６３の底部では、抵抗素子５４の上部電極膜５３の少なくとも一部が露出される。第２のドライエッチングは、異方性のドライエッチングにより行うことが好ましい。その後、フォトレジストパターンＲＰ１は除去する。
上記第１のドライエッチング（絶縁膜６２のドライエッチング）は、例えばＣ４Ｆ８ガス、Ｏ２ガスおよびＡｒガスの混合ガスをエッチングガスとして用いて行うことができ、上記第２のドライエッチング（絶縁膜６１のドライエッチング）は、例えばＣＦ４ガス、ＣＨＦ３ガスおよびＡｒガスの混合ガスをエッチングガスとして用いて行うことができる。
絶縁膜６１をエッチングストッパ膜とした絶縁膜６２のドライエッチング（第１のドライエッチング）と、その後のスルーホール６３の底部での絶縁膜６１のドライエッチング（第２のドライエッチング）とは、別々の工程により行うこともできるが、同じエッチング装置内に半導体基板１１を配置してエッチングに用いるガスの種類や流量などを変えることで、連続的に行うことも可能である。上記第１のドライエッチングと上記第２のドライエッチングとを連続的に行えば、半導体装置の製造工程数を低減でき、半導体装置の製造時間も短縮できる。
なお、スルーホール６３形成前の段階では、上部電極膜５３の上面の全面上に絶縁膜６１が形成された状態であるが、スルーホール６３形成の際に、スルーホール６３の底部で上部電極膜５３上の絶縁膜６１が除去されるので、スルーホール６３およびプラグ６４形成後（半導体装置の製造後）には、スルーホール６３から露出した部分以外の上部電極膜５３の上面上で、絶縁膜６２の下に、絶縁膜６１が形成された状態となる。
次に、図２１に示されるように、フォトリソグラフィ法を用いて絶縁膜６２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６２，６１，４１をドライエッチングすることにより、絶縁膜６２，６１，４１にスルーホール（開口部、接続孔）６５を形成する。スルーホール６５は、周辺回路領域１０Ｂに形成され、その底部で配線３７の上面が露出される。その後、フォトレジストパターンは除去する。なお、先にスルーホール６５を形成してから、上記スルーホール６３を形成することもできる。また、スルーホール６３とスルーホール６５とは、異なる工程で形成することが好ましいが、同じ工程で形成することも可能である。
次に、スルーホール６３，６５内に、プラグ６４，６６を形成する。この際、例えば、スルーホール６３，６５の内部を含む絶縁膜６２上に導電性バリア膜６７ａをスパッタリング法などによって形成した後、タングステン膜６７ｂをＣＶＤ法などによって導電性バリア膜６７ａ上にスルーホール６３，６５を埋めるように形成し、絶縁膜６２上の不要なタングステン膜６７ｂおよび導電性バリア膜６７ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、スルーホール６３内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６４と、スルーホール６５内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６６とを形成することができる。タングステン膜６７ｂの代わりに、アルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）などを用いることもできる。このように、プラグ６４，６６は、絶縁膜に形成された開口部（スルーホール６３，６５）に導電体材料を充填して形成される。
本実施の形態では、スルーホール６３，６５を形成した後、同じ工程でプラグ６４，６６を形成しており、これにより、製造工程数を低減することができる。他の形態として、スルーホール６３またはスルーホール６５の一方を形成してからそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の一方）を形成し、その後、スルーホール６３またはスルーホール６５の他方を形成してそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の他方）を形成することもできる。
次に、図２２に示されるように、プラグ６４，６６が埋め込まれた絶縁膜６２上に、第２層配線として配線７２を形成する。例えば、プラグ６４，６６が埋め込まれた絶縁膜６２上に、導電性バリア膜７１ａとアルミニウム膜またはアルミニウム合金膜７１ｂとをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線７２を形成することができる。配線７２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線または銅配線（埋込銅配線）などとすることもできる。
その後、絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。そして、４００℃〜４５０℃程度の水素アニールが行われた後に、半導体装置（半導体メモリ装置）が完成する。
次に、本実施の形態の効果について、より詳細に説明する。
相変化メモリの記録層（５２）の材料として用いられるカルコゲナイドは、例えば酸化シリコンのような層間絶縁膜との接着性が低く、記録層（５２）上に成膜される上部電極膜（５３）に起因する応力によって、剥離しやすくなる。このため、記録層（５２）上に成膜される上部電極膜（５３）は、上記のような剥離を防止するために薄膜化（例えば膜厚５０ｎｍ程度に薄膜化）することが好ましい。これにより、上部電極膜（５３）に起因する記録層（５２）への応力を低減でき、記録層（５２）が剥離しにくくなり、相変化メモリを有する半導体装置の信頼性を向上できる。しかしながら、上部電極膜（５３）を薄くすると、上部電極膜（５３）に接続するプラグ（６４）用のスルーホール（６３）を開口する際に、上部電極膜（５３）および記録層（５２）に問題が生じる可能性がある。
第１の問題は、上部電極膜（５３）の上部にスルーホール（６３）を形成するためのエッチングの際の上部電極膜（５３）のオーバーエッチングである。上部電極膜（５３）のオーバーエッチングに起因したダメージは、相変化メモリに固有の問題の一つである。この第１の問題について、第１の比較例を参照して説明する。図２３〜図２５は、第１の比較例の半導体装置の製造工程中の要部断面図であり、抵抗素子１５４近傍領域が示されている。
第１の比較例では、図２３に示されるように、本実施の形態とほぼ同様に、プラグ４３が埋め込まれた絶縁膜４１上に、はがれ防止膜１５１、カルコゲナイドからなる記録層１５２および上部電極膜１５３の積層パターンからなる抵抗素子１５４が形成されているが、本実施の形態とは異なり、絶縁膜６１のようなエッチングストッパ膜は形成されておらず、絶縁膜４１上に抵抗素子１５４を覆うように層間絶縁膜１６２が酸化シリコンの単体膜により形成されている。なお、はがれ防止膜１５１、記録層１５２、上部電極膜１５３および抵抗素子１５４は、それぞれ、本実施の形態のはがれ防止膜５１、記録層５２、上部電極膜５３および抵抗素子５４に対応するものであり、図２３は、上記図１８に対応する工程段階の要部断面図である。それから、図２４に示されるように、層間絶縁膜１６２をドライエッチングして抵抗素子１５４の上部電極膜１５３を露出するスルーホール１６３（本実施の形態のスルーホール６３に対応するもの）を形成する。その後、図２５に示されるように、スルーホール１６３内に、抵抗素子１５４の上部電極膜１５３に接続するプラグ１６４（本実施の形態のプラグ６４に対応するもの）を形成する。
上記のように、カルコゲナイドの記録層１５２が剥がれやすい性質を持ち、剥がれ防止のために上部電極膜１５３による応力を抑える必要があるため、相変化メモリのメモリセルの上部電極膜１５３の膜厚は薄くすることが好ましい。相変化メモリの上部電極膜１５３に用いられる金属は、例えばタングステンであり、その膜厚は例えば５０ｎｍとなる。一方、メモリセル（抵抗素子１５４）を被覆する層間絶縁膜１６２には、例えば酸化シリコンが用いられ、その膜厚は例えば５００ｎｍである。通常、タングステンに対する酸化シリコンのドライエッチングの選択比はおよそ１０であり、スルーホール１６３を開孔するために層間絶縁膜１６２（酸化シリコン）をドライエッチングする際、オーバーエッチングを行うと、タングステンの上部電極膜１５３がエッチングされる。例えば、１５０％オーバーエッチングでタングステンの上部電極膜１５３の削れ量（エッチング量）は２５ｎｍ程度となる。図２４および図２５には、スルーホール１６３形成のためのドライエッチング工程で上部電極膜１５３がオーバーエッチングされて、スルーホール１６３の底部で上部電極膜１５３が部分的に薄膜化した状態が示されている。
図２４および図２５に示されるように、オーバーエッチングによる上部電極膜１５３の薄膜化した部分は、抵抗値が増大するため、抵抗素子１５４の抵抗値のばらつきの原因となる。また、上部電極膜１５３の薄膜化した部分は、ドライエッチング時のエッチングダメージや、プラグ１６４用の導電体膜の成膜時の熱負荷ダメージを受けやすくなり、その直下の領域の記録層１５２の特性（カルコゲナイド特性）が変化しやすくなり、相変化メモリの電気特性の信頼性劣化の原因となる。電気特性の信頼性劣化が起こる理由は、相変化メモリに用いられるカルコゲナイド材料の結晶化温度がおよそ４００℃、融点がおよそ６２５℃と、従来のメモリ技術に用いられる材料よりも低いことに起因している。
スルーホール１６３形成の際の層間絶縁膜１６２のオーバーエッチング量を更に増やした場合、例えば、２００％オーバーエッチングした場合の、上記図２５に対応する他の比較例の半導体装置の要部断面図が図２６に示されている。２００％オーバーエッチングした場合には、図２６に示されるように、タングステンの上部電極膜１５３は貫通されることとなり、スルーホール１６３の底部でカルコゲナイドの記録層１５２が露出される。これは、相変化メモリを有する半導体装置の歩留まりの低下および電気特性の信頼性劣化の原因となる。
スルーホール１６３形成の際に上部電極膜１５３がエッチングされてしまうのを防止するために、層間絶縁膜１６２のオーバーエッチング量を少なくすることも考えられるが、この場合、スルーホール１６３が上部電極膜１５３まで到達しない可能性が生じ、プラグ１６４と上部電極膜１５３との電気的接続の信頼性が低下する可能性がある。これは半導体装置の製造歩留まりを低下させる。
第２の問題は、上部電極膜上にプラグ形成用のスルーホールを形成する際に、目外れ（合わせずれ）が生じると、スルーホールの側面から記録層（相変化膜）の側壁が露出し、そこから記録層が部分的に昇華してしまう問題であり、これも、相変化メモリに固有の問題の一つである。この第２の問題について、第２の比較例を参照して説明する。図２７および図２８は、第２の比較例の半導体装置の製造工程中の要部断面図であり、上記第１の比較例の図２４および図２５に対応する領域が示されている。
第１の比較例の図２３と同様の構造が得られた後、図２７に示されるように、層間絶縁膜１６２をドライエッチングしてスルーホール１６３を形成する。この際、目外れ（合わせずれ）が生じると、図２７に示されるように、スルーホール１６３の側面から記録層１５２の側壁が露出する。
それから、図２８に示されるように、スルーホール１６３内に、プラグ１６４を形成する。プラグ１６４は、導電性バリア膜１６７ａ（本実施の形態の導電性バリア膜６７ａに対応するもの）およびタングステン膜１６７ｂ（本実施の形態のタングステン膜６７ｂに対応するもの）からなるが、導電性バリア膜１６７ａの成膜工程の温度履歴で記録層１５２がダメージを受ける可能性がある。記録層１５２は、真空における昇華温度が例えば約４００℃と比較的低く、昇華しやすい性質を持っている。一方、導電性バリア膜１６７ａの成膜温度は、例えば約５００℃以上と、記録層１５２の昇華温度よりも高い。このため、スルーホール１６３の形成後、導電性バリア膜１６７ａの成膜前または成膜中に、側壁が露出した記録層１５２が部分的に昇華してしまう可能性がある。記録層１５２が部分的に昇華すると、図２８に示されるように、記録層１５２が部分的に消失して存在しない空隙１７０が発生してしまう。これは、オープンビット不良、あるいは抵抗素子１５４の抵抗値のばらつきの原因となり、相変化メモリを有する半導体装置の製造歩留まりや信頼性を低下させる可能性がある。
また、記録層１５２の昇華が生じると、スルーホール１６３の下部近傍に異物が生成され、この異物は、相変化メモリの抵抗素子１５４に対して寄生抵抗として作用する。この寄生抵抗により、相変化メモリの特性劣化、信頼性劣化および歩留まり劣化が起こる可能性がある。
図２９〜図３１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、抵抗素子５４近傍領域が示されている。図２９は、上記図１８と同じ工程段階に対応し、図３０は、上記図２０と同じ工程段階に対応し、図３１は、上記図２１またはそれ以降の工程段階に対応する。
本実施の形態では、図２９に示されるように、抵抗素子５４の上部電極膜５３の上面上にエッチングストッパ膜として機能する絶縁膜６１が形成されている。このため、図３０に示されるスルーホール６３の形成工程では、上記図１９および図２０を参照して説明したように、最初に絶縁膜（層間絶縁膜）６２がエッチングされやすい条件でドライエッチングを行い絶縁膜６１をエッチングストッパ膜として機能させ、その後、絶縁膜６１がエッチングされやすい条件で絶縁膜６１をエッチングしてスルーホール６３の底部で上部電極膜５３を露出させている。これにより、図３０に示されるように、上部電極膜５３の少なくとも一部を露出するスルーホール６３を形成することができ、スルーホール６３の底部で上部電極膜５３が過剰にエッチング（オーバーエッチング）されるのを防止できる。その後、図３１に示されるように、スルーホール６３内にプラグ６４が形成される。これにより、スルーホール６３の底部で上部電極膜５３が部分的に薄膜化するのを抑制または防止でき、上記図２３〜図２６の第１の比較例を参照して説明したような第１の問題を改善または解決することができる。すなわち、本実施の形態では、エッチングストッパ膜としての絶縁膜６１を用いているため、上部電極膜５３のオーバーエッチングを防止し、スルーホール６３形成のためのドライエッチング時のエッチングダメージや、プラグ６４用の導電体膜（導電性バリア膜６７ａやタングステン膜６７ｂ）成膜時の熱負荷ダメージを抑えて、プラグ６４の直下の領域の記録層５２の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることができる。
また、本実施の形態では、抵抗素子５４の側壁上にも絶縁膜６１を形成したので、記録層５２の側壁上にも絶縁膜６１が形成された状態となっており、この記録層５２の側壁上の絶縁膜６１が保護膜として機能することで、スルーホール６３に目外れが生じたときの問題（上記第２の問題）を改善または解決している。
図３２〜図３４は、本実施の形態において、スルーホール６３に目外れが生じたときの半導体装置の製造工程中の要部断面図であり、抵抗素子５４近傍領域が示されている。図３２は、上記図１９と同じ工程段階に対応し、図３３は、上記図２０と同じ工程段階に対応し、図３４は、上記図２１またはそれ以降の工程段階に対応する。
図２９の構造が得られた後、スルーホール６３を形成する際に、スルーホール６３に目外れが生じた場合、上記図１９を参照して説明した第１のドライエッチングの段階では、図３２に示されるように、絶縁膜６１がエッチングストッパ膜として機能し、上部電極膜５３上と抵抗素子５４（記録層５２）の側壁上に絶縁膜６１が残存する。それから、上記図２０を参照して説明した第２のドライエッチングの段階では、図３３に示されるように、上電極膜５３上の絶縁膜６１が除去されてスルーホール６３から上部電極膜５３の少なくとも一部が露出するが、第２のドライエッチングを異方性のドライエッチングにより行うことで、抵抗素子５４の側壁上、特に記録層５２の側壁上には絶縁膜６１が残存する。このため、図３３に示されるように、スルーホール６３に目外れが生じたとしても、スルーホール６３で記録層５２が露出するのを防止できる。
その後、図３４に示されるように、スルーホール６３内にプラグ６４を形成する。プラグ６４形成のための導電性バリア膜６７ａの成膜工程で、たとえ記録層５２の温度が高温となったとしても、記録層５２は露出した状態とはなっておらず、記録層５２の側壁上に絶縁膜６１が存在して保護膜として機能するので、記録層５２が昇華するのを防止できる。これにより、上記図２７および図２８の第２の比較例を参照して説明したような第２の問題を改善または解決することができる。このように、本実施の形態では、スルーホール６３の目外れ（合わせズレ）を生じたとしても、記録層５２の側壁が絶縁膜６１によって保護された構造となっている。記録層５２を構成する材料の昇華温度は低く、プラグ６４用の導電体膜（導電性バリア膜６７ａ）の成膜時の熱履歴により昇華しやすい特性を有しているが、絶縁膜６１が記録層５２の側壁を保護しているので、記録層５２の昇華を抑制または防止して、高集積かつ歩留まり良好な相変化メモリを製造することが可能である。
このように、本実施の形態は、上部電極膜５３の上面上と記録層５２の側壁上にエッチングストッパ膜または保護膜としての絶縁膜６１を有する構造を備えている。これにより、相変化メモリを有する半導体装置の製造歩留まりや信頼性を向上させることができる。また、駆動電圧のばらつき低減や書き換え可能回数の向上が可能になるなど、半導体装置の性能を向上させることができる。
また、本実施の形態では、上部電極膜５３上と記録層５２の側壁上に保護膜（絶縁膜６１）を同一の製造プロセスで成膜している。上部電極膜上の保護膜（エッチングストッパ膜）と記録層５２の側壁上の保護膜を別の製造プロセスで成膜する構造と比較して、製造コストが下がり、安価な半導体装置を製造することが可能となる。
また、本実施の形態では、上記のように記録層５２の昇華を防止できるので、スルーホール６３形成時に、スルーホール６３の下部近傍に異物が形成されず、また、たとえ異物が形成されたとしても洗浄で容易に除去できる。記録層５２が絶縁膜６１で保護されているので、スルーホール６３内の異物の除去は容易である。スルーホール６３の下部近傍の異物発生を防いでいるので、異物の寄生抵抗に起因した相変化メモリの特性劣化、信頼性劣化および歩留まり劣化を防止することができる。
また、本実施の形態では、絶縁膜６１をエッチングストッパ膜として機能させるので、上部電極膜５３上の領域において、絶縁膜６１の膜厚は、絶縁膜６２の膜厚よりも薄いことが好ましく、絶縁膜６１の膜厚が上部電極膜５３よりも薄ければ、より好ましい。絶縁膜６１の膜厚が厚すぎる場合、スルーホール６３の底部で上部電極膜５３を確実に露出させるために絶縁膜６１を若干オーバーエッチング気味にドライエッチングすると、上部電極膜５３のエッチング量が増加してしまう可能性がある。絶縁膜６１の膜厚を、絶縁膜６２の膜厚よりも薄くし、より好ましくは上部電極膜５３よりも薄くすることで、スルーホール６３の底部で上部電極膜５３を確実に露出させるために絶縁膜６１を若干オーバーエッチング気味にドライエッチングするとしても、オーバーエッチング量は少なくてよいので、上部電極膜５３のエッチング量を低減でき、スルーホール６３の底部で上部電極膜５３が部分的に薄膜化するのをより的確に防止できる。
また、本実施の形態では、絶縁膜６１をエッチングストッパ膜として用いるので、絶縁膜６１は、その上に形成される層間絶縁膜としての絶縁膜６２と、エッチング速度（エッチレート）を異ならせることができる材料を用いる。すなわち、絶縁膜６１は、その上に形成される層間絶縁膜（絶縁膜６２）とのエッチング選択比が大きい絶縁膜を用いる。このため、絶縁膜６１は、層間絶縁膜としての絶縁膜６２と、異なる材料により形成される。絶縁膜６２は、層間絶縁膜として機能するので、例えば酸化シリコン膜などにより形成することができる。絶縁膜６１は、絶縁膜６２とは異なる材料により形成することができ、窒化シリコン膜であれば、より好ましい。これにより、絶縁膜６１と、その上に形成される層間絶縁膜としての絶縁膜６２とのエッチング選択比を大きくすることができる。また、絶縁膜６１は、記録層５２の側面が露出した状態で成膜するので、絶縁膜６１の成膜温度が記録層５２の昇華温度よりも高いと、記録層５２の昇華が生じる可能性があるが、絶縁膜６１を窒化シリコン膜により形成すれば、絶縁膜６１を成膜温度を比較的低くすることができ、記録層５２が昇華しない温度（例えば４００℃以下）で成膜することが可能となる。これにより、絶縁膜６１の成膜時の記録層５２の昇華を防止でき、相変化メモリを有する半導体装置の信頼性をより向上することができる。
（実施の形態２）
上記実施の形態１では、上部電極膜５３および記録層５２をパターニングして抵抗素子５４を形成した後で、抵抗素子５４を覆うように、エッチングストッパ膜としての絶縁膜６１を形成していた。本実施の形態では、記録層５２および上部電極膜５３をパターニングする前に、エッチングストッパ膜としての絶縁膜６１ａを形成する。
図３５〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１５に続く半導体装置の製造工程中における要部断面図を示している。図１５までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１５に続く製造工程について説明する。なお、理解を簡単にするために、図３５〜図４０では、上記実施の形態１の図１５〜図２２と同様、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。
上記実施の形態１と同様にして図１５に示される構造が形成された後、図３５に示されるように、はがれ防止膜５１、記録層５２および上部電極膜５３の積層膜上に、すなわち上部電極膜５３上に、絶縁膜（エッチングストッパ膜）６１ａを形成する。絶縁膜６１ａは、上記実施の形態１の絶縁膜６１と同様の材料（例えば窒化シリコン膜）からなり、同様の手法で形成でき、その膜厚も絶縁膜６１と同様(例えば５〜２０ｎｍ）である。
次に、絶縁膜６１ａ上に、例えば酸化シリコンからなるハードマスク用の絶縁膜８０を形成する。
次に、図３６に示されるように、フォトリソグラフィ法を用いて絶縁膜８０上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜８０をドライエッチングして加工（パターニング）し、このフォトレジストパターンを除去する。それから、パターニングされた絶縁膜８０をハードマスク（エッチングマスク）として、上部電極膜５３、記録層５２およびはがれ防止膜５１をドライエッチングして加工（パターニング）する。これにより、パターニングされた絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜（積層パターン）が形成される。上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成されるが、上部電極膜５３の上面（の全面）上に絶縁膜６１ａが形成され、その絶縁膜６１ａ上に絶縁膜８０が形成された状態となっている。なお、本実施の形態では、ハードマスクとしての絶縁膜８０を用いて抵抗素子５４を加工したが、絶縁膜８０の形成を省略し、フォトレジストパターンのみを用いて抵抗素子５４を加工してもよい。
次に、図３７に示されるように、絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンを覆うように、絶縁膜４１上に絶縁膜６２を形成する。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。それから、絶縁膜６２上に、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ１を形成する。
次に、図３８に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして、絶縁膜６２および絶縁膜８０をドライエッチング（第１のドライエッチング）することにより、絶縁膜６２，８０にスルーホール６３を形成する。上記実施の形態１の第１のドライエッチングと同様に、この絶縁膜６２，８０のドライエッチング（第１のドライエッチング）の際には、絶縁膜６１ａ（窒化シリコン）よりも絶縁膜６２，８０（酸化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６２，８０のエッチング速度が絶縁膜６１ａのエッチング速度よりも大きくなる条件）でドライエッチングを行い、絶縁膜６１ａをエッチングストッパとして機能させる。この段階では、スルーホール６３の底部では、絶縁膜６１ａが露出するが、絶縁膜６１ａがエッチングストッパとして機能するので、スルーホール６３の底部で絶縁膜６１ａが露出した状態でエッチングが停止し、抵抗素子５４の上部電極膜５３は露出しない。なお、本実施の形態では、絶縁膜６２と絶縁膜８０とを合わせたものが、上記実施の形態１の絶縁膜６２に相当することになる。
それから、上記実施の形態１の第２のドライエッチングと同様に、図３９に示されるように、絶縁膜６２，８０（酸化シリコン）よりも絶縁膜６１ａ（窒化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６１ａのエッチング速度が絶縁膜６２，８０のエッチング速度よりも大きくなる条件）でドライエッチング（第２のドライエッチング）を行い、スルーホール６３の底部で露出する絶縁膜６１ａをドライエッチングして除去する。これにより、スルーホール６３の底部では、抵抗素子５４の上部電極膜５３が露出される。その後、フォトレジストパターンＲＰ１は除去する。
なお、スルーホール６３形成前の段階では、上部電極膜５３の上面の全面上に絶縁膜６１ａが形成された状態であるが、スルーホール６３形成の際に、スルーホール６３の底部で上部電極膜５３上の絶縁膜６１ａが除去されるので、スルーホール６３およびプラグ６４形成後（半導体装置の製造後）には、スルーホール６３から露出した部分以外の上部電極膜５３の上面上で、絶縁膜６２の下（下方）に、絶縁膜６１ａが形成された状態となる。
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図４０に示されるように、絶縁膜６２，４１にスルーホール６５を形成し、スルーホール６３，６５内にプラグ６４，６６を形成し、プラグ６４，６６が埋め込まれた絶縁膜６２上に配線７２を形成する。
本実施の形態では、抵抗素子５４の上部電極膜５３の上面上にエッチングストッパ膜としての絶縁膜６１ａが形成されている。このため、上記実施の形態１と同様に、スルーホール６３の底部で上部電極膜５３が部分的に薄膜化するのを抑制または防止でき、上記図２３〜図２６の第１の比較例を参照して説明したような第１の問題を改善または解決することができる。すなわち、本実施の形態では、エッチングストッパ膜としての絶縁膜６１ａを用いているため、上部電極膜５３のオーバーエッチングを防止し、スルーホール６３形成のためのドライエッチング時のエッチングダメージや、プラグ６４用の導電体膜（導電性バリア膜６７ａやタングステン膜６７ｂ）成膜時の熱負荷ダメージを抑えて、プラグ６４の直下の領域の記録層５２の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることができる。
このように、本実施の形態は、上部電極膜５３の上面上にエッチングストッパ膜としての絶縁膜６１ａを有する構造を備えている。これにより、相変化メモリを有する半導体装置の製造歩留まりや信頼性を向上させることができる。また、駆動電圧のばらつき低減や書き換え可能回数の向上が可能になるなど、半導体装置の性能を向上させることができる。
（実施の形態３）
上記実施の形態１，２では、抵抗素子５４がビット間で分離されていたが、本実施の形態は、抵抗素子５４がビット間で連続した相変化メモリセル構造を有している。
図４１および図４２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態２の図３５に続く半導体装置の製造工程中における要部断面図を示している。図３５までの製造工程は上記実施の形態２と同様であるので、ここではその説明は省略し、図３５に続く製造工程について説明する。なお、理解を簡単にするために、図４１および図４２では、上記実施の形態１の図１５〜図２２と同様、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。
上記実施の形態２と同様にして図３５に示される構造が形成された後、図４１に示されるように、フォトリソグラフィ法を用いて絶縁膜８０上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜８０をドライエッチングして加工（パターニング）し、このフォトレジストパターンを除去する。それから、パターニングされた絶縁膜８０をハードマスク（エッチングマスク）として、上部電極膜５３、記録層５２およびはがれ防止膜５１をドライエッチングして加工（パターニング）する。これにより、パターニングされた絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜（積層パターン）が形成される。上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成されるが、上部電極膜５３の上面（の全面）上に絶縁膜６１ａが形成され、その絶縁膜６１ａ上に絶縁膜８０が形成された状態となっている。
本実施の形態では、抵抗素子５４は、上記実施の形態１の図４に示されている配線（ビット線）７２ａの方向にストライプ状に加工されている。また、本実施の形態では、抵抗素子５４をビット線方向が長手方向となる直線形状としたが、例えば非直線形状のレイアウトとしても良いことはいうまでもない。
その後の製造工程は、上記実施の形態２とほぼ同様である。すなわち、図４２に示されるように、上記実施の形態１，２と同様にして、絶縁膜６２を形成し、絶縁膜６２，８０をドライエッチング（第１のドライエッチング）して絶縁膜６１ａをエッチングストッパとして機能させ、それから、絶縁膜６１ａをドライエッチング（第２のドライエッチング）して上部電極膜５３を露出するスルーホール６３を形成する。そして、絶縁膜６２，４１にスルーホール６５を形成し、スルーホール６３，６５内にプラグ６４，６６を形成し、プラグ６４，６６が埋め込まれた絶縁膜６２上に配線７２を形成する。
本実施の形態においても、上記実施の形態２と同様に効果を得ることができる。
更に、本実施の形態では、抵抗素子５４がビット間で連続しているため、高集積かつ記録層５２の側壁露出面積の少ない信頼性良好な相変化メモリを製造することが可能となる。
また、本実施の形態は、上記実施の形態２はもちろん、上記実施の形態１や以下の各実施の形態と組み合わせることができる。
（実施の形態４）
上記実施の形態１では、上部電極膜５３の上面上のエッチングストッパ膜と、記録層５２の側壁上の保護膜とを、同じ絶縁膜６１により同工程で形成していた。本実施の形態では、上部電極膜５３の上面上のエッチングストッパ膜と、記録層５２の側壁上の保護膜とを、別々に形成する。すなわち、本実施の形態では、記録層５２の側壁上に側壁絶縁膜６１ｄを形成する。
図４３〜図５０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１５に続く半導体装置の製造工程中における要部断面図を示している。図１５までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図１５に続く製造工程について説明する。なお、理解を簡単にするために、図４３〜図５０では、上記実施の形態１の図１５〜図２２と同様、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。
上記実施の形態１と同様にして図１５に示される構造が形成された後、図４３に示されるように、はがれ防止膜５１、記録層５２および上部電極膜５３の積層膜上に、すなわち上部電極膜５３上に、絶縁膜（エッチングストッパ膜）６１ｂを形成する。絶縁膜６１ｂは、上記実施の形態１の絶縁膜６１と同様の材料（例えば窒化シリコン膜）からなり、同様の手法で形成でき、その膜厚も絶縁膜６１と同様(例えば５〜２０ｎｍ）である。
次に、図４４に示されるように、フォトリソグラフィ法を用いて絶縁膜６１ｂ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６１ｂ、上部電極膜５３、記録層５２およびはがれ防止膜５１をドライエッチングして加工（パターニング）する。これにより、パターニングされた絶縁膜６１ｂ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜（積層パターン）が形成される。この段階では、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成されるが、上部電極膜５３の上面（の全面）上に絶縁膜６１ｂが形成された状態となっている。
次に、図４５に示されるように、絶縁膜６１ｂ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンを覆うように、絶縁膜４１上に絶縁膜６１ｃを形成する。このため、絶縁膜６１ｂ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜パターンの上面および側面上を含む絶縁膜４１上に絶縁膜６１ｃが形成される。絶縁膜６１ｃの膜厚（堆積膜厚）は、例えば５〜５０ｎｍ程度とすることができる。絶縁膜６１ｃとしては、記録層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。絶縁膜６１ｃとして窒化シリコン膜を用いれば、例えばプラズマＣＶＤ法などを用いて記録層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１ｃの成膜時の記録層５２の昇華を防止できる。
次に、図４６に示されるように、絶縁膜６１ｃを異方性エッチングすることによって、絶縁膜６１ｂ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンの側壁（側面）上に絶縁膜６１ｃを残し、他の領域の絶縁膜６１ｃを除去する。この際、上部電極膜５３上の絶縁膜６１ｂは残存させる。これにより、絶縁膜６１ｂ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンの側壁（側面）上に、絶縁膜６１ｃからなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）６１ｄが形成される。従って、抵抗素子５４の上部電極膜５３の上面（の全面）上に絶縁膜６１ｂが形成され、記録層５２の側壁（側面）上を含む抵抗素子５４の側壁（側面）上に側壁絶縁膜６１ｄが形成された状態となる。
次に、図４７に示されるように、上面および側壁上に絶縁膜６１ｂおよび側壁絶縁膜６１ｄが形成された抵抗素子５４（上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターン）を覆うように、絶縁膜４１上に絶縁膜（層間絶縁膜）６２を形成する。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。それから、絶縁膜６２上に、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ１を形成する。
次に、図４８に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして、絶縁膜６２をドライエッチング（第１のドライエッチング）することにより、絶縁膜６２にスルーホール６３を形成する。上記実施の形態１の第１のドライエッチングと同様に、この絶縁膜６２のドライエッチング（第１のドライエッチング）の際には、絶縁膜６１ｂ（窒化シリコン）よりも絶縁膜６２（酸化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６２のエッチング速度が絶縁膜６１ｂのエッチング速度よりも大きくなる条件）でドライエッチングを行い、絶縁膜６１ｂをエッチングストッパとして機能させる。この段階では、スルーホール６３の底部では、絶縁膜６１ｂが露出するが、絶縁膜６１ｂがエッチングストッパとして機能するので、スルーホール６３の底部で絶縁膜６１ｂが露出した状態でエッチングが停止し、抵抗素子５４の上部電極膜５３は露出しない。
それから、上記実施の形態１の第２のドライエッチングと同様に、図４９に示されるように、絶縁膜６２（酸化シリコン）よりも絶縁膜６１ｂ（窒化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６１ｂのエッチング速度が絶縁膜６２のエッチング速度よりも大きくなる条件）でドライエッチング（第２のドライエッチング）を行い、スルーホール６３の底部で露出する絶縁膜６１ｂをドライエッチングして除去する。これにより、スルーホール６３の底部では、抵抗素子５４の上部電極膜５３が露出される。その後、フォトレジストパターンＲＰ１は除去する。
なお、スルーホール６３形成前の段階では、上部電極膜５３の上面の全面上に絶縁膜６１ｂが形成された状態であるが、スルーホール６３形成の際に、スルーホール６３の底部で上部電極膜５３上の絶縁膜６１ｂが除去されるので、スルーホール６３およびプラグ６４形成後（半導体装置の製造後）には、スルーホール６３から露出した部分以外の上部電極膜５３の上面上で、絶縁膜６２の下に、絶縁膜６１ｂが形成された状態となる。
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図５０に示されるように、絶縁膜６２，４１にスルーホール６５を形成し、スルーホール６３，６５内にプラグ６４，６６を形成し、プラグ６４，６６が埋め込まれた絶縁膜６２上に配線７２を形成する。
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
すなわち、本実施の形態では、抵抗素子５４の上部電極膜５３の上面上にエッチングストッパ膜としての絶縁膜６１ｂが形成されている。このため、上記実施の形態１と同様に、スルーホール６３の底部で上部電極膜５３が部分的に薄膜化するのを抑制または防止でき、上記図２３〜図２６の第１の比較例を参照して説明したような第１の問題を改善または解決することができる。すなわち、本実施の形態では、エッチングストッパ膜としての絶縁膜６１ｂを用いているため、上部電極膜５３のオーバーエッチングを防止し、スルーホール６３形成のためのドライエッチング時のエッチングダメージや、プラグ６４用の導電体膜（導電性バリア膜６７ａやタングステン膜６７ｂ）成膜時の熱負荷ダメージを抑えて、プラグ６４の直下の領域の記録層５２の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることができる。
また、本実施の形態では、記録層５２（または記録層５２を含む抵抗素子５４）の側壁上に側壁絶縁膜６１ｄが形成されており、この記録層５２の側壁上の側壁絶縁膜６１ｄが保護膜として機能することで、スルーホール６３に目外れが生じたときの問題（上記第２の問題）を改善または解決している。
図５１〜図５４は、本実施の形態において、スルーホール６３に目外れが生じたときの半導体装置の製造工程中の要部断面図であり、抵抗素子５４近傍領域が示されている。図５１は、上記図４７と同じ工程段階に対応し、図５２は、上記図４８と同じ工程段階に対応し、図５３は、上記図４９と同じ工程段階に対応し、図５４は、上記図５０と同じ工程段階に対応する。
図５１では、抵抗素子５４の上部電極膜５３の上面上にエッチングストッパ膜として機能する絶縁膜６１ｂが形成され、抵抗素子５４の側壁上に側壁絶縁膜６１ｄが形成されている。このような、図５１の構造が得られた後、スルーホール６３を形成する際に、スルーホール６３に目外れが生じた場合、上記図４８を参照して説明した第１のドライエッチングの段階では、図５２に示されるように、絶縁膜６１ｂおよび側壁絶縁膜６１ｄがエッチングストッパ膜として機能し、上部電極膜５３上に絶縁膜６１ｂが残存し、抵抗素子５４の側壁上に側壁絶縁膜６１ｄが残存する。側壁絶縁膜６１ｄと絶縁膜６１ｂとが同じ材料により形成されていれば、第１のドライエッチングの段階で、上部電極膜５３上の絶縁膜６１ｂと抵抗素子５４の側壁上の側壁絶縁膜６１ｄとを的確に残存させることができるので、より好ましい。それから、上記図４９を参照して説明した第２のドライエッチングの段階では、図５３に示されるように、上部電極膜５３上の絶縁膜６１ｂが除去されてスルーホール６３から上部電極膜５３の少なくとも一部が露出するが、第２のドライエッチングを異方性のドライエッチングにより行うことで、抵抗素子５４の側壁上、特に記録層５２の側壁上には側壁絶縁膜６１ｄが残存する。このため、図５３に示されるように、スルーホール６３に目外れが生じたとしても、本実施の形態では、スルーホール６３で記録層５２が露出するのを防止できる。
その後、図５４に示されるように、スルーホール６３内にプラグ６４を形成する。プラグ６４形成のための導電性バリア膜６７ａの成膜工程で、たとえ記録層５２の温度が高温となったとしても、記録層５２は露出した状態とはなっておらず、記録層５２の側壁上に側壁絶縁膜６１ｄが存在して保護膜として機能するので、記録層５２が昇華するのを防止できる。これにより、上記図２７および図２８の第２の比較例を参照して説明したような第２の問題を改善または解決することができる。このように、本実施の形態では、スルーホール６３の目外れ（合わせズレ）を生じたとしても、記録層５２の側壁が側壁絶縁膜６１ｄによって保護された構造となっている。記録層５２を構成する材料の昇華温度は低く、プラグ６４用の導電体膜（導電性バリア膜６７ａ）の成膜時の熱履歴により昇華しやすい特性を有しているが、側壁絶縁膜６１ｄが記録層５２の側壁を保護しているので、記録層５２の昇華を抑制または防止して、高集積かつ歩留まり良好な相変化メモリを製造することが可能である。
このように、本実施の形態は、上部電極膜５３の上面上と記録層５２の側壁上にエッチングストッパ膜または保護膜として絶縁膜６１ｂおよび側壁絶縁膜６１ｄを有する構造を備えている。これにより、相変化メモリを有する半導体装置の製造歩留まりや信頼性を向上させることができる。また、駆動電圧のばらつき低減や書き換え可能回数の向上が可能になるなど、半導体装置の性能を向上させることができる。
（実施の形態５）
上記実施の形態４では、絶縁膜６１ｂ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜パターンの側面（側壁）上に、側壁絶縁膜６１ｄが形成されていた。本実施の形態は、上記実施の形態４でエッチングストッパ膜としての絶縁膜６１ｂ上にハードマスクとしての絶縁８０を形成した場合に対応する。
図５５および図５６は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態２の図３５に続く半導体装置の製造工程中における要部断面図を示している。図３５までの製造工程は上記実施の形態２と同様であるので、ここではその説明は省略し、図３５に続く製造工程について説明する。なお、理解を簡単にするために、図５５および図５６では、上記実施の形態１の図１５〜図２２と同様、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。
上記実施の形態２と同様にして図３５に示される構造が形成された後、上記実施の形態２と同様に、図５５に示されるように、フォトリソグラフィ法を用いて絶縁膜８０上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜８０をドライエッチングして加工（パターニング）し、このフォトレジストパターンを除去する。それから、パターニングされた絶縁膜８０をハードマスク（エッチングマスク）として、上部電極膜５３、記録層５２およびはがれ防止膜５１をドライエッチングして加工（パターニング）する。これにより、パターニングされた絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜（積層パターン）が形成される。
次に、図５６に示されるように、絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンの側壁（側面）上に、側壁絶縁膜６１ｄを形成する。側壁絶縁膜６１ｄは、上記実施の形態４とほぼ同様にして形成することができる。すなわち、絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンを覆うように、絶縁膜４１上に絶縁膜（６１ｃ）を形成し、この絶縁膜（６１ｃ）を異方性エッチングすることで、絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンの側壁上に絶縁膜（６１ｃ）を残して側壁絶縁膜６１ｄとし、他の領域の絶縁膜（６１ｃ）を除去する。その後の工程は、上記実施の形態２，４とほぼ同様であるので、ここではその説明は省略する。
本実施の形態は、絶縁膜６１ｂに相当する絶縁膜６１ａ上に、抵抗素子５４の加工用のハードマスク用の絶縁膜８０を形成し、この絶縁膜８０の側面（側壁）上にも側壁絶縁膜６１ｄが形成されていること以外は、上記実施の形態４とほぼ同様の構成を有し、ほぼ同様の効果を得ることができる。
本実施の形態においても、上記実施の形態４とほぼ同様の効果を得ることができる。
（実施の形態６）
上記実施の形態４では、スルーホール６３の形成前に、記録層５２の側壁上に側壁絶縁膜６１ｄを形成していた。本実施の形態では、スルーホール６３ａの形成後に、記録層５２の側壁上に側壁絶縁膜６１ｆを形成し、その後、そのスルーホール６３ａを埋め込むプラグ６４ａを形成する。
図５７〜図６２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態２の図３５に続く半導体装置の製造工程中における要部断面図を示している。図３５までの製造工程は上記実施の形態２と同様であるので、ここではその説明は省略し、図３５に続く製造工程について説明する。なお、理解を簡単にするために、図５７〜図６２では、上記実施の形態１の図１５〜図２２と同様、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。
上記実施の形態２と同様にして図３５に示される構造が形成された後、図５７に示されるように、フォトリソグラフィ法を用いて絶縁膜８０上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜８０をドライエッチングして加工（パターニング）し、このフォトレジストパターンを除去する。それから、パターニングされた絶縁膜８０をハードマスク（エッチングマスク）として、上部電極膜５３、記録層５２およびはがれ防止膜５１をドライエッチングして加工（パターニング）する。これにより、パターニングされた絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜（積層パターン）が形成される。上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成されるが、上部電極膜５３の上面（の全面）上に絶縁膜６１ａが形成され、その絶縁膜６１ａ上に絶縁膜８０が形成された状態となっている。なお、本実施の形態では、ハードマスクとしての絶縁膜８０を用いて抵抗素子５４を加工したが、絶縁膜８０の形成を省略し、フォトレジストパターンのみを用いて抵抗素子５４を加工してもよい。
次に、図５８に示されるように、絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層パターンを覆うように、絶縁膜４１上に絶縁膜６２を形成する。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。それから、絶縁膜６２上に、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ２を形成する。その後、抵抗素子５４の上部電極膜５３を露出するスルーホール６３ａを形成する。
抵抗素子５４の平面寸法を縮小すれば、相変化メモリのメモリセルの平面寸法を縮小でき、半導体装置１の小型化に有利である。このため、本実施の形態では、パターニングされた絶縁膜８０，６１ａ、上部電極膜５３、記録層５２およびはがれ防止膜５１の積層膜の平面寸法を縮小している。しかしながら、抵抗素子５４の平面寸法が小さくなると、抵抗素子５４の上部電極膜５３を露出するためのスルーホール６３ａ（上記実施の形態１のスルーホール６３に対応するもの）の開口径が相対的に大きくなり、抵抗素子５４に対するスルーホール６３ａの目外れを許容する必要がある。
スルーホール（開口部）６３ａを形成するには、図５９に示されるように、フォトレジストパターンＲＰ２をエッチングマスクとして、絶縁膜６２および絶縁膜８０をドライエッチングすることにより、絶縁膜６２，８０にスルーホール６３ａを形成する。上記実施の形態１，２の第１のドライエッチングと同様に、この絶縁膜６２，８０のドライエッチングの際には、絶縁膜６１ａ（窒化シリコン）よりも絶縁膜６２，８０（酸化シリコン）の方がエッチングされやすい条件（すなわち絶縁膜６２，８０のエッチング速度が絶縁膜６１ａのエッチング速度よりも大きくなる条件）でドライエッチングを行い、絶縁膜６１ａをエッチングストッパとして機能させる。この段階では、スルーホール６３ａから絶縁膜６１ａが露出するが、絶縁膜６１ａがエッチングストッパとして機能するので、抵抗素子５４の上部電極膜５３は露出しない。また、スルーホール６３ａは、抵抗素子５４に対して目外れしており、スルーホール６３ａから絶縁膜６１ａおよび抵抗素子５４の側壁（側面）の少なくとも一部が露出される。その後、フォトレジストパターンＲＰ２を除去する。
次に、図６０に示されるように、スルーホール６３ａの底部および側壁上を含む絶縁膜６２上に、絶縁膜６１ｅを形成する。これにより、スルーホール６３ａから露出していた抵抗素子５４の側壁上、すなわち記録層５２の側壁上にも絶縁膜６１ｅが形成される。絶縁膜６１ｅの膜厚（堆積膜厚）は、例えば５〜５０ｎｍ程度とすることができる。絶縁膜６１ｅとしては、記録層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。絶縁膜６１ｅとして窒化シリコン膜を用いれば、例えばプラズマＣＶＤ法などを用いて記録層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１ｅの成膜時の記録層５２の昇華を防止できる。
次に、図６１に示されるように、絶縁膜６１ｅおよび絶縁膜６１ａを異方性エッチングすることにより、スルーホール６３ａの側壁上と抵抗素子５４の側壁上に絶縁膜６１ｅを残し（すなわち記録層５２の側壁上に絶縁膜６１ｅを残し）、他の領域（すなわちスルーホール６３ａの底部上と抵抗素子５４の上部電極膜５３上）の絶縁膜６１ｅを除去する。この絶縁膜６１ｅおよび絶縁膜６１ａのエッチング工程は、上記実施の形態１の第２のドライエッチングと同様にして行うことができる。この際、上部電極膜５３上の絶縁膜６１ａも除去されて、スルーホール６３ａから上部電極膜５３の少なくとも一部が露出される。上部電極膜５３上の絶縁膜６１ｅと絶縁膜６１ａとを除去してスルーホール６３ａから上部電極膜５３を露出させるためには、絶縁膜６１ｅっと絶縁膜６１ａとが同じ材料からなることが好ましい。このようにして、スルーホール６３ａから上部電極膜５３の少なくとも一部が露出されるとともに、スルーホール６３ａの側壁上と抵抗素子５４の側面（側壁）上とに、絶縁膜６１ｅからなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）６１ｆが形成される。
なお、スルーホール６３ａ形成前の段階では、上部電極膜５３の上面の全面上に絶縁膜６１ａが形成された状態であるが、スルーホール６３ａ形成の際に、スルーホール６３ａで上部電極膜５３上の絶縁膜６１が除去されるので、スルーホール６３ａおよびプラグ６４ａ形成後（半導体装置の製造後）には、スルーホール６３ａから露出した部分以外の上部電極膜５３の上面上で、絶縁膜６２の下（下方）に、絶縁膜６１ａが形成された状態となる。
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図６２に示されるように、絶縁膜６２，４１にスルーホール６５を形成し、スルーホール６３ａ，６５内にプラグ６４ａ（上記プラグ６４に対応するもの）およびプラグ６６を形成し、プラグ６４ａ，６６が埋め込まれた絶縁膜６２上に配線７２を形成する。
本実施の形態では、抵抗素子５４の上部電極膜５３の上面上にエッチングストッパ膜としての絶縁膜６１ａが形成されている。このため、上記実施の形態１と同様に、上部電極膜５３がスルーホール６３ａから露出する部分で薄膜化するのを抑制または防止でき、上記図２３〜図２６の第１の比較例を参照して説明したような第１の問題を改善または解決することができる。すなわち、本実施の形態では、エッチングストッパ膜としての絶縁膜６１ａを用いているため、上部電極膜５３のオーバーエッチングを防止し、スルーホール６３ａ形成のためのドライエッチング時のエッチングダメージや、プラグ６４ａ用の導電体膜（導電性バリア膜６７ａやタングステン膜６７ｂ）成膜時の熱負荷ダメージを抑えて、プラグ６４ａの直下の領域の記録層５２の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることができる。
また、本実施の形態では、記録層５２（または記録層５２を含む抵抗素子５４）の側壁上に側壁絶縁膜６１ｆが形成されており、この記録層５２の側壁上の側壁絶縁膜６１ｆが保護膜として機能することで、スルーホール６３ａに目外れが生じたときの問題（上記第２の問題）を改善または解決している。
すなわち、図６１に示されるように、スルーホール６３ａから露出する抵抗素子５４の側壁上に側壁絶縁膜６１ｆが形成され、この側壁絶縁膜６１ｆにより記録層５２が露出するのを防止した状態で、スルーホール６３ａ内にプラグ６４ａを形成する。このため、プラグ６４ａ形成のための導電性バリア膜６７ａの成膜工程で、たとえ記録層５２の温度が高温となったとしても、記録層５２は露出した状態とはなっておらず、記録層５２の側壁上に側壁絶縁膜６１ｆが存在して保護膜として機能するので、記録層５２が昇華するのを防止できる。これにより、上記図２７および図２８の第２の比較例を参照して説明したような第２の問題を改善または解決することができる。このように、本実施の形態では、抵抗素子５４の側壁が露出するようにスルーホール６３ａを形成しているが、記録層５２の側壁を側壁絶縁膜６１ｆによって保護している。記録層５２を構成する材料の昇華温度は低く、プラグ６４ａ用の導電体膜（導電性バリア膜６７ａ）の成膜時の熱履歴により昇華しやすい特性を有しているが、側壁絶縁膜６１ｆが記録層５２の側壁を保護しているので、記録層５２の昇華を抑制または防止して、高集積かつ歩留まり良好な相変化メモリを製造することが可能である。
このように、本実施の形態は、上部電極膜５３の上面上と記録層５２の側壁上にエッチングストッパ膜または保護膜として絶縁膜６１ａおよび側壁絶縁膜６１ｆを有する構造を備えている。これにより、相変化メモリを有する半導体装置の製造歩留まりや信頼性を向上させることができる。また、駆動電圧のばらつき低減や書き換え可能回数の向上が可能になるなど、半導体装置の性能を向上させることができる。
また、本実施の形態では、スルーホール６３ａの合わせズレによりスルーホール６３ａから露出した記録層５２の側壁以外の、記録層５２の側壁部分には、側壁絶縁膜６１ｆが形成されない構造となっている。側壁絶縁膜６１ｆ（絶縁膜６１ｅ）の形成時にも４００℃程度の熱負荷が発生するため、記録層５２の信頼性をわずかではあるが劣化させる可能性があるが、本実施の形態では、スルーホール６３ａから露出する部分以外の記録層５２の側壁部分には、側壁絶縁膜６１ｆが形成されないようにしているので、余分な側壁絶縁膜形成による熱負荷を抑えて、より高集積かつ信頼性良好な相変化メモリを製造することができる。
なお、本実施の形態では、スルーホール６３ａの形成後に、記録層５２の側壁上に側壁絶縁膜６１ｆを形成し、その後、そのスルーホール６３ａを埋め込むプラグ６４ａを形成することで、目外れを許容し、抵抗素子５４の平面寸法を縮小することを可能としている。この抵抗素子５４の平面寸法を縮小することは、目外れが生じたとしても、スルーホール６３で記録層５２の露出を防止している実施の形態１、実施の形態４、実施の形態５に示される製法により半導体装置を形成することでも実現することが可能である。すなわち、記録層５２の側壁に側壁絶縁膜（６１，６１ｄ、６１ｆ）を有する構造とすることで抵抗素子５４の平面寸法を縮小することが可能となる。
（実施の形態７）
図６３は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態１の図４に対応するものである。図６４は、図６３の抵抗素子５４近傍領域の部分拡大断面図である。図６５は、抵抗素子５４近傍領域を示す要部平面図である。なお、理解を簡単にするために、図６４では、プラグ４３、抵抗素子５４、絶縁膜６１ａおよびプラグ６４を示し、それ以外の構成要素は図示を省略しており、また、図６５では、プラグ６４、抵抗素子５４およびプラグ４３の位置関係（平面レイアウト）を示し、それ以外の構成要素は図示を省略している。また、図６４は、図６５のＡ−Ａ線の断面にほぼ対応する。
本実施の形態では、抵抗素子５４の上部（上部電極膜５３）に接続するプラグ６４（上部電極コンタクト）の配置を抵抗素子５４の下部に接続するプラグ４３（下部電極プラグ）に対してオフセットさせている。プラグ６４、抵抗素子５４およびプラグ４３の位置関係以外の本実施の形態の半導体装置の構造は、上記実施の形態２とほぼ同様であるので、ここではその説明は省略する。また、本実施の形態の半導体装置の製造工程は上記実施の形態２とほぼ同様であるので、ここではその図示および説明は省略する。
本実施の形態では、図６３〜図６５に示されるように、抵抗素子５４の上部（上部電極膜５３）に電気的に接続されたプラグ６４（上部電極コンタクト）と、同じ抵抗素子５４の下部（記録層５２の下面側）に電気的に接続されたプラグ４３（下部電極プラグ）とをオフセットしたメモリセル構造となっている。このため、同じ抵抗素子５４の上部と下部とにそれぞれ接続するプラグ６４とプラグ４３は、互いに平面的に重ならないような位置に配置されている。
相変化メモリの記録層５２の結晶／非晶質サイクル（結晶状態と非晶質状態の変化）は、直径あるいは底面積が小さい電極（プラグ）近傍で起こる。本実施の形態では、円柱形状のプラグ４３，６４を想定し、プラグ４３（下部電極プラグ）の直径Ｄ１はプラグ６４（上部電極コンタクト）の直径Ｄ２より小さく（Ｄ１＜Ｄ２）、記録層５２（カルコゲナイド記録材料）の結晶／非晶質サイクルが起こる領域９０がプラグ４３（下部電極プラグ）の上部近傍に形成されている。
本実施の形態では、同じ抵抗素子５４の上部と下部とにそれぞれ接続するプラグ６４とプラグ４３は、互いに平面的に重ならないような位置にあるので、記録層５２（カルコゲナイド記録材料）の結晶／非晶質サイクルが起こる領域９０が、スルーホール６３およびそれを埋め込むプラグ６４（上部電極コンタクト）の直下に存在しない。このため、スルーホール６３形成の際のドライエッチングのエッチングダメージや、プラグ６４用の導電体膜（導電性バリア膜６７ａやタングステン膜６７ｂ）の成膜時の熱負荷ダメージが、記録層５２の結晶／非晶質サイクルが起こる領域９０に加わるのを抑制または防止することができる。これにより、記録層５２の結晶／非晶質サイクルが起こる領域９０の特性（カルコゲナイド特性）が変化しにくくなり、電気特性の信頼性劣化を防ぐことが可能である。従って、相変化メモリを有する半導体装置の性能や信頼性を向上することができる。これにより、上記図２３〜図２５の第１の比較例を参照して説明したような第１の問題を改善することができる。
記録層５２の結晶／非晶質サイクルが起こる領域９０が、プラグ６４の直下に配置されないようにするためには、図６４および図６５に示すように、プラグ４３（下部電極プラグ）の端部（エッジ）９１とプラグ６４（上部電極コンタクト）の端部（エッジ）９２間の距離（半導体基板１１の主面に平行な方向の距離）Ｌ１が、ゼロ以上（Ｌ１≧０）であることが望ましい。ここで、プラグ４３の端部９１は、図６５に示されるように、プラグ４３，６４を平面的にみたときに、プラグ４３の上面のうちの最もプラグ６４に近い位置にある端部に対応し、プラグ６４の端部９２は、プラグ４３，６４を平面的にみたときに、プラグ６４の下面のうちの最もプラグ４３に近い位置にある端部に対応する。従って、上記距離Ｌ１は、同じ抵抗素子５４に接続されたプラグ４３とプラグ６４の平面配置（半導体基板１１の主面に平行な平面にプラグ４３の上面とプラグ６４の下面を投影したときの平面配置）の最近接距離に対応する。上記距離Ｌ１をゼロ以上（Ｌ１≧０）とすることにより、同じ抵抗素子５４の上部と下部とにそれぞれ接続するプラグ６４とプラグ４３が、互いに平面的に重ならないようになる。
また、記録層５２の結晶／非晶質サイクルが起こる領域９０（の平面寸法）が、図６４に示されるように、プラグ４３（の平面寸法）よりも大きいため、記録層５２の結晶／非晶質サイクルが起こる領域９０の端部（エッジ）９３とプラグ６４（上部電極コンタクト）の端部（エッジ）９２間の距離（半導体基板１１の主面に平行な方向の距離）Ｌ２が、ゼロ以上（Ｌ２≧０）であると、更に望ましい。ここで、上記領域９０の端部９３は、プラグ６４および領域９０を平面的にみたときに、領域９０のうちの最もプラグ６４に近い位置にある端部に対応する。
プラグ４３の端部９１と記録層５２の結晶／非晶質サイクルが起こる領域９０の端部９３間の距離Ｌ３は、例えば記録層５２の膜厚Ｄ３の１／２程度（Ｌ３＝Ｄ３／２）であり、例えば２０〜１００ｎｍ程度である。
上記距離Ｌ１は、上記距離Ｌ２と上記距離Ｌ３の和（Ｌ１＝Ｌ２＋Ｌ３）に相当する。従って、上記距離Ｌ１（同じ抵抗素子５４に接続されたプラグ４３とプラグ６４の平面配置の最近接距離）は、記録層５２の膜厚Ｄ３の１／２以上（Ｌ１≧Ｄ３／２）であればより好ましい。これにより、記録層５２の結晶／非晶質サイクルが起こる領域９０の全部を、スルーホール６３およびそれを埋め込むプラグ６４の直下に存在しないようにすることができる。このため、スルーホール６３形成の際のドライエッチングのエッチングダメージや、プラグ６４用の導電体膜の成膜時の熱負荷ダメージが、記録層５２の結晶／非晶質サイクルが起こる領域９０に加わるのをより的確に防止することができる。これにより、記録層５２の結晶／非晶質サイクルが起こる領域９０の特性の変化をより的確に防止し、電気特性の信頼性をより向上することができる。
なお、本実施の形態では、プラグ４３，６４を円柱形状としたが、任意の形状としてもよいことはいうまでもない。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態１〜７では、１個のカルコゲナイド材料による記憶素子（記録層５２）と１個のトランジスタ（ＭＩＳＦＥＴＱＭ１またはＱＭ２）とで構成されるメモリセルを有する相変化メモリについて主に説明してきたが、メモリセルの構成は、これに限定されない。上記実施の形態１〜７の相変化メモリは、１００万回以上の書き換えが可能で、高い歩留まりで製造できる。
また、カルコゲナイドの記録層５２に隣接して、ＴｉＡｌＮ等の遷移金属の窒化物やＣｒ−Ｏなどの酸化物等のバリア膜を形成したり、記録層５２の材料としてＺｎまたはＣｄの含有量が１０原子％以上で融点が１０００℃以上のカルコゲナイド系の材料を使用したり、上部電極膜５３としてチタンとタングステンの合金膜（例えばＷ８０Ｔｉ２０（タングステンが８０％でチタンが２０％の合金）など）あるいはそれとタングステン膜との積層膜とを用いるなどすれば、更に書換え可能回数を増大できるという利点を得られる。
また、カルコゲナイドの相状態を変えるのに必要な熱の拡散を抑制する目的で、例えば、ＩＴＯ（インジウムとスズの酸化物の混合物）のような熱伝導率の悪い導電膜をカルコゲナイド（記録層）と上部電極膜との間に挟むことも、勿論可能である。
また、記憶素子材料（記録層５２の材料）が、カルコゲナイドである固体電解質メモリ、および金属酸化物であるＲＲＡＭ（Resistance Random Access Memory）などにも、本発明が適用可能であることは言うまでもない。抵抗可変型の記憶素子材料は、要求されるデバイス特性に対応するように、抵抗値をスケーリングする必要がある。記憶材料膜の薄膜化により、抵抗値がスケーリングされて、薄膜の上部電極層を用いる必要がある場合に、特に本発明が有効である。
本発明は、相変化メモリを含む半導体装置およびその製造方法に適用して好適なものである。
本発明の実施の形態１の半導体装置の概略構成を示す平面図である。 本発明の実施の形態１の半導体装置の相変化メモリ領域のメモリアレイの構造の例を示す回路図である。 図２のアレイ構成に対応する平面レイアウトを示す平面図である。 本発明の実施の形態１の半導体装置の要部断面図である。 相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。 相変化メモリの動作を説明するためのグラフである。 相変化メモリの動作を説明するためのグラフである。 カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示す説明図である。 メモリアレイの読み出し動作タイミングを示す説明図である。 メモリアレイの書き込み動作タイミングを示す説明図である。 本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 図２０に続く半導体装置の製造工程中における要部断面図である。 図２１に続く半導体装置の製造工程中における要部断面図である。 第１の比較例の半導体装置の製造工程中の要部断面図である。 図２３に続く第１の比較例の半導体装置の製造工程中における要部断面図である。 図２４に続く第１の比較例の半導体装置の製造工程中における要部断面図である。 他の比較例の半導体装置の製造工程中における要部断面図である。 第２の比較例の半導体装置の製造工程中の要部断面図である。 図２７に続く第２の比較例の半導体装置の製造工程中における要部断面図である。 本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中における要部断面図である。 図３０に続く半導体装置の製造工程中における要部断面図である。 図２９に続く半導体装置の製造工程中における他の要部断面図である。 図３２に続く半導体装置の製造工程中における他の要部断面図である。 図３３に続く半導体装置の製造工程中における他の要部断面図である。 本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中における要部断面図である。 図３６に続く半導体装置の製造工程中における要部断面図である。 図３７に続く半導体装置の製造工程中における要部断面図である。 図３８に続く半導体装置の製造工程中における要部断面図である。 図３９に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態３の半導体装置の製造工程中の要部断面図である。 図４１に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態４の半導体装置の製造工程中の要部断面図である。 図４３に続く半導体装置の製造工程中における要部断面図である。 図４４に続く半導体装置の製造工程中における要部断面図である。 図４５に続く半導体装置の製造工程中における要部断面図である。 図４６に続く半導体装置の製造工程中における要部断面図である。 図４７に続く半導体装置の製造工程中における要部断面図である。 図４８に続く半導体装置の製造工程中における要部断面図である。 図４９に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態４の半導体装置の製造工程中の要部断面図である。 図５１に続く半導体装置の製造工程中における要部断面図である。 図５２に続く半導体装置の製造工程中における要部断面図である。 図５３に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態５の半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態６の半導体装置の製造工程中の要部断面図である。 図５７に続く半導体装置の製造工程中における要部断面図である。 図５８に続く半導体装置の製造工程中における要部断面図である。 図５９に続く半導体装置の製造工程中における要部断面図である。 図６０に続く半導体装置の製造工程中における要部断面図である。 図６１に続く半導体装置の製造工程中における要部断面図である。 本発明の実施の形態７の半導体装置の要部断面図である。 図６３の半導体装置の抵抗素子近傍領域の部分拡大断面図である。 図６３の半導体装置の抵抗素子近傍領域を示す要部平面図である。
符号の説明
１ 半導体装置
２ 相変化メモリ領域
３ ＲＡＭ領域
４ ＣＰＵ領域
５ アナログ回路領域
６ Ｉ／Ｏ領域
１０Ａ 相変化メモリ領域
１０Ｂ 周辺回路領域
１１ 半導体基板
１２ 素子分離領域
１３ａ，１３ｂ ｐ型ウエル
１４ ｎ型ウエル
１５ 絶縁膜
１５ａ，１５ｂ，１５ｃ ゲート絶縁膜
１６ａ，１６ｂ，１６ｃ ゲート電極
１７ａ，１７ｂ ｎ−型半導体領域
１７ｃ ｐ−型半導体領域
１８ａ，１８ｂ，１８ｃ サイドウォール
１９ａ，１９ｂ ｎ＋型半導体領域
１９ｃ ｐ＋型半導体領域
２０，２１，２２ 半導体領域
２５ 金属シリサイド層
３１ 絶縁膜
３２ コンタクトホール
３３ プラグ
３３ａ 導電性バリア膜
３３ｂ タングステン膜
３４ 絶縁膜
３５ 配線溝
３６ａ 導電性バリア膜
３６ｂ 主導体膜
３７，３７ａ 配線
３７ｂ ソース配線
４１ 絶縁膜
４２ スルーホール
４３ プラグ
４３ａ 導電性バリア膜
４３ｂ タングステン膜
５１ はがれ防止膜
５２ 記録層
５３ 上部電極膜
５４ 抵抗素子
６１，６１ａ，６１ｂ，６１ｃ，６１ｅ 絶縁膜
６１ｄ，６１ｆ 側壁絶縁膜
６２ 絶縁膜
６３，６３ａ スルーホール
６４ プラグ
６５ スルーホール
６６ プラグ
６７ａ 導電性バリア膜
６７ｂ タングステン膜
７１ａ 導電性バリア膜
７１ｂ アルミニウム合金膜
７２，７２ａ 配線
８０ 絶縁膜
９０ 領域
９１，９２，９３ 端部
１５１ はがれ防止膜
１５２ 記録層
１５３ 上部電極膜
１５４ 抵抗素子
１６２ 層間絶縁膜
１６３ スルーホール
１６４ プラグ
１６７ａ 導電性バリア膜
１６７ｂ タングステン膜
ＢＬ１〜ＢＬ４ ビット線
ＣＳＬ 共通ソース線
ＦＣＴ，ＳＣＴ コンタクトホール
ＦＧ ゲート電極パターン
ＦＬ 活性領域
Ｍ１ 第一の金属層
Ｍ２ 第二の金属層
ＭＣ１１〜ＭＣ４４ メモリセル
ＭＲ メモリ材料（記憶素子）
ＰＣ プリチャージイネーブル信号
ＱＣ１〜ＱＣ４，ＱＤ１〜ＱＤ４ トランジスタ
ＱＭ１，ＱＭ２，ＱＮ，ＱＰ ＭＩＳＦＥＴ
Ｒ 記憶素子
ＳＡ センスアンプ
ＶＧＬ ワードドライバーの電位引抜き線
ＷＬ１〜ＷＬ４ ワード線
ＸＤＥＣ ロウデコーダ
ＹＤＥＣ１，ＹＤＥＣ２ ビットデコーダ
ＹＳ１〜ＹＳ４ ビット選択線

Claims (27)

  1. 半導体基板と、
    前記半導体基板上に形成され、記録層と前記記録層上の上部電極膜とを有する積層パターンと、
    前記上部電極膜の上面上に形成された第１絶縁膜と、
    前記半導体基板上に、前記積層パターンを覆うように形成された第２絶縁膜と、
    前記第２絶縁膜に形成され、前記上部電極膜の少なくとも一部を露出する開口部と、
    前記開口部内に形成され、前記上部電極膜と電気的に接続された導電体部と、
    を有し、
    前記第１絶縁膜は、前記開口部から露出した部分以外の前記上部電極膜の上面上で、前記第１絶縁膜の下に形成されており、前記第１絶縁膜よりも薄く、前記第１絶縁膜とは異なる材料からなることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記記録層が、加熱処理により抵抗値が変化する相変化材料からなることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記記録層がカルコゲナイド層からなることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１絶縁膜の膜厚が、前記上部電極膜の膜厚よりも薄いことを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１絶縁膜は、前記開口部を形成するために前記第２絶縁膜をドライエッチングする際のエッチングストッパとして機能する膜であることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１絶縁膜が窒化シリコン膜からなることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２絶縁膜が層間絶縁膜であることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記上部電極膜がタングステン膜またはタングステン合金膜からなることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、
    前記記録層の側壁上にも前記第１絶縁膜が形成されていることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、
    前記記録層の側壁上に、前記第２絶縁膜とは異なる材料からなる第３絶縁膜が形成されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第３絶縁膜が前記第１絶縁膜と同じ材料により形成されていることを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、
    前記記録層は、相変化メモリの情報の記録層であることを特徴とする半導体装置。
  13. （ａ）半導体基板上に、記録層および前記記録層上の上部電極膜を有する積層パターンと、前記上部電極膜の上面上に位置する第１絶縁膜とを形成する工程、
    （ｂ）前記半導体基板上に、前記積層パターンを覆うように第２絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜をエッチングストッパ膜として用いて前記第２絶縁膜をドライエッチングして前記第２絶縁膜に開口部を形成する工程、
    （ｄ）前記開口部から露出する前記第１絶縁膜をドライエッチングして前記開口部から前記上部電極膜の少なくとも一部を露出させる工程、
    （ｅ）前記開口部内に、前記上部電極膜と電気的に接続する導電体部を形成する工程、
    を有することを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記記録層が、加熱処理により抵抗値が変化する相変化材料からなることを特徴とする半導体装置の製造方法。
  15. 請求項１３記載の半導体装置の製造方法において、
    前記第１絶縁膜が窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
  16. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記半導体基板上に、前記記録層と前記記録層上の前記上部電極膜とを有する前記積層パターンを形成する工程、
    （ａ２）前記（ａ１）工程後、前記半導体基板上に、前記積層パターンを覆うように前記第１絶縁膜を形成する工程、
    を有し、
    前記（ａ２）工程では、前記上部電極膜の上面上と前記積層パターンの側壁上に前記第１絶縁膜が形成され、
    前記（ｃ）工程では、前記第１絶縁膜上に前記第２絶縁膜が形成されることを特徴とする半導体装置の製造方法。
  17. 請求項１３記載の半導体装置の製造方法において、
    前記（ａ）工程では、
    （ａ３）前記半導体基板上に、前記記録層用の膜と前記上部電極膜用の膜と前記第１絶縁膜用の膜とを形成する工程、
    （ａ４）前記記録層用の膜と前記上部電極膜用の膜と前記第１絶縁膜用の膜とをパターニングして、前記記録層、前記記録層上の前記上部電極膜および前記上部電極膜の上面上の前記第１絶縁膜を有する前記積層パターンを形成する工程、
    を有することを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ａ）工程の後で、前記（ｂ）工程の前に、更に、
    （ａ５）前記積層パターンの側壁上に側壁絶縁膜を形成する工程、
    を有することを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記側壁絶縁膜が窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
  20. 請求項１７記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記開口部から前記記録層の側壁が露出され、
    前記（ｃ）工程の後で、前記（ｄ）工程の前に、更に、
    （ｃ１）前記開口部から露出する前記記録層の側壁上を含む前記開口部の側壁および底部上に第３絶縁膜を形成する工程、
    を有し、
    前記（ｄ）工程では、前記上部電極膜上の前記第３絶縁膜および前記第１絶縁膜が除去され、前記記録層の側壁上の前記第３絶縁膜が残存することを特徴とする半導体装置の製造方法。
  21. 半導体基板と、
    前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜上に形成され、記録層と前記記録層上の上部電極膜とを有する積層パターンと、
    前記半導体基板上に、前記積層パターンを覆うように形成された他の絶縁膜と、
    前記絶縁膜の開口部内に形成され、前記記録層の下面側と電気的に接続された第１導電体部と、
    前記他の絶縁膜の開口部内に形成され、前記上部電極膜と電気的に接続された第２導電体部と、
    を有し、
    前記第１導電体部と前記第２導電体部とは、互いに平面的に重ならない位置に配置されていることを特徴とする半導体装置。
  22. 請求項２１記載の半導体装置において、
    前記第１導電体部と前記第２導電体部との平面配置の最近接距離は、前記記録層の膜厚の１／２以上であることを特徴とする半導体装置。
  23. 請求項２１記載の半導体装置において、
    前記半導体基板上に形成されたＭＩＳＦＥＴと、
    前記他の絶縁膜上に形成された配線とを更に有し、
    前記第１導電体部は前記ＭＩＳＦＥＴのソースまたはドレインに電気的に接続され、
    前記第２導電体部は前記配線に電気的に接続されていることを特徴とする半導体装置。
  24. 請求項２１記載の半導体装置において、
    前記記録層が、加熱処理により抵抗値が変化する相変化材料からなることを特徴とする半導体装置。
  25. 請求項２１記載の半導体装置において、
    前記記録層がカルコゲナイド層からなることを特徴とする半導体装置。
  26. 請求項２１記載の半導体装置において、
    前記上部電極膜がタングステン膜またはタングステン合金膜からなることを特徴とする半導体装置。
  27. 請求項２１記載の半導体装置において、
    前記記録層は、相変化メモリの情報の記録層であることを特徴とする半導体装置。
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