JP5023072B2 - 半導体装置の製造方法および半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、相変化メモリを含む半導体装置の製造方法および半導体装置に適用して有効な技術に関する。

データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルでのデータの記憶形式は種々の形態がとられる。このうち、相変化膜を用いた不揮発性メモリである相変化メモリがある。

相変化メモリは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態（原子配列状態）が変化することにより記憶情報が書き込まれる不揮発性メモリである。例えば、非晶質（アモルファス）化する際にはジュール熱で６００℃を越える温度にして一旦記録層を融解させるために書き込み電流が大きくなりやすいが、結晶状態に応じて抵抗値が２桁から３桁も変化する。このメモリは、抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易である。

相変化メモリについては、例えば米国特許第５，８８３，８２７号明細書（特許文献１）などに記載されている。

上記米国特許第５，８８３，８２７号明細書（特許文献１）のＦｉｇ．１２の相変化メモリの構成によれば、当該相変化メモリは、メモリアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子Ｒと選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。

このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。

相変化メモリは、少なくともアンチモン（Ｓｂ）とゲルマニウム（Ｇｅ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料を記録層（相変化膜）の材料として用いている。カルコゲナイド材料を用いた相変化メモリの特性についても、報告が行われている（例えば非特許文献１参照）。
米国特許第５，８８３，８２７号明細書 「アイ・トリプル・イー インターナショナル エレクトロン デバイス ミーティング， テクニカル ダイジェスト（IEEE International Electron Devices meeting, TECHNICAL DIGEST）」，（米国），２００１年，ｐ．８０３−８０６

本発明者の検討によれば、次のことが分かった。

相変化メモリは、金属プラグからなる下部電極上にカルコゲナイドからなる記録層と上部電極膜が下から順に形成されている。しかしながら、下部電極上に直接的にカルコゲナイドの記録層を形成した場合、熱伝導性の高い下部電極にカルコゲナイドの記録層が接触していることから、カルコゲナイドの記録層で発生したジュール熱が下部電極側に伝導して放熱され易くなる。このため、カルコゲナイドの相変化が起こりにくくなり、相変化メモリのプログラミング電流が大きくなってしまう。また、下部電極としての金属プラグを埋め込んだ層間絶縁膜上に直接的にカルコゲナイドの記録層を形成した場合、カルコゲナイドは、酸化シリコン膜のような層間絶縁膜との接着性が悪いため、カルコゲナイドの記録層が剥離しやすくなり、これは、プログラミング電流またはプログラミング電圧の増大や、相変化メモリの書き換え可能回数の低下などを生じさせる可能性がある。従って、下部電極上に直接的にカルコゲナイドの記録層を形成した場合、相変化メモリを有する半導体装置の性能や信頼性が低下する可能性がある。

そこで、金属プラグからなる下部電極上にカルコゲナイドからなる記録層を直接的に形成せずに、下部電極とカルコゲナイドの記録層の間に薄い酸化タンタル膜を介在させることを、本発明者は検討した。この場合、相変化メモリは、下部電極としての金属プラグを埋め込んだ層間絶縁膜上に薄い酸化タンタル膜を形成し、その酸化タンタル膜上にカルコゲナイドの記録層と上部電極膜とが順に形成されて構成される。酸化タンタルは、熱伝導率が下部電極を構成する金属プラグよりも小さい。このため、カルコゲナイドの記録層から下部電極側への熱伝導（熱拡散）が酸化タンタル膜によって阻害され、カルコゲナイドの記録層で発生したジュール熱が下部電極側に伝導されにくくなる。従って、カルコゲナイドの相変化が起こりやすくなり、相変化メモリのプログラミング電流を低減することができる。また、酸化タンタル膜は、カルコゲナイドとの接着性が良く、また酸化シリコン膜などの層間絶縁膜との接着性も良いため、酸化タンタル膜を介在させたことで、カルコゲナイドの記録層の剥離を防止することができる。

しかしながら、カルコゲナイドの記録層と下部電極の間に酸化タンタル膜を介在させた場合、相変化メモリのプログラミング電流の低減効果とカルコゲナイドの記録層の剥離防止効果を得ることはできるが、ウエハ処理工程（ウエハ・プロセス）終了後の記憶素子（記録層）の抵抗値（初期抵抗）が、酸化タンタル膜を介在させない場合よりも数桁も高いことが、本発明者の検討により分かった。

ウエハ処理工程直後の記憶素子の抵抗が高い状態のままでは、安定動作時の書き換えパルスによるプログラミングは困難であり、記憶素子の安定した書き換えが行えず、相変化メモリを有する半導体装置の性能が低下してしまう。このため、記憶素子を書き換え可能なレベルの抵抗値まで低抵抗化させる動作（初期化）が必要になる。本発明者は、相変化メモリの適切な初期化操作を検討した。

本発明者は、まず、安定動作時のプログラミング電圧よりも高い電圧をビット線に加えることによって初期化を行なうことを検討した。電圧印加による初期化は、下部電極としての金属プラグ上に、原子配列が乱れたアモルファスに近い状態で残っている酸化タンタルやカルコゲナイドを結晶化させる処理であると考えられる。しかし、この初期化電圧が電源電圧よりも高い場合は、新たな給電方法が必要であり、半導体装置の大型化や半導体装置の製造コストの増加を招いてしまう。また、初期化のために高い電圧を加えることで、一時的に大きな電流が流れるため、その後の書き換え動作が不安定であったり、場合によっては素子自体が破壊される可能性があり、これは、半導体装置の製造歩留まりを低下させてしまう。

従って、相変化メモリを有する半導体装置に悪影響を与えることなく、相変化メモリを適切に初期化することが望まれる。

本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。

また、本発明の他の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体基板を加熱しながら相変化メモリの記録層に電流を流すことにより、相変化メモリの記録層の初期化を行うものである。

また、本発明は、半導体基板を加熱することにより相変化メモリの記録層の初期化を行うものである。

また、本発明は、半導体基板上に形成された第２絶縁膜の開口部内に埋め込まれた下部電極と、前記下部電極が埋め込まれた第２絶縁膜上に形成された界面層と、前記界面層上に形成されたカルコゲナイド層からなる記録層とを有する半導体装置であって、前記記録層は、前記界面層と前記記録層との界面近傍でかつ前記下部電極の上方から離れた第１領域と、前記第１領域上の第２領域と、前記下部電極の上方の第３領域とを有し、前記記録層の結晶性の乱れは、前記第１領域が、前記第２領域および前記第３領域よりも大きいものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の性能を向上させることができる。

また、半導体装置の製造歩留まりを向上させることができる。

より詳細には、初期化処理時に必要となる電圧を低下させることができ、高い初期化電圧を印加する場合よりも素子破壊の恐れを少なくすることができる。また、初期化後に形成される抵抗素子の結晶状態を、その後の書き換えに適した状態に変化させることができ、低電力で書き換え可能な半導体装置を提供できる。請求項１３の発明によれば、動作電源電圧が１．５Ｖの場合においても、高い電圧を供給するための昇圧回路などを必要としない半導体装置を提供することが出来る。

本発明の一実施の形態の半導体装置の概略構成を示す平面図である。 本発明の一実施の形態の半導体装置の相変化メモリ領域のメモリアレイの構造の例を示す回路図である。 図２のアレイ構成に対応する平面レイアウトを示す平面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。 相変化メモリの動作を説明するためのグラフである。 相変化メモリの動作を説明するためのグラフである。 カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示す説明図である。 メモリアレイの読み出し動作タイミングを示す説明図である。 メモリアレイの書き込み動作タイミングを示す説明図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 図２０に続く半導体装置の製造工程中における要部断面図である。 抵抗素子形成直後の抵抗素子近傍の要部断面図である。 ウエハ・プロセス終了直後の抵抗素子近傍の要部断面図である。 初期化動作終了直後の抵抗素子近傍の要部断面図である。 ウエハ・プロセス終了直後の抵抗素子の電流−電圧特性を示すグラフである。 初期化電圧の酸化タンタル膜の膜厚に対する依存性を示すグラフである。 ウエハ・プロセス終了直後の抵抗素子の抵抗の温度依存性の一例を示すグラフである。 初期化電流の温度依存性の一例を示すグラフである。 ウエハ・プロセス終了直後の抵抗素子の電流−電圧特性を示すグラフである。 初期化電圧の温度依存性を示すグラフである。 抵抗素子の初期化のために印加する電圧パルスの電圧波形の例を示すグラフである。 抵抗素子の初期化のために印加する電圧パルスの電圧波形の他の例を示すグラフである。 抵抗素子の初期化のために印加する電圧パルスの電圧波形の他の例を示すグラフである。 初期化動作終了直後の抵抗素子近傍の要部断面図である。 非晶質領域の電子線回折写真を示す説明図である。 結晶化領域の電子線回折写真を示す説明図である。 初期化動作後の抵抗素子近傍の要部断面図である。 初期化動作後の抵抗素子近傍の要部断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。

図１は、本実施の形態の半導体装置（不揮発性半導体記憶装置、半導体チップ）の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。

本実施の形態の半導体装置（半導体チップ）１は、抵抗メモリ素子、ここでは相変化型の不揮発性メモリ（不揮発性記憶素子）である相変化メモリ（相変化型不揮発性メモリ、ＰＣＭ（Phase Change Memory）、ＯＵＭ（Ovonic Unified Memory)）、を含む半導体装置（半導体記憶装置）である。

図１に示されるように、本実施の形態の半導体装置１は、相変化メモリのメモリセルアレイが形成された相変化メモリ領域２を有している。更に、半導体装置１は、ＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等のようなＲＡＭ（Random Access Memory）回路が形成されたＲＡＭ領域３、ＣＰＵまたはＭＰＵ等のような論理回路が形成されたＣＰＵ領域４、アナログ回路が形成されたアナログ回路領域５、入出力回路が形成されたＩ／Ｏ領域６などを必要に応じて有している。

相変化メモリ領域２には、半導体装置１の主回路の１つとして、比較的大容量の情報を記憶する不揮発性メモリが、抵抗メモリ素子、ここでは相変化型の不揮発性メモリである相変化メモリによって形成されている。相変化メモリは、各メモリセルの記録層（後述する記録層５２に対応）の原子配列が変化することによって記憶情報が記憶される（書き込まれる）不揮発性メモリである。相変化メモリは、各メモリセルの記録層（後述する記録層５２に対応）において、結晶状態（結晶相）とアモルファス状態（アモルファス相）との間の相変化のような原子配列変化を起こすことによって、その抵抗率（抵抗値）を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成される。相変化メモリにおいては、この記録層の原子配列状態（例えば記録層がアモルファス状態にあるかあるいは結晶状態にあるか）を記憶情報とし、すなわち記録層が原子配列状態によって高抵抗状態にあるか低抵抗状態にあるか（抵抗値変化）を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。従って、相変化メモリは、記録層（後述する記録層５２）において原子配列状態の変化（例えば結晶相と非晶質相との間の相変化）を起こすことによって抵抗値を変化させて、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶させることができ、抵抗値変化を記憶情報とする抵抗メモリ素子の一種とみなすことができる。

次に、相変化メモリ領域２のメモリアレイの構造の例を、図２の回路図を参照して説明する。

図２に示されるメモリアレイの構造は、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。図２では、図面が煩雑になるのを防ぐため、ＷＬ１ないしＷＬ４のワード線４本、ＢＬ１ないしＢＬ４のビット線４本の、アレイの一部を示すに留めている。ＭＣ１１ないしＭＣ１４は、ＷＬ１に接続された４つのメモリセルを示す。同様に、ＭＣ２１ないしＭＣ２４、ＭＣ３１ないしＭＣ３４、ＭＣ４１ないしＭＣ４４は、それぞれ、ＷＬ２からＷＬ４に接続されたメモリセルを表す。ＢＬ１は、ＭＣ１１ないしＭＣ４１のメモリセルが接続されたビット線である。同様に、ＭＣ１２ないしＭＣ４２、ＭＣ１３ないしＭＣ４３、ＭＣ１４ないしＭＣ４４のメモリセルは、それぞれ、ビット線ＢＬ２、ＢＬ３およびＢＬ４に接続される。

各メモリセルは、１個のＭＩＳＦＥＴ（後述するＭＩＳＦＥＴＱＭ１，ＱＭ２の一方に対応）と、それに直列に接続されたメモリ材料または記憶素子ＭＲ（後述する記録層５２または記録層５２を含む抵抗素子５４に対応）からなる。それぞれのワード線（ＷＬ１〜ＷＬ４）は、各メモリセルを構成するＭＩＳＦＥＴのゲート電極に接続されている。それぞれのビット線（ＢＬ１〜ＢＬ４）は、各メモリセルを構成する記憶素子（メモリ材料）ＭＲに接続されている。ワード線ＷＬ１〜ＷＬ４を駆動するのは、それぞれ、ワードドライバーＷＤ１〜ＷＤ４である。どのワードドライバーＷＤ１〜ＷＤ４を選択するかは、ロウデコーダ(Ｘアドレスデコーダ）ＸＤＥＣからの信号で決まる。

ＶＰＬは各ワードドライバーへの電源供給線で、電源電圧はＶｄｄである。ＶＧＬは各ワードドライバーの電位引抜き線で、ここでは接地電位に固定されている。ＱＤ１はビット線ＢＬ１をプリチャージする選択トランジスタである。同様に、ＱＤ２ないしＱＤ４は、それぞれ、ＢＬ２ないしＢＬ４をプリチャージする選択トランジスタである。各選択トランジスタ（ＱＤ１〜ＱＤ４）は、アドレス入力にしたがって、ビットデコーダＹＤＥＣ１またはビットデコーダＹＤＥＣ２を介して選択される。この例では、ビットデコーダＹＤＥＣ１とビットデコーダＹＤＥＣ２はビット線２本おきに、選択するビット線を交互に受け持つ。読み出しによる出力は、センスアンプＳＡで検出される。

図３に、図２のアレイ構成に対応する平面レイアウト（平面図）を示す。

図３で、ＦＬは活性領域、Ｍ１は第一の金属層（後述する配線３７に対応）、Ｍ２は第二の金属層（後述する配線７２に対応）、ゲート電極パターンＦＧはシリコン基板上に形成されたトランジスタのゲート電極として用いられる層（後述するゲート電極１６ａ，１６ｂ，１６ｃなどを構成する導体膜パターンに対応）、ＦＣＴは、ＦＬ上面とＭ１下面とを結ぶコンタクトホール（後述するコンタクトホール３２に対応）、Ｒ（後述する抵抗素子５４に対応）は記憶素子（後述する記録層５２に対応）とその上部電極層（後述する上部電極膜５３に対応）との積層膜、ＳＣＴはＭ１上面とＲの下面とを結ぶコンタクトホール（後述するスルーホール４２に対応）、ＴＣＴはＭ１上面とＭ２下面とを結ぶコンタクトホール（後述するスルーホール６５に対応）である。

Ｒは、同一ビット線に接続されるメモリセルの間で、ＴＣＴを介してＭ２に引き上げられる。このＭ２がそれぞれのビット線として用いられる。ワード線ＷＬ１ないしＷＬ４はＦＧで形成してある。ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いる。メモリセルＭＣ１１を構成する１個のＭＩＳＦＥＴが、ＱＭ１である。ＭＣ２１を構成するＭＩＳＦＥＴＱＭ２は、ＱＭ１とソース領域を共有している。図３に示されるように、他のセルを構成するＭＩＳＦＥＴも、これに倣う。ビット線ＢＬ１ないしＢＬ４は、メモリアレイ外周に配置されたトランジスタ（ＭＩＳＦＥＴ）ＱＤ１ないしＱＤ４のソース側に接続される。ＱＤ１とＱＤ２のドレイン領域、およびＱＤ３とＱＤ４のドレイン領域は共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同時に、ＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。図３ではｎチャネル型である。各ブロックを構成する回路素子は、特に限定されないが、典型的にはＣＭＩＦＥＴ（Complementary MISFET：相補型ＭＩＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。これらのパターンのパターニングには、周知の光リソグラフィとドライエッチングを用いることができる。これら製造工程については後でより詳細に説明する。

次に、本実施の形態の半導体装置の構造について、より詳細に説明する。

図４は、本実施の形態の半導体装置１の要部断面図である。図４においては、相変化メモリ領域１０Ａの断面（要部断面）と周辺回路領域（論理回路領域）１０Ｂの断面（要部断面）とが示されている。相変化メモリ領域１０Ａは、半導体装置１の相変化メモリ領域２の一部に対応する。周辺回路領域１０Ｂは、半導体装置１の周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される領域）に対応し、周辺回路を構成するＭＩＳＦＥＴ（周辺回路領域１０Ｂに形成されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路（Ｉ／Ｏ領域６の入出力回路）、論理回路（ＣＰＵ領域４の論理回路）などが形成される。なお、図４においては、理解を簡単にするために、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとを隣接して示しているが、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとの位置関係は必要に応じて変更することができる。

図４に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４が形成されている。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成されている。

相変化メモリ領域１０Ａのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＭ１，ＱＭ２が形成されている。周辺回路領域１０Ｂのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＮが形成され、周辺回路領域１０Ｂのｎ型ウエル１４上にはｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＰが形成されている。

相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２は、相変化メモリ領域１０Ａ（２）のメモリセル選択用のＭＩＳＦＥＴである。ＭＩＳＦＥＴＱＭ１，ＱＭ２は、ｐ型ウエル１３ａの上部に互いに離間して形成されており、それぞれ、ｐ型ウエル１３ａの表面のゲート絶縁膜１５ａと、ゲート絶縁膜１５ａ上のゲート電極１６ａとを有している。ゲート電極１６ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁スペーサ）１８ａが形成されている。ｐ型ウエル１３ａ内には、ＭＩＳＦＥＴＱＭ１のドレイン領域としての半導体領域（ｎ型不純物拡散層）２０とＭＩＳＦＥＴＱＭ２のドレイン領域としての半導体領域（ｎ型不純物拡散層）２１と、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域としての半導体領域（ｎ型不純物拡散層）２２とが形成されている。各半導体領域２０，２１，２２は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ⁻型半導体領域１７ａと、半導体領域１７ａよりも不純物濃度が高いｎ^＋型半導体領域１９ａとにより形成されている。ｎ⁻型半導体領域１７ａは、サイドウォール１８ａの下のｐ型ウエル１３ａに形成され、ｎ^＋型半導体領域１９ａは、ゲート電極１６ａおよびサイドウォール１８ａの外側のｐ型ウエル１３ａに形成されており、ｎ^＋型半導体領域１９ａは、ｎ⁻型半導体領域１７ａの分だけチャネル領域から離間する位置のｐ型ウエル１３ａに形成されている。半導体領域２２は、同一の素子活性領域に形成された隣り合うＭＩＳＦＥＴＱＭ１，ＱＭ２に共有されて共通のソース領域となっている。なお、本実施の形態では、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域を共通とした場合について説明するが、他の形態としてドレイン領域を共通とすることもでき、この場合、半導体領域２２がドレイン領域となり、半導体領域２０，２１がソース領域となる。

周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＮもＭＩＳＦＥＴＱＭ１，ＱＭ２とほぼ同様の構成を有している。すなわち、ＭＩＳＦＥＴＱＮは、ｐ型ウエル１３ｂの表面のゲート絶縁膜１５ｂと、ゲート絶縁膜１５ｂ上のゲート電極１６ｂとを有しており、ゲート電極１６ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ⁻型半導体領域１７ｂが形成され、ｎ⁻型半導体領域１７ｂの外側にはｎ⁻型半導体領域１７ｂよりも不純物濃度が高いｎ^＋型半導体領域１９ｂが形成されている。ｎ⁻型半導体領域１７ｂおよびｎ^＋型半導体領域１９ｂにより、ＭＩＳＦＥＴＱＮのＬＤＤ構造を有するソース・ドレイン領域が形成される。

周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＰは、ｎ型ウエル１４の表面のゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上のゲート電極１６ｃとを有しており、ゲート電極１６ｃの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｃが形成されている。サイドウォール１８ｃの下のｎ型ウエル１４内にはｐ⁻型半導体領域１７ｃが形成され、ｐ⁻型半導体領域１７ｃの外側にはｐ⁻型半導体領域１７ｃよりも不純物濃度が高いｐ^＋型半導体領域１９ｃが形成されている。ｐ⁻型半導体領域１７ｃおよびｐ^＋型半導体領域１９ｃにより、ＭＩＳＦＥＴＱＰのＬＤＤ構造を有するソース・ドレイン領域が形成される。

ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ^＋型半導体領域１９ａ，１９ｂおよびｐ^＋型半導体領域１９ｃの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ_２）層）２５が形成されている。これにより、ｎ^＋型半導体領域１９ａ，１９ｂおよびｐ^＋型半導体領域１９ｃなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。

半導体基板１１上には、ゲート電極１６ａ，１６ｂ、１６ｃを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１は、例えば酸化シリコン膜などからなり、絶縁膜３１の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。

絶縁膜３１にはコンタクトホール（開口部、接続孔）３２が形成されており、コンタクトホール３２内にはプラグ（コンタクト電極）３３が形成されている。プラグ３３は、コンタクトホール３２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３３ａと、導電性バリア膜３３ａ上にコンタクトホール３２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）３３ｂとからなる。コンタクトホール３２およびプラグ３３は、ｎ^＋型半導体領域１９ａ，１９ｂおよびｐ^＋型半導体領域１９ｃ上やゲート電極１６ａ，１６ｂ，１６ｃ上に形成されている。

プラグ３３が埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜３４が形成されており、絶縁膜３４に形成された配線溝（開口部）内に第１層配線としての配線（第１配線層）３７が形成されている。配線３７は、配線溝の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３６ａと、導電性バリア膜３６ａ上に配線溝内を埋め込むように形成されたタングステン膜などからなる主導体膜３６ｂとにより形成されている。配線３７は、プラグ３３を介して、ｎ^＋型半導体領域１９ａ，１９ｂ、ｐ^＋型半導体領域１９ｃまたはゲート電極１６ａ，１６ｂ，１６ｃなどと電気的に接続されている。相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ^＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７により、ソース配線３７ｂが形成されている。

配線３７が埋め込まれた絶縁膜３４上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４１が形成されている。相変化メモリ領域１０Ａにおいて、絶縁膜４１にスルーホール（開口部、孔、接続孔）４２が形成されており、スルーホール４２内にはプラグ（コンタクト電極、下部電極）４３が形成されている。プラグ４３は、スルーホール４２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａと、導電性バリア膜４３ａ上にスルーホール４２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）４３ｂとからなる。従って、プラグ４３は、層間絶縁膜である絶縁膜４１の開口部（スルーホール４２）内に形成された（埋め込まれた）導電体部である。スルーホール４２およびプラグ４３は、配線３７のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１（ｎ^＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７ａ上に形成され、この配線３７ａと電気的に接続されている。

相変化メモリ領域１０Ａにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、薄い界面層５１と、界面層５１上の記録層（記憶層、記録材料膜、相変化膜、相変化記録材料膜）５２と、記録層５２上の上部電極膜（上部電極、金属膜）５３とからなる抵抗素子（可変抵抗素子）５４が形成されている。すなわち、抵抗素子５４は、界面層５１、記録層５２および上部電極膜５３からなる積層パターンにより形成されている。なお、抵抗素子５４とそれに接続するプラグ４３とを合わせたものを抵抗素子（可変抵抗素子）とみなすこともでき、また、抵抗素子５４とそれに接続するプラグ４３とを合わせたものがメモリ素子として機能するので、抵抗素子５４（界面層５１、記録層５２および上部電極膜５３）とそれに接続するプラグ４３とを合わせたものを抵抗メモリ素子とみなすこともできる。

界面層５１は、プラグ４３が埋め込まれた絶縁膜４１と記録層５２との間に介在して両者の密着性（接着性）を向上させ、記録層５２が剥がれるのを防止するように機能することができる。すなわち、界面層５１は、はがれ（剥がれ）防止膜または相変化材料はがれ防止膜として機能することができる。また、界面層５１は、記録層５２の熱がプラグ４３側に逃げる（伝導する）のを防止するように機能することができ、それによって、相変化メモリの熱効率が向上し、相変化メモリの低電流書き換えが可能になる。また、界面層５１は、記録層５２を加熱する発熱用の抵抗層として機能することもできる。界面層５１は、金属酸化物（特に遷移金属の酸化物）または金属窒化物（特に遷移金属の窒化物）であることが好ましく、酸化タンタルまたは酸化クロムから構成されていれば、より好ましく、酸化タンタル（例えばＴａ_２Ｏ_５またはＴａ_２Ｏ_５に近い組成の材料）であれば更に好ましく、これにより、界面層５１の上記機能を的確に発揮させることができる。また、界面層５１の膜厚は、例えば０．５〜５ｎｍ程度とすることができる。

記録層５２は、原子配列の変化を起こすことによって情報を記憶する記録層（記憶層）であり、例えば結晶相と非晶質相との間の相変化のような原子配列変化によって、その抵抗値（抵抗率）を変化させ、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶する記録層（記憶層）である。すなわち、記録層５２は、抵抗メモリ素子（ここでは相変化メモリ）の情報の記録層（記憶層、記憶素子）であり、記憶素子として機能することができる。このため、記録層５２は、相変化材料（相変化物質）からなる相変化膜であり、結晶状態とアモルファス状態（非晶質状態、非結晶状態）との２状態間の遷移（相変化）が可能な材料膜（半導体膜）である。

記録層５２は、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド（カルコゲナイド半導体、カルコゲナイド材料）により形成されている。なお、カルコゲナイドとは、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のうちの少なくとも１元素を含む材料をいう。記録層５２の膜厚は、例えば１０〜２００ｎｍ程度とすることができる。

また、少なくともゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料を記録層５２の材料として用いれば、相変化メモリの記録層としての機能を向上できるので、より好ましく、この場合、記録層５２は、少なくともゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とを構成元素として含んでいる。また、記録層５２を構成するカルコゲナイドに更にインジウム（Ｉｎ）を導入し、インジウム（Ｉｎ）を導入したＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料を記録層５２の材料として用いれば更に好ましく、インジウムを導入したことにより、界面層５１と記録層５２の仕事関数の差が大きくなって界面層５１と記録層５２の接合界面近傍での記録層５２のバンド湾曲が増大する分だけ、プログラミング電圧を低減することができる。この場合は、記録層５２は、ゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とインジウム（Ｉｎ）とを構成元素として含んでいる。

図５は、記録層５２の状態（相状態）と記録層５２の抵抗（抵抗率）との相関を示す説明図（表）である。図５にも示されるように、記録層５２は、アモルファス状態と結晶状態とで抵抗率が異なり、アモルファス状態では高抵抗（高抵抗率）となり、結晶状態では低抵抗（低抵抗率）となる。例えば、アモルファス状態での記録層５２の抵抗率は、結晶状態での記録層５２の抵抗率よりも、１０〜１００００倍程度大きくなる。このため、記録層５２は、結晶状態とアモルファス状態との２状態間の遷移（相変化）が可能で、この２状態間の遷移により抵抗値が変化する抵抗素子（可変抵抗素子）として機能することができる。記録層５２は、後述するように、加熱処理（ジュール熱による加熱処理）により結晶状態とアモルファス状態との２状態間を遷移（相変化）させることが可能である。従って、記録層５２は、加熱処理により抵抗値が変化する相変化材料からなり、加熱処理により抵抗値が変化する抵抗素子として機能することができる。

上部電極膜５３は、相変化メモリの上部電極として機能し、金属膜のような導電体膜からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができ、その膜厚は、例えば１０〜２００ｎｍ程度とすることができる。上部電極膜５３は、後述するプラグ６４と抵抗素子５４とのコンタクト抵抗の低減や、スルーホール６３形成後に導電性バリア膜６７ａを形成する際に、記録層５２が昇華するのを防止するように機能することができる。このため、上部電極膜５３を形成することが好ましいが、上部電極膜５３の形成を省略して後述するプラグ６４を記録層５２の上面に接続した場合は、プラグ６４が相変化メモリの上部電極として機能することになる。

プラグ４３は、相変化メモリの下部電極として機能し、抵抗素子５４の下部（界面層５１の下面）は、プラグ４３と接触して電気的に接続されている。従って、抵抗素子５４の下部（界面層５１の下面）は、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ^＋型半導体領域１９ａ）に電気的に接続されている。

図４に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜６１と、絶縁膜６１上の絶縁膜（層間絶縁膜）６２とが形成されている。すなわち、上部電極膜５３の上面上および抵抗素子５４（記録層５２）の側壁上を含む絶縁膜４１上に絶縁膜６１が形成され、その絶縁膜６１上に層間絶縁膜として絶縁膜６２が形成されている。絶縁膜６１の膜厚は、絶縁膜６２の膜厚（例えば数百ｎｍ）よりも薄く、例えば５〜２０ｎｍ程度とすることができる。絶縁膜６１は、例えば窒化シリコン膜からなり、絶縁膜６２は、例えば酸化シリコン膜からなる。絶縁膜６２の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。

相変化メモリ領域１０Ａにおいて、絶縁膜６１，６２にスルーホール（開口部、接続孔）６３が形成され、スルーホール６３の底部で抵抗素子５４の上部電極膜５３の少なくとも一部が露出されている。スルーホール６３内にはプラグ（コンタクト電極）６４が形成されている。プラグ６４は、スルーホール６３の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６３内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）６７ｂとからなる。タングステン膜６７ｂの代わりにアルミニウム膜などを用いることもできる。スルーホール６３およびプラグ６４は、抵抗素子５４の上部に形成されており、プラグ６４は抵抗素子５４の上部電極膜５３と電気的に接続されている。従って、プラグ６４は、層間絶縁膜である絶縁膜６２の開口部（スルーホール６３）内に形成され（埋め込まれ）、上部電極膜５３と電気的に接続された導電体部である。

周辺回路領域１０Ｂにおいて、絶縁膜４１，６１，６２にスルーホール（開口部、接続孔）６５が形成され、スルーホール６５の底部で配線３７の上面が露出されている。スルーホール６５内にはプラグ（コンタクト電極）６６が形成されている。プラグ６６は、スルーホール６５の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６５内を埋め込むように形成されたタングステン膜（主導体膜）６７ｂとからなる。スルーホール６５およびプラグ６６は、配線３７と電気的に接続されている。

プラグ６４，６６が埋め込まれた絶縁膜６２上には、第２層配線としての配線（第２配線層）７２が形成されている。配線７２は、例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜７１ａと、導電性バリア膜７１ａ上のアルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）７１ｂとからなる。アルミニウム合金膜７１ｂ上に導電性バリア膜７１ａと同様の導電性バリア膜を更に形成して配線７２を構成することもできる。

相変化メモリ領域１０Ａにおいて、配線７２のうちの配線（ビット線）７２ａは、プラグ６４を介して抵抗素子５４の上部電極膜５３に電気的に接続されている。従って、相変化メモリ領域１０Ａのビット線を構成する配線７２ａは、プラグ６４、抵抗素子５４、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ^＋型半導体領域１９ａ）に電気的に接続されている。

周辺回路領域１０Ｂにおいて、配線７２は、プラグ６６を介して配線３７と電気的に接続され、更にプラグ３３を介してＭＩＳＦＥＴＱＮのｎ^＋型半導体領域１９ｂやＭＩＳＦＥＴＱＰのｐ^＋型半導体領域１９ｃと電気的と接続されている。

絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。

このように、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。

上記のように、記録層５２（または記録層５２を含む抵抗素子５４）と、記録層５２（抵抗素子５４）に接続されたメモリセルトランジスタ（メモリセル選択用トランジスタ）としてのＭＩＳＦＥＴＱＭ１，ＱＭ２とにより、相変化メモリのメモリセルが構成されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のゲート電極１６ａは、ワード線（上記ワード線ＷＬ１〜ＷＬ４に対応）に電気的に接続されている。抵抗素子５４の上面側（上部電極膜５３）は、プラグ６４を介して上記配線７２ａからなるビット線（上記ビット線ＢＬ１〜ＢＬ４に対応）に電気的に接続されている。抵抗素子５４の下面側（記録層５２の下面側、すなわち界面層５１）は、プラグ４３、配線３７ａおよびプラグ３３を介して、ＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１に電気的に接続されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２は、プラグ３３を介して、ソース配線３７ｂ（ソース線）に電気的に接続されている。

なお、本実施の形態では、相変化メモリのメモリセルトランジスタ（メモリセル選択用トランジスタ）としてｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２の代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳＦＥＴなどを用いることもできる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２がより好適である。

また、本実施の形態では、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン（半導体領域１０，１１）に電気的に接続しているが、他の形態として、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースに電気的に接続することもできる。すなわち、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースまたはドレインの一方に電気的に接続すればよい。ただし、メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースよりもドレインをプラグ３３、配線３７（３７ａ）およびプラグ４３を介して抵抗素子５４に電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好ましい。

次に、相変化メモリ（相変化メモリ領域２，１０Ａに形成された相変化メモリ）の動作について説明する。

図６および図７は、相変化メモリの動作を説明するためのグラフである。図６のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。図７のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの記録層５２の温度（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。

記憶素子（相変化メモリのメモリセル）に記憶情報‘０’を書き込む場合、すなわち相変化メモリのリセット動作（記録層５２のアモルファス化）時には、図６に示されるようなリセットパルスをビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このリセットパルスは、記録層５２を、その融点Ｔ_ｍ以上に熱してからアモルファス化温度Ｔ_ａ以下まで急冷するような電圧パルスであり、比較的高い電圧（例えば１．５Ｖ程度）を比較的短い時間印加する。リセットパルス印加時は、比較的大きな電流が流れ、図７に示されるように、記録層５２の温度が記録層５２の融点Ｔ_ｍ以上に上昇して記録層５２が溶融し、リセットパルスの印加が終了すると、記録層５２はアモルファス化温度Ｔ_ａ以下にまで急冷し、記録層５２はアモルファス状態となる（リセット状態）。リセットパルスの印加時間を短くして、与える全エネルギーを小さくし、冷却時間ｔ_１を短く、例えば約１ｎｓに設定することにより、記録層５２は高抵抗のアモルファス状態となる。このように、リセット動作は、プラグ４３（下部電極）と抵抗素子５４とからなる抵抗メモリ素子（相変化メモリ素子）の書き換えのためにプラグ４３と上部電極膜５３との間を高抵抗化させる動作である。

逆に、記憶情報‘１’を書き込む場合、すなわち相変化メモリのセット動作（記録層５２の結晶化）時には、図６に示されるようなセットパルスを、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このセットパルスは、記録層５２をガラス転移点と同じかそれよりも高い結晶化温度Ｔ_Ｃより高い温度領域に保つような電圧パルスであり、リセットパルスよりも低い電圧（例えば０．８Ｖ程度）をリセットパルスよりも長い時間（結晶化時間以上）印加するセットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度Ｔ_Ｃ以上の温度に上昇して記録層５２が結晶化し、セットパルスの印加が終了すると、記録層５２は冷却し、結晶状態（多結晶状態）となる（セット状態）。結晶化に要する時間ｔ_２は記録層５２を構成するカルコゲナイド材料の組成によって異なるが、例えば、約５０ｎｓである。図７に示した記録層５２（抵抗素子５４）の温度は、記録層５２自身が発するジュール熱や周囲への熱拡散などに依存する。このように、セット動作は、プラグ４３（下部電極）と抵抗素子５４とからなる抵抗メモリ素子（相変化メモリ素子）の書き換えのためにプラグ４３と上部電極膜５３との間を低抵抗化させる動作である。

相変化メモリのリード動作時には、図６に示されるようなリードパルスを、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧（例えば０．３Ｖ程度）をセットパルスよりも短い時間印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度Ｔ_ｃ以上に上昇することはないので、記録層５２の相状態は変化しない。記録層５２が結晶状態のときは、記録層５２（抵抗素子５４）は相対的に低抵抗であり、記録層５２がアモルファス状態のときは、記録層５２（抵抗素子５４）は相対的に高抵抗である。このため、リードパルスを印加したときにその記録層５２（抵抗素子５４）が接続されたＭＩＳＦＥＴ（ＱＭ１またはＱＭ２）に流れる電流は、記録層５２が結晶状態の場合は相対的に大きく、記録層５２がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ（プラグ４３と上部電極膜５３との間の記録層５２が結晶状態（低抵抗状態）とアモルファス状態（高抵抗状態）のどちらであるか）を判別することができる。

このように、リセット動作およびセット動作により記録層５２がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（記憶、格納、書き込み）することができ、記録層５２がアモルファス状態であるかあるいは結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（記憶情報）をリード動作により読み出すことができる。従って、上記記録層５２は、相変化メモリの情報の記録層である。

図８は、カルコゲナイド材料を用いた記憶素子（記録層５２）の動作原理を模式的に示す説明図（グラフ）であり、記憶素子のＩ−Ｖ特性が示されている。図８のグラフの横軸は記憶素子（記録層５２）への印加電圧に対応し、縦軸は記憶素子（記録層５２）を流れる電流に対応する。図８では、Ｉ_Ｗ１からＩ_Ｗ０の範囲内のセット電流を印加する場合に記憶情報‘１’が書き込まれ、Ｉ_Ｗ０以上のリセット電流を印加する場合に記憶情報‘０’が書き込まれることを示している。図８のＩ−Ｖ特性に示されるように、書き込み情報に応じた値の電流パルスを記憶素子（記録層５２）に印加することにより、記憶素子の結晶状態が制御される。ただし、どちらの状態を‘０’、どちらの状態を‘１’としても良い。以下では、図８に従い、四通りの書き込み動作をより詳細に説明する。

図８からも分かるように、第一に、初期状態１の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。第二に、初期状態‘１’の記憶素子（記録層５２）に‘０’書き込みを行う場合、リセット電流（リセットパルス）が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さらに、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状態に相変化するので、液相時の抵抗よりも若干低いリセット（非晶質）状態の高抵抗曲線を辿って初期状態に戻る。図８で点線で示した部分は、リセットパルスは既に切れているが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。第三に、初期状態‘０’の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）を印加すると、記憶素子の端子電圧がしきい電圧Ｖ_０を超えた時に、低抵抗状態にスイッチする。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜がゆるやかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。第四に、初期状態‘０’の記憶素子（記録層５２）に‘０’書き込みを行う場合、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。

次に、図９および上記図２を参照して、図２に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。ここで、図９は、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）の一例を示している。

まず、待機状態において、プリチャージイネーブル信号ＰＣが電源電圧Ｖｄｄ（例えば１．５Ｖ）に保持されているので、ｎ型チャネル型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）ＱＣ１ないしＱＣ４によりビット線ＢＬ１がプリチャージ電圧ＶＤＬに維持される。ここでプリチャージ電圧ＶＤＬは、Ｖｄｄよりもトランジスタのしきい電圧だけ降下した値で、例えば１．０Ｖである。また、共通ビット線Ｉ／Ｏも、プリチャージ電圧ＶＤＬにプリチャージされている。

読み出し動作が始まると、電源電圧Ｖｄｄとなっているプリチャージイネーブル信号ＰＣが接地電位ＧＮＤに駆動され、接地電位ＧＮＤ（ＶＳＳに対応）となっているビット選択線ＹＳ１が昇圧電位ＶＤＨ（例えば１．５Ｖ以上）に駆動されることにより、トランジスタ（ＭＩＳＦＥＴ）ＱＤ１が導通する。この時、ビット線ＢＬ１はプリチャージ電圧ＶＤＬに保持されるが、ソース線ＣＳＬはソース電圧ＶＳＬ（例えば０Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＤＬは、プリチャージ電圧ＶＤＬがソース電圧ＶＳＬよりも高く、その差は、記憶素子（抵抗）ＭＲの端子電圧が図８に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。

次に、接地電位ＧＮＤとなっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおけるトランジスタ（ＭＩＳＦＥＴ）ＱＭｐ（ｐ＝1、２、…、ｍ）が導通する。この時、記憶素子ＭＲに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、ビット線ＢＬ１が、記憶素子ＭＲの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。図９では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、記憶情報に応じた信号電圧が発生される。非選択メモリセルＭＣ１２〜ＭＣ１ｍでは記憶素子ＭＲの電位差が０なので、非選択ビット線ＢＬ２ないしＢＬ４はプリチャージ電圧ＶＤＬに保持される。すなわち、ワード線ＷＬ１とビット線ＢＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。

なお、待機状態において、メモリアレイのビット線やソース線をフローティングとすると、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定であるビット線の容量が共通ビット線から充電されてしまう。このため、図９ではワード線ＷＬ１に応じてビット選択線ＹＳ１も立ち下げ、さらに接地電位ＧＮＤとなっているプリチャージイネーブル信号ＰＣを電源電圧Ｖｄｄに駆動することにより、ビット線およびソース線をプリチャージ電位ＶＤＬに駆動して待機状態としている。また、昇圧電位ＶＤＨは、電源電圧Ｖｄｄとｎチャネル型ＭＩＳトランジスタのしきい電圧ＶＴＮを用いて、ＶＤＨ＞Ｖｄｄ＋ＶＴＮの関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本実施の形態では、ワード線とビット選択線を昇圧電位ＶＤＨに駆動してｎチャネル型ＭＩＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、プリチャージ電圧ＶＤＬをソース電圧ＶＳＬより高く設定することにより、選択ソース線を選択メモリセル中のトランジスタ（ＭＩＳＦＥＴ）ＱＭｍのソースとし、記憶素子ＭＲの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図８に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。

なお、図９は、ソース線ＣＳＬを駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＣＳＬを駆動してもよい。この場合には、最初はワード線ＷＬ１が駆動されて選択トランジスタＱＭ１が導通するため、記憶素子ＭＲの端子電圧は０Ｖに確保される。その後、ソース線ＣＳＬを駆動すると、記憶素子ＭＲの端子電圧は０Ｖから大きくなるが、その値はソース線ＣＳＬの駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。

以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線上のメモリセルは、それらのワード線電圧が接地電位ＧＮＤに固定されているので選択されることはない。また、他のビット線とソース線は同じ電位ＶＤＬなので、残りのメモリセルも非選択セルの状態に維持される。

以上の説明では、待機状態のワード線を接地電位ＧＮＤとし、選択状態のソース線をソース電圧ＶＳＬとしている。これらの電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ワード線が非選択のメモリセル、例えばメモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１のトランジスタ（ＭＩＳＦＥＴ）ＱＭが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電位ＧＮＤとし、ソース電圧ＶＳＬを正の電圧とすることにより、トランジスタＱＭのしきい値電圧を低くできる。場合によっては、選択されたソース線を接地電位０Ｖとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタＱＭのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のソース線の電圧が、外部から印加される接地電位ＧＮＤであるため安定させ易い。トランジスタＱＭのしきい値電圧を十分高くすれば、選択時のソース線と待機状態のワード線を接地電位０Ｖとしても良い。その場合、外部から印加される接地電位ＧＮＤである上に、待機状態のワード線の容量が安定化容量として働くために、選択時のソース線の電圧をさらに安定なものにできる。

さらに、図１０に従い、上記図２に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図１０は、メモリセルＭＣ１１を選択する場合の動作波形である。まず、メモリセルＭＣ１１の選択動作は、読み出し動作と同じように行われる。メモリセルＭＣ１１が選択されると、書き込み電流が発生される。‘０’書き込みの場合、図８に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って、電流値が０となる。このようなリセット電流により、図６および図７に示したようなリセットパルスと同じジュール熱が発生される。反対に、‘１’書き込みの場合、図８に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、図６および図７に示したようなセットパルスと同じジュール熱が発生される。このように、書き込みパルスの印加時間と電流値は書き込み回路で制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。

次に、本実施の形態の半導体装置１の製造工程について、図面を参照して説明する。図１１〜図２１は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、上記図４に対応する領域が示されている。なお、理解を簡単にするために、図１５〜図２１では、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。

まず、図１１に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１を準備する。それから、半導体基板１１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁体からなる素子分離領域１２を形成する。素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。

次に、半導体基板１１の主面にｐ型ウエル１３ａ，１３ｂとｎ型ウエル１４を形成する。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成される。例えば半導体基板１１の一部にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどによりｐ型ウエル１３ａ，１３ｂを形成し、半導体基板１１の他の一部にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ型ウエル１４を形成することができる。

次に、例えば熱酸化法などを用いて、半導体基板１１のｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の表面に薄い酸化シリコン膜などからなるゲート絶縁膜用の絶縁膜１５を形成する。絶縁膜１５として酸窒化シリコン膜などを用いることもできる。絶縁膜１５の膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。

次に、ｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の絶縁膜１５上にゲート電極１６ａ，１６ｂ，１６ｃを形成する。例えば、絶縁膜１５上を含む半導体基板１１の主面の全面上に導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエッチング法などを用いてその多結晶シリコン膜をパターン化することにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極１６ａ，１６ｂ，１６ｃを形成することができる。ゲート電極１６ａの下に残存する絶縁膜１５がゲート絶縁膜１５ａとなり、ゲート電極１６ｂの下に残存する絶縁膜１５がゲート絶縁膜１５ｂとなり、ゲート電極１６ｃの下に残存する絶縁膜１５がゲート絶縁膜１５ｃとなる。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極１６ａ，１６ｂはｎ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成され、ゲート電極１６ｃはｐ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成される。

次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａの両側の領域にｎ⁻型半導体領域１７ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂの両側の領域にｎ⁻型半導体領域１７ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃの両側の領域にｐ⁻型半導体領域１７ｃを形成する。

次に、ゲート電極１６ａ，１６ｂ，１６ｃの側壁上に、サイドウォール１８ａ，１８ｂ、１８ｃを形成する。サイドウォール１８ａ，１８ｂ、１８ｃは、例えば、半導体基板１１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。

次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａおよびサイドウォール１８ａの両側の領域にｎ^＋型半導体領域１９ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂおよびサイドウォール１８ｂの両側の領域にｎ^＋型半導体領域１９ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃおよびサイドウォール１８ｃの両側の領域にｐ^＋型半導体領域１９ｃを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。

これにより、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域として機能するｎ型の半導体領域２０，２１と、共通のソース領域として機能するｎ型の半導体領域２２とが、それぞれ、ｎ^＋型半導体領域１９ａおよびｎ⁻型半導体領域１７ａにより形成される。そして、周辺回路領域１０ＢのＭＩＳＦＥＴＱＮのドレイン領域として機能するｎ型の半導体領域とソース領域として機能するｎ型の半導体領域とが、それぞれ、ｎ^＋型半導体領域１９ｂおよびｎ⁻型半導体領域１７ｂにより形成され、ＭＩＳＦＥＴＱＰのドレイン領域として機能するｐ型の半導体領域とソース領域として機能するｐ型の半導体領域とが、それぞれ、ｐ^＋型半導体領域１９ｃおよびｐ⁻型半導体領域１７ｃにより形成される。

次に、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ^＋型半導体領域１９ａ，１９ｂおよびｐ^＋型半導体領域１９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ^＋型半導体領域１９ａ，１９ｂおよびｐ^＋型半導体領域１９ｃの表面に、それぞれ金属シリサイド層２５を形成する。その後、未反応のコバルト膜（金属膜）は除去する。

このようにして、図１１の構造が得られる。ここまでの工程により、相変化メモリ領域１０Ａに、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２が形成され、周辺回路領域１０Ｂに、ｎチャネル型のＭＩＳＦＥＴＱＮとｐチャネル型のＭＩＳＦＥＴＱＰとが形成される。従って、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２と周辺回路領域１０ＢのＭＩＳＦＥＴＱＮ，ＱＰとは、同じ製造工程で形成することができる。

次に、図１２に示されるように、半導体基板１１上にゲート電極１６ａ，１６ｂ，１６ｃを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば酸化シリコン膜などからなる。絶縁膜３１を複数の絶縁膜の積層膜により形成することもできる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３１の上面を平坦化する。これにより、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとで、絶縁膜３１の上面の高さがほぼ一致する。

次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ^＋型半導体領域１９ａ，１９ｂおよびｐ^＋型半導体領域１９ｃ（の表面上の金属シリサイド層２５）の一部やゲート電極１６ａ，１６ｂ，１６ｃ（の表面上の金属シリサイド層２５）の一部などが露出される。

次に、コンタクトホール３２内に、プラグ３３を形成する。この際、例えば、コンタクトホール３２の内部を含む絶縁膜３１上に導電性バリア膜３３ａをスパッタリング法などによって形成した後、タングステン膜３３ｂをＣＶＤ法などによって導電性バリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜３３ｂおよび導電性バリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３２内に残存して埋め込まれたタングステン膜３３ｂおよび導電性バリア膜３３ａからなるプラグ３３を形成することができる。

次に、図１３に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、絶縁膜３４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜３４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３４をドライエッチングすることにより、絶縁膜３４に配線溝（開口部）３５を形成する。配線溝３５の底部では、プラグ３３の上面が露出される。なお、配線溝３５のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）上に形成されたプラグ３３を露出する配線溝３５、すなわち開口部３５ａは、溝状のパターンではなく、そこから露出するプラグ３３の平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成することができる。また、本実施の形態では、開口部３５ａを他の配線溝３５と同時に形成しているが、開口部３５ａ形成用のフォトレジストパターンと他の配線溝３５形成用のフォトレジストパターンとを別に用いることで、開口部３５ａと他の配線溝３５とを異なる工程で形成することもできる。

次に、配線溝３５内に配線３７を形成する。この際、例えば、配線溝３５の内部（底部および側壁上）を含む絶縁膜３４上に導電性バリア膜３６ａをスパッタリング法などにより形成した後、タングステン膜などからなる主導体膜３６ｂをＣＶＤ法などによって導電性バリア膜３６ａ上に配線溝３５を埋めるように形成し、絶縁膜３４上の不要な主導体膜３６ｂおよび導電性バリア膜３６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝３５内に残存して埋め込まれた主導体膜３６ｂおよび導電性バリア膜３６ａからなる配線３７を形成することができる。

配線３７のうち、相変化メモリ領域１０Ａの開口部３５ａ内に形成された配線３７ａは、プラグ３３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）に電気的に接続される。配線３７ａは、半導体基板１１上に形成された半導体素子間を接続するように絶縁膜３１上に延在しているのではなく、プラグ４３とプラグ３３とを電気的に接続するために絶縁膜３１上に局所的に存在してプラグ４３とプラグ３３との間に介在している。このため、配線３７ａは、配線ではなく、接続用導体部（コンタクト電極）とみなすこともできる。また、相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ^＋型半導体領域１９ａ）にプラグ３３を介して接続されたソース配線３７ｂが、配線３７により形成される。

配線３７は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。

次に、図１４に示されるように、配線３７が埋め込まれた絶縁膜３４上に、絶縁膜（層間絶縁膜）４１を形成する。

次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１をドライエッチングすることにより、絶縁膜４１にスルーホール（開口部、接続孔）４２を形成する。スルーホール４２は、相変化メモリ領域１０Ａに形成され、スルーホール４２の底部では、上記配線３７ａの上面が露出される。

次に、スルーホール４２内に、プラグ４３を形成する。この際、例えば、スルーホール４２の内部を含む絶縁膜４１上に導電性バリア膜４３ａをスパッタリング法などによって形成した後、タングステン膜４３ｂをＣＶＤ法などによって導電性バリア膜４３ａ上にスルーホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜４３ｂおよび導電性バリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール４２内に残存して埋め込まれたタングステン膜４３ｂおよび導電性バリア膜４３ａからなるプラグ４３を形成することができる。このように、プラグ４３は、絶縁膜４１に形成された開口部（スルーホール４２）に導電体材料を充填して形成される。

次に、図１５に示されるように、プラグ４３が埋め込まれた絶縁膜４１上に、界面層５１、記録層５２および上部電極膜５３を順に形成（堆積）する。なお、上記のように、図１５〜図２１では、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。界面層５１の膜厚（堆積膜厚）は、例えば０．５〜５ｎｍ程度、記録層５２の膜厚（堆積膜厚）は、例えば１０〜２００ｎｍ程度、上部電極膜５３の膜厚（堆積膜厚）は、例えば１０〜２００ｎｍ程度である。

次に、図１６に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、界面層５１、記録層５２および上部電極膜５３からなる積層膜をパターニングする。これにより、上部電極膜５３、記録層５２および界面層５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成される。界面層５１を、上部電極膜５３および記録層５２をドライエッチングする際のエッチングストッパ膜として用いることもできる。

次に、図１７に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜（エッチングストッパ膜）６１を形成する。絶縁膜６１の膜厚（堆積膜厚）は、例えば５〜２０ｎｍ程度とすることができる。

絶縁膜６１としては、記録層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。絶縁膜６１として窒化シリコン膜を用いれば、例えばプラズマＣＶＤ法などを用いて記録層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１の成膜時の記録層５２の昇華を防止できる。

次に、絶縁膜６１上に絶縁膜（層間絶縁膜）６２を形成する。絶縁膜６２は絶縁膜６１よりも厚く、層間絶縁膜として機能することができる。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。

次に、フォトリソグラフィ法を用いて絶縁膜６２上にフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、スルーホール６３を形成すべき領域に開口部を有している。

次に、図１８に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして、絶縁膜６２をドライエッチングすることにより、絶縁膜６１，６２にスルーホール（開口部、接続孔、貫通孔）６３を形成する。この際、まず、絶縁膜６１よりも絶縁膜６２の方がエッチングされやすい条件で絶縁膜６１が露出するまで絶縁膜６２をドライエッチングして絶縁膜６１をエッチングストッパ膜として機能させ、それから、絶縁膜６２よりも絶縁膜６１の方がエッチングされやすい条件でスルーホール６３の底部の絶縁膜６１をドライエッチングすることで、絶縁膜６１，６２にスルーホール６３を形成することができる。その後、フォトレジストパターンＲＰ１は除去する。

スルーホール６３の底部では、抵抗素子５４の上部電極膜５３の少なくとも一部が露出される。絶縁膜６２をドライエッチングする際のエッチングストッパ膜としての絶縁膜６１を用いているため、上部電極膜５３のオーバーエッチングを防止し、スルーホール６３形成のためのドライエッチング時のエッチングダメージや、プラグ６４用の導電体膜成膜時の熱負荷ダメージを抑えて、プラグ６４の直下の領域の記録層５２の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることができる。また、記録層５２の側壁は絶縁膜６１で覆われているため、スルーホール６３に目外れが生じたとしても、スルーホール６３から記録層５２が露出するのを防止でき、プラグ６４用の導電体膜成膜時に記録層５２が昇華するのを防止できる。また、絶縁膜６１により記録層５２の昇華を防止できるので、スルーホール６３形成時に、スルーホール６３の下部近傍に異物が形成されず、また、たとえ異物が形成されたとしても洗浄で容易に除去できる。

また、上記のように絶縁膜６１のドライエッチングの際に絶縁膜をエッチングストッパ膜として機能させるので、絶縁膜６１は、絶縁膜６２とエッチング速度（エッチング選択比）を異ならせることができる材料膜により形成されており、絶縁膜６１と絶縁膜６２とが異なる材料により形成されていれば、より好ましい。また、絶縁膜６１の膜厚は、抵抗素子５４の上部電極膜５３の膜厚よりも薄いことが好ましい。

次に、図１９に示されるように、フォトリソグラフィ法を用いて絶縁膜６２上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６２，６１，４１をドライエッチングすることにより、絶縁膜６２，６１，４１にスルーホール（開口部、接続孔）６５を形成する。スルーホール６５は、周辺回路領域１０Ｂに形成され、その底部で配線３７の上面が露出される。その後、フォトレジストパターンは除去する。なお、先にスルーホール６５を形成してから、上記スルーホール６３を形成することもできる。また、スルーホール６３とスルーホール６５とは、異なる工程で形成することが好ましいが、同じ工程で形成することも可能である。

次に、スルーホール６３，６５内に、プラグ６４，６６を形成する。この際、例えば、スルーホール６３，６５の内部を含む絶縁膜６２上に導電性バリア膜６７ａをスパッタリング法などによって形成した後、タングステン膜６７ｂをＣＶＤ法などによって導電性バリア膜６７ａ上にスルーホール６３，６５を埋めるように形成し、絶縁膜６２上の不要なタングステン膜６７ｂおよび導電性バリア膜６７ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、スルーホール６３内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６４と、スルーホール６５内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６６とを形成することができる。タングステン膜６７ｂの代わりに、アルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）などを用いることもできる。

また、スルーホール６３，６５を形成した後、同じ工程でプラグ６４，６６を形成することで製造工程数を低減することができるが、他の形態として、スルーホール６３またはスルーホール６５の一方を形成してからそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の一方）を形成し、その後、スルーホール６３またはスルーホール６５の他方を形成してそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の他方）を形成することもできる。

次に、図２０に示されるように、プラグ６４，６６が埋め込まれた絶縁膜６２上に、第２層配線として配線７２を形成する。例えば、プラグ６４，６６が埋め込まれた絶縁膜６２上に、導電性バリア膜７１ａとアルミニウム膜またはアルミニウム合金膜７１ｂとをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線７２を形成することができる。配線７２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線または銅配線（埋込銅配線）などとすることもできる。

次に、図２１に示されるように、絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜８１を形成し、絶縁膜８１にスルーホール（図示せず）とそのスルーホールを埋めるプラグ（図示せず）を形成し、絶縁膜８１上に、第３層配線として配線８２を形成する。配線８２は、例えば、導電性バリア膜８２ａとアルミニウム膜またはアルミニウム合金膜８２ｂの積層膜などからなり、配線７２と同様の手法により形成することができる。配線８２は、絶縁膜８１のスルーホール（図示せず）内に埋め込まれたプラグ（図示せず）などを介して、下層の配線（ここでは配線３７，７２）と必要に応じて電気的に接続されている。

次に、絶縁膜８１上に、配線８２を覆うように、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜などからなる相対的に薄い絶縁膜９１を形成してから、絶縁膜９１上に絶縁膜９１よりも相対的に厚い表面保護膜としての絶縁膜（保護膜、保護樹脂膜、表面保護膜）９２を形成する。絶縁膜９２は、例えば、ポリイミド樹脂（樹脂材料）などの樹脂材料膜により形成することができる。それから、絶縁膜９２，９１の一部を選択的に除去して開口部９３を形成し、開口部９３の底部で配線８２の一部を露出して配線８２からなるパッド部（パッド電極、ボンディングパッド）９４を形成する。なお、第３層配線である配線８２を最上層配線とする場合について説明したが、これに限定されず、形成する配線層の数は必要に応じて変更可能である。また、図２１では、パッド部９４を模式的に示しており、パッド部９４の形成位置、形状および寸法は、必要に応じて種々変更可能である。例えば、パッド部９４は、相変化メモリ領域１０Ａや周辺回路領域１０Ｂではなく、半導体装置１の周辺部（外周部）に配置することもできる。その後、必要に応じて水素中のアニール処理が行われて、ウエハ・プロセス（ウエハ処理工程）が完了する。

このようにして、半導体基板１１に対してウエハ・プロセスが施される。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ（半導体基板１１）の主面上に種々の素子（ここではＭＩＳＦＥＴＱＭ１，ＱＭ２，ＱＮ，ＱＰや抵抗素子５４など）や配線層（ここでは配線３７，７２，８２）を形成し、表面保護膜（ここでは絶縁膜９２）を形成した後、半導体ウエハに形成された複数のチップ領域（各チップ領域から半導体チップが形成される）の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。なお、上記絶縁膜９２は、ウエハ・プロセスを施した半導体ウエハにおいては、最上層となる。

ウエハ・プロセスの後、抵抗素子５４の初期化を行う。この抵抗素子５４の初期化については、後でより詳細に説明する。その後、ウエハ状態の半導体基板１１をダイシングなどによって切断、分離し、個々の半導体チップ（半導体装置）に個片化する。これにより、相変化メモリを有する半導体装置（半導体チップ）１が完成する。

図２２〜図２４は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、図４の抵抗素子５４の近傍に対応する領域が示されている。また、図２２〜図２４は、同じ断面領域が示されているが、図２２は、抵抗素子５４を構成する界面層５１、記録層５２．および上部電極膜５３を積層成膜した直後の（図１５の工程段階）に対応し、図２３は、ウエハ・プロセス終了直後（図２１の工程段階）に対応し、図２４は、ウエハ・プロセスの後に記録層５２の初期化を行った後に対応する。図２２〜図２４には、記録層５２のうち、結晶化度（結晶性）が低く、非晶質（アモルファス）に近い状態にある領域（部分）を符号５２ａで、領域５２aよりも結晶化度（結晶性）の高い状態にある領域（部分）を符号５２ｂで示してある。また、図２３、図２４では、図面を簡略化するために、絶縁膜６１を絶縁膜６２に含めて図示している。

本実施の形態の半導体装置１は、図２２〜図２４にも示されるように、下部電極として機能するプラグ４３と、プラグ４３（下部電極）上に形成された界面層５１と、界面層５１上に形成されたカルコゲナイド層からなる記録層５２と、記録層５２上に形成された上部電極膜５３とからなるメモリ素子（抵抗メモリ素子、ここでは相変化メモリ素子）を備えた半導体装置である。下部電極としてのプラグ４３は、半導体基板１１上に形成された絶縁膜４１の開口部４２内に埋め込まれ、界面層５１は、プラグ４３が埋め込まれた絶縁膜４１上に形成され、界面層５１上に記録層５２と上部電極膜５３が下から順に形成されている。そして、記録層５２の一部がプラグ４３と平面的に（半導体基板１１の主面に平行な平面でみて）重なっている。すなわち、プラグ４３の上面は、記録層５２の平面パターンに内包されるように形成されている。

記録層５２は、図２２に示されるように成膜直後は全体が非晶質に近い状態（高抵抗領域５２ａ）であるが、その後の高温工程（高温になる工程、例えば絶縁膜６１、６２やプラグ６４，６６や配線７２，８２用の導体膜の成膜工程などの配線プロセス）で記録層５２は加熱されて、図２３に示されるように大部分が結晶化する。

しかしながら、記録層５２と界面層５１との界面から離れた位置では記録層５２は結晶化して結晶化領域５２ｂとなるのに対して、記録層５２と界面層５１との界面近傍では、記録層５２は非晶質に近い状態（領域５２ａ）のまま残存する。これは、カルコゲナイドからなる記録層５２は、界面層５１との接着性（密着性）が高いので、界面層５１との界面から離れた位置に比べて、界面層５１との界面の近傍では、記録層５２を構成する原子が移動しにくく、成膜直後の原子配列状態がウエハ・プロセス終了後まで残存し易いためと考えられる。従って、ウエハ・プロセス終了直後（初期化前）には、図２３に示されるように、記録層５２のうち、記録層５２と界面層５１との界面近傍以外の領域は、結晶化された結晶化領域５２ｂとなっているが、記録層５２のうち、記録層５２と界面層５１との界面近傍の領域は、非晶質（アモルファス）に近い状態（結晶化度が低い状態）の領域５２ａとなっている。図２３において、領域５２ａの厚み（界面層５１の上面に垂直な方向の厚み）は、例えば数ｎｍ程度である。

ここで図２２に示したのは、記録層５２や上部電極膜５３の成膜時の基板温度を室温付近に保って成膜を行なった場合である。記録層５２や上部電極膜５３の成膜時の基板温度が記録膜５２の結晶化温度よりも高い状態で成膜した場合には、成膜直後（図１５の工程段階）で既に記録層５２の大部分が結晶化している。ただし、高い温度で記録層５２、上部電極膜５３を成膜しても、界面層５１の接着力が高いと、記録層５２は、界面層５１との界面近傍で界面層５１と原子配列を整合させる必要があるため、界面層５１との界面近傍は、原子配列の乱れた状態で成膜される。一方、界面近傍から離れた位置では、原子が比較的自由に動けるため、高温で成膜した場合は、成膜中にもその場結晶化する。したがって、高い温度で記録層５２や上部電極膜５３を成膜した場合は、成膜直後にすでに結晶化度が低い高抵抗領域５２ａとそれよりも結晶化度が高い結晶化領域５２ｂとが形成されている（すなわち成膜直後にすでに図２３のような状態になっている）。

このように、界面層５１と記録層５２の接着性が高いことは、記録層５２の剥がれ防止に有効であるという利点を得られるが、ウエハ・プロセス終了後、図２３のように、記録層５２のうち界面層５１との界面付近が結晶化度の低い状態（高抵抗領域５２ａ）のままになっている、すなわち記録層５２のうちの界面層５１と記録層５２との界面近傍に結晶化度が記録層５２の他の領域（結晶化領域５２ｂ）よりも相対的に低い層（すなわち高抵抗領域５２ａ）が形成された状態となっているという、本発明者が見出した新たな現象を発生させてしまう。従って、ウエハ・プロセス終了直後（後述する初期化前）の状態では、記録層５２は、界面層５１との界面近傍の結晶化度が相対的に低い層（すなわち高抵抗領域５２ａ）と、その上部の結晶化度が相対的に高い領域（結晶化領域５２ｂ）とを有した状態となっている。

領域５２ｂよりも領域５２ａの方が結晶化度は低いが、結晶化度の高い状態よりも結晶化度の低い状態の方が抵抗率は大きいため、領域５２ｂの抵抗率に比べて領域５２ａの抵抗率は大きい。このため、領域５２ａは、領域５２ｂよりも結晶化度が相対的に低く高抵抗率の領域、すなわち高抵抗領域５２ａと称する（みなす）ことができ、領域５２ｂは、領域５２ａよりも結晶化度が相対的に高く結晶化された領域、すなわち結晶化領域５２ａと称する（みなす）ことができる。従って、ウエハ・プロセス直後（初期化前）の状態では、記録層５２と界面層５１との界面近傍での高抵抗領域５２ａの存在を主因として、抵抗素子５４のウエハ・プロセス直後の抵抗値（初期抵抗）が大きくなってしまう。また、ウエハ・プロセス直後（初期化前）の状態では、界面層５１の結晶性も低く、これも抵抗素子５４の抵抗値（初期抵抗）が大きくなる原因の一つとなる。すなわち、ウエハ・プロセス直後の状態では、下部電極としてのプラグ４３と上部のプラグ６４との間に形成される抵抗素子５４の抵抗値（初期抵抗）が大きくなってしまう。この状態（抵抗素子５４の抵抗が高い状態）のままでは、安定動作時の書き換えパルス（上記図６の電圧パルス）によるプログラミングは困難であり、相変化メモリの安定した書き換えが行えず、相変化メモリを有する半導体装置の性能を低下させてしまう。このため、記録層５２と界面層５１との界面近傍の高抵抗領域５２ａの結晶化度を高めて、安定動作時の書き換えパルスによって書き換え可能なレベルの抵抗値（リセット時の抵抗値よりも低い抵抗値、好ましくはセット状態の抵抗値レベル）まで抵抗素子５４を低抵抗化させる動作（この動作を初期化と称する）が必要になる。

そこで、本発明者は、安定動作時のプログラミング電圧（上記図６のリセットパルスの電圧値Ｖ_ＲＰに対応）よりも高い電圧をビット線（配線７２ａ）に加えることによって初期化を行なうことを検討した。電圧印加による初期化は、下部電極としてのプラグ４３上にアモルファス（非晶質）に近い状態で残っている界面層５１（酸化タンタル）や記録層５２（カルコゲナイド）の結晶化度を高める処理であると考えられる。すなわち、プラグ４３（下部電極）と上部電極膜５３との間に電圧（初期化のための電圧）を印加して、抵抗素子５４（記録層５２）に電流を流す。この初期化動作によって流れる電流のジュール熱によって、図２４に示されるように、プラグ４３の上方で、高抵抗領域５２ａが加熱されて結晶化し、結晶化領域５２ｂとなる。初期化のための電圧の印加により、図２４のように、プラグ４３の上方は、ほぼ全てが結晶化領域５２ｂとなるので、プラグ４３ａと上部電極膜５３との間に結晶化領域５２ｂによる電流経路が形成され、それによって、抵抗素子５４（記録層５２）が低抵抗化されて初期化される。図２４に示されるような初期化された記録層５２（抵抗素子５４）は、上記図６に示されるような電圧パルス（安定動作時の書き換えパルス）によるリセット動作、セット動作およびリード動作が可能となる。

図２５は、ウエハ・プロセス終了直後（初期状態）の抵抗素子５４（相変化素子）の電流−電圧特性を、電流掃引モードで測定した場合の典型的な波形を示すグラフ（説明図）である。図２５のグラフの横軸が、電圧（ビット線電圧、すなわちプラグ４３ａと上部電極膜５３との間に印加される電圧）に対応し、図２５のグラフの横軸が、抵抗素子５４に流れる電流（すなわちプラグ４３ａと上部電極膜５３との間に流れる電流）に対応する。また、図２５のグラフのＶｔｈは、初期化電圧（初期化に必要な電圧値）に対応し、Ｉｔｈは、初期化電流（初期化に必要な電流値）に対応する。

図２５のグラフでは、領域Ａ１で電圧を増加させるに従って電流が増加するが、折れ曲がり位置Ａ２において、ジュール熱によって高抵抗領域５２ａが結晶化して結晶化領域５２ｂによる電流経路がプラグ４３ａと上部電極膜５３との間に形成される。これにより、抵抗素子５４の抵抗値が下がり、高抵抗の領域Ａ１の電流−電圧特性から、領域Ａ３を経て、低抵抗の領域Ａ４，Ａ５の電流−電圧特性へと移行する。

図２５に示される電流−電圧特性が急激な折れ曲がりを示す点（折れ曲がり位置Ａ２）が初期化条件であり、この折れ曲がり位置Ａ２の電圧（閾値電圧）Ｖｔｈよりも高い電圧幅のパルス（電圧パルス）を印加しないと、抵抗素子５４を低抵抗化（初期化）できない。この電圧Ｖｔｈが、初期化電圧に対応する。また、この初期化電圧Ｖｔｈ印加時に流れる電流Ｉｔｈが初期化電流に対応する。図２５のグラフの場合は、初期化電圧Ｖｔｈが１．９Ｖであるので、この場合は、プラグ４３ａと上部電極膜５３との間に、１．９Ｖ以上の電圧パルスを印加しないと、抵抗素子５４を低抵抗化（初期化）できないことを示している。

図２６は、界面層５１を酸化タンタル膜で構成したときの、初期化電圧Ｖｔｈの界面層５１（酸化タンタル膜）の膜厚に対する依存性を示すグラフである。図２６のグラフの横軸は、界面層５１（酸化タンタル膜）の膜厚に対応し、図２６のグラフの縦軸は、初期化電圧Ｖｔｈに対応する。また、図２６のグラフには、記録層５２に、インジウム（Ｉｎ）を導入していないＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料（ＧＳＴ）を用いた場合（図２６のグラフでは黒丸で示してある）と、記録層５２に、インジウム（Ｉｎ）を導入したＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料（ＩｎＧＳＴ）を用いた場合（図２６のグラフでは白丸で示してある）との２つのケースについて、グラフ化してある。

図２６から分かるように、界面層５１（酸化タンタル膜）の膜厚が厚くなるに従って、初期化電圧Ｖｔｈが高くなる。これは、初期化のために記録層５２に印加されるべき電圧（図２６のグラフの横軸がゼロのときの初期化電圧Ｖｔｈに相当する値）が界面層５１の厚みによって変わらなかったとしても、界面層５１の膜厚が厚くなるほど界面層５１に加わる電圧が大きくなり、界面層５１および記録層５２の両者に印加される電圧の合計で規定される初期化電圧Ｖｔｈが大きくなるためである。このため、プラグ４３（下部電極）と記録層５２の間に界面層５１（好ましくは酸化タンタル膜）を介在させることで、低電力（低電流）書き換えが可能になる効果を得られるが、界面層５１を介在させた分だけ初期化電圧Ｖｔｈは高くなり、例えば前記効果が最も高い膜厚３〜５ｎｍでは、初期化電圧Ｖｔｈが２Ｖ前後とかなり高い値になる。

しかしながら、初期化電圧Ｖｔｈが高いと、初期化の際に抵抗素子５４に印加する電圧が電源電圧よりも高くなって、新たな給電方法が必要となり、半導体装置の大型化や半導体装置の製造コストの増加を招いてしまう可能性がある。また、初期化電圧Ｖｔｈが高いと、初期化の際に抵抗素子５４に印加する電圧が高くなって、初期化時の負荷が高まり、初期化時に素子自体が破壊される可能性があり、素子が破壊された半導体装置は不良品として除去するので、半導体装置の製造歩留まりを低下させてしまう。

そこで、本実施の形態では、低い電圧でも抵抗素子５４の初期化を可能とするため、加熱しながら初期化のための電圧を抵抗素子５４に印加する。すなわち、室温よりも高い温度に半導体基板１１を加熱しながら（半導体基板１１を加熱した状態で）、プラグ４３（下部電極）と上部電極膜５３との間に電圧（初期化のための電圧）を印加して、抵抗素子５４（記録層５２）に電流を流す。

初期化前には、記録層５２のうちの界面層５１と記録層５２との界面近傍に、結晶化度が相対的に低い層（すなわち高抵抗領域５２ａ）が形成されていたが、半導体基板１１を加熱しながら記録層５２に電流を流す初期化動作を行うことにより、プラグ４３と上部電極膜５３との間の界面層５１および記録層５２に流れる電流のジュール熱によって、図２４に示されるように、高抵抗領域５２ａ（結晶化度が相対的に低い層）の結晶化度を上げる（高める）。すなわち、初期化動作（半導体基板１１を加熱しながら記録層５２に電流を流すこと）により、高抵抗領域５２ａを結晶化させる。但し、このような初期化動作により、高抵抗領域５２ａ（結晶化度が相対的に低い層）のうちのプラグ４３（下部電極）の上方（上部）に位置する部分の結晶化度は上がる（高められる）が、プラグ４３から離れた位置では電流（ジュール熱）の影響が小さいため、このような初期化動作を行っても、高抵抗領域５２ａ（結晶化度が相対的に低い層）のうちのプラグ４３（下部電極）の上方（上部）から離れた部分は結晶化されずに高抵抗状態（高抵抗領域５２ｂ）のままとなる。すなわち、半導体基板１１を加熱しながら記録層５２に電流を流す初期化動作を行っても、高抵抗領域５２ａ（結晶化度が相対的に低い層）のうちのプラグ４３（下部電極）の上方（上部）から離れた部分の結晶化度（結晶性）は低いままである。また、半導体基板１１を加熱しながら記録層５２に電流を流す初期化動作の際に、ジュール熱によってプラグ４３上の界面層５１の結晶化度も高められ、結晶性の乱れ（規則的な原子配列の乱れ）が小さくなる。

このため、図２４に示されるように、初期化された記録層５２は、プラグ４３の上方（上部）から離れた位置に高抵抗領域５２ａが残存するが、プラグ４３の上部には高抵抗領域５２ａは残存せず、プラグ４３の上方（上部）は全て高抵抗領域５２ａよりも結晶化度が高められた結晶化領域５２ｂとなり、残存する高抵抗領域５２ａとプラグ４３とは平面的に（半導体基板１１の主面に平行な平面でみて）重ならない状態となる。初期化により、プラグ４３ａの上部にアモルファスに近い状態の高抵抗層（高抵抗領域５２ａ）が無くなり、プラグ４３ａと上部電極膜５３との間に結晶化領域５２ｂによる電流経路が形成されるので、プラグ４３ａと上部電極膜５３との間の抵抗が低下し、抵抗素子５４が低抵抗化される。また、記録層５２の初期化時に、プラグ４３の上部で記録層５２の高抵抗領域５２ａが結晶化された（結晶化度が高められた）ことに加えて、プラグ４３上の界面層５１の結晶化度が高められたことも、抵抗素子５４の抵抗の低減に寄与する。

このように、本実施の形態では、ウエハ・プロセスの後、相変化メモリの抵抗素子（記録層５２）を初期化するために半導体基板１１を加熱しながら記録層５２に電流を流し、それによって、初期化前にプラグ４３上にアモルファス（非晶質）に近い状態で残っていた部分（結晶化度が相対的に低い層、すなわち高抵抗領域５２ａ）の結晶化度を上げて結晶化させ、プラグ４３と上部電極膜５３との間の抵抗を低下させる。この抵抗素子５４（記録層５２）の初期化動作により、抵抗素子５４（あるいはプラグ４３および抵抗素子５４からなる抵抗素子または抵抗メモリ素子）の抵抗を、書き換え動作によって高抵抗状態を記録された際（すなわちリセット時）の抵抗値よりも低い抵抗値にまで低下させ、書き換え可能なレベルの抵抗値（リセット時の抵抗値よりも低い抵抗値、好ましくはセット状態の抵抗値レベル）に低下させることができる。このため、相変化メモリの記録層５２を、上記図６に示されるような電圧パルス（安定動作時の書き換えパルス）によって安定して書き換えできるようになり、半導体装置の性能を向上させることができる。

次に、加熱しながら初期化のための電圧を印加する理由について、より詳細に説明する。

図２７は、ウエハ・プロセス終了後でかつ記録層５２の初期化前の抵抗素子５４の抵抗（この抵抗を初期抵抗と称する）の温度依存性の一例を示すグラフである。図２７のグラフの横軸は、半導体基板１１の温度（すなわち抵抗素子５４の温度）に対応し、図２７のグラフの縦軸は、抵抗素子５４の初期抵抗に対応する。領域５２ａの抵抗率は、領域５２ｂの抵抗率よりも数桁大きいため、抵抗素子５４の初期抵抗値は、プラグ４３の上方に存在する領域５２ａの抵抗でほぼ決まる。この抵抗素子５４の初期抵抗値は、図２７に示されるように、指数関数的な温度依存性を示す。これは、非晶質に近い状態のカルコゲナイド（領域５２ａ）の抵抗値は、半導体的な温度依存性があるためである。このため、抵抗素子５４の初期抵抗値は、温度が高くなるに従って低くなる。

一方、初期化に要する電流、すなわち初期化電流Ｉｔｈは、温度にほとんど依存しない。これを示すのが、図２８のグラフである。図２８は、初期化電流Ｉｔｈの温度依存性の一例を示すグラフである。図２８のグラフの横軸は、半導体基板１１の温度に対応し、図２８のグラフの縦軸は、初期化電流Ｉｔｈに対応する。なお、初期化電流Ｉｔｈとは、初期化に要する電流（プラグ４３と上部電極膜５３との間の記録層５２に流れる電流）のことであり、初期化が開始される電流値、すなわちプラグ４３の上方で領域５２ａの低抵抗化が開始される電流値に対応する。

図２８のグラフにも示されるように、初期化電流Ｉｔｈは温度にほとんど依存しない。すなわち、記録層５２を流れる電流値が、温度にほとんど依存しない臨界電流（初期化電流Ｉｔｈ）に達したときに、抵抗素子５４の低抵抗化（初期化）が起こる。これは、電流により記録層５２（相変化材料）の内部でインパクトイオン化が起こって高抵抗領域５２ａの低抵抗化が開始するためであると考えられる。

このように、ウエハ・プロセス終了後でかつ記録層５２の初期化前の抵抗素子５４の初期抵抗値は、温度が高くなるに従って低くなるので、半導体基板１１を加熱して高温にすることで抵抗素子５４の初期抵抗値を、見かけ上、低くすることができる。

半導体基板１１を加熱して抵抗素子５４の抵抗値（初期抵抗値）が低い状態で、初期化のための電圧をプラグ４３と上部電極膜５３との間に印加すると、半導体基板１１を加熱しない場合に比べて、抵抗素子５４の抵抗が低いことから、より低い電圧でより大きな電流が流れるので、より低い電圧で、初期化が開始されてプラグ４３の上方（上部）に存在する高抵抗領域５２ａを低抵抗化させることができる。すなわち、半導体基板１１を加熱せずに初期化のための電圧を印加する場合に比べて、半導体基板１１を加熱した状態で初期化のための電圧をプラグ４３と上部電極膜５３との間に印加した方が、初期化に要する電圧（初期化に必要な電圧、すなわち初期化電圧Ｖｔｈ）を低くすることができる。

図２９は、ウエハ・プロセス終了直後（初期状態）の抵抗素子５４（相変化素子）の電流−電圧特性を、電流掃引モードで測定した場合の波形を示すグラフであり、上記図２５に対応するものである。図２９のグラフの横軸および縦軸は、上記図２５のグラフの横軸および縦軸と同様である。また、図２９には、半導体基板１１を加熱せずに半導体基板１１の温度を室温（２７℃程度）とした場合（図２９のグラフでは点線で示されており、これが上記図２５のグラフに相当するものである）と、半導体基板１１を加熱して半導体基板１１の温度を１６０℃程度とした場合（図２９のグラフでは実線で示されている）とが、グラフ化してある。

図２９のグラフからも分かるように、領域Ａ１で電圧を増加させるに従って電流が増加するが、半導体基板１１を加熱せずに室温とした場合よりも、半導体基板１１を加熱して１６０℃にした場合の方が、抵抗素子５４（の高抵抗領域５２ａ）の抵抗値（初期抵抗値）が小さいことから、所定の電流値を流すのに必要な電圧値を低くすることができ、低い電圧を印加した段階でジュール熱による高抵抗領域５２ａの低抵抗化が開始される。このため、半導体基板１１の温度を室温とした場合よりも、半導体基板１１を加熱して１６０℃にした場合の方が、折れ曲がり位置Ａ２が低電圧側となる。すなわち、半導体基板１１の温度を室温にした場合の初期化電圧Ｖｔｈ_２７℃よりも、半導体基板１１を加熱して１６０℃にした場合の初期化電圧Ｖｔｈ_１６０℃の方が、低くなる（Ｖｔｈ_２７℃＞Ｖｔｈ_１６０℃）。なお、初期化電圧Ｖｔｈ_２７℃，Ｖｔｈ_１６０℃は、図２９のグラフで示される電流−電圧特性が急激な折れ曲がりを示す点（折れ曲がり位置Ａ２）の電圧（閾値電圧）である。半導体基板１１を加熱して半導体基板１１の温度を１６０℃にしたときの初期化電圧ＶｔｈがＶｔｈ_１６０℃に対応し、半導体基板１１を加熱せずに半導体基板１１の温度を室温（２７℃程度）にしたときの初期化電圧ＶｔｈがＶｔｈ_２７℃に対応する。この初期化電圧Ｖｔｈ_２７℃，Ｖｔｈ_１６０℃以上の電圧を印加することで、ジュール熱によりプラグ４３の上方の高抵抗領域５２ａを低抵抗化して記録層５２を初期化し、抵抗素子５４の抵抗値を下げることができる。図２９のグラフでは、初期化電圧Ｖｔｈ_２７℃は、１．９Ｖ程度、初期化電圧Ｖｔｈ_１６０℃は、１．３Ｖ程度である。

図３０は、初期化電圧Ｖｔｈの温度依存性を示すグラフである。図３０のグラフの横軸は、半導体基板１１の温度に対応し、図３０のグラフの縦軸は、初期化電圧Ｖｔｈに対応する。

図３０のグラフからも分かるように、半導体基板１１の温度が高くなるに従って、初期化電圧Ｖｔｈは低くなる。これは、上述したように、半導体基板１１の温度が高くなるほど、抵抗素子５４（の高抵抗領域５２ａ）の抵抗値が小さくなることから、所定の電流値（ここでは初期化が開始される初期化電流Ｉｔｈ）を流すのに必要な電圧値（ここでは初期化が開始される初期化電圧Ｖｔｈ）を低くすることができ、低い電圧を印加した段階でジュール熱による高抵抗領域５２ａの低抵抗化が開始されるようになるためである。このため、半導体基板１１を加熱して半導体基板１１の温度を高くし、それによって抵抗素子５４（の高抵抗領域５２ａ）の初期抵抗値（初期化前の抵抗値）をある程度低くした状態で、初期化のための電圧をプラグ４３と上部電極膜５３との間に印加すると、室温の場合に必要とされる初期化電圧（Ｖｔｈ_２７℃）よりも低い電圧（初期化電圧Ｖｔｈ）で記録層５２を初期化することができる。図３０では、半導体基板１１の温度を１００℃以上にすることで、１．５Ｖ以下の電圧で記録層５２の初期化を行えるようになることが示されている。

このように、本実施の形態では、半導体基板１１を加熱しながら記録層５２に電流を流す（プラグ４３と上部電極膜５３との間に電圧を印加して記録層５２に電流を流す）ことにより記録層５２を初期化するので、抵抗素子５４（記録層５２）を初期化するのに要する初期化電圧Ｖｔｈを低くすることができる。初期化電圧Ｖｔｈを低くすることができるので、初期化の際に抵抗素子５４に実際に印加する電圧（プラグ４３と上部電極膜５３との間に印加する電圧）を低くすることができる。このため、初期化の際に抵抗素子５４に印加する電圧を電源電圧よりも低くすることが可能になり、初期化のために別途給電方法を設ける必要がなくなり、半導体装置の小型化や半導体装置の製造コストの低減を図ることができる。また、初期化の際に抵抗素子５４に印加する電圧を低くすることができるので、初期化に伴う負荷を低減し、初期化時に素子自体が破壊されるのを防止することができる。従って、半導体装置の製造歩留まりを向上することができる。

また、本実施の形態では、半導体基板１１を加熱しながら抵抗素子５４に電圧を印加して記録層５２に電流を流すことで記録層５２を初期化する。この記録層５２の初期化の際にプラグ４３（下部電極）と上部電極膜５３との間に印加する電圧（後述するＶ_ｍａｘに対応する電圧）は、記録層５２の初期化の後、相変化メモリ（抵抗メモリ素子）の書き換えのためにプラグ４３と上部電極膜５３との間（の記録層５２）を高抵抗化させる（すなわちリセット動作を行う）際の印加電圧（プラグ４３と上部電極膜５３との間に印加する電圧であり図６の印加電圧Ｖ_ＲＰに対応するもの）以下であることが好ましい（すなわちＶ_ｍａｘ≦Ｖ_ＲＰ）。このように初期化の際の印加電圧をリセット動作の際の印加電圧Ｖ_ＲＰ以下（Ｖ_ｍａｘ≦Ｖ_ＲＰ）とすることにより、相変化メモリの書き換えの際に印加する電圧よりも高い電圧が初期化動作の際に印加されなくなるので、初期化動作時に書き換え電圧よりも高い電圧が印加されることによる素子の破壊をより的確に防止でき、半導体装置の製造歩留まりをより向上することができる。

また、本実施の形態では、半導体基板１１を加熱しながら記録層５２に電流を流して記録層５２を初期化するが、この記録層５２の初期化の際には、半導体基板１１を１００〜２５０℃の範囲内に加熱しながら記録層５２に電流を流して記録層５２を初期化することが、より好ましい。初期化時の半導体基板１１の温度を１００℃以上とすることで、初期化電圧Ｖｔｈの低減効果を的確に得ることができる。また、初期化時の半導体基板１１の温度を１００℃以上とすることで、初期化電圧Ｖｔｈを、通常動作時の書き換え電圧（リセット動作の際の印加電圧Ｖ_ＲＰ）に相当する１．５Ｖ以下とすることができ、初期化動作時に、通常動作時の書き換え電圧（リセット動作の際の印加電圧Ｖ_ＲＰ）よりも高い電圧が抵抗素子５４に印加されないようにすることが可能になる。また、半導体基板１１の加熱温度が高すぎると、抵抗素子５４に初期化用の電圧を印加するための治具または装置を、耐熱性を考慮して準備する必要があり、初期化に要するコストや手間を増大させる可能性があるが、初期化時の半導体基板１１の温度を２５０℃以下とすることで、半導体基板１１を加熱しながら抵抗素子５４に初期化用の電圧を印加することが容易に行えるようになり、初期化に要するコストや手間を低減することができる。

図３１〜図３３は、記録層５２の初期化のために印加する電圧パルス（初期化パルス）の電圧波形の例を示すグラフである。図３１〜図３３のグラフの縦軸は、プラグ４３（下部電極）と上部電極膜５３との間に印加する初期化パルスの電圧（任意単位：arbitrary unit）に対応し、図３１〜図３３のグラフの横軸は時間（任意単位：arbitrary unit）に対応する。図３１は、初期化パルスが矩形パルスの場合、図３２は、初期化パルスが２段パルス（階段状の多段パルス）の場合、図３３は、初期化パルスが立下り斜めパルス（除冷パルス）の場合である。

本実施の形態では、ウエハ・プロセスの後に行う初期化動作の際に、半導体基板１１を所定の温度Ｔ１（好ましくは１００℃≦Ｔ１≦２５０℃）に加熱（基板加熱）しながら、プラグ４３と上部電極膜５３との間に電圧パルス（初期化パルス）を印加するが、この電圧パルス（初期化パルス）における最高電圧値Ｖ_ｍａｘは、温度Ｔ１での初期化電圧Ｖｔｈ_Ｔ１以上の値（すなわちＶ_ｍａｘ≧Ｖｔｈ_Ｔ１）にする必要がある。なお、Ｖ_ｍａｘは、初期化パルスにおける電圧の最高値（記録層５２の初期化のためにプラグ４３と上部電極膜５３との間に印加する電圧の最高値）に対応する。また、Ｖｔｈ_Ｔ１は、半導体基板１１を加熱して半導体基板１１の温度をＴ１にしたときの初期化電圧Ｖｔｈに対応し、例えば上記図３０のグラフの曲線によって算出することができる。基板温度（Ｔ１）が室温の場合、初期化電圧Ｖｔｈは１．９Ｖであり、基板温度（Ｔ１）が２００℃の場合には、初期化電圧Ｖｔｈは１．２Ｖにまで低下する。基板加熱は、初期化電圧Ｖｔｈを低下させるとともに、熱振動によって、電流が流れる経路近傍だけでなく、その周囲まで原子配列変化を容易にするので、初期化のための電圧印加時間が短くて済み、ダメージを防いで初期化をより完全にする効果が有る。同じ条件で比較して初期化電圧印加時間は１／２以下（基板加熱を行わない場合の１／２以下）に、また、１００回までの書き換えによる抵抗変動も１／２以下（基板加熱を行わない場合の１／２以下）にできた。

半導体基板１１を温度Ｔ１に加熱して初期化パルスを印加する場合、初期化パルスが全範囲で初期化電圧Ｖｔｈ_Ｔ１よりも低いと、記録層５２の初期化（高抵抗領域５２ａの結晶化）が始まらず抵抗素子５４を低抵抗化できない。しかしながら、初期化パルスの最高電圧値Ｖ_ｍａｘが初期化電圧Ｖｔｈ_Ｔ１以上（Ｖ_ｍａｘ≧Ｖｔｈ_Ｔ１）であると、初期化電圧Ｖｔｈ_Ｔ１以上の電圧が印加されているときに、記録層５２の初期化（高抵抗領域５２ａの結晶化）が開始され抵抗素子５４が低抵抗化される。

初期化パルスは、例えば、図３１のように矩形の電圧パルス（電圧値が一定のパルス）とすることができる。半導体基板１１を温度Ｔ１に加熱しながら、プラグ４３と上部電極膜５３との間に、図３１のような初期化電圧Ｖｔｈ_Ｔ１以上の定電圧のパルスを印加することで、プラグ４３の上方の高抵抗領域５２ａを結晶化でき、それによって、抵抗素子５４の抵抗値を下げて記録層５２（抵抗素子５４）を初期化することができる。

また、初期化パルスを、階段状のパルス、例えば図３２に示されるような２段パルスとすることもできる。この場合、階段状の初期化パルスの初段の電圧（これが最高電圧値Ｖ_ｍａｘとなる）を、初期化電圧Ｖｔｈ_Ｔ１以上（Ｖ_ｍａｘ≧Ｖｔｈ_Ｔ１）の値にし、その後、電圧が階段状に減少するようなパルス波形とすることが好ましい。このようなパルスにすれば、初段の電圧が初期化電圧Ｖｔｈ_Ｔ１以上となることで、初段の電圧によってプラグ４３の上方の高抵抗領域５２ａが結晶化し、それによって電流が流れ易くなるので、その後は、階段状に電圧を減少させて電流を制御し、記録層５２を徐冷させることができる。

また、初期化パルスを、図３３のように、初期化電圧Ｖｔｈ_Ｔ１以上の定電圧（これが最高電圧値Ｖ_ｍａｘとなる）の印加と、それに続いて電圧を徐々に減少させるパルス波形とすることもできる。図３２のような階段状のパルスの場合は、初期化電圧Ｖｔｈ_Ｔ１以上の電圧を印加した後に階段状に電圧を減少させるのに対して、図３３のパルスの場合は、初期化電圧Ｖｔｈ_Ｔ１以上の電圧を印加した後に電圧をなだらかに（ほぼ同じ傾きで）減少させている。図３３のようなパルスの場合も、始めに印加する初期化電圧Ｖｔｈ_Ｔ１以上の定電圧によってプラグ４３の上方の高抵抗領域５２ａが結晶化し、それによって電流が流れ易くなるので、その後は、電圧を徐々に減少させて電流を制御し、記録層５２を徐冷させることができる。電圧パルスの持続時間は、例えば、５マイクロ秒から1ミリ秒とする。高抵抗層５２ａは界面層５１との高い接着力により結晶化が困難な状態になっているため、通常書き換え時の結晶化動作（セット動作）と同程度の時間（典型的には約１マイクロ秒）以上は必要であり、それよりも長い、例えば、５マイクロ秒以上の持続時間のパルスを印加することが望ましい。ただし、パルス持続時間が長過ぎると、低抵抗化した後に大きな電流が流れ続けることになって、その後の使用環境での素子の寿命が短くなり、加熱状態で初期化を行なうという本発明の効果が損なわれてしまうため、抵抗素子５４が充分に低抵抗化できる1ミリ秒以下にする。投入エネルギーでは（１ボルト）×５マイクロアンペア×５マイクロ秒＝２５ピコジュール以上であって、１.５ボルト×５マイクロアンペア×１ミリ秒＝７．５ナノジュール以下とする。電圧や電流を掃引して印加する場合も、上記の電力範囲とする。ただし、ここに示すのは、界面層５１として酸化タンタル、記録層５２としてＧｅ_２Ｓｂ_２Ｔｅ_５を用いた場合の典型的なエネルギー範囲であって、これらの材料が異なる場合には。上に述べた本発明の効果が得られる範囲で、適切な電圧パルスを選択することができる。

図３４は、上記図２４と同じく、ウエハ・プロセスの後に記録層５２の初期化を行った後の半導体装置の要部断面図であるが、記録層５２の結晶化領域５２ｂを、結晶化度（結晶性）が相対的に高い領域５２ｃと低い領域５２ｄとに分けて図示したものである。

上述したように、ウエハ・プロセス終了直後には、上記図２３に示されるように、記録層５２のうち、記録層５２と界面層５１との界面近傍の領域は、結晶化度が低い高抵抗領域５２ａとなっている。そして、半導体基板１１を温度Ｔ１に加熱しながら初期化のための電圧（初期化電圧Ｖｔｈ_Ｔ１以上の電圧）を抵抗素子５４に印加することで、プラグ４３の上方で、高抵抗領域５２ａが加熱されて結晶化する（結晶化度が高められる）。これにより、図２４や図３４に示されるように、記録層５２は、界面層５１と記録層５２との界面近傍の領域のうちのプラグ４３の上方（上部）から離れた部分が結晶化度が低く、非晶質に近い状態（高抵抗領域５２ａ）のまま残るが、それ以外は結晶化領域５２ｂとなる。しかしながら、高抵抗領域５２ａよりも結晶化度が高い結晶化領域５２ｂにおいても、結晶化度が相対的に高い領域（すなわち結晶性が高い領域５２ｃ）と、それよりも結晶化度が相対的に低い領域（すなわち結晶性が低い領域５２ｄ）とがある。すなわち、上記のような記録層５２の初期化動作（半導体基板１１を加熱しながら記録層５２に電流を流すこと）を行うことにより、記録層５２のうち、プラグ４３の上方（上部）から離れた位置では結晶化度（結晶性）がほとんど変化しないが、記録層５２のうちのプラグ４３の上方（上部）に位置する部分の結晶化度（結晶性）が高められる。これは、記録層５２の初期化時には、プラグ４３と上部電極５３の間に電流が流れて初期化が行われるので、プラグ４３の上方の位置では、電流（ジュール熱）によって結晶化が促進されるが、プラグ４３の上方から離れた位置では、電流（ジュール熱）の影響は小さく、結晶化度（結晶性）がほとんど変わらないためである。このため、図３４に示されるように、初期化により、記録層５２は、プラグ４３の上方（上部）に位置する部分が結晶性の高い領域５２ｃとなり、プラグ４３の上方（上部）から離れた部分が、それよりも結晶性が低い領域５２ｄとなる。

結晶性の低い領域５２ｄは、高抵抗領域５２ａよりも結晶化度（結晶性）が高く、結晶性の高い領域５２ｃは、結晶性が低い領域５２ｄよりも結晶化度（結晶性）が高い。すなわち、結晶性の低い領域５２ｄは、高抵抗領域５２ａよりも結晶性の乱れ（規則的な原子配列の乱れ）が小さく（少なく、低く）、結晶性の高い領域５２ｃは、結晶性が低い領域５２ｄよりも結晶性の乱れ（規則的な原子配列の乱れ）が小さい（少ない、低い）。この結晶性が低い領域５２ｄは、ウエハ・プロセス後で、初期化前の結晶化領域５２ｂが、初期化動作によっても結晶化度（結晶性）がほとんど変わらずに残存した部分である。初期化前の結晶化領域５２ｂのうち、プラグ４３の上方に位置する部分が、初期化動作によって結晶化度（結晶性）が高められて結晶性の高い領域５２ｃとなる。

高抵抗領域５２ａは、記録層５２を構成するカルコゲナイドが、結晶化度（結晶性）が低く、非晶質（アモルファス）のような状態にある領域であるが、高抵抗領域５２ａが形成されているかどうかは、電子線回折により判別することができる。電子線回折像は、ハロー、リング、リングとスポット混在、スポットの順に結晶化度が高くなるので、各々の領域で得られた電子線回折像を比較することにより、結晶化度合い（結晶化度）の大小（高低）を判別できる。即ち、結晶化度とは、原子配列の規則性の高さを示しており、原子配列が乱れた状態となっている非晶質状態では、結晶化度が低く、ハロー回折パターンに近い電子線回折像が得られる。一方、結晶化度が高くなると、原子配列の規則性が増し、スポットに近い電子線回折像を示す。図３５は、高抵抗領域５２ａの電子線回折写真の一例を示す説明図である。図３５に示されるように、高抵抗領域５２ａの電子線回折写真では、明瞭な回折スポットが観察されず、輪郭のぼけたリング状のハローパターン（ハロー回折パターン）が観察される。

一方、結晶化領域５２ｂは、高抵抗領域５２ａよりも結晶化度（結晶性）が高い領域（すなわち原子配列の規則性が高い領域）であり、結晶化領域５２ｂが形成されているかどうかは、電子線回折により判別することができる。図３６は、結晶化領域５２ｂの電子線回折写真の一例を示す説明図である。図３６に示されるように、結晶化領域５２ｂの電子線回折写真では、高抵抗領域５２ａに比べて明瞭な回折スポットが観察される。また、結晶性が低い領域５２ｄの電子線回折と結晶性の高い領域５２ｃの電子線回折とを比べた場合、結晶性が低い領域５２ｄよりも結晶性の高い領域５２ｃの方が、回折スポットがより明瞭となり、回折スポットの欠けやハロー的なパターンが生じにくい。

従って、上記のような記録層５２の初期化を行うことにより、初期化後（相変化メモリの書き換え前）の本実施の形態の半導体装置１は、初期化された記録層５２が、図３４に示されるように、界面層５１と記録層５２との界面近傍でかつプラグ４３（下部電極）の上方（上部）から離れた高抵抗領域５２ａ（第１領域）と、高抵抗領域５２ａ（第１領域）上の結晶性の低い領域５２ｄ（第２領域）と、プラグ４３（下部電極）の上方（上部）の結晶性の高い領域５２ｃ（第３領域）とを有した状態となる。そして、初期化された記録層５２においては、結晶性の乱れ（規則的な原子配列の乱れ）は、高抵抗領域５２ａ（第１領域）が、結晶性が低い領域５２ｄ（第２領域）および結晶性の高い領域５２ｃ（第３領域）よりも大きい状態となっている。また、初期化された記録層５２においては、結晶性の乱れ（規則的な原子配列の乱れ）は、結晶性の高い領域５２ｃ（第３領域）が結晶性の低い領域５２ｄ（第２領域）よりも小さい状態となっている。

図３７は、上記図２４と同じく、ウエハ・プロセスの後に記録層５２の初期化を行った後の半導体装置の要部断面図であるが、記録層５２のうち、上記図６〜図１０などを参照して説明したような書き換え動作時に結晶状態と非晶質状態との間で相変化する領域である相変化領域５５の形状（位置、範囲、領域）を点線で模式的に示してある。

記録層５２の初期化を行った半導体装置は、安定動作時の書き換えパルスによって書き換え可能なレベルの抵抗値（リセット時の抵抗値よりも低い抵抗値、好ましくはセット状態の抵抗値レベル）まで抵抗素子５４の抵抗値が低下されているので、上記図６に示されるような電圧パルス（安定動作時の書き換えパルス）によるリセット動作、セット動作およびリード動作が可能となり、相変化メモリの安定した書き換えや読み出しを行うことができる。書き換え動作に必要なジュール熱はプラグ４３近傍領域で発生するので、相変化メモリ（記録層５２）の書き換え動作（結晶状態と非晶質状態との間の相変化）は、記録層５２のうち、ジュール熱の発生しやすいプラグ４３近傍領域で起こる。このため、記録層５２のうち、書き換え動作時に結晶状態と非晶質状態との間で相変化する領域、すなわち相変化領域５５の形状は、図３７に模式的に示されるように、プラグ４３の上部で半球形状のようになる。例えば、リセット時には、相変化領域５５が非晶質状態となり、結晶化領域５２ｂ中のプラグ４３近傍に半球形状の非晶質領域（非晶質状態の相変化領域５５）が形成され、セット時には、相変化領域５５が結晶状態となり、相変化領域５５を含む結晶化領域５２ｂ全体が結晶状態となる。

本実施の形態では、図２４、図３４および図３７にも示されるように、記録層５２の初期化を行った後に、界面層５１と記録層５２との界面近傍でかつプラグ４３の上方から離れた位置に高抵抗領域５２ａが残存している。このため、高抵抗領域５２ａが残存している部分ではジュール熱が発生しにくく、ジュール熱の発生は高抵抗領域５２ａが無いプラグ４３近傍に限られるので、相変化領域５５は、プラグ４３の上部に限定的に形成される。このため、書き換え動作時に結晶状態と非晶質状態との間で相変化するのは、プラグ４３の上方に限定され、プラグ４３の上方から離れた位置では、書き換え動作時に相変化は生じない。このため、書き換え動作時に結晶状態と非晶質状態との間で相変化する相変化領域５５を、プラグ４３の上方にほぼ限定することができるので、相変化メモリの書き換え（リセット動作またはセット動作）時に抵抗素子５４を流れる電流（上部電極膜５３とプラグ４３との間を流れる電流）を低くすることができ、低い電力（電流）による相変化メモリの書き換えが可能になる。従って、相変化メモリを有する半導体装置の性能を向上させることができる。

なお、本実施の形態では、上述したように、半導体基板１１を加熱しながら記録層５２に電流を流して記録層５２を初期化する。熱のアシストがあるため、初期化前の高抵抗領域５２ａのうち初期化により結晶化された部分の平面寸法（半導体基板１１の主面に平行な平面での面積）は、プラグ４３の平面寸法（半導体基板１１の主面に平行な平面での面積）よりも若干大きくなると考えられる。このため、初期化により形成される結晶性の高い領域５２ｃの平面寸法（半導体基板１１の主面に平行な平面での面積）は、プラグ４３の平面寸法（半導体基板１１の主面に平行な平面での面積）よりも若干大きくなると考えられる。しかしながら、本実施の形態では、初期化動作の際に半導体基板１１の加熱処理のみで結晶化している訳ではなく、半導体基板１１の加熱とプラグ４３および上部電極膜５３間の電圧印加の両者によって初期化を行っているので、プラグ４３の上方から少し離れた場所には高抵抗層（高抵抗領域５２ａ）が初期化後にも残っており、低電力書き換えが損なわれるほどではない。

図３８は、上記図３７と同様、ウエハ・プロセスの後に初期化動作を行った後の半導体装置の要部断面図であるが、図３７の場合とは異なり、初期化時に高抵抗領域５２ａも結晶化し、界面層５１と記録層５２の界面近傍に高抵抗領域５２ａが残存していない場合が示されている。

図３８では、界面層５１と記録層５２の界面近傍に高抵抗領域５２ａが残存していないので、図３７に比べて、ジュール熱が発生する部分が広がり、書き換え動作時に結晶状態と非晶質状態との間で相変化する相変化領域５５が、プラグ４３の上方から離れた領域でも形成されるようになる。

このため、界面層５１と記録層５２の界面近傍に高抵抗領域５２ａが残存していない図３８の場合よりも、界面層５１と記録層５２との界面近傍でかつプラグ４３の上方から離れた位置に高抵抗率の高抵抗領域５２ａが残存している図３７の場合の方が、相変化領域５５の平面寸法（半導体基板１１の主面に平行な平面での面積）は大きくなる。従って、図３８の場合よりも、図３７の場合の方が、相変化メモリの書き換え時に抵抗素子５４を流れる電流（上部電極膜５３とプラグ４３との間を流れる電流）をより低くすることができ、より低い電力（電流）による相変化メモリの書き換えが可能になる。

また、本実施の形態とは異なり、記録層５２の初期化を行わず、プラグ４３の上方に結晶性の高い領域５２ｃが形成されなかった場合、プラグ４３上に高抵抗領域５２ａだけでなく、その上に結晶性が低い領域５２ｄが残存することになる。この場合、結晶性の乱れが大きい領域が、書き換え動作により相変化することになるので、書き換えを行えたとしても、書き換え動作時に、結晶化方向への原子配列変化に時間がかかったり、結晶化したとしても結晶粒間に乱れた構造が集積して抵抗が低くならなかったり、あるいは非晶質状態での微細な組成変調の発生などが生じ、相変化メモリの書き換え特性を低下させる可能性がある。

それに対して、本実施の形態では、図３４に示されるように、初期化により、プラグ４３の上部で高抵抗領域５２ａを結晶化しただけでなく、記録層５２は、プラグ４３の上方領域全体で結晶性が高められて、プラグ４３の上方に結晶性の高い領域５２ｃが形成されている。上記相変化領域５５は、この結晶性の高い領域５２ｃに形成される。結晶性の高い領域５２ｃは、結晶性が低い領域５２ｄおよび高抵抗領域５２ａに比べて、結晶性（規則的な原子配列）の乱れが少なく、欠陥やカルコゲナイドの組成変調が少ない。この結晶性の高い領域５２ｃに上記相変化領域５５が形成されるので、書き換え動作時に、結晶化方向への原子配列変化に要する時間が短縮され、また、結晶化したときの結晶粒間の構造の乱れを低減してより的確に低抵抗化でき、また、非晶質状態での組成変調の発生を抑制または防止することができ、相変化メモリの書き換え特性を向上することができる。

また、本実施の形態では、上述したような記録層５２の初期化を、ウエハ・プロセスの後で、かつダイシングなどにより半導体基板１１を切断して各半導体チップに個片化する前に行っている。この場合、ウエハ状態の半導体基板１１を加熱しながら記録層５２に電流を流して記録層５２を初期化する。他の形態として、上述したような記録層５２の初期化を、ウエハ・プロセスの後で、かつダイシングなどにより半導体基板１１を切断して各半導体チップに個片化した後に行うこともできる。この場合、切断されてチップ化（個片化）された半導体基板１１（すなわち半導体装置１自体）を加熱しながら記録層５２に電流を流して記録層５２を初期化する。

但し、上述したような記録層５２の初期化は、半導体基板１１を切断して各半導体チップに個片化した後に行うよりも、半導体基板１１を切断して各半導体チップに個片化する前に行えば、より好ましい。これにより、ウエハの多数の半導体チップ領域の相変化メモリに対して、加熱しながら記録層５２に電流を流す初期化動作を容易かつ的確に行うことができるようになる。また、半導体チップを挿入するソケットなどが不要で、ウエハを加熱しながらウエハの各パッド電極にプローブなどを用いて電圧を印加すればよいので、初期化に要する装置を簡略にでき、また、初期化に要する時間も短縮できる。

また、本実施の形態では、上述したように半導体基板１１を加熱しながら記録層５２に電流を流して記録層５２を初期化する。しかしながら、記録層５２の高抵抗層（非晶質領域５２ａ）を除去して安定動作時の書き換えパルスによって書き換え可能なレベルの抵抗値（リセット時の抵抗値よりも低い抵抗値、好ましくはセット状態の抵抗値レベル）まで抵抗素子５４を低抵抗化させるという初期化の目的を達成するためには、抵抗素子５４に電圧を印加せず（記録層５２に電流を流さず）に、半導体基板１１を加熱することのみによって抵抗素子５４の初期化を行うこともできる。この場合、抵抗素子５４を形成し、絶縁膜６２で埋め込んで以降、通常はウエハ・プロセスの終了後、半導体基板１１を、好ましくは５００℃以上の温度で１０分程度加熱する。抵抗素子５４には電流を流さないので、記録層５２にジュール熱は発生しないが、半導体基板１１全体を加熱することで、記録層５２の高抵抗領域５２ａを結晶化して記録層５２全体を結晶化領域５２ｂとすることができ、抵抗素子５４（あるいはプラグ４３および抵抗素子５４からなる抵抗素子または抵抗メモリ素子）の抵抗を、書き換え動作によって高抵抗状態を記録された際（すなわちリセット時）の抵抗値よりも低い抵抗値にまで低下させ、書き換え可能なレベルの抵抗値に低下させることができる。このため、半導体基板１１を加熱して記録層５２を初期化することにより、相変化メモリを安定して書き換えできるようになる。但し、抵抗素子５４に電圧を印加せず（記録層５２電流を流さず）に半導体基板１１を加熱することのみによって記録層５２の初期化を行った場合、初期化後には、界面層５１と記録層５２との界面近傍には高抵抗領域５２ａが存在しなくなり、上記図３８のような状態となる。全体加熱による初期化では、高抵抗領域５２ａが消滅して、記録層５２の全体が結晶化領域５２ｂに変化するため、その後の書き換えを行なった際に素子間の抵抗値のばらつきがより小さく出来るという利点がある。ただし、電圧印加によるジュール加熱よりも長い時間に渡って、記録層５２が高温状態に保持されるため、書き換え可能回数が低下する。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、相変化メモリを含む半導体装置の製造方法および半導体装置に適用して好適なものである。

Claims (20)

1. 下部電極と、前記下部電極上に形成された界面層と、前記界面層上に形成されたカルコゲナイド層からなる記録層と、前記記録層上に形成された上部電極とからなる抵抗メモリ素子を備えた半導体装置の製造方法であって、
   （ａ）半導体基板上に前記下部電極、前記界面層、前記記録層および前記上部電極を形成する工程、
   （ｂ）前記（ａ）工程の後、前記半導体基板を加熱しながら前記記録層に電流を流す工程、
   を有することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｂ）工程の前に、前記記録層のうちの前記界面層と前記記録層との界面近傍に結晶化度が相対的に低い層が形成されており、
   前記（ｂ）工程では、前記半導体基板を加熱しながら前記記録層に電流を流すことにより、前記結晶化度が相対的に低い層の結晶化度を上げることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記（ｂ）工程では、前記半導体基板を加熱しながら前記記録層に電流を流すことにより、前記下部電極と前記上部電極との間の抵抗を低下させることを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、
   前記（ｂ）工程では、前記半導体基板を加熱しながら前記下部電極と前記上部電極との間に電圧を印加して前記記録層に電流を流すことを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｂ）工程で前記下部電極と前記上部電極との間に印加する前記電圧は、前記（ｂ）工程後に前記抵抗メモリ素子の書き換えのために前記下部および上部電極間を高抵抗化させる際の印加電圧以下であることを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   前記下部電極は、前記半導体基板上に形成された第２絶縁膜の開口部内に埋め込まれ、
   前記界面層は、前記下部電極が埋め込まれた前記第２絶縁膜上に形成され、
   前記記録層の一部が、前記下部電極と平面的に重なっていることを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記（ｂ）工程では、前記半導体基板を加熱しながら前記記録層に電流を流すことにより、前記記録層のうちの前記下部電極の上方に位置する部分の結晶性が高められることを特徴とする半導体装置の製造方法。
8. 請求項６記載の半導体装置の製造方法において、
   前記（ｂ）工程の前に、前記記録層のうちの前記界面層と前記記録層との界面近傍の結晶化度が相対的に低い層が形成されており、
   前記（ｂ）工程では、前記半導体基板を加熱しながら前記記録層に電流を流すことにより、前記結晶化度が相対的に低い層のうちの前記下部電極の上方に位置する部分の結晶化度を上げることを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記（ｂ）工程で前記半導体基板を加熱しながら前記記録層に電流を流しても、前記結晶化度が相対的に低い層のうちの前記下部電極の上方から離れた部分の結晶性は低いままであることを特徴とする半導体装置の製造方法。
10. 請求項１記載の半導体装置の製造方法において、
    前記記録層は、少なくともＧｅとＳｂとＴｅとを構成元素として含むカルコゲナイドからなることを特徴とする半導体装置の製造方法。
11. 請求項１記載の半導体装置の製造方法において、
    前記界面層は、金属酸化物、または金属窒化物からなることを特徴とする半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、
    前記界面層は、酸化タンタル、または酸化クロムからなることを特徴とする半導体装置の製造方法。
13. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板を１００〜２５０℃の範囲内に加熱しながら前記記録層に電流を流すことを特徴とする半導体装置の製造方法。
14. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程は、ウエハ・プロセスの後に行われることを特徴とする半導体装置の製造方法。
15. 請求項１３記載の半導体装置の製造方法において、
    前記（ｂ）工程の後に、
    （ｃ）前記半導体基板を切断する工程、
    を更に有することを特徴とする半導体装置の製造方法。
16. 下部電極と、前記下部電極上に形成された界面層と、前記界面層上に形成されたカルコゲナイド層からなる記録層と、前記記録層上に形成された上部電極とからなる抵抗メモリ素子を備えた半導体装置の製造方法であって、
    （ａ）半導体基板上に前記下部電極、前記界面層、前記記録層および前記上部電極を形成する工程、
    （ｂ）前記（ａ）工程の後、前記半導体基板を加熱することにより、前記抵抗メモリ素子の抵抗を、書き換え動作によって高抵抗状態を記録された際の抵抗値よりも低い抵抗値にまで低下させる工程、
    を有することを特徴とする半導体装置の製造方法。
17. 半導体基板と、
    前記半導体基板上に形成された第２絶縁膜と、
    前記第２絶縁膜に形成された開口部内に埋め込まれた下部電極と、
    前記下部電極が埋め込まれた前記第２絶縁膜上に形成された前記界面層と、
    前記界面層上に形成されたカルコゲナイド層からなる記録層と、
    前記記録層上に形成された上部電極と、
    を有する半導体装置であって、
    前記記録層は、前記界面層と前記記録層との界面近傍でかつ前記下部電極の上方から離れた第１領域と、前記第１領域上の第２領域と、前記下部電極の上方の第３領域とを有し、
    前記記録層の結晶性の乱れは、前記第１領域が、前記第２領域および前記第３領域よりも大きいことを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記記録層の結晶性の乱れは、前記第３領域が、前記第２領域よりも小さいことを特徴とする半導体装置。
19. 請求項１７記載の半導体装置において、
    前記記録層の前記第１領域は、非晶質状態であることを特徴とする半導体装置。
20. 請求項１７記載の半導体装置において、
    前記記録層は、相変化メモリの情報の記録層であり、少なくともＧｅとＳｂとＴｅとを構成元素として含むカルコゲナイドからなり、
    前記界面層は、酸化タンタルまたは酸化クロムからなることを特徴とする半導体装置。