WO2008068807A1 - 半導体装置の製造方法および半導体装置 - Google Patents

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WO2008068807A1
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semiconductor device
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layer
manufacturing
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Takahiro Morikawa
Motoyasu Terao
Norikatsu Takaura
Kenzo Kurotsuchi
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Renesas Technology Corp.
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a phase change memory and a technique effective when applied to the semiconductor device.
  • phase change memory which is a nonvolatile memory using a phase change film.
  • the phase change memory is a nonvolatile memory in which stored information is written by changing the crystal state (atomic arrangement state) of the storage element in accordance with Joule heat caused by the current flowing in the storage element itself. For example, when it is made amorphous, the write current tends to increase because the recording layer is once melted at a temperature exceeding 600 ° C. by Joule heat, but the resistance value is 2 depending on the crystalline state. The digit changes from 3 digits. Since this memory uses a resistance value as a signal, a sense operation with a large read signal is easy.
  • phase change memory is described in, for example, US Pat. No. 5,883,827 (Patent Document 1).
  • the phase change memory includes a memory array and a row (row) decoder XDEC, It consists of bit (column) decoder YDEC, read circuit RC, and write circuit WC.
  • the selection transistor on the word line selected by the row decoder XDEC is turned on, and the bit corresponding to the bit selection line selected by the bit decoder YDEC is turned on.
  • the first switch is turned on, a current path is formed in the selected memory cell, and a read signal is generated on the common bit line iZo. Since the resistance value in the selected memory cell varies depending on the stored information, the voltage output to the common bit line iZo varies depending on the stored information. By discriminating this difference by the read circuit RC, the memory information of the selected memory cell is read.
  • Phase change memory uses a chalcogenide material such as Ge-Sb-Te containing at least antimony (Sb), germanium (Ge), and tellurium (Te) as the material of the recording layer (phase change film). .
  • chalcogenide material such as Ge-Sb-Te containing at least antimony (Sb), germanium (Ge), and tellurium (Te) as the material of the recording layer (phase change film).
  • Sb antimony
  • Ge germanium
  • Te tellurium
  • Patent Document 1 U.S. Pat.No. 5,883,827
  • Non-Patent Document 1 "IEEE International Electron Devices meeting, T ECHNICAL DIGEST", (USA), 2001, p. 803—806
  • phase change memory In the phase change memory, a recording layer made of chalcogenide and an upper electrode film are formed in this order on a lower electrode that also has a metal plug force.
  • a force rulcogenide recording layer is formed directly on the lower electrode, the thermal conductivity is high, and the chalcogenide recording layer comes into contact with the lower electrode, so Joule heat generated in the chalcogenide recording layer.
  • the chalcogenide when a chalcogenide recording layer is formed directly on an interlayer insulating film embedded with a metal plug as a lower electrode, the chalcogenide has poor adhesion to an interlayer insulating film such as an oxide silicon film. Therefore, the chalcogenide recording layer is easily peeled off, which may cause an increase in programming current or programming voltage or a decrease in the number of times the phase change memory can be rewritten. Therefore, when a chalcogenide recording layer is formed directly on the lower electrode, the performance and reliability of a semiconductor device having a phase change memory may be reduced. There is.
  • a thin oxide tantalum film is interposed between the lower electrode and the chalcogenide recording layer without directly forming the recording layer made of chalcogenide on the lower electrode having a metal plug force.
  • a thin oxide / tantalum film is formed on an interlayer insulating film in which a metal plug as a lower electrode is embedded, and a chalcogenide recording layer and an upper electrode film are sequentially formed on the tantalum oxide film. Formed and configured. Titanium oxide tantalum has a lower thermal conductivity than the metal plug constituting the lower electrode.
  • the oxide tantalum film has good adhesion to the chalcogenide and also has good adhesion to the interlayer insulating film such as the oxide silicon film. Therefore, the chalcogenide film can be obtained by interposing the oxide tantalum film. It is possible to prevent the recording layer from peeling off.
  • the inventor first considered performing initialization by applying a voltage higher than the programming voltage during stable operation to the bit line.
  • Initialization by voltage application is thought to be a process of crystallizing tantalum oxide or chalcogenide, which remains on the metal plug as the lower electrode, close to the amorphous disordered atomic arrangement and remains in the state! But this first When the initializing voltage is higher than the power supply voltage, a new power supply method is required, which leads to an increase in the size of the semiconductor device and an increase in manufacturing cost of the semiconductor device. Also, if a high voltage is applied for initialization, a large current flows temporarily, so that the subsequent rewrite operation may be unstable or the device itself may be destroyed. Reduces the manufacturing yield of semiconductor devices.
  • phase change memory it is desirable to properly initialize the phase change memory without adversely affecting the semiconductor device having the phase change memory.
  • An object of the present invention is to provide a technique capable of improving the performance of a semiconductor device.
  • Another object of the present invention is to provide a technique capable of improving the manufacturing yield of a semiconductor device.
  • the present invention initializes the recording layer of the phase change memory by passing a current through the recording layer of the phase change memory while heating the semiconductor substrate.
  • the present invention also initializes the recording layer of the phase change memory by heating the semiconductor substrate.
  • the present invention also provides a lower electrode embedded in the opening of the second insulating film formed on the semiconductor substrate, and an interface layer formed on the second insulating film in which the lower electrode is embedded.
  • a semiconductor layer comprising a chalcogenide layer formed on the interface layer, wherein the recording layer is near the interface between the interface layer and the recording layer and away from above the lower electrode A first region; a second region on the first region; and a third region above the lower electrode.
  • the disorder in crystallinity of the recording layer is caused by the first region being the second region. And larger than the third region.
  • the performance of the semiconductor device can be improved.
  • the manufacturing yield of the semiconductor device can be improved.
  • the voltage required during the initialization process can be reduced, and the risk of element destruction can be reduced as compared with the case where a high initialization voltage is applied.
  • the crystalline state of the resistance element formed after initialization can be changed to a state suitable for subsequent rewriting, and a semiconductor device that can be rewritten with low power can be provided. According to the invention of claim 13, it is possible to provide a semiconductor device that does not require a booster circuit or the like for supplying a high voltage even when the operating power supply voltage is 1.5V.
  • FIG. 1 is a plan view showing a schematic configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an example of the structure of a memory array in a phase change memory region of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a plan view showing a planar layout corresponding to the array configuration of FIG. 2.
  • FIG. 4 is a fragmentary cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 5 is an explanatory diagram showing the correlation between the state of the phase change film of the phase change memory and the resistance of the phase change film.
  • FIG. 6 is a graph for explaining the operation of the phase change memory.
  • FIG. 7 is a graph for explaining the operation of the phase change memory.
  • FIG. 8 is an explanatory view schematically showing the operation principle of a memory element using a chalcogenide material.
  • FIG. 9 is an explanatory diagram showing the read operation timing of the memory array.
  • FIG. 10 is an explanatory diagram showing the write operation timing of the memory array.
  • FIG. 11 is a fragmentary cross-sectional view of the semiconductor device of one embodiment of the present invention during the manufacturing step
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11;
  • FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 12;
  • FIG. 14 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 13; 15] FIG. 15 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 14;
  • FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15;
  • FIG. 17 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 16;
  • FIG. 18 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17;
  • FIG. 19 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 18;
  • FIG. 20 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 19;
  • FIG. 21 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 20;
  • FIG. 22 is a fragmentary cross-sectional view of the vicinity of the resistance element immediately after the formation of the resistance element.
  • FIG. 23 is a cross-sectional view of the principal part in the vicinity of the resistive element immediately after completion of the wafer process.
  • FIG. 24 is a cross-sectional view of the principal part in the vicinity of the resistance element immediately after completion of the initialization operation.
  • FIG. 25 is a graph showing current-voltage characteristics of a resistance element immediately after the end of the process. [26] This is a graph showing the dependence of the initialization voltage on the thickness of the oxide-tantalum film.
  • FIG. 27 Ueno, 'Draft showing an example of the temperature dependence of resistance of the resistance element immediately after the end of the process.
  • FIG. 28 is a graph showing an example of the temperature dependence of the initialization current.
  • FIG. 29 is a graph showing the current-voltage characteristics of the resistance element immediately after the end of the process.
  • FIG. 30 is a graph showing the temperature dependence of the initialization voltage.
  • FIG. 31 is a diagram showing an example of a voltage waveform of a voltage pulse applied to initialize a resistance element.
  • FIG. 32 is a graph showing another example of a voltage waveform of a voltage pulse applied to initialize a resistance element.
  • FIG. 33 is a graph showing another example of a voltage waveform of a voltage pulse applied to initialize a resistance element.
  • FIG. 34 is a cross-sectional view of the principal part in the vicinity of the resistance element immediately after the completion of the initialization operation.
  • FIG. 35 is an explanatory view showing an electron diffraction photograph of an amorphous region.
  • FIG. 36 is an explanatory view showing an electron diffraction photograph of a crystallization region.
  • FIG. 37 is a fragmentary cross-sectional view of the vicinity of the resistance element after the initialization operation.
  • FIG. 38 is a fragmentary cross-sectional view of the vicinity of the resistance element after the initialization operation.
  • hatching may be omitted even in a cross-sectional view in order to make the drawings easy to see. Even a plan view may be hatched to make the drawing easier to see.
  • FIG. 1 is a plan view (planar layout diagram, chip layout diagram) showing a schematic configuration of the semiconductor device (nonvolatile semiconductor memory device, semiconductor chip) of the present embodiment.
  • the semiconductor device (semiconductor chip) 1 of the present embodiment includes a resistance memory element, here, a phase change memory (phase change nonvolatile memory) which is a phase change nonvolatile memory (nonvolatile memory element), It is a semiconductor device (semiconductor memory device) including PCM (Phase Change Memory) and OUM (Ovonic Unified Memory).
  • a resistance memory element here, a phase change memory (phase change nonvolatile memory) which is a phase change nonvolatile memory (nonvolatile memory element)
  • PCM Phase Change Memory
  • OUM Ole Unified Memory
  • the semiconductor device 1 of the present embodiment has a phase change memory region 2 in which a memory cell array of a phase change memory is formed. Furthermore, the semiconductor device 1 includes a RAM area 3 in which a RAM (Random Access Memory) circuit such as DRAM (Dynamic RAM) or SRAM (Static RAM) is formed, and a logic circuit such as a CPU or MPU. As necessary, it has a CPU area 4, an analog circuit area 5 in which analog circuits are formed, and an IZO area 6 in which input / output circuits are formed.
  • RAM Random Access Memory
  • phase change memory area 2 As one of the main circuits of the semiconductor device 1, a non-volatile memory storing relatively large amount of information is a resistive memory element, here a phase change non-volatile memory. It is formed by a phase change memory that is a memory.
  • the phase change memory is a non-volatile memory in which stored information is stored (written) by changing an atomic arrangement of a recording layer (corresponding to a recording layer 52 described later) of each memory cell.
  • an atomic arrangement change such as a phase change between a crystalline state (crystalline phase) and an amorphous state (amorphous phase) occurs in the recording layer of each memory cell (corresponding to the recording layer 52 described later).
  • the atomic arrangement state of the recording layer (for example, the force in which the recording layer is in an amorphous state or a crystalline state) is stored information, that is, the recording layer is in a high resistance state depending on the atomic arrangement state.
  • Force The force in the HS resistance state (resistance value change) is stored information, and the stored information of the selected memory cell can be read by the current passing through the selected memory cell to be accessed during access.
  • the phase change memory changes the resistance value by causing a change in the atomic arrangement state (for example, a phase change between the crystalline phase and the amorphous phase) in the recording layer (the recording layer 52 described later), and the electrical change is made.
  • a resistance value is high !, a high resistance state, a low resistance state, and a low resistance state can be stored, and can be regarded as a kind of a resistance memory element in which a resistance value change is stored information.
  • the structure of the memory array shown in FIG. 2 is known as a NOR type, and can be read at high speed, so it is suitable for storing system programs.
  • a single memory chip or a microcomputer It is used for mixed logic LSIs.
  • FIG. 2 only a part of the array of four word lines WL1 to WL4 and four bit lines BL1 to BL4 is shown to prevent the drawing from becoming complicated.
  • MC11 through MC14 represent four memory cells connected to WL1.
  • MC21 to MC24, MC31 to MC34, and MC41 to MC44 represent memory cells connected to WL2 to WL4, respectively.
  • BL 1 is a bit line to which memory cells MC11 to MC41 are connected.
  • the memory cells MC12 to MC42, MC13 to MC43, MC14 to MC44 are connected to bit lines BL2, BL3 and BL4, respectively.
  • Each memory cell includes one MISFET (corresponding to one of MISFETQM1 and QM2 described later) and a memory material or a storage element MR (recording layer 52 or recording layer 52 described later) connected in series to the MISFET. Corresponding to the resistance element 54).
  • Each word line (WL1 to WL4) is connected to the gate electrode of the MISFET constituting each memory cell.
  • Each bit line (BL1 to BL4) is connected to a memory element (memory material) MR constituting each memory cell.
  • Each of word lines WL1 to WL4 is driven by a word driver W D1 to WD4. Which word driver WD1 to WD4 is selected is determined by the signal from the row decoder (X address decoder) XDEC.
  • VPL is a power supply line to each word driver, and the power supply voltage is Vdd.
  • VGL is a potential extraction line for each word driver, and here it is fixed at ground potential.
  • QD1 is a selection transistor for precharging the bit line BL1.
  • QD2 through QD4 are select transistors that precharge BL2 through BL4, respectively.
  • Each selection transistor (QD1 to QD4) is selected via the bit decoder YDEC1 or the bit decoder YDEC2 according to the address input. In this example, the bit decoder YDEC1 and the bit decoder YDEC2 alternately handle the selected bit line every two bit lines. Output by reading is detected by the sense amplifier SA.
  • FIG. 3 shows a planar layout (plan view) corresponding to the array configuration of FIG.
  • FL is an active region
  • Ml is a first metal layer (corresponding to wiring 37 described later)
  • M2 is a second metal layer (corresponding to wiring 72 described later)
  • a gate electrode pattern FG is silicon.
  • Layer used as the gate electrode of the transistor formed on the substrate corresponding to the conductor film pattern constituting the gate electrodes 16a, 16b, 16c, etc.
  • FCT is a contact hole that connects the FL upper surface and the Ml lower surface (Corresponding to contact hole 32 to be described later)
  • R correspond to resistance element 54 to be described later
  • R is a stack of a storage element (corresponding to recording layer 52 to be described later) and its upper electrode layer (corresponding to upper electrode film 53 to be described later)
  • SCT is a contact hole (corresponding to through-hole 42 described later) connecting the upper surface of Ml and the lower surface of R
  • TCT is a contact hole (corresponding to through-hole 65 described later) connecting the upper surface of Ml and the lower surface of M2.
  • R is pulled up to M2 via TCT between memory cells connected to the same bit line.
  • This M2 is used as each bit line.
  • Word lines WL1 to WL4 are formed of FG.
  • FG a laminate of polysilicon and silicide (alloy of silicon and refractory metal) is used.
  • MISFETQM2 that composes MC21 shares the source area with QM1. As shown in Fig. 3, the MISFETs composing other cells follow this.
  • Bit lines BL1 to BL4 are connected to the source side of transistors (MISFETs) QD1 and QD4 arranged on the outer periphery of the memory array.
  • FIG. 3 shows the n-channel type.
  • the circuit elements constituting each block are not particularly limited, but typically, on a single semiconductor substrate such as single crystal silicon by a semiconductor integrated circuit technology such as CMIFET (Complementary MISFET). It is formed.
  • CMIFET Complementary MISFET
  • chalcogenide materials that exhibit phase changes are hybridized with integrated circuit fabrication technology. For patterning of these patterns, well-known optical lithography and dry etching can be used. These manufacturing processes will be described in detail later.
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor device 1 of the present embodiment.
  • FIG. 4 shows a cross section (essential section) of the phase change memory area 10A and a cross section (essential section) of the peripheral circuit area (logic circuit area) 10B.
  • Phase change memory region 10A corresponds to part of phase change memory region 2 of semiconductor device 1.
  • Peripheral circuit region 10B corresponds to a part of the peripheral circuit region of semiconductor device 1 (region where n-channel MISFETs and p-channel MISFETs are formed), and forms MISFETs (formed in peripheral circuit region 10B) X decoder circuit, Y decoder circuit, sense amplifier circuit, input / output circuit (IZO area 6 input / output circuit), logic circuit (CPU area 4 logic circuit), and the like are formed.
  • FIG. 4 for easy understanding, the cross section of the phase change memory area 10A and the peripheral circuit area 10B are shown adjacent to each other, but the cross section of the phase change memory area 10A and the peripheral circuit area are shown. The positional relationship with 10B can be changed as necessary.
  • an element isolation region 12 is formed on the main surface of a powerful semiconductor substrate (semiconductor Ueno) 11 such as p-type single crystal silicon.
  • the p-wells 13a and 13b and the n-well 14 are formed in the active region separated by.
  • the p-type well 13a is formed in the phase change memory region 10A
  • the p-type well 13b and the n- type well 14 are formed in the peripheral circuit region 10B.
  • n-channel MISFETs Metal Insulator Semiconductor Field Effect Transistors
  • QM1 Metal Insulator Semiconductor Field Effect Transistor
  • QM2 Metal Insulator Semiconductor Field Effect Transistor
  • An n-channel MISFET (Metal Insulator Semiconductor Field Effect Transistor) QN is formed on the p-type well 13b in the circuit area 10B, and a p-channel MISFET (on the n-type well 14 in the peripheral circuit area 10B.
  • Metal Insulator Semiconductor Field Effect Transistor QP is formed.
  • MISFETs QM1 and QM2 in the phase change memory area 10A are MISFETs for memory cell selection in the phase change memory area 10A (2).
  • the MISFETs QM1 and QM2 are formed on the p-type well 13a so as to be separated from each other, and each has a gate insulating film 15a on the surface of the p-type well 13a and a gate electrode 16a on the gate insulating film 15a. ing.
  • a side wall (side wall spacer) 18a having a force such as silicon oxide, silicon nitride film or a laminated film thereof is formed.
  • n-type impurity diffusion layer 20 As a drain region of MISFETQ Ml, a semiconductor region (n-type impurity diffusion layer) 21 as a drain region of MISFETQM2, and the sources of MISFETQM1 and QM2
  • a semiconductor region (n-type impurity diffusion layer) 22 as a region is formed.
  • Each semiconductor region 20, 21, 22 has an LDD (Lightly Doped Drain) structure, and is formed by an n_ type semiconductor region 17a and an n + type semiconductor region 19a having a higher impurity concentration than the semiconductor region 17a. Has been.
  • the n_ type semiconductor region 17a is formed in the p-type well 13a below the sidewall 18a, and the n + type semiconductor region 19a is formed in the gate electrode 16a and the P-type well 13a outside the sidewall 18a.
  • the n + type semiconductor region 19a is formed in the p-type well 13a at a position separated from the channel region force by the amount of the n_ type semiconductor region 17a.
  • the semiconductor region 22 is shared by adjacent MISFETs QM1 and QM2 formed in the same element active region and serves as a common source region. In the present embodiment, the force for explaining the case where the source regions of MISFETQ Ml and QM2 are made common is also possible.
  • the drain region can be made common as another form, and in this case, the semiconductor region 22 becomes the drain region,
  • the semiconductor regions 20 and 21 are the source regions.
  • the MISFETQN formed in the peripheral circuit region 10B has a configuration substantially similar to that of the MISFETQM1 and QM2.
  • the MISFETQN has a gate insulating film 15b on the surface of the p-type well 13b and a gate electrode 16b on the gate insulating film 15b.
  • Wall (side wall spacer) 18b formed It is.
  • An n_-type semiconductor region 17b is formed in the p-type well 13b under the sidewall 18b, and an n + -type semiconductor region 19b having a higher impurity concentration than the ⁇ -type semiconductor region 17b is formed outside the ⁇ -type semiconductor region 17b.
  • a source / drain region having an LDD structure of MISFETQN is formed by the n_ type semiconductor region 17b and the n + type semiconductor region 19b.
  • the MISFET QP formed in the peripheral circuit region 10B has a gate insulating film 15c on the surface of the n-type well 14 and a gate electrode 16c on the gate insulating film 15c, on the side wall of the gate electrode 16c.
  • a side wall (side wall spacer) 18c which has a strong force such as silicon oxide, is formed.
  • a p-type semiconductor region 17c is formed in the n-type well 14 below the sidewall 18c, and a p + type semiconductor region having an impurity concentration higher than that of the p-type semiconductor region 17c outside the p-type semiconductor region 17c. 19c is formed.
  • the p ⁇ type semiconductor region 17c and the p + type semiconductor region 19c form a source / drain region having the LDD structure of MISFETQP.
  • a metal silicide layer for example, a cobalt silicide (CoSi) layer 25 is provided.
  • An insulating film (interlayer insulating film) 31 is formed on the semiconductor substrate 11 so as to cover the gate electrodes 16a, 16b, and 16c.
  • the insulating film 31 is made of a force such as an oxide silicon film, and the upper surface of the insulating film 31 is flat so that the heights of the phase change memory area 10A and the peripheral circuit area 10B are substantially the same. Is formed.
  • a contact hole (opening, connection hole) 32 is formed in the insulating film 31, and a plug (contact electrode) 33 is formed in the contact hole 32.
  • the plug 33 has a conductive barrier film 33a formed on the bottom and side walls of the contact hole 32, such as a titanium film, a titanium nitride film, or a laminated film thereof, and a contact hole 32 on the conductive barrier film 33a. And a tungsten (W) film (main conductor film) 33b formed so as to be embedded.
  • the contact hole 32 and the plug 33 are formed on the n + type semiconductor regions 19a and 19b and the p + type semiconductor region 19c and on the gate electrodes 16a, 16b and 16c.
  • a wiring (first wiring layer) 37 as the first layer wiring is formed.
  • the wiring 37 includes a conductive barrier film 36a formed on the bottom and side walls of the wiring groove, such as a titanium film, a titanium nitride film, or a laminated film thereof, and a wiring barrier on the conductive barrier film 36a. It is formed of a main conductor film 36b such as a tungsten film formed so as to be embedded.
  • the wiring 37 is electrically connected to the n + type semiconductor regions 19a and 19b, the p + type semiconductor region 19c, the gate electrodes 16a, 16b, and 16c through the plug 33.
  • a source wiring 37b is formed by the wiring 37 connected to the source semiconductor region 22 (n + type semiconductor region 19a) of the MISF ETQM1 and QM2 via the plug 33.
  • An insulating film (interlayer insulating film) 41 having a force such as an oxide silicon film is formed on the insulating film 34 in which the wiring 37 is embedded.
  • through holes (openings, holes, connection holes) 42 are formed in the insulating film 41, and plugs (contact electrodes, lower electrodes) 43 are formed in the through holes 42.
  • the plug 43 is embedded in the through-hole 42 on the conductive barrier film 43a and a conductive barrier film 43a that is powerful, such as a titanium film, a titanium nitride film, or a laminated film formed on the bottom and side walls of the through-hole 42.
  • the tungsten (W) film (main conductor film) 43b formed as described above is formed.
  • the plug 43 is a conductor portion formed (embedded) in the opening (through hole 42) of the insulating film 41 which is an interlayer insulating film.
  • Through hole 42 and plug 43 are wiring 37a connected through plug 33 to semiconductor region 20, 21 (n + type semiconductor region 19a) for drain of MISFETQM1 and QM2 in phase change memory region 10A of wiring 37. It is formed above and is electrically connected to this wiring 37a.
  • phase change memory region 10A on the insulating film 41 in which the plug 43 is embedded, the thin interface layer 51 and the recording layer on the interface layer 51 (memory layer, recording material film, phase change film, A resistance element (variable resistance element) 54 including a phase change recording material film 52 and an upper electrode film (upper electrode, metal film) 53 on the recording layer 52 is formed. That is, the resistance element 54 is formed by a laminated pattern including the interface layer 51, the recording layer 52, and the upper electrode film 53.
  • the combination of the resistor element 54 and the plug 43 connected to it is regarded as a resistor element (variable resistor element).
  • the combination of the resistance element 54 and the plug 43 connected thereto functions as a memory element, so that the resistance element 54 (the interface layer 51, the recording layer 52, and the upper electrode film 53) and the connection thereto are connected.
  • the combination of the plug 43 to be connected can be regarded as a resistance memory element.
  • the interface layer 51 is interposed between the insulating film 41 in which the plug 43 is embedded and the recording layer 52, thereby improving the adhesion (adhesion) between the two and preventing the recording layer 52 from peeling off.
  • the interface layer 51 can function to prevent the heat of the recording layer 52 from escaping (conducting) to the plug 43 side, thereby improving the thermal efficiency of the phase change memory and the phase change memory. Can be rewritten at low current.
  • the interface layer 51 can also function as a heat generating resistance layer for heating the recording layer 52.
  • the interfacial layer 51 is also configured with an acid-tantalum or acid-chromium force that is preferably a metal oxide (especially a transition metal oxide) or metal nitride (especially a transition metal nitride).
  • an acid-tantalum or acid-chromium force that is preferably a metal oxide (especially a transition metal oxide) or metal nitride (especially a transition metal nitride).
  • a more preferred acid tantalum e.g., TaO or a material close to TaO.
  • the film thickness of the interface layer 51 can be set to, for example, about 0.5 to 5 nm.
  • the recording layer 52 is a recording layer (storage layer) that stores information by causing a change in atomic arrangement.
  • the recording layer 52 is changed by an atomic arrangement change such as a phase change between a crystalline phase and an amorphous phase.
  • the recording layer (memory layer) changes its resistance value (resistivity) and stores a high resistance state with a high electrical resistance value and a low resistance state with a low electrical resistance value. That is, the recording layer 52 is a recording layer (storage layer, storage element) of information of a resistance memory element (here, phase change memory) and can function as a storage element.
  • the recording layer 52 is a phase change film composed of a phase change material and a change substance, and a transition between two states (phase change) between a crystalline state and an amorphous state (amorphous state or amorphous state).
  • This is a material film (semiconductor film) that can be used.
  • the recording layer 52 is formed of a material (semiconductor) containing a chalcogen element (S, Se, Te), that is, a chalcogenide (chalcogenide semiconductor, chalcogenide material).
  • the chalcogenide is a material containing at least one element of sulfur (S), selenium (Se), and tellurium (Te).
  • the film thickness of the recording layer 52 can be about 10 to 200 nm, for example.
  • a Ge-Sb-Te-based chalcogenide material containing at least germanium (Ge), antimony (Sb), and tellurium (Te) is used as the material of the recording layer 52, the recording layer of the phase change memory can be used.
  • the recording layer 52 contains at least germanium (Ge), antimony (Sb), and tellurium (Te) as constituent elements. / Further, it is more preferable if indium (In) is further introduced into the chalcogenide constituting the recording layer 52 and a Ge—Sb—Te based chalcogenide material into which indium (In) is introduced is used as the material of the recording layer 52.
  • indium In
  • the difference in the work function between the interface layer 51 and the recording layer 52 is increased, and the band curvature of the recording layer 52 near the junction interface between the interface layer 51 and the recording layer 52 is increased. The voltage can be reduced.
  • the recording layer 52 contains germanium (Ge), antimony (Sb), tellurium (Te), and indium (In) as constituent elements.
  • FIG. 5 is an explanatory diagram (table) showing the correlation between the state (phase state) of the recording layer 52 and the resistance (resistivity) of the recording layer 52.
  • the resistivity of the recording layer 52 is different between the amorphous state and the crystalline state.
  • the amorphous state has a high resistance (high resistivity), and the crystalline state has a low resistance (low resistivity).
  • the resistivity of the recording layer 52 in the amorphous state is about 10 to: LOOOO times larger than the resistivity of the recording layer 52 in the crystalline state.
  • the recording layer 52 can change between two states, ie, a crystalline state and an amorphous state, and functions as a resistance element (variable resistance element) whose resistance value changes due to the transition between the two states. can do.
  • the recording layer 52 can be changed between two states of a crystalline state and an amorphous state by heat treatment (heat treatment by Joule heat). Therefore, the recording layer 52 becomes a phase change material force whose resistance value changes by heat treatment, and can function as a resistance element whose resistance value changes by heat treatment.
  • the upper electrode film 53 functions as an upper electrode of the phase change memory, and is made of a conductive film such as a metal film, and can be formed of, for example, a tungsten (W) film or a tungsten alloy film.
  • the film thickness can be, for example, about 10 to 200 nm.
  • the upper electrode film 53 is used to reduce contact resistance between the plug 64 and the resistance element 54, which will be described later, and to prevent the recording layer 52 from sublimating when the conductive barrier film 67a is formed after the through hole 63 is formed. Can function. Therefore, it is preferable to form the upper electrode film 53.
  • the plug 64 functions as the upper electrode of the phase change memory.
  • the plug 43 functions as a lower electrode of the phase change memory, and the lower portion of the resistance element 54 (the lower surface of the interface layer 51) is in contact with and electrically connected to the plug 43. Therefore, the lower portion of the resistance element 54 (the lower surface of the interface layer 51) is connected to the drain regions 20, 21 of the MISFETQM1, QM2 in the phase change memory region 10A via the plug 43, the wiring 37a, and the plug 33 (n + type semiconductor region 19). It is electrically connected to a).
  • an insulating film 61 and an insulating film (interlayer insulating film) 62 on the insulating film 61 are formed on the insulating film 41 so as to cover the resistance element 54.
  • the insulating film 61 is formed on the insulating film 41 including the upper surface of the upper electrode film 53 and the side wall of the resistance element 54 (recording layer 52), and the insulating film 62 is formed as an interlayer insulating film on the insulating film 61.
  • the insulating film 61 can be thinner than the insulating film 62 (for example, several hundred nm), for example, about 5 to 20 nm.
  • the insulating film 61 is made of, for example, a silicon nitride film, and the insulating film 62 is made of, for example, an oxide silicon film.
  • the upper surface of insulating film 62 is formed flat so that the heights of phase change memory region 10A and peripheral circuit region 10B are substantially the same.
  • through holes (openings, connection holes) 63 are formed in the insulating films 61 and 62, and at least a part of the upper electrode film 53 of the resistance element 54 is formed at the bottom of the through hole 63. Is exposed.
  • a plug (contact electrode) 64 is formed in the through hole 63.
  • the plug 64 includes a conductive barrier film 67a formed on the bottom and side walls of the through-hole 63, such as a titanium film, a titanium nitride film, or a laminated film thereof, and the through-hole 63 on the conductive no-rear film 67a.
  • a tungsten (W) film (main conductor film) 67b formed so as to be embedded therein.
  • the snorley wheel 63 and the plug 64 are formed above the resistance element 54, and the plug 64 is electrically connected to the upper electrode film 53 of the resistance element 54. Accordingly, the plug 64 is a conductor portion that is formed (embedded) in the opening (through hole 63) of the insulating film 62 that is an interlayer insulating film and is electrically connected to the upper electrode film 53.
  • through holes (openings, connection holes) 65 are formed in the insulating films 41, 61, 62, and the upper surface of the wiring 37 is exposed at the bottom of the through hole 65.
  • a plug (contact electrode) 66 is formed in the hole 65.
  • the plug 66 includes a conductive barrier film 67a formed on the bottom and side walls of the through-hole 65, such as a titanium film, a titanium nitride film, or a laminated film thereof, and the through-hole 65 on the conductive barrier film 67a. And a tungsten film (main conductor film) 67b formed to be embedded.
  • the through hole 65 and the plug 66 are electrically connected to the wiring 37.
  • a wiring (second wiring layer) 72 as a second-layer wiring is formed on the insulating film 62 in which the plugs 64 and 66 are embedded.
  • the wiring 72 includes, for example, a powerful conductive barrier film 71a such as a titanium film, a titanium nitride film, or a laminated film thereof, and an aluminum (A1) film or an aluminum alloy film (main conductor film) on the conductive barrier film 7la. 71b.
  • the wiring 72 is formed by further forming a conductive barrier film similar to the conductive barrier film 71a on the aluminum alloy film 71b.
  • the wiring (bit line) 72a of the wiring 72 is electrically connected to the upper electrode film 53 of the resistance element 54 via the plug 64. Therefore, the wiring 72a constituting the bit line of the phase change memory region 10A is connected to the drain regions 20 of the MISFETQMl and QM 2 in the phase change memory region 10A via the plug 64, the resistor element 54, the plug 43, the wiring 37a, and the plug 33. , 21 (n + type semiconductor region 19a).
  • the wiring 72 is electrically connected to the wiring 37 through the plug 66, and further through the plug 33, the n + type semiconductor region 19b of the MISFETQN and the P + type semiconductor region 19c of the MISFETQP. And connected with electrical.
  • An insulating film (not shown) as an interlayer insulating film is formed on the insulating film 62 so as to cover the wiring 72, and an upper wiring layer (wiring after the third layer wiring) and the like are formed. Here, illustration and explanation thereof are omitted.
  • phase change memory phase change nonvolatile memory
  • MISFET MISFET
  • the recording layer 52 (or the resistance element 54 including the recording layer 52) and the MISFETQMl as the memory cell transistor (memory cell selection transistor) connected to the recording layer 52 (resistance element 54).
  • QM2 form a phase change memory cell.
  • the gate electrodes 16a of the FETQM1 and QM2 are electrically connected to word lines (corresponding to the word lines WL1 to WL4).
  • the upper surface side (upper electrode film 53) of the resistor element 54 is electrically connected to a bit line (corresponding to the bit lines BL1 to BL4) including the wiring 72a through a plug 64.
  • the lower surface side of the resistive element 54 (the lower surface side of the recording layer 52, that is, the interface layer 51) is electrically connected to the semiconductor regions 20 and 21 for the drains of the MISFETQM1 and QM2 through the plug 43, the wiring 37a, and the plug 33. Has been.
  • the semiconductor region 22 for the source of MISFETQM1 and QM2 is electrically connected to the source wiring 37b (source line) via the plug 33.
  • n-channel MISFETQM1 and QM2 are used as the memory cell transistors (memory cell selection transistors) of the phase change memory
  • n-channel MISFETs QM1 and QM2 other field effect transistors such as p-channel MISFETs can be used.
  • MISFET as a memory cell transistor of a phase change memory, it is preferable to use MISFET from the viewpoint of high integration, and an n-channel type that has a smaller on-state channel resistance than a p-channel MISFET. MISFETQM1 and QM2 are more suitable.
  • the resistance element 54 is electrically connected to the drains (semiconductor regions 10 and 11) of the MISFETQM1 and QM2 in the memory region 10A through the plug 43, the wiring 37 (37a), and the plug 33.
  • the resistor element 54 can be electrically connected to the sources of the MISFETQM1 and QM2 in the memory area 10A through the plug 43, the wiring 37 (37a), and the plug 33.
  • the resistive element 54 may be electrically connected to one of the sources or drains of the MISFETs QM1 and QM2 in the memory region 10A via the plug 43, the wiring 37 (37a), and the plug 33.
  • the drain is electrically connected to the resistance element 54 via the plug 33, wiring 37 (37a) and plug 43 rather than the source of MISFETQM1 and QM2 in the memory area 10A. This is better.
  • phase change memory phase change memory formed in phase change memory areas 2 and 10A
  • FIG. 6 and 7 are graphs for explaining the operation of the phase change memory.
  • Graph of Figure 6 The vertical axis of corresponds to the reset pulse, set pulse and read pulse voltages (arbitrary unit) applied to the phase change memory, and the horizontal axis corresponds to time (arbitrary unit).
  • the vertical axis of the graph in Fig. 7 corresponds to the temperature (arbitrary unit) of the recording layer 52 when a reset pulse, set pulse, or read pulse is applied to the phase change memory, and the horizontal axis is time (arbitrary unit) Unit: arbitrary unit).
  • a relatively high voltage for example, about 1.5 V
  • a reset pulse is applied, a relatively large current flows, and as shown in FIG. 7, the temperature of the recording layer 52 rises above the melting point T of the recording layer 52, the recording layer 52 melts, and the reset pulse is applied.
  • the recording layer 52 is rapidly cooled to the amorphization temperature T or lower.
  • the recording layer 52 is in an amorphous state (reset state). By shortening the reset pulse application time, reducing the total energy applied, and setting the cooling time t to a short value, for example, about Ins, the recording layer 52 becomes a high-resistance amorphous state. As described above, the reset operation is performed between the plug 43 and the upper electrode film 53 in order to rewrite the resistive memory element (phase change memory element) including the plug 43 (lower electrode) and the resistive element 54. It is an action to make.
  • a set pulse as shown in FIG. 6 is applied to the bit line (wiring 72a).
  • the voltage is applied to the resistance element 54 (recording layer 52) through the plug 64.
  • a fixed potential for example, OV
  • OV is supplied to the source (semiconductor region 22) of MISFETQM1 and QM2 via the source wiring 37b and the plug 33, and the gate electrode 16a of the selected MISFET is connected via the word line. Apply a predetermined voltage.
  • This set pulse is a voltage pulse that keeps the recording layer 52 in a temperature region higher than the crystallization temperature T equal to or higher than the glass transition point, and is a reset pulse.
  • a set pulse in which a lower voltage (for example, about 0.8 V) is applied for a longer time (more than the crystallization time) than the reset pulse a lower current flows for a relatively longer time than when reset, as shown in FIG.
  • the temperature of the recording layer 52 rises above the crystallization temperature T of the recording layer 52.
  • the recording layer 52 When the recording layer 52 is crystallized and the application of the set pulse is completed, the recording layer 52 is cooled and enters a crystalline state (polycrystalline state) (set state).
  • a crystalline state polycrystalline state
  • the force varies depending on the composition of the chalcogenide material to be formed, for example, about 50 ns.
  • the temperature of the recording layer 52 (resistive element 54) shown in FIG. 7 depends on Joule heat generated by the recording layer 52 itself and thermal diffusion to the surroundings.
  • the set operation reduces the resistance between the plug 43 and the upper electrode film 53 in order to rewrite the resistive memory element (phase change memory element) composed of the plug 43 (lower electrode) and the resistive element 54. Is the action.
  • a read pulse as shown in FIG. 6 is applied to the resistance element 54 (recording layer 52) via the bit line (wiring 72a) and the plug 64.
  • a fixed potential for example, OV
  • OV is supplied to the source (semiconductor region 22) of MISFETQ Ml and QM2 via the source wiring 37b and the plug 33, and the gate electrode 16a of the selected MISFET is predetermined via the word line.
  • a voltage lower than the set pulse for example, about 0.3 V is applied for a shorter time than the set pulse.
  • the temperature of the recording layer 52 does not rise above the crystallization temperature T of the recording layer 52 as shown in FIG.
  • the phase state of layer 52 does not change.
  • the recording layer 52 is in a crystalline state
  • the recording layer 52 (resistive element 54) has a relatively low resistance
  • the recording layer 52 is in an amorphous state
  • the recording layer 52 (resistive element 54) is relatively High resistance. Therefore, when a read pulse is applied, the current flowing through the MISFET (QM1 or QM2) to which the recording layer 52 (resistive element 54) is connected is relatively large when the recording layer 52 is in a crystalline state.
  • the recording layer 52 When the recording layer 52 is in an amorphous state, it becomes relatively small. Therefore, depending on the magnitude of the flowing current, it is possible to determine whether the data (the recording layer 52 between the plug 43 and the upper electrode film 53 is in a crystalline state (low resistance state) or an amorphous state (high resistance state). it can.
  • phase change memory data is recorded in the phase change memory by shifting whether the recording layer 52 is in the amorphous state or in the crystalline state by the reset operation and the set operation (
  • the storage layer 52 is in an amorphous state or a crystalline state, and the storage information in the phase change memory is read, and the data (storage information) recorded in the phase change memory is read. It can be read by operation. Therefore, the recording layer 52 is a recording layer of information in the phase change memory.
  • FIG. 8 is an explanatory diagram (graph) schematically showing the operation principle of the memory element (recording layer 52) using the chalcogenide material, and shows the IV characteristics of the memory element.
  • the horizontal axis of the graph in FIG. 8 corresponds to the voltage applied to the storage element (recording layer 52), and the vertical axis corresponds to the current flowing through the storage element (recording layer 52).
  • I when applying a set current within the range of I force I
  • the crystal state of the memory element is controlled by applying a current pulse having a value corresponding to the write information to the memory element (recording layer 52).
  • a current pulse having a value corresponding to the write information to the memory element (recording layer 52).
  • either state can be '0' and either state can be '1'.
  • the four write operations will be described in more detail with reference to FIG.
  • the phase changes to the amorphous state, so that it returns to the initial state through a reset (amorphous) high resistance curve that is slightly lower than the resistance in the liquid phase.
  • the part indicated by the dotted line in FIG. 8 is a virtual line that the reset pulse has already been turned off, but if the voltage is applied as it is, the current should change in this way as the resistance value changes.
  • the set current (set pulse) when writing '1' to the memory element (recording layer 52) in the initial state '0', when the set current (set pulse) is applied, the terminal voltage force S of the memory element exceeds the threshold voltage V. Sometimes it switches to a low resistance state. After switching,
  • Crystallization proceeds due to heat.
  • the current value reaches the set current
  • the crystallized region undergoes a phase change due to the force S, and the resistance value further decreases. Return to state.
  • the reason why the slope of the voltage-current curve becomes gentle from the middle is that the region that has been switched to the low resistance state is turned off and only the resistance drop due to crystallization remains.
  • the low resistance curve due to the switching that does not take much time to crystallize after the switching described above is reset. Reach the area, melt, quench, solidify and return to the initial state.
  • FIG. 9 shows an example of an operation waveform (voltage application waveform) when the memory cell MC11 is selected.
  • the precharge enable signal PC is held at the power supply voltage Vdd (eg, 1.5 V), so the n-type channel MIS transistor (MISFET) QCl or QC4 Bit line BL1 is maintained at precharge voltage VDL.
  • Vdd power supply voltage
  • the precharge voltage VDL is a value lower than Vdd by the threshold voltage of the transistor, for example, 1.0V.
  • the common bit line IZO is also precharged to the precharge voltage VDL.
  • the precharge enable signal ⁇ C at the power supply voltage Vdd is driven to the ground potential GND, and the bit selection line YS1 at the ground potential GND (corresponding to VSS) is boosted.
  • the transistor (MISFET) QDl becomes conductive by being driven to the potential VDH (for example, 1.5 V or more).
  • the bit line BL1 is held at the precharge voltage VDL.
  • the source line CSL is driven to the source voltage VSL (for example, 0V).
  • the difference between the source voltage VSL and the precharge voltage VDL is that the precharge voltage VDL is higher than the source voltage VSL.
  • the relationship is set so as to fit within.
  • the unselected bit line BL2! And BL4 are held at the precharge voltage VDL. That is, only the memory cell MC11 selected by the word line WL1 and the bit line BL1 passes a read current through the bit line BL1.
  • bit line or source line of the memory array is in a floating state in a standby state, the voltage is undefined when the bit line and the common bit line are connected at the start of the read operation.
  • the capacity of the common bit line will be charged.
  • the bit select line YS 1 is also lowered in accordance with the word line WL 1 and the precharge enable signal PC, which is at the ground potential GND, is driven to the power supply voltage Vdd, so that the bit line and the source line are connected. It is driven to the precharge potential VDL and is in a standby state.
  • the boosted potential VDH is set so as to satisfy the relationship of VDH> Vdd + VTN using the power supply voltage Vdd and the threshold voltage VTN of the n-channel MIS transistor. For example, in a write operation of a phase change memory, it is necessary to pass a larger current than in a read operation, as will be described later. For this reason, in this embodiment, an accurate write operation can be performed by driving the word line and the bit selection line to the boosted potential VDH to reduce the resistance of the n-channel MIS transistor.
  • the selected source line is used as the source of the transistor (MISFET) QMm in the selected memory cell, and the gate of the transistor is integrated regardless of the resistance of the memory element MR.
  • a source-to-source voltage can be secured. Even if the potential is reversed, the same selection operation is possible if the difference is set to be within the range of the read voltage region as shown in FIG.
  • FIG. 9 shows an example in which the word line WL1 is driven after driving the source line CSL.
  • the power source line CSL may be driven by driving the word line WL1. Good.
  • the word line WL1 is driven and the selection transistor QM1 becomes conductive, so that the terminal voltage of the storage element MR is secured at OV.
  • the terminal voltage of the memory element MR increases from OV.
  • the value can be controlled by the driving speed of the source line CSL, and can be kept within the range of the read area described above.
  • the memory cell MC 11 As described above, the example in which the memory cell MC 11 is selected has been described. However, the memory cells on the same bit line are not selected. Since these word line voltages are fixed at the ground potential GND, they are not selected. In addition, since the other bit lines and the source line have the same potential VDL, the remaining memory cells are also maintained in the unselected cell state.
  • the word line in the standby state is set to the ground potential GND
  • the source line in the selected state is set to the source voltage VSL.
  • These voltage relationships are set so that the current flowing through the unselected memory cells does not affect the operation.
  • the source line is selected, and the memory line MC1 to MCnl of the non-selected memory cells MC21 to MCnl (MISFET) QM when the memory line MCI 1 is selected when the source line is selected is set to be sufficiently off.
  • the threshold voltage of the transistor QM can be lowered by setting the standby word line voltage to the ground potential GND and the source voltage VSL to a positive voltage.
  • the selected source line can be set to the ground potential OV, and the standby word line can be set to a negative voltage. Even in this case, the threshold voltage of the transistor QM can be lowered. Force that needs to generate a negative voltage for the word line during standby Voltage force of the source line at the time of selection Easy to stabilize because of the ground potential GND applied from the outside. If the threshold voltage of the transistor QM is sufficiently high, the selected source line and standby word line may be set to the ground potential OV. In that case, the voltage of the source line at the time of selection can be made more stable because the ground potential GND applied from the outside and the capacitance of the word line in the standby state work as a stable capacitance.
  • FIG. 10 shows operation waveforms when the memory cell MC11 is selected.
  • the selection operation of the memory cell MC11 is performed in the same manner as the read operation.
  • a write current is generated.
  • '0' is written, it is applied to the reset current memory cell MC11 set to a value within the range shown in FIG.
  • the reset current has a short pulse width and immediately returns to standby after driving, and the current value becomes zero.
  • Such a reset current generates the same Joule heat as the reset pulse as shown in FIGS.
  • the set current set to a value in the range shown in FIG. 8 is applied.
  • This pulse width is about 50ns.
  • Such a set current generates the same Joule heat as the set pulse shown in FIG. 6 and FIG. This As described above, since the write noise application time and current value are controlled by the write circuit, the memory cell is selected by the pulse width of the set current regardless of which stored information is written.
  • FIGS. 15 to 21 are cross-sectional views of relevant parts during the manufacturing process of the semiconductor device 1 of the present embodiment, and the region corresponding to FIG. 4 is shown.
  • FIGS. 15 to 21 illustration of the portions corresponding to the insulating film 31 in FIG. 14 and the structure below it is omitted.
  • a powerful semiconductor substrate such as p-type single crystal silicon, for example.
  • an element isolation region 12 made of an insulator is formed.
  • an active region whose periphery is defined by the element isolation region 12 is formed on the main surface of the semiconductor substrate 11.
  • p-type wells 13 a and 13 b and n-type well 14 are formed on the main surface of semiconductor substrate 11.
  • the ⁇ -type well 13a is formed in the phase change memory region 10A
  • the p-type well 13b and the n-type well 14 are formed in the peripheral circuit region 10B.
  • p-type impurities 13a and 13b are formed by ion-implanting p-type impurities (for example, boron (B)) into a part of the semiconductor substrate 11, and n-type impurities (
  • the n-type well 14 can be formed by ion implantation of phosphorus (P) or arsenic (As).
  • a gate insulating film having a strong force such as a thin silicon oxide film on the surfaces of the p-type wells 13a and 13b and the n-type well 14 of the semiconductor substrate 11 is performed.
  • a film 15 is formed.
  • a silicon oxynitride film or the like can be used as the insulating film 15 .
  • the film thickness of the insulating film 15 can be, for example, about 1.5 to about LOnm.
  • gate electrodes 16 a, 16 b, and 16 c are formed on the insulating films 15 of the p-type wells 13 a and 13 b and the n-type well 14.
  • a low-resistance polycrystalline silicon film is formed as a conductor film on the entire main surface of the semiconductor substrate 11 including the insulating film 15, and the polycrystalline silicon film is formed using a photoresist method, a dry etching method, or the like.
  • the gate electrodes 16a, 16b, and 16c that also have the force of the etched polycrystalline silicon film (conductor film) can be formed.
  • the insulating film 15 remaining under the gate electrode 16a is the gate insulating film 15a
  • the insulating film 15 remaining under the gate electrode 16b is the gate insulating film 15b
  • the insulating film 15 remaining under the gate electrode 16c is The gate insulating film 15c is formed.
  • the gate electrodes 16a and 16b are formed of a polycrystalline silicon film doped with an n-type impurity (doped polysilicon film) by doping impurities during or after film formation.
  • the gate electrode 16c It is formed of a polycrystalline silicon film (doped polysilicon film) doped with p-type impurities.
  • an n_ type semiconductor region 17a is formed in regions on both sides of the gate electrode 16a of the p-type well 13a by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As). Then, n_type semiconductor regions 17b are formed in regions on both sides of the gate electrode 16b of the p-type well 13b. Also, p-type semiconductor regions 17c are formed in regions on both sides of the gate electrode 16c of the n- type well 14 by ion implantation of p-type impurities such as boron (B).
  • n-type impurity such as phosphorus (P) or arsenic (As).
  • n_type semiconductor regions 17b are formed in regions on both sides of the gate electrode 16b of the p-type well 13b.
  • p-type semiconductor regions 17c are formed in regions on both sides of the gate electrode 16c of the n- type well 14 by ion implantation of p-type impurities
  • side walls 18a, 18b, 18c are formed on the side walls of the gate electrodes 16a, 16b, 16c.
  • the sidewalls 18a, 18b, 18c are formed, for example, by depositing an insulating film made of a silicon oxide film, a silicon nitride film, or a laminated film thereof on the semiconductor substrate 11, and anisotropically etching the insulating film. Can do.
  • an n + type semiconductor is implanted into the regions on both sides of the gate electrode 16a and the sidewall 18a of the p-type well 13a by ion implantation of an n-type impurity such as phosphorus (P) or arsenic (As).
  • the body region 19a is formed, and the n + type semiconductor region 19b is formed in the regions on both sides of the gate electrode 16b and the side wall 18b of the p-type well 13b.
  • p + type semiconductor regions 19c are formed in the regions on both sides of the gate electrode 16c and the side 18c of the n-type well 14 by ion-implanting p-type impurities such as boron (B).
  • annealing treatment heat treatment for the activation of the introduced impurities can be performed.
  • the n-type semiconductor regions 20, 21 functioning as the drain regions of the MISFETQM1, QM2 in the phase change memory region 10A, and the n-type semiconductor region 22 functioning as the common source region, respectively,
  • the n + type semiconductor region 19a and the n_ type semiconductor region 17a are formed.
  • n-type semiconductor region functioning as the drain region of the MISFETQN in the peripheral circuit region 10B and the n-type semiconductor region functioning as the source region are respectively n + Type semiconductor region 19b and n_ type semiconductor region 17b, and a P type semiconductor region functioning as a drain region of MISFET QP and a P type semiconductor region functioning as a source region are respectively a P + type semiconductor region 19c and A p-type semiconductor region 17c is formed.
  • the surfaces of the gate electrodes 16a, 16b, 16c, the n + type semiconductor regions 19a, 19b, and the p + type semiconductor region 19c are exposed, and a metal film such as a cobalt (Co) film is deposited to perform heat treatment.
  • a metal film such as a cobalt (Co) film is deposited to perform heat treatment.
  • metal silicide layers 25 are formed on the surfaces of the gate electrodes 16a, 16b, 16c, the n + type semiconductor regions 19a, 19b, and the P + type semiconductor region 19c, respectively. Thereafter, the unreacted cobalt film (metal film) is removed.
  • n-channel MISFETs QM1 and QM2 are formed in the phase change memory region 1OA, and an n-channel MISFETQN and a p-channel MISFETQP are formed in the peripheral circuit region 10B. Therefore, the MISFETs QM1 and QM2 in the phase change memory region 10A and the MISFETs QN and QP in the peripheral circuit region 10B can be formed in the same manufacturing process.
  • an insulating film (interlayer insulating film) 31 is formed on the semiconductor substrate 11 so as to cover the gate electrodes 16a, 16b, 16c.
  • the insulating film 31 is made of, for example, an oxide silicon film.
  • the insulating film 31 can also be formed of a stacked film of a plurality of insulating films.
  • the top surface of the insulating film 31 is flattened by performing a CMP process or the like as necessary. Thereby, the height of the upper surface of the insulating film 31 is substantially the same in the phase change memory region 10A and the peripheral circuit region 10B.
  • the insulating film 31 is dry-etched using a photoresist pattern (not shown) formed on the insulating film 31 by a photolithography method as an etching mask, so that the insulating film 31 has a contact hole 32.
  • a photoresist pattern (not shown) formed on the insulating film 31 by a photolithography method as an etching mask, so that the insulating film 31 has a contact hole 32.
  • a part of the main surface of the semiconductor substrate 11 for example, a part of the n + type semiconductor regions 19a and 19b and the p + type semiconductor region 19c (the metal silicide layer 25 on the surface thereof) and the gate electrodes 16a, Part of 16b, 16c (metal silicide layer 25 on the surface) is exposed.
  • a plug 33 is formed in the contact hole 32.
  • the conductive barrier film 33a is formed on the insulating film 31 including the inside of the contact hole 32 by a sputtering method or the like.
  • a tungsten film 33b is formed on the conductive barrier film 33a by the CVD method or the like so as to fill the contact hole 32, and the unnecessary tungsten film 33b and the conductive barrier film 33a on the insulating film 31 are formed by CMP or It is removed by the etch back method.
  • the plug 33 made of the tungsten film 33b and the conductive barrier film 33a remaining and buried in the contact hole 32 can be formed.
  • an insulating film 34 is formed on the insulating film 31 in which the plugs 33 are embedded. Then, by using the photoresist pattern (not shown) formed on the insulating film 34 by photolithography as an etching mask, the insulating film 34 is dry-etched to form a wiring groove (opening) 35 in the insulating film 34. Form. At the bottom of the wiring groove 35, the upper surface of the plug 33 is exposed. Of the wiring grooves 35, the wiring grooves 35 that expose the plugs 33 formed on the drain regions (semiconductor regions 20, 21) of the MISFE TQM1 and QM2 of the phase change memory region 10A, that is, the openings 35a are groove-shaped.
  • This pattern can be formed as a hole (connection hole) -like pattern having a dimension larger than the planar dimension of the plug 33 that exposes the excessive force.
  • the force for forming the opening 35a at the same time as the other wiring groove 35 is used separately from the photoresist pattern for forming the opening 35a and the photoresist pattern for forming the other wiring groove 35.
  • the opening 35a and the other wiring groove 35 are formed by different processes.
  • the wiring 37 is formed in the wiring groove 35.
  • the main conductor film 36b such as a tungsten film is formed. Is formed so as to fill the wiring trench 35 on the conductive barrier film 36a by the CVD method or the like, and the unnecessary main conductor film 36b and the conductive barrier film 36a on the insulating film 34 are removed by the CMP method or the etch back method. The As a result, it is possible to form the wiring 37 composed of the main conductor film 36b and the conductive barrier film 36a embedded in the wiring groove 35 so as to remain.
  • the wiring 37a formed in the opening 35a of the phase change memory region 10A is connected to the drain region (semiconductor region 20) of the MISFETQMl and QM2 of the phase change memory region 10A via the plug 33. , 21).
  • the wiring 37a does not extend on the insulating film 31 so as to connect the semiconductor elements formed on the semiconductor substrate 11, but plugs 4a. In order to electrically connect 3 and the plug 33, they exist locally on the insulating film 31 and are interposed between the plugs 43 and 33. Therefore, the wiring 37a can be regarded as a connecting conductor portion (contact electrode) that is not a wiring.
  • a source wiring 37b connected to the source semiconductor region 22 (n + type semiconductor region 19a) of the M ISFETQM1 and QM2 via the plug 33 is formed by the wiring 37. .
  • the wiring 37 is not limited to the buried tungsten wiring as described above, and can be variously modified.
  • the wiring 37 can be a tungsten wiring other than the buried wiring, an aluminum wiring, or the like.
  • an insulating film (interlayer insulating film) 41 is formed on the insulating film 34 in which the wiring 37 is embedded.
  • the insulating film 41 is dry-etched using a photoresist pattern (not shown) formed on the insulating film 41 by a photolithography method as an etching mask, so that a through-hole ( (Opening, connecting hole) 42 is formed.
  • the through hole 42 is formed in the phase change memory region 10A, and the upper surface of the wiring 37a is exposed at the bottom of the through hole 42.
  • the plug 43 is formed in the through hole 42.
  • the tungsten film 43b is formed on the conductive barrier film 43a by CVD or the like.
  • the unnecessary tungsten film 43b and the conductive barrier film 43a on the insulating film 41 are removed by a CMP method, an etch back method, or the like.
  • the plug 43 made of the tungsten film 43b and the conductive noria film 43a remaining and buried in the contact hole 42 can be formed.
  • the plug 43 is formed by filling the opening (through hole 42) formed in the insulating film 41 with the conductor material.
  • an interface layer 51, a recording layer 52, and an upper electrode film 53 are sequentially formed (deposited) on the insulating film 41 in which the plug 43 is embedded.
  • the film thickness (deposition film thickness) of the interface layer 51 is, for example, about 0.5 to 5 nm
  • the film thickness (deposition film thickness) of the recording layer 52 is, for example, about 10 to 200 nm
  • the laminated film composed of the interface layer 51, the recording layer 52, and the upper electrode film 53 is patterned using a photolithography method and a dry etching method.
  • a resistive element 54 having a lamination pattern force of the upper electrode film 53, the recording layer 52, and the interface layer 51 is formed on the insulating film 41 in which the plug 43 is embedded. This means that the interface layer 51 is used as an etching stopper film when the upper electrode film 53 and the recording layer 52 are dry-etched.
  • an insulating film (etching stagger film) 61 is formed on the insulating film 41 so as to cover the resistance element 54.
  • the film thickness (deposited film thickness) of the insulating film 61 can be set to, for example, about 5 to 2 Onm.
  • the insulating film 61 it is preferable to use a material film that can be formed at a temperature at which the recording layer 52 does not sublime (for example, 400 ° C or lower). If a silicon nitride film is used as the insulating film 61, the recording layer 52 can be formed at a temperature (for example, 400 ° C. or less) without sublimation using, for example, a plasma CVD method. The sublimation of the recording layer 52 when the film 61 is formed can be prevented.
  • an insulating film (interlayer insulating film) 62 is formed on the insulating film 61.
  • the insulating film 62 can function as an interlayer insulating film thicker than the insulating film 61.
  • the upper surface of the insulating film 62 can be flattened by performing a CMP process or the like as necessary.
  • a photoresist pattern RP1 is formed on the insulating film 62 by using a photolithography method.
  • the photoresist pattern RP1 has an opening in a region where the through hole 63 is to be formed.
  • the insulating film 62 is dry etched, whereby through holes (openings, connection holes, through holes) are formed in the insulating films 61 and 62. ) 63 is formed.
  • the insulating film 62 is dry-etched until the insulating film 61 is exposed under the condition that the insulating film 62 is more easily etched than the insulating film 61, so that the insulating film 61 functions as an etching strobe film.
  • the through-hole 63 can be formed in the insulating films 61 and 62 by dry etching the insulating film 61 at the bottom of the through-hole 63 under the condition that the insulating film 61 is more easily etched than the insulating film 62. That Thereafter, the photoresist pattern RP1 is removed.
  • the insulating film 61 is used as an etching stover film when the insulating film 62 is dry-etched, over-etching of the upper electrode film 53 is prevented, and etching damage during dry etching for forming the through-hole 63, Conductor film for plug 64 Reduces thermal load damage during film formation, suppresses or prevents changes in the characteristics of the recording layer 52 in the area immediately below the plug 64, and improves the reliability of the electrical characteristics of the phase change memory Can be.
  • the side wall of the recording layer 52 is covered with the insulating film 61, even if the through hole 63 is disconnected, the recording layer 52 can be prevented from being exposed from the through hole 63, and the conductive layer for the plug 64 can be prevented. It is possible to prevent the recording layer 52 from sublimating when forming the body film. In addition, since the sublimation of the recording layer 52 can be prevented by the insulating film 61, no foreign matter is formed near the bottom of the through hole 63 when the through hole 63 is formed, and even if foreign matter is formed, cleaning is easy. Can be removed.
  • the insulating film functions as an etching stopper film during dry etching of the insulating film 61 as described above, the insulating film 61 may have an etching rate (etching selectivity) different from that of the insulating film 62. It is more preferable if the insulating film 61 and the insulating film 62 are formed of different materials. Further, it is preferable that the thickness of the insulating film 61 is thinner than the thickness of the upper electrode film 53 of the resistance element 54.
  • the insulating films 62, 61, 41 are formed.
  • Through holes (openings, connection holes) 65 are formed in the insulating films 62, 61, and 41 by dry etching.
  • the through hole 65 is formed in the peripheral circuit region 10B, and the upper surface of the wiring 37 is exposed at the bottom thereof. Thereafter, the photoresist pattern is removed.
  • the through hole 63 can be formed after the through hole 65 is formed first. Further, the through hole 63 and the through hole 65 are preferably formed in different steps, but can be formed in the same step.
  • plugs 64 and 66 are formed in the through holes 63 and 65.
  • the conductive barrier film 67a is sputtered on the insulating film 62 including the inside of the through holes 63 and 65.
  • the tungsten film 67b is formed so as to fill the through holes 63, 65 on the conductive barrier film 67a by a CVD method or the like, and an unnecessary tungsten film 67b and the conductive barrier film on the insulating film 62 are formed.
  • 67a is removed by CMP or etchback.
  • the plug 64 composed of the tungsten film 67b and the conductive barrier film 67a remaining and buried in the through hole 63, and the tungsten film 67b and the conductive barrier film 67a remaining and buried in the through hole 65 are obtained.
  • the plug 66 can be formed. Instead of the tungsten film 67b, an aluminum (A1) film or an aluminum alloy film (main conductor film) can be used.
  • the number of manufacturing steps can be reduced by forming the plugs 64 and 66 in the same process after forming the through holes 63 and 65.
  • the through hole 63 or the through hole 65 may be used.
  • a plug one of plug 64 or plug 66
  • the other one of through hole 63 or through hole 65 is formed to fill the through hole ( The other of plug 64 or plug 66 can be formed.
  • a wiring 72 is formed as a second layer wiring on the insulating film 62 in which the plugs 64 and 66 are embedded.
  • a conductive barrier film 71a and an aluminum film or an aluminum alloy film 71b are sequentially formed on the insulating film 62 in which the plugs 64 and 66 are embedded by a sputtering method or the like, and a photolithography method, a dry etching method, or the like is used.
  • the wiring 72 can be formed.
  • the wiring 72 is not limited to the aluminum wiring as described above, and can be variously changed.
  • the wiring 72 can be a tungsten wiring or a copper wiring (buried copper wiring).
  • an insulating film 81 as an interlayer insulating film is formed on the insulating film 62 so as to cover the wiring 72, and a through hole (not shown) is formed in the insulating film 81. And a plug (not shown) filling the through hole is formed, and a wiring 82 is formed on the insulating film 81 as a third layer wiring.
  • the wiring 82 can be formed by a method similar to that of the wiring 72, for example, with a force such as a laminated film of a conductive barrier film 82a and an aluminum film or an aluminum alloy film 82b.
  • the wiring 82 is electrically connected to the lower layer wiring (here, wirings 37 and 72) via a plug (not shown) embedded in a through hole (not shown) of the insulating film 81 as necessary. Contact It has been continued.
  • insulating film 91 such as a silicon oxide film, a silicon nitride film, or a laminated film thereof on the insulating film 81 so as to cover the wiring 82.
  • an insulating film (protective film, protective resin film, surface protective film) 92 as a surface protective film that is relatively thicker than the insulating film 91 is formed on the insulating film 91.
  • the insulating film 92 can be formed of a resin material film such as polyimide resin (resin material), for example.
  • Bonding pad 94 is formed.
  • the force described for the case where the wiring 82 which is the third layer wiring is the uppermost layer wiring is not limited to this, and the number of wiring layers to be formed can be changed as necessary.
  • FIG. 21 schematically shows the pad portion 94, and the formation position, shape, and dimensions of the pad portion 94 can be variously changed as necessary.
  • the node portion 94 can be arranged in the peripheral portion (outer peripheral portion) of the semiconductor device 1 not in the phase change memory region 10A or the peripheral circuit region 10B. After that, annealing in hydrogen is performed as necessary, and the Ueno process (wafer processing step) is completed.
  • the wafer process is performed on the semiconductor substrate 11.
  • the wafer process is also called a pre-process, and in general, various elements (here, MISFETQM1, QM2, QN, QP, resistance element 54, etc.) and arrangement are arranged on the main surface of the semiconductor wafer (semiconductor substrate 11).
  • a line layer here, wiring 37, 72, 82
  • a surface protection film here, insulating film 92
  • the resistance element 54 is initialized. The initialization of the resistance element 54 will be described in detail later. Thereafter, the semiconductor substrate 11 in the wafer state is cut and separated by dicing or the like, and separated into individual semiconductor chips (semiconductor devices). Thereby, the semiconductor device (semiconductor chip) 1 having the phase change memory is completed.
  • FIG. 22 to 24 are cross-sectional views of main parts of the semiconductor device 1 according to the present embodiment during the manufacturing process.
  • a region corresponding to the vicinity of the resistance element 54 in FIG. 4 is shown.
  • 22 to 24 show forces with the same cross-sectional area.
  • FIG. 22 shows a state immediately after the interface layer 51, the recording layer 52, and the upper electrode film 53 constituting the resistance element 54 are stacked (FIG. Fig. 23 corresponds to Ueno, 'immediately after the end of the process (process step in Fig. 21), and Fig. 24 corresponds to after the recording layer 52 is initialized after the wafer process. To do.
  • a region (part) of the recording layer 52 in a state close to an amorphous state having a low crystallinity (crystallinity) is denoted by reference numeral 52a and is crystallized more than the region 52a.
  • a region (part) in a high degree of crystallinity (crystallinity) is indicated by reference numeral 52b.
  • the insulating film 61 is included in the insulating film 62 to simplify the drawing.
  • the semiconductor device 1 of the present embodiment includes a plug 43 functioning as a lower electrode, an interface layer 51 formed on the plug 43 (lower electrode), A memory element (resistive memory element, here a phase change memory element) comprising a recording layer 52 made of a chalcogenide layer formed on the interface layer 51 and an upper electrode film 53 formed on the recording layer 52 was provided. It is a semiconductor device.
  • the plug 43 as the lower electrode is embedded in the opening 42 of the insulating film 41 formed on the semiconductor substrate 11, and the interface layer 51 is formed on the insulating film 41 in which the plug 43 is embedded.
  • a recording layer 52 and an upper electrode film 53 are formed on 51 in this order.
  • a part of the recording layer 52 is overlapped with the plug 43 in plan (as viewed in a plane parallel to the main surface of the semiconductor substrate 11). That is, the upper surface of the plug 43 is formed so as to be included in the flat pattern of the recording layer 52.
  • the recording layer 52 is almost in an amorphous state (high resistance region 52a) immediately after film formation, but a subsequent high temperature process (a process that becomes high temperature, for example, an insulating film).
  • the recording layer 52 is heated in a wiring process such as a process of forming a conductor film for 61, 62, plugs 64, 66 and wirings 72, 82), and most of the recording layer is crystallized as shown in FIG.
  • the recording layer 52 is crystallized into a crystallization region 52b at a position where the interface force between the recording layer 52 and the interface layer 51 is separated, while the recording layer 52 and the interface layer 51 are Near the interface, the recording layer 52 remains in an amorphous state (region 52a).
  • region 52a the recording layer 52 made of chalcogenide has high adhesiveness (adhesion) with the interface layer 51, so that it is closer to the interface with the interface layer 51 than the position away from the interface with the interface layer 51.
  • the recording layer 52 This is probably because the atomic arrangement state immediately after the film formation is difficult to move until after the wafer 'process is completed.
  • the region other than the vicinity of the interface between the recording layer 52 and the interface layer 51 was crystallized.
  • the region in the vicinity of the interface between the recording layer 52 and the interface layer 51 is in an amorphous state (a state of low crystallinity). It is area 52a.
  • the thickness of the region 52a is, for example, about several nm.
  • the case shown in FIG. 22 is the case where the film formation is performed while the substrate temperature at the time of forming the recording layer 52 and the upper electrode film 53 is kept near room temperature.
  • the recording layer has already been formed immediately after the film formation (process step in FIG. 15). Most of 52 is crystallized.
  • the recording layer 52 and the upper electrode film 53 are formed at a high temperature, if the adhesive force of the interface layer 51 is high, the recording layer 52 will have an atomic arrangement with the interface layer 51 near the interface with the interface layer 51.
  • the vicinity of the interface with the interface layer 51 is formed in a state where the atomic arrangement is disordered.
  • the atoms can move relatively freely at positions away from the vicinity of the interface, crystallization occurs in-situ during film formation at high temperatures. Therefore, when the recording layer 52 and the upper electrode film 53 are formed at a high temperature, immediately after the film formation, the high resistance region 52a having a low crystallinity and a crystallinity higher than that of the high resistance region 52a are obtained. (That is, it is already in the state shown in FIG. 23 immediately after the film formation).
  • the high adhesiveness between the interface layer 51 and the recording layer 52 has the advantage of being effective in preventing peeling of the recording layer 52.
  • the vicinity of the interface with the interface layer 51 remains in a low crystallinity state (high resistance region 52a), that is, the interface layer 51 and the recording layer 52 in the recording layer 52
  • the present inventor states that a layer (that is, a high resistance region 52a) having a crystallinity degree lower than the other regions (crystallization region 52b) of the recording layer 52 is formed in the vicinity of the interface. It will cause the new phenomenon found.
  • the recording layer 52 is a layer having a relatively low crystallinity in the vicinity of the interface with the interface layer 51 (that is, the high resistance region 52a). , A region with a relatively high degree of crystallinity (the crystallized region 52b).
  • the region 52a has a lower crystallinity than the region 52b, but has a lower crystallinity than the high crystallinity state, and the state has a higher resistivity. In comparison, the resistivity of the region 52a is large. Therefore, the region 52a can be referred to (deemed) as a region having a relatively lower crystallinity than the region 52b and a high resistivity, that is, the high resistance region 52a, and the region 52b has a crystallinity higher than that of the region 52a. Can be referred to (deemed) as a relatively highly crystallized region, ie, a crystallized region 52a.
  • the resistance element 54 is not directly affected by the presence of the high resistance region 52a in the vicinity of the interface between the recording layer 52 and the interface layer 51. Resistance value (initial resistance) becomes large. Further, in the state immediately after the wafer process (before initialization), the crystallinity of the interface layer 51 is low, which is one of the causes for the resistance value (initial resistance) of the resistance element 54 to increase. In other words, in the state immediately after the process, the resistance value (initial resistance) of the resistance element 54 formed between the plug 43 as the lower electrode and the upper plug 64 becomes large. In this state (resistance element 54 has high resistance), programming with the rewrite pulse (voltage pulse in Fig.
  • a resistance value (preferably a resistance value level in a set state) is required to reduce the resistance of the resistance element 54 (this operation is referred to as initialization).
  • the present inventor initializes the bit line (wiring 72a) by applying a voltage higher than the programming voltage during stable operation (corresponding to the voltage value V of the reset pulse in FIG. 6).
  • the crystallization region 52b is interposed between the plug 43a and the upper electrode film 53.
  • a current path is formed, whereby the resistance element 54 (recording layer 52) is reduced in resistance and initialized.
  • the initialized recording layer 52 (resistive element 54) as shown in FIG. 24 has a reset operation, a set operation and a read operation by the voltage pulse (rewrite pulse at the stable operation) as shown in FIG. It becomes possible.
  • Fig. 25 is a graph showing a typical waveform when the current-voltage characteristics of the resistance element 54 ⁇ change element immediately after the end of the wafer process (initial state) are measured in the current sweep mode. ).
  • the horizontal axis of the graph of FIG. 25 corresponds to the voltage (bit line voltage, that is, the voltage applied between the plug 43a and the upper electrode film 53), and the horizontal axis of the graph of FIG. This corresponds to the flowing current (that is, the current flowing between the plug 43a and the upper electrode film 53).
  • Vth corresponds to the initialization voltage (voltage value necessary for initialization)
  • Ith corresponds to the initialization current (current value necessary for initialization).
  • the high resistance region 52a is crystallized by Joule heat at the power bending position A2 where the current increases as the voltage is increased in the region A1, and the current path by the crystallization region 52b is plug 43a. And the upper electrode film 53.
  • the resistance value of the resistance element 54 decreases, and the current-voltage characteristics of the high-resistance area A1 shifts from the current-voltage characteristics of the low-resistance areas A4 and A5 through the area A3.
  • FIG. 26 is a graph showing the dependence of the initialization voltage Vth on the thickness of the interface layer 51 (acid tantalum film) when the interface layer 51 is made of an acid tantalum film.
  • the axis corresponds to the film thickness of the interface layer 51 (oxide-tantalum film), and the vertical axis in the graph of FIG. 26 corresponds to the initialization voltage Vth.
  • GST Ge-Sb-Te-based chalcogenide material
  • In indium (In) introduced into the recording layer 52 (the black circle in the FIG.
  • the initialization voltage Vth increases as the interface layer 51 (acid tantalum film) increases in thickness. This is because the voltage to be applied to the recording layer 52 for initialization (a value corresponding to the initialization voltage Vth when the horizontal axis of the graph in FIG. 26 is zero) varies depending on the thickness of the interface layer 51. Even so, as the thickness of the interface layer 51 increases, the voltage applied to the interface layer 51 increases, and the initialization voltage Vth defined by the sum of the voltages applied to both the interface layer 51 and the recording layer 52 increases. It is to become.
  • the interface layer 51 preferably an acid-tantalum tantalum film
  • the initialization voltage Vth is increased by the amount of intervening interface layer 51.
  • the initialization voltage Vth is as high as about 2V.
  • the initialization voltage Vth is high and the voltage applied to the resistance element 54 at the time of initialization is higher than the power supply voltage, a new power supply method is required. This may lead to an increase in size and an increase in semiconductor device manufacturing costs.
  • the initialization voltage Vt h is high, the voltage applied to the resistance element 54 at the time of initialization becomes high, the load at the time of initialization increases, and the element itself may be destroyed at the time of initialization. Semiconductor devices with broken elements are removed as defective products, which reduces the manufacturing yield of semiconductor devices.
  • a voltage for initialization is applied to the resistance element 54 while heating. That is, while heating the semiconductor substrate 11 to a temperature higher than room temperature (with the semiconductor substrate 11 heated), a voltage (for initialization) is applied between the plug 43 (lower electrode) and the upper electrode film 53. Voltage) and a current flows through the resistance element 54 (recording layer 52).
  • a layer having a relatively low crystallinity that is, a high resistance region 52a was formed in the vicinity of the interface between the interface layer 51 and the recording layer 52 in the recording layer 52.
  • the Joule heat of the current flowing through the interface layer 51 and the recording layer 52 between the plug 43 and the upper electrode film 53 is used.
  • the crystallinity of the high resistance region 52a (layer having a relatively low crystallinity) is increased (increased). That is, the high resistance region 52a is crystallized by an initialization operation (current is passed through the recording layer 52 while heating the semiconductor substrate 11).
  • the crystallinity of the portion located above (upper) the plug 43 (lower electrode) in the high resistance region 52a is Although it is increased (increased), the current (Joule heat) has a small effect 1 at a position away from the plug 43. Therefore, even if this initialization operation is performed, the high resistance region 52a (the degree of crystallinity is relatively high). The portion away from the upper part (upper part) of the plug 43 (lower electrode) is not crystallized and remains in the high resistance state (high resistance region 52b).
  • the plug 43 lower electrode in the high resistance region 52a (a layer with a relatively low degree of crystallinity) is used.
  • Upper (upper) force The crystallinity (crystallinity) of the distant part remains low.
  • the crystallinity of the interface layer 51 on the plug 43 is also increased by Joule heat, and the disorder of crystallinity (regular atoms) (Disturbance of arrangement) becomes smaller.
  • the initialized recording layer 52 is a force in which the high resistance region 52a remains at a position away from the upper (upper) portion of the plug 43. Therefore, the high resistance region 52a does not remain, and the upper part (upper part) of the plug 43 becomes a crystallization region 52b having a higher degree of crystallinity than the high resistance region 52a. Is in a state that does not overlap in plan (as viewed in a plane parallel to the main surface of the semiconductor substrate 11). The initialization eliminates the amorphous state of the high resistance layer (high resistance region 52a) above the plug 43a, and a current path is formed between the plug 43a and the upper electrode film 53 by the crystallized region 52b.
  • the resistance between the plug 43a and the upper electrode film 53 is reduced, and the resistance element 54 is reduced in resistance.
  • the high resistance region 52a of the recording layer 52 is crystallized on the upper portion of the plug 43 (the degree of crystallinity is increased), and the boundary on the plug 43 is also increased.
  • the increased crystallinity of the surface layer 51 also contributes to the reduction in resistance of the resistance element 54.
  • a current is applied to the recording layer 52 while heating the semiconductor substrate 11 in order to initialize the resistance element (recording layer 52) of the phase change memory.
  • the crystallinity of the portion layer having a relatively low crystallinity, that is, the high resistance region 52a
  • the resistance between the plug 43 and the upper electrode film 53 is lowered.
  • the resistance of the resistive element 54 (or the resistive element or resistive memory element that also has the force of the plug 43 and the resistive element 54) is recorded in a high resistance state by the rewriting operation.
  • FIG. 27 is a graph showing an example of the temperature dependence of the resistance of the resistance element 54 (this resistance is referred to as initial resistance) after the completion of the wafer process and before the initialization of the recording layer 52.
  • the horizontal axis of the graph of FIG. 27 corresponds to the temperature of the semiconductor substrate 11 (that is, the temperature of the resistance element 54), and the vertical axis of the graph of FIG. Since the resistivity of the region 52 a is several orders of magnitude higher than the resistivity of the region 52 b, the initial resistance value of the resistance element 54 is almost determined by the resistance of the region 52 a existing above the plug 43. As shown in FIG. 27, the initial resistance value of the resistance element 54 exhibits an exponential temperature dependency. This is because the resistance value of the chalcogenide (region 52a) in an amorphous state has a semiconductor temperature dependency. For this reason, the initial resistance value of the resistance element 54 decreases as the temperature increases.
  • the current required for initialization that is, the initialization current Ith hardly depends on temperature.
  • the graph of FIG. FIG. 28 is a graph showing an example of the temperature dependence of the initialization current Ith.
  • the horizontal axis of the graph in FIG. 28 corresponds to the temperature of the semiconductor substrate 11,
  • the vertical axis of the graph in FIG. 28 corresponds to the initialization current Ith.
  • the initialization current Ith is a current required for initialization (current flowing in the recording layer 52 between the plug 43 and the upper electrode film 53).
  • the current value at which initialization is started that is, This corresponds to the current value at which the resistance reduction of the region 52a is started above the plug 43.
  • the initialization current Ith hardly depends on the temperature. That is, when the value of the current flowing through the recording layer 52 reaches a critical current (initialization current Ith) almost independent of temperature, the resistance (initialization) force S of the resistance element 54 occurs. This is presumably because impact ionization occurs inside the recording layer 52 (variable material) due to the current, and the low resistance layer 52a starts.
  • the initial resistance value of the resistance element 54 after the completion of the wafer process and before the initialization of the recording layer 52 decreases as the temperature increases, so that the semiconductor substrate 11 is heated to a high temperature. As a result, the initial resistance value of the resistance element 54 can be apparently lowered.
  • FIG. 29 is a graph showing a waveform when the current-voltage characteristic of the resistance element 54 ⁇ changing element) immediately after the end of the wafer process (initial state) is measured in the current sweep mode.
  • the horizontal axis and vertical axis of the graph of FIG. 29 are the same as the horizontal axis and vertical axis of the graph of FIG.
  • FIG. 29 when the temperature of the semiconductor substrate 11 is room temperature (about 27 ° C.) without heating the semiconductor substrate 11 (shown by the dotted line in the graph of FIG. 29), this is shown in FIG.
  • the temperature of the semiconductor substrate 11 is set to about 160 ° C by heating the semiconductor substrate 11 (indicated by the solid line in the graph of FIG. 29). Is graphed.
  • the current increases as the voltage is increased in region A1, but the semiconductor substrate 11 is heated more than when the semiconductor substrate 11 is not heated to room temperature. Since the resistance value (initial resistance value) of the resistive element 54 (of the high resistance region 52a) is small when the temperature is 160 ° C, the voltage value required to pass the specified current value is lowered. In addition, the low resistance of the high resistance region 52a is started by Joule heat at the stage of applying a low voltage. Therefore, the bending position A2 is on the low voltage side when the semiconductor substrate 11 is heated to 160 ° C. than when the temperature of the semiconductor substrate 11 is room temperature. That is, the initialization voltage Vth when the semiconductor substrate 11 is heated to 160 ° C. is lower than the initialization voltage Vth when the temperature of the semiconductor substrate 11 is room temperature (Vth> Vth
  • the initialization voltages Vth and Vth are the current and voltage shown in the graph of Fig. 29.
  • the initialization voltage Vth at about 7 ° C corresponds to Vth. This initialization voltage Vth
  • the initialization voltage Vth is about 1.9V, and the initialization voltage Vth is about 1.3V.
  • FIG. 30 is a graph showing the temperature dependence of the initialization voltage Vth.
  • the horizontal axis of the graph of FIG. 30 corresponds to the temperature of the semiconductor substrate 11, and the vertical axis of the graph of FIG. 30 corresponds to the initialization voltage Vth.
  • the initialization voltage Vth decreases as the temperature of the semiconductor substrate 11 increases.
  • the resistance value of the resistance element 54 (the high resistance region 52a) becomes smaller as the temperature of the semiconductor substrate 11 becomes higher, so that a predetermined current value (here, initialization is started).
  • a predetermined current value here, initialization is started.
  • the temperature of the semiconductor substrate 11 is increased by heating the semiconductor substrate 11, thereby reducing the initial resistance value (resistance value before initialization) of the resistor element 54 (of the high resistance region 52a) to some extent.
  • the voltage (initialization voltage Vth) is lower than the initialization voltage (Vth) required for the room temperature.
  • Vth initialization voltage
  • FIG. 30 shows that the recording layer 52 can be initialized at a voltage of 1.5 V or lower by setting the temperature of the semiconductor substrate 11 to 100 ° C. or higher.
  • a current is passed through the recording layer 52 while heating the semiconductor substrate 11 (a voltage is applied between the plug 43 and the upper electrode film 53 to apply a current to the recording layer 52. Since the recording layer 52 is initialized by flowing the current, the initialization voltage Vth required to initialize the resistance element 54 (recording layer 52) can be lowered. Since the initialization voltage Vth can be lowered, the voltage actually applied to the resistance element 54 at the time of initialization (voltage applied between the plug 43 and the upper electrode film 53) can be lowered. For this reason, the voltage applied to the resistance element 54 at the time of initialization can be made lower than the power supply voltage, and there is no need to provide a separate power supply method for initialization. The manufacturing cost of the device can be reduced. In addition, since the voltage applied to the resistance element 54 at the time of initialization can be lowered, the load accompanying the initialization can be reduced and the element itself can be prevented from being destroyed at the time of initialization. Therefore, the manufacturing yield of the semiconductor device can be improved.
  • the recording layer 52 is initialized by applying a voltage to the resistance element 54 and causing a current to flow through the recording layer 52 while heating the semiconductor substrate 11.
  • the voltage applied between the plug 43 (lower electrode) and the upper electrode film 53 at the time of initialization of the recording layer 52 (voltage corresponding to V ma described later) is the phase after the initialization of the recording layer 52.
  • the applied voltage in the case of the plug 43 and the upper electrode film 53
  • the applied voltage is increased when the resistance between the plug 43 and the upper electrode film 53 is increased (ie, the reset operation is performed).
  • the applied voltage at the time of initialization is the applied voltage at the reset operation V max RP
  • V ⁇ v the voltage applied when rewriting the phase change memory Higher voltage is not applied during the initialization operation, so that destruction of elements due to application of a voltage higher than the rewrite voltage during initialization operation can be prevented more accurately, and the manufacturing yield of semiconductor devices can be reduced. It can be improved further.
  • the recording layer 52 is initialized by passing a current through the recording layer 52 while heating the semiconductor substrate 11.
  • the semiconductor substrate 11 is initialized. It is more preferable to initialize the recording layer 52 by passing a current through the recording layer 52 while heating to 100 to 250 ° C.
  • the initialization voltage Vth corresponds to the rewrite voltage during normal operation (applied voltage V during reset operation) 1.5 V
  • the first can be
  • the initialization voltage is applied to the resistance element 54 while heating the semiconductor substrate 11 by keeping the temperature of the semiconductor substrate 11 at 250 ° C. or lower during initialization. Can be easily performed, and the cost and effort required for initialization can be reduced.
  • FIGS. 31 to 33 are graphs showing examples of voltage waveforms of voltage pulses (initialization pulses) applied for initializing the recording layer 52.
  • FIG. The vertical axis of the graphs in FIGS. 31 to 33 corresponds to the voltage of the initialization pulse applied between the plug 43 (lower electrode) and the upper electrode film 53 (arbitrary unit).
  • the horizontal axis of the graph in Fig. 33 corresponds to time (arbitrary unit).
  • Fig. 31 shows the case where the initialization pulse is a rectangular pulse
  • Fig. 32 shows the case where the initial pulse is a two-stage pulse (stepped multi-stage pulse)
  • Fig. 33 shows the case where the initialization pulse falls on an oblique pulse (cooling pulse). ).
  • the semiconductor substrate 11 is heated at a predetermined temperature T1 (preferably 100 to ⁇ 1 ⁇ 250 ° (substrate heating)) in the initialization operation performed after the wafer 'process.
  • T1 a predetermined temperature
  • the maximum voltage value V in the pressure pulse (initialization pulse) is the initialization voltage Vth at temperature T1.
  • V is the initialization pulse
  • Vth heats the semiconductor substrate 11.
  • the initialization voltage Vth is 1.9V
  • the initialization voltage Vth decreases to 1.2V.
  • Substrate heating reduces the initialization voltage Vth and makes it easy to change the atomic arrangement not only in the vicinity of the current flow path but also around the current flow path due to thermal vibration. This has the effect of preventing damage and making initialization more complete.
  • the initializing voltage application time is 1Z2 or less (1Z2 or less when substrate heating is not performed), and resistance fluctuation due to rewriting up to 100 times is 1Z2 or less (1Z2 or less when substrate heating is not performed) )
  • Resistive element 54 cannot be low resistance because crystallization does not start. However, if the maximum voltage value V of the initialization pulse is equal to or greater than the initialization voltage Vth ⁇ Vth), the initialization voltage Vth
  • the initial layer of the recording layer 52 (the crystal of the high resistance region 52a
  • the initialization pulse can be, for example, a rectangular voltage pulse (pulse having a constant voltage value) as shown in FIG. While heating the semiconductor substrate 11 to the temperature T1, apply a constant voltage of not less than the initialization voltage Vth as shown in Fig. 31 between the plug 43 and the upper electrode film 53.
  • the high resistance region 52a above the plug 43 can be crystallized, whereby the resistance value of the resistance element 54 can be lowered to initialize the recording layer 52 (resistance element 54).
  • the initialization pulse may be a stepped pulse, for example, a two-step pulse as shown in FIG.
  • the voltage of the first stage of the staircase-shaped initialization pulse (this is the maximum voltage value V) is set to a value of the initialization voltage Vth or more ⁇ Vth), and then the voltage is max Tl max Tl
  • the voltage can be decreased stepwise to control the current, and the recording layer 52 can be gradually cooled.
  • the initialization pulse is a constant voltage equal to or higher than the initialization voltage Vth.
  • the voltage is decreased stepwise after the T1 voltage is applied, whereas in the case of the pulse in Fig. 33, the voltage is gently (with approximately the same slope) after applying a voltage equal to or higher than the initialization voltage Vth.
  • the high resistance region 52a above the plug 43 is crystallized by a constant voltage of T1 or more, and the current flows easily, the current is controlled by gradually decreasing the voltage, and then the recording layer 52 is gradually cooled. Can be made.
  • the duration of the voltage noise is, for example, 5 microseconds to 1 millisecond. Since the high resistance layer 52a is difficult to crystallize due to its high adhesive strength with the interface layer 51, the time is approximately the same as the crystallization operation (set operation) during normal rewriting (typically about 1 micron). Seconds) or more is necessary, and it is desirable to apply a pulse having a longer duration, for example, a duration of 5 microseconds or more.
  • the above power range is also applied when sweeping and applying voltage and current. However, what is shown here is a typical case of using tantalum oxide as the interface layer 51 and Ge Sb Te as the recording layer 52.
  • FIG. 34 is a cross-sectional view of the main part of the semiconductor device after the recording layer 52 is initialized after the process, as in FIG. 24.
  • the crystallization region 52b of the recording layer 52 is shown in FIG.
  • the region 52c having a relatively high degree of crystallinity (crystallinity) and the region 52d having a low crystallinity (crystallinity) are illustrated separately.
  • the region in the vicinity of the interface between the recording layer 52 and the interface layer 51 in the recording layer 52 has a crystallinity. It has a low high resistance region 52a.
  • a voltage for initialization a voltage equal to or higher than the initialization voltage Vth
  • the high resistance region 52a is heated and crystallized (the degree of crystallinity is increased).
  • the recording layer 52 has a crystal portion in a region near the interface between the interface layer 51 and the recording layer 52 away from the upper part (upper part) of the plug 43. It remains in an amorphous state with a low degree of crystallinity (high resistance region 52a), but otherwise it becomes a crystallized region 52b.
  • the crystallinity is higher in the region having a relatively higher crystallinity (that is, the region 52c having a higher crystallinity) and the crystallinity is higher than that.
  • There is a relatively low region that is, a region 52d having low crystallinity. That is, by performing the initialization operation of the recording layer 52 as described above (by supplying a current to the recording layer 52 while heating the semiconductor substrate 11), the recording layer 52 is exposed from above (above) the plug 43.
  • the crystallinity (crystallinity) hardly changes at a distant position, the crystallinity (crystallinity) of the portion of the recording layer 52 located above (upper) the plug 43 is increased. This is because when the recording layer 52 is initialized, a current flows between the plug 43 and the upper electrode 53 and the initialization is performed. Therefore, crystallization is promoted by the current (Joule heat) above the plug 43. However, at the position where the upward force of the plug 43 is also away, the influence of the current (Joule heat) is small, and the crystallinity (crystallinity) is hardly changed. Therefore, as shown in FIG.
  • the portion of the recording layer 52 located above (upper part) of the plug 43 becomes a highly crystalline region 52c and is separated from the upper part (upper part) of the plug 43. This region becomes a region 52d having lower crystallinity.
  • the low crystallinity region 52d has a higher crystallinity (crystallinity) than the high resistance region 52a, and the high crystallinity region 52c has a higher crystallinity (crystallinity) than the low crystallinity region 52d.
  • the low crystallinity region 52d has a smaller (a little lower) crystallinity disorder (regular atomic arrangement disorder) than the high resistance region 52a, and the high crystallinity region 52c
  • the disorder of crystallinity (regular disorder of atomic arrangement) is smaller (less or lower) than the region 52d having low properties.
  • This low-crystallinity region 52d is the same as the crystallized region 52b before the initialization after the wafer process. In other words, the crystallinity (crystallinity) remains almost unchanged by the initialization operation. Of the crystallization region 52b before initialization, the portion located above the plug 43 becomes a highly crystalline region 52c with the crystallinity (crystallinity) increased by the initialization operation.
  • the high resistance region 52a is a region where the chalcogenide constituting the recording layer 52 is in an amorphous state where the crystallinity (crystallinity) is low, but the high resistance region 52a is Whether it is formed or not can be determined by electron diffraction.
  • the electron diffraction pattern has a higher crystallinity in the order of halo, ring, ring and spot mixture, and spot, so the degree of crystallization (crystallinity) can be determined by comparing the electron diffraction patterns obtained in each region. ) Can be distinguished. That is, the crystallinity indicates a high degree of regularity of the atomic arrangement.
  • FIG. 35 is an explanatory diagram showing an example of an electron beam diffraction photograph of the high resistance region 52a. As shown in FIG. 35, in the electron diffraction photograph of the high-resistance region 52a, a clear diffraction spot is not observed, and a ring-shaped halo pattern (a narrow diffraction pattern) with a blurred outline is observed.
  • the crystallization region 52b is a region having a higher degree of crystallinity (crystallinity) than the high-resistance region 52a (that is, a region having high regularity of atomic arrangement), and the crystallization region 52b is formed.
  • the power can be determined by electron diffraction.
  • FIG. 36 is an explanatory diagram showing an example of an electron diffraction photograph of the crystallization region 52b. As shown in FIG. 36, in the electron diffraction photograph of the crystallization region 52b, a clear diffraction spot is observed as compared with the high resistance region 52a.
  • the region 52c having high crystallinity is more diffracted than the region 52d having low crystallinity.
  • the spot becomes clearer, and if the diffraction spot is missing, a noro pattern is hardly generated.
  • the semiconductor device 1 of the present embodiment after initialization (before rewriting of the phase change memory) has the initialized recording layer 52
  • the high resistance region 52a first region
  • the high resistance region 52a near the interface between the interface layer 51 and the recording layer 52 and away from the upper part (upper part) of the plug 43 (lower electrode) has a high resistance.
  • the disorder of crystallinity occurs in the high resistance region 52a (first region), while the crystallinity is low, and the region 52d (second region). In addition, the crystallinity is high and larger than the region 52c (third region).
  • the disorder of crystallinity is high in crystallinity
  • the region 52c (third region) is low in crystallinity
  • FIG. 37 is a fragmentary cross-sectional view of the semiconductor device after the recording layer 52 is initialized after the same wafer process as in FIG. 24.
  • FIG. The shape (position, range, region) of the phase change region 55 which is a region where the phase changes between the crystalline state and the amorphous state during the rewriting operation described with reference to FIG. It is shown in
  • the semiconductor device in which the recording layer 52 has been initialized has a resistance value at a level that can be rewritten by a rewrite pulse during stable operation (lower than the resistance value at reset !, resistance value, preferably set). Since the resistance value of the resistive element 54 is reduced to the resistance value level of the state), the reset operation, set operation, and read operation by the voltage pulse (rewrite noise during stable operation) as shown in Fig. 6 above are performed. This makes it possible to stably rewrite and read the phase change memory.
  • the rewrite operation phase change between the crystalline state and the amorphous state of the phase change memory (recording layer 52) is performed in the recording layer 52. This occurs in the region near the plug 43 where Joule heat is likely to be generated. For this reason, in the recording layer 52, the region where the phase changes between the crystalline state and the amorphous state during the rewrite operation, that is, the shape of the phase change region 55, is schematically shown in FIG. It looks like a hemisphere at the top.
  • the phase change region 55 is in an amorphous state, and a hemispherical amorphous region (amorphous state phase change region 55) is formed in the vicinity of the plug 43 in the crystallization region 52b.
  • the phase change region 55 is in a crystalline state, and the entire crystallization region 52b including the phase change region 55 is in a crystalline state.
  • the plug 43 is located near the interface between the interface layer 51 and the recording layer 52.
  • the high-resistance region 52a remains at a position where the upward force of is separated. Therefore, the high resistance region 52a remains Since the generation of Joule heat that is difficult to generate Joule heat is limited to the vicinity of the plug 43 without the high resistance region 52a, the phase change region 55 is limitedly formed on the upper portion of the plug 43.
  • phase change between the crystalline state and the amorphous state during the rewriting operation is limited to the upper part of the plug 43, and no phase change occurs during the rewriting operation at a position where the upper force of the plug 43 is also away.
  • the phase change region 55 that changes phase between the crystalline state and the amorphous state during the rewrite operation can be substantially limited above the plug 43, so that the phase change memory can be rewritten (reset operation or set).
  • the current flowing through the resistance element 54 current flowing between the upper electrode film 53 and the plug 43
  • the phase change memory can be rewritten with low power (current). Therefore, the performance of the semiconductor device having the phase change memory can be improved.
  • the recording layer 52 is initialized by supplying a current to the recording layer 52 while heating the semiconductor substrate 11. Due to the thermal assistance, the planar dimensions of the portion of the high resistance region 52a that has been crystallized by initialization (area in a plane parallel to the main surface of the semiconductor substrate 11) before the initialization is the plane of the plug 43. It is considered to be slightly larger than the dimension (area in a plane parallel to the main surface of the semiconductor substrate 11). For this reason, the planar dimension (area in a plane parallel to the main surface of the semiconductor substrate 11) of the highly crystalline region 52c formed by initialization is equal to the planar dimension of the plug 43 (parallel to the main surface of the semiconductor substrate 11).
  • the semiconductor substrate 11 is crystallized only by the heat treatment! /, Rather than heating the semiconductor substrate 11 and between the plug 43 and the upper electrode film 53. Since the initialization is performed by both voltage application, the high-resistance layer (high-resistance region 52a) remains after the initialization at a position slightly away from the upper force of the plug 43, and the low-power rewriting is impaired. Not so good.
  • FIG. 38 is a cross-sectional view of the principal part of the semiconductor device after the initialization operation after the wafer process, as in FIG. 37. Unlike FIG. 37, FIG. The high resistance region 52 a is also crystallized, and the high resistance region 52 a does not remain in the vicinity of the interface between the interface layer 51 and the recording layer 52.
  • the high resistance region 52a does not remain in the vicinity of the interface between the interface layer 51 and the recording layer 52, and in the vicinity of the interface between the interface layer 51 and the recording layer 52 and above the plug 43, as compared with the case of FIG.
  • the plane dimension of the phase change region 55 (area in a plane parallel to the main surface of the semiconductor substrate 11) is large.
  • the current flowing through the resistance element 54 current flowing between the upper electrode film 53 and the plug 43
  • the phase change memory can be rewritten with lower power (current).
  • the recording layer 52 when the recording layer 52 is not initialized and the high crystallinity above the plug 43 and the region 52c is not formed, the high resistance region is formed on the plug 43. In addition to 52a, a region 52d having low crystallinity will remain on it. In this case, since the region where the crystallinity disorder is large undergoes a phase change due to the rewriting operation, even if the rewriting can be performed, it takes time to change the atomic arrangement in the crystallization direction during the rewriting operation. Even if it is changed, the disordered structure accumulates between the crystal grains and the resistance becomes low, or fine compositional modulation occurs in the amorphous state, which deteriorates the rewrite characteristics of the phase change memory. There is a possibility to make it.
  • the recording layer 52 formed by simply crystallizing the high resistance region 52a on the upper portion of the plug 43 is initialized as shown in FIG. Crystallinity is enhanced in the entire upper region, and a region 52c having high crystallinity is formed above the plug 43.
  • the phase change region 55 is formed in the highly crystalline region 52c.
  • the region 52c with high crystallinity has less defects in crystallinity (regular atomic arrangement) and chalcogenide composition modulation than the regions 52d and 52a with low crystallinity.
  • the recording layer 52 is initialized as described above after the wafer process and before the semiconductor substrate 11 is cut into individual semiconductor chips by dicing or the like. Is going to. In this case, the recording layer 52 is initialized by supplying a current to the recording layer 52 while heating the semiconductor substrate 11 in the wafer state.
  • the recording layer 52 can be initialized as described above after the wafer process and after the semiconductor substrate 11 is cut into individual semiconductor chips by dicing or the like. .
  • the recording layer 52 is initialized by supplying a current to the recording layer 52 while heating the semiconductor substrate 11 that has been cut and chipped (ie, the semiconductor device 1 itself).
  • the initialization of the recording layer 52 as described above is performed by cutting the semiconductor substrate 11 to each semiconductor chip, rather than performing the initialization after cutting the semiconductor substrate 11 into individual semiconductor chips. It is more preferable if it is performed before separation. As a result, it is possible to easily and accurately perform an initializing operation for supplying a current to the recording layer 52 while heating the phase change memories in a large number of semiconductor chip regions of the wafer. In addition, there is no need for a socket to insert a semiconductor chip, and it is only necessary to apply a voltage to each pad electrode of the wafer using a probe while heating the wafer, so that the device required for initialization can be simplified, The time required for initialization can also be shortened.
  • the recording layer 52 is initialized by passing a current through the recording layer 52 while heating the semiconductor substrate 11.
  • the high resistance layer (amorphous region 52a) of the recording layer 52 is removed, and the resistance value at a level that can be rewritten by a rewrite pulse during stable operation (lower than the resistance value at reset !, resistance value,
  • no voltage is applied to the resistance element 54 (no current is passed through the recording layer 52).
  • the resistance element 54 can be initialized only by heating the semiconductor substrate 11.
  • the semiconductor substrate 11 is usually heated at a temperature of 500 ° C. or higher for about 10 minutes after the completion of the wafer process. Since the resistance element 54 ⁇ does not pass current, Joule heat does not occur in the recording layer 52, but by heating the entire semiconductor substrate 11, the high resistance region 52 a of the recording layer 52 is crystallized and the entire recording layer 52.
  • the phase change memory can be stably rewritten by heating the semiconductor substrate 11 to initialize the recording layer 52.
  • the recording layer 52 is initialized only by heating the semiconductor substrate 11 without applying a voltage to the resistance element 54 (without applying a current to the recording layer 52), the interface is not changed after the initialization.
  • the high resistance region 52a does not exist in the vicinity of the interface between the layer 51 and the recording layer 52, resulting in a state as shown in FIG. In the initialization by the whole heating, the high resistance region 52a disappears and the entire recording layer 52 changes to the crystallization region 52b, so that the variation in the resistance value between the elements is smaller during the subsequent rewriting. There is an advantage that you can. However, since the recording layer 52 is maintained at a high temperature for a longer time than Joule heating by voltage application, the number of rewritable times decreases.
  • the present invention is suitable when applied to a method for manufacturing a semiconductor device including a phase change memory and the semiconductor device.

Abstract

　半導体基板上に形成された絶縁膜（４１）の開口部（４２）内に下部電極としてのプラグ（４３）が埋め込まれ、プラグ（４３）が埋め込まれた絶縁膜（４１）上にカルコゲナイドからなる記録層（５２）と上部電極膜（５３）が形成されて相変化メモリが形成される。ウエハ・プロセス終了直後には、絶縁膜（５１）と記録層（５２）の界面近傍に高抵抗の非晶質領域（５２ａ）が形成されているので、記録層（５２）を初期化して低抵抗化する。記録層（５２）を初期化する際には、半導体基板を加熱しながらプラグ（４３）と上部電極巻く（５３）の間に電圧を印加して記録層５２に電流を流す。これにより、非晶質領域（５２ａ）のうちのプラグ（４３）の上方に位置する部分を結晶化し、それによって、プラグ（４３）と上部電極膜（５３）の間の記録層５２を低抵抗化する。

Description

明 細 書
半導体装置の製造方法および半導体装置
技術分野
[0001] 本発明は、半導体装置の製造方法および半導体装置に関し、特に、相変化メモリ を含む半導体装置の製造方法および半導体装置に適用して有効な技術に関する。 背景技術
[0002] データ記憶を実行するための不揮発性半導体記憶装置においては、メモリセルで のデータの記憶形式は種々の形態がとられる。このうち、相変化膜を用いた不揮発 性メモリである相変ィ匕メモリがある。
[0003] 相変化メモリは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子 の結晶状態 (原子配列状態)が変化することにより記憶情報が書き込まれる不揮発性 メモリである。例えば、非晶質 (アモルファス)化する際にはジュール熱で 600°Cを越 える温度にして一旦記録層を融解させるために書き込み電流が大きくなりやすいが、 結晶状態に応じて抵抗値が 2桁から 3桁も変化する。このメモリは、抵抗値を信号とし て用いるため、読み出し信号が大きぐセンス動作が容易である。
[0004] 相変化メモリについては、例えば米国特許第 5, 883, 827号明細書 (特許文献 1) などに記載されている。
[0005] 上記米国特許第 5, 883, 827号明細書 (特許文献 1)の Fig. 12の相変化メモリの 構成によれば、当該相変化メモリは、メモリアレイとロウ (行)デコーダ XDEC、ビット（ 列）デコーダ YDEC、読み出し回路 RC、書き込み回路 WCで構成される。メモリァレ ィは、ワード線 WLp (p= l、 "'、11)とデータ線01^0：= 1、…、！!!）の各交点にメモリセ ル MCprが配置されてなる。各メモリセルは、直列接続された記憶素子 Rと選択トラン ジスタ QM力 ビット線 DLと接地電位との間に挿入された構成である。ワード線 WLが 選択トランジスタのゲートに、ビット選択線 YSr (r= l、 · ··、 m)が対応するビット選択ス イッチ QArにそれぞれ接続される。
[0006] このような構成により、ロウデコーダ XDECで選択されたワード線上の選択トランジ スタが導通し、さらにビットデコーダ YDECで選択されたビット選択線に対応するビッ ト選択スィッチが導通することにより、選択メモリセル内に電流経路が形成されて、共 通ビット線 iZoに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情 報によって差があるので、共通ビット線 iZoに出力される電圧は記憶情報によって 差が出る。この差を読み出し回路 RCで判別することにより、選択メモリセルの記憶情 報が読み出される。
[0007] 相変化メモリは、少なくともアンチモン（Sb)とゲルマニウム（Ge)とテルル (Te)を含 む Ge - Sb—Te系などのカルコゲナイド材料を記録層（相変化膜)の材料として用い ている。カルコゲナイド材料を用いた相変ィ匕メモリの特性についても、報告が行われ ている (例えば非特許文献 1参照)。
特許文献 1 :米国特許第 5, 883, 827号明細書
非特許文献 1 :「アイ'トリプル'ィー インターナショナル エレクトロン デバイス ミー ティング， テク-力ノレ ダイジェスト (IEEE International Electron Devices meeting, T ECHNICAL DIGEST)」， （米国）， 2001年， p. 803— 806
発明の開示
発明が解決しょうとする課題
[0008] 本発明者の検討によれば、次のことが分力つた。
[0009] 相変化メモリは、金属プラグ力もなる下部電極上にカルコゲナイドからなる記録層と 上部電極膜が下カゝら順に形成されている。しかしながら、下部電極上に直接的に力 ルコゲナイドの記録層を形成した場合、熱伝導性の高 、下部電極にカルコゲナイド の記録層が接触して ヽることから、カルコゲナイドの記録層で発生したジュール熱が 下部電極側に伝導して放熱され易くなる。このため、カルコゲナイドの相変化が起こり にくくなり、相変ィ匕メモリのプログラミング電流が大きくなつてしまう。また、下部電極と しての金属プラグを埋め込んだ層間絶縁膜上に直接的にカルコゲナイドの記録層を 形成した場合、カルコゲナイドは、酸ィ匕シリコン膜のような層間絶縁膜との接着性が 悪いため、カルコゲナイドの記録層が剥離しやすくなり、これは、プログラミング電流 またはプログラミング電圧の増大や、相変化メモリの書き換え可能回数の低下などを 生じさせる可能性がある。従って、下部電極上に直接的にカルコゲナイドの記録層を 形成した場合、相変化メモリを有する半導体装置の性能や信頼性が低下する可能性 がある。
[0010] そこで、金属プラグ力もなる下部電極上にカルコゲナイドからなる記録層を直接的 に形成せずに、下部電極とカルコゲナイドの記録層の間に薄い酸ィ匕タンタル膜を介 在させることを、本発明者は検討した。この場合、相変化メモリは、下部電極としての 金属プラグを埋め込んだ層間絶縁膜上に薄い酸ィ匕タンタル膜を形成し、その酸化タ ンタル膜上にカルコゲナイドの記録層と上部電極膜とが順に形成されて構成される。 酸ィ匕タンタルは、熱伝導率が下部電極を構成する金属プラグよりも小さい。このため 、カルコゲナイドの記録層から下部電極側への熱伝導 (熱拡散）が酸ィ匕タンタル膜に よって阻害され、カルコゲナイドの記録層で発生したジュール熱が下部電極側に伝 導されに《なる。従って、カルコゲナイドの相変化が起こりやすくなり、相変化メモリ のプログラミング電流を低減することができる。また、酸ィ匕タンタル膜は、カルコゲナイ ドとの接着性が良ぐまた酸ィ匕シリコン膜などの層間絶縁膜との接着性も良いため、 酸ィ匕タンタル膜を介在させたことで、カルコゲナイドの記録層の剥離を防止すること ができる。
[0011] しカゝしながら、カルコゲナイドの記録層と下部電極の間に酸ィ匕タンタル膜を介在さ せた場合、相変化メモリのプログラミング電流の低減効果とカルコゲナイドの記録層 の剥離防止効果を得ることはできる力 ウェハ処理工程 (ウェハ ·プロセス）終了後の 記憶素子 (記録層）の抵抗値 (初期抵抗)が、酸化タンタル膜を介在させな!/、場合より も数桁も高いことが、本発明者の検討により分力つた。
[0012] ウェハ処理工程直後の記憶素子の抵抗が高い状態のままでは、安定動作時の書 き換えパルスによるプログラミングは困難であり、記憶素子の安定した書き換えが行 えず、相変化メモリを有する半導体装置の性能が低下してしまう。このため、記憶素 子を書き換え可能なレベルの抵抗値まで低抵抗化させる動作 (初期化）が必要にな る。本発明者は、相変化メモリの適切な初期化操作を検討した。
[0013] 本発明者は、まず、安定動作時のプログラミング電圧よりも高 、電圧をビット線に加 えることによって初期化を行なうことを検討した。電圧印加による初期化は、下部電極 としての金属プラグ上に、原子配列が乱れたアモルファスに近 、状態で残って!/、る酸 化タンタルやカルコゲナイドを結晶化させる処理であると考えられる。しかし、この初 期化電圧が電源電圧よりも高い場合は、新たな給電方法が必要であり、半導体装置 の大型化や半導体装置の製造コストの増加を招いてしまう。また、初期化のために高 い電圧を加えることで、一時的に大きな電流が流れるため、その後の書き換え動作が 不安定であったり、場合によっては素子自体が破壊される可能性があり、これは、半 導体装置の製造歩留まりを低下させてしまう。
[0014] 従って、相変化メモリを有する半導体装置に悪影響を与えることなぐ相変化メモリ を適切に初期化することが望まれる。
[0015] 本発明の目的は、半導体装置の性能を向上させることができる技術を提供すること にある。
[0016] また、本発明の他の目的は、半導体装置の製造歩留まりを向上させることができる 技術を提供することにある。
[0017] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0018] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0019] 本発明は、半導体基板を加熱しながら相変化メモリの記録層に電流を流すことによ り、相変ィヒメモリの記録層の初期化を行うものである。
[0020] また、本発明は、半導体基板を加熱することにより相変化メモリの記録層の初期化 を行うものである。
[0021] また、本発明は、半導体基板上に形成された第 2絶縁膜の開口部内に埋め込まれ た下部電極と、前記下部電極が埋め込まれた第 2絶縁膜上に形成された界面層と、 前記界面層上に形成されたカルコゲナイド層からなる記録層とを有する半導体装置 であって、前記記録層は、前記界面層と前記記録層との界面近傍でかつ前記下部 電極の上方から離れた第 1領域と、前記第 1領域上の第 2領域と、前記下部電極の 上方の第 3領域とを有し、前記記録層の結晶性の乱れは、前記第 1領域が、前記第 2 領域および前記第 3領域よりも大き 、ものである。
発明の効果 [0022] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0023] 半導体装置の性能を向上させることができる。
[0024] また、半導体装置の製造歩留まりを向上させることができる。
[0025] より詳細には、初期化処理時に必要となる電圧を低下させることができ、高い初期 化電圧を印加する場合よりも素子破壊の恐れを少なくすることができる。また、初期化 後に形成される抵抗素子の結晶状態を、その後の書き換えに適した状態に変化させ ることができ、低電力で書き換え可能な半導体装置を提供できる。請求項 13の発明 によれば、動作電源電圧が 1. 5Vの場合においても、高い電圧を供給するための昇 圧回路などを必要としない半導体装置を提供することが出来る。
図面の簡単な説明
[0026] [図 1]本発明の一実施の形態の半導体装置の概略構成を示す平面図である。
[図 2]本発明の一実施の形態の半導体装置の相変化メモリ領域のメモリアレイの構造 の例を示す回路図である。
[図 3]図 2のアレイ構成に対応する平面レイアウトを示す平面図である。
[図 4]本発明の一実施の形態の半導体装置の要部断面図である。
[図 5]相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図であ る。
[図 6]相変化メモリの動作を説明するためのグラフである。
[図 7]相変化メモリの動作を説明するためのグラフである。
[図 8]カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示す説明図であ る。
[図 9]メモリアレイの読み出し動作タイミングを示す説明図である。
[図 10]メモリアレイの書き込み動作タイミングを示す説明図である。
[図 11]本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
[図 12]図 11に続く半導体装置の製造工程中における要部断面図である。
[図 13]図 12に続く半導体装置の製造工程中における要部断面図である。
[図 14]図 13に続く半導体装置の製造工程中における要部断面図である。 圆 15]図 14に続く半導体装置の製造工程中における要部断面図である。
圆 16]図 15に続く半導体装置の製造工程中における要部断面図である。
圆 17]図 16に続く半導体装置の製造工程中における要部断面図である。
圆 18]図 17に続く半導体装置の製造工程中における要部断面図である。
圆 19]図 18に続く半導体装置の製造工程中における要部断面図である。
圆 20]図 19に続く半導体装置の製造工程中における要部断面図である。
圆 21]図 20に続く半導体装置の製造工程中における要部断面図である。
[図 22]抵抗素子形成直後の抵抗素子近傍の要部断面図である。
[図 23]ウェハ'プロセス終了直後の抵抗素子近傍の要部断面図である。
[図 24]初期化動作終了直後の抵抗素子近傍の要部断面図である。
[図 25]ウエノ、'プロセス終了直後の抵抗素子の電流—電圧特性を示すグラフである。 圆 26]初期化電圧の酸ィ匕タンタル膜の膜厚に対する依存性を示すグラフである。
[図 27]ウエノ、'プロセス終了直後の抵抗素子の抵抗の温度依存性の一例を示すダラ フである。
[図 28]初期化電流の温度依存性の一例を示すグラフである。
[図 29]ウエノ、'プロセス終了直後の抵抗素子の電流 電圧特性を示すグラフである。
[図 30]初期化電圧の温度依存性を示すグラフである。
[図 31]抵抗素子の初期化のために印加する電圧パルスの電圧波形の例を示すダラ フである。
[図 32]抵抗素子の初期化のために印加する電圧パルスの電圧波形の他の例を示す グラフである。
[図 33]抵抗素子の初期化のために印加する電圧パルスの電圧波形の他の例を示す グラフである。
[図 34]初期化動作終了直後の抵抗素子近傍の要部断面図である。
圆 35]非晶質領域の電子線回折写真を示す説明図である。
圆 36]結晶化領域の電子線回折写真を示す説明図である。
[図 37]初期化動作後の抵抗素子近傍の要部断面図である。
[図 38]初期化動作後の抵抗素子近傍の要部断面図である。 発明を実施するための最良の形態
[0027] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の機能を有する部材には同一の符号を付し、 その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外 は同一または同様な部分の説明を原則として繰り返さない。
[0028] また、実施の形態で用いる図面においては、断面図であっても図面を見易くするた めにハッチングを省略する場合もある。また、平面図であっても図面を見易くするため にハッチングを付す場合もある。
[0029] 本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
[0030] 図 1は、本実施の形態の半導体装置 (不揮発性半導体記憶装置、半導体チップ） の概略構成を示す平面図（平面レイアウト図、チップレイアウト図）である。
[0031] 本実施の形態の半導体装置（半導体チップ） 1は、抵抗メモリ素子、ここでは相変化 型の不揮発性メモリ（不揮発性記憶素子)である相変化メモリ（相変化型不揮発性メ モリ、 PCM (Phase Change Memory)、 OUM (Ovonic Unified Memory))、を含む半 導体装置 (半導体記憶装置)である。
[0032] 図 1に示されるように、本実施の形態の半導体装置 1は、相変ィ匕メモリのメモリセル アレイが形成された相変化メモリ領域 2を有している。更に、半導体装置 1は、 DRA M (Dynamic RAM)または SRAM (Static RAM)等のような RAM (Random Access Me mory)回路が形成された RAM領域 3、 CPUまたは MPU等のような論理回路が形成 された CPU領域 4、アナログ回路が形成されたアナログ回路領域 5、入出力回路が 形成された IZO領域 6などを必要に応じて有している。
[0033] 相変化メモリ領域 2には、半導体装置 1の主回路の 1つとして、比較的大容量の情 報を記憶する不揮発性メモリが、抵抗メモリ素子、ここでは相変化型の不揮発性メモ リである相変ィ匕メモリによって形成されている。相変化メモリは、各メモリセルの記録層 (後述する記録層 52に対応)の原子配列が変化することによって記憶情報が記憶さ れる（書き込まれる）不揮発性メモリである。相変化メモリは、各メモリセルの記録層（ 後述する記録層 52に対応）において、結晶状態 (結晶相）とアモルファス状態 (ァモ ルファス相）との間の相変化のような原子配列変化を起こすことによって、その抵抗率 (抵抗値)を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応 じて変化するように構成される。相変化メモリにおいては、この記録層の原子配列状 態 (例えば記録層がアモルファス状態にあるかあるいは結晶状態にある力 )を記憶情 報とし、すなわち記録層が原子配列状態によって高抵抗状態にある力 HS抵抗状態に ある力 (抵抗値変ィ匕）を記憶情報とし、アクセス時にアクセス対象である選択メモリセ ルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。従って、相 変化メモリは、記録層（後述する記録層 52)において原子配列状態の変化 (例えば 結晶相と非晶質相との間の相変化)を起こすことによって抵抗値を変化させて、電気 抵抗値が高!、高抵抗状態と低!、低抵抗状態とを記憶させることができ、抵抗値変化 を記憶情報とする抵抗メモリ素子の一種とみなすことができる。
[0034] 次に、相変ィ匕メモリ領域 2のメモリアレイの構造の例を、図 2の回路図を参照して説 明する。
[0035] 図 2に示されるメモリアレイの構造は、 NOR型として知られるものであり、読出しが高 速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチッ プ、あるいはマイコンなどの論理 LSI混載用として用いられる。図 2では、図面が煩雑 になるのを防ぐため、 WL1ないし WL4のワード線 4本、 BL1ないし BL4のビット線 4 本の、アレイの一部を示すに留めている。 MC11ないし MC14は、 WL1に接続され た 4つのメモリセルを示す。同様に、 MC21ないし MC24、 MC31ないし MC34、 M C41ないし MC44は、それぞれ、 WL2から WL4に接続されたメモリセルを表す。 BL 1は、 MC11ないし MC41のメモリセルが接続されたビット線である。同様に、 MC12 ないし MC42、 MC13ないし MC43、 MC14ないし MC44のメモリセルは、それぞれ 、ビット線 BL2、 BL3および BL4に接続される。
[0036] 各メモリセルは、 1個の MISFET (後述する MISFETQM1, QM2の一方に対応） と、それに直列に接続されたメモリ材料または記憶素子 MR (後述する記録層 52また は記録層 52を含む抵抗素子 54に対応)からなる。それぞれのワード線 (WL1〜WL 4)は、各メモリセルを構成する MISFETのゲート電極に接続されている。それぞれ のビット線 (BL1〜BL4)は、各メモリセルを構成する記憶素子 (メモリ材料) MRに接 続されている。ワード線 WL1〜WL4を駆動するのは、それぞれ、ワードドライバー W D1〜WD4である。どのワードドライバー WD1〜WD4を選択するかは、ロウデコー ダ (Xアドレスデコーダ) XDECからの信号で決まる。
[0037] VPLは各ワードドライバーへの電源供給線で、電源電圧は Vddである。 VGLは各 ワードドライバーの電位引抜き線で、ここでは接地電位に固定されている。 QD1はビ ット線 BL1をプリチャージする選択トランジスタである。同様に、 QD2ないし QD4は、 それぞれ、 BL2ないし BL4をプリチャージする選択トランジスタである。各選択トラン ジスタ（QD1〜QD4)は、アドレス入力にしたがって、ビットデコーダ YDEC1または ビットデコーダ YDEC2を介して選択される。この例では、ビットデコーダ YDEC1とビ ットデコーダ YDEC2はビット線 2本おきに、選択するビット線を交互に受け持つ。読 み出しによる出力は、センスアンプ SAで検出される。
[0038] 図 3に、図 2のアレイ構成に対応する平面レイアウト（平面図）を示す。
[0039] 図 3で、 FLは活性領域、 Mlは第一の金属層（後述する配線 37に対応）、 M2は第 二の金属層（後述する配線 72に対応）、ゲート電極パターン FGはシリコン基板上に 形成されたトランジスタのゲート電極として用いられる層（後述するゲート電極 16a, 1 6b, 16cなどを構成する導体膜パターンに対応）、 FCTは、 FL上面と Ml下面とを結 ぶコンタクトホール (後述するコンタクトホール 32に対応）、 R (後述する抵抗素子 54 に対応）は記憶素子 (後述する記録層 52に対応）とその上部電極層（後述する上部 電極膜 53に対応）との積層膜、 SCTは Ml上面と Rの下面とを結ぶコンタクトホール（ 後述するスルーホール 42に対応）、 TCTは Ml上面と M2下面とを結ぶコンタクトホ ール（後述するスルーホール 65に対応）である。
[0040] Rは、同一ビット線に接続されるメモリセルの間で、 TCTを介して M2に引き上げら れる。この M2がそれぞれのビット線として用いられる。ワード線 WL1ないし WL4は F Gで形成してある。 FGには、ポリシリコンとシリサイド (シリコンと高融点金属との合金） との積層などを用いる。メモリセル MC11を構成する 1個の MISFET力 QM1である 。 MC21を構成する MISFETQM2は、 QM1とソース領域を共有している。図 3に示 されるように、他のセルを構成する MISFETも、これに倣う。ビット線 BL1ないし BL4 は、メモリアレイ外周に配置されたトランジスタ（MISFET) QD1な!、し QD4のソース 側に接続される。 QD1と QD2のドレイン領域、および QD3と QD4のドレイン領域は 共通である。これらのトランジスタは、各ビット線のプリチャージを行う機能を持つ。同 時に、 YDEC1あるいは YDEC2からの信号を受けて、指定のビット線を選択する働 きも持つ。図 3では nチャネル型である。各ブロックを構成する回路素子は、特に限定 されないが、典型的には CMIFET (Complementary MISFET:相補型 MISトランジス タ)等の半導体集積回路技術によって、単結晶シリコンのような 1個の半導体基板上 に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術 にハイブリッドして作成される。これらのパターンのパターユングには、周知の光リソグ ラフィとドライエッチングを用いることができる。これら製造工程については後でより詳 細に説明する。
[0041] 次に、本実施の形態の半導体装置の構造について、より詳細に説明する。
[0042] 図 4は、本実施の形態の半導体装置 1の要部断面図である。図 4においては、相変 ィ匕メモリ領域 10Aの断面 (要部断面）と周辺回路領域 (論理回路領域） 10Bの断面（ 要部断面）とが示されている。相変化メモリ領域 10Aは、半導体装置 1の相変化メモリ 領域 2の一部に対応する。周辺回路領域 10Bは、半導体装置 1の周辺回路領域の 一部（nチャネル型 MISFETおよび pチャネル型 MISFETが形成される領域）に対 応し、周辺回路を構成する MISFET (周辺回路領域 10Bに形成される MISFET)な どによって、 Xデコーダ回路、 Yデコーダ回路、センスアンプ回路、入出力回路 (IZO 領域 6の入出力回路）、論理回路 (CPU領域 4の論理回路)などが形成される。なお 、図 4においては、理解を簡単にするために、相変化メモリ領域 10Aの断面と周辺回 路領域 10Bとを隣接して示しているが、相変化メモリ領域 10Aの断面と周辺回路領 域 10Bとの位置関係は必要に応じて変更することができる。
[0043] 図 4に示されるように、例えば p型の単結晶シリコンなど力 なる半導体基板（半導 体ウエノ、） 11の主面に素子分離領域 12が形成されており、この素子分離領域 12で 分離された活性領域には p型ゥエル 13a, 13bおよび n型ゥエル 14が形成されている 。このうち、 p型ゥエル 13aは相変化メモリ領域 10Aに形成され、 p型ゥエル 13bおよ び n型ゥエル 14は周辺回路領域 10Bに形成されている。
[0044] 相変化メモリ領域 10Aの p型ゥエル 13a上には nチャネル型の MISFET(Metal Ins ulator Semiconductor Field Effect Transistor) QM1, QM2が形成されている。周辺 回路領域 10Bの p型ゥエル 13b上には nチャネル型の MISFET(Metal Insulator Se miconductor Field Effect Transistor) QNが形成され、周辺回路領域 10Bの n型ゥェ ル 14上には pチャネル型の MISFET(Metal Insulator Semiconductor Field Effect Tr ansistor) QPが形成されて ヽる。
[0045] 相変化メモリ領域 10Aの MISFETQM1, QM2は、相変化メモリ領域 10A(2)のメ モリセル選択用の MISFETである。 MISFETQM1, QM2は、 p型ゥエル 13aの上 部に互いに離間して形成されており、それぞれ、 p型ゥエル 13aの表面のゲート絶縁 膜 15aと、ゲート絶縁膜 15a上のゲート電極 16aとを有している。ゲート電極 16aの側 壁上には酸ィ匕シリコン、窒化シリコン膜あるいはそれらの積層膜など力もなるサイドウ オール（側壁スぺーサ） 18aが形成されている。 p型ゥエル 13a内には、 MISFETQ Mlのドレイン領域としての半導体領域（n型不純物拡散層） 20と MISFETQM2のド レイン領域としての半導体領域（n型不純物拡散層） 21と、 MISFETQM1, QM2の ソース領域としての半導体領域 (n型不純物拡散層） 22とが形成されている。各半導 体領域 20, 21, 22は、 LDD (Lightly Doped Drain)構造を有しており、 n_型半導体 領域 17aと、半導体領域 17aよりも不純物濃度が高い n+型半導体領域 19aとにより 形成されている。 n_型半導体領域 17aは、サイドウォール 18aの下の p型ゥエル 13a に形成され、 n+型半導体領域 19aは、ゲート電極 16aおよびサイドウォール 18aの外 側の P型ゥエル 13aに形成されており、 n+型半導体領域 19aは、 n_型半導体領域 17 aの分だけチャネル領域力 離間する位置の p型ゥエル 13aに形成されて 、る。半導 体領域 22は、同一の素子活性領域に形成された隣り合う MISFETQM1, QM2に 共有されて共通のソース領域となっている。なお、本実施の形態では、 MISFETQ Ml, QM2のソース領域を共通とした場合について説明する力 他の形態としてドレ イン領域を共通とすることもでき、この場合、半導体領域 22がドレイン領域となり、半 導体領域 20, 21がソース領域となる。
[0046] 周辺回路領域 10Bに形成された MISFETQNも MISFETQM1, QM2とほぼ同 様の構成を有している。すなわち、 MISFETQNは、 p型ゥエル 13bの表面のゲート 絶縁膜 15bと、ゲート絶縁膜 15b上のゲート電極 16bとを有しており、ゲート電極 16b の側壁上には酸ィ匕シリコンなど力もなるサイドウォール (側壁スぺーサ） 18bが形成さ れている。サイドウォール 18bの下の p型ゥエル 13b内には n_型半導体領域 17bが 形成され、 ι 型半導体領域 17bの外側には ι 型半導体領域 17bよりも不純物濃度 が高い n+型半導体領域 19bが形成されている。 n_型半導体領域 17bおよび n+型半 導体領域 19bにより、 MISFETQNの LDD構造を有するソース'ドレイン領域が形成 される。
[0047] 周辺回路領域 10Bに形成された MISFETQPは、 n型ゥエル 14の表面のゲート絶 縁膜 15cと、ゲート絶縁膜 15c上のゲート電極 16cとを有しており、ゲート電極 16cの 側壁上には酸ィ匕シリコンなど力もなるサイドウォール (側壁スぺーサ） 18cが形成され ている。サイドウォール 18cの下の n型ゥエル 14内には p—型半導体領域 17cが形成 され、 p—型半導体領域 17cの外側には p—型半導体領域 17cよりも不純物濃度が高 い P+型半導体領域 19cが形成されている。 p—型半導体領域 17cおよび p+型半導体 領域 19cにより、 MISFETQPの LDD構造を有するソース'ドレイン領域が形成され る。
[0048] ゲート電極 16a, 16b, 16c、 n+型半導体領域 19a, 19bおよび p+型半導体領域 1 9cの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド (CoSi )層）25
2 が形成されている。これにより、 n+型半導体領域 19a, 19bおよび p+型半導体領域 1 9cなどの拡散抵抗と、コンタクト抵抗とを低抵抗ィ匕することができる。
[0049] 半導体基板 11上には、ゲート電極 16a, 16b、 16cを覆うように絶縁膜 (層間絶縁 膜) 31が形成されている。絶縁膜 31は、例えば酸ィ匕シリコン膜など力 なり、絶縁膜 3 1の上面は、相変ィ匕メモリ領域 10Aと周辺回路領域 10Bとでその高さがほぼ一致す るように、平坦に形成されている。
[0050] 絶縁膜 31にはコンタクトホール（開口部、接続孔） 32が形成されており、コンタクトホ ール 32内にはプラグ（コンタクト電極） 33が形成されている。プラグ 33は、コンタクトホ ール 32の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの 積層膜など力 なる導電性バリア膜 33aと、導電性バリア膜 33a上にコンタクトホール 32内を埋め込むように形成されたタングステン (W)膜 (主導体膜) 33bとからなる。コ ンタクトホール 32およびプラグ 33は、 n+型半導体領域 19a, 19bおよび p+型半導体 領域 19c上やゲート電極 16a, 16b, 16c上に形成されている。 [0051] プラグ 33が埋め込まれた絶縁膜 31上には、例えば酸ィ匕シリコン膜など力もなる絶 縁膜 34が形成されており、絶縁膜 34に形成された配線溝（開口部）内に第 1層配線 としての配線 (第 1配線層） 37が形成されている。配線 37は、配線溝の底部および側 壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電 性バリア膜 36aと、導電性バリア膜 36a上に配線溝内を埋め込むように形成されたタ ングステン膜などカゝらなる主導体膜 36bとにより形成されている。配線 37は、プラグ 3 3を介して、 n+型半導体領域 19a, 19b、 p+型半導体領域 19cまたはゲート電極 16a , 16b, 16cなどと電気的に接続されている。相変化メモリ領域 10Aにおいて、 MISF ETQM1, QM2のソース用の半導体領域 22 (n+型半導体領域 19a)にプラグ 33を 介して接続された配線 37により、ソース配線 37bが形成されている。
[0052] 配線 37が埋め込まれた絶縁膜 34上には、例えば酸ィ匕シリコン膜など力もなる絶縁 膜 (層間絶縁膜) 41が形成されている。相変化メモリ領域 10Aにおいて、絶縁膜 41 にスルーホール（開口部、孔、接続孔) 42が形成されており、スルーホール 42内には プラグ（コンタクト電極、下部電極) 43が形成されている。プラグ 43は、スルーホール 42の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層 膜など力 なる導電性バリア膜 43aと、導電性バリア膜 43a上にスルーホール 42内を 埋め込むように形成されたタングステン (W)膜 (主導体膜) 43bとカゝらなる。従って、 プラグ 43は、層間絶縁膜である絶縁膜 41の開口部 (スルーホール 42)内に形成され た（埋め込まれた)導電体部である。スルーホール 42およびプラグ 43は、配線 37のう ち、相変化メモリ領域 10Aの MISFETQM1, QM2のドレイン用の半導体領域 20, 21 (n+型半導体領域 19a)にプラグ 33を介して接続された配線 37a上に形成され、 この配線 37aと電気的に接続されている。
[0053] 相変ィ匕メモリ領域 10Aにおいて、プラグ 43が埋め込まれた絶縁膜 41上に、薄い界 面層 51と、界面層 51上の記録層（記憶層、記録材料膜、相変化膜、相変化記録材 料膜) 52と、記録層 52上の上部電極膜 (上部電極、金属膜) 53とからなる抵抗素子（ 可変抵抗素子） 54が形成されている。すなわち、抵抗素子 54は、界面層 51、記録層 52および上部電極膜 53からなる積層パターンにより形成されている。なお、抵抗素 子 54とそれに接続するプラグ 43とを合わせたものを抵抗素子 (可変抵抗素子）とみ なすこともでき、また、抵抗素子 54とそれに接続するプラグ 43とを合わせたものがメ モリ素子として機能するので、抵抗素子 54 (界面層 51、記録層 52および上部電極膜 53)とそれに接続するプラグ 43とを合わせたものを抵抗メモリ素子とみなすこともでき る。
[0054] 界面層 51は、プラグ 43が埋め込まれた絶縁膜 41と記録層 52との間に介在して両 者の密着性 (接着性)を向上させ、記録層 52が剥がれるのを防止するように機能する ことができる。すなわち、界面層 51は、はがれ (剥がれ)防止膜または相変化材料は がれ防止膜として機能することができる。また、界面層 51は、記録層 52の熱がプラグ 43側に逃げる（伝導する）のを防止するように機能することができ、それによつて、相 変化メモリの熱効率が向上し、相変化メモリの低電流書き換えが可能になる。また、 界面層 51は、記録層 52を加熱する発熱用の抵抗層として機能することもできる。界 面層 51は、金属酸化物（特に遷移金属の酸化物）または金属窒化物（特に遷移金属 の窒化物）であることが好ましぐ酸ィ匕タンタルまたは酸ィ匕クロム力も構成されていれ ば、より好ましぐ酸ィ匕タンタル (例えば Ta Oまたは Ta Oに近い組成の材料)であ
2 5 2 5
れば更に好ましぐこれにより、界面層 51の上記機能を的確に発揮させることができ る。また、界面層 51の膜厚は、例えば 0. 5〜5nm程度とすることができる。
[0055] 記録層 52は、原子配列の変化を起こすことによって情報を記憶する記録層（記憶 層）であり、例えば結晶相と非晶質相との間の相変化のような原子配列変化によって 、その抵抗値 (抵抗率)を変化させ、電気抵抗値が高い高抵抗状態と低い低抵抗状 態とを記憶する記録層（記憶層）である。すなわち、記録層 52は、抵抗メモリ素子 (こ こでは相変化メモリ）の情報の記録層（記憶層、記憶素子)であり、記憶素子として機 能することができる。このため、記録層 52は、相変化材料湘変化物質)からなる相変 化膜であり、結晶状態とアモルファス状態 (非晶質状態、非結晶状態)との 2状態間の 遷移 (相変化)が可能な材料膜 (半導体膜)である。
[0056] 記録層 52は、カルコゲン元素（S, Se, Te)を含む材料（半導体）、すなわちカルコ ゲナイド (カルコゲナイド半導体、カルコゲナイド材料）により形成されている。なお、 カルコゲナイドとは、硫黄（S)、セレン（Se)、テルル (Te)のうちの少なくとも 1元素を 含む材料をいう。記録層 52の膜厚は、例えば 10〜200nm程度とすることができる。 [0057] また、少なくともゲルマニウム（Ge)とアンチモン（Sb)とテルル (Te)を含む Ge - Sb —Te系のカルコゲナイド材料を記録層 52の材料として用いれば、相変化メモリの記 録層としての機能を向上できるので、より好ましぐこの場合、記録層 52は、少なくとも ゲルマニウム（Ge)とアンチモン（Sb)とテルル (Te)とを構成元素として含んで！/、る。 また、記録層 52を構成するカルコゲナイドに更にインジウム (In)を導入し、インジウム (In)を導入した Ge - Sb— Te系のカルコゲナイド材料を記録層 52の材料として用 ヽ れば更に好ましぐインジウムを導入したことにより、界面層 51と記録層 52の仕事関 数の差が大きくなつて界面層 51と記録層 52の接合界面近傍での記録層 52のバンド 湾曲が増大する分だけ、プログラミング電圧を低減することができる。この場合は、記 録層 52は、ゲルマニウム（Ge)とアンチモン（Sb)とテルル (Te)とインジウム（In)とを 構成元素として含んでいる。
[0058] 図 5は、記録層 52の状態 (相状態）と記録層 52の抵抗 (抵抗率）との相関を示す説 明図（表)である。図 5にも示されるように、記録層 52は、アモルファス状態と結晶状態 とで抵抗率が異なり、アモルファス状態では高抵抗 (高抵抗率)となり、結晶状態では 低抵抗 (低抵抗率）となる。例えば、アモルファス状態での記録層 52の抵抗率は、結 晶状態での記録層 52の抵抗率よりも、 10〜： LOOOO倍程度大きくなる。このため、記 録層 52は、結晶状態とアモルファス状態との 2状態間の遷移湘変化）が可能で、こ の 2状態間の遷移により抵抗値が変化する抵抗素子 (可変抵抗素子)として機能する ことができる。記録層 52は、後述するように、加熱処理 (ジュール熱による加熱処理） により結晶状態とアモルファス状態との 2状態間を遷移湘変化)させることが可能で ある。従って、記録層 52は、加熱処理により抵抗値が変化する相変化材料力 なり、 加熱処理により抵抗値が変化する抵抗素子として機能することができる。
[0059] 上部電極膜 53は、相変化メモリの上部電極として機能し、金属膜のような導電体膜 からなり、例えばタングステン (W)膜またはタングステン合金膜などにより形成するこ とができ、その膜厚は、例えば 10〜200nm程度とすることができる。上部電極膜 53 は、後述するプラグ 64と抵抗素子 54とのコンタクト抵抗の低減や、スルーホール 63 形成後に導電性バリア膜 67aを形成する際に、記録層 52が昇華するのを防止するよ うに機能することができる。このため、上部電極膜 53を形成することが好ましいが、上 部電極膜 53の形成を省略して後述するプラグ 64を記録層 52の上面に接続した場 合は、プラグ 64が相変ィ匕メモリの上部電極として機能することになる。
[0060] プラグ 43は、相変ィ匕メモリの下部電極として機能し、抵抗素子 54の下部（界面層 5 1の下面）は、プラグ 43と接触して電気的に接続されている。従って、抵抗素子 54の 下部（界面層 51の下面）は、プラグ 43、配線 37aおよびプラグ 33を介して、相変化メ モリ領域 10Aの MISFETQM1, QM2のドレイン領域 20, 21 (n+型半導体領域 19 a)に電気的に接続されている。
[0061] 図 4に示されるように、絶縁膜 41上に、抵抗素子 54を覆うように、絶縁膜 61と、絶 縁膜 61上の絶縁膜 (層間絶縁膜) 62とが形成されている。すなわち、上部電極膜 53 の上面上および抵抗素子 54 (記録層 52)の側壁上を含む絶縁膜 41上に絶縁膜 61 が形成され、その絶縁膜 61上に層間絶縁膜として絶縁膜 62が形成されている。絶 縁膜 61の膜厚は、絶縁膜 62の膜厚 (例えば数百 nm)よりも薄ぐ例えば 5〜20nm 程度とすることができる。絶縁膜 61は、例えば窒化シリコン膜からなり、絶縁膜 62は、 例えば酸ィ匕シリコン膜からなる。絶縁膜 62の上面は、相変化メモリ領域 10Aと周辺回 路領域 10Bとでその高さがほぼ一致するように、平坦に形成されている。
[0062] 相変ィ匕メモリ領域 10Aにおいて、絶縁膜 61, 62にスルーホール（開口部、接続孔） 63が形成され、スルーホール 63の底部で抵抗素子 54の上部電極膜 53の少なくとも 一部が露出されている。スルーホール 63内にはプラグ（コンタクト電極） 64が形成さ れている。プラグ 64は、スルーホール 63の底部および側壁上に形成されたチタン膜 、窒化チタン膜あるいはそれらの積層膜などカゝらなる導電性バリア膜 67aと、導電性 ノ リア膜 67a上にスルーホール 63内を埋め込むように形成されたタングステン (W) 膜 (主導体膜) 67bとからなる。タングステン膜 67bの代わりにアルミニウム膜などを用 いることもできる。スノレーホ一ノレ 63およびプラグ 64は、抵抗素子 54の上部に形成さ れており、プラグ 64は抵抗素子 54の上部電極膜 53と電気的に接続されている。従 つて、プラグ 64は、層間絶縁膜である絶縁膜 62の開口部 (スルーホール 63)内に形 成され (埋め込まれ)、上部電極膜 53と電気的に接続された導電体部である。
[0063] 周辺回路領域 10Bにおいて、絶縁膜 41, 61, 62にスルーホール（開口部、接続孔 ) 65が形成され、スルーホール 65の底部で配線 37の上面が露出されている。スルー ホール 65内にはプラグ（コンタクト電極） 66が形成されている。プラグ 66は、スルーホ ール 65の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの 積層膜など力もなる導電性バリア膜 67aと、導電性バリア膜 67a上にスルーホール 65 内を埋め込むように形成されたタングステン膜 (主導体膜) 67bとからなる。スルーホ ール 65およびプラグ 66は、配線 37と電気的に接続されている。
[0064] プラグ 64, 66が埋め込まれた絶縁膜 62上には、第 2層配線としての配線 (第 2配線 層） 72が形成されている。配線 72は、例えば、チタン膜、窒化チタン膜あるいはそれ らの積層膜など力 なる導電性バリア膜 71aと、導電性バリア膜 7 la上のアルミニウム (A1)膜またはアルミニウム合金膜 (主導体膜) 71bとからなる。アルミニウム合金膜 71 b上に導電性バリア膜 71aと同様の導電性バリア膜を更に形成して配線 72を構成す ることちでさる。
[0065] 相変化メモリ領域 10Aにおいて、配線 72のうちの配線（ビット線） 72aは、プラグ 64 を介して抵抗素子 54の上部電極膜 53に電気的に接続されている。従って、相変化 メモリ領域 10Aのビット線を構成する配線 72aは、プラグ 64、抵抗素子 54、プラグ 43 、配線 37aおよびプラグ 33を介して、相変化メモリ領域 10Aの MISFETQMl, QM 2のドレイン領域 20, 21 (n+型半導体領域 19a)に電気的に接続されている。
[0066] 周辺回路領域 10Bにおいて、配線 72は、プラグ 66を介して配線 37と電気的に接 続され、更にプラグ 33を介して MISFETQNの n+型半導体領域 19bや MISFETQ Pの P+型半導体領域 19cと電気的と接続されている。
[0067] 絶縁膜 62上に、配線 72を覆うように、層間絶縁膜としての絶縁膜 (図示せず)が形 成され、更に上層の配線層（第 3層配線以降の配線)などが形成される力 ここでは 図示およびその説明は省略する。
[0068] このように、半導体基板 11に、相変ィ匕メモリ領域 10Aの相変ィ匕メモリ（相変化型の 不揮発性メモリ）と周辺回路領域 10Bの MISFETとを含む半導体集積回路が形成さ れて、本実施の形態の半導体装置が構成されている。
[0069] 上記のように、記録層 52 (または記録層 52を含む抵抗素子 54)と、記録層 52 (抵 抗素子 54)に接続されたメモリセルトランジスタ (メモリセル選択用トランジスタ）として の MISFETQMl, QM2とにより、相変化メモリのメモリセルが構成されている。 MIS FETQM1, QM2のゲート電極 16aは、ワード線（上記ワード線 WL1〜WL4に対応 )に電気的に接続されている。抵抗素子 54の上面側（上部電極膜 53)は、プラグ 64 を介して上記配線 72aからなるビット線 (上記ビット線 BL1〜BL4に対応）に電気的に 接続されている。抵抗素子 54の下面側（記録層 52の下面側、すなわち界面層 51) は、プラグ 43、配線 37aおよびプラグ 33を介して、 MISFETQM1, QM2のドレイン 用の半導体領域 20, 21に電気的に接続されている。 MISFETQM1, QM2のソー ス用の半導体領域 22は、プラグ 33を介して、ソース配線 37b (ソース線）に電気的に 接続されている。
[0070] なお、本実施の形態では、相変ィ匕メモリのメモリセルトランジスタ (メモリセル選択用 トランジスタ）として nチャネル型の MISFETQM1, QM2を用いた場合について示し ているが、他の形態として、 nチャネル型の MISFETQM1, QM2の代わりに、他の 電界効果型トランジスタ、例えば pチャネル型の MISFETなどを用いることもできる。 ただし、相変ィ匕メモリのメモリセルトランジスタとしては、高集積ィ匕の観点から MISFE Tを用いることが好ましぐ pチャネル型の MISFETに比べ、オン状態でのチャネル抵 抗の小さい nチャネル型の MISFETQM1, QM2がより好適である。
[0071] また、本実施の形態では、抵抗素子 54を、プラグ 43、配線 37 (37a)およびプラグ 3 3を介してメモリ領域 10Aの MISFETQM1, QM2のドレイン（半導体領域 10, 11) に電気的に接続している力 他の形態として、抵抗素子 54を、プラグ 43、配線 37 (3 7a)およびプラグ 33を介してメモリ領域 10Aの MISFETQM1, QM2のソースに電 気的に接続することもできる。すなわち、抵抗素子 54を、プラグ 43、配線 37 (37a)お よびプラグ 33を介してメモリ領域 10Aの MISFETQM1, QM2のソースまたはドレイ ンの一方に電気的に接続すればよい。ただし、メモリ領域 10Aの MISFETQM1, Q M2のソースよりもドレインをプラグ 33、配線 37 (37a)およびプラグ 43を介して抵抗 素子 54に電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好 ましい。
[0072] 次に、相変化メモリ（相変化メモリ領域 2, 10Aに形成された相変化メモリ）の動作に ついて説明する。
[0073] 図 6および図 7は、相変ィ匕メモリの動作を説明するためのグラフである。図 6のグラフ の縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの 電圧 (任意単位： arbitrary unit)に対応し、横軸は時間（任意単位： arbitrary unit)に 対応する。図 7のグラフの縦軸は、相変ィ匕メモリにリセットパルス、セットパルスまたはリ ードパルスを印加したときの記録層 52の温度（任意単位： arbitrary unit)に対応し、 横軸は時間 (任意単位: arbitrary unit)に対応する。
[0074] 記憶素子 (相変化メモリのメモリセル）に記憶情報' 0'を書き込む場合、すなわち相 変ィ匕メモリのリセット動作 (記録層 52のアモルファス化）時には、図 6に示されるような リセットパルスをビット線 (配線 72a)およびプラグ 64を介して抵抗素子 54 (記録層 52 )に印加する。 MISFETQM1, QM2のソース（半導体領域 22)には、ソース配線 37 bおよびプラグ 33を介して固定電位 (例えば OV)を供給し、選択された MISFETの ゲート電極 16aには、ワード線を介して所定の電圧を印加する。このリセットパルスは 、記録層 52を、その融点 T以上に熱して力もアモルファス化温度 T以下まで急冷す
m a
るような電圧パルスであり、比較的高い電圧 (例えば 1. 5V程度）を比較的短い時間 印加する。リセットパルス印加時は、比較的大きな電流が流れ、図 7に示されるように 、記録層 52の温度が記録層 52の融点 T以上に上昇して記録層 52が溶融し、リセッ トパルスの印加が終了すると、記録層 52はアモルファス化温度 T以下にまで急冷し
a
、記録層 52はアモルファス状態となる（リセット状態)。リセットパルスの印加時間を短 くして、与える全エネルギーを小さくし、冷却時間 tを短ぐ例えば約 Insに設定する ことにより、記録層 52は高抵抗のアモルファス状態となる。このように、リセット動作は 、プラグ 43 (下部電極）と抵抗素子 54とからなる抵抗メモリ素子 (相変化メモリ素子）の 書き換えのためにプラグ 43と上部電極膜 53との間を高抵抗ィ匕させる動作である。
[0075] 逆に、記憶情報' 1 'を書き込む場合、すなわち相変化メモリのセット動作 (記録層 5 2の結晶化）時には、図 6に示されるようなセットパルスを、ビット線 (配線 72a)および プラグ 64を介して抵抗素子 54 (記録層 52)に印加する。 MISFETQM1, QM2のソ ース（半導体領域 22)には、ソース配線 37bおよびプラグ 33を介して固定電位 (例え ば OV)を供給し、選択された MISFETのゲート電極 16aには、ワード線を介して所定 の電圧を印加する。このセットパルスは、記録層 52をガラス転移点と同じかそれよりも 高い結晶化温度 Tより高い温度領域に保つような電圧パルスであり、リセットパルス よりも低い電圧 (例えば 0. 8V程度)をリセットパルスよりも長い時間（結晶化時間以上 )印加するセットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図 7に示されるように、記録層 52の温度が記録層 52の結晶化温度 T以上の温度に上
C
昇して記録層 52が結晶化し、セットパルスの印加が終了すると、記録層 52は冷却し 、結晶状態（多結晶状態）となる（セット状態)。結晶化に要する時間 tは記録層 52を
2
構成するカルコゲナイド材料の組成によって異なる力 例えば、約 50nsである。図 7 に示した記録層 52 (抵抗素子 54)の温度は、記録層 52自身が発するジュール熱や 周囲への熱拡散などに依存する。このように、セット動作は、プラグ 43 (下部電極）と 抵抗素子 54とからなる抵抗メモリ素子 (相変化メモリ素子）の書き換えのためにプラグ 43と上部電極膜 53との間を低抵抗化させる動作である。
[0076] 相変ィ匕メモリのリード動作時には、図 6に示されるようなリードパルスを、ビット線 (配 線 72a)およびプラグ 64を介して抵抗素子 54 (記録層 52)に印加する。 MISFETQ Ml, QM2のソース（半導体領域 22)には、ソース配線 37bおよびプラグ 33を介して 固定電位 (例えば OV)を供給し、選択された MISFETのゲート電極 16aには、ワード 線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧 (例えば 0. 3V程度）をセットパルスよりも短い時間印加する。リードパルスの電圧は 比較的低ぐリードパルスを印加しても、図 7に示されるように、記録層 52の温度が記 録層 52の結晶化温度 T以上に上昇することはないので、記録層 52の相状態は変化 しない。記録層 52が結晶状態のときは、記録層 52 (抵抗素子 54)は相対的に低抵 抗であり、記録層 52がアモルファス状態のときは、記録層 52 (抵抗素子 54)は相対 的に高抵抗である。このため、リードパルスを印加したときにその記録層 52 (抵抗素 子 54)が接続された MISFET (QM1または QM2)に流れる電流は、記録層 52が結 晶状態の場合は相対的に大きぐ記録層 52がアモルファス状態の場合は、相対的に 小さくなる。従って、流れる電流の大小により、データ (プラグ 43と上部電極膜 53との 間の記録層 52が結晶状態 (低抵抗状態)とアモルファス状態 (高抵抗状態)のどちら である力 を判別することができる。
[0077] このように、リセット動作およびセット動作により記録層 52がアモルファス状態である 力あるいは結晶状態であるかを移行させることにより、相変化メモリにデータを記録（ 記憶、格納、書き込み)することができ、記録層 52がアモルファス状態であるかあるい は結晶状態であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（ 記憶情報）をリード動作により読み出すことができる。従って、上記記録層 52は、相変 ィ匕メモリの情報の記録層である。
[0078] 図 8は、カルコゲナイド材料を用いた記憶素子 (記録層 52)の動作原理を模式的に 示す説明図（グラフ）であり、記憶素子の I—V特性が示されている。図 8のグラフの横 軸は記憶素子 (記録層 52)への印加電圧に対応し、縦軸は記憶素子 (記録層 52)を 流れる電流に対応する。図 8では、 I 力 I の範囲内のセット電流を印加する場合
Wl WO
に記憶情報 ' 1 'が書き込まれ、 I 以上のリセット電流を印加する場合に記憶情報' 0
WO
，が書き込まれることを示している。図 8の I—V特性に示されるように、書き込み情報 に応じた値の電流パルスを記憶素子 (記録層 52)に印加することにより、記憶素子の 結晶状態が制御される。ただし、どちらの状態を' 0'、どちらの状態を' 1 'としても良 い。以下では、図 8に従い、四通りの書き込み動作をより詳細に説明する。
[0079] 図 8からも分力るように、第一に、初期状態 1の記憶素子 (記録層 52)に' 1 '書き込 みを行う場合、セット電流 (セットパルス）が印加されると、セット（結晶）状態の低抵抗 曲線を迪つて初期状態とセット領域との間を往復するので、状態が保持される。第二 に、初期状態' 1 'の記憶素子 (記録層 52)に' 0'書き込みを行う場合、リセット電流 (リ セットパルス）が印加されると、セット状態の低抵抗曲線を迪つてリセット電流に達する 。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。さら に、融解が進むと高抵抗状態になる。液相の記憶素子を急冷すると、アモルファス状 態に相変化するので、液相時の抵抗よりも若干低いリセット (非晶質)状態の高抵抗 曲線を迪つて初期状態に戻る。図 8で点線で示した部分は、リセットパルスは既に切 れて 、るが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化する はず、という仮想的な線である。第三に、初期状態' 0'の記憶素子 (記録層 52)に' 1 '書き込みを行う場合、セット電流 (セットパルス)を印加すると、記憶素子の端子電圧 力 Sしきい電圧 Vを超えた時に、低抵抗状態にスィッチする。スイッチング後は、ジユー
0
ル熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広 力 Sつて相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を迪つて初期 状態に戻る。途中から電圧 電流曲線の傾斜がゆるやかになるのは、低抵抗状態へ スイッチングしていた領域がスィッチ OFFとなり、結晶化による抵抗低下のみが残留 するためである。第四に、初期状態' 0'の記憶素子 (記録層 52)に' 0'書き込みを行 う場合、前述したスイッチング後にほとんど結晶化する時間はなぐスイッチングしたこ とによる低抵抗曲線を迪つてリセット領域に達し、融解、急冷、固化して初期状態に 戻る。
[0080] 次に、図 9および上記図 2を参照して、図 2に示したアレイ構成を用いたメモリセル の読み出し動作について説明する。ここで、図 9は、メモリセル MC11を選択する場 合の動作波形 (電圧印加波形)の一例を示して 、る。
[0081] まず、待機状態にお!ヽて、プリチャージィネーブル信号 PCが電源電圧 Vdd (例え ば 1. 5V)に保持されているので、 n型チャネル型 MISトランジスタ（MISFET) QCl ないし QC4によりビット線 BL1がプリチャージ電圧 VDLに維持される。ここでプリチヤ ージ電圧 VDLは、 Vddよりもトランジスタのしきい電圧だけ降下した値で、例えば 1. 0Vである。また、共通ビット線 IZOも、プリチャージ電圧 VDLにプリチャージされて いる。
[0082] 読み出し動作が始まると、電源電圧 Vddとなっているプリチャージィネーブル信号 Ρ Cが接地電位 GNDに駆動され、接地電位 GND (VSSに対応）となっているビット選 択線 YS1が昇圧電位 VDH (例えば 1. 5V以上）に駆動されることにより、トランジスタ (MISFET) QDlが導通する。この時、ビット線 BL1はプリチャージ電圧 VDLに保持 される力 ソース線 CSLはソース電圧 VSL (例えば 0V)に駆動される。このソース電 圧 VSLとプリチャージ電圧 VDLは、プリチャージ電圧 VDLがソース電圧 VSLよりも 高ぐその差は、記憶素子 (抵抗) MRの端子電圧が図 8に示したような読み出し電圧 領域の範囲内に収まるような関係に設定されている。
[0083] 次に、接地電位 GNDとなっているワード線 WL1が昇圧電位 VDHに駆動されると、 ワード線 WL1上の全てのメモリセルにおけるトランジスタ（MISFET) QMp (p = l、 2 、 · ··、 m)が導通する。この時、記憶素子 MRに電位差が生じたメモリセル MC11内に 電流経路が発生し、ビット線 BL1が、記憶素子 MRの抵抗値に応じた速さでソース電 圧 VSLに向力つて放電される。図 9では、記憶情報' 1 'を保持している場合の方が、 記憶情報' 0，の場合よりも抵抗値が小さいものとしているので、放電が速い。したがつ て、記憶情報に応じた信号電圧が発生される。非選択メモリセル MC12〜MClmで は記憶素子 MRの電位差が 0なので、非選択ビット線 BL2な!、し BL4はプリチャージ 電圧 VDLに保持される。すなわち、ワード線 WL1とビット線 BL1により選択されたメ モリセル MC11のみ力 ビット線 BL1を通じて読み出し電流を流す。
[0084] なお、待機状態にお!、て、メモリアレイのビット線やソース線をフローティングとする と、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定である ビット線の容量が共通ビット線力 充電されてしまう。このため、図 9ではワード線 WL 1に応じてビット選択線 YS 1も立ち下げ、さらに接地電位 GNDとなつているプリチヤ ージィネーブル信号 PCを電源電圧 Vddに駆動することにより、ビット線およびソース 線をプリチャージ電位 VDLに駆動して待機状態としている。また、昇圧電位 VDHは 、電源電圧 Vddと nチャネル型 MISトランジスタのしきい電圧 VTNを用いて、 VDH> Vdd+ VTNの関係を満たすように設定されている。例えば相変化メモリの書き込み 動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このた め、本実施の形態では、ワード線とビット選択線を昇圧電位 VDHに駆動して nチヤネ ル型 MISトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことがで きる。また、プリチャージ電圧 VDLをソース電圧 VSLより高く設定することにより、選 択ソース線を選択メモリセル中のトランジスタ（MISFET) QMmのソースとし、記憶素 子 MRの抵抗によらず、トランジスタのゲート一ソース間電圧を確保できる。なお、逆 の電位関係であっても、その差が、図 8に示したような読み出し電圧領域の範囲内に 収まるように設定されているならば、同様の選択動作が可能である。
[0085] なお、図 9は、ソース線 CSLを駆動してからワード線 WL1を駆動する例であるが、 設計の都合によっては、ワード線 WL1を駆動して力 ソース線 CSLを駆動してもよい 。この場合には、最初はワード線 WL1が駆動されて選択トランジスタ QM1が導通す るため、記憶素子 MRの端子電圧は OVに確保される。その後、ソース線 CSLを駆動 すると、記憶素子 MRの端子電圧は OVから大きくなる力 その値はソース線 CSLの 駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。
[0086] 以上、メモリセル MC 11を選択する例を示したが、同じビット線上のメモリセルは、そ れらのワード線電圧が接地電位 GNDに固定されているので選択されることはない。 また、他のビット線とソース線は同じ電位 VDLなので、残りのメモリセルも非選択セル の状態に維持される。
[0087] 以上の説明では、待機状態のワード線を接地電位 GNDとし、選択状態のソース線 をソース電圧 VSLとしている。これらの電圧関係は、非選択メモリセルを通じて流れる 電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ヮ ード線が非選択のメモリセル、例えばメモリセル MCI 1を選択する際の非選択メモリ セル MC21〜MCnlのトランジスタ（MISFET) QMが十分オフになるように設定す れば良い。ここで示したように、待機状態のワード線電圧を接地電位 GNDとし、ソー ス電圧 VSLを正の電圧とすることにより、トランジスタ QMのしきい値電圧を低くできる 。場合によっては、選択されたソース線を接地電位 OVとして、待機状態のワード線を 負の電圧にすることも可能である。その場合にも、トランジスタ QMのしきい値電圧を 低くできる。待機時のワード線用に負電圧を発生させる必要がある力 選択時のソー ス線の電圧力 外部から印加される接地電位 GNDであるため安定させ易い。トラン ジスタ QMのしき 、値電圧を十分高くすれば、選択時のソース線と待機状態のワード 線を接地電位 OVとしても良い。その場合、外部から印加される接地電位 GNDである 上に、待機状態のワード線の容量が安定ィ匕容量として働くために、選択時のソース 線の電圧をさらに安定なものにできる。
[0088] さらに、図 10に従い、上記図 2に示したアレイ構成を用いたメモリセルの書き込み動 作について説明する。但し、図 10は、メモリセル MC11を選択する場合の動作波形 である。まず、メモリセル MC11の選択動作は、読み出し動作と同じように行われる。 メモリセル MC11が選択されると、書き込み電流が発生される。 '0'書き込みの場合、 図 8に示した範囲の値に設定されたリセット電流カ モリセル MC11に印加される。リ セット電流のパルス幅は短ぐ駆動後は直ちに待機状態に戻って、電流値が 0となる 。このようなリセット電流により、図 6および図 7に示したようなリセットパルスと同じジュ ール熱が発生される。反対に、 ' 1 '書き込みの場合、図 8に示した範囲の値に設定さ れたセット電流が印加される。このパルス幅は約 50nsである。このようなセット電流に より、図 6および図 7に示したようなセットパルスと同じジュール熱が発生される。このよ うに、書き込みノ ルスの印加時間と電流値は書き込み回路で制御されるので、どちら の記憶情報を書き込む場合にぉ 、ても、メモリセルはセット電流のパルス幅だけ選択 状態にある。
[0089] 次に、本実施の形態の半導体装置 1の製造工程について、図面を参照して説明す る。図 11〜図 21は、本実施の形態の半導体装置 1の製造工程中の要部断面図であ り、上記図 4に対応する領域が示されている。なお、理解を簡単にするために、図 15 〜図 21では、図 14の絶縁膜 31およびそれより下の構造に対応する部分は図示を省 略している。
[0090] まず、図 11に示されるように、例えば p型の単結晶シリコンなど力 なる半導体基板
(半導体ウェハ） 11を準備する。それから、半導体基板 11の主面に、例えば STI (Sh
、絶縁体からなる素子分離領域 12を形成する。素子分離領域 12を形成することによ り、半導体基板 11の主面には、素子分離領域 12によって周囲を規定された活性領 域が形成される。
[0091] 次に、半導体基板 11の主面に p型ゥエル 13a, 13bと n型ゥエル 14を形成する。こ のうち、 ρ型ゥエル 13aは相変化メモリ領域 10Aに形成され、 p型ゥエル 13bおよび n 型ゥエル 14は周辺回路領域 10Bに形成される。例えば半導体基板 11の一部に p型 の不純物（例えばホウ素（B) )をイオン注入することなどにより p型ゥエル 13a, 13bを 形成し、半導体基板 11の他の一部に n型の不純物（例えばリン (P)またはヒ素 (As) ) をイオン注入することなどにより n型ゥエル 14を形成することができる。
[0092] 次に、例えば熱酸ィ匕法などを用いて、半導体基板 11の p型ゥエル 13a, 13bおよび n型ゥエル 14の表面に薄い酸ィ匕シリコン膜など力もなるゲート絶縁膜用の絶縁膜 15 を形成する。絶縁膜 15として酸窒化シリコン膜などを用いることもできる。絶縁膜 15 の膜厚は、例えば 1. 5〜： LOnm程度とすることができる。
[0093] 次に、 p型ゥエル 13a, 13bおよび n型ゥエル 14の絶縁膜 15上にゲート電極 16a, 1 6b, 16cを形成する。例えば、絶縁膜 15上を含む半導体基板 11の主面の全面上に 導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエツ チング法などを用いてその多結晶シリコン膜をパターンィ匕することにより、パターニン グされた多結晶シリコン膜 (導電体膜)力もなるゲート電極 16a, 16b, 16cを形成する ことができる。ゲート電極 16aの下に残存する絶縁膜 15がゲート絶縁膜 15aとなり、ゲ ート電極 16bの下に残存する絶縁膜 15がゲート絶縁膜 15bとなり、ゲート電極 16cの 下に残存する絶縁膜 15がゲート絶縁膜 15cとなる。なお、成膜時または成膜後に不 純物をドーピングすることにより、ゲート電極 16a, 16bは n型不純物が導入された多 結晶シリコン膜 (ドーブトポリシリコン膜）により形成され、ゲート電極 16cは p型不純物 が導入された多結晶シリコン膜 (ドーブトポリシリコン膜）により形成される。
[0094] 次に、リン（P)またはヒ素（As)などの n型の不純物をイオン注入することなどにより、 p型ゥエル 13aのゲート電極 16aの両側の領域に n_型半導体領域 17aを形成し、 p 型ゥエル 13bのゲート電極 16bの両側の領域に n_型半導体領域 17bを形成する。ま た、ホウ素（B)などの p型の不純物をイオン注入することなどにより、 n型ゥエル 14の ゲート電極 16cの両側の領域に p—型半導体領域 17cを形成する。
[0095] 次に、ゲート電極 16a, 16b, 16cの側壁上に、サイドウォール 18a, 18b、 18cを形 成する。サイドウォール 18a, 18b、 18cは、例えば、半導体基板 11上に酸化シリコン 膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異 方性エッチングすることによって形成することができる。
[0096] 次に、リン（P)またはヒ素（As)などの n型の不純物をイオン注入することなどにより、 p型ゥエル 13aのゲート電極 16aおよびサイドウォール 18aの両側の領域に n+型半導 体領域 19aを形成し、 p型ゥエル 13bのゲート電極 16bおよびサイドウォール 18bの 両側の領域に n+型半導体領域 19bを形成する。また、ホウ素（B)などの p型の不純 物をイオン注入することなどにより、 n型ゥエル 14のゲート電極 16cおよびサイドゥォ ール 18cの両側の領域に p+型半導体領域 19cを形成する。イオン注入後、導入した 不純物の活性ィ匕のためのァニール処理 (熱処理）を行うこともできる。
[0097] これにより、相変化メモリ領域 10Aの MISFETQM1, QM2のドレイン領域として機 能する n型の半導体領域 20, 21と、共通のソース領域として機能する n型の半導体 領域 22とが、それぞれ、 n+型半導体領域 19aおよび n_型半導体領域 17aにより形 成される。そして、周辺回路領域 10Bの MISFETQNのドレイン領域として機能する n型の半導体領域とソース領域として機能する n型の半導体領域とが、それぞれ、 n+ 型半導体領域 19bおよび n_型半導体領域 17bにより形成され、 MISFETQPのドレ イン領域として機能する P型の半導体領域とソース領域として機能する P型の半導体 領域とが、それぞれ、 P+型半導体領域 19cおよび p—型半導体領域 17cにより形成さ れる。
[0098] 次に、ゲート電極 16a, 16b, 16c、 n+型半導体領域 19a, 19bおよび p+型半導体 領域 19cの表面を露出させ、例えばコバルト (Co)膜のような金属膜を堆積して熱処 理することによって、ゲート電極 16a, 16b, 16c、 n+型半導体領域 19a, 19bおよび P+型半導体領域 19cの表面に、それぞれ金属シリサイド層 25を形成する。その後、 未反応のコバルト膜 (金属膜)は除去する。
[0099] このようにして、図 11の構造が得られる。ここまでの工程により、相変化メモリ領域 1 OAに、 nチャネル型の MISFETQM1, QM2が开成され、周辺回路領域 10Bに、 n チャネル型の MISFETQNと pチャネル型の MISFETQPとが形成される。従って、 相変化メモリ領域 10Aの MISFETQM1, QM2と周辺回路領域 10Bの MISFETQ N, QPとは、同じ製造工程で形成することができる。
[0100] 次に、図 12に示されるように、半導体基板 11上にゲート電極 16a, 16b, 16cを覆う ように絶縁膜 (層間絶縁膜) 31を形成する。絶縁膜 31は、例えば酸ィ匕シリコン膜など 力 なる。絶縁膜 31を複数の絶縁膜の積層膜により形成することもできる。絶縁膜 31 の形成後、必要に応じて CMP処理などを行って絶縁膜 31の上面を平坦ィ匕する。こ れにより、相変化メモリ領域 10Aと周辺回路領域 10Bとで、絶縁膜 31の上面の高さ がほぼ一致する。
[0101] 次に、フォトリソグラフィ法を用いて絶縁膜 31上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 31をドライエッチングすることにより、絶 縁膜 31にコンタクトホール 32を形成する。コンタクトホール 32の底部では、半導体基 板 11の主面の一部、例えば n+型半導体領域 19a, 19bおよび p+型半導体領域 19c (の表面上の金属シリサイド層 25)の一部やゲート電極 16a, 16b, 16c (の表面上の 金属シリサイド層 25)の一部などが露出される。
[0102] 次に、コンタクトホール 32内に、プラグ 33を形成する。この際、例えば、コンタクトホ ール 32の内部を含む絶縁膜 31上に導電性バリア膜 33aをスパッタリング法などによ つて形成した後、タングステン膜 33bを CVD法などによって導電性バリア膜 33a上に コンタクトホール 32を埋めるように形成し、絶縁膜 31上の不要なタングステン膜 33b および導電性バリア膜 33aを CMP法またはエッチバック法などによって除去する。こ れにより、コンタクトホール 32内に残存して埋め込まれたタングステン膜 33bおよび導 電性バリア膜 33aからなるプラグ 33を形成することができる。
[0103] 次に、図 13に示されるように、プラグ 33が埋め込まれた絶縁膜 31上に、絶縁膜 34 を形成する。それから、フォトリソグラフィ法を用いて絶縁膜 34上に形成したフォトレジ ストパターン（図示せず)をエッチングマスクとして、絶縁膜 34をドライエッチングする ことにより、絶縁膜 34に配線溝（開口部） 35を形成する。配線溝 35の底部では、ブラ グ 33の上面が露出される。なお、配線溝 35のうち、相変化メモリ領域 10Aの MISFE TQM1, QM2のドレイン領域（半導体領域 20, 21)上に形成されたプラグ 33を露出 する配線溝 35、すなわち開口部 35aは、溝状のパターンではなぐそこ力も露出する プラグ 33の平面寸法よりも大きな寸法の孔 (接続孔)状のパターンとして形成すること ができる。また、本実施の形態では、開口部 35aを他の配線溝 35と同時に形成して いる力 開口部 35a形成用のフォトレジストパターンと他の配線溝 35形成用のフォト レジストパターンとを別に用いることで、開口部 35aと他の配線溝 35とを異なる工程で 形成することちでさる。
[0104] 次に、配線溝 35内に配線 37を形成する。この際、例えば、配線溝 35の内部 (底部 および側壁上）を含む絶縁膜 34上に導電性バリア膜 36aをスパッタリング法などによ り形成した後、タングステン膜などカゝらなる主導体膜 36bを CVD法などによって導電 性バリア膜 36a上に配線溝 35を埋めるように形成し、絶縁膜 34上の不要な主導体膜 36bおよび導電性バリア膜 36aを CMP法またはエッチバック法などによって除去す る。これにより、配線溝 35内に残存して埋め込まれた主導体膜 36bおよび導電性バリ ァ膜 36aからなる配線 37を形成することができる。
[0105] 配線 37のうち、相変ィ匕メモリ領域 10Aの開口部 35a内に形成された配線 37aは、 プラグ 33を介して相変化メモリ領域 10Aの MISFETQMl, QM2のドレイン領域（半 導体領域 20, 21)に電気的に接続される。配線 37aは、半導体基板 11上に形成さ れた半導体素子間を接続するように絶縁膜 31上に延在しているのではなぐプラグ 4 3とプラグ 33とを電気的に接続するために絶縁膜 31上に局所的に存在してプラグ 43 とプラグ 33との間に介在している。このため、配線 37aは、配線ではなぐ接続用導 体部（コンタクト電極）とみなすこともできる。また、相変ィ匕メモリ領域 10Aにおいて、 M ISFETQM1, QM2のソース用の半導体領域 22 (n+型半導体領域 19a)にプラグ 3 3を介して接続されたソース配線 37bが、配線 37により形成される。
[0106] 配線 37は、上記のような埋め込みタングステン配線に限定されず種々変更可能で あり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることも できる。
[0107] 次に、図 14に示されるように、配線 37が埋め込まれた絶縁膜 34上に、絶縁膜 (層 間絶縁膜) 41を形成する。
[0108] 次に、フォトリソグラフィ法を用いて絶縁膜 41上に形成したフォトレジストパターン（ 図示せず)をエッチングマスクとして、絶縁膜 41をドライエッチングすることにより、絶 縁膜 41にスルーホール（開口部、接続孔) 42を形成する。スルーホール 42は、相変 ィ匕メモリ領域 10Aに形成され、スルーホール 42の底部では、上記配線 37aの上面が 露出される。
[0109] 次に、スルーホール 42内に、プラグ 43を形成する。この際、例えば、スルーホール 42の内部を含む絶縁膜 41上に導電性バリア膜 43aをスパッタリング法などによって 形成した後、タングステン膜 43bを CVD法などによって導電性バリア膜 43a上にスル 一ホール 42を埋めるように形成し、絶縁膜 41上の不要なタングステン膜 43bおよび 導電性バリア膜 43aを CMP法またはエッチバック法などによって除去する。これによ り、コンタクトホール 42内に残存して埋め込まれたタングステン膜 43bおよび導電性 ノリア膜 43aからなるプラグ 43を形成することができる。このように、プラグ 43は、絶縁 膜 41に形成された開口部 (スルーホール 42)に導電体材料を充填して形成される。
[0110] 次に、図 15に示されるように、プラグ 43が埋め込まれた絶縁膜 41上に、界面層 51 、記録層 52および上部電極膜 53を順に形成 (堆積)する。なお、上記のように、図 1 5〜図 21では、図 14の絶縁膜 31およびそれより下の構造に対応する部分は図示を 省略している。界面層 51の膜厚 (堆積膜厚）は、例えば 0. 5〜5nm程度、記録層 52 の膜厚 (堆積膜厚）は、例えば 10〜200nm程度、上部電極膜 53の膜厚 (堆積膜厚） は、例えば 10〜200nm程度である。
[0111] 次に、図 16に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて 、界面層 51、記録層 52および上部電極膜 53からなる積層膜をパターユングする。こ れにより、上部電極膜 53、記録層 52および界面層 51の積層パターン力もなる抵抗 素子 54が、プラグ 43が埋め込まれた絶縁膜 41上に形成される。界面層 51を、上部 電極膜 53および記録層 52をドライエッチングする際のエッチングストッパ膜として用 いることちでさる。
[0112] 次に、図 17に示されるように、絶縁膜 41上に、抵抗素子 54を覆うように、絶縁膜（ エッチングストツバ膜) 61を形成する。絶縁膜 61の膜厚 (堆積膜厚）は、例えば 5〜2 Onm程度とすることができる。
[0113] 絶縁膜 61としては、記録層 52が昇華しない温度 (例えば 400°C以下)で成膜でき る材料膜を用いることが好ましい。絶縁膜 61として窒化シリコン膜を用いれば、例え ばプラズマ CVD法などを用いて記録層 52が昇華しな 、温度 (例えば 400°C以下)で 成膜できるので、より好ましぐこれにより、絶縁膜 61の成膜時の記録層 52の昇華を 防止できる。
[0114] 次に、絶縁膜 61上に絶縁膜 (層間絶縁膜) 62を形成する。絶縁膜 62は絶縁膜 61 よりも厚ぐ層間絶縁膜として機能することができる。絶縁膜 62の形成後、必要に応じ て CMP処理などを行って絶縁膜 62の上面を平坦ィ匕することもできる。
[0115] 次に、フォトリソグラフィ法を用いて絶縁膜 62上にフォトレジストパターン RP1を形成 する。フォトレジストパターン RP1は、スルーホール 63を形成すべき領域に開口部を 有している。
[0116] 次に、図 18に示されるように、フォトレジストパターン RP1をエッチングマスクとして、 絶縁膜 62をドライエッチングすることにより、絶縁膜 61, 62にスルーホール（開口部、 接続孔、貫通孔) 63を形成する。この際、まず、絶縁膜 61よりも絶縁膜 62の方がエツ チングされやすい条件で絶縁膜 61が露出するまで絶縁膜 62をドライエッチングして 絶縁膜 61をエッチングストツバ膜として機能させ、それから、絶縁膜 62よりも絶縁膜 6 1の方がエッチングされやすい条件でスルーホール 63の底部の絶縁膜 61をドライエ ツチングすることで、絶縁膜 61, 62にスルーホール 63を形成することができる。その 後、フォトレジストパターン RP1は除去する。
[0117] スルーホール 63の底部では、抵抗素子 54の上部電極膜 53の少なくとも一部が露 出される。絶縁膜 62をドライエッチングする際のエッチングストツバ膜としての絶縁膜 61を用いているため、上部電極膜 53のオーバーエッチングを防止し、スルーホール 63形成のためのドライエッチング時のエッチングダメージや、プラグ 64用の導電体膜 成膜時の熱負荷ダメージを抑えて、プラグ 64の直下の領域の記録層 52の特性の変 化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることが できる。また、記録層 52の側壁は絶縁膜 61で覆われているため、スルーホール 63に 目外れが生じたとしても、スルーホール 63から記録層 52が露出するのを防止でき、 プラグ 64用の導電体膜成膜時に記録層 52が昇華するのを防止できる。また、絶縁 膜 61により記録層 52の昇華を防止できるので、スルーホール 63形成時に、スルーホ ール 63の下部近傍に異物が形成されず、また、たとえ異物が形成されたとしても洗 浄で容易に除去できる。
[0118] また、上記のように絶縁膜 61のドライエッチングの際に絶縁膜をエッチングストッパ 膜として機能させるので、絶縁膜 61は、絶縁膜 62とエッチング速度 (エッチング選択 比）を異ならせることができる材料膜により形成されており、絶縁膜 61と絶縁膜 62とが 異なる材料により形成されていれば、より好ましい。また、絶縁膜 61の膜厚は、抵抗 素子 54の上部電極膜 53の膜厚よりも薄 、ことが好ま 、。
[0119] 次に、図 19に示されるように、フォトリソグラフィ法を用いて絶縁膜 62上に形成した 他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜 62, 61, 41 をドライエッチングすることにより、絶縁膜 62, 61, 41にスルーホール（開口部、接続 孔） 65を形成する。スルーホール 65は、周辺回路領域 10Bに形成され、その底部で 配線 37の上面が露出される。その後、フォトレジストパターンは除去する。なお、先に スルーホール 65を形成してから、上記スルーホール 63を形成することもできる。また 、スルーホール 63とスルーホール 65とは、異なる工程で形成することが好ましいが、 同じ工程で形成することも可能である。
[0120] 次に、スルーホール 63, 65内に、プラグ 64, 66を形成する。この際、例えば、スル 一ホール 63, 65の内部を含む絶縁膜 62上に導電性バリア膜 67aをスパッタリング法 などによって形成した後、タングステン膜 67bを CVD法などによって導電性バリア膜 67a上〖こスルーホール 63, 65を埋めるように形成し、絶縁膜 62上の不要なタングス テン膜 67bおよび導電性バリア膜 67aを CMP法またはエッチバック法などによって除 去する。これにより、スルーホール 63内に残存して埋め込まれたタングステン膜 67b および導電性バリア膜 67aからなるプラグ 64と、スルーホール 65内に残存して埋め 込まれたタングステン膜 67bおよび導電性バリア膜 67aからなるプラグ 66とを形成す ることができる。タングステン膜 67bの代わりに、アルミニウム (A1)膜またはアルミ-ゥ ム合金膜 (主導体膜)などを用いることもできる。
[0121] また、スルーホール 63, 65を形成した後、同じ工程でプラグ 64, 66を形成すること で製造工程数を低減することができるが、他の形態として、スルーホール 63またはス ルーホール 65の一方を形成してからそのスルーホールを埋めるプラグ（プラグ 64ま たはプラグ 66の一方）を形成し、その後、スルーホール 63またはスルーホール 65の 他方を形成してそのスルーホールを埋めるプラグ（プラグ 64またはプラグ 66の他方） を形成することちできる。
[0122] 次に、図 20に示されるように、プラグ 64, 66が埋め込まれた絶縁膜 62上に、第 2層 配線として配線 72を形成する。例えば、プラグ 64, 66が埋め込まれた絶縁膜 62上 に、導電性バリア膜 71aとアルミニウム膜またはアルミニウム合金膜 71bとをスパッタリ ング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを 用いてパター-ングすることで、配線 72を形成することができる。配線 72は、上記の ようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線 または銅配線 (埋込銅配線)などとすることもできる。
[0123] 次に、図 21に示されるように、絶縁膜 62上に、配線 72を覆うように、層間絶縁膜と しての絶縁膜 81を形成し、絶縁膜 81にスルーホール（図示せず）とそのスルーホー ルを埋めるプラグ（図示せず)を形成し、絶縁膜 81上に、第 3層配線として配線 82を 形成する。配線 82は、例えば、導電性バリア膜 82aとアルミニウム膜またはアルミ-ゥ ム合金膜 82bの積層膜など力もなり、配線 72と同様の手法により形成することができ る。配線 82は、絶縁膜 81のスルーホール（図示せず）内に埋め込まれたプラグ（図示 せず)などを介して、下層の配線 (ここでは配線 37, 72)と必要に応じて電気的に接 続されている。
[0124] 次に、絶縁膜 81上に、配線 82を覆うように、酸ィ匕シリコン膜、窒化シリコン膜または これらの積層膜などカゝらなる相対的に薄い絶縁膜 91を形成してから、絶縁膜 91上に 絶縁膜 91よりも相対的に厚い表面保護膜としての絶縁膜 (保護膜、保護榭脂膜、表 面保護膜) 92を形成する。絶縁膜 92は、例えば、ポリイミド榭脂 (榭脂材料)などの榭 脂材料膜により形成することができる。それから、絶縁膜 92, 91の一部を選択的に除 去して開口部 93を形成し、開口部 93の底部で配線 82の一部を露出して配線 82か らなるパッド部 (パッド電極、ボンディングパッド） 94を形成する。なお、第 3層配線で ある配線 82を最上層配線とする場合について説明した力 これに限定されず、形成 する配線層の数は必要に応じて変更可能である。また、図 21では、パッド部 94を模 式的に示しており、パッド部 94の形成位置、形状および寸法は、必要に応じて種々 変更可能である。例えば、ノ¾ド部 94は、相変化メモリ領域 10Aや周辺回路領域 10 Bではなぐ半導体装置 1の周辺部（外周部）に配置することもできる。その後、必要 に応じて水素中のァニール処理が行われて、ウエノ、'プロセス（ウェハ処理工程）が 完了する。
[0125] このようにして、半導体基板 11に対してウェハ ·プロセスが施される。ここでウェハ · プロセスは、前工程とも呼ばれ、一般的に、半導体ウェハ（半導体基板 11)の主面上 に種々の素子（ここでは MISFETQM1, QM2, QN, QPや抵抗素子 54など）や配 線層（ここでは配線 37, 72, 82)を形成し、表面保護膜 (ここでは絶縁膜 92)を形成 した後、半導体ウェハに形成された複数のチップ領域 (各チップ領域力も半導体チッ プが形成される）の各々の電気的試験をプローブ等により行える状態にするまでのェ 程を言う。なお、上記絶縁膜 92は、ウェハ ·プロセスを施した半導体ウェハにおいて は、最上層となる。
[0126] ウェハ'プロセスの後、抵抗素子 54の初期化を行う。この抵抗素子 54の初期化に ついては、後でより詳細に説明する。その後、ウェハ状態の半導体基板 11をダイシ ングなどによって切断、分離し、個々の半導体チップ (半導体装置）に個片化する。こ れにより、相変化メモリを有する半導体装置（半導体チップ） 1が完成する。
[0127] 図 22〜図 24は、本実施の形態の半導体装置 1の製造工程中の要部断面図であり 、図 4の抵抗素子 54の近傍に対応する領域が示されている。また、図 22〜図 24は、 同じ断面領域が示されている力 図 22は、抵抗素子 54を構成する界面層 51、記録 層 52.および上部電極膜 53を積層成膜した直後の（図 15の工程段階）に対応し、 図 23は、ウエノ、'プロセス終了直後（図 21の工程段階）に対応し、図 24は、ウェハ. プロセスの後に記録層 52の初期化を行った後に対応する。図 22〜図 24には、記録 層 52のうち、結晶化度 (結晶性)が低ぐ非晶質 (アモルファス）に近い状態にある領 域 (部分)を符号 52aで、領域 52aよりも結晶化度 (結晶性)の高 ヽ状態にある領域（ 部分)を符号 52bで示してある。また、図 23、図 24では、図面を簡略化するために、 絶縁膜 61を絶縁膜 62に含めて図示している。
[0128] 本実施の形態の半導体装置 1は、図 22〜図 24にも示されるように、下部電極として 機能するプラグ 43と、プラグ 43 (下部電極)上に形成された界面層 51と、界面層 51 上に形成されたカルコゲナイド層からなる記録層 52と、記録層 52上に形成された上 部電極膜 53とからなるメモリ素子 (抵抗メモリ素子、ここでは相変化メモリ素子)を備え た半導体装置である。下部電極としてのプラグ 43は、半導体基板 11上に形成された 絶縁膜 41の開口部 42内に埋め込まれ、界面層 51は、プラグ 43が埋め込まれた絶 縁膜 41上に形成され、界面層 51上に記録層 52と上部電極膜 53が下カゝら順に形成 されている。そして、記録層 52の一部がプラグ 43と平面的に（半導体基板 11の主面 に平行な平面でみて）重なっている。すなわち、プラグ 43の上面は、記録層 52の平 面パターンに内包されるように形成されて 、る。
[0129] 記録層 52は、図 22に示されるように成膜直後は全体が非晶質に近い状態（高抵抗 領域 52a)であるが、その後の高温工程 (高温になる工程、例えば絶縁膜 61、 62や プラグ 64, 66や配線 72, 82用の導体膜の成膜工程などの配線プロセス)で記録層 52は加熱されて、図 23に示されるように大部分が結晶化する。
[0130] し力しながら、記録層 52と界面層 51との界面力も離れた位置では記録層 52は結 晶化して結晶化領域 52bとなるのに対して、記録層 52と界面層 51との界面近傍では 、記録層 52は非晶質に近い状態 (領域 52a)のまま残存する。これは、カルコゲナイ ドからなる記録層 52は、界面層 51との接着性 (密着性）が高いので、界面層 51との 界面から離れた位置に比べて、界面層 51との界面の近傍では、記録層 52を構成す る原子が移動しにくぐ成膜直後の原子配列状態がウェハ'プロセス終了後まで残存 し易いためと考えられる。従って、ウエノ、'プロセス終了直後（初期化前）には、図 23 に示されるように、記録層 52のうち、記録層 52と界面層 51との界面近傍以外の領域 は、結晶化された結晶化領域 52bとなっている力 記録層 52のうち、記録層 52と界 面層 51との界面近傍の領域は、非晶質 (アモルファス）に近い状態 (結晶化度が低 い状態）の領域 52aとなっている。図 23において、領域 52aの厚み（界面層 51の上 面に垂直な方向の厚み）は、例えば数 nm程度である。
[0131] ここで図 22に示したのは、記録層 52や上部電極膜 53の成膜時の基板温度を室温 付近に保って成膜を行なった場合である。記録層 52や上部電極膜 53の成膜時の基 板温度が記録膜 52の結晶化温度よりも高い状態で成膜した場合には、成膜直後（ 図 15の工程段階)で既に記録層 52の大部分が結晶化している。ただし、高い温度 で記録層 52、上部電極膜 53を成膜しても、界面層 51の接着力が高いと、記録層 52 は、界面層 51との界面近傍で界面層 51と原子配列を整合させる必要があるため、界 面層 51との界面近傍は、原子配列の乱れた状態で成膜される。一方、界面近傍から 離れた位置では、原子が比較的自由に動けるため、高温で成膜した場合は、成膜中 にもその場結晶化する。したがって、高い温度で記録層 52や上部電極膜 53を成膜 した場合は、成膜直後にすでに結晶化度が低い高抵抗領域 52aとそれよりも結晶化 度が高!、結晶化領域 52bとが形成されて 、る (すなわち成膜直後にすでに図 23のよ うな状態になっている)。
[0132] このように、界面層 51と記録層 52の接着性が高いことは、記録層 52の剥がれ防止 に有効であるという利点を得られる力 ウエノ、'プロセス終了後、図 23のように、記録 層 52のうち界面層 51との界面付近が結晶化度の低 、状態（高抵抗領域 52a)のまま になっている、すなわち記録層 52のうちの界面層 51と記録層 52との界面近傍に結 晶化度が記録層 52の他の領域 (結晶化領域 52b)よりも相対的に低い層（すなわち 高抵抗領域 52a)が形成された状態となっているという、本発明者が見出した新たな 現象を発生させてしまう。従って、ウェハ'プロセス終了直後（後述する初期化前)の 状態では、記録層 52は、界面層 51との界面近傍の結晶化度が相対的に低い層（す なわち高抵抗領域 52a)と、その上部の結晶化度が相対的に高い領域 (結晶化領域 52b)とを有した状態となって 、る。
[0133] 領域 52bよりも領域 52aの方が結晶化度は低いが、結晶化度の高い状態よりも結晶 化度の低 、状態の方が抵抗率は大き 、ため、領域 52bの抵抗率に比べて領域 52a の抵抗率は大きい。このため、領域 52aは、領域 52bよりも結晶化度が相対的に低く 高抵抗率の領域、すなわち高抵抗領域 52aと称する（みなす)ことができ、領域 52b は、領域 52aよりも結晶化度が相対的に高く結晶化された領域、すなわち結晶化領 域 52aと称する（みなす)ことができる。従って、ウェハ'プロセス直後（初期化前)の状 態では、記録層 52と界面層 51との界面近傍での高抵抗領域 52aの存在を主因とし て、抵抗素子 54のウエノ、'プロセス直後の抵抗値 (初期抵抗）が大きくなつてしまう。 また、ウェハ'プロセス直後（初期化前)の状態では、界面層 51の結晶性も低ぐこれ も抵抗素子 54の抵抗値 (初期抵抗)が大きくなる原因の一つとなる。すなわち、ゥェ ノ、'プロセス直後の状態では、下部電極としてのプラグ 43と上部のプラグ 64との間に 形成される抵抗素子 54の抵抗値 (初期抵抗)が大きくなつてしまう。この状態 (抵抗素 子 54の抵抗が高 、状態)のままでは、安定動作時の書き換えパルス (上記図 6の電 圧パルス）によるプログラミングは困難であり、相変ィ匕メモリの安定した書き換えが行 えず、相変化メモリを有する半導体装置の性能を低下させてしまう。このため、記録 層 52と界面層 51との界面近傍の高抵抗領域 52aの結晶化度を高めて、安定動作時 の書き換えパルスによって書き換え可能なレベルの抵抗値 (リセット時の抵抗値よりも 低 、抵抗値、好ましくはセット状態の抵抗値レベル)まで抵抗素子 54を低抵抗化させ る動作 (この動作を初期化と称する）が必要になる。
[0134] そこで、本発明者は、安定動作時のプログラミング電圧（上記図 6のリセットパルスの 電圧値 V に対応)よりも高い電圧をビット線 (配線 72a)に加えることによって初期化
RP
を行なうことを検討した。電圧印加による初期化は、下部電極としてのプラグ 43上に アモルファス (非晶質）に近い状態で残っている界面層 51 (酸化タンタル)や記録層 5 2 (カルコゲナイド）の結晶化度を高める処理であると考えられる。すなわち、プラグ 43 (下部電極）と上部電極膜 53との間に電圧 (初期化のための電圧）を印加して、抵抗 素子 54 (記録層 52)に電流を流す。この初期化動作によって流れる電流のジュール 熱によって、図 24に示されるように、プラグ 43の上方で、高抵抗領域 52aが加熱され て結晶化し、結晶化領域 52bとなる。初期化のための電圧の印加により、図 24のよう に、プラグ 43の上方は、ほぼ全てが結晶化領域 52bとなるので、プラグ 43aと上部電 極膜 53との間に結晶化領域 52bによる電流経路が形成され、それによつて、抵抗素 子 54 (記録層 52)が低抵抗化されて初期化される。図 24に示されるような初期化さ れた記録層 52 (抵抗素子 54)は、上記図 6に示されるような電圧パルス (安定動作時 の書き換えパルス）によるリセット動作、セット動作およびリード動作が可能となる。
[0135] 図 25は、ウェハ'プロセス終了直後（初期状態)の抵抗素子 54湘変化素子)の電 流 電圧特性を、電流掃引モードで測定した場合の典型的な波形を示すグラフ (説 明図）である。図 25のグラフの横軸が、電圧 (ビット線電圧、すなわちプラグ 43aと上 部電極膜 53との間に印加される電圧）に対応し、図 25のグラフの横軸が、抵抗素子 54に流れる電流 (すなわちプラグ 43aと上部電極膜 53との間に流れる電流）に対応 する。また、図 25のグラフの Vthは、初期化電圧 (初期化に必要な電圧値）に対応し 、 Ithは、初期化電流 (初期化に必要な電流値）に対応する。
[0136] 図 25のグラフでは、領域 A1で電圧を増カロさせるに従って電流が増加する力 折れ 曲がり位置 A2において、ジュール熱によって高抵抗領域 52aが結晶化して結晶化 領域 52bによる電流経路がプラグ 43aと上部電極膜 53との間に形成される。これによ り、抵抗素子 54の抵抗値が下がり、高抵抗の領域 A1の電流 電圧特性から、領域 A3を経て、低抵抗の領域 A4, A5の電流 電圧特性へと移行する。
[0137] 図 25に示される電流 電圧特性が急激な折れ曲がりを示す点（折れ曲がり位置 A 2)が初期化条件であり、この折れ曲がり位置 A2の電圧（閾値電圧) Vthよりも高い電 圧幅のパルス (電圧パルス）を印加しな 、と、抵抗素子 54を低抵抗化 (初期化)でき ない。この電圧 Vth力 初期化電圧に対応する。また、この初期化電圧 Vth印加時に 流れる電流 Ithが初期化電流に対応する。図 25のグラフの場合は、初期化電圧 Vth が 1. 9Vであるので、この場合は、プラグ 43aと上部電極膜 53との間に、 1. 9V以上 の電圧パルスを印加しな 、と、抵抗素子 54を低抵抗化 (初期化)できな 、ことを示し ている。
[0138] 図 26は、界面層 51を酸ィ匕タンタル膜で構成したときの、初期化電圧 Vthの界面層 51 (酸ィ匕タンタル膜)の膜厚に対する依存性を示すグラフである。図 26のグラフの横 軸は、界面層 51 (酸ィ匕タンタル膜)の膜厚に対応し、図 26のグラフの縦軸は、初期化 電圧 Vthに対応する。また、図 26のグラフには、記録層 52に、インジウム (In)を導入 して ヽな 、Ge— Sb— Te系のカルコゲナイド材料（GST)を用いた場合（図 26のダラ フでは黒丸で示してある）と、記録層 52に、インジウム（In)を導入した Ge— Sb—Te 系のカルコゲナイド材料 (inGST)を用いた場合（図 26のグラフでは白丸で示してあ る）との 2つのケースについて、グラフ化してある。
[0139] 図 26から分力るように、界面層 51 (酸ィ匕タンタル膜)の膜厚が厚くなるに従って、初 期化電圧 Vthが高くなる。これは、初期化のために記録層 52に印加されるべき電圧（ 図 26のグラフの横軸がゼロのときの初期化電圧 Vthに相当する値）が界面層 51の厚 みによって変わらな力つたとしても、界面層 51の膜厚が厚くなるほど界面層 51に加 わる電圧が大きくなり、界面層 51および記録層 52の両者に印加される電圧の合計で 規定される初期化電圧 Vthが大きくなるためである。このため、プラグ 43 (下部電極） と記録層 52の間に界面層 51 (好ましくは酸ィ匕タンタル膜)を介在させることで、低電 力 (低電流)書き換えが可能になる効果を得られるが、界面層 51を介在させた分だけ 初期化電圧 Vthは高くなり、例えば前記効果が最も高い膜厚 3〜5nmでは、初期化 電圧 Vthが 2V前後とかなり高い値になる。
[0140] し力しながら、初期化電圧 Vthが高 、と、初期化の際に抵抗素子 54に印加する電 圧が電源電圧よりも高くなつて、新たな給電方法が必要となり、半導体装置の大型化 や半導体装置の製造コストの増加を招いてしまう可能性がある。また、初期化電圧 Vt hが高いと、初期化の際に抵抗素子 54に印加する電圧が高くなつて、初期化時の負 荷が高まり、初期化時に素子自体が破壊される可能性があり、素子が破壊された半 導体装置は不良品として除去するので、半導体装置の製造歩留まりを低下させてし まつ。
[0141] そこで、本実施の形態では、低 、電圧でも抵抗素子 54の初期化を可能とするため 、加熱しながら初期化のための電圧を抵抗素子 54に印加する。すなわち、室温よりも 高 ヽ温度に半導体基板 11を加熱しながら（半導体基板 11を加熱した状態で)、ブラ グ 43 (下部電極）と上部電極膜 53との間に電圧 (初期化のための電圧）を印加して、 抵抗素子 54 (記録層 52)に電流を流す。 [0142] 初期化前には、記録層 52のうちの界面層 51と記録層 52との界面近傍に、結晶化 度が相対的に低い層（すなわち高抵抗領域 52a)が形成されていたが、半導体基板 11を加熱しながら記録層 52に電流を流す初期化動作を行うことにより、プラグ 43と 上部電極膜 53との間の界面層 51および記録層 52に流れる電流のジュール熱によ つて、図 24に示されるように、高抵抗領域 52a (結晶化度が相対的に低い層）の結晶 化度を上げる（高める)。すなわち、初期化動作 (半導体基板 11を加熱しながら記録 層 52に電流を流すこと）により、高抵抗領域 52aを結晶化させる。但し、このような初 期化動作により、高抵抗領域 52a (結晶化度が相対的に低い層）のうちのプラグ 43 ( 下部電極)の上方 (上部）〖こ位置する部分の結晶化度は上がる（高められる）が、ブラ グ 43から離れた位置では電流 (ジュール熱）の影響が小さ 1、ため、このような初期化 動作を行っても、高抵抗領域 52a (結晶化度が相対的に低い層）のうちのプラグ 43 ( 下部電極)の上方 (上部)から離れた部分は結晶化されずに高抵抗状態 (高抵抗領 域 52b)のままとなる。すなわち、半導体基板 11を加熱しながら記録層 52に電流を流 す初期化動作を行っても、高抵抗領域 52a (結晶化度が相対的に低い層）のうちの プラグ 43 (下部電極)の上方 (上部)力 離れた部分の結晶化度 (結晶性）は低 、まま である。また、半導体基板 11を加熱しながら記録層 52に電流を流す初期化動作の 際に、ジュール熱によってプラグ 43上の界面層 51の結晶化度も高められ、結晶性の 乱れ (規則的な原子配列の乱れ)が小さくなる。
[0143] このため、図 24に示されるように、初期化された記録層 52は、プラグ 43の上方（上 部）カゝら離れた位置に高抵抗領域 52aが残存する力 プラグ 43の上部には高抵抗領 域 52aは残存せず、プラグ 43の上方（上部）は全て高抵抗領域 52aよりも結晶化度 が高められた結晶化領域 52bとなり、残存する高抵抗領域 52aとプラグ 43とは平面 的に（半導体基板 11の主面に平行な平面でみて)重ならない状態となる。初期化に より、プラグ 43aの上部にアモルファスに近い状態の高抵抗層（高抵抗領域 52a)が 無くなり、プラグ 43aと上部電極膜 53との間に結晶化領域 52bによる電流経路が形 成されるので、プラグ 43aと上部電極膜 53との間の抵抗が低下し、抵抗素子 54が低 抵抗化される。また、記録層 52の初期化時に、プラグ 43の上部で記録層 52の高抵 抗領域 52aが結晶化された (結晶化度が高められた)ことに加えて、プラグ 43上の界 面層 51の結晶化度が高められたことも、抵抗素子 54の抵抗の低減に寄与する。
[0144] このように、本実施の形態では、ウェハ'プロセスの後、相変化メモリの抵抗素子 (記 録層 52)を初期化するために半導体基板 11を加熱しながら記録層 52に電流を流し 、それによつて、初期化前にプラグ 43上にアモルファス (非晶質）に近い状態で残つ ていた部分 (結晶化度が相対的に低い層、すなわち高抵抗領域 52a)の結晶化度を 上げて結晶化させ、プラグ 43と上部電極膜 53との間の抵抗を低下させる。この抵抗 素子 54 (記録層 52)の初期化動作により、抵抗素子 54 (あるいはプラグ 43および抵 抗素子 54力もなる抵抗素子または抵抗メモリ素子）の抵抗を、書き換え動作によって 高抵抗状態を記録された際 (すなわちリセット時)の抵抗値よりも低！ヽ抵抗値にまで低 下させ、書き換え可能なレベルの抵抗値 (リセット時の抵抗値よりも低い抵抗値、好ま しくはセット状態の抵抗値レベル）に低下させることができる。このため、相変化メモリ の記録層 52を、上記図 6に示されるような電圧パルス (安定動作時の書き換えパルス )によって安定して書き換えできるようになり、半導体装置の性能を向上させることが できる。
[0145] 次に、加熱しながら初期化のための電圧を印加する理由について、より詳細に説明 する。
[0146] 図 27は、ウェハ'プロセス終了後でかつ記録層 52の初期化前の抵抗素子 54の抵 抗 (この抵抗を初期抵抗と称する）の温度依存性の一例を示すグラフである。図 27の グラフの横軸は、半導体基板 11の温度 (すなわち抵抗素子 54の温度）に対応し、図 27のグラフの縦軸は、抵抗素子 54の初期抵抗に対応する。領域 52aの抵抗率は、 領域 52bの抵抗率よりも数桁大きいため、抵抗素子 54の初期抵抗値は、プラグ 43の 上方に存在する領域 52aの抵抗でほぼ決まる。この抵抗素子 54の初期抵抗値は、 図 27に示されるように、指数関数的な温度依存性を示す。これは、非晶質に近い状 態のカルコゲナイド (領域 52a)の抵抗値は、半導体的な温度依存性があるためであ る。このため、抵抗素子 54の初期抵抗値は、温度が高くなるに従って低くなる。
[0147] 一方、初期化に要する電流、すなわち初期化電流 Ithは、温度にほとんど依存しな い。これを示すのが、図 28のグラフである。図 28は、初期化電流 Ithの温度依存性の 一例を示すグラフである。図 28のグラフの横軸は、半導体基板 11の温度に対応し、 図 28のグラフの縦軸は、初期化電流 Ithに対応する。なお、初期化電流 Ithとは、初 期化に要する電流 (プラグ 43と上部電極膜 53との間の記録層 52に流れる電流）のこ とであり、初期化が開始される電流値、すなわちプラグ 43の上方で領域 52aの低抵 抗化が開始される電流値に対応する。
[0148] 図 28のグラフにも示されるように、初期化電流 Ithは温度にほとんど依存しない。す なわち、記録層 52を流れる電流値が、温度にほとんど依存しない臨界電流 (初期化 電流 Ith)に達したときに、抵抗素子 54の低抵抗化 (初期化）力 S起こる。これは、電流 により記録層 52湘変化材料)の内部でインパクトイオン化が起こって高抵抗領域 52 aの低抵抗ィ匕が開始するためであると考えられる。
[0149] このように、ウェハ'プロセス終了後でかつ記録層 52の初期化前の抵抗素子 54の 初期抵抗値は、温度が高くなるに従って低くなるので、半導体基板 11を加熱して高 温にすることで抵抗素子 54の初期抵抗値を、見かけ上、低くすることができる。
[0150] 半導体基板 11を加熱して抵抗素子 54の抵抗値 (初期抵抗値)が低 ヽ状態で、初 期化のための電圧をプラグ 43と上部電極膜 53との間に印加すると、半導体基板 11 を加熱しない場合に比べて、抵抗素子 54の抵抗が低いことから、より低い電圧でより 大きな電流が流れるので、より低い電圧で、初期化が開始されてプラグ 43の上方（上 部）に存在する高抵抗領域 52aを低抵抗化させることができる。すなわち、半導体基 板 11を加熱せずに初期化のための電圧を印加する場合に比べて、半導体基板 11 を加熱した状態で初期化のための電圧をプラグ 43と上部電極膜 53との間に印加し た方が、初期化に要する電圧 (初期化に必要な電圧、すなわち初期化電圧 Vth)を 低くすることができる。
[0151] 図 29は、ウェハ'プロセス終了直後（初期状態)の抵抗素子 54湘変化素子)の電 流 電圧特性を、電流掃引モードで測定した場合の波形を示すグラフであり、上記 図 25に対応するものである。図 29のグラフの横軸および縦軸は、上記図 25のグラフ の横軸および縦軸と同様である。また、図 29には、半導体基板 11を加熱せずに半 導体基板 11の温度を室温（27°C程度）とした場合（図 29のグラフでは点線で示され ており、これが上記図 25のグラフに相当するものである）と、半導体基板 11を加熱し て半導体基板 11の温度を 160°C程度とした場合（図 29のグラフでは実線で示されて いる）とが、グラフ化してある。
[0152] 図 29のグラフからも分力るように、領域 A1で電圧を増加させるに従って電流が増 加するが、半導体基板 11を加熱せずに室温とした場合よりも、半導体基板 11を加熱 して 160°Cにした場合の方力 抵抗素子 54 (の高抵抗領域 52a)の抵抗値 (初期抵 抗値）が小さいことから、所定の電流値を流すのに必要な電圧値を低くすることがで き、低 、電圧を印加した段階でジュール熱による高抵抗領域 52aの低抵抗ィ匕が開始 される。このため、半導体基板 11の温度を室温とした場合よりも、半導体基板 11を加 熱して 160°Cにした場合の方が、折れ曲がり位置 A2が低電圧側となる。すなわち、 半導体基板 11の温度を室温にした場合の初期化電圧 Vth よりも、半導体基板 11 を加熱して 160°Cにした場合の初期化電圧 Vth の方が、低くなる（Vth >Vth
160¾ 27°C
)。なお、初期化電圧 Vth ， Vth は、図 29のグラフで示される電流 電圧
160¾ 27°C 160¾
特性が急激な折れ曲がりを示す点 (折れ曲がり位置 A2)の電圧（閾値電圧)である。 半導体基板 11を加熱して半導体基板 11の温度を 160°Cにしたときの初期化電圧 Vt hが Vth に対応し、半導体基板 11を加熱せずに半導体基板 11の温度を室温（2
160¾
7°C程度）にしたときの初期化電圧 Vthが Vth に対応する。この初期化電圧 Vth
27°C 27
， Vth 以上の電圧を印加することで、ジュール熱によりプラグ 43の上方の高抵 抗領域 52aを低抵抗化して記録層 52を初期化し、抵抗素子 54の抵抗値を下げるこ とができる。図 29のグラフでは、初期化電圧 Vth は、 1. 9V程度、初期化電圧 Vt h は、 1. 3V程度である。
160¾
[0153] 図 30は、初期化電圧 Vthの温度依存性を示すグラフである。図 30のグラフの横軸 は、半導体基板 11の温度に対応し、図 30のグラフの縦軸は、初期化電圧 Vthに対 応する。
[0154] 図 30のグラフからも分力るように、半導体基板 11の温度が高くなるに従って、初期 化電圧 Vthは低くなる。これは、上述したように、半導体基板 11の温度が高くなるほ ど、抵抗素子 54 (の高抵抗領域 52a)の抵抗値が小さくなることから、所定の電流値（ ここでは初期化が開始される初期化電流 Ith)を流すのに必要な電圧値 (ここでは初 期化が開始される初期化電圧 Vth)を低くすることができ、低い電圧を印カロした段階 でジュール熱による高抵抗領域 52aの低抵抗ィ匕が開始されるようになるためである。 このため、半導体基板 11を加熱して半導体基板 11の温度を高くし、それによつて抵 抗素子 54 (の高抵抗領域 52a)の初期抵抗値 (初期化前の抵抗値)をある程度低くし た状態で、初期化のための電圧をプラグ 43と上部電極膜 53との間に印加すると、室 温の場合に必要とされる初期化電圧 (Vth )よりも低 、電圧 (初期化電圧 Vth)で 記録層 52を初期化することができる。図 30では、半導体基板 11の温度を 100°C以 上にすることで、 1. 5V以下の電圧で記録層 52の初期化を行えるようになることが示 されている。
[0155] このように、本実施の形態では、半導体基板 11を加熱しながら記録層 52に電流を 流す (プラグ 43と上部電極膜 53との間に電圧を印加して記録層 52に電流を流す)こ とにより記録層 52を初期化するので、抵抗素子 54 (記録層 52)を初期化するのに要 する初期化電圧 Vthを低くすることができる。初期化電圧 Vthを低くすることができる ので、初期化の際に抵抗素子 54に実際に印加する電圧 (プラグ 43と上部電極膜 53 との間に印加する電圧）を低くすることができる。このため、初期化の際に抵抗素子 5 4に印加する電圧を電源電圧よりも低くすることが可能になり、初期化のために別途 給電方法を設ける必要がなくなり、半導体装置の小型化や半導体装置の製造コスト の低減を図ることができる。また、初期化の際に抵抗素子 54に印加する電圧を低く することができるので、初期化に伴う負荷を低減し、初期化時に素子自体が破壊され るのを防止することができる。従って、半導体装置の製造歩留まりを向上することがで きる。
[0156] また、本実施の形態では、半導体基板 11を加熱しながら抵抗素子 54に電圧を印 カロして記録層 52に電流を流すことで記録層 52を初期化する。この記録層 52の初期 化の際にプラグ 43 (下部電極）と上部電極膜 53との間に印加する電圧 (後述する V ma に対応する電圧）は、記録層 52の初期化の後、相変化メモリ (抵抗メモリ素子)の書 き換えのためにプラグ 43と上部電極膜 53との間（の記録層 52)を高抵抗化させる（ すなわちリセット動作を行う）際の印加電圧 (プラグ 43と上部電極膜 53との間に印加 する電圧であり図 6の印加電圧 V に対応するもの）以下であることが好ましい (すな
RP
わち V ≤V )。このように初期化の際の印加電圧をリセット動作の際の印加電圧 V max RP
以下 (V ≤v )とすることにより、相変化メモリの書き換えの際に印加する電圧よ りも高い電圧が初期化動作の際に印加されなくなるので、初期化動作時に書き換え 電圧よりも高い電圧が印加されることによる素子の破壊をより的確に防止でき、半導 体装置の製造歩留まりをより向上することができる。
[0157] また、本実施の形態では、半導体基板 11を加熱しながら記録層 52に電流を流して 記録層 52を初期化するが、この記録層 52の初期化の際には、半導体基板 11を 100 〜250°Cの範囲内に加熱しながら記録層 52に電流を流して記録層 52を初期化する ことが、より好ましい。初期化時の半導体基板 11の温度を 100°C以上とすることで、 初期化電圧 Vthの低減効果を的確に得ることができる。また、初期化時の半導体基 板 11の温度を 100°C以上とすることで、初期化電圧 Vthを、通常動作時の書き換え 電圧 (リセット動作の際の印加電圧 V )に相当する 1. 5V以下とすることができ、初
RP
期化動作時に、通常動作時の書き換え電圧 (リセット動作の際の印加電圧 V )よりも
RP
高い電圧が抵抗素子 54に印加されないようにすることが可能になる。また、半導体基 板 11の加熱温度が高すぎると、抵抗素子 54に初期化用の電圧を印加するための治 具または装置を、耐熱性を考慮して準備する必要があり、初期化に要するコストや手 間を増大させる可能性があるが、初期化時の半導体基板 11の温度を 250°C以下と することで、半導体基板 11を加熱しながら抵抗素子 54に初期化用の電圧を印加す ることが容易に行えるようになり、初期化に要するコストや手間を低減することができる
[0158] 図 31〜図 33は、記録層 52の初期化のために印加する電圧パルス（初期化パルス )の電圧波形の例を示すグラフである。図 31〜図 33のグラフの縦軸は、プラグ 43 (下 部電極）と上部電極膜 53との間に印加する初期化パルスの電圧 (任意単位： arbitrar y unit)に対応し、図 31〜図 33のグラフの横軸は時間（任意単位： arbitrary unit)に 対応する。図 31は、初期化パルスが矩形パルスの場合、図 32は、初期ィヒパルスが 2 段パルス（階段状の多段パルス)の場合、図 33は、初期化パルスが立下り斜めパル ス（除冷パルス）の場合である。
[0159] 本実施の形態では、ウェハ'プロセスの後に行う初期化動作の際に、半導体基板 1 1を所定の温度 T1 (好ましくは100で≤丁1≤250° に加熱 (基板加熱）しながら、 プラグ 43と上部電極膜 53との間に電圧パルス (初期化パルス）を印加する力 この電 圧パルス (初期化パルス）における最高電圧値 V は、温度 T1での初期化電圧 Vth
max
以上の値 (すなわち V ≥Vth )にする必要がある。なお、 V は、初期化パルス
Tl max Tl max
における電圧の最高値 (記録層 52の初期化のためにプラグ 43と上部電極膜 53との 間に印加する電圧の最高値）に対応する。また、 Vth は、半導体基板 11を加熱し
T1
て半導体基板 11の温度を T1にしたときの初期化電圧 vthに対応し、例えば上記図
30のグラフの曲線によって算出することができる。基板温度 (T1)が室温の場合、初 期化電圧 Vthは 1. 9Vであり、基板温度 (T1)が 200°Cの場合には、初期化電圧 Vt hは 1. 2Vにまで低下する。基板加熱は、初期化電圧 Vthを低下させるとともに、熱 振動によって、電流が流れる経路近傍だけでなぐその周囲まで原子配列変化を容 易にするので、初期化のための電圧印加時間が短くて済み、ダメージを防いで初期 化をより完全にする効果が有る。同じ条件で比較して初期化電圧印加時間は 1Z2 以下 (基板加熱を行わない場合の 1Z2以下）に、また、 100回までの書き換えによる 抵抗変動も 1Z2以下 (基板加熱を行わない場合の 1Z2以下）にできた。
[0160] 半導体基板 11を温度 T1に加熱して初期化パルスを印加する場合、初期化パルス が全範囲で初期化電圧 Vth よりも低いと、記録層 52の初期ィヒ (高抵抗領域 52aの
T1
結晶ィ匕）が始まらず抵抗素子 54を低抵抗ィ匕できない。し力しながら、初期化パルスの 最高電圧値 V が初期化電圧 Vth 以上 ≥Vth )であると、初期化電圧 Vth
max Ί max Γΐ
以上の電圧が印加されているときに、記録層 52の初期ィ匕（高抵抗領域 52aの結晶
T1
ィ匕)が開始され抵抗素子 54が低抵抗化される。
[0161] 初期化パルスは、例えば、図 31のように矩形の電圧パルス（電圧値が一定のパル ス）とすることができる。半導体基板 11を温度 T1に加熱しながら、プラグ 43と上部電 極膜 53との間〖こ、図 31のような初期化電圧 Vth 以上の定電圧のノ ルスを印加する
T1
ことで、プラグ 43の上方の高抵抗領域 52aを結晶化でき、それによつて、抵抗素子 5 4の抵抗値を下げて記録層 52 (抵抗素子 54)を初期化することができる。
[0162] また、初期化パルスを、階段状のノ ルス、例えば図 32に示されるような 2段パルスと することもできる。この場合、階段状の初期化パルスの初段の電圧 (これが最高電圧 値 V となる）を、初期化電圧 Vth 以上 ≥Vth )の値にし、その後、電圧が max Tl max Tl
階段状に減少するようなパルス波形とすることが好ま 、。このようなパルスにすれば 、初段の電圧が初期化電圧 Vth 以上となることで、初段の電圧によってプラグ 43の
T1
上方の高抵抗領域 52aが結晶化し、それによつて電流が流れ易くなるので、その後 は、階段状に電圧を減少させて電流を制御し、記録層 52を徐冷させることができる。
[0163] また、初期化パルスを、図 33のように、初期化電圧 Vth 以上の定電圧 (これが最
T1
高電圧値 V となる）の印加と、それに続!ヽて電圧を徐々に減少させるパルス波形と
max
することもできる。図 32のような階段状のノルスの場合は、初期化電圧 Vth 以上の
T1 電圧を印加した後に階段状に電圧を減少させるのに対して、図 33のパルスの場合 は、初期化電圧 Vth 以上の電圧を印加した後に電圧をなだらかに（ほぼ同じ傾きで
T1
)減少させている。図 33のようなノ ルスの場合も、始めに印加する初期化電圧 Vth
T1 以上の定電圧によってプラグ 43の上方の高抵抗領域 52aが結晶化し、それによつて 電流が流れ易くなるので、その後は、電圧を徐々に減少させて電流を制御し、記録 層 52を徐冷させることができる。電圧ノ ルスの持続時間は、例えば、 5マイクロ秒から 1ミリ秒とする。高抵抗層 52aは界面層 51との高い接着力により結晶化が困難な状態 になっているため、通常書き換え時の結晶化動作 (セット動作)と同程度の時間（典型 的には約 1マイクロ秒)以上は必要であり、それよりも長い、例えば、 5マイクロ秒以上 の持続時間のパルスを印加することが望ましい。ただし、パルス持続時間が長過ぎる と、低抵抗ィ匕した後に大きな電流が流れ続けることになつて、その後の使用環境での 素子の寿命が短くなり、加熱状態で初期化を行なうという本発明の効果が損なわれ てしまうため、抵抗素子 54が充分に低抵抗ィ匕できる 1ミリ秒以下にする。投入エネル ギーでは（1ボルト） X 5マイクロアンペア X 5マイクロ秒 = 25ピコジュール以上であつ て、 1.5ボルト X 5マイクロアンペア X Iミリ秒 = 7. 5ナノジュール以下とする。電圧や 電流を掃引して印加する場合も、上記の電力範囲とする。ただし、ここに示すのは、 界面層 51として酸ィ匕タンタル、記録層 52として Ge Sb Teを用いた場合の典型的な
2 2 5
エネルギー範囲であって、これらの材料が異なる場合には。上に述べた本発明の効 果が得られる範囲で、適切な電圧パルスを選択することができる。
[0164] 図 34は、上記図 24と同じぐウエノ、'プロセスの後に記録層 52の初期化を行った 後の半導体装置の要部断面図であるが、記録層 52の結晶化領域 52bを、結晶化度 (結晶性）が相対的に高い領域 52cと低い領域 52dとに分けて図示したものである。 [0165] 上述したように、ウェハ ·プロセス終了直後には、上記図 23に示されるように、記録 層 52のうち、記録層 52と界面層 51との界面近傍の領域は、結晶化度が低い高抵抗 領域 52aとなっている。そして、半導体基板 11を温度 T1に加熱しながら初期化のた めの電圧 (初期化電圧 Vth 以上の電圧）を抵抗素子 54に印加することで、プラグ 4
T1
3の上方で、高抵抗領域 52aが加熱されて結晶化する（結晶化度が高められる)。こ れにより、図 24や図 34に示されるように、記録層 52は、界面層 51と記録層 52との界 面近傍の領域のうちのプラグ 43の上方 (上部)から離れた部分が結晶化度が低ぐ非 晶質に近い状態（高抵抗領域 52a)のまま残るが、それ以外は結晶化領域 52bとなる 。し力しながら、高抵抗領域 52aよりも結晶化度が高い結晶化領域 52bにおいても、 結晶化度が相対的に高い領域 (すなわち結晶性が高い領域 52c)と、それよりも結晶 化度が相対的に低い領域 (すなわち結晶性が低い領域 52d)とがある。すなわち、上 記のような記録層 52の初期化動作 (半導体基板 11を加熱しながら記録層 52に電流 を流すこと）を行うことにより、記録層 52のうち、プラグ 43の上方（上部）から離れた位 置では結晶化度 (結晶性）がほとんど変化しないが、記録層 52のうちのプラグ 43の 上方（上部）に位置する部分の結晶化度 (結晶性）が高められる。これは、記録層 52 の初期化時には、プラグ 43と上部電極 53の間に電流が流れて初期化が行われるの で、プラグ 43の上方の位置では、電流 (ジュール熱）によって結晶化が促進されるが 、プラグ 43の上方力も離れた位置では、電流 (ジュール熱)の影響は小さぐ結晶化 度 (結晶性）がほとんど変わらないためである。このため、図 34に示されるように、初 期化により、記録層 52は、プラグ 43の上方（上部）に位置する部分が結晶性の高い 領域 52cとなり、プラグ 43の上方 (上部)から離れた部分が、それよりも結晶性が低い 領域 52dとなる。
[0166] 結晶性の低い領域 52dは、高抵抗領域 52aよりも結晶化度 (結晶性）が高ぐ結晶 性の高い領域 52cは、結晶性が低い領域 52dよりも結晶化度 (結晶性）が高い。すな わち、結晶性の低い領域 52dは、高抵抗領域 52aよりも結晶性の乱れ (規則的な原 子配列の乱れ)が小さく（少なぐ低く）、結晶性の高い領域 52cは、結晶性が低い領 域 52dよりも結晶性の乱れ (規則的な原子配列の乱れ)が小さい (少ない、低い)。こ の結晶性が低い領域 52dは、ウェハ'プロセス後で、初期化前の結晶化領域 52bが 、初期化動作によっても結晶化度 (結晶性)がほとんど変わらずに残存した部分であ る。初期化前の結晶化領域 52bのうち、プラグ 43の上方に位置する部分が、初期化 動作によって結晶化度 (結晶性）が高められて結晶性の高い領域 52cとなる。
[0167] 高抵抗領域 52aは、記録層 52を構成するカルコゲナイドが、結晶化度 (結晶性）が 低ぐ非晶質 (アモルファス)のような状態にある領域であるが、高抵抗領域 52aが形 成されているかどうかは、電子線回折により判別することができる。電子線回折像は、 ハロー、リング、リングとスポット混在、スポットの順に結晶化度が高くなるので、各々 の領域で得られた電子線回折像を比較することにより、結晶化度合い (結晶化度)の 大小 (高低)を判別できる。即ち、結晶化度とは、原子配列の規則性の高さを示して おり、原子配列が乱れた状態となっている非晶質状態では、結晶化度が低ぐハロー 回折パターンに近い電子線回折像が得られる。一方、結晶化度が高くなると、原子 配列の規則性が増し、スポットに近い電子線回折像を示す。図 35は、高抵抗領域 52 aの電子線回折写真の一例を示す説明図である。図 35に示されるように、高抵抗領 域 52aの電子線回折写真では、明瞭な回折スポットが観察されず、輪郭のぼけたリン グ状のハローパターン (ノヽロー回折パターン）が観察される。
[0168] 一方、結晶化領域 52bは、高抵抗領域 52aよりも結晶化度 (結晶性）が高い領域（ すなわち原子配列の規則性が高 、領域)であり、結晶化領域 52bが形成されて 、る 力どうかは、電子線回折により判別することができる。図 36は、結晶化領域 52bの電 子線回折写真の一例を示す説明図である。図 36に示されるように、結晶化領域 52b の電子線回折写真では、高抵抗領域 52aに比べて明瞭な回折スポットが観察される 。また、結晶性が低い領域 52dの電子線回折と結晶性の高い領域 52cの電子線回 折とを比べた場合、結晶性が低い領域 52dよりも結晶性の高い領域 52cの方が、回 折スポットがより明瞭となり、回折スポットの欠けゃノヽロー的なパターンが生じにくい。
[0169] 従って、上記のような記録層 52の初期化を行うことにより、初期化後（相変化メモリ の書き換え前)の本実施の形態の半導体装置 1は、初期化された記録層 52が、図 3 4に示されるように、界面層 51と記録層 52との界面近傍でかつプラグ 43 (下部電極） の上方 (上部)から離れた高抵抗領域 52a (第 1領域)と、高抵抗領域 52a (第 1領域） 上の結晶性の低 、領域 52d (第 2領域）と、プラグ 43 (下部電極)の上方（上部）の結 晶性の高い領域 52c (第 3領域)とを有した状態となる。そして、初期化された記録層 52においては、結晶性の乱れ (規則的な原子配列の乱れ)は、高抵抗領域 52a (第 1領域)が、結晶性が低 、領域 52d (第 2領域)および結晶性の高!、領域 52c (第 3領 域)よりも大きい状態となっている。また、初期化された記録層 52においては、結晶性 の乱れ (規則的な原子配列の乱れ)は、結晶性の高 、領域 52c (第 3領域)が結晶性 の低 、領域 52d (第 2領域)よりも小さ 、状態となって!/、る。
[0170] 図 37は、上記図 24と同じぐウェハ'プロセスの後に記録層 52の初期化を行った 後の半導体装置の要部断面図であるが、記録層 52のうち、上記図 6〜図 10などを 参照して説明したような書き換え動作時に結晶状態と非晶質状態との間で相変化す る領域である相変化領域 55の形状 (位置、範囲、領域)を点線で模式的に示してあ る。
[0171] 記録層 52の初期化を行った半導体装置は、安定動作時の書き換えパルスによつ て書き換え可能なレベルの抵抗値 (リセット時の抵抗値よりも低!、抵抗値、好ましくは セット状態の抵抗値レベル)まで抵抗素子 54の抵抗値が低下されて ヽるので、上記 図 6に示されるような電圧パルス (安定動作時の書き換えノ ルス）によるリセット動作、 セット動作およびリード動作が可能となり、相変化メモリの安定した書き換えや読み出 しを行うことができる。書き換え動作に必要なジュール熱はプラグ 43近傍領域で発生 するので、相変化メモリ (記録層 52)の書き換え動作 (結晶状態と非晶質状態との間 の相変化）は、記録層 52のうち、ジュール熱の発生しやすいプラグ 43近傍領域で起 こる。このため、記録層 52のうち、書き換え動作時に結晶状態と非晶質状態との間で 相変化する領域、すなわち相変化領域 55の形状は、図 37に模式的に示されるよう に、プラグ 43の上部で半球形状のようになる。例えば、リセット時には、相変化領域 5 5が非晶質状態となり、結晶化領域 52b中のプラグ 43近傍に半球形状の非晶質領 域 (非晶質状態の相変化領域 55)が形成され、セット時には、相変化領域 55が結晶 状態となり、相変化領域 55を含む結晶化領域 52b全体が結晶状態となる。
[0172] 本実施の形態では、図 24、図 34および図 37にも示されるように、記録層 52の初期 化を行った後に、界面層 51と記録層 52との界面近傍でかつプラグ 43の上方力も離 れた位置に高抵抗領域 52aが残存している。このため、高抵抗領域 52aが残存して いる部分ではジュール熱が発生しにくぐジュール熱の発生は高抵抗領域 52aが無 いプラグ 43近傍に限られるので、相変化領域 55は、プラグ 43の上部に限定的に形 成される。このため、書き換え動作時に結晶状態と非晶質状態との間で相変化する のは、プラグ 43の上方に限定され、プラグ 43の上方力も離れた位置では、書き換え 動作時に相変化は生じない。このため、書き換え動作時に結晶状態と非晶質状態と の間で相変化する相変化領域 55を、プラグ 43の上方にほぼ限定することができるの で、相変化メモリの書き換え（リセット動作またはセット動作）時に抵抗素子 54を流れ る電流（上部電極膜 53とプラグ 43との間を流れる電流）を低くすることができ、低い電 力（電流）による相変化メモリの書き換えが可能になる。従って、相変化メモリを有する 半導体装置の性能を向上させることができる。
[0173] なお、本実施の形態では、上述したように、半導体基板 11を加熱しながら記録層 5 2に電流を流して記録層 52を初期化する。熱のアシストがあるため、初期化前の高抵 抗領域 52aのうち初期化により結晶化された部分の平面寸法 (半導体基板 11の主面 に平行な平面での面積）は、プラグ 43の平面寸法（半導体基板 11の主面に平行な 平面での面積)よりも若干大きくなると考えられる。このため、初期化により形成される 結晶性の高い領域 52cの平面寸法 (半導体基板 11の主面に平行な平面での面積） は、プラグ 43の平面寸法（半導体基板 11の主面に平行な平面での面積)よりも若干 大きくなると考えられる。しかしながら、本実施の形態では、初期化動作の際に半導 体基板 11の加熱処理のみで結晶化して!/、る訳ではなく、半導体基板 11の加熱とプ ラグ 43および上部電極膜 53間の電圧印加の両者によって初期化を行っているので 、プラグ 43の上方力 少し離れた場所には高抵抗層（高抵抗領域 52a)が初期化後 にも残っており、低電力書き換えが損なわれるほどではない。
[0174] 図 38は、上記図 37と同様、ウェハ.プロセスの後に初期化動作を行った後の半導 体装置の要部断面図であるが、図 37の場合とは異なり、初期化時に高抵抗領域 52 aも結晶化し、界面層 51と記録層 52の界面近傍に高抵抗領域 52aが残存して 、な い場合が示されている。
[0175] 図 38では、界面層 51と記録層 52の界面近傍に高抵抗領域 52aが残存していない ので、図 37に比べて、ジュール熱が発生する部分が広がり、書き換え動作時に結晶 状態と非晶質状態との間で相変化する相変化領域 55が、プラグ 43の上方力も離れ た領域でも形成されるようになる。
[0176] このため、界面層 51と記録層 52の界面近傍に高抵抗領域 52aが残存していない 図 38の場合よりも、界面層 51と記録層 52との界面近傍でかつプラグ 43の上方から 離れた位置に高抵抗率の高抵抗領域 52aが残存している図 37の場合の方力 相変 化領域 55の平面寸法（半導体基板 11の主面に平行な平面での面積）は大きくなる。 従って、図 38の場合よりも、図 37の場合の方が、相変化メモリの書き換え時に抵抗 素子 54を流れる電流（上部電極膜 53とプラグ 43との間を流れる電流）をより低くする ことができ、より低い電力（電流）による相変化メモリの書き換えが可能になる。
[0177] また、本実施の形態とは異なり、記録層 52の初期化を行わず、プラグ 43の上方に 結晶性の高 、領域 52cが形成されな力つた場合、プラグ 43上に高抵抗領域 52aだ けでなぐその上に結晶性が低い領域 52dが残存することになる。この場合、結晶性 の乱れが大きい領域が、書き換え動作により相変化することになるので、書き換えを 行えたとしても、書き換え動作時に、結晶化方向への原子配列変化に時間がかかつ たり、結晶化したとしても結晶粒間に乱れた構造が集積して抵抗が低くならな力つた り、あるいは非晶質状態での微細な組成変調の発生などが生じ、相変化メモリの書き 換え特性を低下させる可能性がある。
[0178] それに対して、本実施の形態では、図 34に示されるように、初期化により、プラグ 4 3の上部で高抵抗領域 52aを結晶化しただけでなぐ記録層 52は、プラグ 43の上方 領域全体で結晶性が高められて、プラグ 43の上方に結晶性の高い領域 52cが形成 されている。上記相変化領域 55は、この結晶性の高い領域 52cに形成される。結晶 性の高い領域 52cは、結晶性が低い領域 52dおよび高抵抗領域 52aに比べて、結 晶性 (規則的な原子配列)の乱れが少なぐ欠陥やカルコゲナイドの組成変調が少な い。この結晶性の高い領域 52cに上記相変化領域 55が形成されるので、書き換え動 作時に、結晶化方向への原子配列変化に要する時間が短縮され、また、結晶化した ときの結晶粒間の構造の乱れを低減してより的確に低抵抗ィ匕でき、また、非晶質状 態での組成変調の発生を抑制または防止することができ、相変化メモリの書き換え特 性を向上することができる。 [0179] また、本実施の形態では、上述したような記録層 52の初期化を、ウェハ'プロセスの 後で、かつダイシングなどにより半導体基板 11を切断して各半導体チップに個片化 する前に行っている。この場合、ウェハ状態の半導体基板 11を加熱しながら記録層 52に電流を流して記録層 52を初期化する。他の形態として、上述したような記録層 5 2の初期化を、ウェハ'プロセスの後で、かつダイシングなどにより半導体基板 11を切 断して各半導体チップに個片化した後に行うこともできる。この場合、切断されてチッ プ化 (個片化)された半導体基板 11 (すなわち半導体装置 1自体)を加熱しながら記 録層 52に電流を流して記録層 52を初期化する。
[0180] 但し、上述したような記録層 52の初期化は、半導体基板 11を切断して各半導体チ ップに個片化した後に行うよりも、半導体基板 11を切断して各半導体チップに個片 化する前に行えば、より好ましい。これにより、ウェハの多数の半導体チップ領域の相 変化メモリに対して、加熱しながら記録層 52に電流を流す初期化動作を容易かつ的 確に行うことができるようになる。また、半導体チップを挿入するソケットなどが不要で 、ウェハを加熱しながらウェハの各パッド電極にプローブなどを用いて電圧を印加す ればよいので、初期化に要する装置を簡略にでき、また、初期化に要する時間も短 縮できる。
[0181] また、本実施の形態では、上述したように半導体基板 11を加熱しながら記録層 52 に電流を流して記録層 52を初期化する。しかしながら、記録層 52の高抵抗層（非晶 質領域 52a)を除去して安定動作時の書き換えパルスによって書き換え可能なレべ ルの抵抗値 (リセット時の抵抗値よりも低!、抵抗値、好ましくはセット状態の抵抗値レ ベル)まで抵抗素子 54を低抵抗ィ匕させるという初期化の目的を達成するためには、 抵抗素子 54に電圧を印加せず (記録層 52に電流を流さず）に、半導体基板 11を加 熱することのみによって抵抗素子 54の初期化を行うこともできる。この場合、抵抗素 子 54を形成し、絶縁膜 62で埋め込んで以降、通常はウェハ ·プロセスの終了後、半 導体基板 11を、好ましくは 500°C以上の温度で 10分程度加熱する。抵抗素子 54〖こ は電流を流さないので、記録層 52にジュール熱は発生しないが、半導体基板 11全 体を加熱することで、記録層 52の高抵抗領域 52aを結晶化して記録層 52全体を結 晶化領域 52bとすることができ、抵抗素子 54 (あるいはプラグ 43および抵抗素子 54 力もなる抵抗素子または抵抗メモリ素子)の抵抗を、書き換え動作によって高抵抗状 態を記録された際 (すなわちリセット時)の抵抗値よりも低！ヽ抵抗値にまで低下させ、 書き換え可能なレベルの抵抗値に低下させることができる。このため、半導体基板 11 を加熱して記録層 52を初期化することにより、相変化メモリを安定して書き換えできる ようになる。但し、抵抗素子 54に電圧を印加せず (記録層 52電流を流さず）に半導 体基板 11を加熱することのみによって記録層 52の初期化を行った場合、初期化後 には、界面層 51と記録層 52との界面近傍には高抵抗領域 52aが存在しなくなり、上 記図 38のような状態となる。全体加熱による初期化では、高抵抗領域 52aが消滅し て、記録層 52の全体が結晶化領域 52bに変化するため、その後の書き換えを行なつ た際に素子間の抵抗値のばらつきがより小さく出来るという利点がある。ただし、電圧 印加によるジュール加熱よりも長い時間に渡って、記録層 52が高温状態に保持され るため、書き換え可能回数が低下する。
[0182] 以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明し たが、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない 範囲で種々変更可能であることは言うまでもな 、。
産業上の利用可能性
[0183] 本発明は、相変化メモリを含む半導体装置の製造方法および半導体装置に適用し て好適なものである。

Claims

請求の範囲
[1] 下部電極と、前記下部電極上に形成された界面層と、前記界面層上に形成された カルコゲナイド層からなる記録層と、前記記録層上に形成された上部電極とからなる 抵抗メモリ素子を備えた半導体装置の製造方法であって、
(a)半導体基板上に前記下部電極、前記界面層、前記記録層および前記上部電 極を形成する工程、
(b)前記 (a)工程の後、前記半導体基板を加熱しながら前記記録層に電流を流す 工程、
を有することを特徴とする半導体装置の製造方法。
[2] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (b)工程の前に、前記記録層のうちの前記界面層と前記記録層との界面近傍 に結晶化度が相対的に低 、層が形成されており、
前記 (b)工程では、前記半導体基板を加熱しながら前記記録層に電流を流すこと により、前記結晶化度が相対的に低い層の結晶化度を上げることを特徴とする半導 体装置の製造方法。
[3] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (b)工程では、前記半導体基板を加熱しながら前記記録層に電流を流すこと により、前記下部電極と前記上部電極との間の抵抗を低下させることを特徴とする半 導体装置の製造方法。
[4] 請求項 1記載の半導体装置の製造方法において、
前記 (b)工程では、前記半導体基板を加熱しながら前記下部電極と前記上部電極 との間に電圧を印加して前記記録層に電流を流すことを特徴とする半導体装置の製 造方法。
[5] 請求項 4記載の半導体装置の製造方法にお 、て、
前記 (b)工程で前記下部電極と前記上部電極との間に印加する前記電圧は、前記 (b)工程後に前記抵抗メモリ素子の書き換えのために前記下部および上部電極間を 高抵抗化させる際の印加電圧以下であることを特徴とする半導体装置の製造方法。
[6] 請求項 1記載の半導体装置の製造方法にお!、て、 前記下部電極は、前記半導体基板上に形成された第 2絶縁膜の開口部内に埋め 込まれ、
前記界面層は、前記下部電極が埋め込まれた前記第 2絶縁膜上に形成され、 前記記録層の一部力 前記下部電極と平面的に重なっていることを特徴とする半 導体装置の製造方法。
[7] 請求項 6記載の半導体装置の製造方法にお 、て、
前記 (b)工程では、前記半導体基板を加熱しながら前記記録層に電流を流すこと により、前記記録層のうちの前記下部電極の上方に位置する部分の結晶性が高めら れることを特徴とする半導体装置の製造方法。
[8] 請求項 6記載の半導体装置の製造方法にお 、て、
前記 (b)工程の前に、前記記録層のうちの前記界面層と前記記録層との界面近傍 の結晶化度が相対的に低い層が形成されており、
前記 (b)工程では、前記半導体基板を加熱しながら前記記録層に電流を流すこと により、前記結晶化度が相対的に低い層のうちの前記下部電極の上方に位置する 部分の結晶化度を上げることを特徴とする半導体装置の製造方法。
[9] 請求項 8記載の半導体装置の製造方法にお 、て、
前記 (b)工程で前記半導体基板を加熱しながら前記記録層に電流を流しても、前 記結晶化度が相対的に低い層のうちの前記下部電極の上方力 離れた部分の結晶 性は低いままであることを特徴とする半導体装置の製造方法。
[10] 請求項 1記載の半導体装置の製造方法にお!、て、
前記記録層は、少なくとも Geと Sbと Teとを構成元素として含むカルコゲナイドから なることを特徴とする半導体装置の製造方法。
[11] 請求項 1記載の半導体装置の製造方法において、
前記界面層は、金属酸化物、または金属窒化物からなることを特徴とする半導体装 置の製造方法。
[12] 請求項 1記載の半導体装置の製造方法にお!、て、
前記界面層は、酸ィ匕タンタル、または酸ィ匕クロム力 なることを特徴とする半導体装 置の製造方法。
[13] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (b)工程では、前記半導体基板を 100〜250°Cの範囲内に加熱しながら前記 記録層に電流を流すことを特徴とする半導体装置の製造方法。
[14] 請求項 1記載の半導体装置の製造方法にお!、て、
前記 (b)工程は、ウェハ'プロセスの後に行われることを特徴とする半導体装置の製 造方法。
[15] 請求項 13記載の半導体装置の製造方法において、
前記 (b)工程の後に、
(c)前記半導体基板を切断する工程、
を更に有することを特徴とする半導体装置の製造方法。
[16] 下部電極と、前記下部電極上に形成された界面層と、前記界面層上に形成された カルコゲナイド層からなる記録層と、前記記録層上に形成された上部電極とからなる 抵抗メモリ素子を備えた半導体装置の製造方法であって、
(a)半導体基板上に前記下部電極、前記界面層、前記記録層および前記上部電 極を形成する工程、
(b)前記 (a)工程の後、前記半導体基板を加熱することにより、前記抵抗メモリ素子 の抵抗を、書き換え動作によって高抵抗状態を記録された際の抵抗値よりも低 ヽ抵 抗値にまで低下させる工程、
を有することを特徴とする半導体装置の製造方法。
[17] 半導体基板と、
前記半導体基板上に形成された第 2絶縁膜と、
前記第 2絶縁膜に形成された開口部内に埋め込まれた下部電極と、
前記下部電極が埋め込まれた前記第 2絶縁膜上に形成された前記界面層と、 前記界面層上に形成されたカルコゲナイド層からなる記録層と、
前記記録層上に形成された上部電極と、
を有する半導体装置であって、
前記記録層は、前記界面層と前記記録層との界面近傍でかつ前記下部電極の上 方から離れた第 1領域と、前記第 1領域上の第 2領域と、前記下部電極の上方の第 3 領域とを有し、
前記記録層の結晶性の乱れは、前記第 1領域が、前記第 2領域および前記第 3領 域よりも大きいことを特徴とする半導体装置。
[18] 請求項 17記載の半導体装置において、
前記記録層の結晶性の乱れは、前記第 3領域が、前記第 2領域よりも小さいことを 特徴とする半導体装置。
[19] 請求項 17記載の半導体装置において、
前記記録層の前記第 1領域は、非晶質状態であることを特徴とする半導体装置。
[20] 請求項 17記載の半導体装置において、
前記記録層は、相変化メモリの情報の記録層であり、少なくとも Geと Sbと Teとを構 成元素として含むカルコゲナイド力 なり、
前記界面層は、酸ィ匕タンタルまたは酸ィ匕クロム力もなることを特徴とする半導体装 置。
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