TWI417881B - Semiconductor device - Google Patents

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TWI417881B
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Norikatsu Takaura
Kenzo Kurotsuchi
Nozomu Matsuzaki
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Renesas Electronics Corp
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Description

半導體裝置
本發明關於半導體裝置，特別關於包含利用電阻差而辨識記憶資訊之記憶格、例如包含利用相變化材料之記憶格的高密度積體記憶體電路、積體記憶體電路與邏輯電路設於同一半導體基板的邏輯混合型記憶體、具有類比電路的半導體積體電路裝置、具有非揮發性的隨機存取記憶體等適用之有效技術。
作為本發明人檢討之技術，例如利用相變化材料之記憶體之中可考慮以下之技術。
利用相變化材料構成之電阻元件的記憶體(相變化記憶體)，係藉由設定動作使相變化材料結晶化、藉由重置動作使非晶質化，藉由相變化材料之相狀態變化引起之電阻值差異而記憶資訊的非揮發性記憶體。亦即，低電阻狀態之設定與高電阻狀態之重置，不必要取用完全之結晶狀態、非晶質狀態，而是可以採用完全結晶狀態之低電阻狀態與完全非晶質狀態之高電阻狀態之中間任意值。
重置時為使相變化材料之溫度上升至融點以上而施加高電壓。又，相變化材料之溶融後為防止結晶化，而設為急速衰減之短時間脈衝。又，設定係在特定時間保持相變化材料之溫度於結晶化溫度以上、小於融點之溫度，因此，設定脈衝為較重置脈衝低電壓、長時間之脈衝。
相變化記憶體之適用對象，首先可舉非揮發性記憶體之主流之快閃記憶體之替換。相較於快閃記憶體，相變化記憶體可以低電壓動作、高速改寫，因此可稱為更高性能之快閃記憶體。另外，隨高速化進佔，高速之非揮發性RAM可以實現。目前多數之行動機器搭載有非揮發性之快閃記憶體與高速之揮發性RAM(DRAM)之雙方記憶體，但是若具備彼等2個記憶體特徵之非揮發性RAM能實現，則可將快閃記憶體與DRAM統合於1個晶片，可替換全部之半導體記憶體裝置。
本發明之相關技術有例如專利文獻1、非專利文獻1等。
專利文獻1：特開2003－100085號公報
非專利文獻1：Japanese Journal of Applied Physics,1991年1月、第30卷、p.97－100
但是，本發明人檢討上述相變化記憶體發現以下問題。
例如，習知相變化記憶體之重置動作，係施加矩形電壓脈衝，使相變化材料之溫度上升至融點以上，相變化材料一旦溶融之後，使急速冷卻。例如相變化材料為Ge2 Sb2 Te5 時，施加矩形電壓脈衝時，相變化材料Ge2 Sb2 Te5 時之溫度變化之時間常數約為2ns(10－ 9 秒)，重置脈衝寬度即使為30ns相變化材料亦可大於融點，之後，急速冷卻即可重置。
另外，習知相變化記憶體之設定動作，係施加矩形電壓脈衝，使相變化材料之溫度上升至小於融點、且為結晶化溫度以上，於該溫度保持約1 μ s，依此則，不僅相變化材料，就連其周圍亦變溫暖。電壓脈衝設為0V之後，周圍之熱使相變化材料，在變化材料之結晶化進行之小於融點、結晶化溫度以上之溫度帶慢慢冷卻而被結晶化，該習知方式中，相變化材料之周圍溫度充分變溫暖額以需要約1 μ s之時間，因此設定需要約1 μ s之時間。
如上述說明，規範習知方式之相變化記憶體之寫入時間者為設定動作。
本發明之目的及特徵可由說明書之記載及圖面加以理解。
本發明之代表性概要簡單說明如下。
亦即，本發明之半導體裝置具有：於設定動作時，作為施加於相變化材料之電壓脈衝，係採用施加引起之相變化材料之到達溫度為融點以上者，使上述相變化材料之溫度急速上升，在到達融點之前停止電壓脈衝之施加之功能。
另外，本發明之半導體裝置，具有：施加於相變化材料之設定電壓設為2段，第1電壓施加後，施加較第1電壓低的第2電壓之功能。
以下依圖面說明本發明實施形態。又，實施形態說明之全圖中同一構件原則上附加同一符號並省略重複說明。
(第1實施形態)
圖3為本發明第1實施形態之非同步式相變化記憶體之構成例之重要部分方塊圖。
首先，依圖3說明第1實施形態之非同步式相變化記憶體之構成之一例。雖未特別限定，非同步式相變化記憶體，係依據控制信號之狀態，或檢測出位址之遷移而進行動作。第1實施形態之非同步式相變化記憶體，具有：指令緩衝器CB，控制信號產生電路CPG，位址緩衝器AB，位址遷移檢測電路ATD，行前置解碼器RPD，列前置解碼器CPD，輸入緩衝器DIB，輸出緩衝器DOB，感測放大器區塊SA，及寫入緩衝器方塊WB等。另外對應於記憶格陣列MCA設有設有行解碼器RDEC，字元線驅動器WD，列解碼器CDEC，及列選擇器CSEL等。其中僅圖示1個記憶格陣列MCA，但亦可依據記憶格容量設為多數記憶格陣列MCA。
各電路方塊實現以下之功能。控制信號產生電路CPG，依據指令緩衝器CB取入之來自外部之控制信號CMD，而產生控制信號CTL用於控制輸入緩衝器DIB，輸出緩衝器DOB，感測放大器區塊SA，及寫入緩衝器方塊WB等。位址緩衝器AB，係取入來自外部之位址ADR，將內部之位址AI傳送至位址遷移檢測電路ATD，行前置解碼器RPD，列前置解碼器CPD。位址遷移檢測電路ATD，檢測出內部位址AI之遷移而對控制信號產生電路CPG輸出位址遷移信號AT。具體言之為，取得針對位址之各位元變化之檢測出之邏輯，取得彼等之邏輯和作為位址遷移信號AT。
行前置解碼器RPD，係對行位址進行前置解碼，對行解碼器RDEC輸出行前置解碼位址RPA。行解碼器RDEC，再度對行前置解碼位址RPA進行解碼，對應於此使字元線驅動器WD選擇性驅動記憶格陣列MCA中之字元線。列前置解碼器CPD，係對列位址進行前置解碼，對列解碼器CDEC輸出列前置解碼位址CPA。列解碼器CDEC，再度對列前置解碼位址CPA進行解碼，對應於此使列選擇器CSEL選擇性使記憶格陣列MCA中之位元線連接於輸出入線IO。
輸入緩衝器DIB，係以所要時序取入其和外部間之輸出入資料DQ之資料，作為輸入資料DI傳送至寫入緩衝器方塊WB。寫入緩衝器方塊WB，係對應於輸入資料DI驅動輸出入線IO進行寫入動作。感測放大器區塊SA，係包含和同時動作之位元線對應之個數之感測放大器區塊，其進行讀出動作，放大輸出入線IO之信號予以辨識，而輸出讀出資料DO。輸出緩衝器DOB，係依據所要時序輸出讀出資料DO。
圖4為記憶格陣列MCA之構成例。記憶格MC設於，連接於字元線驅動器WD之字元線WL0、WL1、WL2、…與連接於列選擇器CSEL之位元線BL0、BL1、BL2、…的交點。另外，設有源極線SL01、SL23、…，連接於接地電壓VSS。各記憶格MC，由相變化電阻PCR與記憶格電晶體MT構成。相變化電阻PCR的一端接於位元線，另一端接於記憶格電晶體MT之源極/汲極之一方。相變化電阻由例如包含Te等之硫屬化物材料構成。記憶格電晶體MT之源極/汲極之另一方接於源極線，閘極接於字元線。圖4之記憶格電晶體MT使用MIS(Metal Insulator Semiconductor)型電晶體，但亦可使用雙極性電晶體。
又，必要時可設虛擬格用於產生讀出時之參考信號(未圖示)。又，此處記憶格電晶體MT使用NMOS電晶體，但亦可使用PMOS電晶體或雙極性電晶體。但就高積體化而言較好是使用MOS電晶體。和PMOS電晶體比較，ON狀態之通道阻抗小的NMOS電晶體較好。以下說明使用NMOS電晶體作為記憶格電晶體MT之電壓干係、動作等。
圖5為圖4之記憶格陣列構成對應之佈局圖。圖4之電路之各要素被附加同一符號。於圖5以粗黑線隔開之區域，為如圖4所示記憶格陣列MCA對應之區域，於圖5，M1為第1金屬層，M2為第2金屬層，FG為矽基板上形成之作為電晶體之閘極使用的層，FCT為連結FL上面與M1下面之接觸孔，R為記憶元件PCR與其上部電極層UE之積層膜，SCT為連結M1上面與R之下面之接觸孔，TCT為連結M1上面與M2下面之接觸孔。記憶元件R，係於同一位元線連接之記憶格間，介由接觸孔TCT上拉至第2金屬層M2。第2金屬層M2作為各個位元線使用。字元線WL0~WL3由FG形成。FG使用多晶矽與矽化物(矽與高融點金屬之合金)之積層。構成記憶格MC11的1個MOS電晶體為QM1。構成記憶格MC21的電晶體QM2，係和電晶體QM1共用源極區域。構成其他格之MOS電晶體亦同樣。
圖6為記憶格陣列之重要部分斷面圖。本例為實現如圖5所示陣列構成之具體構成例。圖6為邏輯混合型記憶體、邏輯電路區域及相變化記憶格之記憶格區域之斷面圖。在形成於半導體基板SUB的阱PW形成所要電晶體QM1、QM2。在層間絕緣膜ILIc的位置配置第1層配線M1及源極線配線等。
於其上部，在上述記憶格區域，介由下部電極栓塞PLUG形成相變化材料PCR，構成記憶格之主要部分被形成。該記憶格部介由其上部配置之栓塞形狀金屬接觸We連接於位元線BL。
於記憶格區域，形成例如n通道型記憶格選擇用MOS電晶體QM1、QM2。n通道型記憶格選擇用MOS電晶體QM1、QM2，係於p阱PW上部互相分離形成。彼等電晶體具有成為LDD(Lighted Doped Drain)構造之半導體區域DN、DNC，形成於半導體基板上的閘極絕緣膜，及形成於其上的閘極。半導體區域DNC，被形成於同一元件活化區域之鄰接之n通道型記憶格選擇用MOS電晶體共有。
上述n通道型記憶格選擇用MOS電晶體QM1、QM2，被沈積於半導體基板SUB上的層間絕緣膜ILIa、ILIb覆蓋。
該層間絕緣膜ILIa、ILIb由例如氧化矽膜形成，藉由例如通常之電漿CVD法等形成。層間絕緣膜ILIb上面，以使記憶體區域與邏輯電路區域之高度大略一致的方式被形成平坦。
於記憶體區域之層間絕緣膜ILIa、ILIb，形成連接孔而使記憶格選擇用MOS電晶體QM1、QM2之半導體區域DN、DNC之上面呈露出。
於該連接孔被填埋例如鎢(W)構成之傳導材料Wa、Wb，形成接觸電極。又，傳導材料使用鎢時，於相關絕緣膜ILIa、ILIb之間存在例如約10nm之TiN作為阻障金屬層。
該接觸電極電連接於記憶格選擇用MOS電晶體QM1、QM2之半導體區域DN、DNC。
於記憶體區域之層間絕緣膜ILIc，穿孔形成連接孔而使例如鎢(W)構成之傳導材料Wc、Wd構成之接觸電極面呈露出。又，傳導材料使用鎢時，於相關絕緣膜ILIc之間存在例如約10nm之TiN作為阻障金屬層。該接觸電極電連接於記憶格選擇用MOS電晶體QM1、QM2共用之半導體區域DNC。
於絕緣膜ILIc之上面沈積層間絕緣膜ILId，層間絕緣膜ILId由例如氧化矽構成。
於記憶體區域之層間絕緣膜ILId，穿孔形成連接孔而使源極線配線SL呈露出。於該連接孔被填埋例如鎢(W)構成之傳導材料PLUG，形成接觸電極。又，傳導材料使用鎢時，於相關絕緣膜ILId之間存在例如約10nm之TiN作為阻障金屬層。該接觸電極電連接於源極線配線SL。
於記憶體區域之層間絕緣膜ILIe中，形成成為記憶體元件的電阻元件R。電阻元件R形成為條狀，由相變化材料PCR及其表面被覆蓋的例如鎢構成之上部電極UE構成。構成電阻元件R之相變化材料PCR，可為例如Ge－Sb－Te系相變化材料、或Zn－Te系相變化材料、或添加有彼等材料之添加元素X的X－Ge－Sb－Te系相變化材料、或添加有添加物Y的Y－Ge－Sb－Te系相變化材料。添加元素X可為In、Cr、O、N、Zn、Bi、Ag、Au、Se等。添加元素Y可為Sb、In、Cr、O、N、Ge、Bi、Ag、Au、Se等。
相變化記憶體之下部電極栓塞PLUG使用之材料可為例如W、TiN、TiW、TiAlN、多晶矽等。
電阻元件R之下部電連接於記憶格下部接觸電極，經由其電連接於記憶格選擇用MOS電晶體QM1、QM2之半導體區域DN、DNC。
於電阻元件R之上面沈積硬質遮罩絕緣膜HM。該硬質遮罩絕緣膜HM由例如氧化矽構成。硬質遮罩絕緣膜HM，係為對電阻元件R施予圖案化而形成，形成於條狀。
於記憶體區域之層間絕緣膜ILIe，於硬質遮罩絕緣膜HM中，穿孔形成連接孔而使上部電極UE之上面呈露出。於該連接孔被填埋例如鎢(W)構成之金屬膜We，形成記憶格上部電極接觸。又，傳導材料使用鎢時，於相關絕緣膜ILIe之間存在例如約10nm之TiN作為阻障金屬層。
該記憶格上部電極接觸電連接於電阻元件R之上面，經由其電連接於記憶格選擇用MOS電晶體QM1、QM2之半導體區域DN。
於層間絕緣膜ILIe之上面形成位元線BL。該位元線BL，由沈積鋁構成之金屬層ML而形成，該位元線BL，由例如阻障金屬BM及鎢We構成，電連接於位元線接觸，另外，經由位元線接觸電連接於電阻元件R。
圖7為圖3之列選擇器CSEL之構成例，為由記憶格陣列選擇格位元之記憶格使動作之例。同時選擇之記憶格數不同時亦可同樣構成。依據每2條位元線設有列開關CSL2，藉由列解碼器CDEC輸出之列選擇信號被控制，使位元線各2條連接於輸出入線IO0、IO1。列選擇信號，係C01b與C01t、C23b與C23t、…互為互補信號。列開關CSL2由4個NMOS電晶體MNP0、MNP1、MNS0、MNS1及2個PMOS電晶體MPS0、MPS1構成，NMOS電晶體MNP0、MNP1將非選擇位元線保持於接地電壓VSS。NMOS電晶體MNS0、MNS1與PMOS電晶體MPS0、MPS1，係構成2個CMOS通道閘極，將選擇位元線連接於輸出入線IO0、IO1。如上述說明，藉由使用CMOS路徑閘極，可於廣電壓範圍使位元線與輸出入線以低電阻連接。如此則，位元線之施加電壓範圍變廣，讀出動作與寫入動作之低電阻化及高電阻化由相變化電阻之電流值區分時可以確保餘裕度。
圖8為圖3之寫入緩衝器方塊WB之構成例。寫入緩衝器方塊WB由寫入脈衝產生電路WPG及2個寫入緩衝器WB1構成。此為此為同時寫入記憶格陣列中之2個記憶格之例。對應於同時寫入記憶格數設置寫入緩衝器WB1，則可以對應其他記憶格數。寫入脈衝產生電路WPG，分別產生低電阻化用及高電阻化用之脈衝，輸出至寫入脈衝線WP0、WP1。寫入緩衝器WB1，係由以下構成：3個反相器及2個2輸入NAND閘極，及2個NMOS電晶體MNC0、MNC1與2個PMOS電晶體MPC0、MPC1構成之2個CMOS通道閘極。寫入緩衝器WB1經由寫入控制信號WRIT被活化，對應於寫入資料DI0、DI1將寫入脈衝線WP0、WP1連接於輸出入線IO0、IO1。藉由CMOS通道閘極之使用，藉由寫入脈衝產生電路WPG可於輸出入線IO0、IO1之下降驅動至接地電壓VSS。依此則，可防止充電於輸出入線IO0、IO1之寄生容量的電荷經由位元線及記憶格放電，可使位元線電流之脈衝波形下降變為陡峭，可實現穩定之寫入動作。
以下說明上述說明之非同步式相變化記憶體之動作。圖9為寫入動作時序之波形圖。對應於外部位址ADR之遷移，位址遷移檢測電路ATD產生脈衝於位址遷移信號AT，字元線WL(圖4之WL0、WL1、WL2、…)被切換。藉由控制信號CMD之一部分之晶片選擇信號CSb與寫入致能信號WEb之成為L位準，寫入控制信號WRIT成為〝1〞，寫入動作被進行。對應於輸出入資料DQ之輸入Din，驅動選擇之位元線BL(圖4之BL0、BL1、BL2、…)。輸入Din為〝0〞時，將位元線BL驅動於設定電壓VSET，為〝1〞時將位元線BL保持於接地電壓VSS。又，輸入Din為〝1〞時將位元線BL驅動於重置電壓VRST，使高電阻化脈衝成為所要脈衝寬度，而寫入控制信號WRIT成為〝0〞，使位元線BL回復接地電壓VSS，結束寫入動作。其中Din以1位元予以說明，但多數位元時依每一位元進行對應於資料之動作。以下簡單說明其他動作時序。
通常之非同步SRAM之規格為，在寫入動作期間結束時，輸入Din被確定成為有效。於圖7之動作，輸入Din為〝0〞時直接驅動位元線BL，確保低電阻化期間。另外，輸入Din為〝1〞時確定有效之後驅動位元線，縮短位元線驅動用之脈衝寬度，而防止選擇記憶格之相變化電阻之周圍上升至必要以上之溫度而延長冷卻時間。結果不論〝0〞或〝1〞均可實現穩定之寫入動作。又，如上述說明，藉由限定高電阻化脈寬使不要流入不必要之寫入電流，而可實現低電力之寫入動作。
圖10為讀出動作時序之例。和圖9之寫入動作同樣，對應於外部位址ADR之遷移，字元線WL被切換。藉由控制信號CMD之一部分之晶片選擇信號CSb與輸出致能信號OEb之成為L位準，輸出緩衝器被活化，將輸出入資料DQ驅動於和讀出資料Do對應之輸出Dout。晶片選擇信號CSb與輸出致能信號OEb之任一成為H位準時讀出動作期間結束，輸出緩衝器DOB成為高阻抗狀態。
相變化記憶體改寫時施加之電壓脈衝，係以相對於下部電極栓塞PLUG之上部電極UE之電壓，或相對於上部電極UE之下部電極栓塞PLUG之電壓被施加。於上部電極UE與下部電極栓塞PLUG之間產生電位差時，電流經由相變化電阻PCR流入，於高電阻下部電極栓塞PLUG及相變化電阻PCR產生焦耳熱。該焦耳熱促成相變化電阻PCR之相變化，而進行相變化記憶體之改寫。
圖1為施加於相變化材料PCR之脈衝電壓波形，(a)表示重置動作，(b)表示設定動作。圖2為相變化材料之溫度變化，(a)表示重置動作，(b)表示設定動作。又，圖1(b)及2(b)之「本發明1」表示第1實施形態之波形，「本發明2」表示後述第2實施形態之波形，又，為能充分理解本發明特徵亦圖示作為本發明前提被檢討之習知方式之波形。
相變化記憶體之重置動作，係施加如圖1(a)所示矩形脈衝，該脈衝之施加使溫度上升至融點以上，相變化材料PCR一旦溶融之後使急速冷卻。說明例如相變化電阻PCR使用Ge2 Sb2 Te5 時之溫度變化。Ge2 Sb2 Te5 之溫度變化之時間常數約2ns，施加極為高之脈衝電壓時，如圖2(a)所示在30ns以下相變化材料PCR之溫度超越融點。之後，使脈衝電壓回至0V時，急速冷卻。結果，重置動作可於30ns以下時間充分進行。
相變化記憶體之設定動作，係施加如圖1(b)所示「本發明1」之矩形電壓脈衝。施加該脈衝時，如圖2(b)所示，藉由「本發明1」之電壓施加使相變化材料PCR之溫度急速上升，極長時間施加時會到達融點以上溫度，但是於到達融點之前設定脈衝電壓為0V予以冷卻。使用本方式時，例如相變化材料PCR使用Ge2 Sb2 Te5 時，自結晶化開始溫度之大於160℃之時點起，至藉由冷卻而下降至低於160℃為止，成為促成相變化材料PCR之結晶化之溫度帶，存在於結晶化溫度之160℃以上、小於融點之600℃溫度範圍，於其間進行結晶化。因電壓脈衝之施加而使相變化材料PCR成為融點以上時，相變化材料PCR會成為非晶質化，而須於降至融點以下之時點起開始結晶化，就高速化觀點而言不利。但是藉由使用本方式可實現相變化材料PCR之高速結晶化。
(第2實施形態)
圖11為本發明第2實施形態之非同步式相變化記憶體之構成之重要部分方塊圖。第1實施形態之圖1－10說明之記憶體陣列電路、記憶體陣列構造、記憶格斷面構造、列選擇器CSEL之構成、寫入緩衝器方塊WB、寫入時序、寫入時序為相同，因此省略說明。大部分相同於第1實施形態說明之圖3之方塊圖，僅另外附加有對字元線施加2段電壓之電路。由外部時脈CLK被輸入信號用的外部時脈緩衝器CLKB，其之信號被輸入控制信號產生電路CPG，作成低設定脈衝RSP，其被輸入字元線控制電路WDCTL。
圖12表示字元線控制電路WDCTL之一部分。圖13為圖12所示之短脈衝產生電路SPG之構成電路圖。圖14為圖12所示之2段脈衝控制信號 1 、 2 、 3 之波形圖。圖15為2段脈衝產生可能之字元線驅動器WD之構成例。
圖12所示之電路，係連接於圖15所示之各字元線驅動器WD，作成僅和字元線驅動器相同數目。字元線控制電路WDCTL，係接後被輸入之低設定脈衝RSP，針對被輸入於圖13所示之短脈衝產生電路之輸入SPGin的脈衝，使用包含延遲電路DLS等之短脈衝產生電路SPG進行處理，而由短脈衝產生電路之輸出SPGout輸出圖14所示之 1 、 2 、 3 之脈衝波形圖。彼等脈衝被輸入於圖15所示之字元線驅動器WD，作成2段脈衝。
藉由上述電路可對字元線施加2段電壓，但是將圖12、13、15之電路應用於位元線驅動器，則可對位元線施加2段電壓。
第2實施形態之設定動作使用之脈衝波形(本發明2)圖示於圖1(b)。又，此時之溫度變化(本發明2)圖示於圖2(b)。第2實施形態之設定脈衝波形為使用2位準電壓之2段脈衝。和第1實施形態比較，使用2段脈衝之優點說明如下。第1實施形態之方法，因為施加電壓高，溫度上升速度極快，停止脈衝施加之時間之餘裕度小。亦即，相變化材料PCR之電阻為低變動值，溫度變化之時間常數降低，相變化材料PCR之昇溫速度增大，結果於第1實施形態之設定脈衝時間有可能超越融解溫度。相對於此，可使用更低電壓之設定脈衝的2段脈衝，即使相變化材料PCR之溫度變化之時間常數變化時，超越融解溫度之錯誤重置動作之可能性較小。
圖16為相變化材料PCR之結晶化速度受溫度影響之圖。
依據非專利文獻1，相變化材料PCR之結晶化過程可區分為前半之核成長與後半之結晶成長。各個過程存在圖16所示結晶化速度與溫度之關係。狀態速度受溫度影響之圖。核成長過程存在核成長速度最高之溫度T1 ，於其以上之溫度或以下之溫度之核成長速度均減少。溫度T1 以上之核成長速度減少理由為，相變化材料之核成長中，相對於非晶質狀態之自由能，結晶狀態之自由能較低之故。溫度T1以下之核成長速度減少理由為，構成相變化材料之原子之擴散係數和溫度同時急速減少之故。
另外，結晶成長過程存在較結晶化速度最高之溫度T1為低的溫度T2，於其以上之溫度或以下之溫度之結晶化速度均減少。其理由係和核成長速度受溫度影響關係相同之機制。亦即，欲加快結晶化時，如圖2(b)所示，相變化材料之溫度應該，在結晶化之前半設為T1，在結晶化之後半設為T2。
為驗證2段脈衝之設定動作可以達成高速化，而對重置狀態之相變化材料PCR施加各種形狀之設定脈衝，進行設定阻抗之調查。圖17為施加之設定脈衝。第1電壓係施加相變化材料PCR之核成長速度成為最快之溫度的電壓2.0V，施加30ns。之後，施加t2ndns之V2ndV之電壓作為第2電壓。V2nd，特別選擇和第1電壓相等而成為之矩形波脈衝的2.0V，與相變化材料PCR之溫度成為結晶成長速度最快溫度的1.8V，分別使t2nd於40ns至10ns之間以每5ns間隔變化。於彼等脈衝之施加，相變化材料PCR之溫度未超過融點。相對於重置阻抗，測定彼等設定脈衝施加後之設定阻抗，算出重置阻抗相對於設定阻抗之比，結果如圖18所示。
V2nd為2.0V時，隨t2nd之變短，相變化材料PCR之結晶化變為不足，設定阻抗會增大。欲以高速進行寫入資料之讀出時，設定阻抗與重置阻抗之比較好為數拾倍。欲滿足該阻抗比之要求值時，由圖18所示結果可知，t2nd 需要30ns以上。亦即，矩形波脈衝引起之設定時間，係成為第1電壓之施加時間30ns與第2電壓之施加時間30ns之和之60ns。
相對於此，和V2nd為2.0V時比較，V2nd為1.8V時，即使t2nd相同時，亦可獲得較大值之阻抗比。此乃因為，藉由V2nd設為1.8V，相變化材料PCR之溫度，可由核成長速度最快之溫度變化為結晶成長最快之溫度，和V2nd為2.0V時比較，可於短時間進行結晶化。結果，V2nd為1.8V時，滿足阻抗比之要求值之最短之t2nd為10ns。亦即，使用2段脈衝時，設定時間成為第1電壓之施加時間30ns與第2電壓之施加時間10ns之和之40ns。
亦即，由實驗可知，和1段脈衝比較，使用2段脈衝進行設定動作時，可以實現高速化。
圖19為脈衝波形與相變化材料之溫度變化間之關係。於圖19，(a)~(d)為脈衝波形，(e)~(h)為溫度變化。(a)與(e)、(b)與(f)、(c)與(g)、(d)與(h)分別對應。Tm為融解溫度(融點)，Tc為結晶化溫度，相變化材料於Tc以上、小於Tm之溫度時結晶化被進行，於(e)、(f)、(g)、(h)，藉由各脈衝之施加而使相變化材料PCR之溫度成為Tc以上、Tm以下之時間，分別以t1、t2、t3、t4表示。又，時間t1、t2、t3、t4之間具有t1<t3=t4<t2之關係。
圖19(a)為脈寬30ns之重置脈衝，和設定脈衝比較，施加電壓較大之故，如(e)所示，溫度上升速度變大，重置脈衝施加後超越融解溫度Tm 。重置脈衝施加後溫度雖急速下降，但是處於Tc 以上、Tm 以下溫度之時間t1 極短之故，幾乎未進行結晶化。結果，相變化材料PCR之重置結束。
圖19(b)為脈寬30ns之設定脈衝，對應於第1實施形態之設定方法。藉由較通常之設定電壓高的脈衝電壓施加，如圖19(e)所示，相變化材料PCR之溫度上升，脈衝電壓較高之故直接放置時到達之溫度將成為Tm 以上，在超越Tm 之前停駛脈衝電壓施加。之後，相變化材料PCR之溫度下降。結果，相變化材料存在於Tc 以上、Tm 以下溫度帶之時間t2 ，因為如(f)所示未超越Tm 之故，和(a)之情況比較可以確保較長之時間t2 ，可以進行結晶化。
圖19(c)為和圖18說明之1段脈衝相當的設定脈衝，電壓為相變化材料成為核成長速度最快之溫度之值，和(b)比較，脈衝電壓較低之故，溫度變化如(g)所示，和(f)比較溫度之上升變緩慢。結果，超越Tc 之時間變慢，脈寬為50ns時，和(b)之30ns比較雖較長，但存在於Tc 以上、Tm 以下溫度帶之時間t3 和時間t2 比較變為較短，結果，未能充分進行結晶化。
圖19(d)為和圖18說明之2段脈衝相當的設定脈衝，對應於第2實施形態之設定方法。(h)所示第1段脈衝施加引起之溫度上升，係和(g)相同。結果，相變化材料成為核成長速度最快之溫度，之後，切換為較第1電壓為低、相變化材料成為結晶成長速度最快之溫度之第2電壓。結果，結晶化過程之核成長、結晶成長快速進行，相變化材料存在於Tc 以上、Tm 以下溫度帶之時間t4 ，雖和(c)、(g)之t3 相同，但乃可充分進行結晶化。
圖20為對位元線施加2段脈衝時之電晶體特性曲線圖。圖21為對字元線施加2段脈衝時之電晶體特性曲線圖。
第2實施形態中對相變化材料施加之2段脈衝，係對位元線BL或對字元線WL施加2段脈衝而作成。相變化材料PCR為例如Ge2 Sb2 Te5 時，電流－電壓特性如圖20、21之電晶體負荷曲線所示，具有非歐姆特性。該非歐姆特性之特徵為，隨施加於相變化材料PCR之電壓增加，微分阻抗會減少。依據該機制調查對位元線BL或對字元線WL施加2段脈衝時，對應於相變化材料PCR之阻抗變化與施加於相變化材料PCR之電壓變化，而於相變化材料PCR產生之焦耳熱。
如圖20所示，對位元線BL施加2段脈衝時，自施加於位元線之第1電壓VB L 1 s t 減少為施加於位元線之第2電壓VB L 2 n d 時，施加於選擇電晶體之電壓，係自位元線2段脈衝施加時之源極/汲極間之第1電壓VB D S 1 s t 減少為位元線2段脈衝施加時之源極/汲極間之第2電壓VB D S 2 n d 。2條負荷曲線於橫軸方向成為偏移關係，考慮先前所示非歐姆特性之特徵時，可知相變化材料PCR之阻抗變化因RP C R (VB D S 2 n d )－RP C R (VB D S 1 s t )>0而增大。另外，施加於相變化材料PCR之電壓變化因(VB L 2 n d －VB D S 2 n d )－(VB L 1 s t －VB D S 1 s t )<0而減少。亦即，位元線BL電壓自第1電壓變化為第2電壓時，相變化材料PCR之阻抗增大，施加於相變化材料PCR之電壓減少之故，位元線2段脈衝施加時之於相變化材料PCR產生之焦耳熱E之變化量△EB L 必定成為△EB L <0。此適合於發生自核成長溫度至較其低溫之結晶成長溫度之溫度變化。
接著，使用圖21考慮對字元線WL施加2段脈衝之情況。施加於字元線WL之電壓，自施加於字元線之第1電壓VW L 1 s t 減少為施加於字元線之第2電壓VW L 2 n d 時，施加於選擇電晶體之電壓，係自字元線線2段脈衝施加時之源極/汲極間之第1電壓VW D S 1 s t 增加為字元線線2段脈衝施加時之源極/汲極間之第2電壓VW D S 2 n d 。結果，考慮先前所示非歐姆特性之特徵時，可知相變化材料PCR之阻抗變化因RP C R (VW D S 2 n d )－RP C R (VW D S 1 s t )>0而增大。另外，施加於相變化材料PCR之電壓變化因(VB L －VW D S 2 n d )－(VB L －VW D S 1 s t )＝VW D S 1 s t －VW D S 2 n d <0而減少。亦即，字元線WL電壓自第1電壓變化為第2電壓時，相變化材料PCR之阻抗增大，施加於相變化材料PCR之電壓減少之故，字元線2段脈衝施加時之於相變化材料PCR產生之焦耳熱E之變化量△EW L 必定成為△EW L <0。此適合於發生自核成長溫度至較其低溫之結晶成長溫度之溫度變化。
亦即，對位元線BL或字元線WL施加2段脈衝時，均因為自第1電壓變化為第2電壓而減少焦耳熱，可由核成長速度最快之溫度變化為較其低溫的結晶成長最快之溫度。但是，受到相變化材料PCR之阻抗之施加電壓依存特性影響，可能之溫度變化幅度會不同。該溫度變化幅度至少需要大於，核成長速度最快之溫度與結晶成長最快之溫度間的溫度差。因此，對應於相變化材料PCR之阻抗之施加電壓依存特性影響，藉由使用位元線BL2段脈衝或字元線WL2段脈衝之中焦耳熱變化較大的方法，則最能達到特定之溫度控制的可能性。亦即，△EB L >△EW L 時較好是採用位元線2段脈衝施加方法。△EB L <△EW L 時較好是採用字元線2段脈衝施加方法。
(第3實施形態)
第3實施形態之記憶格電路與斷面構造同於圖4－15所示內容之故省略其說明。
第3實施形態之施加於相變化材料之2段脈衝，係在對位元線BL施加一定電壓狀態下，對字元線WL施加2段脈衝而製作。施加於字元線WL之電壓，係由：字元線WL之第1電壓VW L 1 s t ，與較字元線WL之第1電壓VW L 1 s t 為低的字元線WL之第2電壓VW L 2 n d 構成。字元線WL之第1電壓VW L 1 s t ，可由選擇電晶體TR之汲極電流、汲極電壓與字元電壓之關係算出，以使第1電壓VP C R 1 s t 能適當施加於相變化材料PCR。字元線WL之第1電壓VW L 1 s t 之時間設為和欲獲得之第1電壓VP C R 1 s t 之時間相同。字元線WL之第2電壓Vw L 2 n d ，可由選擇電晶體TR之汲極電壓、汲極電流與字元電壓之關係算出，以使第1電壓VP C R 2 n d 能適當施加於相變化材料PCR。字元線WL之第2電壓VW L 2 n d 之時間設為和施加於相變化材料PCR之第2電壓VP C R 2 n d 之時間相同。
2段脈衝並非直接對位元線BL而施加於字元線WL的理由在於，為抑制選擇電晶體TR、例如MISFET(Metal Insulator Semiconductor Field Effect Transistor)之汲極電流之變動。
如圖20所示為對位元線BL施加2段電壓時，選擇電晶體TR之負荷曲線變化。於位元線BL，施加位元線BL之第1電壓VB L 1 s t 之後，使變化為位元線之第2電壓VB L 2 n d 時，此時，MISFET之源極/汲極間施加電壓，係自位元線電壓施加時之源極/汲極間第1電壓VB D S 1 s t 減少為位元線電壓施加時之源極/汲極間之第2電壓VB D S 2 n d 。又，施加於相變化材料PCR之電壓亦減少。結果，汲極電流朝線性區域移動，相對於位元線BL之電壓變動，汲極電流之變動變大。若汲極電流朝變小方向變動時，相變化材料PCR之溫度上升不足而使設定變為不充分。
相對於此，如圖21所示為對字元線WL施加2段電壓時，選擇電晶體TR之負荷曲線變化。於字元線WL，施加字元線WL之第1電壓VW L 1 s t 之後，使變化為字元線之第2電壓VW L 2 n d 。此時，MISFET之源極/汲極間施加電壓，係自字元線電壓施加時之源極/汲極間第1電壓VW D S 1 s t 增加為字元線電壓施加時之源極/汲極間之第2電壓VW D S 2 n d 。又，施加於相變化材料PCR之電壓亦減少。結果，汲極電流朝飽和區域移動，相對於位元線BL之電壓變動，汲極電流之變動變小。又，施加於相變化材料PCR者，和定電壓之脈衝比較，較好為定電流之脈衝。定電壓之脈衝時，於設定脈衝施加中相變化材料PCR之阻抗會降低，於定電壓之脈衝時電流急速增大之結果，導致焦耳熱急速增大，相變化材料PCR之溫度超越融點。定電流之脈衝則不會發生焦耳熱急速增大之問題。其詳細如下。
對字元線WL施加一定電流時，上部電極UE與下部電極栓塞PLUG之間被施加一定之電流Io ，此時，設定脈衝施加開始時之上部電極UE與下部電極栓塞PLUG間之阻抗設為Ro ，重置狀態之上部電極UE與下部電極栓塞PLUG間之電壓設為Vo ，則依據歐姆法則成立以下關係，Vo ＝Ro ×Io (1)
之後，設定脈衝施加結束時之上部電極UE與下部電極栓塞PLUG間之阻抗設為R1 時R1 <Ro 之關係成立。此乃因為設定脈衝之施加而使阻抗值減少。又，重置狀態之上部電極UE與下部電極栓塞PLUG間之電壓設為V1 ，於設定脈衝施加結束前，依據歐姆法則成立以下關係，V1 ＝R1 ×Io (2)
由R1 <Ro 之關係與式(1)、(2)可知V1 <Vo 之關係成立。設定動作係對相變化材料PCR之重置狀態被施加，但於設定脈衝施加中慢慢變化為低阻抗狀態。因此，相變化材料PCR消費之電力由Vo Io 變化為V1 Io 。由電壓關係V1 <Vo 成立可知彼等消費電力之大小關係為Vo Io >V1 Io 。相變化材料PCR消費之電力和產生之焦耳熱呈比例，因此設定脈衝施加產生之焦耳熱處於慢慢減少之方向，有可能成為液相成長。
另外，對位元線BL施加一定電壓之方法中，上部電極UE與下部電極栓塞PLUG之間被施加一定之電壓V2 。此時，設定脈衝施加開始時之重置狀態之上部電極UE與下部電極栓塞PLUG間之阻抗設為R2 ，重置狀態之上部電極UE與下部電極栓塞PLUG間之電壓設為V2 ，則依據歐姆法則成立以下關係，V2 ＝R2 ×I2 (3)
之後，設定脈衝施加結束時之上部電極UE與下部電極栓塞PLUG間之阻抗設為R3 時R2 >R3 之關係成立。又，重置狀態之上部電極UE與下部電極栓塞PLUG間之電流設為V3 時，於設定狀態，依據歐姆法則成立以下關係，V2 ＝R3 ×I3 (4)
由R3 <R2 之關係與式(3)、(4)可知I3 >I2 之關係成立。相變化材料PCR消費之電力由V2 I2 變化為V2 I3 。由電流關係I3 >I2 成立可知V2 I2 <V2 I3 之關係成立。亦即，對位元線BL施加一定電壓時，設定脈衝施加中之焦耳熱增大。焦耳熱之增大率I3 /I2 等於R2 /R3 ，R2 為R3 之10倍以上之較大值，因此焦耳熱亦增大10倍以上。結果，相變化材料PCR之溫度大於結晶化溫度，成為液相成長之可能性極高。如上述說明，液相成長時高速之設定成為不可能。亦即，欲進行高速之設定時較好是對相變化材料PCR施加電流脈衝，對字元線WLZ施加電壓脈衝為其一之手段。
圖11－15表示可作成本發明使用之2段脈衝的電路圖。圖15表示控制字元電壓的字元線驅動器WD。由施加於字元線WL之第1電源電壓V1 與第2電源電壓V2 ，介由PMOS電晶體MP1、MP2控制字元線電壓VWL。該PMOS電晶體之閘極分別連接於寫入致能信號 1 與 2 。又，由該PMOS電晶體與字元線電壓VWL之間，介由NMOS電晶體MN拉出接地電位。該NMOS電晶體MN之閘極連接於寫入致能信號 0 。
圖14表示，待機時，對字元線施加2段電壓時之寫入致能信號 1 、 2 、 3 之變化。施加第1段電壓時寫入致能信號 0 與 1 自高電位VDD變化為接地電壓VSS。之後，施加第2段電壓時寫入致能信號 1 自接地電壓VSS變化為高電位VDD，而寫入致能信號 2 自高電位VDD變化為接地電壓VSS。最後，第2段電壓施加結束時寫入致能信號 0 自接地電壓VSS變化為高電位VDD，寫入致能信號 2 自接地電壓VSS變化為高電位VDD。
圖22、23為本發明第4實施形態之相變化記憶格之栓塞電極附近之構造斷面圖。圖22表示於層間絕緣膜ILId全面形成接面層IL，圖23表示僅於下部電極栓塞PLUG形成接面層IL。
接面層IL為，在層間絕緣膜ILId及下部電極栓塞PLUG上，及如圖23所示下部電極栓塞PLUG上被形成之高阻抗膜。
接面層IL插入目的為，層間膜INS及下部電極栓塞PLUG與相變化材料PCR間之黏著力之強化或藉由阻抗插入增大發熱效率、減少改寫電壓。接面層IL使用之材料可為例如Ti膜、Al膜、Ta膜、Si膜、TiN膜、AlN膜、TaN膜、WN膜、TiSi膜、TaSi膜、WSi膜、TiW膜、TiAlN膜、TaSiN膜、TiSiN膜、WSiN膜。又，利用相變化材料PCR中含有之Te容易和Ti或Al反應，而以Ti與Te之化合物或Al與Te之化合物作為導電性接面層使用亦可。絕緣性接面層可為例如TiO膜、AlO膜、TaO膜、NbO膜、VO膜、CrO膜、WO膜、ZrO膜、HfO膜、SiO膜。
圖24(a)、(b)為本發明第4實施形態之記憶格之電路圖。接面層之阻抗依存於接面層被施加之電壓VI L ，以RI L (VI L )表示，假設施加於相變化材料PCR之電壓為VP C R ，相變化材料PCR之阻抗以RP C R (VP C R )表示，上部電極UE與下部電極栓塞PLUG之間施加之電壓設為VT O T A L ，則插入接面層IL時於相變化材料PCR及接面層產生之焦耳熱ET O T A L 以，ET O T A L ＝VT O T A L 2 /(RP C R (VP C R )＋RI L (VI L ))表示。於VT O T A L 與VP C R 與VI L 之間成立VT O T A L ＝VP C R ＋VI L 之關係，因而VT O T A L 被決定時，VT O T A L 係依據RP C R 與RI L 之比，於VP C R 與VI L 之間被電壓分配。定義為RT O T A L ＝RP C R ＋RI L 時，因RT O T A L 為VT O T A L 之函數之故，可以RT O T A L (VT O T A L )表示。亦即，可表示為ET O T A L ＝VT O T A L 2 /RT O T A L (VT O T A L )表示。RP C R 與RI L 均為非歐姆之故，其和之RT O T A L 亦為非歐姆。
相對於VT O T A L 之增加，RT O T A L 為減少時，藉由和上述第2實施形態揭示者同樣之議論，可判斷2段脈衝施加於位元線BL較適當或施加於字元線WL較適當，又，藉由第3實施形態揭示之對字元線WL施加2段脈衝，而可減少汲極電流變動亦同樣正確。
以上依據實施形態說明本發明，但本發明並不限定於彼等實施形態，在不脫離本發明要旨情況下可做各種變更實施。
(產業上可利用性)
本發明可利用於半導體裝置、電子機器等之製造業。
(發明效果)
本發明之效果簡單說明如下。
可提升使用要求高速設定動作之相變化材料的記憶格元件之改寫速度。
CB．．．指令緩衝器
CPG．．．控制信號產生電路
AB．．．位址緩衝器
ATD．．．位址遷移檢測電路
RPD．．．行前置解碼器
CPD．．．列前置解碼器
DIB．．．輸入緩衝器
DOB．．．輸出緩衝器
SA．．．感測放大器區塊
WB．．．寫入緩衝器方塊
MCA．．．記憶格陣列
RDEC．．．行解碼器
WD．．．字元線驅動器
CDEC．．．列解碼器
CSEL．．．列選擇器
CMD．．．控制信號
CTL．．．控制信號
ADR．．．位址
AI．．．內部位址
AT．．．位址遷移信號
CPA．．．列前置解碼位址
DO．．．讀出資料
DQ．．．輸出入資料
IO．．．輸出入線
RPA．．．行前置解碼位址
DI．．．輸入資料
圖1(a)、(b)為本發明第1、第2實施形態之脈衝電壓波形。
圖2(a)、(b)為本發明第1、第2實施形態之相變化材料之溫度變化。
圖3為本發明第1實施形態之相變化記憶體之構成方塊圖。
圖4為本發明第1實施形態之記憶格陣列之構成電路圖。
圖5為本發明第1實施形態之記憶格陣列之構造佈局圖。
圖6為本發明第1實施形態之記憶格之構造斷面圖。
圖7為本發明第1實施形態之列選擇器之構成電路圖。
圖8為本發明第1實施形態之寫入緩衝方塊之構成電路圖。
圖9為本發明第1實施形態之寫入動作時序之波形圖。
圖10為本發明第1實施形態之讀出動作時序之波形圖。
圖11為本發明第2實施形態之相變化記憶體之構成方塊圖。
圖12為本發明第2實施形態之字元線控制電路之構成電路圖。
圖13為本發明第2實施形態之短脈衝產生電路之構成電路圖。
圖14為本發明第2實施形態之2段脈衝控制信號之時序波形圖。
圖15為本發明第2實施形態之2段脈衝產生可能之字元線驅動器之構成電路圖。
圖16為本發明第2實施形態之相變化材料之結晶化速度受溫度影響之圖。
圖17為本發明第2實施形態中，實驗使用之2段脈衝波形圖。
圖18為本發明第2實施形態中，2段脈衝引起之設定/重置電阻比之實驗結果圖。
圖19(a)~(h)為本發明第2實施形態中，脈衝波形與相變化材料之溫度變化間之關係。
圖20為本發明第3實施形態中，對位元線施加2段脈衝時之電晶體特性曲線圖。
圖21為本發明第3實施形態中，對字元線施加2段脈衝時之電晶體特性曲線圖。
圖22為本發明第4實施形態中，接面層插入時相變化材料附近之構造斷面圖。
圖23為本發明第4實施形態中，僅於栓塞上插入接面層時相變化材料附近之構造斷面圖。
圖24(a)、(b)為本發明第4實施形態中，插入接面層時記憶格之構成電路圖。

Claims (19)

  1. 一種半導體裝置，其特徵為具有：多數字元線；多數位元線；及設於上述多數字元線與上述多數位元線之特定交叉點、包含相變化材料與選擇元件的記憶格；具有：在使上述相變化材料結晶化之設定動作時，係對上述相變化材料施加，較上述相變化材料之非晶質化重置動作時之電壓為低、而且，自脈衝施加開始至到達結晶化溫度之時間相對於結晶化進行之時間為短，而且放置時到達上述相變化材料之融點的電壓，使上述相變化材料之溫度上升，在到達上述融點之前停止上述電壓之施加，而冷卻上述相變化材料之功能。
  2. 如申請專利範圍第1項之半導體裝置，其中，上述選擇元件為MIS型電晶體。
  3. 如申請專利範圍第1項之半導體裝置，其中，上述選擇元件為雙極性電晶體。
  4. 如申請專利範圍第1項之半導體裝置，其中，上述相變化材料為至少包含Te。
  5. 一種半導體裝置，其特徵為具有：多數字元線；多數位元線；及設於上述多數字元線與上述多數位元線之特定交叉點、包含相變化材料與選擇元件的記憶格；具有：在使上述相變化材料結晶化之設定動作時，係 對上述相變化材料施加第1電壓，使上述相變化材料之溫度上升至小於融點之溫度，對上述相變化材料施加較上述第1電壓低，而且較上述第1電壓之施加時間為短的第2電壓，使上述相變化材料之溫度變化為較上述第1電壓施加引起之到達溫度低的溫度之功能。
  6. 如申請專利範圍第5項之半導體裝置，其中，上述第1電壓至上述第2電壓之變化，係藉由施加於字元線之電壓變化而控制。
  7. 如申請專利範圍第5項之半導體裝置，其中，上述第1電壓至上述第2電壓之變化，係藉由施加於位元線之電壓變化而控制。
  8. 如申請專利範圍第5項之半導體裝置，其中，藉由上述第1電壓之施加，使上述相變化材料之到達溫度與核成長速度最快之溫度大略一致。
  9. 如申請專利範圍第5項之半導體裝置，其中，藉由上述第2電壓之施加，使上述相變化材料之到達溫度與結晶成長速度最快之溫度大略一致。
  10. 如申請專利範圍第5項之半導體裝置，其中，上述選擇元件為MIS型電晶體。
  11. 如申請專利範圍第5項之半導體裝置，其中，上述選擇元件為雙極性電晶體。
  12. 如申請專利範圍第5項之半導體裝置，其中，上述相變化材料為至少包含Te。
  13. 一種半導體裝置，其特徵為： 具備：多數字元線；多數位元線，與上述多數字元線呈交叉；多數記憶格，設於上述多數字元線與上述多數位元線之交叉點；及控制電路，用於控制對上述多數記憶格之寫入脈衝；上述控制電路，係包含：第1短脈衝產生電路，用於輸出第1控制信號；及第2短脈衝產生電路，用於輸出第2控制信號；對上述多數記憶格之任一進行寫入時，上述第1短脈衝產生電路係使上述第1控制信號之電位遷移至選擇位準，據以使上述寫入脈衝之電位變化為第1選擇位準，之後，上述第2短脈衝產生電路，係使上述第2控制信號之電位遷移至選擇位準，據以使上述寫入脈衝之電位，由上述第1選擇位準變更為第2選擇位準。
  14. 如申請專利範圍第13項之半導體裝置，其中另具備：多數驅動器，用於對上述多數記憶格供給上述寫入脈衝；上述多數驅動器之各個，係具有：第1MOS電晶體，其係在上述第1選擇位準對應之第1電位與輸出上述寫入脈衝的輸出節點之間具有源/汲極；及第2MOS電晶體，其係在上述第2選擇位準對應之第2電位與上述輸出節點之間具有源/汲極；於上述第1MOS電晶體之閘極被輸入上述第1控制信 號，於上述第2MOS電晶體之閘極被輸入上述第2控制信號。
  15. 如申請專利範圍第14項之半導體裝置，其中上述第2電位高於上述第1電位。
  16. 如申請專利範圍第14項之半導體裝置，其中自上述第1控制信號之選擇位準至非選擇位準之遷移時間，與自上述第2控制信號之非選擇位準至選擇位準之遷移時間，係重複。
  17. 如申請專利範圍第14項之半導體裝置，其中上述控制電路，係輸出第3控制信號用於設定上述寫入脈衝為非選擇位準，上述多數驅動器之各個，係另具有第3MOS電晶體，其在上述非選擇位準對應之第3電位與上述輸出節點之間具有源/汲極；上述第3控制信號，係被輸入至上述第3MOS電晶體之閘極。
  18. 如申請專利範圍第14項之半導體裝置，其中上述輸出節點，係連接於上述多數字元線之中對應之一。
  19. 如申請專利範圍第13項之半導體裝置，其中上述多數記憶格之各個，係具有相變化電阻。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007034542A1 (ja) 2005-09-21 2007-03-29 Renesas Technology Corp. 半導体装置
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
US8368137B2 (en) * 2007-06-26 2013-02-05 Sandisk Technologies Inc. Dual bit line metal layers for non-volatile memory
US8097504B2 (en) * 2007-06-26 2012-01-17 Sandisk Technologies Inc. Method for forming dual bit line metal layers for non-volatile memory
KR100882119B1 (ko) 2007-07-24 2009-02-05 주식회사 하이닉스반도체 상 변화 메모리 장치의 구동 방법
US8094482B2 (en) * 2007-10-29 2012-01-10 Panasonic Corporation Nonvolatile memory apparatus and nonvolatile data storage medium
JP5205662B2 (ja) * 2008-04-01 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置
JP5300796B2 (ja) * 2010-07-13 2013-09-25 株式会社東芝 抵抗変化型メモリ
JP5736988B2 (ja) * 2011-06-14 2015-06-17 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
JP5645778B2 (ja) * 2011-08-26 2014-12-24 株式会社日立製作所 情報記憶素子
JP5824330B2 (ja) * 2011-11-07 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2597647A1 (en) * 2011-11-28 2013-05-29 Imec Selector device for memory applications
CN104882161B (zh) * 2014-02-28 2017-07-11 复旦大学 一种电阻型随机读取存储器及其写操作方法
US9343149B2 (en) * 2014-07-10 2016-05-17 Micron Technology, Inc. Enhancing nucleation in phase-change memory cells
US9583187B2 (en) * 2015-03-28 2017-02-28 Intel Corporation Multistage set procedure for phase change memory
CN104966779B (zh) * 2015-07-31 2017-08-01 华中科技大学 基于数字双向脉冲对相变存储单元非晶态和晶态剪裁的方法
US9544864B1 (en) * 2016-03-07 2017-01-10 Panasonic Liquid Crystal Display Co., Ltd. Data transmission system and receiving device
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
JP6606039B2 (ja) 2016-09-09 2019-11-13 東芝メモリ株式会社 メモリシステムおよび制御方法
JP6524039B2 (ja) * 2016-09-23 2019-06-05 東芝メモリ株式会社 メモリシステム及び制御方法
KR102313601B1 (ko) 2017-03-24 2021-10-15 삼성전자주식회사 메모리 장치의 동작 방법
JP2018163718A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 記憶装置及びその制御方法
US11522130B2 (en) * 2018-06-28 2022-12-06 Intel Corporation Metal insulator transition field programmable routing block
CN111091853B (zh) * 2019-12-10 2021-11-09 上海华虹宏力半导体制造有限公司 用于eeprom中灵敏放大器的时序发生电路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100085A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 相変化型不揮発性記憶装置及びその駆動回路
US6687153B2 (en) * 2001-06-29 2004-02-03 Ovonyx, Inc. Programming a phase-change material memory
US20040246804A1 (en) * 2003-06-03 2004-12-09 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
US20050036364A1 (en) * 2003-08-13 2005-02-17 Ha Yong-Ho Method and driver for programming phase change memory cell
JP2005063647A (ja) * 2003-08-13 2005-03-10 Samsung Electronics Co Ltd 相変化メモリのプログラミング方法および書込みドライバ回路
US6885602B2 (en) * 2003-08-22 2005-04-26 Samsung Electronics Co., Ltd. Programming method of controlling the amount of write current applied to phase change memory device and write driver circuit therefor
US20050195633A1 (en) * 2004-03-05 2005-09-08 Byung-Gil Choi Method for programming phase-change memory array to set state and circuit of a phase-change memory device
US20050208699A1 (en) * 2004-03-18 2005-09-22 International Business Machines Corporation Phase Change Memory Cell On Silicon-On Insulator Substrate

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4192060B2 (ja) 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
US7511984B2 (en) * 2006-08-30 2009-03-31 Micron Technology, Inc. Phase change memory
US20080113464A1 (en) * 2006-10-10 2008-05-15 Savransky Semyon D Asymmetric chalcogenide device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6687153B2 (en) * 2001-06-29 2004-02-03 Ovonyx, Inc. Programming a phase-change material memory
JP2003100085A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 相変化型不揮発性記憶装置及びその駆動回路
US20030067013A1 (en) * 2001-09-27 2003-04-10 Kabushiki Kaisha Toshiba Phase change nonvolatile storage device and drive circuit
US20040246804A1 (en) * 2003-06-03 2004-12-09 Samsung Electronics Co., Ltd. Device and method for pulse width control in a phase change memory device
US20050036364A1 (en) * 2003-08-13 2005-02-17 Ha Yong-Ho Method and driver for programming phase change memory cell
JP2005063647A (ja) * 2003-08-13 2005-03-10 Samsung Electronics Co Ltd 相変化メモリのプログラミング方法および書込みドライバ回路
US6885602B2 (en) * 2003-08-22 2005-04-26 Samsung Electronics Co., Ltd. Programming method of controlling the amount of write current applied to phase change memory device and write driver circuit therefor
US20050195633A1 (en) * 2004-03-05 2005-09-08 Byung-Gil Choi Method for programming phase-change memory array to set state and circuit of a phase-change memory device
US20050208699A1 (en) * 2004-03-18 2005-09-22 International Business Machines Corporation Phase Change Memory Cell On Silicon-On Insulator Substrate

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Publication number Publication date
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