JP2005063647A - 相変化メモリのプログラミング方法および書込みドライバ回路 - Google Patents
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Abstract
【解決手段】高抵抗および低抵抗の状態を持つ相変化メモリセルのプログラミング方法において、メモリセルは第1温度に加熱されて低抵抗状態になる。そして、メモリセルは前記第1温度より高い温度である第2温度に加熱される。本発明によるプログラミング方法および書込みドライバ回路は、相変化物質の結晶化動作時に相変化物質が核形成段階を経て結晶成長段階を経るようにすることによって結晶化動作の速度を向上させる。
【選択図】図4
Description
600 書込みドライバ
610 コントローラ
612 制御信号発生部
614 信号選択部
620 電圧減少回路
621 第2NANDゲート
623 インバータ
630 電流発生回路
640 電流ステージ制御部
641 第1NANDゲート
DTD_P 書込みデータパルス
N1 制御ノード
P1 第1制御信号
P2 第2制御信号
PSET セット信号
P_SET セット制御信号
PRESET リセット信号
P_RESET リセット制御信号
RESET リセット信号
SET セット信号
SQM モード制御信号
TR1 第1PMOSトランジスタ
TR2 第2PMOSトランジスタ
TR3 第1NMOSトランジスタ
TR4 第2NMOSトランジスタ
TR5 第3PMOSトランジスタ
VCC 電源電圧
WDATA 書込みデータ
VSS 接地電圧
Claims (51)
- 高抵抗状態または低抵抗状態を有しうる相変化メモリセルを低抵抗状態にプログラミングする方法において、
第1温度に前記メモリセルを加熱する第1加熱段階と、
前記第1加熱段階以後に前記メモリセルを前記第1温度より高い第2温度に加熱する第2加熱段階と、
を具備することを特徴とするプログラミング方法。 - 前記第1温度は、
前記メモリセルの結晶成長確率が最も高い温度より低い温度であることを特徴とする請求項1に記載のプログラミング方法。 - 前記第1温度は、
核形成確率が最も高い温度であることを特徴とする請求項2に記載のプログラミング方法。 - 前記核形成確率が最も高い温度は、
680〜700Kの間であることを特徴とする請求項3に記載のプログラミング方法。 - 前記第2温度は、
前記結晶成長確率が最も高い温度であることを特徴とする請求項3に記載のプログラミング方法。 - 前記核形成確率が最も高い温度は680〜700Kの間であり、前記結晶成長確率が最も高い温度は700〜800Kの間であることを特徴とする請求項5に記載のプログラミング方法。
- 前記第1加熱段階以前に前記第2温度より高い第3温度まで前記メモリセルを加熱する第3加熱段階をさらに具備することを特徴とする請求項5に記載のプログラミング方法。
- 前記第3温度は、
前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項7に記載のプログラミング方法。 - 前記第2温度は、
前記結晶成長確率が最も高い温度であることを特徴とする請求項2に記載のプログラミング方法。 - 前記結晶成長確率が最も高い温度は700〜800Kの間であることを特徴とする請求項9に記載のプログラミング方法。
- 前記第1加熱段階以前に前記第2温度より高い第3温度まで前記メモリセルを加熱する第3加熱段階をさらに具備することを特徴とする請求項2に記載のプログラミング方法。
- 前記第3温度は、
前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項11に記載のプログラミング方法。 - 前記第2温度は、
前記核形成確率が最も高い温度より高い温度であることを特徴とする請求項1に記載のプログラミング方法。 - 前記第2温度は、
前記結晶成長確率が最も高い温度であることを特徴とする請求項13に記載のプログラミング方法。 - 前記第1加熱段階以前に前記第2温度より高い第3温度まで前記メモリセルを加熱する第3加熱段階をさらに具備することを特徴とする請求項14に記載のプログラミング方法。
- 前記第3温度は、
前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項15に記載のプログラミング方法。 - 前記第1加熱段階以前に前記第2温度より高い第3温度まで前記メモリセルを加熱する第3加熱段階をさらに具備することを特徴とする請求項13に記載のプログラミング方法。
- 前記第3温度は、
前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項17に記載のプログラミング方法。 - 前記第1および第2温度は前記メモリセルの一部を形成する相変化物質の溶融温度より低い温度であることを特徴とする請求項1に記載のプログラミング方法。
- 前記第1加熱段階では前記メモリセルを第1時間の間加熱し、
前記第2加熱段階では前記メモリセルを前記第1時間より長い第2時間の間加熱することを特徴とする請求項1に記載のプログラミング方法。 - 前記第1加熱段階以前に、前記第2温度より高い第3温度まで前記メモリセルを前記第1時間より短い第3時間の間加熱する第3加熱段階をさらに具備することを特徴とする請求項20に記載のプログラミング方法。
- 高抵抗および低抵抗状態を有しうる相変化メモリセルをプログラミングする方法において、
第1電流を前記メモリセルに印加する第1印加段階および前記第1電流より大きい第2電流を前記メモリセルに印加する第2印加段階を具備して前記メモリセルを前記低抵抗状態にすることを特徴とするプログラミング方法。 - 前記第2電流より大きい第3電流を前記メモリセルに印加して前記メモリセルを前記高抵抗状態にする段階をさらに具備することを特徴とする請求項22に記載のプログラミング方法。
- 前記メモリセルを前記低抵抗状態にする段階では、前記第3電流と同じ大きさを有する第4電流を前記第1電流の印加以前に印加することを特徴とする請求項23に記載のプログラミング方法。
- 前記第1電流は、
前記メモリセルの結晶成長確率が最も高い温度より低い温度である第1温度を発生させることを特徴とする請求項22に記載のプログラミング方法。 - 前記第1温度は、
核形成確率が最も高い温度であることを特徴とする請求項25に記載のプログラミング方法。 - 前記第2電流は、
前記メモリセルの結晶成長確率が最も高い温度である第2温度を発生させることを特徴とする請求項26に記載のプログラミング方法。 - 前記第2電流より大きい第3電流を前記第1印加段階以前に印加する第3印加段階をさらに具備することを特徴とする請求項27に記載のプログラミング方法。
- 前記第3電流は、
前記メモリセルを結晶化状態に変化させるのに十分な第3温度を発生させることを特徴とする請求項28に記載のプログラミング方法。 - 前記第2電流は、
前記メモリセルの結晶成長確率が最も高い温度である第2温度を発生させることを特徴とする請求項25に記載のプログラミング方法。 - 前記第2電流より大きい第3電流を前記第1印加段階以前に印加する第3印加段階をさらに具備することを特徴とする請求項25に記載のプログラミング方法。
- 前記第3電流は、
前記メモリセルを結晶化状態に変化させるのに十分な第3温度を発生させることを特徴とする請求項31に記載のプログラミング方法。 - 前記第2電流は、
前記メモリセルの核形成確率が最も高い温度より高い温度である第2温度を発生させることを特徴とする請求項22に記載のプログラミング方法。 - 前記第2温度は、
前記メモリセルの結晶成長確率が最も高い温度であることを特徴とする請求項33に記載のプログラミング方法。 - 前記第2電流より大きい第3電流を前記第1印加段階以前に印加する第3印加段階をさらに具備することを特徴とする請求項34に記載のプログラミング方法。
- 前記第3電流は、
前記メモリセルを結晶化状態に変化させるのに十分な第3温度を発生させることを特徴とする請求項35に記載のプログラミング方法。 - 前記第2電流より大きい第3電流を前記第1印加段階以前に印加する第3印加段階をさらに具備することを特徴とする請求項33に記載のプログラミング方法。
- 前記第3電流は、
前記メモリセルを結晶化状態に変化させるのに十分な第3温度を発生させることを特徴とする請求項37に記載のプログラミング方法。 - 高抵抗および低抵抗状態を有しうる相変化メモリセルのドライバ回路において、
電流を前記メモリセルに印加する電流印加回路と、
第1電流を前記メモリセルに印加する第1印加段階および前記第1電流より大きい第2電流を前記メモリセルに印加する第2印加段階によって前記メモリセルを前記低抵抗状態にするように前記電流印加回路を制御するコントローラと、
を具備することを特徴とするドライバ回路。 - 前記メモリセルは、
カルコゲナイド物質を具備することを特徴とする請求項39に記載のドライバ回路。 - 前記カルコゲナイド物質は、
Ge、SbおよびTeのうち少なくとも一つを具備することを特徴とする請求項40に記載のドライバ回路。 - 前記電流印加回路は、
前記メモリセルに電流を印加する電流発生回路と、
前記コントローラから受信される制御信号に応答して前記第1および第2電流を発生させるように前記電流発生回路を制御する電流ステージ制御部と、を具備することを特徴とする請求項39に記載のドライバ回路。 - 前記電流発生回路は受信される電圧に応答して電流を発生させ、
前記電流ステージ制御部は、前記電流発生回路から第1電流が発生すれば第1電圧を前記電流発生回路に印加し、前記電流発生回路から第2電流が発生すれば第2電圧を前記電流発生回路に印加することを特徴とする請求項42に記載のドライバ回路。 - 前記第1電圧は前記第2電圧より大きいことを特徴とする請求項43に記載のドライバ回路。
- 前記コントローラは、
前記電流ステージ制御部によって前記電流発生回路に前記第1および第2電圧を印加する時点を制御する前記制御信号を発生させることを特徴とする請求項43に記載のドライバ回路。 - 前記電流印加回路は、
前記コントローラから受信される制御信号に応答して前記電流発生回路に印加される電圧を選択的に変化させるリセット回路をさらに具備し、
前記コントローラは、前記電流発生回路が前記メモリセルを結晶化状態に変化させるのに十分な第3温度を発生させる第3電流を前記メモリセルに印加するように前記リセット回路を選択的に制御することを特徴とする請求項43に記載のドライバ回路。 - 前記コントローラは、
前記第1電流および前記第2電流より先に前記第3電流を印加して、前記メモリセルが低抵抗状態にあるように前記リセット回路および前記電流ステージ制御部を制御することを特徴とする請求項46に記載のドライバ回路。 - 前記第3電流は前記第2電流より大きいことを特徴とする請求項47に記載のドライバ回路。
- 前記リセット回路は、
前記電流発生回路が前記第3電流を発生させるように前記コントローラが制御信号を発生させれば、前記電流発生回路に印加される前記電圧を低くすることを特徴とする請求項46に記載のドライバ回路。 - 前記コントローラは、
前記第3電流を印加することによって前記メモリセルが高抵抗状態にあるように前記リセット回路および前記電流ステージ制御部を制御することを特徴とする請求項46に記載のドライバ回路。 - 低い結晶状態および高い結晶状態を有しうる相変化メモリセルのドライバ回路において、
前記メモリセルを加熱する熱印加回路と、
前記メモリセルを第1温度に加熱した後に前記第1温度より高い第2温度に前記メモリセルを加熱して、前記メモリセルが高い結晶状態にあるように前記熱印加回路を制御するコントローラと、
を具備することを特徴とするドライバ回路。
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