JP4636829B2 - 相変化メモリのプログラミング方法および書込みドライバ回路 - Google Patents

Description

本発明は相変化メモリ装置に係り、特に相変化物質のセット時間を最小化してデータの書込み速度を高めるプログラミング方法およびその方法の実施に好適な書込みドライバ回路に関する。

ＰＲＡＭ（Ｐｈａｓｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、温度変化による相転移によって抵抗が変化するＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）のような物質（以下、相変化物質という）を利用してデータを保存する不揮発性メモリ素子である。ＰＲＡＭは、ＤＲＡＭのあらゆる長所を持つほか、不揮発性、低消費電力という特徴を持つ。書込み動作において、相変化物質に電流を流すと相変化物質が結晶状態または非結晶状態に転移する。

相変化物質の結晶状態または非結晶状態は、相変化物質に流れる電流の大きさおよび量に左右される。相変化物質に大きい電流を短時間だけ流すと相変化物質は非結晶状態に変化する。このような状態を一般的にリセット状態と呼び、データ１に対応する。

相変化物質にリセット電流より小さな電流を長時間にわたって流すと相変化物質は結晶状態に変化する。このような状態を一般的にセット状態と呼び、データ０に対応する。相変化物質がリセット状態である場合の抵抗は、セット状態である場合の抵抗より大きい。初期に低抵抗状態にあるメモリセルを高抵抗状態に変えようとする時、相変化物質にリセット電流を流して溶融点以上に相変化物質を加熱した後、急速に冷却することにより相変化物質は高抵抗状態となる。

一方、初期に高抵抗状態にあるメモリセルを低抵抗状態に変えようとする時、相変化物質にセット電流を流して相変化物質を結晶化温度以上に加熱した後、一定時間を維持した後に冷却することにより相変化物質が低抵抗状態となる。ところで、現在、相変化メモリ装置の最も大きい問題点のうち一つは、データの書込み速度である。

図１Ａおよび図１Ｂは、相変化メモリセルの例を説明する図面である。メモリセル１０は、下部電極１４と上部電極１６との間に相変化物質１２を具備する。下部電極コンタクト（ＢＥＣ）１８は、下部電極１４と相変化物質１２との間の電気的連結を提供する。トランジスタ２０は、メモリセル１０に電流を選択的に印加する。図１Ａは、リセット（非結晶状態）状態を示し、図１Ｂはセット（結晶状態）状態を示す。

相変化物質１２を非結晶化温度まで加熱した後に、徐々にそれに印加する電流を小さくすると、相変化物質１２は結晶状態に変化する。相変化物質１２の温度が徐々に低下すると相変化物質１２は結晶化される。メモリセルをセット状態にするためには、十分な時間が必要である。

本発明が解決しようとする技術的課題は、相変化物質を結晶化させる速度を向上させることができる相変化物質のプログラミング方法を提供するところにある。

本発明が解決しようとする他の技術的課題は、相変化物質を結晶化させる速度を向上させることができる相変化物質のプログラミング方法の実施に好適な書込みドライバ回路を提供するところにある。

前記技術的課題を解決するための本発明の実施形態によるプログラミング方法は、高抵抗状態（非結晶化状態）又は低抵抗状態（結晶化状態）を有しうる相変化メモリセルを前記低抵抗状態にプログラミングする方法において、前記メモリセルを加熱して第１温度に設定する第１加熱段階と、前記第１加熱段階以後に前記メモリセルを加熱して第２温度に設定する第２加熱段階と、を具備し、前記第２温度は前記第１温度より高く、前記第１温度は前記第２温度よりも核形成確率が高く、前記第２温度は前記第１温度よりも結晶成長確率が高い。

好ましくは、前記第１温度は６８０乃至７００Ｋの間にあり、前記第２温度は７００乃至８００Ｋの間にある。

好ましくは、前記第１加熱段階以前に前記メモリセルを加熱して第３温度に設定する第３加熱段階をさらに具備し、前記第３温度は前記第２温度より高く、前記第３温度は、前記第３加熱段階の後の急冷により、前記メモリセルを前記高抵抗状態に変化させるのに十分な温度である。

好ましくは、前記第１及び第２温度は前記メモリセルの一部を形成する相変化物質の溶融温度より低い温度である。

好ましくは、前記第３温度は前記メモリセルの一部を形成する相変化物質の溶融温度より高い温度である。

好ましくは、前記メモリセルを前記低抵抗状態にプログラミングする方法において、前記第１加熱段階の直前に前記第１加熱段階に接する第４加熱段階を設け、前記メモリセルの温度を前記第３温度と同一の第４温度に設定する。

好ましくは、高抵抗状態（非結晶化状態）及び低抵抗状態（結晶化状態）を有しうる相変化メモリセルを前記低抵抗状態にプログラミングする方法において、第１電流を前記メモリセルに印加する第１印加段階と、前記第１印加段階以後に第２電流を前記メモリセルに印加する第２印加段階と、を具備し、前記第２電流は前記第１電流より大きく、前記第１電流は前記第２電流よりも核形成確率が高い第１温度を発生し、前記第２電流は前記第１電流よりも結晶成長確率が高い第２温度を発生する。

好ましくは、前記第１印加段階以前に第３電流を前記メモリセルに印加する第３印加段階をさらに具備し、前記第３電流は前記第２電流より大きく、前記第３電流は、前記メモリセルを前記高抵抗状態に変化させるのに十分な第３温度を発生する。

好ましくは、前記第１及び第２温度は前記メモリセルの一部を形成する相変化物質の溶融温度より低く、好ましくは、前記第３温度は前記メモリセルの一部を形成する相変化物質の溶融温度より高い。

好ましくは、前記メモリセルを前記低抵抗状態にプログラミングする方法において、前記第１印加段階の直前に前記第１印加段階に接する第４印加段階を設け、前記第３電流と同じ大きさを有する第４電流を印加する。

好ましくは、高抵抗状態（非結晶化状態）及び低抵抗状態（結晶化状態）を有しうる相変化メモリセルのドライバ回路において、電流を前記メモリセルに印加する電流印加回路と、第１電流を前記メモリセルに印加する第１印加段階及び第２電流を前記メモリセルに印加する第２印加段階によって前記メモリセルを前記低抵抗状態にするように前記電流印加回路を制御するコントローラと、を具備し、前記第２電流は前記第１電流より大きく、前記第１電流は前記第２電流よりも核形成確率が高い第１温度を発生し、前記第２電流は前記第１電流よりも結晶成長確率が高い第２温度を発生する。

本発明と本発明の動作上の利点および本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面および図面に記載された内容を参照せねばならない。

本発明によるプログラミング方法および書込みドライバ回路は、相変化物質の結晶化動作時において相変化物質が核形成段階を経て結晶成長段階を経るようにすることによって結晶化動作の速度を向上させることができる。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を例示的に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。

図２は、相変化物質の温度による核形成確率ＰＮおよび結晶成長確率ＰＧを説明する図面である。

相変化物質の結晶化は、２段階で実行される。２段階のうち一つは、核形成段階であり、他の一つの段階は、生成された核を中心に結晶化が実行される結晶成長段階である。図３において、ＰＧは結晶成長段階を表す曲線であり、ＰＮは核形成段階を表す曲線である。

２段階が実行される確率は温度によって変わり、それぞれの段階が最もよく実行される温度は相異なる。核形成確率が最大になる温度（約６８０〜７００Ｋ）は、結晶成長確率が最大になる温度（７００〜８００Ｋ）より低い。

したがって、もし、相変化物質の適切な結晶成長段階後に適切な核生成段階が実行されるならば相変化物質を結晶化させること、すなわち、メモリセルを非常に速くセット状態にすることができる。

図３Ａは、本発明の望ましい実施形態による電流パルスを示す図面である。図３Ｂは、図３Ａに示す電流パルスによる相変化物質の温度変化を示す図面である。

図示されたように、リセットパルスが相変化物質１２を非結晶状態に変化させてメモリセル１０をリセットするために印加される。すなわち、リセットパルスは、相変化物質１２を溶融点ＴＭまで加熱した後に電流を減少させて相変化物質１２を速やかに冷やす。それにより、相変化物質１２は非結晶状態となる。

セットパルスは、第１時間持続される第１電流ＳＴ１、および、第１電流ＳＴ１の電流値より大きい電流値で第２時間持続される第２電流ＳＴ２を具備する。第２時間は第１時間より長い。そして、第１時間と第２時間との和は、リセットパルスの時間より長い。

第１電流ＳＴ１は、相変化物質１２の状態が低抵抗状態になるための核形成確率が最も高い温度ＰＮにメモリセル１０を加熱し、第２電流ＳＴ２は、相変化物質１２の状態が低抵抗状態になるための結晶成長確率が最も高い温度ＰＧにメモリセル１０を加熱する。第１電流ＳＴ１および第２電流ＳＴ２を印加する時間は設計によって変わる。

図４は、本発明の望ましい実施形態による書込みドライバ回路を示す回路図である。

コントローラ６１０は、電圧減少回路６２０、電流ステージ制御部６４０、並びに、電圧減少回路６２０および電流ステージ制御部６４０に連結された電流発生回路６３０の動作を制御する。電流発生回路６３０は、電流をメモリセル１０に印加する。

コントローラ６１０は、外部から印加される書込みデータパルスＤＴＤ＿Ｐおよびモード制御信号ＳＱＭに応答して、電流発生回路６３０がメモリセル０にリセットまたはセットパルスを印加するように制御する。

コントローラ６１０は、制御信号発生部６１２を具備する。制御信号発生部６１２は、書込みデータパルスＤＴＤ＿Ｐおよびモード制御信号ＳＱＭに応答して第１制御信号Ｐ１および第２制御信号Ｐ２を発生する。

制御信号発生部６１２は、書込みデータパルスＤＴＤ＿Ｐに応答して、セット信号ＳＥＴを発生させるためのセット制御信号Ｐ＿ＳＥＴ、および、リセット信号ＲＥＳＥＴを発生させるためのリセット制御信号Ｐ＿ＲＥＳＥＴを発生する。

モード制御信号ＳＱＭがハイレベルであれば、制御信号発生部６１２は、第１モードとなる。第１モードにおいて、制御信号発生部６１２は、例えば図３Ａに示す電流パルスが発生するように、第１制御信号Ｐ１、第２制御信号Ｐ２、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴを発生する。

モード制御信号ＳＱＭがローレベルであれば、制御信号発生部６１２は、第２モードとなる。第２モードにおいて、制御信号発生部６１２は、従来技術による電流パルスが発生するように第１制御信号Ｐ１、第２制御信号Ｐ２、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴを発生する。

第１モードにおいて、ハイレベルの書込みデータパルスＤＴＤ＿Ｐが提供されると、第１制御信号Ｐ１、第２制御信号Ｐ２、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴは、図６に図示されたように発生する。これについては、以下で詳細に説明される。

信号選択部６１４は、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴに応答して、リセット信号ＲＥＳＥＴおよびセット信号ＳＥＴを発生する。すなわち、セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴの論理値は、書込みデータＷＤＡＴＡによって決定され、リセット信号ＲＥＳＥＴおよびセット信号ＳＥＴの波形は、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴに基づいて信号選択部６１４で形成される。

図５は、信号選択部６１４の例を示す図である。第１選択部６１４２は、書込みデータ信号ＷＤＡＴＡに応答してリセット制御信号Ｐ＿ＲＥＳＥＴおよびローレベル値のうち一つを出力する。第２選択部６１４４は、書込みデータＷＤＡＴＡに応答してセット制御信号Ｐ＿ＳＥＴおよびローレベル値のうち一つを出力する。

すなわち、書込みデータ信号ＷＤＡＴＡがハイレベルであれば、第１選択部６１４２はリセット制御信号Ｐ＿ＲＥＳＥＴをリセット信号ＲＥＳＥＴとして出力し、第２選択部６１４４はローレベル値を出力する。

一方、書込みデータ信号ＷＤＡＴＡがローレベルであれば、第１選択部６１４２はローレベル値を出力し、第２選択部６１４４はセット制御信号Ｐ＿ＳＥＴをセット信号ＳＥＴとして出力する。

電流ステージ制御部６４０は、第１制御信号Ｐ１およびセット信号ＳＥＴを受信する第１ＮＡＮＤゲート６４１を具備する。第１ＮＡＮＤゲート６４１の出力は、第１ＰＭＯＳトランジスタＴＲ１の動作を制御する。第１ＰＭＯＳトランジスタＴＲ１は、電源電圧ＶＣＣと制御ノードＮ１との間に連結される。

したがって、第１制御信号Ｐ１およびセット信号ＳＥＴが両方ともハイレベルであれば第１ＰＭＯＳトランジスタＴＲ１はターンオンされ、これによって電源電圧ＶＣＣが制御ノードＮ１に印加される。そうでなければ、第１ＰＭＯＳトランジスタＴＲ１は、ターンオフされる。

第２ＰＭＯＳトランジスタＴＲ２は、電源電圧ＶＣＣと制御ノードＮ１との間に連結され、ゲートが制御ノードＮ１に連結される。

電圧減少回路６２０は、制御ノードＮ１と接地電圧ＶＳＳとの間に並列に連結される第１および第２ＮＭＯＳトランジスタＴＲ３、ＴＲ４を具備する。第１ＮＭＯＳトランジスタＴＲ３のゲートは、リセット信号ＲＥＳＥＴを受信する。リセット信号ＲＥＳＥＴがハイレベルであれば、第１ＮＭＯＳトランジスタＴＲ３がターンオンされるので制御ノードＮ１の電圧レベルがプルダウンされる。一方、リセット信号ＲＥＳＥＴがローレベルであれば、第１ＮＭＯＳトランジスタＴＲ３がターンオフされるので制御ノードＮ１の電圧レベルは影響されない。

第２ＮＭＯＳトランジスタＴＲ４のゲートは、第２ＮＡＮＤゲート６２１の出力を反転させるインバータ６２３の出力に連結される。第２ＮＡＮＤゲート６２１は、セット信号ＳＥＴおよび第２制御信号Ｐ２を受信する。

したがって、第２制御信号Ｐ２およびセット信号ＳＥＴがハイレベルであれば、第２ＮＭＯＳトランジスタＴＲ４はターンオンされる。それにより、制御ノードＮ１の電圧レベルがプルダウンされる。第２制御信号Ｐ２とセット信号ＳＥＴのうち一つでもハイレベルでなければ、第２ＮＭＯＳトランジスタＴＲ４は、ターンオフされる。この場合、制御ノードＮ１の電圧レベルは影響を受けない。

電流発生回路６３０は、電源電圧ＶＣＣとメモリセル１０との間に連結される第３ＰＭＯＳトランジスタＴＲ５を具備する。第３ＰＭＯＳトランジスタＴＲ５のゲートは、制御ノードＮ１の電圧レベルによって制御される。

以下では、図４ないし図７を参照して図４の書込みドライバ回路の動作が詳細に説明される。図６は、図４の書込みドライバ回路のセット動作を説明するタイミング図である。図７は、セット動作中の第１ＰＭＯＳトランジスタ、第１および第２ＮＭＯＳトランジスタの状態を説明する図面である。

モード制御信号ＳＱＭがハイレベルであり、書込みデータパルスＤＴＤ＿Ｐもハイレベルであれば、制御信号発生部６１２は、リセット制御信号Ｐ＿ＲＥＳＥＴ、セット制御信号Ｐ＿ＳＥＴ、第１制御信号Ｐ１および第２制御信号Ｐ２を時間ｔ１において発生する。

リセット制御信号Ｐ＿ＲＥＳＥＴ、セット制御信号Ｐ＿ＳＥＴ、第１制御信号Ｐ１および第２制御信号Ｐ２は、図６から分かるように、固定された大きさおよび持続時間を持つ。これらの大きさおよび持続時間は、設計の問題であり、相変化物質１２に対する経験上の研究に基づいて決定されうる。

第１制御信号Ｐ１は、第１電流ＳＴ１の望ましい持続時間に適した持続時間を有し、第２制御信号Ｐ２は、第１電流ＳＴ１および第２電流ＳＴ２の望ましい持続時間に適した持続時間を有する。

セット制御信号Ｐ＿ＳＥＴは、少なくとも第２制御信号Ｐ２だけの持続時間を有し、リセット制御信号Ｐ＿ＲＥＳＥＴは、図３Ａに図示されたリセット電流パルスの望ましい持続時間に適した持続時間を有する。制御信号発生部６１２は、セット動作かリセット動作かに関係なく前記の方式通りに動作する。

メモリセル１０をセットすることを指示するローレベルの書込みデータ信号ＷＤＡＴＡを受信すると、信号選択部６１４は、リセット信号ＲＥＳＥＴとしてローレベルを出力し、セット信号ＳＥＴとしてセット制御信号Ｐ＿ＳＥＴを出力する。したがって、第１制御信号Ｐ１のｔ２−ｔ１時間中において、第１制御信号Ｐ１およびセット信号ＳＥＴはハイレベルであり、第１ＮＡＮＤゲート６４１は第１ＰＭＯＳトランジスタＴＲ１をターンオンする。

このような動作は、電源電圧ＶＣＣを制御ノードＮ１に印加させる。ｔ２−ｔ１の同じ時間中において、第２制御信号Ｐ２およびセット信号ＳＥＴはハイレベルであり、第２ＮＡＮＤゲート６２１およびインバータ６２３は、第２ＮＭＯＳトランジスタＴＲ４をターンオンする。このような動作は、制御ノードＮ１の電圧レベルをプルダウンする。また、ローレベルのリセット信号ＲＥＳＥＴは、第１ＮＭＯＳトランジスタＴＲ３をターンオフする。

制御ノードＮ１の電圧レベルは、第３ＰＭＯＳトランジスタＴＲ５をターンオンするのに十分なので、第１電流ＳＴ１がメモリセル１０に印加される。図６に示されたように、第１制御信号Ｐ１の活性化時間中に第１電流ＳＴ１が印加される。

時間ｔ２において第１制御信号Ｐ１がローレベルになれば、セット信号ＳＥＴは相変わらずハイレベルであるが、第１ＮＡＮＤゲート６４１は第１ＰＭＯＳトランジスタＴＲ１をターンオフする。したがって、電源電圧ＶＣＣがこれ以上制御ノードＮ１に印加されない。

しかし、第２制御信号Ｐ２およびセット信号ＳＥＴが相変わらずハイレベルであるため、第２ＮＭＯＳトランジスタＴＲ４はターンオンされ続ける。したがって、制御ノードＮ１の電圧レベルはプルダウンされ、第２ＰＭＯＳトランジスタＴＲ２はターンオンされる。電源電圧ＶＣＣから第２ＰＭＯＳトランジスタＴＲ２および第２ＮＭＯＳトランジスタＴＲ４を通じて接地電圧ＶＳＳに電流が流れる。

第２ＰＭＯＳトランジスタＴＲ２のサイズが第１ＰＭＯＳトランジスタＴＲ１のサイズより大きいために、電流通過能力も第２ＰＭＯＳトランジスタＴＲ２が第１ＰＭＯＳトランジスタＴＲ１より大きい。その結果、制御ノードＮ１の電圧レベルは時間ｔ１−ｔ２間でより大きくプルダウンされる。第３ＰＭＯＳトランジスタＴＲ５は、さらに大きく電流を通過させることができ、図６でのように第２電流ＳＴ２がメモリセル１０に印加される。

第２制御信号Ｐ２がローレベルになれば、第２ＮＭＯＳトランジスタＴＲ４はターンオフされ、制御ノードＮ１はハイ電圧状態となる。それにより、第３ＰＭＯＳトランジスタＴＲ５もターンオフされてメモリセル１０への電流供給が終わる。

書込みドライバ６００は、図３Ｂに示された温度のように熱が印加されるように図３Ａに示された電流をメモリセル１０に印加してメモリセル１０をセット状態にする。このような方法によってメモリセル１０をセットする時間を短縮することができる。

次に、書込みドライバ６００のリセット動作を説明する。メモリセル１０をリセットすることを指示する書込みデータ信号ＷＤＡＴＡはハイレベルを有する。したがって、信号選択部６１４は、ローレベルのセット信号ＳＥＴを出力し、リセット制御信号Ｐ＿ＲＥＳＥＴをリセット信号ＲＥＳＥＴとして発生させる。

セット信号ＳＥＴがローレベルであるため、ＮＡＮＤゲート６４１、６２１は、それぞれ第１ＰＭＯＳトランジスタＴＲ１および第２ＮＭＯＳトランジスタＴＲ４をターンオフする。

ハイレベルのリセット信号ＲＥＳＥＴは、第１ＮＭＯＳトランジスタＴＲ３をターンオンして制御ノードＮ１の電圧レベルをプルダウンする。それにより、第２ＰＭＯＳトランジスタＴＲ２もターンオンされて電源電圧ＶＣＣから接地電圧ＶＳＳに電流が流れる。制御ノードＮ１がプルダウンされるので、第３ＰＭＯＳトランジスタＴＲ５がターンオンされて、図３Ａのリセット電流が発生する。

第１ＮＭＯＳトランジスタＴＲ３のサイズが第２ＮＭＯＳトランジスタＴＲ４のサイズより大きいため、制御ノードＮ１をプルダウンする能力も第１ＮＭＯＳトランジスタＴＲ３が第２ＮＭＯＳトランジスタＴＲ４より大きい。その結果、第３ＰＭＯＳトランジスタＴＲ５は、第２電流ＳＴ２より大きいリセット電流をメモリセル１０に印加する。

前述のように、第２ＰＭＯＳトランジスタＴＲ２のサイズは第１ＰＭＯＳトランジスタＴＲ１のサイズより大きく、第２ＰＭＯＳトランジスタＴＲ２のサイズは第３ＰＭＯＳトランジスタＴＲ５より小さいか、または同一である。

図８Ａは、本発明の他の実施形態による電流パルスを示す図面である。図８Ｂは、図８Ａの電流パルスによる相変化物質の温度変化を示す図面である。

リセットパルスは、相変化物質１２を非結晶状態にするためにメモリセル１０に印加される。すなわち、リセットパルスは、相変化物質１２を溶融点ＴＭまで加熱した後に電流を減少させて相変化物質１２を速やかに冷やす。それにより、相変化物質１２は非結晶状態となる。

セットパルスは、初期時間中に印加される初期電流ＳＴ０と、図３Ａに図示されたものと同一であり、第１時間中に持続される第１電流ＳＴ１と、第１電流ＳＴ１の電流値より大きい電流値を有する第２時間中に持続される第２電流ＳＴ２とを具備する。初期電流ＳＴ０は、リセットパルスと大きさおよび持続時間が同一でありうる。

初期時間は、例えば、第２時間より短い第１時間よりも短い。初期電流ＳＴ０の印加は、相変化物質１２を非結晶状態にする。しかし、リセット動作とは違って、初期電流ＳＴ０を印加した後に、第１電流ＳＴ１によって相変化物質１２が核形成確率の高い温度ＰＮに加熱される。そして、第２電流ＳＴ２によって相変化物質１２が結晶成長確率の高い温度ＰＧに加熱される。初期電流ＳＴ０、第１電流ＳＴ１および第２電流ＳＴ２を印加する時間は、設計によって変わる。

図９は、本発明の他の実施形態による書込みドライバ回路を示す回路図である。コントローラ８１０は、電圧減少回路８２０、電流ステージ制御部８４０、並びに、電圧減少回路８２０および電流ステージ制御部８４０に連結された電流発生回路８３０の動作を制御する。電流発生回路８３０は、電流をメモリセル１０に印加する。

コントローラ８１０は、外部から印加される書込みデータパルスＤＴＤ＿Ｐおよびモード制御信号ＳＱＭに応答して電流発生回路８３０がリセットまたはセットパルスを印加することを可能にする。

コントローラ８１０は、制御信号発生部８１２を具備する。制御信号発生部８１２は、書込みデータパルスＤＴＤ＿Ｐおよびモード制御信号ＳＱＭに応答して、第１制御信号Ｐ１、第２制御信号Ｐ２、第３制御信号Ｐ３を発生する。

制御信号発生部８１２は、書込みデータパルスＤＴＤ＿Ｐに応答してセット信号ＳＥＴを発生させるためのセット制御信号Ｐ＿ＳＥＴ、および、リセット信号ＲＥＳＥＴを発生させるためのリセット制御信号Ｐ＿ＲＥＳＥＴを発生する。

モード制御信号ＳＱＭがハイレベルであれば、制御信号発生部８１２は、第１モードとなる。第１モードにおいて、制御信号発生部８１２は、例えば図８Ａに示す電流パルスが発生するように、第１制御信号Ｐ１、第２制御信号Ｐ２、第３制御信号Ｐ３、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴを発生する。

モード制御信号ＳＱＭがローレベルであれば、制御信号発生部８１２は、第２モードとなる。第２モードにおいて、制御信号発生部８１２は、従来技術による電流パルスが発生するように、第１制御信号Ｐ１、第２制御信号Ｐ２、第３制御信号Ｐ３、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴを発生する。

第１モードにおいて、ハイレベルの書込みデータパルスＤＴＤ＿Ｐを受信すると、第１制御信号Ｐ１、第２制御信号Ｐ２、第３制御信号Ｐ３、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴは、図１０に示されたように発生する。これについては、以下で詳細に説明する。

信号選択部８１４は、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴに応答してリセット信号ＲＥＳＥＴおよびセット信号ＳＥＴを発生する。すなわち、セット信号ＳＥＴおよびリセット信号ＲＥＳＥＴの論理値は、書込みデータＷＤＡＴＡによって決定され、リセット信号ＰＲＥＳＥＴおよびセット信号ＰＳＥＴの波形は、リセット制御信号Ｐ＿ＲＥＳＥＴおよびセット制御信号Ｐ＿ＳＥＴに基づいて信号選択部８１４で形成される。信号選択部８１４の動作は、図４の信号選択部６１４と同一である。

電流ステージ制御部８４０は、第２制御信号Ｐ２、セット信号ＳＥＴ、および第３制御信号Ｐ３の反転信号を受信する第１ＮＡＮＤゲート８４１を具備する。第３制御信号Ｐ３は、第１ＮＡＮＤゲート８４１に印加される前に第１インバータ８４３によって反転される。第１ＮＡＮＤゲート８４１の出力は、第１ＰＭＯＳトランジスタＴＲ１の動作を制御する。第１ＰＭＯＳトランジスタＴＲ１は、電源電圧ＶＣＣと制御ノードＮ１との間に連結される。

したがって、第２制御信号Ｐ２とセット信号ＳＥＴのいずれもハイレベルであり、第３制御信号Ｐ３がローレベルであれば第１ＰＭＯＳトランジスタＴＲ１がターンオンされ、これによって、電源電圧ＶＣＣが制御ノードＮ１に印加される。そうでなければ、第１ＰＭＯＳトランジスタＴＲ１はターンオフされる。

電流状態制御部８４０はまた、電流減少制御信号発生部８４２を具備する。電流減少制御信号発生部８４２は、第２制御信号Ｐ２を反転させる第２インバータ８４５、第２インバータ９４５の出力、セット信号ＳＥＴ、第１制御信号Ｐ１を受信する第２ＮＡＮＤゲート８４７を具備する。第３インバータ８４９は、第２ＮＡＮＤゲート８４７の出力を反転させる。ＮＯＲゲート８５１は、第３インバータ８４９の出力およびリセット信号ＲＥＳＥＴをＮＯＲ演算し、第４インバータ８５３は、ＮＯＲゲート８５１の出力を反転して電流減少制御信号を発生する。

電流減少制御信号は、第３インバータ８４９の出力およびリセット信号ＲＥＳＥＴがローレベルである場合にのみローレベルを有する。そうでなければ電流減少制御信号はハイレベルを持つ。

第３インバータ８４９の出力は、第１制御信号Ｐ１がハイレベルであり、第２制御信号Ｐ２がローレベルであり、セット信号ＳＥＴがハイレベルである場合にのみハイレベルである。そうでなければ、第３インバータ８４９の出力はローレベルになる。

第２ＰＭＯＳトランジスタＴＲ２は、電源電圧ＶＣＣと制御ノードＮ１との間に連結され、ゲートが制御ノードＮ１に連結される。

電圧減少回路８２０は、制御ノードＮ１と接地電圧ＶＳＳとの間に並列に連結される第１および第２ＮＭＯＳトランジスタＴＲ３、ＴＲ４を具備する。第１ＮＭＯＳトランジスタＴＲ３のゲートは、リセット信号ＲＥＳＥＴおよび電流減少制御信号をＯＲ演算するＯＲゲート８２５の出力を受信する。

リセット信号ＲＥＳＥＴがハイレベルであり、電流減少制御信号がハイレベルであれば、第１ＮＭＯＳトランジスタＴＲ３がターンオンされるので、制御ノードＮ１の電圧レベルがプルダウンされる。一方、リセット信号ＲＥＳＥＴがローレベルであり、電流減少制御信号がローレベルであれば、第１ＮＭＯＳトランジスタＴＲ３がターンオフされるので、制御ノードＮ１の電圧レベルは第１ＮＭＯＳトランジスタＴＲ３に影響されない。

第２ＮＭＯＳトランジスタＴＲ４のゲートは、第３ＮＡＮＤゲート８２１の出力を反転させる第５インバータ８２３の出力に連結される。第３ＮＡＮＤゲート８２１はセット信号ＳＥＴおよび第２制御信号Ｐ２を受信する。

したがって、第２制御信号Ｐ２およびセット信号ＳＥＴがハイレベルであれば、第２ＮＭＯＳトランジスタＴＲ４はターンオンされる。よって、制御ノードＮ１の電圧レベルがプルダウンされる。第２制御信号Ｐ２とセット信号ＳＥＴのうち一つでもハイレベルでなければ、第２ＮＭＯＳトランジスタＴＲ４はターンオフされる。よって、制御ノードＮ１の電圧レベルは第２ＮＭＯＳトランジスタＴＲ４に影響されない。

電流発生回路８３０は、電源電圧ＶＣＣとメモリセル１０との間に連結される第３ＰＭＯＳトランジスタＴＲ５を具備する。第３ＰＭＯＳトランジスタＴＲ５のゲートは制御ノードＮ１の電圧レベルによって制御される。

以下では、図９ないし図１１を参照して図９の書込みドライバ回路の動作を詳細に説明する。図１０は、図９の書込みドライバ回路のセット動作を説明するタイミング図である。図１１は、セット動作中の第１ＰＭＯＳトランジスタ、第１および第２ＮＭＯＳトランジスタの状態を説明する図面である。

モード制御信号ＳＱＭがハイレベルであり、書込みデータパルスＤＴＤ＿Ｐもハイレベルであれば、制御信号発生部８１２は、リセット制御信号Ｐ＿ＲＥＳＥＴ、セット制御信号Ｐ＿ＳＥＴ、第１制御信号Ｐ１を時間ｔ１において発生する。

制御信号発生部８１２は、ｔ２で第２制御信号Ｐ２を発生し、ｔ３で第３制御信号Ｐ３を発生する。リセット制御信号Ｐ＿ＲＥＳＥＴ、セット制御信号Ｐ＿ＳＥＴ、第１制御信号Ｐ１、第２制御信号Ｐ２、第３制御信号Ｐ３は、図１０から分かるように固定された大きさおよび持続時間を持つ。これらの大きさおよび持続時間は、設計の問題であり、相変化物質１２に対する経験上の研究に基づいて決定されうる。

第１制御信号Ｐ１は、図８Ａに示された初期電流ＳＴ０、第１電流ＳＴ１、第２電流ＳＴ２の望ましい持続時間に適した持続時間を有する。第２制御信号Ｐ２は、図８Ａに示された第１電流ＳＴ１および第２電流ＳＴ２の望ましい持続時間に適した持続時間を有する。第３制御信号Ｐ３は、図８Ａに示された第２電流ＳＴ２の望ましい持続時間に適した持続時間を有する。

第１制御信号Ｐ１と第２制御信号Ｐ２との間の時間であるｔ２−ｔ１時間は、初期電流ＳＴ０が印加される時間として定義される。ｔ３−ｔ２時間は、第１電流ＳＴ１が印加される時間として定義される。

セット制御信号Ｐ＿ＳＥＴは、少なくとも第１制御信号Ｐ１ほどの持続時間を有し、リセット制御信号Ｐ＿ＲＥＳＥＴは、図８Ａに示されたリセット電流パルスの望ましい持続時間に適した持続時間を有する。制御信号発生部８１２は、セット動作かリセット動作かに関係なく前述された方式通りに動作する。

メモリセル１０をセットすることを指示するローレベルの書込みデータ信号ＷＤＡＴＡを受信すると、信号選択部８１４は、リセット信号ＲＥＳＥＴとしてローレベルを出力し、セット信号ＳＥＴとしてセット制御信号Ｐ＿ＳＥＴを出力する。したがって、ｔ２−ｔ１時間中において、第１制御信号Ｐ１およびセット信号ＳＥＴはハイレベルである。前述の通り、第２制御信号Ｐ２はローレベルであるため、第１ＮＡＮＤゲート８４１は第１ＰＭＯＳトランジスタＴＲ１をターンオフする。

ｔ１〜ｔ２間の時間中に、ローレベルの第２制御信号Ｐ２およびハイレベルのセット信号ＳＥＴは、第３ＮＡＮＤゲート８２１にハイレベルを出力させ、インバータ８２３にローレベルを出力させて、第２ＮＭＯＳトランジスタＴＲ４をターンオフさせる。

ｔ１〜ｔ２間の時間中に、電流減少制御信号発生部８４２は、第１制御信号Ｐ１がハイレベルであり、第２制御信号Ｐ２がローレベルであり、セット信号ＳＥＴがハイレベルであり、リセット信号ＲＥＳＥＴがローレベルであるため、ハイレベルの電流減少制御信号を発生する。

その結果、ＯＲゲート８２５は、ハイレベルの信号を発生して第１ＮＭＯＳトランジスタＴＲ３をターンオンし、制御ノードＮ１の電圧レベルをプルダウンする。第２ＰＭＯＳトランジスタＴＲ２もターンオンされるので、電源電圧ＶＣＣから第２ＰＭＯＳトランジスタＴＲ２および第１ＮＭＯＳトランジスタＴＲ３を経て接地電圧ＶＳＳに電流が流れる。制御ノードＮ１はプルダウンされ、第３ＰＭＯＳトランジスタＴＲ５は図８Ａの初期電流ＳＴ０を発生する。

時間ｔ２において第２制御信号Ｐ２がハイレベルになれば、ハイレベルの電流減少制御信号が発生する条件が終わって電流減少制御信号がローレベルになる。よって、リセット信号ＲＥＳＥＴがローレベルになり、第１ＮＭＯＳトランジスタＴＲ３がターンオフされる。

ハイレベルの第２制御信号Ｐ２、ローレベルの第３制御信号Ｐ３、ハイレベルのセット信号ＳＥＴは、第１ＮＡＮＤゲート８４１に第１ＰＭＯＳトランジスタＴＲ１をターンオンさせる。このような動作は、電源電圧ＶＣＣを制御ノードＮ１に印加させる。

同じ時間中において、第２制御信号Ｐ２およびセット信号ＳＥＴがハイレベルであるため、第３ＮＡＮＤゲート８２１およびインバータ８２３は、第２ＮＭＯＳトランジスタＴＲ４をターンオンする。したがって、制御ノードＮ１の電圧レベルはプルダウンされる。

その結果、制御ノードＮ１の電圧レベルは第３ＰＭＯＳトランジスタＴＲ５をターンオンし、図８Ａの第１電流ＳＴ１がメモリセル１０に印加される。図１０に示されたように、第２制御信号Ｐ２が活性化された後、第３制御信号Ｐ３が活性化されるまでの時間であるｔ２〜ｔ３間の時間中に第１電流ＳＴ１が印加される。

ｔ３において第３制御信号Ｐ３がハイレベルになれば、電流減少制御信号の論理レベルは変化せずに、第１ＮＭＯＳトランジスタＴＲ３はターンオフ状態を維持する。また、第２ＮＭＯＳトランジスタＴＲ４のターンオン状態は、第３制御信号Ｐ３のレベル変化に影響されない。

しかし、第３制御信号Ｐ３のレベル変化は第１ＰＭＯＳトランジスタＴＲ１をターンオフする。このような動作は、電源電圧ＶＣＣが第１ＰＭＯＳトランジスタＴＲ１を通じて制御ノードＮ１に印加されることを防止する。

第２ＮＭＯＳトランジスタＴＲ４が制御ノードＮ１の電圧をプルダウンし続けているので、第２ＰＭＯＳトランジスタＴＲ２はターンオンされ、電源電圧ＶＣＣから第２ＰＭＯＳトランジスタＴＲ２および第２ＮＭＯＳトランジスタＴＲ４を通じて接地電圧ＶＳＳに電流が流れる。

第２ＰＭＯＳトランジスタＴＲ２のサイズが第１ＰＭＯＳトランジスタＴＲ１のサイズより大きいため、電流通過能力も第２ＰＭＯＳトランジスタＴＲ２が第１ＰＭＯＳトランジスタＴＲ１より大きい。その結果、制御ノードＮ１の電圧レベルは、時間ｔ２〜ｔ３間でより大きくプルダウンされる。第３ＰＭＯＳトランジスタＴＲ５は、さらに大きく電流を通過させうるようになり、図１０でのように第２電流ＳＴ２がメモリセル１０に印加される。

第１、第２および第３制御信号Ｐ１、Ｐ２、Ｐ３がローレベルになれば、第１ＰＭＯＳトランジスタＴＲ１、第１ＮＭＯＳトランジスタＴＲ３および第２ＮＭＯＳトランジスタＴＲ４はターンオフされる。第２ＰＭＯＳトランジスタＴＲ２は電源電圧ＶＣＣを制御ノードＮ１に印加し、これによって、第３ＰＭＯＳトランジスタＴＲ５もターンオフされてメモリセル１０への電流供給が終わる。

書込みドライバ８００は、図８Ｂに示された温度のように熱を印加するように図８Ａに示された電流をメモリセル１０に印加してメモリセル１０をセット状態にする。このような方法によってメモリセル１０をセットする時間を短縮できる。

次に、書込みドライバ８００のリセット動作を説明する。書込みデータ信号ＷＤＡＴＡは、ハイレベルになってメモリセル１０をリセットすることを指示する。したがって、信号選択部８１４はローレベルのセット信号ＳＥＴを出力し、リセット制御信号Ｐ＿ＲＥＳＥＴをリセット信号ＲＥＳＥＴとして発生する。

セット信号ＳＥＴがローレベルであるため、ＮＡＮＤゲート８４１、８２１は、それぞれ第１ＰＭＯＳトランジスタＴＲ１および第２ＮＭＯＳトランジスタＴＲ４をターンオフする。

ハイレベルのリセット信号ＲＥＳＥＴは、ＯＲゲート８２５を通じて第１ＮＭＯＳトランジスタＴＲ３をターンオンして制御ノードＮ１の電圧レベルをプルダウンする。それにより、第２ＰＭＯＳトランジスタＴＲ２もターンオンされて電源電圧ＶＣＣから接地電圧ＶＳＳに電流が流れる。制御ノードＮ１がプルダウンされるため、第３ＰＭＯＳトランジスタＴＲ５がターンオンされて図８Ａのリセット電流が発生する。

第１ＮＭＯＳトランジスタＴＲ３のサイズが第２ＮＭＯＳトランジスタＴＲ４のサイズより大きいため、制御ノードＮ１をプルダウンする能力も第１ＮＭＯＳトランジスタＴＲ３が第２ＮＭＯＳトランジスタＴＲ４より大きい。その結果、第３ＰＭＯＳトランジスタＴＲ５は、第２電流ＳＴ２より大きいリセット電流をメモリセル１０に印加する。

前述のように、第２ＰＭＯＳトランジスタＴＲ２のサイズが第１ＰＭＯＳトランジスタＴＲ１のサイズより大きく、第２ＰＭＯＳトランジスタＴＲ２のサイズは第３ＰＭＯＳトランジスタＴＲ５より小さいか、または同一である。

以上のように図面および明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。本技術分野の当業者ならばこれより多様な変形および均等な他の実施形式の採用が可能であることを理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。

本発明は、半導体メモリ装置分野に利用され、特に相変化物質を利用する相変化メモリ装置分野において相変化メモリ装置の状態をプログラミングする技術に利用される。

相変化メモリセルの例を説明する図面である。 相変化メモリセルの例を説明する図面である。 相変化物質の温度によるＰＮおよびＰＧを説明する図面である。 本発明の実施形態による電流パルスを示す図面である。 図３Ａの電流パルスによる相変化物質の温度変化を示す図面である。 本発明の実施形態による書込みドライバ回路を示す回路図である。 信号選択部の例を説明する図面である。 図４の書込みドライバ回路のセット動作を説明するタイミング図である。 セット動作中の第１ＰＭＯＳトランジスタ、第１および第２ＮＭＯＳトランジスタの状態を説明する図面である。 本発明の他の実施形態による電流パルスを示す図面である。 図８Ａの電流パルスによる相変化物質の温度変化を示す図面である。 本発明の他の実施形態による書込みドライバ回路を示す回路図である。 図９の書込みドライバ回路のセット動作を説明するタイミング図である。 セット動作中の第１ＰＭＯＳトランジスタ、第１および第２ＮＭＯＳトランジスタの状態を説明する図面である。

符号の説明

１０ メモリセル
６００ 書込みドライバ
６１０ コントローラ
６１２ 制御信号発生部
６１４ 信号選択部
６２０ 電圧減少回路
６２１ 第２ＮＡＮＤゲート
６２３ インバータ
６３０ 電流発生回路
６４０ 電流ステージ制御部
６４１ 第１ＮＡＮＤゲート
ＤＴＤ＿Ｐ 書込みデータパルス
Ｎ１ 制御ノード
Ｐ１ 第１制御信号
Ｐ２ 第２制御信号
ＰＳＥＴ セット信号
Ｐ＿ＳＥＴ セット制御信号
ＰＲＥＳＥＴ リセット信号
Ｐ＿ＲＥＳＥＴ リセット制御信号
ＲＥＳＥＴ リセット信号
ＳＥＴ セット信号
ＳＱＭ モード制御信号
ＴＲ１ 第１ＰＭＯＳトランジスタ
ＴＲ２ 第２ＰＭＯＳトランジスタ
ＴＲ３ 第１ＮＭＯＳトランジスタ
ＴＲ４ 第２ＮＭＯＳトランジスタ
ＴＲ５ 第３ＰＭＯＳトランジスタ
ＶＣＣ 電源電圧
ＷＤＡＴＡ 書込みデータ
ＶＳＳ 接地電圧

Claims (30)

1. 高抵抗状態（非結晶化状態）又は低抵抗状態（結晶化状態）を有しうる相変化メモリセルを前記低抵抗状態にプログラミングする方法において、
   前記メモリセルを加熱して第１温度に設定する第１加熱段階と、
   前記第１加熱段階以後に前記メモリセルを加熱して第２温度に設定する第２加熱段階と、を具備し、
   前記第２温度は前記第１温度より高く、
   前記第１温度は前記第２温度よりも核形成確率が高く、前記第２温度は前記第１温度よりも結晶成長確率が高い、
   ことを特徴とするプログラミング方法。
2. 前記第１温度は６８０乃至７００Ｋの間にあり、前記第２温度は７００乃至８００Ｋの間にあることを特徴とする請求項１に記載のプログラミング方法。
3. 前記第１加熱段階以前に前記メモリセルを加熱して第３温度に設定する第３加熱段階をさらに具備し、
   前記第３温度は前記第２温度より高く、
   前記第３温度は、前記第３加熱段階の後の急冷により、前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項１に記載のプログラミング方法。
4. 前記第１及び第２温度は前記メモリセルの一部を形成する相変化物質の溶融温度より低い温度であることを特徴とする請求項１に記載のプログラミング方法。
5. 前記第３温度は前記メモリセルの一部を形成する相変化物質の溶融温度より高い温度であることを特徴とする請求項３に記載のプログラミング方法。
6. 前記第１加熱段階では前記メモリセルを第１時間の間加熱し、
   前記第２加熱段階では前記メモリセルを第２時間の間加熱し、前記第２時間は前記第１時間より長いことを特徴とする請求項１に記載のプログラミング方法。
7. 前記第３加熱段階では前記メモリセルを第３時間の間加熱し、前記第３時間は前記第１時間より短いことを特徴とする請求項３に記載のプログラミング方法。
8. 前記メモリセルを前記低抵抗状態にプログラミングする方法において、前記第１加熱段階の直前に前記第１加熱段階に接する第４加熱段階を設け、前記メモリセルの温度を前記第３温度と同一の第４温度に設定することを特徴とする請求項１に記載のプログラミング方法。
   
9. 高抵抗状態（非結晶化状態）及び低抵抗状態（結晶化状態）を有しうる相変化メモリセルを前記低抵抗状態にプログラミングする方法において、
   第１電流を前記メモリセルに印加する第１印加段階と、
   前記第１印加段階以後に第２電流を前記メモリセルに印加する第２印加段階と、を具備し、
   前記第２電流は前記第１電流より大きく、
   前記第１電流は前記第２電流よりも核形成確率が高い第１温度を発生し、前記第２電流は前記第１電流よりも結晶成長確率が高い第２温度を発生する、
   ことを特徴とするプログラミング方法。
10. 前記第１印加段階以前に第３電流を前記メモリセルに印加する第３印加段階をさらに具備し、
    前記第３電流は前記第２電流より大きく、
    前記第３電流は、前記メモリセルを前記高抵抗状態に変化させるのに十分な第３温度を発生することを特徴とする請求項９に記載のプログラミング方法。
11. 前記第１及び第２温度は前記メモリセルの一部を形成する相変化物質の溶融温度より低いことを特徴とする請求項９に記載のプログラミング方法。
12. 前記第３温度は前記メモリセルの一部を形成する相変化物質の溶融温度より高いことを特徴とする請求項１０に記載のプログラミング方法。
13. 前記第１印加段階は第１時間の間継続し、
    前記第２印加段階は第２時間の間継続し、
    前記第２時間は前記第１時間より長い、ことを特徴とする請求項９に記載のプログラミング方法。
14. 前記第３印加段階は第３時間の間継続し、前記第３時間は前記第１時間と前記第２時間の和より短い、ことを特徴とする請求項１０に記載のプログラミング方法。
15. 前記メモリセルを前記低抵抗状態にプログラミングする方法において、前記第１印加段階の直前に前記第１印加段階に接する第４印加段階を設け、前記第３電流と同じ大きさを有する第４電流を印加することを特徴とする請求項９に記載のプログラミング方法。
16. 高抵抗状態（非結晶化状態）及び低抵抗状態（結晶化状態）を有しうる相変化メモリセルのドライバ回路において、
    電流を前記メモリセルに印加する電流印加回路と、
    第１電流を前記メモリセルに印加する第１印加段階及び第２電流を前記メモリセルに印加する第２印加段階によって前記メモリセルを前記低抵抗状態にするように前記電流印加回路を制御するコントローラと、を具備し、
    前記第２電流は前記第１電流より大きく、
    前記第１電流は前記第２電流よりも核形成確率が高い第１温度を発生し、前記第２電流は前記第１電流よりも結晶成長確率が高い第２温度を発生する、
    ことを特徴とするドライバ回路。
17. 前記電流印加回路は、
    前記メモリセルに電流を印加する電流発生回路と、
    前記コントローラから受信される複数の制御信号に応答して前記第１及び第２電流を発生させるように前記電流発生回路を制御する、電流ステージ制御部及び電圧減少回路の組と、を具備することを特徴とする請求項１６に記載のドライバ回路。
18. 前記電流発生回路は、電流ステージ制御部及び電圧減少回路の組から受信される制御ノード電圧に応答して電流を発生し、
    前記電流ステージ制御部及び電圧減少回路の組は、前記制御ノード電圧として第１電圧を発生して前記電流発生回路に第１電流を発生させ、前記制御ノード電圧として第２電圧を発生して前記電流発生回路に第２電流を発生させることを特徴とする請求項１７に記載のドライバ回路。
19. 前記第１電圧は前記第２電圧より大きいことを特徴とする請求項１８に記載のドライバ回路。
20. 前記コントローラが発信する複数の制御信号は、
    前記電流ステージ制御部及び電圧減少回路の組が前記電流発生回路の制御ノード電圧として前記第１及び第２電圧を発生する時点を制御する制御信号を含むことを特徴とする請求項１８に記載のドライバ回路。
21. 前記電流ステージ制御部及び電圧減少回路の組は、
    前記コントローラから受信される制御信号に応答して前記電流発生回路に印加される制御ノード電圧を選択的に変化させるリセット回路をさらに具備し、
    前記コントローラは、前記電流発生回路が前記メモリセルを高抵抗状態に変化させるのに十分な第３温度を発生させる第３電流を前記メモリセルに印加するように前記リセット回路を選択的に制御することを特徴とする請求項１７に記載のドライバ回路。
22. 前記コントローラは、
    前記第１電流及び前記第２電流より先に前記第３電流を印加して、前記メモリセルが高抵抗状態にあるように前記リセット回路を含む前記電流ステージ制御部及び電圧減少回路の組を制御することを特徴とする請求項２１に記載のドライバ回路。
23. 前記第３電流は前記第２電流より大きいことを特徴とする請求項２２に記載のドライバ回路。
24. 前記リセット回路を含む前記電流ステージ制御部及び電圧減少回路の組は、
    前記電流発生回路が前記第３電流を発生させるように前記コントローラが制御信号を発生した場合に、前記電流発生回路に印加される前記制御ノード電圧として第３電圧を発生し、前記第３電圧は前記第２電圧より小さいことを特徴とする請求項２１に記載のドライバ回路。
25. 前記コントローラは、
    前記第３電流を単独で印加することによって前記メモリセルが高抵抗状態にあるように前記リセット回路を含む前記電流ステージ制御部及び電圧減少回路の組を制御することを特徴とする請求項２１に記載のドライバ回路。
26. 高抵抗状態（非結晶化状態）及び低抵抗状態（結晶化状態）を有しうる相変化メモリセルのドライバ回路において、
    前記メモリセルを加熱する熱印加回路と、
    前記メモリセルを第１温度に加熱した後に第２温度に加熱し、前記第２温度は前記第１温度より高く、前記メモリセルが低抵抗状態にあるように前記熱印加回路を制御するコントローラと、を具備し、
    前記第１温度は前記第２温度よりも核形成確率が高く、前記第２温度は前記第１温度よりも結晶成長確率が高い、ことを特徴とするドライバ回路。
    
27. 前記相変化メモリセルは、カルコゲナイド物質を具備することを特徴とする請求項１又は請求項９に記載のプログラミング方法。
28. 前記カルコゲナイド物質は、Ｇｅ、Ｓｂ及びＴｅのうち少なくとも一つを具備することを特徴とする請求項２７に記載のプログラミング方法。
29. 前記相変化メモリセルは、カルコゲナイド物質を具備することを特徴とする請求項１６又は請求項２６に記載のドライバ回路。
30. 前記カルコゲナイド物質は、Ｇｅ、Ｓｂ及びＴｅのうち少なくとも一つを具備することを特徴とする請求項２９に記載のドライバ回路。
    

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