JP2005063647A5 - - Google Patents

Claims (51)

1. 高抵抗状態または低抵抗状態を有しうる相変化メモリセルを低抵抗状態にプログラミングする方法において、
   第１温度に前記メモリセルを加熱する第１加熱段階と、
   前記第１加熱段階以後に前記メモリセルを前記第１温度より高い第２温度に加熱する第２加熱段階と、
   を具備することを特徴とするプログラミング方法。
2. 前記第１温度は、
   前記メモリセルの結晶成長確率が最も高い温度より低い温度であることを特徴とする請求項１に記載のプログラミング方法。
3. 前記第１温度は、
   核形成確率が最も高い温度であることを特徴とする請求項２に記載のプログラミング方法。
4. 前記核形成確率が最も高い温度は、
   ６８０〜７００Ｋの間であることを特徴とする請求項３に記載のプログラミング方法。
5. 前記第２温度は、
   前記結晶成長確率が最も高い温度であることを特徴とする請求項３に記載のプログラミング方法。
6. 前記核形成確率が最も高い温度は６８０〜７００Ｋの間であり、前記結晶成長確率が最も高い温度は７００〜８００Ｋの間であることを特徴とする請求項５に記載のプログラミング方法。
7. 前記第１加熱段階以前に前記第２温度より高い第３温度まで前記メモリセルを加熱する第３加熱段階をさらに具備することを特徴とする請求項５に記載のプログラミング方法。
8. 前記第３温度は、
   前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項７に記載のプログラミング方法。
9. 前記第２温度は、
   前記結晶成長確率が最も高い温度であることを特徴とする請求項２に記載のプログラミング方法。
10. 前記結晶成長確率が最も高い温度は７００〜８００Ｋの間であることを特徴とする請求項９に記載のプログラミング方法。
11. 前記第１加熱段階以前に前記第２温度より高い第３温度まで前記メモリセルを加熱する第３加熱段階をさらに具備することを特徴とする請求項２に記載のプログラミング方法。
12. 前記第３温度は、
    前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項１１に記載のプログラミング方法。
13. 前記第２温度は、
    核形成確率が最も高い温度より高い温度であることを特徴とする請求項１に記載のプログラミング方法。
14. 前記第２温度は、
    結晶成長確率が最も高い温度であることを特徴とする請求項１３に記載のプログラミング方法。
15. 前記第１加熱段階以前に前記第２温度より高い第３温度まで前記メモリセルを加熱する第３加熱段階をさらに具備することを特徴とする請求項１４に記載のプログラミング方法。
16. 前記第３温度は、
    前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項１５に記載のプログラミング方法。
17. 前記第１加熱段階以前に前記第２温度より高い第３温度まで前記メモリセルを加熱する第３加熱段階をさらに具備することを特徴とする請求項１３に記載のプログラミング方法。
18. 前記第３温度は、
    前記メモリセルを前記高抵抗状態に変化させるのに十分な温度であることを特徴とする請求項１７に記載のプログラミング方法。
19. 前記第１および第２温度は前記メモリセルの一部を形成する相変化物質の溶融温度より低い温度であることを特徴とする請求項１に記載のプログラミング方法。
20. 前記第１加熱段階では前記メモリセルを第１時間の間加熱し、
    前記第２加熱段階では前記メモリセルを前記第１時間より長い第２時間の間加熱することを特徴とする請求項１に記載のプログラミング方法。
21. 前記第１加熱段階以前に、前記第２温度より高い第３温度まで前記メモリセルを前記第１時間より短い第３時間の間加熱する第３加熱段階をさらに具備することを特徴とする請求項２０に記載のプログラミング方法。
22. 高抵抗および低抵抗状態を有しうる相変化メモリセルをプログラミングする方法において、
    第１電流を前記メモリセルに印加する第１印加段階および前記第１電流より大きい第２電流を前記メモリセルに印加する第２印加段階を具備して前記メモリセルを前記低抵抗状態にすることを特徴とするプログラミング方法。
23. 前記第２電流より大きい第３電流を前記メモリセルに印加して前記メモリセルを前記高抵抗状態にする段階をさらに具備することを特徴とする請求項２２に記載のプログラミング方法。
24. 前記メモリセルを前記低抵抗状態にする段階では、前記第３電流と同じ大きさを有する第４電流を前記第１電流の印加以前に印加することを特徴とする請求項２３に記載のプログラミング方法。
25. 前記第１電流は、
    前記メモリセルの結晶成長確率が最も高い温度より低い温度である第１温度を発生させることを特徴とする請求項２２に記載のプログラミング方法。
26. 前記第１温度は、
    核形成確率が最も高い温度であることを特徴とする請求項２５に記載のプログラミング方法。
27. 前記第２電流は、
    前記メモリセルの結晶成長確率が最も高い温度である第２温度を発生させることを特徴とする請求項２６に記載のプログラミング方法。
28. 前記第２電流より大きい第３電流を前記第１印加段階以前に印加する第３印加段階をさらに具備することを特徴とする請求項２７に記載のプログラミング方法。
29. 前記第３電流は、
    前記メモリセルを結晶化状態に変化させるのに十分な第３温度を発生させることを特徴とする請求項２８に記載のプログラミング方法。
30. 前記第２電流は、
    前記メモリセルの結晶成長確率が最も高い温度である第２温度を発生させることを特徴とする請求項２５に記載のプログラミング方法。
31. 前記第２電流より大きい第３電流を前記第１印加段階以前に印加する第３印加段階をさらに具備することを特徴とする請求項２５に記載のプログラミング方法。
32. 前記第３電流は、
    前記メモリセルを結晶化状態に変化させるのに十分な第３温度を発生させることを特徴とする請求項３１に記載のプログラミング方法。
33. 前記第２電流は、
    前記メモリセルの核形成確率が最も高い温度より高い温度である第２温度を発生させることを特徴とする請求項２２に記載のプログラミング方法。
34. 前記第２温度は、
    前記メモリセルの結晶成長確率が最も高い温度であることを特徴とする請求項３３に記載のプログラミング方法。
35. 前記第２電流より大きい第３電流を前記第１印加段階以前に印加する第３印加段階をさらに具備することを特徴とする請求項３４に記載のプログラミング方法。
36. 前記第３電流は、
    前記メモリセルを結晶化状態に変化させるのに十分な第３温度を発生させることを特徴とする請求項３５に記載のプログラミング方法。
37. 前記第２電流より大きい第３電流を前記第１印加段階以前に印加する第３印加段階をさらに具備することを特徴とする請求項３３に記載のプログラミング方法。
38. 前記第３電流は、
    前記メモリセルを結晶化状態に変化させるのに十分な第３温度を発生させることを特徴とする請求項３７に記載のプログラミング方法。
39. 高抵抗および低抵抗状態を有しうる相変化メモリセルのドライバ回路において、
    電流を前記メモリセルに印加する電流印加回路と、
    第１電流を前記メモリセルに印加する第１印加段階および前記第１電流より大きい第２電流を前記メモリセルに印加する第２印加段階によって前記メモリセルを前記低抵抗状態にするように前記電流印加回路を制御するコントローラと、
    を具備することを特徴とするドライバ回路。
40. 前記メモリセルは、
    カルコゲナイド物質を具備することを特徴とする請求項３９に記載のドライバ回路。
41. 前記カルコゲナイド物質は、
    Ｇｅ、ＳｂおよびＴｅのうち少なくとも一つを具備することを特徴とする請求項４０に記載のドライバ回路。
42. 前記電流印加回路は、
    前記メモリセルに電流を印加する電流発生回路と、
    前記コントローラから受信される制御信号に応答して前記第１および第２電流を発生させるように前記電流発生回路を制御する電流ステージ制御部と、を具備することを特徴とする請求項３９に記載のドライバ回路。
43. 前記電流発生回路は受信される電圧に応答して電流を発生させ、
    前記電流ステージ制御部は、前記電流発生回路から第１電流が発生すれば第１電圧を前記電流発生回路に印加し、前記電流発生回路から第２電流が発生すれば第２電圧を前記電流発生回路に印加することを特徴とする請求項４２に記載のドライバ回路。
44. 前記第１電圧は前記第２電圧より大きいことを特徴とする請求項４３に記載のドライバ回路。
45. 前記コントローラは、
    前記電流ステージ制御部によって前記電流発生回路に前記第１および第２電圧を印加する時点を制御する前記制御信号を発生させることを特徴とする請求項４３に記載のドライバ回路。
46. 前記電流印加回路は、
    前記コントローラから受信される制御信号に応答して前記電流発生回路に印加される電圧を選択的に変化させるリセット回路をさらに具備し、
    前記コントローラは、前記電流発生回路が前記メモリセルを結晶化状態に変化させるのに十分な第３温度を発生させる第３電流を前記メモリセルに印加するように前記リセット回路を選択的に制御することを特徴とする請求項４３に記載のドライバ回路。
47. 前記コントローラは、
    前記第１電流および前記第２電流より先に前記第３電流を印加して、前記メモリセルが低抵抗状態にあるように前記リセット回路および前記電流ステージ制御部を制御することを特徴とする請求項４６に記載のドライバ回路。
48. 前記第３電流は前記第２電流より大きいことを特徴とする請求項４７に記載のドライバ回路。
49. 前記リセット回路は、
    前記電流発生回路が前記第３電流を発生させるように前記コントローラが制御信号を発生させれば、前記電流発生回路に印加される前記電圧を低くすることを特徴とする請求項４６に記載のドライバ回路。
50. 前記コントローラは、
    前記第３電流を印加することによって前記メモリセルが高抵抗状態にあるように前記リセット回路および前記電流ステージ制御部を制御することを特徴とする請求項４６に記載のドライバ回路。
51. 低い結晶状態および高い結晶状態を有しうる相変化メモリセルのドライバ回路において、
    前記メモリセルを加熱する熱印加回路と、
    前記メモリセルを第１温度に加熱した後に前記第１温度より高い第２温度に前記メモリセルを加熱して、前記メモリセルが高い結晶状態にあるように前記熱印加回路を制御するコントローラと、
    を具備することを特徴とするドライバ回路。