TWI416774B - 半導體裝置 - Google Patents

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Satoru Hanzawa
Takahiro Morikawa
Kenzo Kurotsuchi
Riichiro Takemura
Norikatsu Takaura
Nozomu Matsuzaki
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Description

半導體裝置
本發明關於半導體裝置，特別關於具備含有相變化材料之記憶體元件的半導體裝置適用之有效技術。
作為使用硫屬化物(chalcogenide)材料之物性的記錄技術可舉相變化記憶體及相變化光碟。該相變化記憶體及相變化光碟使用之相變化材料習知有含有Te(碲)之硫屬化物材料。
美國專利第5254382號說明書(專利文獻1)揭示以{(Gey Te1－y )a (Sbz Te1－z )1－a }1－b (In1－x Tex )b (其中0.4≦y≦0.6，0.3≦z≦0.6，0.4≦z≦0.6，0.1≦a≦0.5，0.01≦b≦0.3)為代表之硫屬化物材料作為記錄層使用之光碟媒體。其以維持高速、可結晶化之特性，提升非晶質狀態之穩定性，提升資料之長期保存性為目的而於Ge－Sb－Te添加In。
美國專利第5883827號說明書(專利文獻2)揭示使用硫屬化物材料膜之非揮發性記憶體。該非揮發性記憶體，係依據流入相變化材料膜本身之電流引起之焦耳熱及冷卻速度，變化相變化材料膜之原子配列而寫入記錄資訊的相變化記憶體。例如非晶質化時以焦耳熱使超越600℃溫度施加於相變化材料膜，相變化材料膜溶解而使動作電流容易變大，依據狀態而電阻值有百倍至千倍之變化。
於該電氣之相變化記憶體係以使用Ge2 Sb2 Te5 者為研究研心，例如特開2002－109797號公報(專利文獻3)揭示使用GeSbTe之記錄元件。特開2003－100991號公報(專利文獻4)揭示使用硫屬化物材料之記憶體。非專利文獻1揭示使用Ge2 Sb2 Te5 構成之相變化材料膜之相變化記憶體，可以1012 次寫入。非專利文獻2揭示使用結晶成長型材料之相變化記憶體。
專利文獻1：美國專利第5254382號說明書專利文獻2：美國專利第5883827號說明書專利文獻3：特開2002－109797號公報專利文獻4：特開2003－100991號公報
非專利文獻1：IEEE International Electron Devices meeting，TECHNICAL DIGEST，2001年，p.803－806非專利文獻2：Nature Material，Vol.4，2005年，p.347－351
例如依據美國專利第5254382號說明書(專利文獻1)之第12圖之記憶體構成，該記憶體由記憶格陣列、行解碼器XDEC、列(位元)解碼器YDEC、讀出電路RC、寫入電路WC構成。記憶格陣列，係於字元線WLp(p＝1~n)與資料線DLr(r＝1~m)之各交叉點配置記憶格MCpr。各記憶格為，串接之記憶體元件RM’與選擇電晶體QM被插入位元線DL與接地電位之間的構成。字元線WL連接於選擇電晶體之閘極，位元選擇線YSr(r＝1~m)連接於對應之位元選擇開關QAr(r＝1~m)。
依該構成，行解碼器XDEC選擇之字元線上之選擇電晶體導通，列解碼器YDEC選擇之位元選擇線對應之位元線選擇開關導通，依此則於選擇記憶格內形成電流路徑，於共通位元線I/O產生讀出信號。選擇記憶格內之電阻值依記憶資訊而有差，因而輸出至I輸入之電壓亦依記憶資訊而有差，藉由讀出電路RC辨識該差而讀出選擇記憶格之記憶資訊。
此種相變化記憶體以光碟使用之相變化材料作為記錄層，但相變化記憶體與光碟不同，於製程及使用環境要求耐高溫。但是，以例如Ge2 Sb2 Te5 等之標準相變化材料作為記錄層構成記憶體時，高溫使用會有以下問題。
第1問題為，非晶質狀態之不穩定性。亦即，非晶質狀態為準穩定相之故，高溫環境下會急速進行結晶化。例如汽車控制用微電腦須耐約140℃高溫環境下之使用，但是，以Ge2 Sb2 Te5 作為記錄層時，非晶質於數小時變化為結晶，亦即變化為低電阻狀態，此高溫下資料保持性不充分，因而不適用。
又，搭載記憶體之微電腦，於微電腦晶片安裝工程，晶片被焊接或壓接之故，記憶體元件處於高溫環境。微電腦通常於記憶體部分記錄程式之後進行安裝，安裝工程之高溫環境下資料消失的記憶體於安裝後須重新寫入資料，需要採取和通常不同之製程。焊接為250℃數分鐘、壓接為180℃數小時之熱負荷施加之故，記憶體元件處於高溫環境，因此需要保證短時間而較動作溫度更高溫環境下之資料保持特性。因此，適用微電腦之非揮發性記憶體，須具備能耐此種製程熱負荷之資料保持特性，較光碟要求更嚴格之耐熱特性。
第2問題為高溫之非晶質狀態之電阻值問題。以Te(碲)為主成份之硫屬化物為能階間隙(band gap)狹窄之半導體，電阻通常越是高溫而呈指數函數變低，相較於結晶狀態，非晶質狀態之該變化程度更大，即使室溫具有大電阻比時，在成為100℃以上高溫時電阻比變小，無法獲得讀出之餘裕度之問題存在。例如Ge2 Sb2 Te5 時，室溫之重置電阻/設定電阻之比約為100倍，成為100℃以上高溫時，重置電阻顯著降低，電阻比降低至約為30倍。因此，相變化記憶體之優點之大讀出餘裕度無法獲得，有可能須依環境溫度變更讀出方式。
如上述說明，使用相變化材料之記憶體存在問題，特別是第2問題之高溫電阻值為電氣硫屬化物材料記憶體特有之問題，於光記錄媒體適用之硫屬化物材料並未加以考慮。因此被要求相變化記憶體元件，其於高溫使用環境或製程亦能具備適當電阻值，可實現穩定化資料保持特性的硫屬化物材料。
另外，欲提升上述高溫狀態之資料保持特性(亦即耐熱特性)可考慮於相變化記憶體元件組成添加In(銦)。圖35為作為本發明前提檢討之半導體裝置中，其之相變化記憶體元件周圍斷面構成例及問題點之模式說明圖。於圖35，例如於鎢(W)等之主導體膜43b與Ti(鈦)/TiN(氮化鈦)等之導電性位障膜43a構成栓塞43(下部電極TP)上形成記憶體元件RM’。記憶體元件RM’由例如氧化鉭(例如Ta2 O5 )等形成之界面層51，In－Ge－Sb－Te均勻組成之硫屬化物層構成之記憶層520，及鎢等構成之上部電極53構成。於硫屬化物層添加In，設置Ta2 O5 等之氧化物或氮化物界面層51可以提升耐熱特性，亦即可以防止高溫時由非晶質狀態至結晶狀態之非預期變化。
此種相變化記憶體元件大多情況下下部電極TP與上部電極53之形狀不同，通常和硫屬化物層之接觸面積小的電極側(亦即下部電極TP側)容易成為高溫之故，接觸面積大的電極測(亦即上部電極53側)設定時不溶解，或者即使溶解時於冷卻中會再度結晶化而成為結晶。接觸面積小的電極側(亦即下部電極TP側)附近引起非晶質化，於其外側存在製作製程中因為結晶化而保留結晶狀態之區域A1。區域A2為設定時結晶化、重置時非晶質化之區域。本說明書中所謂接觸不僅包含直接接觸，亦包含挾持電流流入程度之薄絕緣物、半導體等之層或區域之情況。
下部電極TP與最近之結晶化區域A1間之最短距離，係依重置時多大電流流入多長時間而不同。縮小電晶體元件面積時電流減少，相較於下部電極TP與上部電極53間之膜厚方向之距離L2(或者下部電極TP與上部電極53之前方之結晶化區域A1間之距離)，硫屬化物層之於膜面方向之最近接結晶化區域A1間之距離L1變小，因此設定時於該最近接間隔(亦即膜面方向)有可能流入更多電流。但是，最近接間隔因記憶層520之製程誤差或製程缺陷等而成為不穩定性。如此則有可能產生元件間特性誤差或可寫入次數減少等不良情況。
高溫時記憶層520之原子配列有可能變化，其引起記憶層520之更高電阻化，次一設定時有可能需要高電壓，亦即圖35之區域A2於非晶質狀態時，高溫時例如該區域A2全體之原子配列變化產生而成為更高電阻狀態，導致次一設定動作變為困難。
於相變化記憶體元件被施加強電場，電極間之膜中存在離子或容易離子化元素或成份時，彼等有可能因電場而移動。亦即，於圖35，初期之結晶化區域A1之電阻低，因此In－Ge－Sb－Te於膜厚為均勻組成時，設定時下部電極TP之外緣部分與初期之結晶化區域A1間之電位斜率最大，而開始伴隨撞及離子化之設定動作。此時，In離子(電漿離子)之移動亦容易產生，成為高溫時會產生偏析或構造紊亂，成為電阻變化為高電阻側之原因。又，設定/重置動作時通常以下部電極TP側為基準對上部電極53側施加高電壓，因此In離子容易朝下部電極TP側移動。
由於上述原因，被要求具備高耐熱特性、更穩定之資料保持特性的相變化記憶體元件。本發明有鑑於此，本發明之目的及特徵可由本說明書之記載及圖面加以理解。
本發明之代表性概要簡單說明如下。
本發明之半導體裝置，本發明之半導體裝置具備：於上部電極與下部電極之間配置的硫屬化物材料構成之記憶層為2層以上之構造，相較於上部電極側之第2層，下部電極側之第1層之2族或3族元素之膜厚方向之平均含有量為較多之構造。上述第1層由包含以下之材料形成：例如由7原子%以上、40原子%以下之In或Ga構成之群所選擇之至少一元素；及5原子%以上、35原子%以下之Ge；及5原子%以上、25原子%以下之Sb；及40原子%以上、65原子%以下之Te。
其中，包含40原子%以上、65原子%以下之Te之理由為，欲設為具有適當之重寫特性及資料保持特性。包含5原子%以上、35原子%以下之Ge及5原子%以上、25原子%以下之Sb之理由為，欲設為適當值之可重寫次數及重寫所要電流量。包含由7原子%以上、40原子%以下之In或Ga構成之群所選擇之至少一元素之理由為，欲設為具有較佳之資料保持特性及高電阻比。
第1層之2族(例如Zn或Cd)或3族元素(例如Ga或In)之膜厚方向之平均含有量設為7~40原子%時，第2層之2族或3族元素之膜厚方向之平均含有量設為例如0%至15原子%，兩者之平均含有量之差設為5原子%以上。如此則，藉由將記憶層設為濃度不同之2層以上構造可實現高耐熱特性或穩定化之資料保持特性等。
又，本發明之半導體裝置具備：以上述記憶層用作為記憶體元件，於設定動作時或重置動作時可將上部電極－下部電極間之電壓極性設為相反的記憶體電路。如此則，可防止離子化元素之朝1方向移動，而增加可重寫次數，可實現穩定化之資料保持特性等。又，記憶體電路較好是，於設定動作時上部電極側設為正，於重置動作時下部電極側設為正之構成。
以下實施形態中，需要時分割為多數區段或實施形態而方便說明，但除特別明示以外，彼等並非無關係，而是一方為另一方之一部分或全部之變形例，詳細，補充說明等之關係。以下實施形態中，言及要素之數(包含個數、數值、量、範圍等)時，除特別明示以及原理上明確限定特別之數以外，並未特別限定於該特定數，可為特定數以上或以上。
以下實施形態中，其構成要素除特別明示以及原理上明確為必須以外，並非一定必要。同樣，以下實施形態中，言及構成要素之形狀、位置關係等時，除特別明示以及原理上明確為如此以外，實質上包含近似或類似該形狀者。此關於上述數值、範圍等亦相同。
以下依據圖面說明本發明實施形態，於說明實施形態之全圖中，同一構件原則上附加同一符號而省略重複說明。
(第1實施形態)
第1實施形態之半導體裝置，係具備包含相變化材料之記憶體元件，如圖4所示，該記憶體元件之構造為主要特徵，以下首先說明包含該記憶體元件之半導體裝置全體。
圖1為本發明第1實施形態之半導體裝置中，其包含之記憶格陣列周圍構成例之電路圖。圖2為圖1之電路對應之佈局圖。於圖1、2，為避免說明之繁雜將通常包含之多數字元線及位元線簡化以4條字元線WL1~WL4及4條位元線BL1~BL4表示。又，於圖1、2所示記憶格陣列為錫＋NOR型，可進行高速讀出，適合系統程式之儲存。因此，作為單體記憶體晶片或微電腦等邏輯LSI混合用。
於圖1，記憶格MC11~MC14電連接於字元線WL1，同樣，記憶格MC21~MC24、MC31~MC34、MC41~MC44分別電連接於字元線WL2、WL3、WL4。又，記憶格MC11、MC21、MC31、MC41分別電連接於位元線BL1。同樣，記憶格MC12~MC42、MC13~MC43、MC14~MC44分別電連接於位元線BL2、BL3、BL4。
各記憶格MC由：由MIS(Metal Insulator Semiconductor)電晶體構成之1個記憶格電晶體QM及與其串接之1個記憶體元件RM構成。各字元線WL電連接於構成各記憶格MC之記憶格電晶體QM之閘極。各位元線BL電連接於構成各記憶格MC之記憶體元件RM。各記憶格電晶體QM之於記憶體元件RM不同側之一端電連接於源極線SL。藉由字元驅動器WD1~WD4分別驅動字元線WL1~WL4。由X位址解碼器XDEC之信號決定選擇哪一字元驅動器WD。符號VPL為各字元驅動器WD之電源供給線，Vdd為電源電壓，VGL為各字元驅動器WD之電位放出線，該電位放出線VGL被固定於接地電壓。
各位元線BL1~BL4之一端分別介由MIS電晶體構成之選擇電晶體QD1~QD4連接於感測放大器SA。各選擇電晶體QD依據位址輸入，介由Y位址解碼器YDEC1或YDEC2被選擇。於第1實施形態，選擇電晶體QD1、QD2被Y位址解碼器YDEC1選擇，選擇電晶體QD3、QD4被Y位址解碼器YDEC2選擇。感測放大器SA係由記憶格MC介由選擇電晶體QD檢測、放大讀出信號。又，雖未圖示，於各選擇電晶體QD除感測放大器SA以外，連接供給讀出用或寫入用之電壓或電流的電路。
於圖2，符號FL為活化區域，M1為第1配線層，M2為第2配線層，FG為形成於矽基板上之作為MIS電晶體之閘極用的閘極層。符號FCT為連結活化區域FL與第1配線層M1之下面的接觸孔，SCT為連結第1配線層M1之上面與記憶體元件RM之下面的接觸孔，TCT為連結第1配線層M1之上面與第2配線層M2之下面的接觸孔。
記憶體元件RM，係於電連接於同一位元線BL的記憶格MC間，介由接觸孔TCT被拉接於第2配線層M2。該第2配線層M2作為個別之位元線BL使用，字元線WL1~WL4以閘極層FG形成。閘極層FG係使用多晶矽與矽化物(矽與高融點金屬之合金)之積層。又，例如構成記憶格MC11之記憶格電晶體QM1與構成記憶格MC21之記憶格電晶體QM2係共有源極區域，該源極區域架＋接觸孔連接於成為第1配線層M1的源極線SL。
位元線BL1~BL4係連接於配置於記憶格陣列外周的選擇電晶體QD1~QD4之源極側。選擇電晶體QD1及QD2之汲極區域，和選擇電晶體QD3及QD4之汲極區域為共用，彼等選擇電晶體QD接受Y位址解碼器YDEC1、YDEC2之信號，具有選擇指定之位元線的功能。本實施形態中，選擇電晶體QD為例如n通道型。
圖3為圖2之半導體裝置之重要部分構成例之模式斷面圖。於圖3以模式表示記憶格區域MARE及邏輯電路區域LARE之重要部分構成之斷面圖。於記憶格區域MARE，包含如圖2所示記憶格電晶體QM的記憶格MC被配置為陣列形狀，於邏輯電路區域LARE，包含例如圖2所示感測放大器SA等的各種電晶體周邊電路、或邏輯、記憶體混在之半導體裝置時，另加上多數之各種邏輯電路等被配置。於圖3，為方便理解而使記憶格區域MARE與邏輯電路區域LARE鄰接配置，但記憶格區域MARE之斷面與邏輯電路區域LARE間之位置關係可依據需要而變更。
如圖3所示，例如於p型單晶矽等構成之半導體基板(半導體晶圓)11之主面形成元件分離區域12，於該元件分離區域12分離之活化區域形成p型阱13a、13b及n型阱14，其中p型阱13a形成於記憶格區域MARE，p型阱13b及n型阱14形成於邏輯電路區域LARE。於記憶格區域MARE之p型阱13a上形成由n通道型MIS電晶體構成之記憶格電晶體QM1、QM2，於邏輯電路區域LARE之p型阱13b上形成n通道型MIS電晶體QN，於邏輯電路區域LARE之n型阱14上形成p通道型MIS電晶體QP。
記憶格電晶體QM1、QM2係於p型阱13b上部互相分離，分別具有p型阱13a之表面之閘極絕緣膜15a，及閘極絕緣膜15a上之閘極16a。於閘極16a之側壁上形成由氧化矽、氮化矽膜或彼等積層膜構成之側壁間隔物18a。於p型阱13a內形成：作為記憶格電晶體QM1之汲極區域的半導體區域(n型雜質擴散層)DN3，及作為記憶格電晶體QM2之汲極區域的半導體區域(n型雜質擴散層)DN4，及作為記憶格電晶體QM1、QM2之源極區域的半導體區域(n型雜質擴散層)DNC。
各半導體區域DN3、DN4、DNC具有LDD(Light Doped Drain)構造，由n－ 型半導體區域17a，及雜質濃度高於半導體區域17a的n＋ 型半導體區域19a構成。n－ 型半導體區域17a形成於側壁間隔物18a之下的p型阱13a，n＋ 型半導體區域19a形成於閘極16a及側壁間隔物18a外側之p型阱13a，n＋ 型半導體區域19a被形成於由通道區域起僅分離n－ 型半導體區域17a部分之位置的p型阱13a上。半導體區域DNC被形成於同一元件活化區域之鄰接記憶格電晶體QM1、QM2共有，成為共通源極區域。
形成於邏輯電路區域LARE之MIS電晶體QN係具有和QM1、QM2大略同樣構成。亦即，QN具有p型阱13b之表面之閘極絕緣膜15b，及閘極絕緣膜15b上之閘極16b。於閘極16b之側壁上形成由氧化矽構成之側壁間隔物18b。於側壁間隔物18b之下的p型阱13b內形成n－ 型半導體區域17b，於n－ 型半導體區域17b外側形成雜質濃度高於半導體區域17b的n＋ 型半導體區域19b。藉由n－ 型半導體區域17b及n＋ 型半導體區域19b構成具有QN之LDD構造的源極/汲極區域(半導體區域)DN1、DN2。
形成於邏輯電路區域LARE之MIS電晶體QP係具有n型阱14之表面之閘極絕緣膜15c，及閘極絕緣膜15c上之閘極16c。於閘極16c之側壁上形成由氧化矽構成之側壁間隔物18c。於側壁間隔物18c之下的n型阱14內形成p－ 型半導體區域17c，於p－ 型半導體區域17c外側形成雜質濃度高於半導體區域17c的p＋ 型半導體區域19c。藉由p－ 型半導體區域17c及p＋ 型半導體區域19c構成具有QP之LDD構造的源極/汲極區域(半導體區域)DP1、DP2。。
於閘極16a~16c、n＋ 型半導體區域19a、19b及p＋ 型半導體區域19c之表面分別形成金屬矽化物層(例如CoSi2 )25，如此則，可使n＋ 型半導體區域19a、19b及p＋ 型半導體區域19c等之擴散電阻成為低電阻狀態。
於半導體基板11上以覆蓋閘極16a~16c的方式形成絕緣膜(層間絕緣膜)31。絕緣膜(層間絕緣膜)31由例如氧化矽膜構成，絕緣膜31之上面，被形成平坦而使記憶格區域MARE與邏輯電路區域LARE之高度大略一致。於絕緣膜31之上形成接觸孔(開口部、連接孔)，於接觸孔內形成栓塞(接觸電極)33。栓塞(接觸電極)33由：形成於接觸孔底部及側壁上的鈦膜、氮化鈦膜或其積層膜等構成之導電性阻障膜33a，及於導電性阻障膜33a上以埋入接觸孔內被形成之鎢(W)膜(主導體膜)33b構成。接觸孔及栓塞33被形成於半導體區域DN1~DN4、DNC、DP1、DP2上或閘極16a~16c上。
於被埋入有栓塞33的絕緣膜31上形成例如氧化矽膜構成之絕緣膜34，在絕緣膜34上形成之配線溝(開口部)內形成作為第1層配線之配線(第1配線層)M1。配線M1由：形成於配線溝底部及側壁上的鈦膜、氮化鈦膜或其積層膜等構成之導電性阻障膜36a，及於導電性阻障膜36a上以埋入配線溝內的方式被形成之鎢(W)膜(主導體膜)36b構成。配線M1，係介由栓塞33電連接於半導體區域DN1~DN4、DNC、DP1、DP2或閘極16a~16c。於記憶格區域MARE，於記憶格電晶體QM1、QM2之源極用半導體區域DNC介由栓塞33被連接之第1配線層M1，係成為源極線SL。
於被埋入有第1配線層M1的絕緣膜34上形成例如氧化矽膜構成之絕緣膜(層間絕緣膜)41，於記憶格區域MARE，於絕緣膜41形成通孔(開口部、連接孔)，於通孔內形成栓塞(接觸電極)43。栓塞(接觸電極)43係由：形成於通孔底部及側壁上的鈦膜、氮化鈦膜或其積層膜等構成之導電性阻障膜43a，及於導電性阻障膜43a上以埋入通孔內被形成之鎢(W)膜(主導體膜)43b構成。栓塞43連接於後述之記憶體元件RM，作為下部電極TP之功能。通孔及栓塞43(下部電極TP)被形成於，第1配線層M1之中介由栓塞33連接於記憶格區域MARE之記憶格電晶體QM1、QM2之汲極用半導體區域DN3、DN4的配線M1上，和其呈電連接。
於記憶格區域MARE，在栓塞43被埋入之絕緣膜41上形成由：抗剝離膜(界面層)51，抗剝離膜(界面層)51上之記錄層(相變化膜、硫屬化物層)52，及記錄層52上之上部電極膜53構成之記憶體元件RM，亦即，記憶體元件RM由抗剝離膜51，記錄層52，及上部電極膜53構成之積層圖案形成。
抗剝離膜51，介於栓塞43被埋入之絕緣膜41與記錄層52之間，用於提升兩者之密接性(黏著性)，可作為防止記錄層52剝離之功能。抗剝離膜51，亦作為加熱記錄層52之發熱用電阻層之功能。抗剝離膜51由例如Ta2 O5 等構成，膜厚可設為例如約0.5 nm~5 nm。又，較好是形成抗剝離膜51，但亦可省略其之形成。此情況下，於栓塞43被埋入之絕緣膜41上直接形成記錄層52。
記錄層52，可於結晶狀態與非晶質狀態之2狀態間遷移(相變化)，具備使用2狀態間電阻值之差異而記憶資訊的功能。記錄層52由例如銦(In)或鎵(Ga)之至少一方，及鍺(Ge)、銻(Sb)、碲(Te)以適當組成比而包含之相變化材料(硫屬化物)構成。詳細如後述，該記錄層52之銦(In)或鎵(Ga)之濃度於上部電極53側與下部電極TP側為互異之構成。
上部電極膜53由金屬膜等之導電膜構成，可由例如鎢膜或鎢合金膜形成，膜厚可設為約例如50~200 nm。上部電極膜53可作為以下功能：亦即減低後述栓塞64與記錄層52之接觸電阻，或伴隨栓塞64之通孔形成後，形成導電性阻障膜67a時防止記錄層52昇華之功能。
記憶體元件RM之下部(抗剝離膜51下面)電連接於栓塞43，栓塞43則介由配線M1及栓塞33電連接於記憶格區域MARE之Q讀出電晶體M1與寫入電晶體M2之汲極區域DN3、DN4。因此栓塞43電連接於記錄層52之下面側。
於絕緣膜41上以覆蓋記憶體元件RM的方式形成絕緣膜61及絕緣膜61上之絕緣膜(層間絕緣膜)62。亦即涵蓋上部電極膜53之上面及記錄層52等之側壁上形成絕緣膜61，再於絕緣膜61上形成作為層間絕緣膜的絕緣膜62。絕緣膜61之厚度較絕緣膜62之厚度(例如數百nm)為薄，例如可設為約5~20 nm。絕緣膜61，由例如氮化矽膜構成，絕緣膜62由例如氧化矽膜構成，絕緣膜62之上面被形成為平坦而使其於記憶格區域MARE與邏輯電路區域LARE之高度大略一致。
於記憶格區域MARE，於絕緣膜61、62形成通孔(開口部、連接孔)，於通孔底部露出記憶體元件RM之上部電極53之至少一部分，於該通孔內形成栓塞(接觸電極)64。栓塞(接觸電極)64係由：形成於通孔底部及側壁上的鈦膜、氮化鈦膜或其積層膜等構成之導電性阻障膜67a，及於導電性阻障膜67a上以填埋通孔63內被形成之鎢(W)膜(主導體膜)67b構成。亦可取代鎢膜67b改用鋁膜。通孔及栓塞64被形成於記憶體元件RM上部，栓塞64電連接於記憶體元件RM之上部電極膜53。
又，於邏輯電路區域LARE，於絕緣膜41、61、62形成通孔(開口部、連接孔)，於通孔底部露出配線M1之上面，於該通孔內形成栓塞(接觸電極)66。栓塞66係由：形成於通孔底部及側壁上的鈦膜、氮化鈦膜或其積層膜等構成之導電性阻障膜67a，及於導電性阻障膜67a上以填埋通孔63內被形成之鎢(W)膜(主導體膜)67b構成。通孔及栓塞64電連接於配線M1。
於被埋入有栓塞64、66的絕緣膜62上形成作為第2層配線之配線(第2配線層)M2。配線M2由：例如鈦膜、氮化鈦膜或其積層膜等構成之導電性阻障膜71a，及導電性阻障膜71a上之鋁(Al)膜或鋁合金膜(主導體膜)71b構成。於鋁合金膜71b上再度形成和導電性阻障膜71a同樣之導電性阻障膜而構成配線M2亦可。71A構成。
記憶格區域MARE之配線M2係成為位元線BL，該位元線BL介由栓塞64電連接於記憶體元件RM之上部電極膜53。因此，構成記憶格區域MARE之位元線BL的配線M2，係介由栓塞64、記憶體元件RM、栓塞43、配線M1及栓塞33電連接於記憶格電晶體QM1、QM2之汲極區域DN3、DN4。
於邏輯電路區域LARE，配線M2介由栓塞66電連接於配線M1，再介由栓塞33電連接於MIS電晶體QN之半導體區域DN1或MIS電晶體QP之半導體區域DP2。又，於絕緣膜62上，以覆蓋配線M2的方式形成作為層間絕緣膜的絕緣膜(未圖示)，再形成上層配線層(第3層配線以後之配線)，於此省略其圖式及說明。
於上述構成，藉由記憶體元件RM及其連接之記憶格電晶體QM1、QM2構成相變化記憶體之記憶格。記憶格電晶體QM1、QM2之閘極16a電連接於字元線WL(對應於圖2之字元線WL1~WL4)。記憶體元件RM之一端，介由栓塞64電連接配線M2構成之位元線BL(對應於圖2之位元線BL1~BL4)。記憶體元件RM之另一端，介由栓塞43(下部電極TP)、配線M1及栓塞33電連接於記憶格電晶體QM1、QM2之汲極用半導體區域DN3、DN4。QM1、QM2之源極用半導體區域DNC則介由栓塞33電連接於圖2之源極線SL。
又，本實施形態中說明使用n通道型MIS電晶體作為相變化記憶體之記憶格電晶體QM1、QM2，但亦可改用其他場效電晶體、例如p通道型MIS電晶體等。但是，就高集積化觀點考量，較好是使用MIS電晶體作為相變化記憶體之記憶格電晶體，和p通道型MIS電晶體比較，ON狀態之通道電阻小的n通道型MIS電晶體為較好。
圖4為圖3之記憶體元件周圍之詳細構成及其效果之一例之模式說明圖。圖5為對圖4之記憶體元件施加脈衝之說明圖，(a)為施加脈衝之形狀，(b)為施加脈衝引起之記憶層溫度變化。如圖4所示，記憶體元件RM由：藉由引起原子配列之變化而記憶資訊的記錄層(硫屬化物層)52，及形成於記錄層(硫屬化物層)52上面的上部電極53，及形成於記錄層52下面的抗剝離膜(界面層)51構成。於記憶體元件RM之抗剝離膜51下面被連接栓塞43(下部電極TP)。
如圖3所示，上部電極53由例如鎢等形成，抗剝離膜51由例如Ta2 O5 等形成，下部電極TP由導電性阻障膜43a及主導電膜43b構成，導電性阻障膜43a由例如Ti/TiN之積層膜等形成，主導電膜43b由例如鎢等形成。
記錄層52由例如銦(In)或鎵(Ga)之至少一方，及鍺(Ge)、銻(Sb)、碲(Te)以適當組成比而包含之相變化材料(硫屬化物)構成。其中，該記錄層52之銦(In)或鎵(Ga)之下部電極TP側之濃度高於上部電極53側之濃度為其特徵。作為其之一例可為，例如記錄層52設為2層構造，其中，下部電極TP側之第1層52a以高濃度之銦(In)膜形成，積層於其之上部電極53側之第2層52b以濃度低於第1層52a之銦(In)膜(或不添加銦(In)膜)而形成。
記錄層52不限定於2層構造，可為以上之n(≧2)層構造。此情況下，由下部電極TP側至上部電極53側，依序形成第1層、...、第(n－1)層、第n層，相較於第n層，第(n－1)層之銦等之濃度較高。另外，亦可設為朝上部電極53側使銦等之濃度變低。此狀態下，等同於設定上述n為極大。又，上述3族元素(In或Ga)有些情況下可替換為2族元素之Zn(鋅)或Cd(鎘)。
欲使記錄層52遷移至結晶狀態(低電阻狀態)或非晶質狀態(高電阻狀態)時，可經由下部電極TP將高電阻狀態對應之重置脈衝或低電阻狀態對應之設定脈衝施加於(通電)記錄層52。如此則，藉由其伴隨之焦耳熱使硫屬化物材料被加熱，變化原子配列使成為結晶狀態或非晶質狀態而記憶資訊。又，施加之脈衝通常如圖5(a)所示，相較於重置脈衝，設定脈衝之時間較長，其之電壓或電流則較低。
欲設為高電阻狀態而施加重置脈衝時，如圖5(b)所示，焦耳熱使硫屬化物材料被加熱至融點Tm以上，成為溶融狀態。遮斷脈衝之後溶融之硫屬化物材料被急速冷卻。如此時之硫屬化物材料之溫度變化所示，遮斷脈衝之冷卻速度極大時，液體狀態隨機原子配列被凍結，包含圖4之區域A4、A5的區域A3以外之區域成為非晶質狀態。又，區域A3，係和圖35說明之區域A1同樣，為初期之結晶化區域。於該非晶質狀態，記錄層52為高電阻，記憶體元件RM成為高電阻狀態。
另外，欲設為低電阻狀態而施加設定脈衝時，如圖5(b)所示，藉由焦耳熱使硫屬化物材料於特定時間保持於結晶化溫度Tc以上之溫度，如此則，包含非晶質狀態之區域A4、A5的區域成為結晶狀態。此時，於圖4之構成例，第2層52b之銦濃度較低，於時序列較早階段，於其中之區域A4亦產生原子配列變化(結晶化)。另外，以自記錄層52之容易發熱之下部電極TP側之區域A5至上部電極53側擴散的方式(接連區域A4的方式)而引起原子配列變化(結晶化)。於該結晶狀態下，和非晶質狀態比較，記錄層52為低電阻，記憶體元件RM成為低電阻狀態。
如上述說明之圖35之記錄層52以多成份系形成之結晶成為微細而且組成互異時，於其界面之原子配列紊亂變大，相較於非晶質狀態，結晶狀態之電阻值有可能較高。但是，於圖4之構成例，第2層52b之區域A4被以較大結晶粒形成之故，較難發生此種情況。
如上述說明，使電流流入(施加脈衝)記憶體元件RM變化硫屬化物材料之原子配列而可以記錄資訊。記錄資訊之讀出，係以不變化硫屬化物材料狀態的方式施加較設定脈衝/重置脈衝低的位準電壓或電流，而讀出記憶體元件RM之電阻值。相較於設定時(低電阻狀態)，重置動作時(高電阻狀態)之電阻較高，其之比例如為10~1000倍以上。
以上，如圖4所示，藉由變化記錄層52之銦濃度可得以下效果。首先，上部電極53側之銦濃度較低，設定動作時，於時序列較早階段，除區域A5以外於區域A4亦產生原子配列變化(結晶化)。因此，設定動作時，在最近接間隔之區域A5與區域A4之間(亦即膜厚方向(縱向))變為容易流入電流，可以減輕如圖35所示電流之流入膜面方向(橫向))引起之不良情況，可實現穩定之資料保持特性。
如圖35所示，高溫下記憶層之原子配列變化而產生更為高電阻化而有可能影響次一設定動作，但是，於圖4之構成例，其之原子配列變化容易產生之位置被限定於銦濃度高之第1層52a。因此即使第1層52a之原子配列變化時，和圖35所示情況比較，該區域本身較窄，而且該區域為設定動作時容易加熱之下部電極TP側，對於次一設定動作不太有影響。另外，自非晶質狀態遷移至結晶狀態時，和圖35所示情況比較，區域A4被早期結晶化，使電阻值早期下降，可防止上部電極53與下部電極TP間施加之高電壓以較長時間被施加。因此In離子(正離子)ION1之移動較難產生，可抑制偏析或構造紊亂引起之高電阻化之發生。
如上述說明，可實現穩定化之資料保持特性。又，於記錄層52之第1層52a添加銦，即使高溫第2層52b結晶化時亦可維持第1層52a之非晶質狀態，因此上部電極53與下部電極TP不會以低電阻接連，可實現高耐熱特性。
以下參照圖6說明硫屬化物材料引起相變化之機制。圖6為硫屬化物材料之結晶化過程之模式說明圖，(a)為結晶核產生型，(b)為結晶成長型。
圖6(a)之結晶核產生型係指結晶核成長速度慢，但產生多數之結晶核，由此產生多數結晶粒之型的材料。該結晶核產生型之代表材料有以Ge2 Sb2 Te5 等之GeTe－Sb2 Te3 之擬似2元系組成為基礎者。而圖6(b)之結晶成長型係指幾乎未形成新的結晶核，結晶之成長速度快，結晶粒由非晶質區域周邊之結晶區域延伸而進行結晶化者。結晶成長型之材料有例如以Sb70 Te30 共晶材料為基礎者，例如為Ag－In－Sb－Te。結晶核產生型、結晶成長型之任一均包含Sb與Te，但前者以Te為主成份，後者以Sb為主成份，組成之差異導致結晶化機制大為不同。
於相變化記憶體或相變化光碟，相變化材料之物性決定作為記憶體之特性，以材料之物性改善為目的之發明目前有幾個被揭示。先前例示之Ag－In－Sb－Te廣泛作為光碟用相變化記錄材料，該材料以Sb70 Te30 共晶材料為基礎而添加有Ag或In用於改善光學特性。
以下說明如圖4所示，記錄層52以不同組成之2層硫屬化物層構成之例，說明較佳組成範圍之詳細檢討結果。首先，欲決定第1層52a之高耐熱特性、記憶體特性良好之組成範圍時，針對記憶層為1層之較佳組成範圍進行檢討。圖7為圖4之記憶層組成範圍之一例說明圖。圖8為圖4之記憶體元件之重置電阻/設定電阻之比之組成依存性之說明圖。圖9為圖4之記憶體元件之設定電壓之組成依存性之說明圖。圖10為圖4之記憶體元件之可重寫次數之組成依存性之說明圖。圖11為圖4之記憶體元件之動作保證溫度之組成依存性之說明圖。圖12為圖4之記憶層組成範圍之另一例說明圖。圖8~圖10之組成依存性為室溫者。
本檢討使用之記憶層由例如In或Ga之至少一方及Ge、Sb、Te以適當組成比含有之相變化材料(硫屬化物材料)構成。製作含有此記憶層之記憶體元件RM，其之各特性之組成依存性如下所示，獲得如圖7斜線所示範圍為較佳組成，變化In之含有量時，亦即針對圖7之X軸方向之組成依存性予以說明。隨In含有量增加，重置電阻/設定電阻之比變大，此乃因為相對於重置電阻(非晶質狀態之電阻值)之上升，設定電阻(晶質狀態之電阻值)之上升效果幾乎未被發現，特別是In之組成成為7%以上時，室溫之重置電阻/設定電阻之比大於500倍。未含In時電阻比約100倍，但添加In使室溫之重置電阻成為500倍以上，如此則，即使於130℃以上高溫使用環境下重置電阻值顯著降低時乃可保持100倍以上之大的電阻比，亦即可獲得高耐熱特性。又，高電阻狀態之電阻值，於室溫為5MΩ以上，於130℃為500kΩ以上。
In之組成增至40%時，如圖9所示，設定動作必要之設定電壓急速變大，於實際動作會產生問題。如上述說明，In之濃度為7原子%以下時，重置電阻之值不會變高，資料保持特性亦不充分，無法獲得高溫之動作信賴性(耐熱特性)效果。而In之濃度多於40原子%時，低電阻化變為困難，設定動作所要時間與電流量變大，不適合使用。
變化Ge及Sb之含有量時，亦即針對圖7之Y軸方向之組成依存性予以說明。Ge及Sb之總量少於10原子%時，製程中之耐熱特性顯著降低，製程中硫屬化物層材料會昇華，無法通過製程。Ge或Sb少時，離子性強之In-Te結合變多，Te變為容易昇華，但Ge或Sb適度存在時，會形成共有結合性強之Ge-Te、Sb-Te結合，Te之昇華可被抑制。
另外，Ge及Sb之總量多於40原子%時，可重寫次數會降低，重置動作必要之電流量變大之問題會發生。特別是Ge之含有量多時可重寫次數會降低，Sb之含有量多時重置動作必要之電流量變大之問題會發生。即使，Ge與Sb之含有量為同一程度，其之總量大於40原子%時，重置電阻/設定電阻之比變小之問題重置電阻/設定電阻之比變小之問題存在。
變化Te之含有量時，亦即針對圖7之Z軸方向之組成依存性予以說明。圖10及11之結果為調整Ge及Sb之含有量成為等量時之情況。如圖10所示，Te為40原子%以下時，於10萬次以下之重寫可進行重置動作。另外，如圖11所示，Te為65原子%以上時，動作保證溫度成為130℃以下，無法滿足要求。Te之含有量少時，伴隨著重寫而被進行相分離，變為無法進行重置動作，太多時高電阻狀態之穩定性不足，無法獲得足夠之資料保持特性。
因此，經由詳細調查動作保證溫度或重寫特性之組成依存性結果，獲得圖7之斜線所示範圍較佳之結論。亦即，硫屬化物層(記錄層52)內之第1層52a之較佳組成範圍為，In或Ga之至少一方為7原子%以上、40原子%以下，Ge為5原子%以上、35原子%以下，Sb為5原子%以上、25原子%以下，Te為40原子%以上、65原子%。如此則，本發明第1實施形態中，即使於高溫使用環境或製程下，亦具有極佳資料保持特性，而且可實現使用具有適當電阻值之硫屬化物的記憶體元件。
圖7表示Ge與Sb之2元素之合計濃度之總量，其中任一元素並非帶來同樣作用，因此兩方之元素可調整被包含於適當範圍內。例如全體構成元素之中設定Ge與Sb之組成總量為一定時，若Ge之比率較多，相變化伴隨之體積變化變大，多數次之重寫會使電極與相變化區域之界面產生剝離，導致可重寫次數被限制之問題。若Sb之比率較多，重寫必要之電流變大，重置電阻變低，非晶質成為不穩定，資料保持特性惡化等之問題存在。考慮該點後，較佳組成範圍為如圖12所示者。
圖12表示各頂點之組成設為GeTe、Sb2 Te3 、In2 Te3 時之最佳組成。當然In之一部分以Ge、Te之一部分以Se等週期表之同族元素替換亦可。圖12之組成範圍係Te之濃度為50~60原子%附近之Ge、Sb、In之較佳組成範圍。NaCl構造之骨格由原子半徑大的Te構成，因此Te之濃度於該組成附近時，即使進行多數次重寫，亦難以產生其他成份之析出或相分離，可具有高信賴性。
於圖12之組成範圍，GeTe成為高濃度時，經過多數次重寫會於硫屬化物材料於電極之界面產生剝離，可重寫次數被限制於10萬次以下，因此不適合。Sb2 Te3 之濃度變高時，重置電阻變低，重置動作必要之電流量變大，資料保持特性物惡化之問題產生，Sb2 Te3 之濃度變少時，設定動作必要之電流量變大之問題產生。又，In2 Te3 成為低濃度時，電阻比變為500倍以下之較小，成為高濃度時，設定動作必要之時間或電流量變大之問題產生。考慮上述各點額獲得如圖12斜線所示區域為較佳組成範圍。圖12所示組成範圍之中最右下之點為In含有量最少之組成，約10.5原子%之含有量。
上述檢討結果為1層構造記憶層之結果，該結果亦適用如圖4所示2層構造，亦即，於圖4之記錄層52之第1層52a，確認上述1層構造決定之組成範圍為最適當。又，使記憶層之In之組成濃度於膜厚方向變化，使圖4之下部電極TP側之第1層52a設為上述最適當組成，使其上部之第2層52b設為較第1層52a之In濃度低5原子%以上之濃度，如此則可獲得260℃、3分鐘之耐熱特性。此時，第1層52a之膜厚於10nm以上40nm以下範圍而獲得上述耐熱特性。第1層52a之膜厚太薄時，結晶化區域會包含第2層52b，而成為硫屬化物層之大部分，耐熱特性有可能不足。太厚時和無第2層52b之情況同樣，電流容易流入膜厚方向，成為元件間特性誤差等不良情況之原因。第1層與第2層之境界明確時，相對於第1層為1之情況，第2層之膜厚比為0.5以上、5以下之比率時可獲得良好結果。相對於此，第2層之膜厚比率小時，2層化之效果不顯著。又，相對於此，第2層之膜厚比率大時，第2層之結晶化時，第1層會被施加過度電壓而引起破壞。
包含第1層52a及第2層52b之全體膜厚之較佳範圍為30nm以上150nm以下。第1層52a與第2層52b之境界明確也好、不明確(組成漸漸變化)也好。上部之第2層52b之2族或3族元素之膜厚方向之平均含有量設為0原子%至15原子%以下，兩者之平均含有量之差設為5原子%以上即可。第2層52b之In含有量多於15原子%或含有量之差小於上述時，無法顯著獲得如圖4所示2層構造之各種效果。
又，就圖4之記錄層52全體之平均組成觀點而言，In濃度低或者不含有In，例如藉由具有Ge－Sb－Te之組成之第2層52b，相較於上述第1層52a之最佳組成範圍而言，In含有量變為較少，例如於以下範圍為特別好。亦即，平均組成為，In為3原子%以上、20原子%以下，Ge為10原子%以上、25原子%以下，Sb為10原子%以上、25原子%以下，Te為45原子%以上、65原子%以下之範圍。又，In之平均含有量之較佳範圍為7原子%以上、15原子%以下之範圍。以Ga替換In時大略同樣，於製膜裝置內Ga游離時，因為低融點之故，使液狀化困難。
另外，其他檢討結果為，於第1層52a與第2層52b之界面設置1 nm以上5 nm以下之高融點金屬層，防止層間之相互擴散，可以防止多數次重寫引起之耐熱特性之緩慢降低。高融點金屬層可使用，例如五氧化鉭(TaO5 )等之氧化物、或氮化鉭或氮化矽等之氮化物，或碳化矽等之碳化物。
本實施形態中說明由In或Ga之至少一方及Ge、Sb、Te構成之硫屬化物材料，但彼等元素之一部分可以其他元素替換。例如Te一部分可以Se替換。Se具有提升資料保持特性，耐長時間之焊接工程，可防止製程中氧化之效果。另外，Se之含有量大於Te的約1/5時，設定動作必要之時間變長為5μs以上。因此須於不產生該問題範圍內依據用途選擇適當之含有量。
又，以設定動作之高速化為目的而替換Ge之一部分或全部使包含Sn、Pb之至少一元素，替換Sb之一部分或全部使包含Bi亦可。彼等元素可維持重置狀態之耐焊接回流特性之同時，可維持設定動作之高速化，不會妨礙上述各種效果。但是重置狀態之保持壽命稍微變短。其他包含10原子%以下之H、B、C、O、Si、P、S、As、Au、Cu、Ti、Zr、Hf、V、Nb、Ta、Cr、Mn、Fe、Co、Ni、Rh、Pd亦可。彼等元素之添加可期待可重寫次數之提升。
參照圖面說明圖3之半導體裝置之製程。
圖13－23為本發明第1實施形態之半導體裝置之製程中重要部分之斷面圖。首先，使用習知製作方法形成如圖13所示MIS電晶體。於圖13，係於例如p型單晶矽構成之半導體基板11之主面，藉由例如STI(Shallow Trench Isolation)法或LOCOS(Local Oxidization of Silicon)法等，形成絕緣體構成之元件分離區域12，藉由元件分離區域12之形成，於半導體基板(半導體晶圓)11之主面形成由元件分離區域12之周圍界定之活化區域。
於半導體基板(半導體晶圓)11之主面形成p型阱13a、13b及n型阱14，其中p型阱13a形成於記憶格區域MARE，p型阱13b及n型阱14形成於邏輯電路區域LARE。又，例如藉由熱氧化法於p型阱13a、13b及n型阱14之表面，形成薄氧化矽膜或氧氮化矽膜等構成之閘極絕緣膜用的絕緣膜15。絕緣膜15之膜厚可設為例如約1.5~10 nm。於絕緣膜15上形成低電阻多晶矽膜構成之閘極16a~16c。成膜時或成膜後摻雜雜質而將閘極16a、16b設為n型雜質之多晶矽膜，將閘極16c設為p型雜質之多晶矽膜。
藉由離子植入n型雜質而於p型阱13a之閘極16a兩側區域形成n－ 型半導體區域17a，於p型阱13b之閘極16b兩側區域形成n－ 型半導體區域17b。又，藉由離子植入p型雜質而於n型阱14之閘極16c兩側區域形成p－ 型半導體區域17c。於閘極16a~16c之側壁上，例如於半導體基板11上沈積氧化矽膜或氮化矽膜或彼等積層膜構成之絕緣膜，藉由異方性蝕刻該絕緣膜而形成側壁間隔物18a~18c。
藉由離子植入n型雜質而於p型阱13a之閘極16a及側壁間隔物18a之兩側區域形成n＋ 型半導體區域19a，於p型阱13b之閘極16b及側壁間隔物18b之兩側區域形成n＋ 型半導體區域19b。藉由離子植入p型雜質而於n型阱14之閘極16c及側壁間隔物18c之兩側區域形成p＋ 型半導體區域19c。使閘極16a~16c之表面、半導體區域19a、19b及p＋ 型半導體區域19c之表面露出，沈積例如Co(鈷)膜之金屬膜進行熱處理於彼等表面分別形成金屬矽化物層25。如此獲得圖13之構造。
之後，如圖14所示，於半導體基板11上以覆蓋閘極16a~16c的方式形成絕緣膜(層間絕緣膜)31。絕緣膜(層間絕緣膜)31由例如氧化矽膜構成，絕緣膜31亦可由多數絕緣膜之積層膜構成。絕緣膜31之形成後，必要時進行CMP處理使絕緣膜31之上面被形成平坦。之後，藉由微影成像技術法以絕緣膜31之上形成之光阻劑圖案(未圖示)為蝕刻遮罩進行絕緣膜31之乾蝕刻，於絕緣膜31之上形成接觸孔。於接觸孔底部，使半導體基板11之主面之一部分、例如半導體區域DN1~DN4、DNC、DP1、DP2(彼等之金屬矽化物層25)之一部分或閘極16a~16c(彼等之金屬矽化物層25)之一部分露出。
之後，於接觸孔內形成栓塞33。此時例如於包含接觸孔內部的絕緣膜31之上，藉由濺鍍法形成導電性阻障膜33a之後，藉由CVD法於導電性阻障膜33a之上形成鎢膜33b，藉由CMP法或回蝕刻法除去絕緣膜31上之不要的鎢膜33b及導電性阻障膜33a。如此則，可形成由殘存、埋入於接觸孔內的鎢膜33b及導電性阻障膜33a構成之栓塞33。
之後，如圖15所示，於被埋入有栓塞33的絕緣膜31上形成絕緣膜34。之後，藉由微影成像技術法以絕緣膜34之上形成之光阻劑圖案(未圖示)為蝕刻遮罩進行絕緣膜34之乾蝕刻，於絕緣膜34形成配線溝。於該配線溝底部露出栓塞33的上面。又，配線溝之中，使記憶格區域MARE之記憶格電晶體QM1、QM2之半導體區域DN3、DN4上形成之栓塞33露出的配線溝35，並非溝形狀之圖案，而可形成為較由其露出之栓塞33之平面尺寸為更大尺寸之孔(連接孔)形狀之圖案。
之後，於該配線溝內形成配線M1。此時例如於包含配線溝內部(底部及側壁上)的絕緣膜34之上，藉由濺鍍法形成導電性阻障膜36a之後，藉由CVD法於導電性阻障膜36a之上形成鎢膜等構成之主導體膜36b，藉由CMP法或回蝕刻法除去絕緣膜34上之不要的鎢膜36b及導電性阻障膜33a。如此則，可形成由殘存、埋入於配線溝35內的主導體膜36b及導電性阻障膜36a構成之配線M1。又，配線M1不限定於上述填埋之鎢配線，可為各種變形，例如可設為填埋以外之鎢配線、鋁配線等。
之後，如圖16所示，於被埋入有配線M1的絕緣膜34上形成絕緣膜(層間絕緣膜)41。之後，藉由微影成像技術法以絕緣膜41之上形成之光阻劑圖案(未圖示)為蝕刻遮罩進行絕緣膜41之乾蝕刻，於絕緣膜41形成通孔(開口部、連接孔)。該通孔被形成於記憶格區域MARE。於通孔底部使QM1、QM2之半導體區域DN3、DN4對應之配線M1之上面露出。
之後，於接觸孔內形成栓塞43。此時例如於包含接觸孔內部的絕緣膜41之上，藉由濺鍍法形成導電性阻障膜43a之後，藉由CVD法於導電性阻障膜43a之上形成鎢膜43b，藉由CMP法或回蝕刻法除去絕緣膜41上之不要的鎢膜43b及導電性阻障膜43a。如此則，可形成由殘存、埋入於接觸孔內的鎢膜43b及導電性阻障膜43a構成之栓塞43。如此則，栓塞43可於絕緣膜41上形成之開口部(通孔)填充導電性材料而被形成。
又，本實施形態中，使用鎢膜43b填埋接觸孔內而形成栓塞43，但可以取代鎢膜43b改用CMP處理時栓塞43之上面平坦性變高之金屬膜(CMP平坦性好之金屬)膜。例如，作為CMP平坦性好之金屬，可以取代鎢膜43b改用結晶粒徑小的Mo(鉬)膜。CMP平坦性好之金屬，具有抑制栓塞43之上面凹凸產生之電場集中對於記錄層52之局部相變化的效果。結果，更能提升記憶體元件之電氣特性均勻性、可重寫次數信賴性及耐高溫動作特性。
之後，如圖17所示，於栓塞43被埋入之絕緣膜41上依序形成抗剝離膜51，記錄層52，及上部電極膜53。抗剝離膜51之膜厚(沈積膜厚)例如約0.5~5 nm，記錄層52之膜厚(沈積膜厚)例如約50~150 nm，及上部電極膜53之膜厚(沈積膜厚)例如約50~200 nm。
形成記錄層52時可使用例如Ar、Xe、Kr等惰性氣體及2種類之標靶藉由濺鍍法進行。首先，第1層形成例如膜厚約10~40 nm之In30 Ge10 Sb10 Te50 層，於其上形成膜厚約40~110 nm之Ge2 Sb2 Te5 層作為第2層。又，作為第2層亦可取代Ge2 Sb2 Te5 層，改用In濃度低於In30 Ge10 Sb10 Te50 層的例如In10 Ge15 Sb20 Te55 層等。此情況下，上部之結晶化有可能稍微成為困難，但可獲得和Ge2 Sb2 Te5 層大約近似陳度之效果。又，使用可同時濺鍍2標靶之濺鍍裝置時，可於2層之境界部分圓滑地變化組成。
之後，如圖18所示，使用微影成像技術法及乾蝕刻法進行抗剝離膜51、記錄層52及上部電極53構成之積層膜之圖案化，如此則，由上部電極53、記錄層52及抗剝離膜51之積層圖案構成的記憶體元件RM被形成於埋入有栓塞43之絕緣膜41上。抗剝離膜51可作為記錄層52及上部電極53之乾蝕刻時之阻蝕膜使用。
之後，如圖19所示，於絕緣膜41上以覆蓋記憶體元件RM的方式形成絕緣膜(阻蝕膜)61。如此則成為在上部電極膜53之上面上及記錄層52之側壁(側面)上、或其以外之絕緣膜41上形成有絕緣膜61的狀態。絕緣膜61較好是使用可於記錄層52不昇華之溫度(例如400℃以下)成膜的材料膜。例如絕緣膜61較好是使用氮化矽膜，如此則，藉由電漿CVD法等可於記錄層52不昇華之溫度(例如400℃以下)下成膜，如此則，可防止絕緣膜61成膜時記錄層52之昇華。
之後，如圖20所示，於絕緣膜61上形成作為層間絕緣膜之絕緣膜(層間絕緣膜)62。因此，絕緣膜62係以覆蓋上部電極膜53、記錄層52及抗剝離膜51之積層圖案(記憶體元件54)的方式被形成於絕緣膜61上。絕緣膜62之形成後，必要時可進行CMP處理使絕緣膜62之上面平坦化。之後，藉由微影成像技術法於絕緣膜62之上形成光阻劑圖案。以光阻劑圖案為蝕刻遮罩進行絕緣膜62之乾蝕刻，於絕緣膜62形成通孔(開口部、連接孔)65a。
絕緣膜62之乾蝕刻時，係於絕緣膜62(氧化矽膜)較絕緣膜61(氮化矽膜)更容易蝕刻之條件(亦即絕緣膜62之蝕刻速度大於絕緣膜61之蝕刻速度之條件)下進行乾蝕刻，以絕緣膜61作為阻蝕膜功能。於該乾蝕刻使用，例如氧化矽形成之絕緣膜62被蝕刻，但作為阻蝕膜功能的絕緣膜61未被蝕刻之例如選擇比10以上之蝕刻方法。於此階段，於通孔65a底部雖露出絕緣膜61，但絕緣膜61作為阻蝕膜功能，因此於通孔63底部露出絕緣膜61狀態下蝕刻被停止，記憶體元件54之上部電極膜53不會露出。
之後，如圖21所示，於絕緣膜61(氮化矽膜)較絕緣膜62(氧化矽膜)更容易蝕刻之條件(亦即絕緣膜61之蝕刻速度大於絕緣膜62之蝕刻速度之條件)下進行乾蝕刻，藉由乾蝕刻除去露出通孔65a底部之絕緣膜61。如此則於通孔65a底部露出記憶體元件RM之上部電極膜53之至少一部分。該乾蝕刻較好是進行異方性乾蝕刻，之後，除去阻劑圖案。
之後，如圖22所示，藉由微影成像技術法以絕緣膜32之上形成之光阻劑圖案(未圖示)為蝕刻遮罩進行絕緣膜62、61、41之乾蝕刻而形成通孔(開口部、連接孔)，露出形成於邏輯電路區域LARE之配線M1之上部。之後，除去光阻劑圖案。之後，於該邏輯電路區域LARE之通孔內及通孔65a內形成栓塞64、66。此時例如於包含通孔內部的絕緣膜62之上，藉由濺鍍法形成導電性阻障膜67a之後，藉由CVD法於導電性阻障膜67a之上形成鎢膜67b，藉由CMP法或回蝕刻法除去絕緣膜62上之不要的鎢膜67b及導電性阻障膜67a。如此則，可形成埋入於各通孔內的栓塞64、66。可取代鎢膜67b，改用鋁膜或鋁合金膜(主導體膜)等。
之後，如圖23所示，於被埋入有栓塞64、66的絕緣膜62上形成作為第2層配線的配線M2。例如於埋入有栓塞64、66之絕緣膜62之上，藉由濺鍍法等依序形成導電性阻障膜71a及鋁膜或鋁合金膜71b之後，使用微影成像技術法及乾蝕刻法等進行圖案化，可形成配線M2。配線M2不限定於鋁配線，可做各種變更，例如可為鎢配線或銅配線(填埋銅配線)等。
之後，於絕緣膜62上以覆蓋配線M2的方式形成作為層間絕緣膜的絕緣膜(未圖示)，更形成上層配線層(第3層配線層以後之配線)等，其說明被省略。進行約400℃~450℃之氫退火之後完成半導體裝置(半導體記憶體裝置)。
作為確保耐熱特性之和本發明第1實施形態不同的方式，可以為藉由硫屬化物層之膜厚減少，而設為即使於重置狀態之高溫保持亦難以引起高電阻化問題的方式。使用該方式時，電流變為容易流向膜厚方向，栓塞外緣部分之正常結晶化以外之原子配列變化影響難以發生。但是，薄膜化時，越薄則可動作之元件良品率有漸漸惡化之傾向。本發明第1實施形態的方式，硫屬化物層之上部(例如第2層52b)容易結晶化而低電阻化，可獲得和薄膜化時同樣效果，膜厚本身較厚而不會引起動作良品率惡化之問題。
又，上述硫屬化物層之膜厚減少的方式，雖可期待設定電壓之減低，但實際上卻未減低。相對於此，依據本發明第1實施形態的方式，第2層52b之例之無添加GeSbTe膜，其之設定電壓低而先行結晶化，界面電洞之儲存會增大電位斜率，即使含有較多In之第1層52a亦可引發成為低電壓設定動作契機之高效率之衝撞離子化形成，可期待於低電壓下進行設定動作。
又，硫屬化物層之形成後，於其表面形成2 nm以上15 nm以下之鎢或鎢合金膜後，將約1W~4W之高功率雷射光束以長圓形光束點進行掃描照射而結晶化之製造方法為習知者。此情況下，於本發明第1實施形態的記錄層52，光射入之上部為容易結晶化之組成，因此模擬上部之結晶化而至下部陳為漂亮立方格子之結晶，電流引起之初期結晶化短時間可完成。另外，雷射光照射後殘留之膜厚分之上部電極層被形成。
使用上述本發明第1實施形態的半導體裝置之代表性效果說明如下，亦即如圖4所示，記錄層52至少以2層以上構成，藉由設定其下部電極側之層含有之2族或3族元素之濃度高於上部電極側之層，如此則可實現具備高耐熱特性、穩定化之資料保持特性的半導體裝置。
(第2實施形態)
上述第1實施形態之記憶體元件RM之記錄層52由銦(In)或鎵(Ga)之至少一方，及鍺(Ge)、銻(Sb)、碲(Te)以適當組成比而包含之相變化材料構成。本發明第2實施形態說明記憶層22之構成元素之10%以下以氮替換之情況。又，除構成元素之10%以下以氮替換以外，和上述第1實施形態同樣而省略重複說明。
銦(In)或鎵(Ga)之至少一方，及鍺(Ge)、銻(Sb)、確(Te)構成之硫屬化物材料(相變化材料)之構成元素以氮替換之情況，具有提升高溫之資料保持特性、結晶粒微細化、特性變動減少之優點。
第2實施形態之半導體裝置包含之記憶層22，例如上述第1實施形態之說明，藉由使用Ar、Xe、Kr等惰性氣體之濺鍍法形成，但於彼等惰性氣體混合氮氣體。圖24為硫屬化物材料之濺鍍時，例如於Ar氣體混合氮氣體形成膜之結晶化之活化能。如圖24所示，添加氮氣體時結晶化之活化能降低。此乃高溫之結晶化被抑制。另外，並非動作溫度區域之資料保持特性劣化。
因此，於該記憶層，通常之動作溫度區域之資料保持特性被保持，而且較其高溫之資料保持壽命被提升。如此則，例如於較實際使用環境溫度高溫的安裝工程，可帶來耐熱負荷之效果。但是，氮氣體之量過多時，重寫引起之特性變化大，因而設為10%以下乃適當者。又，記憶層內之第1層與第2層之氮氣含有量可以相同，差異時第1層之含有量為第2層含有量之1.5倍以上5倍以下則耐熱特性更好。
(第3實施形態)
第3實施形態之半導體裝置，係對上述第1或第2實施形態之半導體裝置進行溫度處理者。參照圖25、26說明安裝工程之溫度處理。圖25為焊錫回流工程之溫度分布說明圖。圖26為進行圖25之焊錫回流工程時之資料保持特性說明圖。
具備記憶體元件RM之微電腦等半導體裝置安裝時被進行例如回流工程。使用無鉛焊錫時回流工程之溫度最高約260℃，具備記憶體元件RM之半導體裝置被用於較通常之動作環境溫度更高溫之環境。
但是，如圖25所示，在不超過硫屬化物材料(相變化材料)之結晶化溫度範圍內於較高溫可保持特定時間時，高電阻狀態更為穩定。此乃因為結晶核產生側變為非活化狀態，結晶化難以進行而具有可能性，具有資料保持特性更提升之特徵。
圖26表示在無鉛焊錫回流安裝工程中，於180℃暫時保持90秒後升溫至260℃者，以及未被保持而升溫至260℃者之2個樣本，其之重置狀態之電阻自初期值下降之說明圖。如圖26所示獲得通過安裝工程之樣本較難以實現低電阻化之結果，因此，在低於記憶層之結晶化溫度的相對低溫保持特定時間後，升溫至結晶化溫度以上之峰值溫度的溫度分布環境中被置放的半導體裝置，會具備適合安裝工程之記憶體元件RM。
依據第3實施形態，可實現於焊錫回流工程可保持記憶體狀態，於高溫具有大的電阻比及好的資料保持特性之高信賴性半導體裝置。又，第3實施形態之半導體裝置可於例如汽車引擎控制用微電腦等高溫環境下被使用。
(第4實施形態)
圖27為本發明第4實施形態之半導體裝置之構成例之電路圖。第4實施形態之電路構成，係第1或第2實施形態之硫屬化物材料構成之記憶層或使用其製程之記憶格陣列之構成之一例，特徵為相較於下部電極，對上部電極側施加亙高電壓而動作。圖27之半導體裝置由記憶體陣列、多工器MUX、行解碼器XDEC、列解碼器YDEC、預充電電路PC、感測放大器SA及重寫電路PRGM構成。
記憶體陣列，係於字元線WL1~WLm與位元線BL1~BLn之各交叉點配置記憶格MC11~MCmn而構成。各記憶格構成為，串接之記憶體元件RM與記憶格電晶體QM被插入位元線BL與接地電壓VSS端子之間，其中記憶體元件RM具備如圖4所示構成，亦即於位元線BL連接圖4之上部電極膜53，於記憶格電晶體QM之一端連接圖4之下部電極TP。
行解碼器XDEC之輸出信號之字元線WL被連接於記憶格電晶體QM之閘極。預充電電路PC、感測放大器SA、重寫電路PRGM分別連接於共通資料線CD。預充電電路PC藉由H(高)位準(於此為電源電壓VDD)之預充電啟動信號PCE被活化，將共通資料線CD驅動於讀出電壓VRD(電壓位準如後述)。
多工器MUX由列選擇開關列CSWA與放電電路DCCKT構成。列選擇開關列CSWA由分別插入位元線BL1~BLn與共通資料線CD之間的多數CMOS傳送閘極(列選擇開關)CSW1RCSWn構成。於CMOS傳送閘極CSW1~CSWn之閘極，分別連接列解碼器YDEC之輸出信號之列選擇線對(YS1T、YS1B)~(YSnT、YSnB)。藉由列選擇線對(YS1T、YS1B)~(YSnT、YSnB)之中1個被活化而使對應之CMOS傳送閘極被活化，位元線BL1~BLn之中1個被連接於共通資料線CD。
放電電路DCCKT由分別插入位元線BL1~BLn與接地電壓VSS端子間的NMOS電晶體MN1~MNn構成。於NMOS電晶體MN1~MNn之閘極分別連接列選擇線YS1B~YSnB。待機時，列選擇線YS1B~YSnB被保持於電源電壓VDD，如此則，NMOS電晶體MN1~MNn導通，位元線BL1~BLn被驅動於接地電壓VSS。
藉由此種構成進行如圖28所示讀出動作，以下假設記憶格MC11被選擇而說明。首先，列解碼器YDEC所選擇之列選擇線對(YS1T、YS1B)對應之列選擇開關CSW1導通使位元線BL1連接於共通資料線CD。此時藉由被活化之預充電電路PC，介由共通資料線CD讀出位元線BL1將其預充電至電壓VRD。該讀出之電壓VRD被設計為電源電壓VDD與接地電壓VSS間之電壓位準而不會引起記憶資訊之破壞。
之後，使成為電源電壓VDD之預充電啟動信號PCE驅動於接地電壓VSS，設定預充電電路PC為非活化狀態。另外，行解碼器XDEC所選擇之字元線WL1上之記憶格電晶體QM導通而於記憶格MC11內形成電流路徑，於位元線BL1及共通資料線CD產生讀出信號。
選擇記憶格內之電阻值因記憶資訊而存在差異，因此輸出至共通資料線CD之電壓因記憶資訊而存在差異，其中，記憶資訊為“1“時記憶格內之電阻值低，位元線BL1及共通資料線CD朝接地電壓VSS放電，成為低於參照電壓VREF之電壓，記憶資訊為“0“時記憶格內之電阻值高，位元線BL1及共通資料線CD為預充電狀態，亦即保持於讀出電壓VRD。該差藉由感測放大器SA辨識而讀出選擇記憶格內之記憶資訊。最後設定列選擇線對(YS1T、YS1B)為非活化狀態，導通NMOS電晶體MN1而驅動位元線BL1至接地電壓VSS之同時，驅動成為接地電壓VSS之預充電啟動信號PCE至電源電壓VDD使預充電電路PC活化而回至待機狀態。
圖29為圖27之記憶體陣列之寫入動作。以下和圖28同樣假設記憶格MC11被選擇而說明。首先，驅動成為電源電壓VDD之預充電啟動信號PCE至接地電壓VSS使預充電電路PC成為非活化狀態，之後，列解碼器YDEC所選擇之列選擇線對(YS1T、YS1B)對應之列選擇開關CSW1導通，介由共通資料線CD使位元線BL1連接於寫入電路PRGM。之後，行解碼器XDEC所選擇之字元線WL1上之記憶格電晶體QM導通而於記憶格MC11內形成電流路徑，於位元線BL1流入寫入電流。
寫入電路PRGM設計為寫入電流和施加時間為對應於記憶資訊之值。其中，記憶資訊為“0“時大的重置電流IR於短時間被施加，記憶資訊為“1“時小於重置電流的設定電流IS於較重置電流長的時間被施加。最後設定列選擇線對(YS1T、YS1B)為非活化狀態，導通NMOS電晶體MN1而驅動位元線BL1至接地電壓VSS之同時，驅動成為接地電壓VSS之預充電啟動信號PCE至電源電壓VDD使預充電電路PC活化而回至待機狀態。
第4實施形態中，使用第1或第2實施形態說明之記憶體元件RM構成如圖27所示半導體裝置，因此可實現高耐熱特性、具備穩定化之資料保持特性之半導體裝置。又。對記憶體元件RM，如上述構成及動作之說明，較好是由上部電極53朝下部電極TP之方向施加電場進行重寫。其理由為，正離子(例如In離子)有可能滯留於下部之層第1層52a)。如此則，記錄層52之膜厚方向組成分布被保持於穩定，可提升可重寫次數，可實現更穩定之資料保持特性。
(第5實施形態)
第5實施形態說明和上述第4實施形態不同之電路構成及其動作之一之電路圖。圖30為本發明第5實施形態之半導體裝置之構成例之電路圖。圖30之半導體裝置，係和圖27同樣構成為具有n×m位元之記憶格陣列。構成記憶格之元件亦同樣，為使用記憶格電晶體QM及硫屬化物材料之可變電阻之記憶體元件RM。第5實施形態之特徵在於：於圖27之1條位元線另外追加1條，於位元線對與字元線之各交叉點配置記憶格，對記憶體元件可施加逆向電壓。以下著眼於和圖27不同之點說明圖30之半導體裝置。
圖30之半導體裝置，由記憶體陣列、多工器MUX、行解碼器XDEC、列解碼器YDEC、讀出電路RC、重寫電路PRGM及共通放電電路CDCCKT構成。記憶體陣列，係於字元線WL1~WLm與位元線對(BL1L、BL1R)~(BLnL、BLnR)之各交叉點配置記憶格MC11~MCmn而構成。各記憶格構成為，串接之記憶體元件RM與記憶格電晶體QM被插入位元線BL1L~BLnL與位元線BL1R~BLnR之間，其中記憶體元件RM具備如圖4所示構成，亦即於位元線BL1L~BLnL連接圖4之上部電極膜53，於記憶格電晶體QM之一端連接圖4之下部電極TP。
讀出電路RC、重寫電路PRGM、共通放電電路CDCCKT分別連接於共通資料線對(CDL、CDR)。於多工器MUX內之列選擇開關列CSWA與放電電路DCCKT追加位元線BL1R~BLnR對應之部分。亦即，於列選擇開關列CSWA追加分別插入於位元線BL1R~BLnR與共通資料線CDR之間的CMOS傳送閘極(列選擇開關)CSW1R~CSWnR。於CMOS傳送閘極CSW1~CSWn、CSW1R~CSWnR之閘極，分別連接列解碼器YDEC之輸出信號之列選擇線對(YS1T、YS1B)~(YSnT、YSnB)。藉由列選擇線對(YS1T、YS1B)~(YSnT、YSnB)之中1個被活化而使對應之CMOS傳送閘極被活化，位元線對(BL1L、BL1R)~(BLnL、BLnR)之中1組被連接於共通資料線對(CDL、CDR)。
於放電電路DCCKT追加分別插入位元線BL1R~BLnR與接地電壓VSS間的NMOS電晶體MN1R~MNnR。於NMOS電晶體MN1R~MNnR之閘極分別連接列選擇線YS1B~YSnB。待機時，列選擇線YS1B~YSnB被保持於電源電壓VDD，如此則，NMOS電晶體MN1L~MNnL、MN1R~MNnR導通，位元線對(BL1L、BL1R)~(BLnL、BLnR)被驅動於接地電壓VSS。
圖31為圖30之共通放電電路CDCCKT、讀出電路RC、重寫電路PRGM之詳細構成例之電路圖。共通放電電路CDCCKT由NMOS電晶體MN101、M102、NOR電路NR101構成。NMOS電晶體MN101被插入共通資料線CDL與接地電壓VSS之間，NMOS電晶體MN102被插入共通資料線CDR與接地電壓VSS之間，於各閘極連接NOR電路NR101之輸出端子。
於NOR電路NR101之輸出端子，分別輸入後述讀出起動信號RD及重寫起動信號WT。於待機狀態彼等信號被保持於接地電壓VSS，藉由NMOS電晶體MN101、M102之導通史共通資料線對(CDL、CDR)被驅動於接地電壓VSS。於讀出動作時讀出起動信號RD被驅動於電源電壓VDD，改寫動作時重寫起動信號WT被驅動於電源電壓VDD，因此於彼等之動作時NMOS電晶體MN101、M102被切斷(設為非導通)。
讀出電路RC由NMOS電晶體MN111、M112、預充電電路PC及感測放大器SA構成。預充電電路PC，係於結點SND連接感測放大器SA。預充電電路PC藉由H(高)位準(於此為電源電壓VDD)之預充電啟動信號PCE被活化，將結點SND驅動於讀出電壓VRD。NMOS電晶體MN111被插入共通資料線CDL與感測放大器SA之間，NMOS電晶體MN112被插入共通資料線CDR與接地電壓VSS之間。於彼等電晶體之閘極被輸入讀出起動信號RD。於讀出動作時成為接地電壓VSS之讀出起動信號RD被驅動於電源電壓VDD，NMOS電晶體MN111、M112導通，共通資料線CDL被連接於預充電電路PC及感測放大器SA，共通資料線CDR被連接於接地電壓VSS。藉由上述構成，於讀出動作，由共通資料線CDR介由位元線BL1R~BLnR使選擇之記憶格中之記憶格電晶體QM之源極被驅動於接地電壓VSS。又，由位元線BL1L~BLnL介由共通資料線CDL使記憶資訊對應之讀出信號被輸入感測放大器SA，使和圖28同樣之讀出動作可能。
重寫電路PRGM由共通資料線驅動電路CDDL、CDDR、CMOS傳送閘極CSW151、CSW152、NAND電路ND151、及反相器電路IV151構成。CMOS傳送閘極CSW151被插入共通資料線CDL與共通資料線驅動電路CDDL之間，CSW152被插入共通資料線CDR與共通資料線驅動電路CDDR之間，於彼等閘極分別連接，設定啟動信號SETB與重置啟動信號RSTB被使用NAND電路NDI51及反相器電路IV151進行運算獲得之結果之重寫起動信號WT及WTB。
其中，設定啟動信號SETB與重置啟動信號RSTB於待機狀態時被保持於電源電壓VDD，重寫起動信號WT被保持於接地電壓VSS，重寫起動信號WTB被保持於電源電壓VDD，如此則，共通資料線對CDL、CDR與共通資料線驅動電路CDDL、CDDR被切斷。另外，於重寫動作時設定啟動信號SETB或重置啟動信號RSTB被驅動於接地電壓VSS，重寫起動信號WT被驅動於電源電壓VDD，重寫起動信號WTB被驅動於接地電壓VSS，CMOS傳送閘極CSW151、CSW152分別導通，而使共通資料線CDL、CDR與共通資料線驅動電路CDDL、CDDR被連接。
共通資料線驅動電路CDDL，係由PMSO電晶體MP131、NMOS電晶體MN131、MN132及反相器電路IV131構成，於設定電壓VS與接地電壓VSS之間插入PMSO電晶體MP131、NMOS電晶體MN131，設定其汲極為節點N1。連接該節點N1與CMOS傳送閘極CSW151之同時，於節點N1與接地電壓VSS之間插入NMOS電晶體MN132。
於PMSO電晶體MP131之閘極連接設定啟動信號SETB，於設定動作，成為電源電壓VDD之設定啟動信號SETB被驅動於接地電壓VSS，PMSO電晶體MP131導通，介由CMOS傳送閘極CSW151對共通資料線CDL施加設定電壓VS。於NMOS電晶體MN131之閘極連接重置啟動信號RSTB經由反相器電路IV131反轉後之信號。於重置動作成為電源電壓VDD之重置啟動信號RSTB被驅動於接地電壓VSS，NMOS電晶體MN131導通，介由CMOS傳送閘極CSW151對共通資料線CDL施加接地電壓VSS。於NMOS電晶體MN132之閘極連接重寫起動信號WTB。該重寫起動信號WTB，於待機狀態被保持於電源電壓VDD，NMOS電晶體MN132導通，於節點N1被施加接地電壓VSS。
共通資料線驅動電路CDDR，係由PMSO電晶體MP141、NMOS電晶體MN141、MN142及反相器電路IV141構成，於重置電壓VR與接地電壓VSS之間插入PMSO電晶體MP141、NMOS電晶體MN141，設定其汲極為節點N2。連接該節點N2與CMOS傳送閘極CSW152之同時，於節點N2與接地電壓VSS之間插入NMOS電晶體MN142。
於PMSO電晶體MP141之閘極連接重置啟動信號RSTB，於重置動作，成為電源電壓VDD之重置啟動信號RSTB被驅動於接地電壓VSS，PMSO電晶體MP141導通，介由CMOS傳送閘極CSW152對共通資料線CDR施加重置電壓VR。於NMOS電晶體MN141之閘極連接設定啟動信號SETB經由反相器電路IV141反轉後之信號。於設定動作，成為電源電壓VDD之設定啟動信號SETB被驅動於接地電壓VSS，NMOS電晶體MN141導通，介由CMOS傳送閘極CSW152對共通資料線CDR施加接地電壓VSS。於NMOS電晶體MN142之閘極連接重寫起動信號WTB。該重寫起動信號WTB，於待機狀態被保持於電源電壓VDD，NMOS電晶體MN142導通，於節點N2被施加接地電壓VSS。
圖32為使用圖31之重寫電路PRGM之重寫動作之一例之波形圖。如圖32所示，於重寫動作，可使記憶資訊對應之方向之電流流入選擇之記憶格。亦即，寫入記憶資訊“1“之設定動作時，成為電源電壓VDD之設定啟動信號SETB被驅動於接地電壓VSS，PMSO電晶體MP131、MN141導通，於選擇之記憶格自記憶體元件RM至記憶格電晶體QM之方向流入電流。反之，寫入記憶資訊“0“之重置動作時，成為電源電壓VDD之重置啟動信號RSTB被驅動於接地電壓VSS，PMSO電晶體MP141、MN131導通，於選擇之記憶格自記憶格電晶體QM至記憶體元件RM之方向流入電流。
重置動作時須產生大於設定動作時之焦耳熱，另外記憶體元件RM側為源極，因此須考慮記憶格電晶體之基板偏壓下降。因此，重置電壓VR相同於或低於電源電壓VDD，或使重置電流之絕對值大於設定電流的方式設計為高於設定電壓VS。於此種重置動作，和圖29同樣為短時間，使和設定電流(IS)反向之重置電流(－IR)流入記憶格MC11。重置電流之絕對值|－IR |大於設定電流(IS)。
第5實施形態中，使用第1及第2實施形態說明之記憶體元件RM構成如圖30、31所示半導體裝置，因此可實現高耐熱特性、具備穩定化之資料保持特性之半導體裝置。又。於重寫動作，依據記憶資訊對應之方向施加電壓流入電流，可抑制In離子之偏析，可實現更穩定之資料保持特性。
亦即，於設定動作時，例如對位元線BL1L施加高電壓，對位元線BL1R施加低電壓，因而於圖4產生自記憶體元件RM之上部電極53朝下部電極TP方向之電場。因此，被撞擊之In等正離子被吸向下部電極TP附近。反之，於重置動作時，例如對位元線BL1R施加高電壓，對位元線BL1L施加低電壓，因而於圖4產生自下部電極TP朝向記憶體元件RM之上部電極53方向之電場。因此，In等元素之被正離子化之元素會沿著電力線被吸向上部電極53之方向。另外，因融解產生之熱擴散有可能使正離子朝陽極方向擴散。因此，可以迴避重寫動作引起之元素之侷限化，可提升可重寫次數。亦即，藉由彼等效果，本發明之膜厚方向組成分布在重複進行多數次重寫之後乃能保持穩定。另外，熱擴散較少相對地離子容易偏向膜厚方向之一方的設定動作時，上部電極53設為正，重置時上部電極53設為負之電壓極性，如此則，可使In等皆屬元素於第1層可以穩定保有較多組成分布。
又，如上述說明，由設定狀態重置時設為逆電壓(亦即重置動作時設定下部電極TP側為正)，電子於上部之原子配列被整合之區域被加速進入下部有利於提升下部溫度，具有減低重置電流之效果。於重置狀態之高溫保持時，膜厚方向上部之第2層會結晶化，但是全面結晶化或更高電阻化可於接近下部電極之區域(亦即第1層等)欸防止而保持耐熱特性。
又，於上述說明未針對記憶格電晶體之規格特別限定，但是可以較厚閘極氧化膜之電晶體作為記憶格電晶體使用而提升閘極電壓，藉由此種構成及動作可抑制記憶體元件RM所產生基板偏壓效應引起之記憶格電晶體QM之驅動能力之降低，於習知之反方向亦可流入足夠大之重置電流。
(第6實施形態)
第6實施形態說明第5實施形態之半導體裝置之變形例之構成及動作。圖33為本發明第6實施形態之半導體裝置之構成例之電路圖。第6實施形態之半導體裝置之特徵在於其讀出方式，將圖30之放電電路DCCKT替換為圖33之預充電電路PCCKT，將預充電電路PCCKT內之NMOS電晶體MN1~MNn及MN1R~MNnR之源極電壓設為讀出電壓VRD。
圖34為此整構成之讀出動作。於待機狀態，位元線對(BL1L、BL1R)~(BLnL、BLnR)藉由預充電電路PCCKT被保持於讀出電壓VRD。使列選擇線對(YS1T、YS1B)活化之後，成為接地電壓VSS之讀出起動信號RD被驅動於電源電壓VDD，位元線BL1R由共通資料線CD介由讀出電路RC內之NMOS電晶體MN112放電。之後，設定字元線WL1為活化而形成記憶格MC11內之電流路徑，和記憶資訊對應之讀出信號由位元線BL1L介由共通資料線CDL及讀出電路RC內之NMOS電晶體MN111被輸入感測放大器SA。產生足夠讀出信號之後，設定字元線WL1及列選擇線對(YS1T、YS1B)為非活化，如此則，位元線對(BL1L、BL1R)藉由預充電電路PCCKT被驅動於讀出電壓VRD，最後成為電源電壓VDD之讀出起動信號RD被驅動於接地電壓VSS，回至待機狀態。
藉由上述構成及動作，除上述第5實施形態之各種效果以外，可縮短讀出時間。亦即，例如位元線對(BL1L、BL1R)之預充電動作，可於讀出信號產生之後、亦即列選擇線對(YS1T、YS1B)設為非活化之後，和感測放大器SA之動作平行被進行，可以充分確保預充電動作被分配之時間。另外，使用讀出電路RC內之NMOS電晶體MN112進行位元線BL1R之放電，可縮短位元線對(BL1L、BL1R)產生電位差之時間。另外，不必確保列選擇線對(YS1T、YS1B)之活化時序與字元線WL1之活化時序之餘裕度，可縮短記憶格MC11之選擇動作時間。由於上述效果，可縮短讀出動作時之存取時間及週期時間。
以上依據實施形態說明本發明，但本發明不限定於上述實施形態，在不脫離其要旨情況下可做各種變更實施。
例如第1實施形態說明之非晶質狀態與結晶狀態，並非設為記憶體動作之區域全體同樣為彼等之狀態，可於非晶質狀態區域中存在結晶粒，或於晶質狀態區域中存在非晶質部分，亦即只要於非晶質部分相對多之狀態與非晶質部分相對少之狀態之間變化，變化電阻值即可。
又，第1實施形態說明之組成之硫屬化物材料(記憶層)並非來自非晶質區域之結晶成長，而是伴隨結晶核產生之引起結晶化之材料，可由膜之構造獲知。於SEM(掃描電子顯微鏡)或TEM(透過電子顯微鏡，硫屬化物層於膜厚方向最大具有3個以上、更好是最大6個以上粒狀被觀察到時可判斷為伴隨結晶核產生而引起結晶化之材料。又該材料亦有可能是，於本發明之組成分布範圍因為組成而不僅相變化，金屬或半金屬之原子或包含彼等之原子團因電場而移動，形成或消滅由彼等之高濃度區域構成之導電路徑，而引起電阻變化。亦即若非藉由In添加而將成為困難之由外側至內側之結晶成長設為設定之機制、則無須僅將結晶核產生與來自核之成長所引起之相變化設為設定動作之機制。
(產業上可利用性)
本發明之半導體積體電路裝置可廣泛適用於含有使用相變化材料之記憶格的高密度集積之記憶體電路或者記憶體電路與邏輯電路設於同一半導體基板之邏輯混合型記憶體等，此種製品於高溫條件下使用更為有利。
(發明效果)
本發明之效果簡單說明如下，亦即可實現具備高耐熱特性、穩定之資料保持特性的半導體裝置。
WL1~WL4．．．字元線
BL1~BL4．．．位元線
QD1~QD4．．．選擇電晶體
WD1~WD4．．．字元驅動器
QM．．．記憶格電晶體
MC．．．記憶格
XDEC．．．行解碼器
YDEC．．．列解碼器
SA．．．感測放大器
VPL．．．電源供給線
VGL．．．電位放出線
SL．．．源極線
Vdd．．．電源電壓
FL．．．活化區域
M1．．．第1配線層
M2．．．第2層配線
FG．．．閘極層
FCT．．．接觸孔
SCT．．．接觸孔
RM．．．記憶體元件
MARE．．．記憶格區域
LARE．．．邏輯電路區域
11．．．半導體基板
12．．．元件分離區域
13a、13b．．．p型阱
14．．．n型阱
15a、15b、15c．．．閘極絕緣膜
16a、16b、16c．．．閘極
17a．．．n－ 型半導體區域
17b．．．n－ 型半導體區域
18b．．．側壁間隔物
19a．．．n＋ 型半導體區域
19b．．．n＋ 型半導體區域
25．．．矽化物層
31、34、41．．．絕緣膜
33、43．．．栓塞
33a、36a、43a．．．導電性阻障膜
33b、36b、43b．．．鎢膜
51．．．抗剝離膜
52．．．記錄層
52a．．．第1層
52b．．．第2層
圖1為本發明第1實施形態之半導體裝置中，其包含之記憶格陣列周圍構成例之電路圖。
圖2為圖1之電路對應之佈局圖。
圖3為圖2之半導體裝置之重要部分構成例之模式斷面圖。
圖4為圖3之記憶體元件周圍之詳細構成及其效果之一例之模式說明圖。
圖5為對圖4之記憶體元件施加脈衝之說明圖，(a)為施加脈衝之形狀，(b)為施加脈衝引起之記憶層溫度變化。
圖6為硫屬化物材料之結晶化過程之模式說明圖，(a)為結晶核成長型，(b)為結晶成長型。
圖7為圖4之記憶層組成範圍之一例說明圖。
圖8為圖4之記憶體元件之重置電阻/設定電阻之比之組成依存性之說明圖。
圖9為圖4之記憶體元件之設定電壓之組成依存性之說明圖。
圖10為圖4之記憶體元件之可重寫次數之組成依存性之說明圖。
圖11為圖4之記憶體元件之動作保證溫度之組成依存性之說明圖。
圖12為圖4之記憶層組成範圍之另一例說明圖。
圖13為本發明第1實施形態之半導體裝置之製程中重要部分構成例之模式斷面圖。
圖14為接續圖13之製程中之半導體裝置之模式斷面圖。
圖15為接續圖14之製程中之半導體裝置之模式斷面圖。
圖16為接續圖15之製程中之半導體裝置之模式斷面圖。
圖17為接續圖16之製程中之半導體裝置之模式斷面圖。
圖18為接續圖17之製程中之半導體裝置之模式斷面圖。
圖19為接續圖18之製程中之半導體裝置之模式斷面圖。
圖20為接續圖19之製程中之半導體裝置之模式斷面圖。
圖21為接續圖20之製程中之半導體裝置之模式斷面圖。
圖22為接續圖21之製程中之半導體裝置之模式斷面圖。
圖23為接續圖22之製程中之半導體裝置之模式斷面圖。
圖24為本發明第2實施形態之半導體裝置之製程中伴隨之記憶層結晶化之活化能說明圖。
圖25為本發明第3實施形態之半導體裝置之焊錫回流工程之溫度分布說明圖。
圖26為進行圖25之焊錫回流工程時之資料保持特性說明圖。
圖27為本發明第4實施形態之半導體裝置之構成例之電路圖。
圖28為圖27之半導體裝置之讀出動作之一例之波形圖。
圖29為圖27之半導體裝置之寫入動作之一例之波形圖。
圖30為本發明第5實施形態之半導體裝置之構成例之電路圖。
圖31為圖30之半導體裝置之一部分電路之詳細構成例之電路圖。
圖32為圖30之半導體裝置之寫入動作之一例之波形圖。
圖33為本發明第6實施形態之半導體裝置之構成例之電路圖。
圖34為圖33之半導體裝置之讀出動作之一例之波形圖。
圖35為作為本發明前提檢討半導體裝置之中，其相變化記憶體元件周圍之斷面構成例及其問題點之模式說明圖。
41．．．絕緣膜
43a．．．導電性阻障膜
43b．．．鎢膜
43．．．栓塞(下部電極TP)
51．．．抗剝離膜
52．．．記錄層
52a．．．第1層
52b．．．第2層
53．．．上部電極
RM．．．記憶體元件
A3．．．區域
A4．．．區域
A5．．．區域
ION1、ION2．．．In離子

Claims (18)

  1. 一種半導體裝置，其特徵為：具備：硫屬化物層，其藉由引起電阻變化而記錄資訊；上部電極，形成於上述硫屬化物層上部；及下部電極，形成於上述硫屬化物層下部；上述硫屬化物層係由包含位於上述下部電極側之第1層與位於上述上部電極側之第2層的至少2層構成；上述第1層之2族或3族元素之膜厚方向之平均含有量為7原子%以上、40原子%以下；上述第2層之2族或3族元素之膜厚方向之平均含有量為0%至15原子%以下；上述第1層之上述平均含有量，係較上述第2層之上述平均含有量多5原子%以上。
  2. 如申請專利範圍第1項之半導體裝置，其中，上述2族或3族元素為銦(In)或鎵(Ga)。
  3. 如申請專利範圍第1項之半導體裝置，其中，上述第2層為由鍺(Ge)與銻(Sb)與碲(Te)構成之3元系組成或於彼等添加有鉍(Bi)或錫(Sn)之組成。
  4. 如申請專利範圍第1項之半導體裝置，其中，於上述第1層與上述第2層之間設有氧化物或氮化物或碳化物形成之薄層。
  5. 如申請專利範圍第1項之半導體裝置，其中，上述第1層之膜厚為10nm以上40nm以下， 上述硫屬化物層之膜厚為30nm以上150nm以下。
  6. 如申請專利範圍第1項之半導體裝置，其中，上述第1層由包含以下之材料形成：7原子%以上、40原子%以下之In或Ga之至少一方；5原子%以上、35原子%以下之Ge；5原子%以上、25原子%以下之Sb；及40原子%以上、65原子%以下之Te。
  7. 如申請專利範圍第1項之半導體裝置，其中，設定上述硫屬化物層為低電阻狀態時係對上述上部電極施加較上述下部電極高的電壓；設定上述硫屬化物層為高電阻狀態時係對上述下部電極施加較上述上部電極高的電壓。
  8. 一種半導體裝置，其特徵為：具備：硫屬化物層，其藉由引起電阻變化而記錄資訊；上部電極，形成於上述硫屬化物層上部；下部電極，形成於上述硫屬化物層下部；位元線，連接於上述上部電極；電晶體，一端連接於上述下部電極，另一端連接於接地電壓；及字元線，連接於上述電晶體之控制端子；上述硫屬化物層係由包含位於上述下部電極側之第1層與位於上述上部電極側之第2層的至少2層構成；上述第1層之2族或3族元素之膜厚方向之平均含有量 為7原子%以上、40原子%以下；上述第2層之2族或3族元素之膜厚方向之平均含有量為0%至15原子%以下；上述第1層之上述平均含有量，係較上述第2層之上述平均含有量多5原子%以上；於上述硫屬化物層記憶資訊時係對上述上部電極施加較上述下部電極高的電壓。
  9. 如申請專利範圍第8項之半導體裝置，其中，上述2族或3族元素為銦(In)或鎵(Ga)。
  10. 如申請專利範圍第9項之半導體裝置，其中，上述第2層為由鍺(Ge)與銻(Sb)與碲(Te)構成之3元系組成或於彼等添加有鉍(Bi)或錫(Sn)之組成。
  11. 如申請專利範圍第8項之半導體裝置，其中，上述第1層由包含以下之材料形成：7原子%以上、40原子%以下之In或Ga之至少一方；5原子%以上、35原子%以下之Ge；5原子%以上、25原子%以下之Sb；及40原子%以上、65原子%以下之Te。
  12. 如申請專利範圍第8項之半導體裝置，其中，於上述下部電極與上述硫屬化物層之間設有氧化物或氮化物形成之接面層。
  13. 一種半導體裝置，其特徵為：具備：多數字元線； 多數位元線對，與上述多數字元線呈交叉；多數記憶格，配置於上述多數字元線與上述多數位元線對之交叉點，分別包含電阻依據記憶資訊而變化的記憶體元件及電晶體；共通資料線對；開關電路，配置於上述多數位元線對與上述共通資料線之間，選擇上述多數位元線對之一而連接於上述共通資料線；及重寫電路，連接於上述共通資料線對；上述記憶體元件之一端連接於成為上述多數位元線對之一方的第1位元線；上述電晶體之一端連接於成為上述多數位元線對之另一方的第2位元線；上述記憶體元件之另一端連接於上述電晶體之另一端；選擇上述多數字元線之其中任一與上述多數位元線對之其中任一，而使上述多數記憶格之一處於被選擇狀態下，藉由上述重寫電路使流入上述多數記憶格之一的電流之方向被控制；上述記憶體元件具備：硫屬化物層；上部電極，形成於上述硫屬化物層上部；及下部電極，形成於上述硫屬化物層下部；上述硫屬化物層係由包含位於上述下部電極側之第1 層與位於上述上部電極側之第2層的至少2層構成；上述第1層之2族或3族元素之膜厚方向之平均含有量為7原子%以上、40原子%以下；上述第2層之2族或3族元素之膜厚方向之平均含有量為0%至15原子%以下；上述第1層之上述平均含有量，係較上述第2層之上述平均含有量多5原子%以上；上述上部電極連接於上述第1位元線；上述下部電極連接於上述電晶體之另一端。
  14. 如申請專利範圍第13項之半導體裝置，其中，上述重寫電路，寫入第1記憶資訊時係對上述第1位元線施加高電壓，對上述第2位元線施加低電壓；寫入第2記憶資訊時係對上述第1位元線施加低電壓，對上述第2位元線施加高電壓。
  15. 如申請專利範圍第13項之半導體裝置，其中，上述重寫電路，對上述記憶體元件寫入設定狀態時係對上述第1位元線施加高電壓，對上述第2位元線施加低電壓；對上述記憶體元件寫入重置狀態時係對上述第1位元線施加低電壓，對上述第2位元線施加高電壓。
  16. 如申請專利範圍第13項之半導體裝置，其中，上述2族或3族元素為銦(In)或鎵(Ga)。
  17. 如申請專利範圍第16項之半導體裝置，其中， 上述第2層為由鍺(Ge)與銻(Sb)與碲(Te)構成之3元系組成或於彼等添加有鉍(Bi)或錫(Sn)之組成。
  18. 如申請專利範圍第13項之半導體裝置，其中，上述第1層由包含以下之材料形成：7原子%以上、40原子%以下之In或Ga之至少一方；5原子%以上、35原子%以下之Ge；5原子%以上、25原子%以下之Sb；及40原子%以上、65原子%以下之Te。
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