KR101823111B1 - 반도체 기억 소자 및 그 제조 방법 - Google Patents

반도체 기억 소자 및 그 제조 방법 Download PDF

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KR101823111B1
KR101823111B1 KR1020110005963A KR20110005963A KR101823111B1 KR 101823111 B1 KR101823111 B1 KR 101823111B1 KR 1020110005963 A KR1020110005963 A KR 1020110005963A KR 20110005963 A KR20110005963 A KR 20110005963A KR 101823111 B1 KR101823111 B1 KR 101823111B1
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Abstract

반도체 기억 소자 및 그 제조 방법을 제공한다. 이 소자에 따르면, 제1 영역의 기판 상에 하부 배선이 배치되고, 제2 영역의 기판 상에 게이트 전극이 배치된다. 하부 배선은 게이트 전극과 동일한 도전 물질을 포함한다. 배선-절연막이 하부 배선과 기판 사이에 개재되고, 게이트 절연막이 게이트 전극과 기판 사이에 개재된다. 하부 배선 상에 다이오드가 배치되고, 가변 저항 요소가 다이오드에 전기적으로 접속된다.

Description

반도체 기억 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 반도체 기억 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압 등이 요구되고 있다. 또한, 반도체 기억 소자는 높은 집적도가 요구되고 있다. 반도체 기억 소자의 집적도는 반도체 기억 소자의 고속화에 대하여 상충관계(trade off)일 수 있다. 예컨대, 반도체 기억 소자의 집적도 높아질수록, 반도체 기억 소자 내 패턴들의 선폭이 감소되어, 반도체 기억 소자의 동작 속도가 저하될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고속 동작이 가능한 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 기억 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자를 제공한다. 이 소자는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판 상에 배치된 하부 배선; 상기 하부 배선 및 기판 사이에 개재된 배선-절연막; 상기 하부 배선 상에 배치된 다이오드; 상기 다이오드에 전기적으로 접속된 가변 저항 요소; 상기 제2 영역의 기판 상에 배치된 게이트 전극, 상기 하부 배선은 상기 게이트 전극과 동일한 도전 물질을 포함하고; 및 상기 게이트 전극 및 기판 사이에 개재된 게이트 절연막을 포함한다.
일 실시예에 따르면, 상기 하부 배선의 하부면은 상기 게이트 전극의 하부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 배선-절연막은 상기 게이트 절연막과 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 다이오드는 차례로 적층된 시드부(seed portion) 및 벌크부(bulk portion)를 포함할 수 있다. 또한, 상기 다이오드는 PN접합을 이루는 제1 도프트 영역(first doped region) 및 제2 도프트 영역을 포함할 수 있다. 상기 다이오드의 상기 제1 도프트 영역은 적어도 상기 시드부 내에 형성되어 상기 하부 배선과 접속될 수 있다.
일 실시예에 따르면, 상기 소자는 상기 게이트 전극 상에 배치된 캐핑 반도체 패턴(capping semiconductor pattern)을 더 포함할 수 있다. 상기 캐핑 반도체 패턴은 상기 시드부에 포함된 반도체 물질과 동일한 반도체 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 금속 게이트를 포함할 수 있으며, 상기 하부 배선은 상기 금속 게이트와 동일한 금속을 포함하는 금속 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 다이오드 아래에 위치한 상기 금속 패턴의 상부면(top surface)은 상기 금속 게이트의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 따르면, 상기 게이트 전극은, 상기 금속 게이트 및 게이트 절연막 사이에 개재된 하부 배리어 게이트(lower barrier gate), 및 상기 금속 게이트 상에 배치된 상부 배리어 게이트(upper barrier gate)를 더 포함할 수 있다. 상기 하부 배선은 상기 금속 패턴 및 배선-절연막 사이에 개재된 하부 배리어 패턴(lower barrier pattern), 및 상기 금속 패턴 상에 배치된 상부 배리어 패턴(upper barrier pattern)을 더 포함할 수 있다. 이 경우에, 상기 하부 배리어 게이트는 상기 하부 배리어 패턴과 동일한 물질로 형성될 수 있으며, 상기 상부 배리어 게이트는 상기 상부 배리어 패턴과 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 다이오드의 상부면은 평면적 관점에서 사각형 형태일 수 있다.
일 실시예에 따르면, 상기 다이오드는 상기 하부 배선의 양 측벽들에 각각 자기정렬된 양 측벽들을 가질 수 있다.
일 실시예에 따르면, 상기 소자는 상기 가변 저항 요소의 상부면에 전기적으로 접속되고, 상기 하부 배선을 가로지르는 상부 배선을 더 포함할 수 있다.
일 실시예에 따르면, 상기 가변 저항 요소는 상변화 물질 패턴, 자기터널접합 패턴, 및, 전기적 통로의 생성 및 소멸이 가능한 유전물 패턴 중에서 어느 하나를 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자의 제조 방법을 제공한다. 이 방법은 제1 영역 및 제2 영역을 포함하는 기판을 준비하는 것; 상기 제1 영역의 기판 상에 배선-절연막을 형성하는 것; 상기 제2 영역의 기판 상에 게이트 절연막을 형성하는 것; 상기 기판 전면 상에 게이트 도전막을 형성하는 것; 상기 제2 영역 내 게이트 도전막을 패터닝하여 게이트 전극을 형성하는 것; 상기 제1 영역의 게이트 도전막을 패터닝하여 하부 배선을 형성하는 것; 상기 하부 배선 상에 다이오드를 형성하는 것; 및 상기 제1 영역 내에 상기 다이오드에 전기적으로 접속된 가변 저항 요소를 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 다이오드를 형성하는 것 및 하부 배선을 형성하는 것은, 상기 게이트 도전막 상에 시드층을 형성하는 것; 상기 제1 영역의 시드층 상에 벌크층을 형성하는 것; 상기 벌크층, 시드층 및 게이트 도전막을 연속적으로 패터닝하여, 차례로 적층된 상기 하부 배선, 시드 라인 패턴 및 벌크 라인 패턴을 형성하는 것; 및 상기 벌크 라인 패턴 및 시드 라인 패턴을 연속적으로 패터닝하여, 상기 다이오드를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극을 형성하는 것은, 상기 제2 영역 내 상기 시드층 및 게이트 도전막을 연속적으로 패터닝하여, 차례로 적층된 게이트 전극 및 캐핑 반도체 패턴을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 벌크층을 형성하기 전에, 상기 방법은 상기 기판 전면 상에 층간 유전막을 형성하는 것; 및 상기 제1 영역 내 층간 유전막을 제거하여, 상기 제1 영역의 시드층을 노출시키고 상기 제2 영역의 층간 유전막을 잔존시키는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극을 형성하는 것, 하부 배선을 형성하는 것, 및 다이오드를 형성하는 것은, 상기 게이트 도전막 상에 시드층을 형성하는 것; 상기 제2 영역의 시드층 및 게이트 도전막을 연속적으로 패터닝하여, 차례로 적층된 게이트 전극 및 캐핑 반도체 패턴을 형성하는 것; 상기 제1 영역의 시드층 및 게이트 도전막을 연속적으로 패터닝하여, 차례로 적층된 하부 배선 및 시드 라인 패턴을 형성하는 것; 상기 기판 전면 상에 층간 유전막을 형성하는 것; 상기 제1 영역의 층간 유전막을 패터닝하여, 상기 시드 라인 패턴을 노출시키는 그루브를 형성하는 것; 상기 그루브 내에 벌크 라인 패턴을 형성하는 것; 및 상기 벌크 라인 패턴 및 시드 라인 패턴을 연속적으로 패터닝하여, 상기 다이오드를 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 배선 및 게이트 전극은 동시에 형성될 수 있다.
상술된 바와 같이, 상기 제1 영역 내의 상기 하부 배선들은 상기 제2 영역 내의 게이트 전극과 동일한 도전 물질을 포함한다. 이에 따라, 상기 하부 배선들은 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 그 결과, 고속으로 동작되는 반도체 기억 소자가 구현될 수 있다. 또한, 상기 하부 배선 상에 다이오드가 배치됨으로써, 상기 다이오드 및 가변 저항 요소를 포함하는 단위 기억 셀의 평면적을 최소화시킬 수 있다. 그 결과, 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
도 1a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들
도 1b 내지 도 9b는 각각 도 1a 내지 도 9a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도들.
도 10a는 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 10b는 본 발명의 일 실시예에 따른 반도체 기억 소자를 설명하기 위하여 도 10a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도.
도 11은 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 가변 저항 요소(variable resistance element)의 일 형태를 설명하기 위하여 도 10b의 A 부분을 확대한 도면.
도 12는 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 가변 저항 요소의 다른 형태를 설명하기 위하여 도 10b의 A 부분을 확대한 도면.
도 13은 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 가변 저항 요소의 또 다른 형태를 설명하기 위하여 도 10b의 A 부분을 확대한 도면.
도 14a는 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 가변 저항 요소의 또 다른 형태를 설명하기 위한 평면도.
도 14b는 도 14a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도.
도 15a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들.
도 15b 내지 도 18b는 각각 도 15a 내지 도 18a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도들.
도 19a는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도.
도 19b는 도 19a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도.
도 20a 및 도 21a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 제조 방법의 변형예를 설명하기 위한 평면도들.
도 20b 및 도 21b는 각각 도 20a 및 도 21a의 IV-IV'을 따라 취해진 단면도들.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 9b는 각각 도 1a 내지 도 9a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 제1 영역(50) 및 제2 영역(60)을 포함하는 반도체 기판(100, 이하 기판 이라 함)을 준비한다. 상기 제1 영역(50)은 기억 셀들이 형성되는 셀 영역에 해당할 수 있다. 상기 제2 영역(60)은 트랜지스터가 형성되는 영역에 해당할 수 있다. 예컨대, 상기 제2 영역(60)은 트랜지스터들을 포함하는 주변회로가 형성되는 영역(ex, 주변회로 영역)에 해당할 수 있다.
도 1a에 개시된 바와 같이, 상기 기판(100)에 소자분리 패턴을 형성하여, 상기 제2 영역(60) 내에 활성부(102)를 정의할 수 있다. 상기 활성부(102)는 상기 소자분리 패턴에 의하여 둘러싸인 상기 제2 영역(60)내 기판(100)의 일부분에 해당할 수 있다. 일 실시예에 따르면, 상기 제1 영역(50) 내에는 소자분리 패턴이 형성되지 않을 수 있다.
상기 제1 영역(50) 내 기판(100) 상에 배선-절연막(105a, wiring-insulating layer)이 형성될 수 있다. 상기 제2 영역(60)의 활성부(102a) 상에 게이트 절연막(105b)이 형성될 수 있다. 일 실시예에 따르면, 상기 배선-절연막(105a)은 상기 게이트 절연막(105b)과 동일한 물질로 형성될 수 있다. 상기 배선-절연막(105a) 및 게이트 절연막(105b)은 동시에 형성될 수 있다. 따라서, 상기 배선-절연막(105a)은 상기 게이트 절연막(105b)과 실질적으로 동일한 두께로 형성될 수 있다. 예컨대, 상기 게이트 절연막(105b)은 산화물, 질화물 또는 산화질화물 등에서 적어도 하나를 포함할 수 있다.
상기 배선-절연막(105a) 및 게이트 절연막(105b)을 갖는 기판(100) 전면 상에 게이트 도전막(115)이 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 도전막(115)은 금속막(110)을 포함할 수 있다. 좀 더 구체적으로, 상기 게이트 도전막(115)은 차례로 적층된 기저 도전막(106, base conductive layer), 제1 배리어막(108, first barrier layer), 금속막(110) 및 제2 배리어막(112)을 포함할 수 있다. 상기 기저 도전막(106)은 상기 제2 영역(60)에 형성되는 게이트 전극의 일함수를 조절할 수 있는 도전 물질로 형성될 수 있다. 예컨대, 상기 기저 도전막(106)은 도펀트로 도핑된 반도체 물질로 형성될 수 있다. 상기 기저 도전막(106) 내 도펀트의 농도 및/또는 종류를 조절하여, 상기 기저 도전막(106)의 일함수를 조절할 수 있다. 예컨대, 상기 기저 도전막(106)은 도프트 실리콘(doped silicon), 도프트 게르마늄(doped germanium) 또는 도프트 실리콘-게르마늄(doped silicon-germanium) 등에서 적어도 하나로 형성될 수 있다.
상기 금속막(110)은 낮은 비저항을 갖는 금속을 포함할 수 있다. 예컨대, 상기 금속막(110)은 텅스텐 또는 알루미늄 등으로 형성될 수 있다. 상기 제1 배리어막(108)은 상기 금속막(110)내 금속 원자들이 상기 기저 도전막(106), 게이트 절연막(105b) 및/또는 배선-절연막(105a) 등으로 확산되는 것을 최소화할 수 있는 도전 물질을 포함할 수 있다. 예컨대, 상기 제1 배리어막(108)은 제1 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 텅스텐 질화물 등)을 포함할 수 있다. 이에 더하여, 상기 제1 배리어막(108)은 상기 제1 도전성 금속 질화물과 기저 도전막(106) 사이에 배치되는 제1 전이 금속(ex, 티타늄, 탄탈늄 등)을 더 포함할 수도 있다. 상기 제2 배리어막(112)은 상기 금속막(110) 내 금속 원자들이 상기 금속막(110) 위로 확산되는 것을 최소화할 수 있는 도전 물질을 포함할 수 있다. 예컨대, 상기 제2 배리어막(112)은 제2 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 텅스텐 질화물 등)을 포함할 수 있다. 이에 더하여, 상기 제2 배리어막(112)은 상기 제2 도전성 금속 질화물과 금속막(110) 사이에 배치되는 제2 전이 금속(ex, 티타늄, 탄탈늄 등)을 더 포함할 수도 있다. 상기 제1 배리어막(108)은 상기 제2 배리어막(112)과 동일한 물질로 형성될 수 있다. 이와는 달리, 상기 제1 배리어막(108)은 상기 제2 배리어막(112)과 다른 물질을 포함할 수도 있다.
일 실시예에 따르면, 상기 기저 도전막(106)은 생략될 수도 있다. 이 경우에, 상기 게이트 도전막(115) 내 제1 배리어막(108)이 상기 게이트 절연막(105b) 바로 위에 형성될 수 있다. 이 경우에, 상기 제1 배리어막(108)의 일함수를 조절하여, 상기 제2 영역(60)내에 형성되는 트랜지스터의 특성을 조절할 수도 있다.
상기 게이트 도전막(115) 상에 시드층(120, seed layer)이 형성될 수 있다. 상기 시드층(120)은 상기 제2 배리어막(112)과 접촉될 수 있다. 상기 시드층(120)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 시드층(120)은 실리콘, 게르마늄 또는 실리콘-게르마늄 등을 포함할 수 있다. 상기 시드층(120)은 결정 상태인 것이 바람직하다. 일 실시예에 따르면, 상기 시드층(120)은 다결정 상태(poly crystalline state)일 수 있다. 상기 시드층(120)은 화학 기상 증착 공정으로 형성될 수 있다. 상기 시드층(120)은 인시츄 방식(in-situ method)에 의하여 제1 도전형의 도펀트로 도핑 될 수 있다. 이와는 달리, 상기 시드층(120)은 언도프트(undoped) 상태일 수 있다.
상기 시드층(120) 상에 캐핑 절연막(123)을 형성할 수 있다. 상기 캐핑 절연막(123)은 식각 정지층으로 사용될 수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 캐핑 절연막(123)은 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
도 2a 및 도 2b를 참조하면, 상기 제2 영역(60) 내 캐핑 절연막(123), 시드층(120) 및 게이트 도전막(115)을 연속적으로 패터닝하여, 차례로 적층된 게이트 전극(115g), 캐핑 반도체 패턴(120g) 및 게이트 캐핑 절연 패턴(123g)이 형성될 수 있다. 이때, 상기 제1 영역(50) 내의 캐핑 절연막(123), 시드층(120) 및 게이트 도전막(115)은 잔존될 수 있다. 상기 게이트 전극(115g)은 차례로 적층된 기저 게이트(106g, base gate), 제1 배리어 게이트(108g, first barrier gate), 금속 게이트(110g, metal gate) 및 제2 배리어 게이트(112g, second barrier gate)을 포함할 수 있다. 상기 게이트 도전막(115)이 상기 기저 도전막(106)을 포함하지 않는 경우에, 상기 기저 게이트(106g)는 생략될 수도 있다. 상기 캐핑 반도체 패턴(120g)은 상기 시드층(120)의 일부분에 해당한다.
상기 게이트 전극(115g) 양측의 활성부(102) 내에 소오스/드레인 영역(127)을 형성할 수 있다. 상기 기판(100) 상에 스페이서막을 콘포말(conformal)하게 형성하고, 상기 스페이서막을 에치백(etch back) 하여 상기 게이트 전극(115a)의 양 측벽 상에 게이트 스페이서(125)를 형성할 수 있다. 상기 에치백에 의하여 상기 제1 영역(50) 내의 스페이서막이 제거될 수 있다. 상기 소오스/드레인 영역(127)은 상기 게이트 스페이서(125)를 이용하여 엘디디 구조(LDD structure)로 형성될 수도 있다.
이어서, 상기 기판(100) 전면 상에 층간 유전막(130)을 형성할 수 있다. 상기 층간 유전막(130)은 산화물을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 층간 유전막(130)을 선택적으로 제거하여, 상기 제1 영역(50) 내의 캐핑 절연막(123)을 노출시킬 수 있다. 이때, 상기 제2 영역(60) 내의 층간 유전막(130)은 잔존된다. 상기 층간 유전막(130)을 선택적으로 제거할 때, 상기 캐핑 절연막(123)은 식각 정지층으로 사용될 수 있다. 상기 제1 영역(50)내의 노출된 캐핑 절연막(123)을 제거하여, 상기 제1 영역(50) 내의 시드층(120)을 노출시킬 수 있다. 이 경우에도, 상기 제2 영역(60) 내의 층간 유전막(130)은 여전히 잔존된다.
도 4a 및 도 4b를 참조하면, 상기 제1 영역(50) 내 노출된 시드층(120) 상에 벌크층(133, bulk layer)이 형성될 수 있다. 상기 벌크층(133)은 상기 시드층(120)과 동일한 반도체 물질을 포함할 수 있다. 상기 벌크층(133)은 상기 시드층(120)을 시드(seed)로 사용하는 선택적 에피택시얼(epitaxial) 성장 공정으로 형성될 수 있다. 이로써, 상기 벌크층(133)은 상기 시드층(120)에 기인하여 결정 상태로 형성될 수 있다. 상기 벌크층(133)은 다결정 상태일 수 있다. 상기 선택적 에피택시얼 성장 공정으로 인하여, 상기 제2 영역(60)의 층간 유전막(130) 상에는 상기 벌크층(133)이 형성되지 않을 수 있다.
이와는 다른 방법은 상기 벌크층(133)은 비정질 반도체막을 이용하여 형성될 수도 있다. 구체적으로, 비정질 반도체막을 상기 기판(100) 상에 형성할 수 있다. 상기 비정질 반도체막은 상기 노출된 시드층(120)과 접촉될 수 있다. 상기 제2 영역(60)의 층간 유전막(130)이 노출될 때까지 상기 비정질 반도체막을 평탄화시킬 수 있다. 상기 비정질 반도체막에 레이저를 조사할 수 있다. 상기 비정질 반도체막은 상기 조사된 레이저에 의하여 용융점 보다 높게 가열될 수 있다. 이때, 상기 시드층(120)에 기인하여 상기 레이저 조사된 비정질 반도체막은 결정 상태로 변화될 수 있다. 그 결과, 상기 벌크층(133)이 형성될 수 있다. 상기 제1 영역(50) 내의 적층된 시드층(120) 및 벌크층(133)은 반도체층(135)을 구성할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 도프트 영역(DR1, first doped region)이 상기 반도체층(135)의 아랫부분 내에 형성될 수 있으며, 제2 도프트 영역(DR2)이 상기 반도체층(135)의 윗부분 내에 형성될 수 있다. 상기 제1 도프트 영역(DR1)은 상기 게이트 도전막(115)에 접촉될 수 있다. 상기 제2 도프트 영역(DR2)은 상기 제1 도프트 영역(DR1)에 접촉될 수 있다. 상기 제1 도프트 영역(DR1)은 제1 도전형의 도펀트로 도핑되고, 상기 제2 도프트 영역(DR2)은 제2 도전형의 도펀트로 도핑된다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 p형 도펀트이고, 다른 하나는 n형 도펀트이다. 이에 따라, 상기 제1 도프트 영역(DR1) 및 제2 도프트 영역(DR2)은 PN 접합된다. 상기 제1 및 제2 도프트 영역들(DR1, DR2)의 접합면(JC, junction surface)은 상기 시드층(120)의 하부면 보다 높은 레벨에 위치하고, 상기 벌크층(133)의 상부면 보다 낮은 레벨에 위치한다.
상기 제1 도프트 영역(135)은 적어도 상기 시드층(120) 내에 형성될 수 있다. 일 실시예에 따르면, 상기 접합면(JC)은 상기 시드층(120)의 상부면 보다 높은 레벨에 위치할 수 있다. 이에 따라, 상기 제1 도프트 영역(135)은 상기 시드층(120) 및 상기 벌크층(133)의 아랫부분 내에 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 접합면(JC)은 상기 시드층(120)의 상부면과 실질적으로 동일한 레벨에 위치할 수도 있다. 이와는 또 다르게, 상기 접합면(JC)은 상기 시드층(120)의 하부면 보다 높고 상기 시드층(120)의 상부면 보다 낮은 레벨에 위치할 수도 있다.
일 실시예에 따르면, 상기 제1 및 제2 도프트 영역들(DR1, DR2)은 이온 주입 방식에 의해 형성될 수 있다. 예컨대, 상기 반도체층(135)의 아랫부분 내에 제1 도전형의 도펀트 이온들을 주입하여 상기 제1 도프트 영역(DR1)을 형성할 수 있으며, 상기 반도체층(135)의 윗부분 내에 제2 도전형의 도펀트 이온들을 주입하여 상기 제2 도프트 영역(DR2)을 형성할 수 있다.
이와는 다르게, 상기 제1 및 제2 도프트 영역들(DR1, DR2)은 인시츄 방식(in-situ method)으로 형성될 수도 있다. 예컨대, 상기 시드층(120)의 형성 및 벌크층(133)의 형성 시에, 반도체 소스 가스와 도펀트 소스 가스를 함께 제공하여, 상기 제1 및 제2 도프트 영역들(DR1, DR2)을 상기 인시츄 방식으로 형성할 수 있다. 상기 도펀트 소스 가스의 공급 시기를 조절하여, 상기 접합면(JC)의 레벨을 조절할 수 있다.
이어서, 상기 기판(100) 상에 제1 마스크막(137)을 형성할 수 있다. 상기 제1 영역(50) 내의 제1 마스크막(137)을 패터닝하여 제1 마스크 패턴들(137a)을 형성할 수 있다. 상기 제1 마스크 패턴들(137a)은 상기 제1 영역(50) 내의 상기 반도체층(135) 상에 형성된다. 도 5a에 개시된 바와 같이, 상기 제1 마스크 패턴들(137a)은 제1 방향으로 나란히 연장된 라인 형태들일 수 있다. 상기 제1 마스크 패턴들(137a)은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 등 간격으로 이격될 수 있다. 상기 제1 방향은 도 5a의 y축 방향에 해당할 수 있으며, 상기 제2 방향은 도 5a의 x축 방향에 해당할 수 있다.
일 실시예에 따르면, 상기 제2 영역(60) 내의 제1 마스크막(137)은 잔존될 수 있다. 이와는 달리, 상기 제2 영역(60) 내의 층간 유전막(130)은 상기 반도체층(135)에 대하여 식각선택비를 가질 수 있음으로, 상기 제2 영역(60) 내의 제1 마스크막(137)은 제거되어, 상기 제2 영역(60) 내의 층간 유전막(130)이 노출될 수도 있다.
상기 마스크막(137)은 감광 물질을 포함할 수 있다. 이 경우에, 상기 마스크막(137)은 포토리소그라피 공정에 의해 패터닝될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 마스크막(137)은 상기 반도체층(135)에 대하여 식각선택비를 다른 물질로 형성될 수도 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 마스크 패턴들(137a)을 식각 마스크로 사용하여, 상기 제2 영역(50) 내의 상기 반도체층(135) 및 게이트 도전막(115)을 연속적으로 식각할 수 있다. 이에 따라, 상기 제1 마스크 패턴들(137a)의 각각의 아래에 차례로 적층된 하부 배선(115w) 및 반도체 라인 패턴(135a)이 형성될 수 있다. 상기 하부 배선(115w)은 차례로 적층된 기저 패턴(106w), 제1 배리어 패턴(108w), 금속 패턴(110w) 및 제2 배리어 패턴(112w)을 포함할 수 있다. 상기 하부 배선(115w)은 상기 게이트 도전막(115)을 패터닝하여 형성됨으로써, 상기 기저 패턴(106w), 제1 배리어 패턴(108w), 금속 패턴(110w) 및 제2 배리어 패턴(112w)은 상기 게이트 전극(115g)의 기저 게이트(106g), 제1 배리어 게이트(108g), 금속 게이트(110g) 및 제2 배리어 게이트(112g)와 각각 동일한 물질로 형성될 수 있다.
상술된 바와 같이, 상기 기저 도전막(106)은 생략될 수 있다. 이 경우에, 상기 하부 배선(115w)의 기저 패턴(106w) 및 상기 게이트 전극(115g)의 기저 게이트(106g)가 생략된다.
상기 반도체 라인 패턴(135a)은 차례로 적층된 시드 라인 패턴(120a) 및 벌크 라인 패턴(133a)을 포함할 수 있다. 상기 반도체 라인 패턴(135a)의 아랫부분은 제1 도프트 영역(DR1)을 포함할 수 있으며, 상기 반도체 라인 패턴(135a)의 윗부분은 제2 도프트 영역(DR2)을 포함할 수 있다.
상기 제1 마스크 패턴들(137a)의 형성 공정, 및 상기 제1 마스크 패턴들(137a)을 식각 마스크로 사용한 식각 공정은 상기 반도체층(135) 및 게이트 도전막(115)을 연속적으로 패터닝하는 공정에 포함될 수 있다.
제1 갭 영역들(G1, first gap regions)이 상기 반도체 라인 패턴들(135a) 사이 및 상기 하부 배선들(115w) 사이에 배치될 수 있다. 상기 제1 갭 영역들(G1)은 상기 제1 방향으로 나란히 연장될 수 있다. 상기 하부 배선(115w) 및 반도체 라인 패턴(135a)을 형성한 후에, 상기 제1 마스크 패턴들(137a)을 제거할 수 있다. 이때, 상기 제2 영역(60) 내의 잔존된 제1 마스크막(137)도 함께 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제1 갭 영역들(G1)을 채우는 제1 충전 절연막(first filling insulation layer)을 기판(100) 상에 형성할 수 있다. 상기 제1 충전 절연막을 상기 반도체 라인 패턴들(135a)이 노출될 때까지 평탄화시킬 수 있다. 이에 따라, 상기 제1 갭 영역들(G1)의 각각 내에 제1 충전 절연 패턴(140)이 형성될 수 있다. 상기 제1 갭 영역들(G1)의 형태에 의하여, 상기 제1 충전 절연 패턴들(140)은 평면적 관점에서 상기 제1 방향으로 나란히 연장될 수 있다. 상기 제1 충전 절연막은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
이어서, 상기 기판(100) 전면 상에 제2 마스크막을 형성할 수 있다. 상기 제2 마스크막을 패터닝하여, 상기 제1 영역(50) 내에 제2 마스크 패턴들(142a)을 형성할 수 있다. 상기 제2 마스크 패턴들(142a)은 상기 반도체 라인 패턴들(135a)을 교차할 수 있다. 상기 제2 마스크 패턴들(142a)은 상기 제2 방향으로 나란히 연장될 수 있으며, 상기 제1 방향으로 등 간격으로 이격될 수 있다. 상기 제2 마스크 패턴들(142a)을 형성한 직후에, 상기 제2 영역(60) 내에 상기 제2 마스크막이 잔존될 수 있다. 상기 제2 영역(60) 내의 잔존된 제2 마스크막(142)은 상기 제2 영역(60) 내의 층간 유전막(130)을 덮을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제2 마스크 패턴들(142a)을 형성한 직후에, 상기 제2 영역(60) 내의 상기 제2 마스크막은 제거될 수도 있다. 이 경우에, 상기 제2 영역(60) 내의 층간 유전막(130)이 노출될 수도 있다. 상기 제2 마스크막은 감광막으로 형성될 수 있다. 이 경우에, 상기 제2 마스크막은 포토리소그라피 공정에 의하여 패터닝될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 제2 마스크막은 상기 반도체 라인 패턴들(135a)에 대하여 식각 선택비를 갖는 다른 물질을 포함할 수도 있다.
도 8a 및 도 8b를 참조하면, 상기 제2 마스크 패턴들(142a)을 식각 마스크로 사용하여, 상기 반도체 라인 패턴들(135a)을 식각할 수 있다. 이에 따라, 다이오드들(135d)이 형성될 수 있다. 상기 각 하부 배선(115w) 상에 복수의 다이오드들(135d)이 형성될 수 있다. 상기 각 하부 배선(115w) 상의 다이오드들(135d)은 상기 제1 방향으로 정렬되어 하나의 열을 이룰 수 있다. 상술된 바와 같이, 상기 다이오드들(135a)은 상기 제1 방향으로 나란히 연장된 상기 제1 마스크 패턴들(도 5a 및 도 5b의 137a) 및 상기 제2 방향으로 나란히 연장된 상기 제2 마스크 패턴들(142a)에 의해 정의될 수 있다. 이에 따라, 상기 다이오드들(135a)의 각각의 상부면은 평면적 관점에서 사각형 형태일 수 있다. 상기 열 내의 다이오드들(135d) 사이에 제2 갭 영역들(G2)이 형성된다. 이때, 상기 제2 갭 영역들(G2)의 각각은 상기 제1 방향으로 인접한 다이오드들(135d) 및 상기 제2 방향으로 인접한 제1 충전 절연 패턴들(140)로 둘러싸인 형태일 수 있다. 예컨대, 상기 제2 갭 영역들(G2)의 각각은 홀 형태일 수 있다.
상기 다이오드들(135d)을 위한 식각 공정(즉, 상기 반도체 라인 패턴들(135a)의 식각 공정) 시에, 상기 하부 배선(115w)이 식각 정지층으로 사용될 수 있다. 일 실시예에 따르면, 상기 하부 배선(115w)의 제2 배리어 패턴(112w)이 상기 식각 정지층으로 사용될 수 있다. 이와는 다르게, 상기 하부 배선(115w)의 금속 패턴(110w)이 식각 정지층으로 사용될 수도 있다. 이 경우에, 상기 다이오드들(135d)을 위한 식각 공정 시에, 상기 반도체 라인 패턴(135a) 및 제2 배리어 패턴(112w)이 연속적으로 식각될 수 있다.
상기 다이오드(135d)는 차례로 적층된 시드부(120d) 및 벌크부(133d)를 포함할 수 있다. 상기 시드부(120d) 및 벌크부(133d)는 상기 시드 라인 패턴(120a)의 일부분 및 상기 벌크 라인 패턴(133d)의 일부분에 각각 해당할 수 있다. 상기 다이오드(135)는 PN접합을 이루는 제1 도프트 영역(DR1) 및 제2 도프트 영역(DR2)을 포함한다. 상기 다이오드(135d)의 제1 도프트 영역(DR1)은 상기 하부 배선(115w)과 접속되고, 상기 다이오드(135d)의 제2 도프트 영역(DR2)은 상기 다이오드(135d)의 제1 도프트 영역(DR1) 상에 배치될 수 있다. 상기 다이오드(135d)의 제1 도프트 영역(DR1)는 상기 시드부(120d) 내에 형성될 수 있으며, 상기 다이오드(135d)의 제2 도프트 영역(DR2)은 상기 제1 도프트 영역(DR1) 상의 벌크부(133d), 또는 시드부(120d)/벌크부(133d) 내에 형성될 수 있다.
상기 다이오드들(135d)을 형성한 후에, 상기 제2 마스크 패턴들(142a)을 제거할 수 있다. 상기 제2 영역(60) 내에 상기 잔존된 제2 마스크막(142)이 배치된 경우에, 상기 제2 영역(60) 내의 상기 잔존된 제2 마스크막(142)은 상기 제2 마스크 패턴들(142a)과 함께 제거될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제2 갭 영역들(G2)을 채우는 제2 충전 절연막을 기판(100) 상에 형성할 수 있다. 상기 제2 충전 절연막은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다. 상기 제2 충전 절연막을 상기 다이오드들(135d)이 노출될 때까지 평탄화시키어, 상기 제2 갭 영역들(G2)을 각각 채우는 제2 충전 절연 패턴들(145)을 형성할 수 있다.
후속으로, 상기 다이오드(135d)에 전기적으로 접속된 가변 저항 요소(도 10a 및 도 10b의 VRE)을 형성할 수 있다. 상기 가변 저항 요소(VRE)에 전기적으로 접속된 상부 배선(도 10a 및 도 10b의 160)을 형성할 수 있다. 상기 가변 저항 요소(VRE) 및 상부 배선(160)의 형성 방법들의 구체적인 설명은 후술한다.
상술된 반도체 기억 소자의 제조 방법에 따르면, 상기 제1 영역(50) 내의 상기 하부 배선들(115w)은 상기 제2 영역(60) 내의 게이트 전극(115g)과 동일한 도전 물질을 포함한다. 상기 게이트 전극(115g)은 낮은 비저항을 갖는 도전 물질을 포함할 수 있다. 이에 따라, 상기 하부 배선들(115w)도 낮은 비저항을 갖는 도전 물질을 포함함으로써, 고속으로 동작되는 반도체 기억 소자가 구현될 수 있다. 특히, 상기 하부 배선(115w)은 상기 게이트 전극(115g)내 금속 게이트(110g)와 동일한 금속을 포함하는 금속 패턴(110w)을 포함할 수 있다. 따라서, 상기 하부 배선(115w)은 낮은 저항을 가질 수 있다.
또한, 상기 다이오드(135d)의 형성을 위한 반도체층(135)은 상기 시드층(120) 및 상기 벌크층(133)을 포함할 수 있다. 이때, 상기 벌크층(133)은 상기 제1 영역(50) 내에서 한정적으로 노출된 상기 시드층(120)을 시드로 사용하여 형성될 수 있다. 이에 따라, 상기 벌크층(133)을 매우 용이하게 형성할 수 있다. 예컨대, 상기 제1 영역(50) 내에서 노출된 상기 시드층(120)은 넓은 면적을 가질 수 있다. 이에 따라, 상기 벌크층(133)의 증착율을 향상시킬 수 있다. 그 결과, 반도체 기억 소자의 생산성을 향상시킬 수 있다.
계속해서, 도 10a 및 도 10b를 참조하여 도 가변 저항 요소(VRE) 및 상부 배선(160)의 형성 방법들을 설명한다.
도 10a는 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 10b는 본 발명의 일 실시예에 따른 반도체 기억 소자를 설명하기 위하여 도 10a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도이다.
도 9a, 도 9b, 도 10a 및 도 10b를 참조하면, 상기 다이오드들(135d)의 상부면들을 상기 제1 및 제2 충전 절연 패턴들(140, 145)의 상부면들 보다 낮도록 리세스(recess)시킬 수 있다. 이에 따라, 상기 각 다이오드(135d) 상에 상기 제1 및 제2 충전 절연 패턴들(140, 145)로 둘러싸인 리세스 영역이 형성될 수 있다. 상기 기판(100) 전면 상에 스페이서막을 콘포말하게 형성하고, 상기 스페이서막을 상기 다이오드들(135d)이 노출될 때까지 에치백할 수 있다. 이로써, 상기 리세스 영역 측벽 상에 측벽 스페이서(147)가 형성될 수 있다. 상기 각 리세스 영역 내에 상기 측벽 스페이서(147)로 둘러싸인 홀이 정의될 수 있다. 상기 홀은 상기 다이오드(135d)를 노출시킬 수 있다. 상기 측벽 스페이서(147)는 상기 제1 및 제2 충전 절연 패턴들(140, 145)에 대하여 식각선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 제1 및 제2 충전 절연 패턴들(140, 145)이 산화물로 형성되는 경우에, 상기 측벽 스페이서(147)는 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
이어서, 상기 홀들을 채우는 도전막을 기판(100) 상에 형성하고, 상기 도전막을 상기 제1 및 제2 충전 절연 패턴들(140, 145)이 노출될 때까지 평탄화시키어, 하부 콘택 플러그들(150)이 형성될 수 있다. 상기 하부 콘택 플러그들(150)은 도프트 반도체 물질(ex, 도프트 실리콘, 도프트 게르마늄 등), 금속(ex, 텅스텐 등), 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등에서 적어도 하나를 포함할 수 있다. 상기 콘택 플러그(150)는 필라 형태로 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 콘택 플러그(150)는 다른 형태로 구현될 수도 있다.
상기 하부 콘택 플러그(150)의 각각 상에 가변 저항 요소(VRE)이 형성될 수 있다. 상기 가변 저항 요소(VRE)는, 서로 다른 비저항을 갖는 복수의 상태들로 변환 가능하다. 이에 따라, 상기 가변 저항 요소(VRE)는, 논리 데이터를 저장하는 데이터 저장 요소로서 사용될 수 있다. 상기 가변 저항 요소(VRE)는 상기 하부 콘택 플러그(150)를 경유하여 상기 다이오드(135d)에 전기적으로 접속될 수 있다. 상기 각 다이오드(135d) 및 이에 접속된 가변 저항 요소(VRE)는 하나의 기억 셀에 포함될 수 있다. 상기 가변 저항 요소(VRE)는 다양한 형태로 구현될 수 있다. 이에 대한 구체적인 내용은 후술한다.
일 실시예에 따르면, 복수의 기억 셀들에 각각 포함된 상기 가변 저항 요소들(VRE)은 평면적 관점에서 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 열들은 상기 제1 방향과 평행할 수 있으며, 상기 행들은 상기 제2 방향과 평행할 수 있다. 상기 각 가변 저항 요소(VRE)은 상기 행 내에서 인접한 다른 가변 저항 요소들 및 상기 열 내에서 인접한 다른 가변 저항 요소들로부터 이격될 수 있다. 즉, 상기 각 가변 저항 요소(VRE)는 상기 제1 방향 및 제2 방향으로 인접한 모든 이웃한 가변 저항 요소들로부터 이격될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 기판(100) 전면 상에 상부 층간 유전막(153)이 형성될 수 있다. 상기 상부 층간 유전막(153)은 상기 가변 저항 요소들(VRE)을 덮을 수 있다. 상기 층간 유전막(153) 상에 상부 배선들(160)을 형성할 수 있다. 상기 상부 배선들(160)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 각 상부 배선(160)은 상기 각 행을 구성하는 가변 저항 요소들(VRE)과 전기적으로 접속될 수 있다. 일 실시예에 따르면, 상기 상부 배선(160)은 상기 상부 층간 유전막(153)을 관통하는 상부 콘택 플러그(155)를 경유하여 상기 가변 저항 요소(VRE)와 전기적으로 접속될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 상부 배선(160)은 도전 물질을 포함한다. 특히, 상기 상부 배선(160)은 비저항이 낮은 도전 물질을 포함할 수 있다. 예컨대, 상기 상부 배선(160)은 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다. 이에 더하여, 상기 상부 배선(160)은 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄, 질화텅스텐 등) 및/또는 전이 금속(ex, 티타늄, 탄탈늄 등) 등을 더 포함할 수도 있다.
계속해서, 도 10a 및 도 10b를 참조하여 본 발명의 일 실시예에 따른 반도체 기억 소자를 설명한다. 일 실시예에 따른 반도체 기억 소자의 구조적 특징들은 도 1a 내지 도 9a 및 도 1b 내지 도 9b에서 설명된 구조적 특징들을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 영역(50)의 기판(100) 상에 복수의 하부 배선들(115w)이 배치될 수 있다. 상기 하부 배선들(115w)은 제1 방향으로 나란히 연장될 수 있다. 상기 하부 배선들(115w)은 상기 제1 방향에 수직한 제2 방향으로 등간격으로 이격될 수 있다. 배선-절연막(105a)이 상기 제1 영역(50) 내의 기판(100) 및 상기 하부 배선들(115w)의 각각 사이에 개재될 수 있다. 상기 하부 배선(115w)은 차례로 적층된 기저 패턴(106w), 제1 배리어 패턴(108w), 금속 패턴(110w) 및 제2 배리어 패턴(112w)을 포함할 수 있다.
상기 각 하부 배선(115w) 상에 복수의 다이오드들(135d)이 배치될 수 있다. 상기 각 하부 배선(115w) 상의 다이오드들(135d)은 상기 제1 방향으로 배열되어 하나의 열을 이룰 수 있다. 상기 각 열 내의 다이오드들(135d)은 서로 이격 된다. 상기 다이오드들(135a)의 각각의 상부면은 평면적 관점에서 사각형 형태일 수 있다. 상기 각 다이오드(135d)의 상부면에 가변 저항 요소(VRE)가 전기적으로 접속될 수 있다.
상술된 바와 같이, 상기 제2 영역(60)의 기판(100)에 활성부(102)가 정의될 수 있다. 게이트 전극(115g)이 상기 활성부(102)를 가로지르고, 게이트 절연막(105b)이 상기 게이트 전극(115g)과 상기 활성부(102) 사이에 개재될 수 있다. 상기 게이트 전극(115g)은 차례로 적층된 기저 게이트(106g), 제1 배리어 게이트(108g), 금속 게이트(110g) 및 제2 배리어 게이트(112g)를 포함할 수 있다. 캐핑 반도체 패턴(120g) 및 캐핑 절연 패턴(123g)이 상기 게이트 전극(115a) 상에 차례로 적층될 수 있다. 상기 캐핑 반도체 패턴(120g) 및 캐핑 절연 패턴(123g)은 상기 게이트 전극(115a)의 양 측벽들에 정렬된 양 측벽들을 가질 수 있다. 게이트 스페이서(125)가 상기 게이트 전극(115g), 캐핑 반도체 패턴(120g) 및 캐핑 절연 패턴(123g)의 양측벽들 상에 배치될 수 있다. 소오스/드레인 영역들(127)이 상기 게이트 전극(115g)의 양측의 활성부(102) 내에 배치될 수 있다.
상기 하부 배선(115w)의 기저 패턴(106w), 제1 배리어 패턴(108w), 금속 패턴(110w) 및 제2 배리어 패턴(110w)은 상기 게이트 전극(115g) 내 기저 게이트(106g), 제1 배리어 게이트(108g), 금속 게이트(110g) 및 제2 배리어 게이트(112g)와 각각 동일한 도전 물질로 형성될 수 있다. 상기 기저 게이트(106g), 제1 배리어 게이트(108g), 금속 게이트(110g) 및 제2 배리어 게이트(112g)의 각각은 도 1a, 도 1b, 도 2a 및 도 2b를 참조하여 상술한 것과 동일한 물질로 형성될 수 있다. 상기 기저 게이트(106g) 및 기저 패턴(106w)은 생략될 수도 있다. 상기 배선-절연막(105a)은 상기 게이트 절연막(105b)과 동일한 물질로 형성될 수 있다. 또한, 상기 배선-절연막(105a)의 두께는 상기 게이트 절연막(105b)의 두께와 실질적으로 동일할 수 있다.
상기 기판(100)의 상부면을 기준으로, 상기 하부 배선(115w)의 하부면의 레벨(Lv1)은 상기 게이트 전극(115g)의 하부면의 레벨(Lv2)과 실질적으로 동일한 것이 바람직하다. 따라서, 상기 다이오드(135d) 아래의 상기 하부 배선(115w) 내 금속 패턴(110w)의 상부면의 레벨(Lva)은 상기 게이트 전극(115g) 내 금속 게이트(110g)의 상부면의 레벨(Lvb)과 실질적으로 동일한 것이 바람직하다.
상기 다이오드들(135d)의 각각은 차례로 적층된 시드부(120d) 및 벌크부(133d)를 포함할 수 있다. 상기 시드부(120d) 및 벌크부(133d)는 반도체 물질을 포함한다. 상기 시드부(120d) 및 벌크부(133d)는 결정 상태일 수 있다. 상기 다이오드(135d)는 PN 접합된 제1 도프트 영역(DR1) 및 제2 도프트 영역(DR2)을 포함한다. 상기 제1 도프트 영역(DR1)은 적어도 상기 시드부(120d) 내에 형성되어, 상기 하부 배선(115w)과 접속된다. 상기 제2 도프트 영역(DR2)는 상기 제1 도프트 영역(DR2) 상에 배치된다. 상기 제1 도프트 영역(DR1)은 제1 도전형의 도펀트로 도핑된 영역이고, 상기 제2 도프트 영역(DR2)은 제2 도전형의 도펀트로 도핑된 영역이다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 p형 도펀트이고, 다른 하나는 n형 도펀트이다. 상기 제1 및 제2 도프트 영역들(DR1, DR2)의 PN접합면(JC)은 상기 다이오드(135d)의 하부면 보다 높은 레벨에 위치하고, 상기 다이오드(135d)의 상부면 보다 낮은 레벨에 위치한다. 일 실시예에 따르면, 상기 PN접합면(JC)은 상기 벌크부(133d)의 하부면의 레벨 및 상기 벌크부(133d)의 상부면의 레벨 사이의 레벨에 위치할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 PN접합면(JC)은 상기 시드부(120d)의 하부면의 레벨 및 상기 시드부(120d)의 상부면의 레벨 사이의 레벨에 위치할 수도 있다.
상기 게이트 전극(115g) 상의 상기 캐핑 반도체 패턴(120g)은 상기 시드부(120d)내 반도체 물질과 동일한 반도체 물질을 포함할 수 있다. 상기 캐핑 반도체 패턴(120g)은 상기 시드부(120d)와 동일한 도펀트로 도핑되거나, 언도프트(undoped) 상태일 수 있다.
제1 충전 절연 패턴(140)이, 서로 인접한 하부 배선들(115w) 사이에 배치될 수 있다. 상기 제1 충전 절연 패턴(140)은 상기 하부 배선(115w)과 평행하게 연장될 수 있다. 상기 제1 충전 절연 패턴(140)은 상기 하부 배선(115w)의 상부면 보다 높게 위로 연장될 수 있다. 일 실시예에 따르면, 상기 제1 충전 절연 패턴(140)의 상부면은 상기 다이오드(135d)의 상부면 보다 높게 위로 연장될 수 있다. 제2 충전 절연 패턴(145)이, 상기 각 하부 배선(115w) 상의 서로 인접한 다이오드들(135d) 사이에 배치될 수 있다. 상기 제2 충전 절연 패턴(145)의 상부면은 상기 제1 충전 절연 패턴(140)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 제2 영역(60)내의 기판(100) 상에 층간 유전막(130)이 배치될 수 있다. 상기 층간 유전막(130)의 상부면은 상기 제1 충전 절연 패턴(140)의 상부면 및/또는 상기 제2 충전 절연 패턴(145)의 상부면의 레벨과 실질적으로 동일할 수 있다.
상술된 바와 같이, 가변 저항 요소(VRE)가 상기 다이오드들(135d)의 각각에 접속될 수 있다. 상부 배선(160)이 상기 가변 저항 요소(VRE)의 상부면에 전기적으로 접속될 수 있다. 상기 상부 배선(160)은 상기 하부 배선(115w)을 가로지른다. 복수의 상기 상부 배선들(160)이 상기 하부 배선들(115w)을 나란히 가로지를 수 있다. 상기 각 상부 배선(160)은. 상기 제1 방향을 따라 배열되어 하나의 행을 이루는 가변 저항 요소(VRE)들과 전기적으로 접속될 수 있다. 상기 하부 배선(115w) 및 상부 배선(160) 중에서 어느 하나는 워드 라인에 해당할 수 있으며, 다른 하나는 비트 라인에 해당할 수 있다. 예컨대, 상기 하부 배선(115w)이 워드 라인에 해당할 수 있으며, 상기 상부 배선(160)이 비트 라인에 해당할 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 하부 배선(115w)은 제2 영역(60) 내의 게이트 전극(115g)과 동일한 도전 물질을 포함한다. 즉, 상기 하부 배선(115w)은, 낮은 비저항의 도전 물질(ex, 상기 금속 게이트 등)을 포함하는 상기 게이트 전극(115g)과 동일한 도전 물질을 포함한다. 이에 따라, 상기 하부 배선(115w)은 낮은 비저항을 가져 고속으로 동작하는 반도체 기억 소자가 구현될 수 있다. 또한, 상기 가변 저항 요소(VRE) 및 다이오드(135d')를 포함하는 기억 셀은 상기 하부 배선(115w) 및 상부 배선(160)의 교차 영역 내에 배치될 수 있다. 이에 따라, 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
한편, 상기 가변 저항 요소(VRE)는 다양한 형태로 구현될 수 있다. 이를 도면들을 참조하여 구체적으로 설명한다.
도 11은 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 데이터 저장 요소의 일 형태를 설명하기 위하여 도 10b의 A 부분을 확대한 도면이다.
도 11을 참조하면, 일 실시예에 따르면, 가변 저항 요소(VRE)는 차례로 적층된 상변화 물질 패턴(PCM) 및 상부 전극(TE, top electrode))을 포함할 수 있다. 상기 상변화 물질 패턴(PCM)은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 및 비정질 상태로 변환될 수 있다. 결정 상태의 상기 상변화 물질 패턴(PCM)은 비정질 상태의 상기 상변화 물질 패턴(PCM)에 비하여 낮은 비저항을 가질 수 있다. 이러한 상태 변환에 따른 비저항의 차이를 이용하여, 상기 상변화 물질 패턴(PCM)은 논리 데이터를 저장할 수 있다. 상기 상변화 물질 패턴(PCM)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 상변화 물질 패턴(PCM)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 또는 doped Ge-Sb-Te 등에서 선택된 적어도 하나를 포함할 수 있다. 여기서, 상기 doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다.
상기 상부 전극(TE)은 도전성 금속 질화물을 포함할 수 있다. 예컨대, 상기 상부 전극(TE)은 질화티타늄, 질화탄탈늄 또는 질화텅스텐 등을 포함할 수 있다. 상기 상변화 물질 패턴(PCM)의 하부면은 상기 하부 콘택 플러그(150)와 접촉될 수 있다. 이때, 상기 하부 콘택 플러그(150)는 히터 전극으로 사용될 수 있다. 예컨대, 상기 상변화 물질 패턴(PCM)의 상기 하부 콘택 플러그(150)에 인접한 일부분이 프로그램 영역에 해당할 수 있다. 상기 프로그램 영역이 상기 결정 상태 및 비정질 상태로 변환될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 데이터 저장 요소의 다른 형태를 설명하기 위하여 도 10b의 A 부분을 확대한 도면이다.
도 12를 참조하면, 일 실시예에 따르면, 가변 저항 요소(VRE)는 자기터널접합 패턴(MTJ pattern; Magnetic Tunnel Junction pattern)을 포함할 수 있다. 예컨대, 상기 가변 저항 요소(VRE)는 기준층(RL), 자유층(FL) 및 터널 배리어층(TBL)을 포함할 수 있다. 상기 터널 배리어층(TBL)은 상기 기준층(RL) 및 자유층(FL) 사이에 배치된다. 상기 기준층(RL)은 일 방향으로 고정된 자화 방향을 갖고, 상기 자유층(FL)의 자화방향은 변환 가능하다. 예컨대, 상기 자유층(FL)의 자화방향은 상기 기준층(RL)의 자화방향에 대하여 평행한 방향 및 반평행한 방향으로 변환 가능하다. 상기 기준층(RL), 터널 배리어층(TBL) 및 자유층(FL)은 상기 자기터널접합 패턴에 포함된다.
상기 자유층(FL)의 자화방향이 상기 기준층(RL)의 자화방향과 평행한 경우에, 상기 자기터널접합 패턴은 제1 저항을 갖고, 상기 자유층(FL)의 자화방향이 상기 기준층(RL)의 자화방향과 반평행한 경우에, 상기 자기터널접합 패턴은 제2 저항을 갖는다. 이때, 상기 제1 저항이 상기 제2 저항 보다 작다. 이러한 자화방향들의 배열에 따른 저항 변화를 이용하여, 상기 가변 저항 요소(VRE)는 논리 데이터를 저장할 수 있다. 상기 자유층(FL) 및 기준층(RL)은 자성 물질들을 포함할 수 있다. 상기 터널 배리어층(TBL)은 산화마그네슘 또는 산화알루미늄 등과 같은 유전물을 포함할 수 있다.
상기 자유층(FL)의 자화방향은 프로그램 전류내 전자들의 스핀 토크(spin torque)에 의해 변환될 수 있다. 이와는 달리, 상기 자유층(FL)의 자화방향으로 프로그램을 위하여 공급되는 자기장에 의해 변환될 수도 있다.
도 11에 도시된 바와 같이, 상기 자유층(FL) 및 기준층(RL)의 자화방향들은 상기 기판(100)의 상부면에 대하여 수평할 수 있다. 이와는 달리, 상기 자유층(FL) 및 기준층(RL)의 자화방향들은 상기 기판(100)의 상부면에 대하여 수직할 수도 있다.
상기 가벼 저항 요소(VRE)는, 상기 자기터널접합 패턴의 아래에 배치된 하부 전극(BE, bottom electrode), 및 상기 자기터널접합 패턴의 위에 배치된 상부 전극(TE)을 더 포함할 수 있다. 상기 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등), 또는 희토류 금속(ex, 루세늄 등) 등에서 적어도 하나를 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 가변 저항 요소의 또 다른 형태를 설명하기 위하여 도 10b의 A 부분을 확대한 도면이다.
도 13을 참조하면, 일 실시예에 따르면, 가변 저항 요소(VRE)는, 적어도 하나의 전기적 통로(EP, electrical path)의 생성 유무에 따라 저항이 변화되는 유전 패턴(TMO)을 포함할 수 있다. 즉, 프로그램 동작에 의하여, 상기 유전 패턴(TMO) 내부에 상기 전기적 통로(EP)가 생성되거나 소멸될 수 있다. 상기 전기적 통로(EP)를 포함하는 상기 유전 패턴(TMO)의 저항은 상기 전기적 통로(EP)가 소멸된 상기 유전 패턴(TMO)의 저항 보다 작다. 예컨대, 상기 유전 패턴(TMO)은 전이금속 산화물을 포함할 수 있다. 예컨대, 상기 유전 패턴(TMO)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
상기 전기적 통로(EP)는 베이컨시들(vacancies)이 연결된 형태일 수 있다. 이와는 달리, 상기 전기적 통로(EP)는 금속 원자들이 연결된 형태일 수도 있다. 상기 가변 저항 요소(VRE)는 상기 유전 패턴(TMO)의 아래 및 위에 배치된 하부 전극(BE) 및 상부 전극(TE)을 포함할 수 있다. 예컨대, 상기 하부 및 상부 전극들(BE, TE)은 도전성 금속 질화물(ex, 질화티타늄, 질화탄탈늄 등), 전이 금속(ex, 티타늄, 탄탈늄 등) 또는 희토류 금속(ex, 루세늄, 백금 등) 등에서 적어도 하나를 포함할 수 있다.
도 14a는 본 발명의 일 실시예에 따른 반도체 기억 소자에 포함된 가변 저항 요소의 또 다른 형태를 설명하기 위한 평면도이고, 도 14b는 도 14a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도이다.
도 14a 및 도 14b를 참조하면, 일 실시예에 따르면, 가변 저항 요소(VRE)에 포함된 상변화 물질 패턴(PCMa)은 상부 배선(160')과 평행하게 연장될 수 있다. 복수의 상기 상변화 물질 패턴들(PCMa)이 제2 방향으로 나란히 연장될 수 있다. 상기 상변화 물질 패턴들(PCMa)의 각각은 하나의 행을 이루는 복수의 다이오드들(135d)에 전기적으로 접속될 수 있다. 상기 각 다이오드(135d) 상에는 하부 콘택 플러그(150a)가 배치될 수 있다. 상기 하부 콘택 플러그(150a)는 실린더 형태일 수 있다. 상기 하부 콘택 플러그(150a)의 실린더 내부는 유전 패턴(151)에 의해 채워질 수 있다. 상기 상변화 물질 패턴들(PCMa)의 각각은 상기 행을 이루는 복수의 상기 하부 콘택 플러그들(150a)과 접촉될 수 있다. 상기 상변화 물질 패턴(PCMa)은 도 11을 참조하여 설명한 상변화 물질 패턴(PCMa)과 동일한 물질로 형성될 수 있다.
상기 가변 저항 요소(VRE)에 포함된 상부 전극(TE)은 상기 상변화 물질 패턴(PCMa)과 나란히 연장될 수 있다. 상기 상부 전극(TE)은 상기 상변화 물질 패턴(PCMa)의 상부면 전체를 덮을 수 있다.
층간 유전막(153)이 상기 가변 저항 요소들(VRE)을 덮을 수 있다. 상기 상부 배선(160')은 상기 층간 유전막(153) 내에 형성된 그루브를 채울 수 있다. 이로써, 상기 상부 배선(160')의 하부면 전체는 실질적으로 상기 상부 전극(TE)과 접촉될 수 있다.
도 10a, 도 10b, 도 11 내지 도 13, 및 도 14a 및 도 14b에 개시된 반도체 기억 소자들의 일부 구성들은 상충되지 않는 조건에서 서로 대체될 수도 있다. 예컨대, 도 10b에 개시된 반도체 기억 소자에서, 하부 콘택 플러그(150)는 도 14b의 하부 콘택 플러그(150a)와 대체될 수 있다.
(제2 실시예)
본 실시예에 따른 반도체 기억 소자에서, 상술된 제1 실시예와 동일한 구성 요소들은 동일한 참조부호를 사용한다.
도 15a 내지 도 18a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 15b 내지 도 18b는 각각 도 15a 내지 도 18a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도들이다. 본 실시예에 따른 반도체 기억 소자의 제조 방법은 도 1a 및 도 1b를 참조하여 설명한 것들을 포함할 수 있다.
도 1a, 도 1b, 도 15a 및 도 15b를 참조하면, 제1 영역(50) 내의 캐핑 절연막(123), 시드층(120) 및 게이트 도전막(115)을 연속적으로 패터닝하여, 차례로 적층된 하부 배선(115w), 시드 라인 패턴(120a) 및 라인-캐핑 절연 패턴(123a)을 형성할 수 있다. 제2 영역(60) 내의 캐핑 절연막(123), 시드층(120) 및 게이트 도전막(115)을 연속적으로 패터닝하여, 차례로 적층된 게이트 전극(115g), 캐핑 반도체 패턴(120g) 및 게이트-캐핑 절연 패턴(123g)을 형성할 수 있다. 상기 하부 배선(115w) 및 게이트 전극(115g)은 동시에 형성될 수 있다. 이와 마찬가지로, 상기 시드 라인 패턴(120a) 및 캐핑 반도체 패턴(120g)도 동시에 형성될 수 있다.
상기 하부 배선(115w) 및 게이트 전극(115g)을 갖는 기판(100) 상에 게이트 스페이서막을 콘포말하게 형성할 수 있으며, 상기 게이트 스페이서막을 에치백하여 상기 게이트 전극(115g) 양측벽 상에 게이트 스페이서(125)를 형성할 수 있다. 이때, 상기 제1 영역(50) 내에 스페이서-패턴들(125f)이 형성될 수 있다. 상기 스페이서-패턴들(125f)의 각각은, 서로 인접한 상기 하부 배선들(115w) 사이의 빈 영역을 채울 수 있다. 상기 스페이서-패턴들(125f)은 상기 하부 배선들(115w)과 나란히 연장될 수 있다. 상기 스페이서-패턴(125f)은 상기 게이트 스페이서막의 일부분에 해당한다. 따라서, 상기 스페이서-패턴(125f)은 상기 게이트 스페이서(125)와 동일한 물질로 형성된다.
상기 게이트 전극(115g)의 양측의 활성부(102) 내에 소오스/드레인 영역(127)을 형성할 수 있다. 상기 소오스/드레인 영역(127)은 상기 게이트 스페이서(125)를 이용하여 엘디디 구조로 형성될 수 있다.
이어서, 상기 기판(100) 전면 상에 층간 유전막(130)을 형성할 수 있다. 상기 스페이서-패턴(125f) 및 게이트 스페이서(125)는 상기 층간 유전막(130)에 대하여 식각선택비를 갖는 절연 물질로 형성될 수 있다. 또한, 상기 캐핑 절연 패턴들(123a, 123g)도 상기 층간 유전막(130)에 대하여 식각 선택비를 갖는 절연 물질로 형성될 수 있다. 예컨대, 상기 층간 유전막(130)은 산화물로 형성될 수 있으며, 상기 스페이서-패턴(125f), 게이트 스페이서(125) 및 캐핑 절연 패턴들(123a, 123g)은 질화물 및/또는 산화질화물 등으로 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제1 영역(50) 내의 층간 유전막(130)을 패터닝하여, 복수의 개구부들(200)을 형성할 수 있다. 이때, 상기 라인-절연 패턴들(123a)은 식각 정지층으로 사용될 수 있다. 상기 개구부들(200)에 노출된 라인-절연 패턴들(123a)을 식각하여 상기 시드 라인 패턴들(120a)을 노출시킬 수 있다. 이에 따라, 상기 개구부들(200)은 상기 시드 라인 패턴들(120a)을 각각 노출시킬 수 있다. 도 16a에 개시된 바와 같이, 상기 개구부들(200)은 상기 시드 라인 패턴들(120a)과 평행하게 연장된 그루브 형태일 수 있다. 일 실시예에 따르면, 상기 제1 방향에 수직한 제2 방향으로 상기 개구부(200)의 하단 폭은 상기 시드 라인 패턴(120a)의 상부면의 상기 제2 방향의 폭과 다를 수 있다. 상기 제1 방향은 도 16a의 y축 방향에 해당할 수 있으며, 상기 제2 방향은 도 16a의 x축 방향에 해당할 수 있다. 일 실시예에 따르면, 상기 개구부(200)의 상기 하단 폭은 상기 시드 라인 패턴(120a)의 상부면의 상기 폭 보다 작을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
도 17a 및 도 17b를 참조하면, 상기 개구부들(200)을 각각 채우는 벌크 라인 패턴들(133a')을 형성할 수 있다. 상기 벌크 라인 패턴(133a')은 도 4a 및 도 4b의 벌크층(133)과 동일한 물질로 형성될 수 있다. 상기 벌크 라인 패턴(133a')은, 상기 시드 라인 패턴(120a)을 시드로 사용하는 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 이에 따라, 상기 벌크 라인 패턴(133a')은 결정 상태일 수 있다.
상기 벌크 라인 패턴(133a')은 다른 방법으로 형성될 수도 있다. 예컨대, 상기 개구부들(200)을 채우는 비정질 반도체막을 기판(100) 상에 형성할 수 있으며, 상기 비정질 반도체막을 상기 층간 유전막(130)이 노출될 때까지 평탄화시킬 수 있다. 이어서, 상기 개구부들(200) 내의 평탄화된 비정질 반도체막에 레이저를 조사하여, 결정 상태의 상기 벌크 라인 패턴(133a')을 형성할 수 있다.
상기 적층된 시드 라인 패턴(120a) 및 벌크 라인 패턴(133a')은 반도체 라인 패턴(135a')에 포함될 수 있다. 제1 도전형의 도펀트로 도핑된 제1 도프트 영역(DR1)이 상기 반도체 라인 패턴(135a')의 아랫부분 내에 형성될 수 있으며, 제2 도전형의 도펀트로 도핑된 제2 도프트 영역(DR2)이 상기 반도체 라인 패턴(135a')의 윗부분 내에 형성될 수 있다. 상기 제1 및 제2 도프트 영역들(DR1, DR2)은 서로 접촉되어, PN접합을 이룬다. 상기 제1 도프트 영역(DR1)은 적어도 상기 시드 라인 패턴(120a) 내에 형성되어, 상기 하부 배선(115w)과 연결될 수 있다. 일 실시예에 따르면, 상기 개구부(200)의 상기 하단 폭이 상기 시드 라인 패턴(120a)의 상기 폭 보다 작은 경우에, 상기 제1 및 제2 도프트 영역들(DR1, DR2)의 접합면(JC)은 상기 벌크 라인 패턴(133a')의 하부면의 레벨 보다 높고, 상기 벌크 라인 패턴(133a')의 상부면의 레벨 보다 낮을 수 있다. 상기 제1 및 제2 도프트 영역들(DR1, DR2)은 이온 주입 방식에 의해 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 도프트 영역들(DR1, DR2)은 인시츄 방식(in-situ method)에 의해 형성될 수도 있다.
이어서, 상기 기판(100) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여, 상기 제1 영역(50) 내에 마스크 패턴들(142a)을 형성할 수 있다. 이때, 상기 제2 영역(60) 내의 층간 유전막(130)은 잔존된 마스크막(142)에 의해 덮혀질 수 있다. 상기 마스크 패턴들(142a)은 상기 제2 방향으로 나란히 연장될 수 있다. 상기 마스크 패턴들(142a)은 상기 반도체 라인 패턴들(135a')을 가로지를 수 있다.
도 18a 및 도 18b를 참조하면, 상기 마스크 패턴들(142a)을 식각 마스크로 사용하여, 상기 반도체 라인 패턴들(135a')을 식각할 수 있다. 이에 따라, 다이오드들(135d')이 형성된다. 상기 다이오드들(135d')의 각각은 평면적 관점에서 사각형 형태의 상부면을 가질 수 있다. 상기 다이오드들(135d')의 각각은 차례로 적층된 시드부(120d) 및 벌크부(133d')를 포함할 수 있다. 상기 다이오드(135d')는 서로 접촉된 제1 도프트 영역(DR1) 및 제2 도프트 영역(DR2)을 포함한다. 상기 제1 도프트 영역(DR1)은 적어도 상기 시드부(120d) 내에 형성되어, 상기 하부 배선(115w)과 연결되고, 상기 제2 도프트 영역(DR2)은 상기 제1 도프트 영역(DR1) 상에 접촉될 수 있다. 상기 제1 및 제2 도프트 영역들(DR1, DR2)의 접합면(JC)은, 상기 벌크부(133d')의 하부면 보다 높고 상부면 보다 낮은 레벨에 위치할 수 있다. 이어서, 상기 마스크 패턴들(142a)을 제거할 수 있다. 이때, 상기 제2 영역(60) 내의 잔존된 마스크막(142)도 함께 제거될 수 있다.
이어서, 상기 반도체 라인 패턴(135a')의 식각에 의해 정의된 갭 영역들을 채우는 충전 절연 패턴들(145)을 형성할 수 있다. 상기 충전 절연 패턴들(145)의 상부면은 평면적 관점에서 사각형 형태일 수 있다.
이어서, 도 19a 및 도 19b의 가변 저항 요소(VRE) 및 상부 배선(160)을 형성할 수 있다. 이로써, 도 19a 및 도 19b에 도시된 반도체 기억 소자를 구현할 수 있다.
본 실시예에 따른 반도체 기억 소자의 제조 방법에서도, 상기 하부 배선(115w)은 상기 게이트 전극(115g)과 동일한 물질로 형성될 수 있다. 이에 따라, 고속으로 동작하는 반도체 기억 소자를 구현할 수 있다. 또한, 상기 하부 배선(115w) 상에 상기 다이오드들(135d')이 형성됨으로써, 기억 셀의 평면적을 최소화하여, 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
본 실시예에 따르면, 상기 하부 배선(115w)은 상기 게이트 전극(115g)과 동시에 형성될 수 있다. 또한, 상기 벌크 라인 패턴(133a')은 홀에 비하여 상대적으로 넓은 상기 개구부(200)를 통하여 증착함으로써, 상기 벌크 라인 패턴(133a')의 성장 증착율을 향상시킬 수 있다. 이에 따라, 생산성을 향상시킬 수 있다.
다음으로, 도 19a 및 도 19b를 참조하여 본 실시예에 따른 반도체 기억 소자를 설명한다. 본 실시예에 따른 반도체 기억 소자는 상술된 제1 실시예의 반도체 기억 소자와 유사하다. 따라서, 중복되는 설명은 생략하고, 본 실시예의 특징적인 부분들을 중심으로 설명한다.
도 19a는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도이고, 도 19b는 도 19a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도이다.
도 19a 및 도 19b를 참조하면, 하부 배선들(115w)이 제1 영역(50)의 기판(100) 상에 배치될 수 있다. 상기 하부 배선들(115w)은 제1 방향으로 나란히 연장된다. 게이트 전극(115g)이 제2 영역(60)의 기판(100)에 정의된 활성부(102) 상에 배치될 수 있다. 상기 하부 배선(115w)은 상기 게이트 전극(115g)과 동일한 도전 물질을 포함한다. 예컨대, 상기 하부 배선(115w) 내 금속 패턴(110w)은 상기 게이트 전극(115g) 내 금속 게이트(110g)와 동일한 금속을 포함한다. 상기 하부 배선(115w)의 하부면은 상기 게이트 전극(115g)의 하부면과 실질적으로 동일한 레벨에 위치하는 것이 바람직하다. 따라서, 상기 하부 배선(115w) 내 금속 패턴(110w)의 상부면은 상기 게이트 전극(115g) 내 금속 게이트(110g)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 하부 배선(115w)의 각각 상에 다이오드들(135d')이 배치된다. 상기 다이오드들(135d')의 각각은 차례로 적층된 시드부(120d) 및 벌크부(133d')를 포함할 수 있다. 또한, 상기 다이오드들(135d')의 각각은 상기 시드부(120d) 및 벌크부(133d') 내에 형성된 제1 및 제2 도프트 영역(DR1, DR2)을 포함한다. 상기 다이오드들(135d')의 상부면은 상기 제1 영역(50) 내의 층간 유전막(130)의 상부면 보다 낮은 레벨에 위치할 수 있다.
상기 다이오드(135d')의 시드부(120d)의 양측벽들은 상기 하부 배선(115w)의 양 측벽들에 자기정렬될 수 있다. 이와는 다르게, 상기 제1 방향에 수직한 제2 방향으로, 상기 다이오드(135d')의 벌크부(133d')의 하부면의 폭은 상기 시드부(120d)의 상부면의 폭과 다를 수 있다. 예컨대, 상기 벌크부(133d')의 하부면의 폭은 상기 시드부(120d)의 상부면의 폭 보다 작을 수 있다.
가변 저항 요소(VRE)가 상기 다이오드들(135d')의 각각의 상부면에 전기적으로 접속될 수 있다. 상기 가변 저항 요소(VRE)는 하부 콘택 플러그(150)를 경유하여 상기 다이오드(135d')에 전기적으로 접속될 수 있다. 상기 다이오드(135d')의 상부면이 상기 층간 유전막(130)의 상부면 보다 낮은 레벨에 위치함으로써, 상기 다이오드(135d') 상에 리세스 영역이 정의될 수 있다. 상기 하부 콘택 플러그(150)는 상기 리세스 영역 내에 배치될 수 있다. 측벽 스페이서(147)가 상기 하부 콘택 플러그(150)와 상기 리세스 영역의 측벽 사이에 개재될 수 있다.
상부 층간 유전막(153)이 상기 가변 저항 요소들(VRE)을 덮을 수 있다. 상부 배선들(160)이 상기 상부 층간 유전막(153)에 배치될 수 있다. 상기 상부 배선들(160)은 상기 제2 방향으로 나란히 연장되어, 상기 하부 배선들(115w)을 가로지를 수 있다. 상기 상부 배선들(160)의 각각은, 상기 제2 방향으로 배열되어 하나의 행을 이루는 가변 저항 요소들(VRE)과 전기적으로 접속될 수 있다. 상기 상부 배선(160)은 상기 상부 층간 유전막(160)을 관통하는 상부 콘택 플러그(155)를 경유하여 상기 가변 저항 요소(VRE)와 전기적으로 접속될 수 있다.
상기 가변 저항 요소(VRE)는 도 11 내지 도 13과, 도 14a 및 도 14b에 개시된 가변 저항 요소들 중에서 어느 하나로 구현될 수 있다. 상기 하부 콘택 플러그(150)는 도 14b에 개시된 하부 콘택 플러그(150a)와 대체될 수도 있다.
한편, 도 17a, 도 17b, 도 18a 및 도 18b를 참조하여 상술한 다이오드들(135d')의 형성 방법에서는, 상기 반도체 라인 패턴들(135a')을 식각한다. 이와는 다른 방법을 도면들을 참조하여 설명한다. 이하 도면들에서는 설명의 편의를 위하여, 반도체 기판(100)의 제1 영역(50) 만을 도시하였다. 하지만, 당연히, 이하 설명의 반도체 기판(100)은 상술된 제2 영역(60)을 포함한다.
도 20a 및 도 21a는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 제조 방법의 변형예를 설명하기 위한 평면도들이고, 도 20b 및 도 21b는 각각 도 20a 및 도 21a의 IV-IV'을 따라 취해진 단면도들이다.
도 20a 및 도 20b를 참조하면, 마스크 패턴들(142a)을 식각 마스크로 사용하여, 상기 반도체 라인 패턴(135a') 및 층간 유전막(130)을 식각할 수 있다. 이에 따라, 상기 마스크 패턴들(142a) 아래에 다이오드들(135d')이 형성될 수 있다. 또한, 상기 마스크 패턴들(142a) 사이에 트렌치(210)가 형성될 수 있다. 상기 트렌치(210)는 상기 마스크 패턴들(142a)과 평행하게 연장될 수 있다. 상기 트렌치(210)의 형성 시에, 상기 하부 배선들(115w) 사이의 상기 스페이서-패턴들(125f)이 식각 정지층으로 사용될 수 있다.
도 21a 및 도 21b를 참조하면, 이어서, 상기 마스크 패턴들(142a)을 제거할 수 있다. 이어서, 상기 트렌치들(210)을 채우는 충전 절연막을 형성하고, 상기 충전 절연막을 상기 다이오드들(135d')이 노출될 때까지 평탄화시킬 수 있다. 이로써, 상기 트렌치를 채우는 충전 절연 패턴(145a)이 형성될 수 있다. 상기 충전 절연 패턴(145a)은 상기 제2 방향으로 연장된 라인 형태일 수 있다. 상기 충전 절연 패턴(145a)은 도 18a 및 18b의 충전 절연 패턴(145)과 동일한 물질로 형성될 수 있다. 이 후의 공정들은 상술된 제1 실시예 또는 도 18a 및 도 18b를 참조하여 설명한 방법과 동일하게 수행할 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 기판 상에 배치된 하부 배선;
    상기 하부 배선 및 기판 사이에 개재된 배선-절연막;
    상기 하부 배선 상에 배치된 다이오드;
    상기 다이오드에 전기적으로 접속된 가변 저항 요소;
    상기 제2 영역의 기판 상에 배치된 게이트 전극, 상기 하부 배선은 상기 게이트 전극과 동일한 도전 물질을 포함하고;
    상기 게이트 전극 및 기판 사이에 개재된 게이트 절연막; 및
    상기 게이트 전극 상에 배치된 캐핑 반도체 패턴(capping semiconductor pattern)을 포함하되,
    상기 캐핑 반도체 패턴은 상기 다이오드 내의 반도체 물질과 동일한 반도체 물질을 포함하는 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 하부 배선의 하부면은 상기 게이트 전극의 하부면과 동일한 레벨에 위치한 반도체 기억 소자.
  3. 청구항 1항에 있어서,
    상기 배선-절연막은 상기 게이트 절연막과 동일한 물질로 형성된 반도체 기억 소자.
  4. 청구항 1항에 있어서,
    상기 다이오드는 차례로 적층된 시드부(seed portion) 및 벌크부(bulk portion)를 포함하고,
    상기 다이오드는 PN접합을 이루는 제1 도프트 영역(first doped region) 및 제2 도프트 영역을 포함하고,
    상기 다이오드의 상기 제1 도프트 영역은 적어도 상기 시드부 내에 형성되어 상기 하부 배선과 접속되고,
    상기 제2 도프트 영역은 상기 벌크부 내에 형성된 반도체 기억 소자.
  5. 청구항 4항에 있어서,
    상기 캐핑 반도체 패턴은 상기 시드부에 포함된 반도체 물질과 동일한 반도체 물질을 포함하는 반도체 기억 소자.
  6. 청구항 1항에 있어서,
    상기 게이트 전극은 금속 게이트를 포함하고,
    상기 하부 배선은 상기 금속 게이트와 동일한 금속을 포함하는 금속 패턴을 포함하고,
    상기 다이오드 아래에 위치한 상기 금속 패턴의 상부면(top surface)은 상기 금속 게이트의 상부면과 실질적으로 동일한 레벨에 위치한 반도체 기억 소자.
  7. 청구항 1항에 있어서,
    상기 가변 저항 요소의 상부면에 전기적으로 접속되고, 상기 하부 배선을 가로지르는 상부 배선을 더 포함하는 반도체 기억 소자.
  8. 제1 영역 및 제2 영역을 포함하는 기판을 준비하는 것;
    상기 제1 영역의 기판 상에 배선-절연막을 형성하는 것;
    상기 제2 영역의 기판 상에 게이트 절연막을 형성하는 것;
    상기 배선-절연막 및 상기 게이트 절연막 상에 게이트 도전막을 형성하는 것;
    상기 게이트 도전막 상에 시드층을 형성하는 것;
    상기 제2 영역의 상기 시드층 및 게이트 도전막을 패터닝하여 차례로 적층된 게이트 전극 및 캐핑 반도체 패턴을 형성하는 것;
    상기 제1 영역의 게이트 도전막을 패터닝하여 하부 배선을 형성하는 것;
    상기 하부 배선 상에 다이오드를 형성하는 것; 및
    상기 제1 영역 내에 상기 다이오드에 전기적으로 접속된 가변 저항 요소를 형성하는 것을 포함하되,
    상기 캐핑 반도체 패턴은 상기 다이오드 내의 반도체 물질과 동일한 반도체 물질을 포함하는 반도체 기억 소자의 제조 방법.
  9. 청구항 8항에 있어서,
    상기 다이오드를 형성하는 것 및 하부 배선을 형성하는 것은,
    상기 제1 영역의 시드층 상에 벌크층을 형성하는 것;
    상기 벌크층, 시드층 및 게이트 도전막을 연속적으로 패터닝하여, 차례로 적층된 상기 하부 배선, 시드 라인 패턴 및 벌크 라인 패턴을 형성하는 것; 및
    상기 벌크 라인 패턴 및 시드 라인 패턴을 연속적으로 패터닝하여, 상기 다이오드를 형성하는 것을 포함하는 반도체 기억 소자의 제조 방법.
  10. 청구항 8항에 있어서,
    상기 게이트 전극을 형성하는 것, 하부 배선을 형성하는 것, 및 다이오드를 형성하는 것은,
    상기 제1 영역의 시드층 및 게이트 도전막을 연속적으로 패터닝하여, 차례로 적층된 하부 배선 및 시드 라인 패턴을 형성하는 것;
    상기 기판 전면 상에 층간 유전막을 형성하는 것;
    상기 제1 영역의 층간 유전막을 패터닝하여, 상기 시드 라인 패턴을 노출시키는 그루브를 형성하는 것;
    상기 그루브 내에 벌크 라인 패턴을 형성하는 것; 및
    상기 벌크 라인 패턴 및 시드 라인 패턴을 연속적으로 패터닝하여, 상기 다이오드를 형성하는 것을 포함하는 반도체 기억 소자의 제조 방법.
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