KR20090017857A - 페로브스카이트 구조를 갖는 게이트 도전막을 구비하는비휘발성 메모리 소자 및 그 제조방법 - Google Patents
페로브스카이트 구조를 갖는 게이트 도전막을 구비하는비휘발성 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20090017857A KR20090017857A KR1020070082352A KR20070082352A KR20090017857A KR 20090017857 A KR20090017857 A KR 20090017857A KR 1020070082352 A KR1020070082352 A KR 1020070082352A KR 20070082352 A KR20070082352 A KR 20070082352A KR 20090017857 A KR20090017857 A KR 20090017857A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- conductive layer
- gate conductive
- insulating layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 230000000903 blocking effect Effects 0.000 claims abstract description 73
- 238000003860 storage Methods 0.000 claims abstract description 38
- 230000005641 tunneling Effects 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 282
- 125000006850 spacer group Chemical group 0.000 claims description 72
- 239000001257 hydrogen Substances 0.000 claims description 68
- 229910052739 hydrogen Inorganic materials 0.000 claims description 68
- 230000004888 barrier function Effects 0.000 claims description 62
- 238000009792 diffusion process Methods 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 34
- 229910052719 titanium Inorganic materials 0.000 claims description 20
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052758 niobium Inorganic materials 0.000 claims description 12
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910004121 SrRuO Inorganic materials 0.000 claims description 9
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 9
- 229910052746 lanthanum Inorganic materials 0.000 claims description 8
- 229910052726 zirconium Inorganic materials 0.000 claims description 8
- 241000877463 Lanio Species 0.000 claims description 4
- 229910017625 MgSiO Inorganic materials 0.000 claims description 4
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- 229910004166 TaN Inorganic materials 0.000 claims description 4
- 229910004200 TaSiN Inorganic materials 0.000 claims description 4
- 229910008482 TiSiN Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910008807 WSiN Inorganic materials 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052797 bismuth Inorganic materials 0.000 claims description 4
- 229910052742 iron Inorganic materials 0.000 claims description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 3
- 238000009413 insulation Methods 0.000 abstract description 5
- 150000002431 hydrogen Chemical class 0.000 description 43
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 13
- 239000010936 titanium Substances 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 238000000354 decomposition reaction Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004381 surface treatment Methods 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
비휘발성 메모리 소자 및 그 제조방법을 제공한다. 상기 비휘발성 메모리 소자는 기판 상에 배치된 터널링 절연막을 구비한다. 상기 터널링 절연막 상에 전하 저장층이 배치된다. 상기 전하 저장층 상에 페로브스카이트 구조를 갖는 블로킹 절연막이 배치된다. 상기 블로킹 절연막 상에 페로브스카이트 구조를 갖는 게이트 도전막이 배치된다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 자세하게는 비휘발성 메모리 소자에 관한 것이다.
데이타를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류될 수 있다. 상기 휘발성 메모리소자는 전원공급이 차단되는 경우에 저장된 데이타를 잃어버리는 반면, 상기 비휘발성 메모리소자는 전원공급이 차단되더라도 저장된 데이타를 유지한다.
이러한 비휘발성 메모리 소자의 한 종류로 데이터를 전기적으로 쓰고 지울 수 있는 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM)이 있다. 상기 이이피롬의 단위 셀은 터널링 절연막, 전하 저장층, 블로킹 절연막 및 게이트 전극이 적층된 게이트 구조를 가질 수 있다. 이러한 이이피롬의 데이터 프로그램 단계 및 데이터 소거 단계에서는 비교적 큰 전압이 필요하므로, 전력소모 를 줄이기 위해서는 데이터 프로그램 속도 및 데이터 소거 속도를 향상시키는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 프로그램 속도 및 소거 속도가 증대된 비휘발성 메모리 소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 기판 상에 배치된 터널링 절연막을 구비한다. 상기 터널링 절연막 상에 전하 저장층이 배치된다. 상기 전하 저장층 상에 페로브스카이트 구조를 갖는 블로킹 절연막이 배치된다. 상기 블로킹 절연막 상에 페로브스카이트 구조를 갖는 게이트 도전막이 배치된다.
상기 게이트 도전막의 측벽 상에 수소 확산 방지 스페이서가 배치될 수 있다. 상기 수소 확산 방지 스페이서는 상기 블로킹 절연막의 측벽 상으로 연장될 수 있다. 상기 수소 확산 방지 스페이서는 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 나아가, 상기 수소 확산 방지 스페이서는 알루미늄 산화막의 단일층, 알루미늄 산화막과실리콘 질화막의 이중층, 실리콘 질화막과 실리콘 산화막의 이중층을 포함할 수 있다.
상기 게이트 도전막 상에 장벽 도전막이 배치될 수 있다. 상기 장벽 도전막은 TiN, WN, TaN, TiSiN, WSiN 및 TaSiN으로 이루어진 군에서 선택되는 하나를 포함할 수 있다. 상기 장벽 도전막 상에 접속하는 워드라인 도전막이 더 배치될 수 있다.
상기 게이트 도전막은 CaRuO3, (Ba,Sr)RuO3, SrRuO3, SrIrO3, LaNiO3 또는 (La,Sr)MnO3를 함유할 수 있다. 상기 게이트 도전막은 폴리 실리콘의 일함수에 비해 큰 일함수를 갖는 물질을 함유할 수 있다.
상기 블로킹 절연막은 LaMnO3, LaAlO3, MgSiO3, (Ca,Na)(Nb,Ti,Fe)O3, (Ce,Na,Ca)2(Ti,Nb)2O6, NaNbO3, SrTiO3, (Na,La,Ca)(Nb,Ti)O3, Ca3(Ti,Al,Zr)9O20, PbTiO3, (Ca,Sr)TiO3, CaTiO3, Pb(Zr,Ti)O3, (Ba,Sr)TiO3, BaTiO3, KTaO3, (Bi,La)FeO3 또는 Ba(Fe1 /2Nb1 /2)O3를 함유할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 비휘발성 메모리 소자의 제조방법을 제공한다. 상기 제조방법은 기판 상에 터널링 절연막을 형성하는 단계를 구비한다. 상기 터널링 절연막 상에 전하 저장층을 형성한다. 상기 전하 저장층 상에 페로브스카이트 구조를 갖는 블로킹 절연막을 형성한다. 상기 블로킹 절연막 상에 페로브스카이트 구조를 갖는 게이트 도전막을 형성한다.
상술한 바와 같이 본 발명에 따르면, 고유전율막인 페로브스카이트 구조를 갖는 블로킹 절연막을 형성함으로써, 프로그램 속도 및 소거 속도를 향상시킬 수 있다. 또한, 상기 블로킹 절연막 상에 페로브스카이트 구조를 갖는 게이트 도전막을 형성함으로써, 상기 블로킹 절연막과 상기 게이트 도전막 사이의 격자부정합을 최소화할 수 있다. 상기 게이트 도전막을 폴리 실리콘에 비해 큰 일함수를 갖도록 함으로써, 테이터 소거 동작시 백-터널링을 감소시킬 수 있어 소거 속도를 향상시킬 수 있다. 상기 게이트 도전막의 측벽 및 상기 블로킹 절연막의 측벽 상에 수소 확산 방지 스페이서를 형성함으로써, 수소 어닐 공정에서 수소의 침투가 방지될 수 있어 수소에 의한 게이트 도전막 및 블로킹 절연막의 분해를 방지할 수 있다. 나아가, 상기 게이트 도전막 및 상기 블로킹 절연막 전체는 상기 수소 확산 방지 스페이서 및 장벽 도전막에 의해 캡슐화되어, 수소의 침투를 더욱 효과적으로 방지할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도(block diagram)이다.
도 1을 참조하면, 비휘발성 메모리는 메모리 셀 어레이(Memory Cell Array; 10), 페이지 버퍼(page buffer; 20), Y-게이팅 회로(Y-Gating Circuitry; 30), 제어 및 디코더 회로(Control/Decoder Circuitry; 40)를 구비할 수 있다.
상기 메모리 셀 어레이(10)는 다수개의 메모리 블록들(memory blocks)을 포 함할 수 있고, 상기 각 메모리 블록은 다수개의 비휘발성 메모리 셀들을 포함할 수 있다. 상기 비휘발성 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 나아가 NAND 플래쉬 메모리 셀들일 수 있다. 상기 페이지 버퍼(20)는 상기 메모리 셀 어레이(10)에 기록될 데이터, 또는 상기 메모리 셀 어레이(10)로부터 독출된 데이터를 임시적으로 저장할 수 있다. 상기 Y-게이팅 회로(30)는 상기 페이지 버퍼(20)에 저장된 데이터를 전송할 수 있다. 상기 제어 및 디코더 회로(40)는 외부로부터 커맨드(command; CMD) 및 어드레스를 입력 받아, 상기 메모리 셀 어레이(10)에 데이터를 기입 또는 상기 메모리 셀 어레이(10)로부터 데이터를 독출하기 위한 제어신호를 출력하고, 어드레스(address)를 디코딩(decoding)할 수 있다. 상기 제어 및 디코더 회로(40)는 상기 페이지 버퍼(20)에 데이터 입출력을 위한 제어신호를 출력할 수 있고, 상기 Y-게이팅 회로(30)에 어드레스 정보를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도로서, 도 1을 참조하여 설명한 메모리 셀 어레이(10)의 일부를 나타낼 수 있다. 도 3a 및 도 3b는 도 2의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 각각 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 메모리 셀 어레이(10)는 기판(100) 내에 형성된 소자분리영역(100a)에 의해 정의된 다수개의 활성영역들(Act)을 구비할 수 있다. 상기 활성영역들(Act)은 라인 형상으로서 서로 평행할 수 있다.
상기 활성영역들(Act) 상에 상기 활성영역들(Act)의 상부를 가로지르는 스트링 선택 라인(String Selection Line; SSL) 및 접지 선택 라인(Ground Selection Line; GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 활성영역들(Act)의 상부를 가로지르는 다수개의 워드라인들(WL1, WL2, WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL1, WL2, WLn-1, WLn)은 서로 평행할 수 있다. 상기 워드라인들(WL1, WL2, WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 활성영역들에 불순물 영역들(101)이 각각 형성될 수 있다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 셀 트렌지스터들 및 접지 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 셀 트랜지스터들은 하나의 단위 메모리 블록을 구성할 수 있다. 상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 활성영역들(101)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 활성영역들(101)은 접지 선택 트랜지스터의 소오스 영역으로 정의될 수 있다.
상기 각 워드라인(WL1, WL2, WLn-1, WLn)은 차례로 적층된 셀 게이트 도전막(141c), 셀 장벽 도전막(barrier conductive layer; 143c) 및 워드라인 도전막(145c) 을 구비할 수 있다. 그러나, 이에 한정되지 않고, 상기 워드라인 도전막(145c)은 생략될 수 있으며, 이와 더불어 상기 셀 장벽 도전막(143c)도 생략될 수 있다. 상기 셀 게이트 도전막(141c)과 상기 기판(100) 사이에 차례로 적층된 터널링 절연막(tunneling insulating layer; 131), 전하 저장층(charge storage layer; 133), 블로킹 절연막(blocking insulating layer; 135c)이 위치할 수 있다.
상기 터널링 절연막(131) 및 상기 전하 저장층(133)은 워드라인 방향으로 인접하는 셀 트랜지스터들 별로 분리될 수 있다. 이 경우, 상기 소자분리막(100a)의 상부면과 상기 전하 저장층(133)의 상부면은 실질적으로 동일한 레벨을 가질 수 있다. 상기 터널링 절연막(131)은 실리콘 산화막일 수 있다. 상기 전하 저장층(133)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 한편, 상기 블로킹 절연막(135c)은 워드라인 방향으로 인접하는 셀 트랜지스터들에 공유될 수 있다. 상기 셀 게이트 도전막(141c)의 폭(W1)은 상기 전하 저장층(133)의 폭(W2)에 비해 작을 수 있다. 상기 블로킹 절연막(135c), 상기 셀 장벽 도전막(143c) 및 상기 워드라인 도전막(145c)은 상기 셀 게이트 도전막(141c)의 폭(W1)과 실질적으로 동일한 폭을 가질 수 있다. 이 경우에 상기 블로킹 절연막(135c)의 양측에 상기 전하 저장층(133)의 상부면이 노출될 수 있다.
상기 블로킹 절연막(135c)은 상기 터널링 절연막(131)에 비해 유전율이 높은 고유전 물질을 포함할 수 있다. 구체적으로, 상기 블로킹 절연막(135c)은 페로브스카이트 구조(perovskite structure)를 갖는 고유전 물질을 포함할 수 있다. 상기 셀 게이트 도전막(141c)은 페로브스카이트 구조를 갖는 도전막일 수 있다. 상기 페로브스카이트 구조를 갖는 상기 블로킹 절연막(135c) 상에 동일 구조를 갖는 셀 게이트 도전막(141c)을 형성함으로써, 상기 블로킹 절연막(135c)와 상기 셀 게이트 도전막(141c) 사이의 격자부정합(lattic mismatch)을 최소화할 수 있다. 상기 페로브스카이트 구조를 갖는 셀 게이트 도전막(141c)은 폴리 실리콘에 비해 일함 수(work function)가 높은 것이 바람직하다. 이 경우에는 상기 셀 게이트 도전막(141c)이 폴리 실리콘막인 경우에 비해 상기 셀 게이트 도전막(141c)과 상기 블로킹 절연막(135c) 사이의 전도대 오프셋(conduction band offset) 즉, 전자에 대한 전위 장벽(potential barrier)이 증가된다. 따라서, 테이터 소거 동작시 전자가 상기 블로킹 절연막(135c)을 통해 상기 전하 저장층(133)에 유입되는 백-터널링(back tunneling)이 감소될 수 있어, 소거 속도(erase speed)가 향상될 수 있다.
상기 노출된 전하 저장층(133)의 상부면 상에 상기 셀 게이트 도전막(141c)의 측벽을 덮는 제1 수소 확산 방지 스페이서(150a)가 배치될 수 있다. 상기 제1 수소 확산 방지 스페이서(150a)는 상기 블로킹 절연막(135c)의 측벽 상으로 연장될 수 있다. 그 결과, 상기 페로브스카이트 구조를 갖는 셀 게이트 도전막(141c) 및 블로킹 절연막(135c)의 측벽들은 상기 제1 수소 확산 방지 스페이서(150a)에 의해 감싸질 수 있다. 이 때, 상기 전하 저장층(133)의 측벽은 상기 제1 수소 확산 방지 스페이서(150a)의 외측 측벽에 정렬되어 형성될 수 있다. 상기 제1 수소 확산 방지 스페이서(150a)는 제1 L형 하부 스페이서(151a)와 상기 제1 L형 하부 스페이서(151a)의 상부에 위치하는 제1 상부 스페이서(153a)를 포함할 수 있다.
상기 셀 장벽 도전막(143c)은 수소의 확산을 방지할 수 있는 도전막일 수 있다. 상기 셀 장벽 도전막(143c)이 형성된 경우, 상기 제1 수소 확산 방지 스페이서(150a)는 상기 셀 장벽 도전막(143c)의 측벽 상으로 연장될 수 있다. 이 경우, 상기 페로브스카이트 구조를 갖는 셀 게이트 도전막(141c) 및 블로킹 절연막(135c) 전체는 상기 제1 수소 확산 방지 스페이서(150a) 및 상기 장벽 도전 막(143c)에 의해 캡슐화(encapsulated)될 수 있다.
상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)은 차례로 적층된 선택 게이트 도전막(141s), 선택 장벽 도전막(143s) 및 선택 라인 도전막(145s)을 구비할 수 있다. 그러나 이에 한정되지 않고, 상기 선택 라인 도전막(145s)은 생략될 수 있으며, 이와 더불어 상기 선택 장벽 도전막(143s)도 생략될 수 있다. 상기 선택 게이트 도전막(141s)과 상기 기판(100) 사이에 선택 게이트 절연막(132)이 배치될 수 있다. 상기 선택 게이트 절연막(132)은 실리콘 산화막일 수 있고, 상기 터널링 절연막(131)에 비해 두꺼울 수 있다. 상기 선택 게이트 도전막(141s)과 상기 선택 게이트 절연막(132) 사이에 상기 블로킹 절연막(135c)과 같은 단계에서 형성된 페로브스카이트 구조를 갖는 고유전막(135s)이 배치될 수 있다. 상기 선택 게이트 도전막(141s)은 상기 셀 게이트 도전막(141c)과 같은 단계에서 형성된 페로브스카이트 구조를 갖는 도전막일 수 있다.
제2 수소 확산 방지 스페이서(150a')는 상기 선택 게이트 도전막(141s)의 측벽을 덮도록 배치될 수 있다. 상기 제2 수소 확산 방지 스페이서(150a')는 상기 고유전막(135s) 및 선택 게이트 절연막(132)의 측벽 상으로 연장될 수 있다. 상기 선택 장벽 도전막(143s)은 상기 셀 장벽 도전막(143c)과 같은 단계에서 형성된 수소의 확산을 방지할 수 있는 도전막일 수 있다. 상기 선택 장벽 도전막(143s)이 형성된 경우, 상기 제2 수소 확산 방지 스페이서(150a')는 상기 선택 장벽 도전막(143s)의 측벽 상으로 연장될 수 있다. 이 경우, 상기 페로브스카이트 구조를 갖는 선택 게이트 도전막(141s) 및 고유전막(135s)은 상기 제2 수소 확산 방지 스 페이서(150a') 및 상기 선택 장벽 도전막(143s)에 의해 캡슐화될 수 있다. 상기 제2 수소 확산 방지 스페이서(150a')는 제2 L형 하부 스페이서(151a')와 상기 제2 L형 하부 스페이서(151a')의 상부에 위치하는 제2 상부 스페이서(153a')를 포함할 수 있다.
상기 워드라인들(WL1, WL2, WLn-1, WLn) 및 상기 선택라인들(SSL, GSL)을 덮는 제1 층간 절연막(160)이 제공된다. 상기 제1 층간 절연막(160)을 관통하여 상기 접지 선택 라인(GSL)의 소오스 영역에 접속하는 공통 소스 라인(Common Source Line; CSL)이 제공된다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 라인(GSL)과 평행하게 형성될 수 있다.
상기 제1 층간 절연막(160) 상에 제2 층간 절연막(170)이 제공될 수 있다. 상기 제2 층간 절연막(170) 및 상기 제1 층간 절연막(160)을 관통하여 상기 스트링 선택 라인(SSL)의 드레인 영역에 접속하는 비트라인 플러그(BC)가 제공될 수 있다. 상기 제2 층간 절연막(170) 상에 상기 비트라인 플러그(BC)에 접속하면서 상기 워드라인들(WL1, WL2, WLn-1, WLn)의 상부를 가로지르는 비트라인들(BL1, BL2, BLn-1, BLn)이 배치될 수 있다. 상기 비트라인들(BL1, BL2, BLn-1, BLn)은 상기 활성영역들(Act)과 평행하게 배치될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다. 본 실시예에 따른 메모리 셀 어레이는 NOR 형 플래쉬 메모리일 수 있다. 도 5는 도 4의 절단선 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 기판(100) 내에 형성된 소자분리막에 의해 활성영역이 정의된다. 상기 활성영역은 서로 평행한 복수개의 공통 소오스라인 활성영역들(SLA) 및 상기 공통 소오스라인 활성영역들(SLA)을 가로지르도록 배치된 복수개의 셀 활성영역들(CA)을 포함한다.
상기 각 셀 활성영역(CA)의 상부에 서로 이격된 한 쌍의 워드라인들(WL)이 배치된다. 상기 워드라인들(WL)은 상기 공통 소오스라인 활성영역들(SLA)에 각각 인접하도록 배치된다. 상기 한 쌍의 워드라인들(WL) 사이에 노출된 셀 활성영역(CA) 및 상기 공통 소오스라인 활성영역(SLA) 내에 불순물 영역들(201)이 형성된다. 그 결과, 상기 각 셀 활성영역(CA) 상에 한 쌍의 셀 트랜지스터들이 정의될 수 있다. 상기 셀 활성영역(CA) 내에 형성된 불순물 영역은 드레인 영역(D)으로 정의되고, 상기 공통 소오스라인 활성영역(SLA) 내에 형성된 불순물 영역은 공통 소오스 영역(CS)로 정의될 수 있다.
상기 각 워드라인(WL)은 차례로 적층된 게이트 도전막(241), 장벽 도전막(243) 및 워드라인 도전막(245)을 구비할 수 있다. 그러나, 이에 한정되지 않고, 상기 워드라인 도전막(245)은 생략될 수 있으며, 이와 더불어 상기 장벽 도전막(243)도 생략될 수 있다. 상기 게이트 도전막(241)과 상기 기판(100) 사이에 차례로 적층된 터널링 절연막(231), 전하 저장층(233), 블로킹 절연막(235)이 위치할 수 있다. 상기 터널링 절연막(231), 상기 전하 저장층(233), 상기 블로킹 절연막(235), 상기 게이트 도전막(241), 상기 장벽 도전막(243) 및 상기 워드라인 도전막(245)은 도 2, 도 3a 및 도 3b를 참조하여 설명한 실시예의 터널링 절연막(131), 전하 저장층(133), 블로킹 절연막(135c), 셀 게이트 도전막(141c), 셀 장벽 도전막(143c) 및 워드라인 도전막(145c)과 실질적으로 동일할 수 있다.
상기 게이트 도전막(241)의 측벽을 덮는 수소 확산 방지 스페이서(250a)가 배치될 수 있다. 상기 수소 확산 방지 스페이서(250a)는 상기 블로킹 절연막(235c), 상기 장벽 도전막(243) 및 상기 워드라인 도전막(245)의 측벽 상으로 연장될 수 있다. 상기 수소 확산 방지 스페이서(250a)는 L형 하부 스페이서(251a)와 상기 L형 하부 스페이서(251a)의 상부에 위치하는 상부 스페이서(253a)를 포함할 수 있다.
상기 워드라인들(WL)을 덮는 층간 절연막(260)이 제공될 수 있다. 상기 층간 절연막(260)을 관통하여 상기 드레인 영역(D)에 접속하는 비트라인 플러그(BC)가 제공될 수 있다. 상기 층간 절연막(260) 상에 상기 비트라인 플러그(BC)에 접속하면서 상기 워드라인들(WL)의 상부를 가로지르는 비트라인들(BL)이 배치될 수 있다. 상기 비트라인(BL)은 상기 셀 활성영역들(CA)과 평행하게 배치될 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들로서, 도 2, 도 3a 및 도 3b를 참조하여 설명한 실시예 또는 도 4 및 도 5를 참조하여 설명한 실시예의 셀 트랜지스터의 제조방법에 한정하여 나타낸다.
도 6a를 참조하면, 기판(300) 상에 터널링 절연막(tunneling insulating layer; 331)을 적층할 수 있다. 상기 기판(300)은 실리콘 기판일 수 있다. 상기 터널링 절연막(331)은 실리콘 산화막일 수 있다. 구체적으로 상기 터널링 절연막(331)은 열산화 공정을 사용하여 형성된 막일 수 있으며, 약 20 내지 약 100Å의 두께로 형성될 수 있다.
상기 터널링 절연막(331) 상에 전하 저장층(333)을 적층할 수 있다. 상기 전하 저장층(333)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 상기 전하 트랩층은 실리콘 질화막(silicon nitride), 실리콘 산화질화막(silicon oxynitride) 또는 도전성 나노결정(conductive nano crystal)을 함유하는 절연막일 수 있다. 상기 플로팅 게이트 도전막은 폴리 실리콘막일 수 있다. 상기 전하 저장층(333)은 약 20Å 내지 약 150Å의 두께로 형성될 수 있다.
상기 전하 저장층(333) 상에 블로킹 절연막(335)을 적층할 수 있다. 상기 블로킹 절연막(335)은 상기 터널링 절연막(331)에 비해 유전율이 높은 고유전 물질을 포함할 수 있다. 상기 블로킹 절연막(335)은 페로브스카이트 구조를 갖는 고유전 물질을 포함할 수 있다. 이 경우, 상기 터널링 절연막(331)에 가해지는 전계(electric field)는 상기 블로킹 절연막(335)에 가해지는 전계에 비해 클 수 있다. 그 결과, 데이터 프로그램 단계에서 전자가 상기 터널링 절연막(331)을 통해 상기 전하 저장층(333)에 주입되는 것이 보다 용이해질 수 있어, 프로그램 속도가 향상될 수 있다. 또한, 테이터 소거 단계에서는 전자가 상기 터널링 절연막(331)을 통해 상기 전하 저장층(333)으로부터 방출되는 것이 보다 용이해 질 수 있어 소거 속도가 향상될 수 있다.
구체적으로 상기 블로킹 절연막(335)은 LaMnO3, LaAlO3, MgSiO3, (Ca,Na)(Nb,Ti,Fe)O3, (Ce,Na,Ca)2(Ti,Nb)2O6, NaNbO3, SrTiO3, (Na,La,Ca)(Nb,Ti)O3, Ca3(Ti,Al,Zr)9O20, PbTiO3, (Ca,Sr)TiO3, CaTiO3, Pb(Zr,Ti)O3, (Ba,Sr)TiO3, BaTiO3, KTaO3, (Bi,La)FeO3 또는 Ba(Fe1 /2Nb1 /2)O3를 함유하거나, 이들 각각으로 이루어진 막을 포함할 수 있다. 상기 블로킹 절연막(335)은 원자층 증착법, 저압 화학기상증착법과 같은 화학기상증착법 또는 물리기상증착법을 사용하여 형성할 수 있다. 상기 블로킹 절연막(335)은 약 50Å 내지 약 500Å의 두께로 형성될 수 있다.
상기 블로킹 절연막(335)의 표면을 표면처리(surface treatment)할 수 있다. 이로써, 상기 블로킹 절연막(335)의 트랩 밀도(trap density)를 감소시킬 수 있다. 상기 표면처리는 열처리(anneal) 또는 플라즈마 처리(plasma treatment)일 수 있다. 상기 열처리는 산소 분위기 또는 N2, Ar 등의 비활성 기체 분위기에서 수행할 수 있고, 약 400℃ 내지 800℃의 온도에서 수행할 수 있다. 상기 플라즈마 처리는 산소 플라즈마 또는 N2, Ar 등의 비활성 기체 플라즈마를 사용하여 수행할 수 있다.
상기 블로킹 절연막(335) 상에 게이트 도전막(gate conductive layer; 341)을 적층할 수 있다. 상기 게이트 도전막(341)은 페로브스카이트 구조를 갖는 도전막일 수 있다. 상기 페로브스카이트 구조를 갖는 상기 블로킹 절연막(335) 상에 동일 구조를 갖는 게이트 도전막(341)을 형성함으로써, 상기 블로킹 절연막(335)와 상기 게이트 도전막(341) 사이의 격자부정합(lattic mismatch)을 최소화할 수 있다. 그 결과, 상기 블로킹 절연막(335)와 상기 게이트 도전막(341) 사이의 계면 결함을 최소화할 수 있을 뿐 아니라, 상기 게이트 도전막(341)의 저항을 감소시킬 수 있다. 구체적으로, 상기 게이트 도전막(341)은 CaRuO3, (Ba,Sr)RuO3, SrRuO3, SrIrO3, LaNiO3 또는 (La,Sr)MnO3를 함유하거나, 이들 각각으로 이루어진 막을 포함할 수 있다.
상기 게이트 도전막(341)은 원자층 증착법, 저압 화학기상증착법과 같은 화학기상증착법 또는 물리기상증착법을 사용하여 형성할 수 있다. 또한, 상기 게이트 도전막(341)은 10 Å 내지 500 Å의 두께로 형성할 수 있다.
상기 게이트 도전막(341)의 표면을 표면처리할 수 있다. 이로써, 상기 게이트 도전막(341)의 트랩 밀도를 감소시킬 수 있다. 상기 표면처리는 열처리 또는 플라즈마 처리일 수 있다. 상기 열처리는 산소 분위기 또는 N2, Ar 등의 비활성 기체 분위기에서 수행할 수 있고, 약 400℃ 내지 800℃의 온도에서 수행할 수 있다. 상기 플라즈마 처리는 산소 플라즈마 또는 N2, Ar 등의 비활성 기체 플라즈마를 사용하여 수행할 수 있다.
상기 페로브스카이트 구조를 갖는 게이트 도전막(341)은 폴리 실리콘에 비해 일함수가 높은 것이 바람직하다. 이 경우에는 상기 게이트 도전막(341)이 폴리 실리콘막인 경우에 비해 상기 게이트 도전막(341)과 상기 블로킹 절연막(335) 사이의 전도대 오프셋 즉, 전자에 대한 전위 장벽이 증가된다. 따라서, 테이터 소거 동작 시 전자가 상기 블로킹 절연막(335)을 통해 상기 전하 저장층(333)에 유입되는 백-터널링이 감소될 수 있어, 소거 속도가 향상될 수 있다.
폴리 실리콘은 불순물의 종류 및 농도에 따라 다소 차이가 있으나, n형 폴리 실리콘의 경우 3eV 정도의 일함수를 갖는다. 따라서, 상기 페로브스카이트 구조를 갖는 게이트 도전막(341)은 4eV 이상의 일함수를 갖는 도전막일 수 있다. 상기 게이트 도전막(341)의 일 예인 SrRuO3막은 하부의 막에 따라서 다른 일함수를 가지나, 대체적으로 5.0eV 내지 6.3eV의 일함수를 갖는다. 일 예로서, 상기 블로킹 절연막(335)을 LaAlO3막으로 형성하고, 상기 게이트 도전막(341)을 SrRuO3막으로 형성하는 경우, 상기 SrRuO3막은 6.3eV의 일함수를 가질 수 있다.
상기 게이트 도전막(341) 상에 장벽 도전막(343)을 형성할 수 있다. 상기 장벽 도전막(343)은 수소의 확산을 방지할 수 있는 도전막일 수 있다. 이러한 장벽 도전막(343)은 금속 질화물 또는 금속 실리콘 질화물 예를 들어, TiN, WN, TaN, TiSiN, WSiN 또는 TaSiN을 함유하거나, 이들 각각으로 이루어진 막을 포함할 수 있다. 상기 장벽 도전막(343)은 약 100Å일 수 있다. 상기 장벽 도전막(343) 상에 워드라인 도전막(345)을 형성할 수 있다. 상기 워드라인 도전막(345)은 폴리 실리콘, 텅스텐, 텅스텐 실리사이드, 티타늄 실리사이드 또는 탄탈륨 실리사이드를 함유하거나, 이들 각각으로 이루어진 막을 포함할 수 있다. 상기 워드라인 도전막(345)은 생략될 수 있으며, 이와 더불어 상기 장벽 도전막(343)도 생략될 수 있다.
도 6b를 참조하면, 상기 워드라인 도전막(345) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 사용하여 상기 워드라인 도전막(345), 상기 장벽 도전막(343), 상기 게이트 도전막(341) 및 상기 블로킹 절연막(335)을 패터닝한다. 이 때, 상기 게이트 도전막(341) 및 상기 블로킹 절연막(335)의 양측에 상기 전하 저장층(333)의 상부면이 노출될 수 있다. 그 후, 상기 포토레지스트 패턴을 제거한다.
상기 패터닝된 워드라인 도전막(345) 상에 수소 확산 방지 스페이서 절연막(350)을 형성한다. 상기 수소 확산 방지 스페이서 절연막(350)은 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 상기 수소 확산 방지 스페이서 절연막(350)은 단일막, 또는 하부 스페이서 절연막(351) 및 상부 스페이서 절연막(353)을 구비할 수 있다. 구체적으로, 상기 수소 확산 방지 스페이서 절연막(350)은 알루미늄 산화막(Al2O3)의 단일막이거나, 상기 상부 스페이서 절연막(353)으로서 알루미늄 산화막(Al2O3)과 상기 하부 스페이서 절연막(351)으로서 실리콘 질화막(Si3N4)을 구비하거나, 또는 상부 스페이서 절연막(353)으로서 실리콘 질화막(Si3N4)과 상기 하부 스페이서 절연막(351)으로서 실리콘 산화막(SiO2)을 구비할 수 있다.
도 6c를 참조하면, 상기 수소 확산 방지 스페이서 절연막(350)을 에치백하여, 상기 패터닝된 게이트 도전막(341)의 측벽 상에 수소 확산 방지 스페이서(350a)를 형성할 수 있다. 상기 수소 확산 방지 스페이서 절연막(350)이 상기 하부 스페이서 절연막(351)과 상기 상부 스페이서 절연막(353)을 구비하는 경우, 상기 수소 확산 방지 스페이서(350a)는 L형 하부 스페이서(351a)와 상기 L형 하부 스페이서(351a)의 상부에 위치하는 상부 스페이서(353a)를 포함할 수 있다. 또한, 상기 수소 확산 방지 스페이서(350a)는 상기 패터닝된 블로킹 절연막(335)의 측벽 상으로 연장될 수 있다. 그 결과, 상기 페로브스카이트 구조를 갖는 게이트 도전막(341) 및 상기 블로킹 절연막(335)의 측벽들은 상기 수소 확산 방지 스페이서(350a)에 의해 감싸질 수 있다. 나아가, 상기 장벽 도전막(343)이 형성된 경우, 상기 페로브스카이트 구조를 갖는 게이트 도전막(341) 및 블로킹 절연막(335) 전체는 상기 수소 확산 방지 스페이서(350a) 및 상기 장벽 도전막(343)에 의해 캡슐화(encapsulated)될 수 있다.
상기 수소 확산 방지 스페이서(350a) 및 상기 워드라인 도전막(345)을 마스크로 하여 상기 전하 저장층(333) 및 상기 터널링 절연막(331)을 식각할 수 있다. 그 결과, 패터닝된 전하 저장층(333)과 패터닝된 터널링 절연막(331)의 측벽들은 상기 수소 확산 방지 스페이서(350a)의 외측 측벽에 정렬되어 형성될 수 있다. 이와 같이 상기 수소 확산 방지 스페이서(350a)를 마스크로 하여 상기 전하 저장층(333) 및 상기 터널링 절연막(331)을 식각하는 경우에는 상기 상기 전하 저장층(333) 및 상기 터널링 절연막(331)의 측벽 프로파일이 상기 기판에 대해 실질적으로 수직으로 형성될 수 있다.
상기 워드라인 도전막(345), 상기 장벽 도전막(343), 상기 게이트 도전막(341), 상기 블로킹 절연막(335), 상기 전하 저장층(333), 상기 터널링 절연 막(331) 및 상기 수소 확산 방지 스페이서(350a)는 게이트 구조체(G)를 형성한다.
상기 게이트 구조체(G)가 형성된 기판을 수소 어닐(hydrogen anneal)할 수 있다. 상기 수소 어닐은 수소를 함유하는 가스 분위기에서 500℃ 이상의 온도로 실시할 수 있다. 이 때, 상기 수소는 상기 터널링 절연막(331)과 상기 기판(300) 사이의 계면으로 침투하여 계면 결함들을 패시베이션할 수 있다. 그러나, 상기 수소 어닐 과정에서 상기 수소 확산 방지 스페이서(350a)는 수소의 확산을 방지하여, 상기 게이트 도전막(341) 및/또는 상기 블로킹 절연막(335)이 수소에 노출되는 것을 방지한다. 따라서, 페로브스카이트 구조를 갖는 상기 게이트 도전막(341) 및/또는 상기 블로킹 절연막(335)의 수소에 의한 분해를 방지할 수 있다. 나아가, 상기 장벽 도전막(343)이 형성된 경우에 상기 장벽 도전막(343) 또한 수소의 확산을 방지하여, 상기 게이트 도전막(341) 및/또는 상기 블로킹 절연막(335)이 수소에 노출되는 것을 방지한다. 상기 장벽 도전막(343)과 더불어서 상기 워드라인 도전막(345)이 형성된 경우에, 상기 워드라인 도전막(345) 또한 수소 확산 방지막의 역할을 수행할 수 있어, 페로브스카이트 구조를 갖는 상기 게이트 도전막(341) 및 상기 블로킹 절연막(335)의 분해를 더욱 억제할 수 있다. 이러한 수소 어닐은 이 단계에서 실시되는 것에 한정되지 않으며, 후속 공정들에서도 실시될 수 있다.
상기 게이트 구조체(G)를 마스크로 하여 상기 기판(100) 내에 n형 또는 p형 불순물을 도우핑하여 불순물 영역들(301)을 형성할 수 있다.
도 7a 및 도 7b은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제 조방법을 나타낸 단면도이다. 본 실시예에 따른 비휘발성 메모리 소자의 제조방법은 후술하는 것을 제외하고는 도 6a 내지 도 6c를 참조하여 설명한 비휘발성 메모리 소자의 제조방법과 유사하다.
도 7a을 참조하면, 기판(400) 상에 터널링 절연막(431), 전하 저장층(433), 블로킹 절연막(435), 게이트 도전막(441) 및 장벽 도전막(443)을 적층한 후, 상기 장벽 도전막(443), 상기 게이트 도전막(441) 및 상기 블로킹 절연막(435)을 패터닝할 수 있다. 그 후, 상기 장벽 도전막(443), 상기 게이트 도전막(441) 및 상기 블로킹 절연막(435)의 측벽 상에 수소 확산 방지 스페이서(450a)를 형성할 수 있다. 상기 수소 확산 방지 스페이서(450a)는 L형 하부 스페이서(451a)와 상기 L형 하부 스페이서(451a)의 상부에 위치하는 상부 스페이서(453a)를 포함할 수 있다. 이 후, 상기 수소 확산 방지 스페이서(450a) 및 상기 장벽 도전막(443)을 마스크로 하여 상기 전하 저장층(433) 및 상기 터널링 절연막(431)을 식각할 수 있다.
도 7b를 참조하면, 상기 수소 확산 방지 스페이서(450a) 및 상기 장벽 도전막(443) 상에 층간절연막(460)을 형성한다. 상기 층간 절연막(460)은 실리콘 산화막일 수 있다. 상기 층간 절연막(460) 내에 상기 장벽 도전막(443)을 노출시키는 콘택홀(460a)을 형성한다. 상기 콘택홀(460a) 내에 워드라인 도전막을 적층하여 상기 장벽 도전막(443)에 접하는 워드라인 플러그(470)를 형성할 수 있다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리를 구비하는 시스템을 나타낸 개략도이다.
도 8을 참조하면, 시스템(500)은 제어기(controller; 510), I/O 소자(520), 메모리(530) 및 인터페이스(interface; 540)을 포함할 수 있다. 상기 시스템(500)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 상기 제어기(510)는 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 상기 I/O 소자(520)는 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 상기 메모리(530)는 상기 제어기(510)에서 처리된 데이터를 저장할 수 있다. 상기 메모리(530)는 본 발명의 실시예들 중 어느 하나에 따른 비휘발성 메모리를 구비할 수 있다. 상기 인터페이스(540)는 상기 시스템(500)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다.
상기 제어기(510), 상기 I/O 소자(520), 상기 메모리(530) 및 상기 인터페이스(540)는 버스(550)를 통하여 서로 통신할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 3a 및 도 3b는 도 2의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 각각 취해진 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리의 메모리 셀 어레이의 일부를 나타낸 레이아웃도이다.
도 5는 도 4의 절단선 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 7a 및 도 7b은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 단면도이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리를 구비하는 시스템을 나타낸 개략도이다.
Claims (24)
- 기판 상에 배치된 터널링 절연막;상기 터널링 절연막 상에 배치된 전하 저장층;상기 전하 저장층 상에 배치된 페로브스카이트 구조를 갖는 블로킹 절연막; 및상기 블로킹 절연막 상에 배치된 페로브스카이트 구조를 갖는 게이트 도전막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 게이트 도전막의 측벽 상에 배치된 수소 확산 방지 스페이서를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제2항에 있어서,상기 수소 확산 방지 스페이서는 상기 블로킹 절연막의 측벽 상으로 연장된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제2항에 있어서,상기 수소 확산 방지 스페이서는 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제4항에 있어서,상기 수소 확산 방지 스페이서는 알루미늄 산화막의 단일층, 알루미늄 산화막과실리콘 질화막의 이중층, 실리콘 질화막과 실리콘 산화막의 이중층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 게이트 도전막 상에 배치된 장벽 도전막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제6항에 있어서,상기 장벽 도전막은 TiN, WN, TaN, TiSiN, WSiN 및 TaSiN으로 이루어진 군에서 선택되는 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제6항에 있어서,상기 장벽 도전막 상에 접속하는 워드라인 도전막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 게이트 도전막은 CaRuO3, (Ba,Sr)RuO3, SrRuO3, SrIrO3, LaNiO3 또는 (La,Sr)MnO3를 함유하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 게이트 도전막은 폴리 실리콘의 일함수에 비해 큰 일함수를 갖는 물질을 함유하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제10항에 있어서,상기 게이트 도전막은 SrRuO3를 함유하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1항에 있어서,상기 블로킹 절연막은 LaMnO3, LaAlO3, MgSiO3, (Ca,Na)(Nb,Ti,Fe)O3, (Ce,Na,Ca)2(Ti,Nb)2O6, NaNbO3, SrTiO3, (Na,La,Ca)(Nb,Ti)O3, Ca3(Ti,Al,Zr)9O20, PbTiO3, (Ca,Sr)TiO3, CaTiO3, Pb(Zr,Ti)O3, (Ba,Sr)TiO3, BaTiO3, KTaO3, (Bi,La)FeO3 또는 Ba(Fe1 /2Nb1 /2)O3를 함유하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 기판 상에 터널링 절연막을 형성하는 단계;상기 터널링 절연막 상에 전하 저장층을 형성하는 단계;상기 전하 저장층 상에 페로브스카이트 구조를 갖는 블로킹 절연막을 형성하는 단계;상기 블로킹 절연막 상에 페로브스카이트 구조를 갖는 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제13항에 있어서,상기 게이트 도전막을 패터닝하고, 상기 패터닝된 게이트 도전막의 측벽 상에 수소 확산 방지 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제14항에 있어서,상기 게이트 도전막을 패터닝한 후, 상기 블로킹 절연막을 패터닝하는 단계를 더 포함하고, 상기 수소 확산 방지 스페이서는 상기 블로킹 절연막의 측벽 상에도 형성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제14항에 있어서,상기 수소 확산 방지 스페이서는 알루미늄 산화막, 실리콘 질화막 또는 실리콘 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제16항에 있어서,상기 수소 확산 방지 스페이서는 알루미늄 산화막의 단일층, 알루미늄 산화막과 실리콘 질화막의 이중층, 실리콘 질화막과 실리콘 산화막의 이중층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제13항에 있어서,상기 게이트 도전막 상에 장벽 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제18항에 있어서,상기 장벽 도전막은 TiN, WN, TaN, TiSiN, WSiN 및 TaSiN으로 이루어진 군에서 선택되는 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제18항에 있어서,상기 장벽 도전막 상에 접속하는 워드라인 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제13항에 있어서,상기 게이트 도전막은 CaRuO3, (Ba,Sr)RuO3, SrRuO3, SrIrO3, LaNiO3 또는 (La,Sr)MnO3를 함유하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제13항에 있어서,상기 게이트 도전막은 폴리 실리콘의 일함수에 비해 큰 일함수를 갖는 물질을 함유하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제22항에 있어서,상기 게이트 도전막은 SrRuO3를 함유하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제13항에 있어서,상기 블로킹 절연막은 LaMnO3, LaAlO3, MgSiO3, (Ca,Na)(Nb,Ti,Fe)O3, (Ce,Na,Ca)2(Ti,Nb)2O6, NaNbO3, SrTiO3, (Na,La,Ca)(Nb,Ti)O3, Ca3(Ti,Al,Zr)9O20, PbTiO3, (Ca,Sr)TiO3, CaTiO3, Pb(Zr,Ti)O3, (Ba,Sr)TiO3, BaTiO3, KTaO3, (Bi,La)FeO3 또는 Ba(Fe1 /2Nb1 /2)O3를 함유하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070082352A KR20090017857A (ko) | 2007-08-16 | 2007-08-16 | 페로브스카이트 구조를 갖는 게이트 도전막을 구비하는비휘발성 메모리 소자 및 그 제조방법 |
| US12/109,669 US20090045453A1 (en) | 2007-08-16 | 2008-04-25 | Nonvolatile memory devices including gate conductive layers having perovskite structure and methods of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070082352A KR20090017857A (ko) | 2007-08-16 | 2007-08-16 | 페로브스카이트 구조를 갖는 게이트 도전막을 구비하는비휘발성 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090017857A true KR20090017857A (ko) | 2009-02-19 |
Family
ID=40362282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070082352A KR20090017857A (ko) | 2007-08-16 | 2007-08-16 | 페로브스카이트 구조를 갖는 게이트 도전막을 구비하는비휘발성 메모리 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090045453A1 (ko) |
| KR (1) | KR20090017857A (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010040994A (ja) * | 2008-08-08 | 2010-02-18 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
| KR101823111B1 (ko) * | 2011-01-20 | 2018-01-30 | 삼성전자주식회사 | 반도체 기억 소자 및 그 제조 방법 |
| US9646923B2 (en) * | 2012-04-17 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices |
| US9153455B2 (en) * | 2013-06-19 | 2015-10-06 | Micron Technology, Inc. | Methods of forming semiconductor device structures, memory cells, and arrays |
| US20160064510A1 (en) | 2014-08-26 | 2016-03-03 | Globalfoundries Inc. | Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof |
| US9941290B2 (en) * | 2016-06-01 | 2018-04-10 | Taiwan Semiconductor Manufacaturing Co., Ltd. | Read-only memory (ROM) device structure and method for forming the same |
| US10686072B2 (en) * | 2016-12-14 | 2020-06-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing methods thereof |
| CN108555283B (zh) * | 2018-06-08 | 2020-04-21 | 贵州大学 | 一种Fe-Mn-Si记忆合金/PZT复合粉末及其应用 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6151240A (en) * | 1995-06-01 | 2000-11-21 | Sony Corporation | Ferroelectric nonvolatile memory and oxide multi-layered structure |
| US6420747B2 (en) * | 1999-02-10 | 2002-07-16 | International Business Machines Corporation | MOSCAP design for improved reliability |
| US7042043B2 (en) * | 2001-08-30 | 2006-05-09 | Micron Technology, Inc. | Programmable array logic or memory devices with asymmetrical tunnel barriers |
| US7297602B2 (en) * | 2003-09-09 | 2007-11-20 | Sharp Laboratories Of America, Inc. | Conductive metal oxide gate ferroelectric memory transistor |
| JP2006100790A (ja) * | 2004-09-02 | 2006-04-13 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
2007
- 2007-08-16 KR KR1020070082352A patent/KR20090017857A/ko not_active Application Discontinuation
-
2008
- 2008-04-25 US US12/109,669 patent/US20090045453A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20090045453A1 (en) | 2009-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7999307B2 (en) | Nonvolatile memory device having cell and peripheral regions and method of making the same | |
| KR102066743B1 (ko) | 비휘발성 메모리 장치 및 그 형성방법 | |
| US20210091197A1 (en) | Memory cells having electrically conductive nanodots and apparatus having such memory cells | |
| US10734491B2 (en) | Memory devices including gettering agents in memory charge storage structures | |
| KR20090017857A (ko) | 페로브스카이트 구조를 갖는 게이트 도전막을 구비하는비휘발성 메모리 소자 및 그 제조방법 | |
| US6818944B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| KR20160060850A (ko) | 메모리 장치 및 그 형성방법 | |
| KR20100000652A (ko) | 비휘발성 메모리 소자, 이를 포함하는 메모리 카드 및시스템 | |
| KR102238257B1 (ko) | 반도체 소자의 제조 방법 | |
| US8044454B2 (en) | Non-volatile memory device | |
| KR100687051B1 (ko) | 스택형 강유전체 메모리 장치, 그 제조 방법, 강유전체메모리 회로 및 구동 방법 | |
| US20090181531A1 (en) | Methods of manufacturing non-volatile memory devices having insulating layers treated using neutral beam irradiation | |
| US20210272970A1 (en) | Switching element, semiconductor memory device including switching element, and method for fabricating the semiconductor memory device | |
| KR101458957B1 (ko) | 선택 트랜지스터 및 그의 제조 방법 | |
| JP2008166683A (ja) | 半導体素子の製造方法 | |
| US6716698B1 (en) | Virtual ground silicide bit line process for floating gate flash memory | |
| JP4502802B2 (ja) | 不揮発性メモリー素子の製造方法 | |
| JP3949749B2 (ja) | フラッシュメモリ装置及びその製造方法 | |
| KR20080084188A (ko) | 비휘발성 메모리 및 그의 소자의 제조 방법 | |
| KR20210111146A (ko) | 스위칭 소자, 스위칭 소자를 포함하는 반도체 메모리 장치 및 그 제조방법 | |
| KR20090114935A (ko) | 실리사이드 활성영역을 구비하는 비휘발성 메모리 소자 및이를 포함하는 메모리 카드 및 시스템 | |
| KR20090052067A (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |