TWI723356B - 半導體裝置、其形成方法及應用 - Google Patents

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Abstract

在一些實施例中，提供一種半導體裝置。該半導體裝置包含經安置於一第一電極上之一第一非晶切換結構。一緩衝結構係安置於該第一非晶切換結構上。一第二非晶切換結構係安置於該緩衝結構上。一第二電極係安置於該第二非晶切換結構上，其中該第一非晶切換結構及該第二非晶切換結構經組態以取決於自該第一電極至該第二電極之一電壓是否超過一臨限電壓而切換於低電阻狀態與高電阻狀態之間。

Description

半導體裝置、其形成方法及應用
本發明實施例係有關用於提高選擇器裝置之結晶溫度的多層結構及其形成方法。
諸多現代電子裝置含有電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在無電力之情況下儲存資料，而揮發性記憶體不能在無電力之情況下儲存資料。下一代電子記憶體之一些實例包含電阻式隨機存取記憶體(RRAM)、相變隨機存取記憶體(PCRAM)、磁電阻隨機存取記憶體(MRAM)及導電橋接隨機存取記憶體(CBRAM)。在某下一代電子記憶體中，選擇器裝置耦合至記憶體單元以緩解與按比例縮小下一代電子記憶體之特徵大小相關聯之負面效應(例如潛洩路徑)。
本發明的一實施例係關於一種半導體裝置，其包括：一第一非晶切換結構，其經安置於一第一電極上；一第一緩衝結構，其經安置於該第一非晶切換結構上；一第二非晶切換結構，其經安置於該第一緩衝結構上；及一第二電極，其經安置於該第二非晶切換結構上，其中該第一非晶切換結構及該第二非晶切換結構經組態以取決於自該第一電極至該第二 電極之一電壓是否超過一臨限電壓來切換於低電阻狀態與高電阻狀態之間。
本發明的一實施例係關於一種積體晶片，其包括：一半導體裝置，其安置於一半導體基板上；一層間介電(ILD)層，其安置於該半導體基板及該半導體裝置上，其中一接觸通路延伸穿過該ILD層而至該半導體裝置；及一臨限選擇器及一記憶體單元，其等堆疊於該ILD層上，其中該臨限選擇器包括與一第二非晶切換結構間隔一緩衝結構之一第一非晶切換結構。
本發明的一實施例係關於一種用於形成一半導體裝置之方法，該方法包括：使一層間介電(ILD)層形成於一半導體基板上；使一第一導電層形成於該ILD層上；使一第一非晶切換層形成於該第一導電層上；使一緩衝層形成於該第一非晶切換層上；使一第二非晶切換層形成於該緩衝層上；及蝕刻該第一非晶切換層及該第二非晶切換層及該緩衝層以形成複數個臨限選擇器，其中該複數個臨限選擇器安置成一陣列且該複數個臨限選擇器之各臨限選擇器包括與一第二非晶切換結構間隔一緩衝結構之一第一非晶切換結構。
100:記憶體裝置
102:第一導線
104:第二導線
106:1選擇器-1記憶體單元(1S1MC)堆疊
108a至108c:列
110a至110c:行
112:記憶體單元
114:臨限選擇器
116:電極
120:第一非晶切換結構
122:第二非晶切換結構
124:第一緩衝結構
202:第二緩衝結構
204:第三緩衝結構
206:第三非晶切換結構
208:第四緩衝結構
300:積體晶片(IC)
302:金屬氧化物半導體場效電晶體(MOSFET)
304:半導體基板
306:源極/汲極區域
308:閘極介電質
310:閘極電極
312:層間介電(ILD)層
314:導電接點
316:互連結構
318:金屬間介電(IMD)層
320:導線
322:導電通路
402:閘極介電層
404:導電層
902:第一導電層
904:第一緩衝層
906:第一非晶切換層
908:第二緩衝層
910:第二非晶切換層
912:第三緩衝層
914:第三非晶切換層
916:第四緩衝層
918:第二導電層
920:資料儲存層
1002a至1002c:圖案化線結構
1202:第三導電層
1500:流程圖
1502:動作
1504:動作
1506:動作
1508:動作
1510:動作
1512:動作
1514:動作
1516:動作
自結合附圖來解讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A至圖1B繪示具有複數個半導體裝置(其等各具有安置於一第一非晶切換結構與一第二非晶切換結構之間的一緩衝結構)之一記憶體裝置之一些實施例之各種視圖。
圖2A至圖2B繪示圖1之記憶體裝置之一些替代實施例之各 種視圖，其中臨限選擇器具有額外緩衝結構及一額外非晶切換結構。
圖3繪示包括具有複數個半導體裝置(其等各具有複數個緩衝結構及複數個非晶切換結構)之一記憶體裝置之一積體晶片(IC)之一些實施例之一剖面圖。
圖4至圖14繪示用於形成包括具有複數個半導體裝置(其等各具有複數個緩衝結構及複數個非晶切換結構)之一記憶體裝置之一積體晶片(IC)之一些實施例之一系列剖面圖。
圖15繪示用於形成包括具有複數個半導體裝置(其等各具有複數個緩衝結構及複數個非晶切換結構)之一記憶體裝置之一積體晶片(IC)之一方法之一些實施例之一流程圖。
現將參考圖式來描述本揭露，其中相同元件符號用於係指所有圖中之相同元件，且其中所繪示之結構未必按比例繪製。應瞭解，[實施方式]及對應圖決不限制本揭露之範疇，且[實施方式]及圖式僅提供一些實例來繪示體現發明概念之一些方式。
本揭露提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另外(若干)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可因此解譯本文所使用之空間相對描述詞。
某下一代記憶體包括複數個電阻式切換單元。該等電阻式切換單元界定一記憶體陣列且配置成複數個列及複數個行(例如呈一縱橫陣列)。複數個第一導線安置於該記憶體陣列下面，且複數個第二導線安置於該記憶體陣列上。該等第一導線各沿該記憶體陣列中之一個別行延伸且各耦合至該個別行中之該等電阻式切換單元。該等第二導線各沿該記憶體陣列中之一個別列延伸且各耦合至該個別列中之該等電阻式切換元件。為選擇一個別電阻式切換單元(例如為讀取/寫入/擦除該單元)，將一第一偏壓施加於耦合至該個別電阻式切換單元之一第一導線，同時將一第二偏壓施加於耦合至該個別電阻式切換單元之一第二導線。為改良感測裕度(例如讀取狀態「1」與讀取狀態「0」之間的電流差)，藉由將一部分偏壓施加於未選定第一導線及未選定第二導線來利用部分偏壓方案(例如1/2偏壓及1/3偏壓方案)。
下一代記憶體之一挑戰係未選定電阻式切換單元之非有意啟動。歸因於潛洩電流及/或未選定單元之部分偏壓，一未選定單元會被暴露於足以啟動該未選定單元之一偏壓。因此，為防止未選定裝置之非有意選擇，選擇裝置可耦合至電阻式切換單元(例如用於獲得電阻式切換單元之一偏非線性I-V特性)。在各種例項中，選擇裝置包括一雙向定限切換 (OTS)層。OTS層形成於一非晶狀態中且經組態以取決於跨選擇裝置施加之一偏壓是否超過一臨限偏壓而切換於一高電阻狀態與一低電阻狀態之間。
在一選擇裝置中利用一OTS層之一挑戰係將該OTS層之形成整合於典型後段製程(BEOL)製造中。在BEOL製造中，包括選擇裝置之一互連結構可形成於一半導體基板上。為形成該互連結構，將該半導體基板暴露於一相對較高BEOL製造溫度(例如約300℃或約400℃)。然而，BEOL製造溫度可大於該OTS層之結晶溫度(例如使該OTS層結晶之溫度)。若該OTS層結晶，則該OTS層可形成為具有一低電阻狀態且選擇裝置無法防止未選定單元之非有意啟動。
本揭露之各種實施例係針對一種半導體裝置，其具有安置於一第一非晶切換結構與一第二非晶切換結構之間的一緩衝結構以提高該第一非晶切換結構及該第二非晶切換結構之結晶溫度。在各種實施例中，一第一非晶切換結構配置於一第一電極上。一緩衝結構配置於該第一非晶切換結構上。一第二非晶切換結構配置於該緩衝結構上。一第二電極配置於該第二非晶切換結構上。該第一非晶切換結構及該第二非晶切換結構經組態以取決於自該第一電極至該第二電極之一電壓是否超過一臨限電壓而切換於低電阻狀態與高電阻狀態之間。
該緩衝結構減小該第一非晶切換結構及該第二非晶切換結構之個別厚度。藉由減小該等個別厚度來提高該第一非晶切換結構及該第二非晶切換結構之各自結晶溫度。因此，該第一非晶切換結構及該第二非晶切換結構可具有大於BEOL製造溫度之一結晶溫度。因此，該第一非晶切換結構及該第二非晶切換結構可整合至在BEOL製造期間形成之一互連 結構中。
圖1A至圖1B繪示具有複數個半導體裝置之一記憶體裝置100之一些實施例之各種視圖，該複數個半導體裝置各具有安置於一第一非晶切換結構與一第二非晶切換結構之間的一緩衝結構。圖1A繪示記憶體裝置100之一些實施例之一透視圖。圖1B繪示沿圖1A之線A-A'取得之記憶體裝置100之一區域之一些實施例之一剖面圖。
記憶體裝置100包括複數個第一導線102。第一導線102各在一第一方向上橫向延伸。在各種實施例中，第一導線102彼此平行配置。在一些實施例中，複數個第一導線102可包括(例如)銅、鋁、鎢、某一其他適合導體或上述之一組合。
複數個第二導線104配置於複數個第一導線102上。第二導線104各在橫向於第一方向之一第二方向上橫向延伸。在各種實施例中，第二導線104彼此平行配置。在一些實施例中，複數個第二導線104可包括(例如)銅、鋁、鎢、某一其他適合導體或上述之一組合。
複數個1選擇器-1記憶體單元(1S1MC)堆疊106安置於複數個第一導線102與複數個第二導線104之間。在各種實施例中，1S1MC堆疊106配置成具有複數個列108a至108c及複數個行110a至110c之一陣列。在一些實施例中，一個別第一導線102及一個別第二導線104耦合至各個別1S1MC堆疊106。在進一步實施例中，各自第一導線102耦合至1S1MC堆疊106之各自行110a至110c。在進一步實施例中，各自第二導線104耦合至1S1MC堆疊106之各自列108a至108c。
各1S1MC堆疊106包括與一臨限選擇器114間隔一電極116之一記憶體單元112。在各種實施例中，電極116係直接接觸記憶體單元 112及臨限選擇器114之一共同電極。在一些實施例中，電極116可包括(例如)摻雜多晶矽、銅、鋁、鎢、某一其他適合導體或上述之一組合。
記憶體單元112經組態以儲存資料且可為一非揮發性記憶體單元或一揮發性記憶體單元。在一些實施例中，記憶體單元112可為經組態以基於一資料儲存結構之一電阻狀態來儲存資料之一電阻式切換記憶體單元(例如電阻式隨機存取記憶體(RRAM)單元、相變隨機存取記憶體(PCRAM)單元、導電橋接隨機存取記憶體(CBRAM)單元等等)。例如，資料儲存結構可具有與一第一資料狀態(例如二進位「0」)相關聯之一高電阻狀態或與一第二資料狀態(例如二進位「1」)相關聯之一低電阻狀態。在一些實施例中，資料儲存結構可包括(例如)硫屬化物、氧化物、氮化物、高k介電質或某一其他適合介電質。在進一步實施例中，記憶體單元可為一磁電阻隨機存取記憶體(MRAM)單元。在此一實施例中，資料儲存結構可包括經組態以基於一磁穿隧接面(MTJ)之一磁性定向來儲存資料之MTJ。
臨限選擇器114包括與一第二非晶切換結構122間隔一第一緩衝結構124之一第一非晶切換結構120。臨限選擇器114經組態以取決於跨臨限選擇器114施加之一電壓是否大於一臨限電壓而切換於一低電阻狀態與一高電阻狀態之間。例如，若跨臨限選擇器114之一電壓小於臨限電壓，則臨限選擇器114可具有一高電阻狀態，且若跨臨限選擇器114之一電壓大於臨限電壓，則臨限選擇器114可具有一低電阻狀態。
在各種實施例中，第一緩衝結構124接觸第一非晶切換結構120及第二非晶切換結構122兩者。在一些實施例中，第一緩衝結構124可包括一非晶固體。在進一步實施例中，第一緩衝結構124可包括(例如) 非晶矽(a-Si)、非晶鍺(a-Ge)、非晶矽鍺(a-SiGe)、非晶氮化碳化合物(a-CNx)、非晶碳(a-C)、摻硼碳、氧化矽化合物(SiOx)，或氧化鋁化合物(AlOx)。在進一步實施例中，第一緩衝結構124可不包括硫屬化物(例如一般為包括除氧之外之一16族元素之一化學化合物)。在一些實施例中，第一緩衝結構124可具有約0.5奈米(nm)至約5nm之間之一厚度。在進一步實施例中，若第一緩衝結構124包括一絕緣體，則第一緩衝結構124可具有小於約1nm之一厚度，使得第一緩衝結構124不負面影響臨限選擇器114之電性質(例如電流)。
第一非晶切換結構120及第二非晶切換結構122經組態以取決於跨臨限選擇器114施加之一電壓是否超過一臨限電壓而切換於低電阻狀態與高電阻狀態之間。例如，若跨第一非晶切換結構120之一電壓小於臨限電壓，則第一非晶切換結構120可具有一高電阻狀態，且若跨第一非晶切換結構120之一電壓大於臨限電壓，則第一非晶切換結構120可具有一低電阻狀態。在各種實施例中，第一非晶切換結構120可接觸第一緩衝結構124及電極116。在一些實施例中，第二非晶切換結構122可接觸第一緩衝結構124及一個別第一導線102。在進一步實施例中，第一非晶切換結構120及第二非晶切換結構122包括硫屬化物(例如一般為包括除氧之外之一16族元素之一化學化合物)。在進一步實施例中，第一非晶切換結構120及第二非晶切換結構122可包括(例如)碲(Te)、硒(Se)、硫(S)、釙(Po)與(例如)鍺(Ge)、矽(Si)、鎵(Ga)、銦(In)、磷(P)、硼(B)、碳(C)、氮(N)、氧(O)等等之組合。
在一些實施例中，第一非晶切換結構120及第二非晶切換結構122可具有約2nm至約10nm之間之一厚度。臨限選擇器114防止在其 高電阻狀態中漏電流的能力及臨限選擇器114的臨限電壓係與第一非晶切換結構120及第二非晶切換結構122之一總厚度(例如第一非晶切換結構120及第二非晶切換結構122之一組合厚度)有關。例如，若總厚度小於一最小厚度(例如約10nm)，則漏電流會較高。另一方面，若總厚度超過一最大厚度(例如約30nm)，則臨限電壓會過高(例如超過一典型積體晶片(IC)之一操作電壓範圍)。
此外，第一非晶切換結構120及第二非晶切換結構122之結晶溫度與其各自厚度有關。例如，隨著第一非晶切換結構120或第二非晶切換結構122之一厚度增加，其各自結晶溫度降低。在一些實施例中，第一非晶切換結構120及第二非晶切換結構122之結晶溫度大於約300℃。在進一步實施例中，第一非晶切換結構120及第二非晶切換結構122之結晶溫度大於約400℃。
如上文所討論，一臨限選擇器通常具有一單一非晶切換結構。為使臨限選擇器防止在其高電阻狀態中漏電流，非晶切換結構一般具有引起非晶切換結構之結晶溫度小於一後段製程(BEOL)製造溫度(例如約300℃或約400℃)之一厚度。因為結晶溫度低於BEOL製造溫度，所以非晶切換結構可結晶。若非晶切換結構在BEOL製造期間結晶，則非晶切換結構可形成為具有一低電阻狀態且臨限選擇器無法防止漏電流。因此，臨限選擇器無法防止未選定單元之非有意啟動。
可藉由將第一緩衝結構124插入第一非晶切換結構120與第二非晶切換結構122之間來有效減小第一非晶切換結構120及第二非晶切換結構122之各自厚度。因此，可在不降低第一非晶切換結構120及第二非晶切換結構122之結晶溫度之情況下增加第一非晶切換結構120及第二 非晶切換結構122之總厚度(例如用於防止漏電流)。因此，第一非晶切換結構120及第二非晶切換結構122可具有大於BEOL製造溫度之一結晶溫度。因為第一非晶切換結構120及第二非晶切換結構122可具有大於BEOL製造溫度之一結晶溫度，所以第一非晶切換結構120或第二非晶切換結構122不會在BEOL製造期間結晶。因此，可在BEOL製造期間形成臨限選擇器114，同時確保臨限選擇器114具有期望電性質(例如防止漏電流及/或具有一功能臨限電壓)。
圖2A至圖2B繪示圖1之記憶體裝置100之一些替代實施例之各種視圖，其中臨限選擇器114具有額外緩衝結構及一額外非晶切換結構。圖2A繪示記憶體裝置100之一些實施例之一透視圖。圖2B繪示沿圖2A之線A-A'取得之記憶體裝置100之一區域之一些實施例之一剖面圖。
如圖2A至圖2B中所展示，一第二緩衝結構202安置於第一非晶切換結構120與電極116之間。在各種實施例中，第二緩衝結構202直接接觸第一非晶切換結構120及電極116兩者。在一些實施例中，第二緩衝結構202包括相同於第一緩衝結構124之材料。在其他實施例中，第二緩衝結構202包括不同於第一緩衝結構124之一材料。在進一步實施例中，第二緩衝結構202可包括一非晶固體。在進一步實施例中，第二緩衝結構202經組態以歸因於電極116係一晶性金屬(其可在(若干)後續熱程序期間充當第一非晶切換結構120之一結晶促進劑)而最小化第一非晶切換結構120之成核位點。
一第三緩衝結構204安置於第二非晶切換結構122與一第三非晶切換結構206之間。在各種實施例中，第三緩衝結構204直接接觸第二非晶切換結構122及第三非晶切換結構206兩者。在一些實施例中，第 三緩衝結構204包括相同於第一緩衝結構124之材料。在其他實施例中，第二緩衝結構202包括不同於第一緩衝結構124之一材料。在進一步實施例中，第三緩衝結構204可包括一非晶固體。
在各種實施例中，第三非晶切換結構206安置於第三緩衝結構204與一第四緩衝結構208之間。第三非晶切換結構206經組態以取決於跨臨限選擇器114施加之一電壓是否超過一臨限電壓而切換於一低電阻狀態與一高電阻狀態之間。在各種實施例中，第三非晶切換結構206可直接接觸第三緩衝結構204及第四緩衝結構208。在各種實施例中，第三非晶切換結構206可包括相同於第一非晶切換結構120及/或第二非晶切換結構122之材料。在一些實施例中，第三非晶切換結構206可包括不同於第一非晶切換結構120及/或第二非晶切換結構122之一材料。在進一步實施例中，第三非晶切換結構206之一結晶溫度大於約300℃。在進一步實施例中，第三非晶切換結構206之結晶溫度大於約400℃。
在各種實施例中，第四緩衝結構208安置於第三非晶切換結構206與一個別第一導線102之間。在各種實施例中，第四緩衝結構208直接接觸第三非晶切換結構206及個別第一導線102兩者。在一些實施例中，第四緩衝結構208包括相同於第二緩衝結構202之材料。在其他實施例中，第四緩衝結構208包括不同於第二緩衝結構202之一材料。在進一步實施例中，第四緩衝結構208可包括一非晶固體。在進一步實施例中，第四緩衝結構208經組態以歸因於個別第一導線102係一晶性金屬(其可在(若干)後續熱程序期間充當第三非晶切換結構206之一結晶促進劑)而最小化第三非晶切換結構206之成核位點。
在各種實施例中，第二緩衝結構202、第三緩衝結構204及 第四緩衝結構208可包括(例如)非晶矽(a-Si)、非晶鍺(a-Ge)、非晶矽鍺(a-SiGe)、非晶氮化碳化合物(a-CNx)、非晶碳(a-C)、摻硼碳、氧化矽化合物(SiOx)、氧化鋁化合物(AlOx)。在進一步實施例中，第二緩衝結構202、第三緩衝結構204及第四緩衝結構208可不包括硫屬化物(例如一般為包括除氧之外之一16族元素之一化學化合物)。
在一些實施例中，第二緩衝結構202、第三緩衝結構204及第四緩衝結構208可具有約0.5奈米(nm)至約5nm之間的各自厚度。在各種實施例中，第一緩衝結構124、第二緩衝結構202、第三緩衝結構204及第四緩衝結構208可具有實質上相同之各自厚度。在進一步實施例中，第一緩衝結構124及第三緩衝結構204可具有實質上相同之各自厚度，而第二緩衝結構202及第四緩衝結構208具有實質上相同但不同於第一緩衝結構124及第三緩衝結構204之各自厚度的各自厚度。在進一步實施例中，若第二緩衝結構202、第三緩衝結構204或第四緩衝結構208包括一絕緣體，則其各自厚度可小於約1nm以不負面影響臨限選擇器之電性質(例如電流)。
在各種實施例中，第三非晶切換結構206包括硫屬化物(例如一般為包括除氧之外之一16族元素之一化學化合物)。在一些實施例中，第三非晶切換結構可包括(例如)碲(Te)、硒(Se)、硫(S)、釙(Po)與(例如)鍺(Ge)、矽(Si)、鎵(Ga)、銦(In)、磷(P)、硼(B)、碳(C)、氮(N)、氧(O)等等之組合。在進一步實施例中，第三非晶切換結構206可具有約2nm至約10nm之間的一厚度。在進一步實施例中，第一非晶切換結構120、第二非晶切換結構122及第三非晶切換結構206具有實質上相同之各自厚度。
圖3繪示包括具有複數個半導體裝置(其等各具有複數個緩衝結構及複數個非晶切換結構)之一記憶體裝置100之一積體晶片(IC)300之一些實施例之一剖面圖。
IC 300包括安置一半導體基板304上之一金屬氧化物半導體場效電晶體(MOSFET)302。MOSFET 302包括安置於半導體基板304中且橫向間隔之一對源極/汲極區域306。一閘極介電質308安置於個別源極/汲極區域306之間的半導體基板304上，且一閘極電極310安置於閘極介電質308上。
一層間介電(ILD)層312安置於MOSFET 302及半導體基板304上。ILD層312包括一或多個ILD材料。在一些實施例中，ILD層312可包括一低k介電層(例如具有小於約3.9之一介電常數之一介電質)、一超低k介電層或氧化物(例如氧化矽)之一或多者。導電接點314配置於ILD層312內。導電接點314延伸穿過ILD層312而至閘極電極310及源極/汲極區域對306。在各種實施例中，導電接點314可包括(例如)銅、鎢或某一其他導電材料。
一互連結構316安置於ILD層312上。互連結構316包括複數個金屬間介電(IMD)層318。複數個導線320及複數個導電通路322安置於IMD層318內。導線320及導電通路322經組態以提供安置於整個IC 300中之各種裝置之間的電連接。在一些實施例中，IMD層318可包括一低k介電層、一超低k介電層或氧化物。在各種實施例中，導線320及導電通路322可包括(例如)銅、鋁或某一其他導電材料。
在各種實施例中，記憶體裝置100安置於互連結構316內。在一些實施例中，記憶體裝置100安置於IMD層318之一者內。在進一步 實施例中，記憶體裝置100可安置於多個IMD層318內。在此一實施例中，記憶體裝置100可包括多個層，其等各包括複數個1選擇器-1記憶體單元(1S1MC)堆疊106。
在一些實施例中，各第一導線102經由安置於記憶體裝置100下面之導線320及導電通路322來電耦合至一個別MOSFET 302(例如電耦合至各MOSFET 302之一源極/汲極區域306)。在各種實施例中，安置於記憶體裝置100上之一導電通路322及一導線320耦合至各第二導線104。在進一步實施例中，耦合至複數個第二導線104之導電通路322及導線320可電耦合至其他個別MOSFET 302(圖中未展示)(例如電耦合至其他MOSFET 302之一源極/汲極區域306)。
圖4至圖14繪示用於形成包括具有複數個半導體裝置(其等各具有複數個緩衝結構及複數個非晶切換結構)之一記憶體裝置之一積體晶片(IC)之一些實施例之一系列剖面圖。
如由圖4所繪示，使一閘極介電層402及一導電層404形成於一半導體基板304上，使得閘極介電層402使導電層404與半導體基板304分離。在一些實施例中，閘極介電層402可為二氧化矽、高k介電質或某一其他介電質。在進一步實施例中，導電層404可為摻雜多晶矽、金屬或某一其他導體。在進一步實施例中，半導體基板304可包括任何類型之半導體本體(例如單晶矽/CMOS塊體、矽鍺(SiGe)、絕緣體上覆矽(SOI)等等)。
在一些實施例中，用於形成閘極介電層402及導電層404之一程序包括：使閘極介電層402沈積或生長於半導體基板304上，且隨後使導電層404沈積或生長於閘極介電層402上。在進一步實施例中，可藉 由熱氧化、化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、濺鍍或某一其他沈積或生長程序來沈積或生長閘極介電層402。在進一步實施例中，可藉由CVD、PVD、ALD、濺鍍、電化學電鍍、無電式電鍍或某一其他沈積或生長程序來沈積或生長導電層404。
如圖5中所展示，將導電層404及閘極介電層402圖案化為複數個閘極電極310及複數個閘極介電質308。在一些實施例中，用於圖案化導電層404及閘極介電層402之一程序包括使一遮罩層(圖中未展示)形成於導電層404上。在各種實施例中，可藉由一旋塗程序來形成且使用光微影來圖案化遮罩層。在進一步實施例中，程序包括：在圖案化遮罩層就位之後，執行一蝕刻至導電層404及閘極介電層402中，且隨後剝除圖案化遮罩層。
如圖6中所展示，使源極/汲極區域對306形成於閘極電極310之對置側上的半導體基板304內。在各種實施例中，源極/汲極區域對306包括不同於半導體基板304之鄰接區域之一摻雜類型。在一些實施例中，源極/汲極區域對306可係藉由一離子植入程序形成，且可利用一遮罩層(圖中未展示)來將離子選擇性地植入至半導體基板304中。在進一步實施例中，形成源極/汲極區域對306可為將閘極電極310用作為一遮罩層之一自對準程序。
如圖7中所展示，使一層間介電(ILD)層312形成於半導體基板304上。在一些實施例中，可藉由CVD、PVD、ALD或某一其他沈積或生長程序來形成ILD層312。在進一步實施例中，可對ILD層312執行一平坦化程序(例如一化學機械平坦化(CMP))以形成一實質上平坦上表面。
亦如圖7中所展示，形成延伸穿過ILD層312而至源極/汲極 區域306及閘極電極310之導電接點314。在一些實施例中，用於形成導電接點314之一程序包括執行一蝕刻至ILD層312中，以形成對應於導電接點314之接點開口。在一些實施例中，可使用經形成於ILD層312上之一圖案化遮罩層來執行蝕刻。在進一步實施例中，程序包括使用一導電材料來填充接點開口。在進一步實施例中，可藉由沈積或生長覆蓋ILD層312之一導電層(其填充接點開口)且隨後對ILD層312執行一平坦化(例如CMP)來填充接點開口。在各種實施例中，程序可為一類單鑲嵌程序或一類雙鑲嵌程序的部分。
如圖8中所展示，使IMD層318之一下群組形成於ILD層312上。在一些實施例中，可藉由CVD、PVD、ALD或某一其他沈積或生長程序來形成一個別IMD層318。在進一步實施例中，可對個別IMD層318執行一平坦化程序(例如CMP)，以形成實質上平坦上表面。此程序可重複多次以形成IMD層318之下群組之各IMD層318。
亦如圖8中所展示，使複數個導線320及複數個導電通路322係形成於IMD層318內。在一些實施例中，用於在一個別IMD層318中形成導線320及導電通路322之一程序包括執行一蝕刻至個別IMD層318中，以形成分別對應於導電通路322及導線320之通路開口及導線開口。在一些實施例中，可使用經形成於個別IMD層318上之一圖案化遮罩層來執行蝕刻。在進一步實施例中，程序包括使用一導電材料來填充開口。在進一步實施例中，可藉由沈積或生長覆蓋個別IMD層318之一導電層(其填充開口)且隨後對個別IMD層318執行一平坦化(例如CMP)來填充開口。此程序可重複多次，以在IMD層318之下群組的各IMD層318中形成複數個導線320及複數個導電通路322。
如圖9中所展示，使一第一導電層902形成於IMD層318之下群組上。使一第一緩衝層904形成於第一導電層902上。使一第一非晶切換層906形成於第一緩衝層904上。使一第二緩衝層908形成於第一非晶切換層906上。使一第二非晶切換層910形成於第二緩衝層908上。使一第三緩衝層912形成於第二非晶切換層910上。使一第三非晶切換層914形成於第三緩衝層912上。使一第四緩衝層916形成於第三非晶切換層914上。使一第二導電層918形成於第四緩衝層916上。使一資料儲存層920形成於第二導電層918上。
在一些實施例中，用於形成第一導電層902、第一緩衝層904、第一非晶切換層906、第二緩衝層908、第二非晶切換層910、第三緩衝層912、第三非晶切換層914、第四緩衝層916、第二導電層918及資料儲存層920之一程序包括藉由(例如)CVD、PVD、ALD、濺鍍、電化學電鍍、無電式電鍍或某一其他沈積或生長程序來使各自層沈積或生長於彼此上。
在各種實施例中，第一導電層902及第二導電層918可包括(例如)銅、鋁、鎢、某一其他適合導體或上述之一組合。在一些實施例中，資料儲存層920可包括(例如)硫屬化物、氧化物、氮化物、高k介電質或某一其他適合介電質。在進一步實施例中，第一非晶切換層906、第二非晶切換層910及第三非晶切換層914可包括硫屬化物。更具體而言，第一非晶切換層906、第二非晶切換層910及第三非晶切換層914可包括(例如)碲(Te)、硒(Se)、硫(S)、釙(Po)與(例如)鍺(Ge)、矽(Si)、鎵(Ga)、銦(In)、磷(P)、硼(B)、碳(C)、氮(N)、氧(O)等等之組合。在進一步實施例中，第一緩衝層904、第二緩衝層908、第三緩衝層912及第四緩衝層916 可不包括硫屬化物。更具體而言，第一緩衝層904、第二緩衝層908、第三緩衝層912及第四緩衝層916可包括(例如)非晶矽(a-Si)、非晶鍺(a-Ge)、非晶矽鍺(a-SiGe)、非晶氮化碳化合物(a-CNx)、非晶碳(a-C)、摻硼碳、氧化矽化合物(SiOx)、氧化鋁化合物(AlOx)。
如圖10中所展示，使複數個圖案化線結構1002a至1002c分別形成於複數個第一導線102上。儘管圖10之剖面圖內不可見，但圖案化線結構1002a至1002c係沿延伸進出頁面之軸線之長形/線狀。第一導線102分別使圖案化線結構1002a至1002c與IMD層318之下群組分離。在各種實施例中，第一導線102及圖案化線結構1002a至1002c在一第一方向上連續延伸。在一些實施例中，第一導線102及圖案化線結構1002a至1002c在第一方向上沿彼此平行之實質上直線分別延伸。
在一些實施例中，用於形成圖案化線結構1002a至1002c及第一導線102之一程序包括使一遮罩層(圖中未展示)形成於資料儲存層920上。在進一步實施例中，程序包括：在圖案化遮罩層就位之後，執行一蝕刻至資料儲存層920、第二導電層918、第四緩衝層916、第三非晶切換層914、第三緩衝層912、第二非晶切換層910、第二緩衝層908、第一非晶切換層906、第一緩衝層904及第一導電層902中，且隨後剝除圖案化遮罩層。在進一步實施例中，執行一單一蝕刻以形成圖案化線結構1002a至1002c及第一導線102。在其他實施例中，執行多個蝕刻以形成圖案化線結構1002a至1002c及第一導線102。
如圖11中所展示，使一中間IMD層318形成於圖案化線結構1002a至1002c及IMD層318之下群組上。在一些實施例中，可藉由CVD、PVD、濺鍍或某一其他沈積或生長程序來形成中間IMD層318。在 進一步實施例中，可對中間IMD層318執行平坦化程序(例如CMP)以形成實質上平坦上表面。
如圖12中所展示，使一第三導電層1202形成於圖案化線結構1002a至1002c及中間IMD層318上。在一些實施例中，用於形成第三導電層1202之一程序可包括藉由(例如)CVD、PVD、ALD、濺鍍、電化學電鍍、無電式電鍍或某一其他沈積或生長程序來沈積第三導電層1202。在各種實施例中，第三導電層可包括(例如)銅、鋁、鎢、某一其他適合導體或上述之一組合。
如圖13中所展示，使複數個第二導線104形成於複數個1選擇器-1記憶體單元(1S1MC)堆疊106上。應注意，在圖13之剖面圖內僅可看見一個第二導線104。在各種實施例中，第二導線104分別在橫向於第一方向之一第二方向上延伸。在一些實施例中，1S1MC堆疊106形成為配置成複數個列及行之離散結構。在進一步實施例中，1S1MC堆疊106分別在複數個點處延伸於第二導線104與第一導線102之間，在該複數個點中，第二導線104及第一導線102在一垂直方向上彼此重疊。
在一些實施例中，用於形成1S1MC堆疊106及第二導線104之一程序包括使一遮罩層(圖中未展示)形成於第三導線層1202上。在進一步實施例中，程序包括：在圖案化遮罩層就位之後，執行一蝕刻至第三導電層1202、圖案化線結構1002a至1002c及中間IMD層318中，且隨後剝除圖案化遮罩層。在進一步實施例中，執行一單一蝕刻以形成1S1MC堆疊106及第二導線104。在其他實施例中，執行多個蝕刻以形成1S1MC堆疊106及第二導線104。
如圖14中所展示，使一上IMD層318形成於1S1MC堆疊 106及第二導線104上。在一些實施例中，上IMD層318係包括複數個IMD層318之IMD層318之一上群組之部分。在一些實施例中，可藉由CVD、PVD、ALD或某一其他沈積或生長程序來形成上IMD層318。在進一步實施例中，可對上IMD層318執行一平坦化程序(例如CMP)以形成實質上平坦上表面。在進一步實施例中，形成上IMD層318以填充在形成第二導線104及1S1MC堆疊106期間形成之1S1MC堆疊106之間的開口，使得1S1MC堆疊106彼此間隔一IMD層318。
亦如圖14中所展示，使複數個導線320及複數個導電通路322形成於上IMD層318內。在一些實施例中，用於在上IMD層318中形成導線320及導電通路322之一程序包括執行一蝕刻至上IMD層318中以形成分別對應於導電通路322及導線320之通路開口及導線開口。在一些實施例中，可使用形成於上IMD層318上之一圖案化遮罩層來執行蝕刻。在進一步實施例中，程序包括使用一導電材料來填充開口。在進一步實施例中，可藉由沈積或生長覆蓋上IMD層318之一導電層(其填充開口)且隨後對上IMD層318執行一平坦化(例如CMP)來填充開口。
使用小於非晶切換結構之結晶溫度(例如第一非晶切換結構120、第二非晶切換結構122及/或第三非晶切換結構206之結晶溫度)之一製造溫度來形成上IMD層318。若非晶切換結構之結晶溫度小於製造溫度，則非晶切換結構會結晶且因此具有一低電阻狀態。因為緩衝結構(例如第一緩衝結構124、第二緩衝結構202、第三緩衝結構204及/或第四緩衝結構208)減小非晶切換結構之個別厚度，所以非晶切換結構之結晶溫度可大於製造溫度。由於在臨限選擇器314中利用非晶切換結構及緩衝結構，所以非晶切換結構之一組合厚度足以在不使非晶切換結構之結晶溫度降低 至製造溫度以下之情況下最小化通過臨限選擇器114之漏電流。
如圖15中所繪示，提供用於形成包括具有複數個半導體裝置(其等各具有複數個緩衝結構及複數個非晶切換結構)之一記憶體裝置之一積體晶片(IC)之一方法之一些實施例之一流程圖1500。儘管本文將圖15之流程圖1500繪示及描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為具限制意義。例如，一些動作可依不同順序發生及/或與除本文所繪示及/或描述之動作或事件之外之其他動作或事件同時發生。此外，可不需要所有繪示動作來實施本文之描述之一或多個態樣或實施例，且可在一或多個單獨動作及/或階段中實施本文所描繪之一或多個動作。
在1502中，使一層間介電(ILD)層形成於一半導體裝置上，其中該半導體裝置安置於一半導體基板上。圖4至圖7繪示對應於動作1502之一些實施例之剖面圖。
在1504中，使一第一金屬間介電(IMD)層形成於ILD層上。圖8繪示對應於動作1504之一些實施例之一剖面圖。
在1506中，使一第一導電層形成於第一IMD層上，使一第一非晶切換層形成於該第一導電層上，使一緩衝層形成於該第一非晶切換層上，且使一第二非晶切換層形成於該緩衝層上。圖9繪示對應於動作1506之一些實施例之一剖面圖。
在1508中，圖案化第二非晶切換層、緩衝層、第一非晶切換層及第一導電層以使複數個圖案化線結構分別形成於複數個第一導線上。圖10繪示對應於動作1508之一些實施例之一剖面圖。
在1510中，使一第二IMD層形成於複數個圖案化線結構及 複數個第一導線上。圖11繪示對應於動作1510之一些實施例之一剖面圖。
在1512中，使一第二導電層形成於第二IMD層上。圖12繪示對應於動作1512之一些實施例之一剖面圖。
在1514中，圖案化第二導電層、第二IMD層及圖案化線結構以使複數個第二導線形成於複數個1選擇器-1記憶體單元(1S1MC)堆疊上，其中該複數個1S1MC堆疊延伸於複數個第一導線與複數個第二導線之間。圖13繪示對應於動作1514之一些實施例之一剖面圖。
在1516中，使一第三IMD層形成於複數個第二導線及複數個1S1MC堆疊上。圖14繪示對應於動作1516之一些實施例之一剖面圖。
在一些實施例中，本申請案提供一種半導體裝置。該半導體裝置包含安置於一第一電極上之一第一非晶切換層。一第一緩衝結構安置於該第一非晶切換結構上。一第二非晶切換結構安置於該第一緩衝結構上。一第二電極安置於該第二非晶切換結構上，其中該第一非晶切換結構及該第二非晶切換結構經組態以取決於自該第一電極至該第二電極之一電壓是否超過一臨限電壓而切換於低電阻狀態與高電阻狀態之間。
在其他實施例中，本申請案提供一種積體晶片(IC)。該IC包含安置於一半導體基板上之一半導體裝置。一層間介電(ILD)層安置於該半導體基板及該半導體裝置上，其中一接觸通路延伸穿過該ILD層而至該半導體裝置。一臨限選擇器及一記憶體單元堆疊於該ILD層上，其中該臨限選擇器包含與一第二非晶切換結構間隔一緩衝結構之一第一非晶切換結構。
在其他實施例中，本申請案提供一種用於形成一半導體裝 置之方法。該方法包含使一層間介電(ILD)層形成於一半導體基板上。使一第一導電層形成於該ILD層上。使一第一非晶切換層形成於該第一導電層上。使一緩衝層形成於該第一非晶切換層上。使一第二非晶切換層形成於該緩衝層上。蝕刻該第一非晶切換層、該第二非晶切換層及該緩衝層以形成複數個臨限選擇器，其中該複數個臨限選擇器安置成一陣列且該複數個臨限選擇器之各臨限選擇器包括與一第二非晶切換結構間隔一緩衝結構之一第一非晶切換結構。
上文概述了若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應認識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、取代及更改。
100:記憶體裝置
102:第一導線
104:第二導線
106:1選擇器-1記憶體單元(1S1MC)堆疊
108a至108c:列
110a至110c:行
112:記憶體單元
114:臨限選擇器
116:電極
120:第一非晶切換結構
122:第二非晶切換結構
124:第一緩衝結構

Claims (10)

  1. 一種半導體裝置，其包括：第一非晶切換結構，其安置於第一電極上方；第一緩衝結構，其安置於該第一非晶切換結構上方；第二非晶切換結構，其安置於該第一緩衝結構上，其中該第一非晶切換結構具有第一厚度，該第二非晶切換結構具有第二厚度，且該第一緩衝結構具有小於該第一厚度及該第二厚度之第三厚度；及第二電極，其安置於該第二非晶切換結構上方，其中該第一非晶切換結構及該第二非晶切換結構經組態以取決於自該第一電極至該第二電極之電壓是否超過臨限電壓來在低電阻狀態與高電阻狀態之間切換。
  2. 如請求項1之半導體裝置，其進一步包括：源極/汲極區域，其安置於半導體基板中；及層間介電ILD層，其安置於該半導體基板上方，其中接觸件延伸穿過該ILD層而至該源極/汲極區域，且其中該第一電極、該第一非晶切換結構、該第一緩衝結構、該第二非晶切換結構及該第二電極安置於該ILD層上方。
  3. 如請求項1之半導體裝置，其進一步包括：第二緩衝結構，其安置於該第一電極與該第一非晶切換結構之間。
  4. 一種積體晶片，其包括：半導體裝置，其安置於半導體基板上；層間介電ILD層，其安置於該半導體基板及該半導體裝置上方，其中接觸件通孔延伸穿過該ILD層而至該半導體裝置；及臨限選擇器及記憶體單元，其堆疊於該ILD層上方，其中該臨限選擇器包括：第一非晶切換結構，其安置於電極上方；第一緩衝結構，其安置於該第一非晶切換結構上方；第二非晶切換結構，其安置於該第一緩衝結構上方；及第二緩衝結構，其安置於該第一非晶切換結構與該電極之間。
  5. 如請求項4之積體晶片，其中該第一非晶切換結構經組態以取決於跨越該臨限選擇器之電壓是否超過臨限電壓而在低導電狀態與高導電狀態之間切換。
  6. 如請求項4之積體晶片，其中該第一非晶切換結構及該第二非晶切換結構包括硫族化物。
  7. 一種形成半導體裝置之方法，該方法包括：在半導體基板上方形成層間介電ILD層；在該ILD層上方形成第一導電層；在該第一導電層上方形成第一非晶切換層； 在該第一非晶切換層上方形成緩衝層；在該緩衝層上方形成第二非晶切換層；蝕刻該第一非晶切換層、該第二非晶切換層及該緩衝層以形成複數個臨限選擇器，其中該複數個臨限選擇器安置於陣列中，且該複數個臨限選擇器中之各臨限選擇器包括通過緩衝結構與第二非晶切換結構分隔開之第一非晶形切換結構；及在該ILD層上方形成互連結構，其中該複數個臨限選擇器安置於該互連結構內，其中形成該互連結構包括使該半導體基板經受大於約400℃之製造溫度，且其中該第一非晶切換結構及該第二非晶切換結構在高於該製造溫度下仍為非晶固體。
  8. 一種選擇器裝置，其包括：複數個非晶切換結構，其安置於第一電極與第二電極之間，其中該非晶切換結構經組態以基於該第一電極與該第二電極之間之電壓而在低電阻狀態與高電阻狀態之間切換；及複數個緩衝結構，其安置於該第一電極與該第二電極之間，其中該緩衝結構及該非晶切換結構交替地堆疊在該第一電極與該第二電極之間，其中該第一電極與該第二電極之間安置之該緩衝結構比該非晶切換結構多，且其中該緩衝結構之各者係相同的非晶固體材料。
  9. 一種半導體裝置，其包括：記憶體單元，其安置於半導體基板上方；及 臨限選擇器，其安置於該半導體基板上方且電耦合至該記憶體單元，其中該臨限選擇器包括：第一非晶切換結構，其安置於第一電極上方；第二非晶切換結構，其安置於該第一非晶切換結構上方且與其間隔開；及第一緩衝結構，其安置於該第一非晶切換結構與該第一電極之間，其中該第一緩衝結構從該第一非晶切換結構的表面至該第一電極之表面連續延伸。
  10. 一種積體晶片，其包括：第一導電線，其安置於半導體基板上方且在第一方向上延伸；第二導電線，其安置於該第一導電線上方且在垂直於該第一方向之第二方向上延伸；及選擇器-記憶體單元堆疊，其安置於該第一導電線與該第二導電線之間，其中該選擇器-記憶體單元堆疊包括：記憶體單元，其電耦合至該第二導電線；電極，其安置於該記憶體單元下方且電耦合至該記憶體單元；及臨限選擇器，其安置於該電極下方，其中該臨限選擇器電耦合至該電極及該第一導電線兩者，其中該臨限選擇器包括複數個非晶切換結構及複數個緩衝結構，其中該緩衝結構及該非晶切換結構交替地堆疊於該電極與該第一導電線之間，且其中該電極與該第一導電線之間安置之該緩衝結構比該非晶切換結構多，且其中該緩衝結構之第一者從該電極之表面至該非晶切換結構之第一者 之表面連續延伸。
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