TWI765871B - 可變阻值記憶體裝置 - Google Patents

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朴淳五
朴正熙
安東浩
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南韓商三星電子股份有限公司
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Abstract

一種可變阻值記憶體裝置包括：選擇圖案；中間電極，接觸所述選擇圖案的第一表面；可變阻值圖案，位於所述中間電極的與所述選擇圖案相對的側上；以及第一電極，接觸所述選擇圖案的第二表面並包含n型半導體材料，所述選擇圖案的所述第二表面與所述選擇圖案的所述第一表面相對。

Description

可變阻值記憶體裝置
於2016年2月25日在韓國智慧財產局提出申請且標題為「可變阻值記憶體裝置(Variable Resistance Memory Devices)」的韓國專利申請案第10-2016-0022507號全文併入本案供參考。
各實施例是有關於一種可變阻值記憶體裝置。
近來，已開發出具有可變阻值特性的記憶體裝置。舉例而言，已開發出相變隨機存取記憶體(phase-change random access memory，PRAM)裝置、電阻式隨機存取記憶體(resistive random access memory，ReRAM)裝置、磁性隨機存取記憶體(magnetic random access memory，MRAM)裝置。
在以上記憶體裝置中，包括選擇元件及可變阻值元件的記憶體胞元可形成於下部電極與上部電極之間或者下部導電線與上部導電線之間。當記憶體胞元被安置成陣列時，每一記憶體胞元的操作可靠性可增強。
可藉由提供一種可變阻值記憶體裝置來達成所述實施例，所述可變阻值記憶體裝置包括：選擇圖案；中間電極，接觸 所述選擇圖案的第一表面；可變阻值圖案，位於所述中間電極的與所述選擇圖案相對的側上；以及第一電極，接觸所述選擇圖案的第二表面並包含n型半導體材料，所述選擇圖案的所述第二表面與所述選擇圖案的所述第一表面相對。
可藉由提供一種可變阻值記憶體裝置來達成所述實施例，所述可變阻值記憶體裝置包括：選擇圖案，包含雙向定限開關(ovonic threshold switch，OTS)材料；中間電極，接觸所述選擇圖案的第一表面；可變阻值圖案，位於所述中間電極的與所述選擇圖案相對的側上；以及第一電極，接觸所述選擇圖案的第二表面並包含具有大於約4電子伏特(eV)的功函數的導電材料，所述選擇圖案的所述第二表面與所述選擇圖案的所述第一表面相對。
可藉由提供一種可變阻值記憶體裝置來達成所述實施例，所述可變阻值記憶體裝置包括：基板；第一導電線，在所述基板上沿第一方向彼此鄰近，所述第一導電線中的每一者在與所述第一方向交叉的第二方向上延伸，且所述第一方向及所述第二方向平行於所述基板的上表面；第二導電線，沿所述第二方向彼此鄰近且位於所述第一導電線之上方，所述第二導電線中的每一者在所述第一方向上延伸；以及多個第一記憶體胞元，位於所述第一導電線與所述第二導電線之間，所述第一記憶體胞元位於在與所述基板的所述上表面實質上垂直的垂直方向上所述第一導電線與所述第二導電線的各別交疊區域中，且所述第一記憶體胞元 中的每一者均包括包含雙向定限開關(OTS)材料的選擇圖案、接觸所述選擇圖案的第一表面的中間電極、相對於所述中間電極與所述選擇圖案相對的可變阻值圖案、以及接觸所述選擇圖案的第二表面並包含n型半導體材料或具有大於約4電子伏特的功函數的導電材料的第一電極，所述選擇圖案的所述第二表面與所述選擇圖案的所述第一表面相對。
可藉由提供一種可變阻值記憶體裝置來達成所述實施例，所述可變阻值記憶體裝置包括：基板；第一導電線，在所述基板上沿第一方向彼此鄰近，所述第一導電線中的每一者在與所述第一方向交叉的第二方向上延伸，且所述第一方向及所述第二方向平行於所述基板的上表面；第二導電線，沿所述第二方向彼此鄰近地位於所述第一導電線之上方，所述第二導電線中的每一者在所述第一方向上延伸；以及多個第一記憶體胞元，位於所述第一導電線與所述第二導電線之間，所述第一記憶體胞元位於在與所述基板的所述上表面實質上垂直的垂直方向上所述第一導電線與所述第二導電線的各別交疊區域中，且所述第一記憶體胞元中的每一者均包括包含雙向定限開關(OTS)材料的選擇圖案、接觸所述選擇圖案的第一表面的中間電極、位於所述中間電極的與所述選擇圖案相對的側上的可變阻值圖案、以及接觸所述選擇圖案的第二表面的障壁圖案，所述選擇圖案的所述第二表面與所述選擇圖案的所述第一表面相對，且所述障壁圖案與所述選擇圖案形成P-N接面或肖特基(Schottky)障壁。
可藉由提供一種可變阻值記憶體裝置來達成所述實施例，所述可變阻值記憶體裝置包括：選擇圖案；可變阻值圖案；中間電極，位於所述選擇圖案與所述可變阻值圖案之間；外層，位於所述選擇圖案上，進而使得所述選擇圖案位於所述外層與所述中間電極之間，所述外層接觸所述選擇圖案的表面，其中所述可變阻值記憶體裝置包括位於所述外層與所述選擇圖案之間的介面處的P-N接面或肖特基障壁。
10:閘極絕緣圖案
20:閘電極
30:閘極遮罩
40:閘極結構
50:閘極間隔壁
60、710:第一層間絕緣層
65:第一接觸插塞
67:第一配線
70、750:第二層間絕緣層
75:第二接觸插塞
77:第二配線
80、780:第三層間絕緣層
85:第三接觸插塞
100、100a:下部電極
105、125:障壁圖案
110、110a、375:選擇圖案
120、245、247、360、465、740:中間電極
130、130a、254、255、255a、350、455、765:可變阻值圖案
140、140a:上部電極
200、300、400、500、700:基板
207、415:下部絕緣層
210、310、510:第一導電層
215:第一導電線/導電線
215a、315、410、515、702:第一導電線
220、430:下部電極層
225、225a、227、325、437、720:下部電極
230、370、470:選擇材料層
235、235a、237、475、730:選擇圖案
240、460:中間電極層
242、330:犧牲層
244:犧牲圖案/第一犧牲圖案
246、251a、337:第一孔
246a、251b:第二孔
248、440:間隔壁層
249、445、760:間隔壁
249a:第一間隔壁
249b:第二間隔壁
250、250a、450:可變阻值材料層
252、252a、340、492a:第一絕緣層
252b、492b:第二絕緣層
260、380、480:上部電極層
262、265、265a、385、485、770:上部電極
266、715:第一開口
267、755:第二開口
270、405、570:第一絕緣圖案
275、496、660:第二絕緣圖案
280、392、600:第二導電層
285、287、394、494、605、790:第二導電線
289、384:第二絕緣層
290、290a、290b、290c、390、490:記憶體胞元
320:第一下部電極層/下部電極層
335:犧牲圖案
347:間隔壁/第一間隔壁
387:第三絕緣層
420:開口
435:初步下部電極
447:填充絕緣圖案
502:隔離層
505:雜質區
520:第一下部電極層
525:第一下部電極
530:第一選擇材料層
535:第一選擇圖案
540:第一中間電極層
545:第一中間電極
550:第一可變阻值材料層
555:第一可變阻值圖案
560:第一上部電極層
565:第一上部電極
580:第一記憶體胞元
610:第二下部電極層
615:第二下部電極
620:第二選擇材料層
625:第二選擇圖案
630:第二中間電極層
635:第二中間電極
640:第二可變阻值材料層
645:第二可變阻值圖案
650:第二上部電極層
655:第二上部電極
670:第三導電層
675:第三導電線
690:第二記憶體胞元
695:第三絕緣圖案
705:隔離圖案
707:溝槽
785:導電接觸插塞
藉由參照附圖對示例性實施例進行詳細闡述，對於熟習此項技術者而言各特徵將顯而易見，在附圖中：
圖1及圖2說明根據示例性實施例的可變阻值記憶體胞元的剖視圖。
圖3及圖4說明根據示例性實施例的可變阻值記憶體胞元的剖視圖。
圖5說明用於示出根據示例性實施例的可變阻值記憶體胞元中的截止電流(off-current)減小的曲線圖。
圖6至圖8說明根據示例性實施例的可變阻值記憶體裝置的平面圖及剖視圖。
圖9至圖12說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖6至圖8中所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
圖13及圖14說明根據示例性實施例的可變阻值記憶體 裝置的剖視圖。
圖15及圖16說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。
圖17至圖23說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖15及圖16中所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
圖24及圖25說明用於說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。
圖26及圖27說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。
圖28至圖37說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖26及圖27所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
圖38及圖39說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。
圖40A及圖40B至圖46A及圖46B說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖38至圖39中所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
圖47及圖48說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。
圖49至圖53A及圖53B說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖47及圖48中所示可變阻值記憶體 裝置)的方法中的各階段的剖視圖。
圖54說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。
圖55至圖60說明製造根據示例性實施例的可變阻值記憶體裝置的方法中的各階段的剖視圖。
圖1及圖2說明根據示例性實施例的可變阻值記憶體胞元的剖視圖。
參照圖1，所述可變阻值記憶體胞元可包括例如依序堆疊的下部電極100、選擇圖案110、中間電極120、可變阻值圖案130、及上部電極140。在實施方案中，可省略上部電極140。
下部電極100可接觸選擇圖案110的下表面。舉例而言，下部電極100可充當用於將電流轉移至選擇圖案110的中介圖案(medium pattern)。
在示例性實施例中，下部電極100可包含n型半導體材料。在實施方案中，下部電極100可包含矽、鍺或經例如磷、砷等n型雜質摻雜的矽-鍺。下部電極100可包含經n型雜質摻雜的例如InP、GaP、GaAs、GaSb等III-V族半導體化合物。本文中所使用的用語「或」並非排他性用語，因而「A或B」將包括A、B或者A及B。
在示例性實施例中，下部電極100可包含n型硫屬化物材料。n型硫屬化物材料可具有隨所述n型硫屬化物材料的鍺含量 及/或矽含量的提高而提高的n型性質。舉例而言，n型硫屬化物材料可具有等於或大於約70重量%(wt%)的鍺及/或矽的含量。
在示例性實施例中，下部電極100可包含具有等於或大於目標功函數的功函數的導電材料。
在示例性實施例中，目標功函數可設定為約4電子伏特。舉例而言，目標功函數可設定為4電子伏特，4電子伏特為用於通用電極的金屬鈦或氮化鈦的功函數，且下部電極100可包含具有大於目標功函數的功函數的導電材料。
舉例而言，下部電極100可包含可具有約4.8電子伏特的功函數的金屬鎢、氮化鎢、金屬鉭或氮化鉭。
在示例性實施例中，目標功函數可設定為約5電子伏特。在此種情形中，下部電極100可包含非晶碳(約5電子伏特的功函數)、鈷(約5電子伏特的功函數)、鎳(約5.2電子伏特的功函數)或釕(約5.8電子伏特的功函數)。該些材料可單獨使用或以其組合使用。
在示例性實施例中，下部電極100可包含非晶碳或釕。
在示例性實施例中，下部電極100可包含經碳摻雜的導電材料，以具有提高的功函數。在此種情形中，下部電極100可包含碳氮化鈦、碳氮化鈦矽等。
選擇圖案110可接觸下部電極100的上表面或內表面。選擇圖案110可包含在下部電極100與中間電極120之間在非晶狀態中具有變化的阻值的材料。舉例而言，相對高的阻值狀態(例 如，斷開狀態)與相對低的阻值狀態(例如，接通狀態)可在選擇圖案110中可逆地重覆出現。
在示例性實施例中，選擇圖案110可包含雙向定限開關(OTS)材料。在示例性實施例中，選擇圖案110可包含砷，且可更包含矽、鍺、銻、碲、硒、銦、及錫中的至少兩者。在示例性實施例中，選擇圖案110可包含硒，且可更包含砷、矽、鍺、銻、碲、銦、及錫中的至少兩者。
在示例性實施例中，選擇圖案110可包含例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiIP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等。在示例性實施例中，選擇圖案110可更包含例如碳、硼、氧、氮、硫或磷等摻雜劑。
選擇圖案110可具有p型半導體性質。舉例而言，選擇圖案110可具有隨例如碲、硒、砷、硫等的含量的提高而提高的p型性質。
在示例性實施例中，當下部電極100包含n型半導體材料時，可藉由選擇圖案110及下部電極100而形成P-N接面。
在示例性實施例中，當下部電極100包含具有等於或大 於目標功函數(例如，4電子伏特)的功函數的導電材料時，在選擇圖案110與下部電極100之間可形成肖特基障壁(Schottky barrier)。
由於藉由下部電極100而形成了P-N接面及肖特基障壁，因此所述可變阻值記憶體胞元的截止電流(off-current)可在不改變選擇圖案110的化學特性、機械特性或電性特性(例如，熱穩定性、臨限電壓等)的條件下減小。
中間電極120可形成於選擇圖案110與可變阻值圖案130之間。舉例而言，中間電極120可充當加熱電極，所述加熱電極可向可變阻值圖案130提供焦耳熱量(Joule heat)。
在實施方案中，中間電極120可包含例如氮化鈦、氮化鈦矽(titanium silicon nitride)、氮化鎢、氮化鎢矽(tungsten silicon nitride)、氮化鉭、氮化鉭矽(tantalum silicon nitride)、氮化鋯、氮化鋯矽(zirconium silicon nitride)等金屬氮化物或金屬矽氮化物(metal silicon nitride)。
在示例性實施例中，中間電極120可包含碳、含碳金屬或含碳金屬氮化物。舉例而言，中間電極120可包含碳、氮化碳、碳氮化鈦或碳氮化鉭。
可變阻值圖案130可包含其相位可因由自中間電極120轉移來的焦耳熱量造成的溫度差異而變化的材料，且因此可變阻值圖案130的相位可因溫度差異而變化。可變阻值圖案130的阻值可因可變阻值圖案130的相位變化而變化，且因此可變阻值圖 案130或所述可變阻值記憶體胞元可自設定狀態轉換成重新設定狀態，或者反之亦然。在此種情形中，所述可變阻值記憶體胞元可用於相變隨機存取記憶體(PRAM)裝置中。
在示例性實施例中，可變阻值圖案130可包含含有鍺、銻或碲的硫屬化物材料。在示例性實施例中，可變阻值圖案130可包含具有交替堆疊的鍺-碲層與銻-碲層的超晶格(super lattice)。在示例性實施例中，可變阻值圖案130可包含鍺-銻-碲(germanium-antimony-tellurium，GST)、銦-銻-碲(indium-antimony-tellurium，IST)或鉍-銻-碲(bismuth-antimony-tellurium，BST)。
在示例性實施例中，可變阻值圖案130可包含阻值可被磁場或自旋轉移力矩(spin transfer torque，STT)改變的材料。在此種情形中，所述可變阻值記憶體胞元可用於磁性隨機存取記憶體(MRAM)裝置中。
在實施方案中，可變阻值圖案130可包含例如鐵(Fe)、鎳(Ni)、鈷(Co)、鏑(Dy)、釓(Gd)等鐵磁性材料。在示例性實施例中，可變阻值圖案130可包含鈣鈦礦系材料或過渡金屬氧化物。在此種情形中，所述可變阻值記憶體胞元可用於電阻式隨機存取記憶體(ReRAM)裝置中。
所述鈣鈦礦系材料可包括例如STO(SrTiO3)、BTO(BaTiO3)、PCMO(Pr1-XCaXMnO3)等。所述過渡金屬氧化物可包括氧化鈦(TiOX)、氧化鋯(ZrOX)、氧化鋁(AlOX)、氧化鉿 (HfOX)、氧化鉭(TaOX)、氧化鈮(NboX)、氧化鈷(CoOX)、氧化鎢(WOX)、氧化鑭(LaOX)、或氧化鋅(ZnOX)。該些材料可單獨使用或組合使用。
上部電極140可形成於可變阻值圖案130上，且可包含金屬或金屬氮化物(例如，鈦或氮化鈦)。
參照圖2，所述可變阻值記憶體胞元可具有與圖1所示結構相逆的結構。舉例而言，選擇圖案110a可安置於可變阻值圖案130a之上方。中間電極120可形成於可變阻值圖案130a與選擇圖案110a之間。
上部電極140a可形成於選擇圖案110a上。上部電極140a可包含n型半導體材料或具有等於或大於目標功函數(例如，約4電子伏特)的功函數(在下文中，稱作高功函數(high work function))的導電材料，且上部電極140a及選擇圖案110a可形成P-N接面或肖特基障壁。
下部電極100a可接觸可變阻值圖案130a的下表面或外表面，且可包含金屬或金屬氮化物(例如，鈦或氮化鈦)。在示例性實施例中，可省略下部電極100a。
圖3及圖4說明根據示例性實施例的可變阻值記憶體胞元的剖視圖。
參照圖3，所述可變阻值記憶體胞元可包括依序堆疊的下部電極100a、障壁圖案105、選擇圖案110、中間電極120、可變阻值圖案130及上部電極140。
下部電極100a及上部電極140可包含金屬或金屬氮化物(例如，金屬鈦或氮化鈦)。障壁圖案105可位於下部電極100a與選擇圖案110之間，且可包含與選擇圖案110一起形成P-N接面或肖特基障壁的材料。
在示例性實施例中，障壁圖案105可包含n型半導體材料或高功函數導電材料。
參照圖4，所述可變阻值記憶體胞元可具有與圖3所示結構相逆的結構。舉例而言，選擇圖案110a可安置於可變阻值圖案130a之上方。中間電極120可形成於可變阻值圖案130a與選擇圖案110a之間。
障壁圖案125可位於選擇圖案110a與上部電極140之間。障壁圖案125可包含n型半導體材料或高功函數導電材料，且可與選擇圖案110a一起形成P-N接面或肖特基障壁。
圖5說明用於示出根據示例性實施例的可變阻值記憶體胞元中的截止電流減小的曲線圖。
參照圖5，當施加電壓時，電流可自下部電極BE朝包含雙向定限開關材料的選擇圖案流動。隨著電壓接近定限電壓(threshold voltage)Vth，電流可急劇增大，且在接近所述定限電壓之前可產生截止電流。
如參照圖1至圖4所說明，接觸選擇圖案的電極可包含n型半導體材料或高功函數導電材料，且因此可形成P-N接面或肖特基障壁。因此，如圖5中所示，截止電流可減小。
截止電流可不藉由改變選擇圖案的構成或性質而是藉由改變接觸所述選擇圖案的電極的構成而減小。因此，在維持所述可變阻值記憶體胞元的操作特性或持久性的同時可防止或減少所述可變阻值記憶體胞元的因截止電流而產生的擾亂或干擾。
圖6至圖8說明根據示例性實施例的可變阻值記憶體裝置的平面圖及剖視圖。圖6是平面圖，圖7是沿第一方向截取的剖視圖，且圖8是沿第二方向截取的剖視圖。
舉例而言，圖6至圖8示出具有交叉點胞元陣列(cross-point cell array)的可變阻值記憶體裝置，在所述交叉點胞元陣列中記憶體胞元形成於在平面圖中各導電線彼此交叉或彼此交疊的區域中。
在下文中，與基板的上表面實質上平行且彼此交叉的兩個方向可分別定義為第一方向及第二方向。在示例性實施例中，第一方向與第二方向可以直角彼此交叉以實質上垂直於彼此。
參照圖6至圖8，所述可變阻值記憶體裝置可包括在基板200上在(例如，與由第一方向及第二方向形成的平面正交的)垂直方向上彼此間隔開的第一導電線215及第二導電線285。記憶體胞元290可安置於在垂直方向上第一導電線215與第二導電線285彼此交疊的每一區域處，例如第一導電線與第二導電線的交疊區域中。
在示例性實施例中，第一導電線215可充當所述可變阻值記憶體裝置的字線，且第二導電線285可充當所述可變阻值記 憶體裝置的位元線。在實施方案中，第一導電線215可充當所述可變阻值記憶體裝置的位元線，且第二導電線285可充當所述可變阻值記憶體裝置的字線。
基板200可包含例如矽、鍺、矽-鍺等半導體材料，或者例如InP、GaP、GaAs、GaSb等III-V族半導體化合物。在某些實施例中，基板200可為絕緣體上覆矽(silicon-on-insulator，SOI)基板或絕緣體上覆鍺(germanium-on-insulator，GOI)基板。
包括例如電晶體、接觸插塞、配線等的周邊電路可形成於基板200上，且可被位於基板200上的下部絕緣層至少局部地覆蓋。
第一導電線215可安置於基板200上。舉例而言，第一導電線215可形成於所述下部絕緣層上，且可電性連接至所述周邊電路。
第一導電線215可在第二方向上延伸，且在第一方向上或沿第一方向可彼此鄰近地或彼此間隔開地形成有多個第一導電線215。
第二導電線285可安置於第一導電線215上或之上方且在垂直方向上與第一導電線215間隔開。第二導電線285可在第一方向上延伸，且在第二方向上可彼此鄰近地或彼此間隔開地形成有多個第二導電線285。
第一導電線215及第二導電線285可包含例如鎢、銅、鋁、鈦、鉭等金屬。
記憶體胞元290可形成於第一導電線215與第二導電線285之間，例如，在垂直方向上第一導電線215與第二導電線285彼此交疊的每一區域處。因此，在第一方向及第二方向中的每一者上可形成有多個記憶體胞元290以定義交叉點胞元陣列。
舉例而言，在第一方向上安置的多個記憶體胞元290可定義記憶體胞元列。另外，在第二方向上安置的多個記憶體胞元290可定義記憶體胞元行。
在示例性實施例中，記憶體胞元290可包括依序堆疊的下部電極225、選擇圖案235、中間電極245、可變阻值圖案255及上部電極265。在示例性實施例中，可省略上部電極265。
如參照圖1所說明，下部電極225可包含n型半導體材料。舉例而言，下部電極225可包含矽、鍺或經n型雜質摻雜的矽-鍺。下部電極225可包含經n型雜質摻雜的III-V族半導體化合物。
在示例性實施例中，下部電極225可包含n型硫屬化物材料。
在某些示例性實施例中，下部電極225可包含高功函數導電材料。在示例性實施例中，下部電極225可包含具有大於約4電子伏特或者等於或大於約5電子伏特的功函數的導電材料。
在示例性實施例中，下部電極225可包含非晶碳或釕。在示例性實施例中，下部電極225可包含經碳摻雜的氮化鈦(例如，TiCN)，或經碳摻雜的氮化矽化鈦(titanium silicide nitride) (例如，TiCSiN)。
選擇圖案235可包含雙向定限開關材料。中間電極245或可變阻值圖案255可包含與參照圖1所說明的材料實質上相同的材料。上部電極265可包含例如鈦或氮化鈦。
在示例性實施例中，可變阻值圖案255可包含例如鍺-銻-碲、銦-銻-碲、鉍-銻-碲等相變材料。
第一絕緣圖案270可在第一方向上位於記憶體胞元行中的相鄰的記憶體胞元行之間。舉例而言，第一絕緣圖案270可在各第一記憶體胞元行之間在第二方向上延伸。第一絕緣圖案270可包含例如氧化矽。
第二絕緣圖案275可在第二方向上位於記憶體胞元列中的相鄰的記憶體胞元列之間以及第二導電線285中的相鄰的第二導電線285之間。在示例性實施例中，第二絕緣圖案275可在第一方向上延伸。第二絕緣圖案275可包含例如氧化矽。
第一絕緣圖案270與第二絕緣圖案275可彼此合併。記憶體胞元290的側壁可被第一絕緣圖案270及第二絕緣圖案275環繞成彼此分開或彼此絕緣。
在具有交叉點胞元陣列結構的可變阻值記憶體裝置中，若包含雙向定限開關材料的選擇圖案235的截止電流過量增大，則記憶體胞元290的操作會被截止電流擾亂。
根據示例性實施例，下部電極225可包含可與選擇圖案235一起形成P-N接面或肖特基障壁的材料，且因此截止電流可 減小。因此，記憶體胞元290的操作可靠性可增強，且交叉點胞元陣列結構的胞元密度可增大。
在示例性實施例中，如參照圖3所說明，在選擇圖案235與下部電極225之間可存在障壁圖案。在此種情形中，下部電極225可包含鈦或氮化鈦，且障壁圖案可包含n型半導體材料或高功函數導電材料。
圖9至圖12說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖6至圖8中所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
具體而言，圖9、圖10、及圖11A是沿第一方向截取的剖視圖，且圖11B及圖12是沿第二方向截取的剖視圖。
參照圖9，可在基板200上依序形成第一導電層210、下部電極層220、選擇材料層230、中間電極層240、可變阻值材料層250及上部電極層260。
基板200可包含例如矽、鍺、矽-鍺等半導體材料，或者例如InP、GaP、GaAs、GaSb等III-V族半導體化合物。在某些實施例中，基板200可為絕緣體上覆矽基板或絕緣體上覆鍺基板。
在示例性實施例中，可在基板200上形成包括例如電晶體、接觸插塞、配線等的周邊電路，且位於基板200上的下部絕緣層可至少局部地覆蓋所述周邊電路。
第一導電層210可由例如鎢、銅、鋁、鈦、鉭等金屬形成。上部電極層260可由金屬或金屬氮化物(例如，金屬鈦或氮 化鈦)形成。中間電極層240可由金屬、金屬氮化物、或具有較上部電極層260及/或第一導電層210的阻值大的阻值的金屬矽氮化物形成。中間電極層240可由碳、含碳金屬、或含碳金屬氮化物(例如，碳、氮化碳、碳氮化鈦、碳氮化鉭)形成。
選擇材料層230可由上述雙向定限開關材料形成。可變阻值材料層250可由例如鍺-銻-碲、銦-銻-碲、鉍-銻-碲等相變材料形成。在示例性實施例中，可變阻值材料層250可由鐵磁性材料形成。在示例性實施例中，可變阻值材料層250可由鈣鈦礦系材料或過渡金屬氧化物形成。
在示例性實施例中，下部電極層220可由n型半導體材料或高功函數導電材料形成。
可藉由例如物理氣相沈積(physical vapor deposition，PVD)製程、濺鍍製程、原子層沈積(atomic layer deposition，ALD)製程、或化學氣相沈積(chemical vapor deposition，CVD)製程等來形成第一導電層210、下部電極層220、選擇材料層230、中間電極層240、可變阻值材料層250、及上部電極層260。
參照圖10，可局部地蝕刻上部電極層260、可變阻值材料層250、中間電極層240、選擇材料層230、下部電極層220及第一導電層210。
在示例性實施例中，可在上部電極層260上形成在第二方向上延伸的第一遮罩。可使用第一遮罩作為蝕刻遮罩來執行蝕刻製程直至將第一導電層210劃分成多個第一導電線215。
藉由所述蝕刻製程，可使上部電極層260、可變阻值材料層250、中間電極層240、選擇材料層230及下部電極層220中的每一者轉變成在第二方向上延伸的線圖案。
可在包括依序堆疊的第一導電線215及線圖案的結構之間形成在第二方向上延伸的第一開口266。
參照圖11A及圖11B，第一絕緣圖案270可填充第一開口266，且可在第一絕緣圖案270及上部電極層260上形成第二導電層280。
舉例而言，可在基板200及上部電極層260上形成第一絕緣層以充分填充第一開口266。可將第一絕緣層平坦化直至可暴露出上部電極層260的上表面，以形成第一絕緣圖案270。
可藉由化學氣相沈積製程或原子層沈積製程以例如氧化矽等來形成第一絕緣層。第二導電層280可由與第一導電層210的金屬實質上相同的金屬形成。
參照圖12，可沿第一方向蝕刻第二導電層280以形成第二導電線285。
舉例而言，可在第二導電層280上形成在第一方向上延伸的第二遮罩。可使用第二遮罩作為蝕刻遮罩來局部地蝕刻第二導電層280，以形成第二導電線285。
可依序蝕刻上部電極層260、可變阻值材料層250、中間電極層240、選擇材料層230及下部電極層220直至可暴露出第一導電線215的上表面。藉由所述蝕刻製程，可局部地蝕刻第一絕 緣圖案270以形成在第一方向上延伸的第二開口267。
藉由所述蝕刻製程，可在在垂直方向上第一導電線215與第二導電線285彼此交疊的每一區域處形成包括依序堆疊的下部電極225、選擇圖案235、中間電極245、可變阻值圖案255、及上部電極265的記憶體胞元290。
可在導電線215及第二導電線285上形成第二絕緣層以充分填充第二開口267。可將第二絕緣層平坦化直至可暴露出第二導電線285的上表面，以形成填充第二開口267的第二絕緣圖案275。
第二絕緣層可由與第一絕緣層的材料實質上相同的材料(例如，氧化矽)形成。第一絕緣圖案270與第二絕緣圖案275可彼此合併，例如，可為單片絕緣圖案。
圖13及圖14說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。舉例而言，圖13說明所述可變阻值記憶體裝置的沿第一方向截取的剖視圖，且圖14說明所述可變阻值記憶體裝置的沿第二方向截取的剖視圖。
所述可變阻值記憶體裝置可包括與參照圖6至圖8所說明的元件實質上相同或相似的元件，且為簡潔起見，以下可不再對其予以贅述。
參照圖13及圖14，記憶體胞元290a可具有與圖6至圖8所示結構相逆的結構。在示例性實施例中，在記憶體胞元290a中，選擇圖案可安置於可變阻值圖案之上方。
舉例而言，記憶體胞元290a可包括依序堆疊於第一導電線215上的下部電極225a、可變阻值圖案255a、中間電極245、選擇圖案235a及上部電極265a。
下部電極225a可包含金屬或金屬氮化物(例如，金屬鈦或氮化鈦)。上部電極265a可包含n型半導體材料或高功函數導電材料。
因此，在選擇圖案235a與上部電極265a之間可形成有P-N接面或肖特基障壁，且選擇圖案235a或記憶體胞元290a中的截止電流可減小。
在示例性實施例中，可省略下部電極225a。在示例性實施例中，如參照圖4所說明，在選擇圖案235a與上部電極265a之間可存在障壁圖案。在此種情形中，上部電極265a可包含金屬鈦或氮化鈦，且障壁圖案可包含n型半導體材料或高功函數導電材料。
圖15及圖16說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。舉例而言，圖15說明所述可變阻值記憶體裝置的沿第一方向截取的剖視圖，且圖16說明所述可變阻值記憶體裝置的沿第二方向截取的剖視圖。
所述可變阻值記憶體裝置可包括與參照圖6至圖8所說明的元件實質上相同或相似的元件，且為簡潔起見，以下可不再對其予以贅述。
參照圖15及圖16，第一導電線215與第二導電線287 可彼此間隔開且在垂直方向上彼此交叉。
記憶體胞元290b可安置於在垂直方向上第一導電線215與第二導電線287彼此交疊的每一區域處。
記憶體胞元290b可包括依序堆疊於第一導電線215與第二導電線287之間的下部電極225、選擇圖案235、中間電極245、可變阻值圖案254及上部電極262。
如參照圖6至圖8所說明，下部電極225可包含n型半導體材料或高功函數導電材料，且P-N接面或肖特基障壁可與選擇圖案235一起形成。
在示例性實施例中，可變阻值圖案254可具有在平面圖中較中間電極245或選擇圖案235的面積小的寬度或面積。舉例而言，中間電極245的外邊緣的至少一部分可不接觸可變阻值圖案254。
可變阻值圖案254的側壁上可形成有間隔壁249。舉例而言，間隔壁249可環繞可變阻值圖案254的側壁。間隔壁249可包含例如氮化矽、氮氧化矽等。
如上所述，可變阻值圖案254的寬度或面積可藉由間隔壁249而減小。因此，自中間電極245至可變阻值圖案254進行的熱量轉移的效率可增強。
上部電極262可覆蓋間隔壁249的及可變阻值圖案254的上表面或外表面。
記憶體胞元290b與第一導電線215可藉由第一絕緣層 252而彼此分開且彼此絕緣。各第二導電線287可藉由第二絕緣層289而彼此分開且彼此絕緣。第一絕緣層252及第二絕緣層289可包含例如氧化矽。
在示例性實施例中，如參照圖3所說明，在選擇圖案235與下部電極225之間可存在障壁圖案。在此種情形中，下部電極225可包含金屬鈦或氮化鈦，且障壁圖案可包含n型半導體材料或高功函數導電材料。
圖17至圖23說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖15及圖16中所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
舉例而言，圖17至圖23是沿第一方向截取的剖視圖。
本文中可不再對與參照圖9至圖12所說明的製程實質上相同或相似的製程予以贅述。
參照圖17，可在基板200上依序形成第一導電層210、下部電極層220、選擇材料層230、中間電極層240及犧牲層242。
可藉由化學氣相沈積製程、原子層沈積製程或物理氣相沈積製程以例如氮化矽等氮化物來形成犧牲層242。
參照圖18，可局部地蝕刻犧牲層242、中間電極層240、選擇材料層230、下部電極層220及第一導電層210，以形成依序堆疊於基板200上的第一導電線215、下部電極225、選擇圖案235、中間電極245及犧牲圖案244。
舉例而言，可沿第二方向蝕刻犧牲層242、中間電極層 240、選擇材料層230、下部電極層220及第一導電層210。因此，可自第一導電層210形成第一導電線215，且可將犧牲層242、中間電極層240、選擇材料層230及下部電極層220中的每一者轉變成在第二方向上延伸的線圖案。可在各第一導電線215之間及各線圖案之間形成第一填充絕緣層。
可沿第一方向蝕刻線圖案及第一填充絕緣層。因此，可在第一導電線215上形成包括依序堆疊的下部電極225、選擇圖案235、中間電極245及犧牲圖案244的柱結構。
第二填充絕緣層可填充各柱結構之間的間隔。第二填充絕緣層可在第二方向上延伸。第一填充絕緣層與第二填充絕緣層可彼此合併以定義第一絕緣層252。
參照圖19，可自柱結構移除犧牲圖案244，且可形成第一孔246以暴露出中間電極245的上表面或外表面。舉例而言，可藉由使用相對於氮化物具有蝕刻選擇性的蝕刻溶液(例如，磷酸或硝酸)的濕式蝕刻(wet etching)製程來移除犧牲圖案244。
可在中間電極245的暴露出的上表面、第一孔246的側壁及第一絕緣層252的上表面上共形地形成間隔壁層248。舉例而言，可藉由原子層沈積製程以例如氮化矽、氮氧化矽等來形成間隔壁層248。
參照圖20，可藉由各向異性蝕刻製程來局部地蝕刻間隔壁層248，以形成間隔壁249。
在示例性實施例中，可移除間隔壁層248的位於中間電 極245的上表面及第一絕緣層252的上表面上的部分。因此，可在第一孔246的側壁上形成間隔壁249。
參照圖21，可在中間電極245及第一絕緣層252上形成可變阻值材料層250a以充分填充第一孔246。
參照圖22，可藉由例如化學機械研磨(chemical mechanical polishing，CMP)製程而將可變阻值材料層250a平坦化直至暴露出第一絕緣層252的上表面。
可藉由回蝕(etch back)製程來移除間隔壁249的位於第一孔246的上部部分或開口部分處的部分及可變阻值材料層250a的位於第一孔246的上部部分或開口部分處的部分。因此，可形成側壁被間隔壁249覆蓋的可變阻值圖案254。另外，可藉由第一孔246的上部部分或開口部分來定義第二孔246a。
參照圖23，可在第二孔246a中形成上部電極262以覆蓋間隔壁249的上表面及可變阻值圖案254的上表面。
在示例性實施例中，可在間隔壁249、可變阻值圖案254及第一絕緣層252上形成上部電極層以充分填充第二孔246a，且可藉由化學機械研磨製程而將上部電極層平坦化直至暴露出第一絕緣層252的上表面，進而使得可形成上部電極262以填充第二孔246a。
如上所述，可藉由金屬鑲嵌(damascene)製程來形成藉由間隔壁249而具有減小的寬度及/或面積的可變阻值圖案254。可藉由第二孔246a而使上部電極262自對準。
依序堆疊於第一導電線215上的下部電極225、選擇圖案235、中間電極245、可變阻值圖案254及上部電極262可定義記憶體胞元290b。
重新參照圖15及圖16，可在第一絕緣層252及上部電極262上形成第二導電層，且可沿第一方向蝕刻第二導電層以形成各自在多個上部電極262上在第一方向上延伸的多個第二導電線287。可在第一絕緣層252上形成第二絕緣層289以填充各第二導電線287之間的間隔。
圖24及圖25說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。舉例而言，圖24是所述可變阻值記憶體裝置的沿第一方向截取的剖視圖，且圖25是所述可變阻值記憶體裝置的沿第二方向截取的剖視圖。
所述可變阻值記憶體裝置可包括與參照圖15及圖16所說明的可變阻值記憶體裝置的元件實質上相同或相似的元件。因此，相同的參考編號指代相同的元件，且為簡潔起見，以下可不再對其予以贅述。
參照圖24及圖25，包含於記憶體胞元290c中的選擇圖案237可藉由金屬鑲嵌製程而形成。
舉例而言，下部絕緣層207及第一導電線215a可形成於基板200上，且下部電極層及犧牲層(圖中未示出)可依序形成於下部絕緣層207及第一導電線215a上。下部電極層可由n型半導體材料或高功函數導電材料形成。
下部電極層及犧牲層可如參照圖18所說明沿第一方向及第二方向被蝕刻以形成包括下部電極227及犧牲圖案的柱結構。可形成環繞柱結構的側壁的第一絕緣層252a。
犧牲圖案可被移除以形成暴露出下部電極227的上表面的第一孔251a。第一間隔壁249a可藉由與參照圖19及圖20所說明的製程實質上相同或相似的製程而形成於第一孔251a的側壁上。
可形成填充第一孔251a的選擇材料層，且選擇材料層的上部部分可藉由化學機械研磨製程及回蝕製程而被移除以形成選擇圖案237。藉由所述回蝕製程，第一間隔壁249a可被局部地蝕刻，且選擇圖案237的側壁可被第一間隔壁249a環繞。
中間電極247可形成於選擇圖案237b及第一間隔壁249a上以填充第一孔251a的上部部分。
藉由所述金屬鑲嵌製程，選擇圖案237可被第一間隔壁249a環繞，且在平面圖中選擇圖案237的面積可小於中間電極247的面積。舉例而言，在側視圖中選擇圖案237的寬度可小於中間電極247的寬度。
第二絕緣層252b可形成於第一絕緣層252a上以覆蓋中間電極247。第二絕緣層252b可被局部地蝕刻以形成暴露出中間電極247的上表面的第二孔251b。
可變阻值圖案254可形成於第二孔251b中。在示例性實施例中，可變阻值圖案254可藉由與參照圖19至圖22所說明的 製程實質上相同或相似的製程而形成。
舉例而言，第二間隔壁249b可形成於第二孔251b的側壁上，且可變阻值圖案254的側壁可被第二間隔壁249b環繞。上部電極262可形成於可變阻值圖案254及第二間隔壁249b上以填充第二孔251b的上部部分。
圖26及圖27說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。舉例而言，圖26是所述可變阻值記憶體裝置的沿第一方向截取的剖視圖，且圖27是沿第二方向截取的剖視圖。
所述可變阻值記憶體裝置可包括與參照圖6至圖8或圖15及圖16所說明的可變阻值記憶體裝置的元件實質上相同或相似的元件。因此，為簡潔起見，以下可不再對共同的元件予以贅述。
參照圖26及圖27，第一導電線315及第二導電線394可彼此間隔開且可在垂直方向上彼此交叉。第一導電線315可在第二方向上延伸，且多個第一導電線315可在第一方向上彼此間隔開。第二導電線394可在第一方向上延伸，且多個第二導電線394可在第二方向上彼此間隔開。
記憶體胞元390可形成於在垂直方向上第一導電線315與第二導電線394彼此交疊的每一區域處，以形成交叉點胞元陣列。
記憶體胞元390可具有與圖15及圖16中所示可變阻值記憶體裝置的記憶體胞元290b的結構相逆的結構。在記憶體胞元 390中，選擇圖案可覆於可變阻值圖案之上方。
舉例而言，記憶體胞元390可包括依序堆疊於第一導電線315上的下部電極325、可變阻值圖案350、中間電極360、選擇圖案375及上部電極385。
下部電極325可包含金屬或金屬氮化物(例如，金屬鈦或氮化鈦)。上部電極385可包含n型半導體材料或高功函數導電材料。
因此，在上部電極385與選擇圖案375之間可形成有P-N接面或肖特基障壁，進而使得選擇圖案375或記憶體胞元390中的截止電流可減小。
在示例性實施例中，可省略下部電極325。在示例性實施例中，如參照圖4所說明，在選擇圖案375與上部電極385之間可存在障壁圖案。在此種情形中，上部電極可包含金屬鈦或氮化鈦，且障壁圖案可包含n型半導體材料或高功函數導電材料。
在示例性實施例中，可變阻值圖案350可具有與圖15及圖16所示的形狀實質上相同或相似的形狀。可變阻值圖案350可因間隔壁347而具有減小的寬度及/或面積。
記憶體胞元390、第一導電線315及第二導電線394可藉由第一絕緣層至第三絕緣層340、384及387而彼此分開或彼此絕緣。
圖28至圖37說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖26及圖27所示可變阻值記憶體裝置)的方 法中的各階段的剖視圖。
舉例而言，圖28至圖35是所述可變阻值記憶體裝置的沿第一方向截取的剖視圖，且圖36及圖37是沿第二方向截取的剖視圖。
所述方法可包括與參照圖9至圖12或圖17至圖23所說明的製程實質上相同或相似的製程，且為簡潔起見，以下可不再對其予以贅述。
參照圖28，可在基板300上依序形成第一導電層310、第一下部電極層320及犧牲層330。在示例性實施例中，下部電極層320可由金屬或金屬氮化物(例如，金屬鈦或氮化鈦)形成。
參照圖29，可執行與參照圖18所說明的製程實質上相同或相似的製程。因此，可形成各自在第二方向上延伸的第一導電線315，且可形成各自包括下部電極325及犧牲圖案335的多個柱結構。可形成環繞柱結構的側壁及第一導電線315的側壁的第一絕緣層340。
參照圖30，可使用蝕刻溶液(例如，磷酸)自柱結構移除犧牲圖案335，且可形成第一孔337以暴露出下部電極325的上表面。
參照圖31，可執行與參照圖19及圖20所說明的製程實質上相同或相似的製程，以在第一孔337的側壁上形成第一間隔壁347。
參照圖32，可執行與參照圖21及圖22所說明的製程實 質上相同或相似的製程，以形成用於填充第一孔337的下部部分的可變阻值圖案350。
參照圖33，可執行與參照圖23所說明的製程實質上相同或相似的製程，以形成填充第一孔337的其餘部分且覆蓋可變阻值圖案350的上表面及間隔壁347的上表面的中間電極360。
如以上所說明，可藉由金屬鑲嵌製程來形成藉由間隔壁347而具有減小的寬度及/或面積的可變阻值圖案350。可藉由第一孔337而使中間電極360自對準。
參照圖34，可在第一絕緣層340及中間電極360上依序形成選擇材料層370及上部電極層380。
在示例性實施例中，上部電極層380可由n型半導體材料或高功函數導電材料形成。
參照圖35，可沿第二方向蝕刻上部電極層380及選擇材料層370中的每一者以形成線圖案。可在各線圖案之間在第一絕緣層340上形成在第二方向上延伸的第二絕緣層384。
可在第二絕緣層384及上部電極層380上形成第二導電層392。
參照圖36，可沿第一方向蝕刻第二導電層392以形成多個第二導電線394。可沿第一方向蝕刻上部電極層380及選擇材料層370以分別形成上部電極385及選擇圖案375。
因此，可在在垂直方向上第一導電線315與第二導電線394彼此交疊的每一區域處形成包括依序堆疊的下部電極325、可 變阻值圖案350、中間電極360、選擇圖案375及上部電極385的記憶體胞元390。
參照圖37，可在記憶體胞元390中的相鄰記憶體胞元390之間及在第二導電線394中的相鄰第二導電線394之間在第一絕緣層340上形成在第一方向上延伸的第三絕緣層387。第三絕緣層387可與第二絕緣層384交叉及合併。
圖38及圖39說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。舉例而言，圖38是所述可變阻值記憶體裝置的沿第一方向截取的剖視圖，且圖39是沿第二方向截取的剖視圖。
所述可變阻值記憶體裝置可包括與參照圖6至圖8或圖13及圖14所說明的可變阻值記憶體裝置的元件實質上相同或相似的元件。因此，為簡潔起見，以下可不再對共同的元件予以贅述。
參照圖38及圖39，如參照圖6至圖8所說明，第一導電線410與第二導電線494可彼此間隔開且可在垂直方向上彼此交叉。第一導電線410可在第一方向上延伸，且多個第一導電線410可在第二方向上彼此間隔開。第二導電線494可在第二方向上延伸，且多個第二導電線494可在第一方向上彼此間隔開。第一導電線410可藉由第一絕緣圖案405而彼此絕緣。第二導電線494可藉由第二絕緣圖案496而彼此絕緣。
記憶體胞元490可形成於在垂直方向上第一導電線410與第二導電線494彼此交疊的每一區域處。在示例性實施例中， 記憶體胞元490可具有與圖6至圖8中所示可變阻值記憶體裝置的記憶體胞元290的結構相逆的結構。在記憶體胞元290中，選擇圖案可覆於可變阻值圖案之上方，例如，自基板至選擇圖案的距離可大於自基板至可變阻值圖案的距離。
記憶體胞元490可包括依序堆疊於第一導電線410上的下部電極437、可變阻值圖案455、中間電極465、選擇圖案475及上部電極485。
在示例性實施例中，上部電極485可包含n型半導體材料或高功函數導電材料。因此，在上部電極485與選擇圖案475之間可形成有P-N接面或肖特基障壁，進而使得選擇圖案475或記憶體胞元490中的截止電流可減小。
在示例性實施例中，如參照圖4所說明，在選擇圖案475與上部電極485之間可存在障壁圖案。在此種情形中，上部電極485可包含金屬鈦或氮化鈦，且障壁圖案可包含n型半導體材料或高功函數導電材料。
在示例性實施例中，下部電極437可具有彎曲形狀。舉例而言，下部電極437可包括水平部分及垂直部分。下部電極437的垂直部分可局部地接觸可變阻值圖案455的下表面或面對基板的表面。下部電極437的水平部分可具有接觸第一導電線410的上表面的瓷磚(tile)形狀或扁平形狀。
下部電極437可具有彎曲形狀，進而使得下部電極437與可變阻值圖案455之間的接觸面積可減小。因此，加熱的效率 可增強。
下部電極437可埋置於下部絕緣層415中。如圖38中所示，一對下部電極437可圍繞填充絕緣圖案447而彼此對稱。間隔壁445可位於在可變阻值圖案455下方的下部電極437與填充絕緣圖案447之間。
第一絕緣層492a及第二絕緣層492b可位於填充絕緣圖案447及第一絕緣圖案405上，且記憶體胞元490可藉由第一絕緣層492a及第二絕緣層492b而彼此分開或彼此絕緣。
下部絕緣層415、填充絕緣圖案447、第一絕緣層492a及第二絕緣層492b以及第一絕緣圖案405及第二絕緣圖案496可包含例如氧化矽。間隔壁445可包含例如氮化矽或氮氧化矽。
圖40A及圖40B至圖46A及圖46B說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖38至圖39中所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
舉例而言，圖40A、圖41至圖44、圖45A、及圖46A是沿第一方向截取的剖視圖，且圖40B、圖45B、及圖46B是沿第二方向截取的剖視圖。
參照圖40A及圖40B，可在基板400上形成第一導電線410及第一絕緣圖案405，且可在第一導電線410及第一絕緣圖案405上形成下部絕緣層415。
在示例性實施例中，可在基板400上形成第一導電層，且可沿第一方向蝕刻第一導電層以形成多個第一導電線410。第一 絕緣圖案405可填充各第一導電線410之間的間隔。
可蝕刻下部絕緣層415以形成開口420。開口420可在第二方向上延伸，且可暴露出第一導電線410的及第一絕緣圖案405的上表面。
參照圖41，可在第一導電線410的及第一絕緣圖案405的暴露出的上表面、開口420的側壁以及下部絕緣層415的上表面上共形地形成下部電極層430。可藉由原子層沈積製程或濺鍍製程而以金屬或金屬氮化物(例如，金屬鈦或氮化鈦)形成下部電極層430。
參照圖42，可在下部電極層430上形成間隔壁層440以局部地填充開口420。
舉例而言，可藉由化學氣相沈積製程或原子層沈積製程而以例如氧化矽或氮氧化矽形成間隔壁層440。
參照圖43，可局部地移除間隔壁層440及下部電極層430，以分別形成間隔壁445及初步下部電極435。
在示例性實施例中，可藉由化學機械研磨製程而將間隔壁層440及下部電極層430平坦化直至可暴露出下部絕緣層415的上表面。可移除間隔壁層440的位於開口420的底部上的部分及下部電極層430的位於開口420的底部上的部分。
因此，可形成在第二方向上延伸的具有彎曲形狀的初步下部電極435，且可在初步下部電極435上形成間隔壁445。
在示例性實施例中，一對初步下部電極435與一對間隔 壁445可鄰近開口420而彼此面對。
參照圖44，可以形成填充絕緣圖案447(例如氧化矽)以填充開口420。舉例而言，可在下部絕緣層415上形成填充開口420的填充絕緣層，且可藉由化學機械研磨製程而將填充絕緣層平坦化直至可暴露出間隔壁445的或初步下部電極435的上表面。
參照圖45A及圖45B，可在下部絕緣層415、間隔壁445、及填充絕緣圖案447上依序形成可變阻值材料層450、中間電極層460、選擇材料層470及上部電極層480。
在示例性實施例中，上部電極層480可由n型半導體材料或高功函數導電材料形成。
參照圖46A及圖46B，可沿第一方向及第二方向依序蝕刻上部電極層480、選擇材料層470、中間電極層460、可變阻值材料層450及初步下部電極435。
可執行沿第二方向進行的蝕刻製程直至可暴露出填充絕緣圖案447的上表面。藉由沿第二方向進行的蝕刻製程，可局部地蝕刻下部絕緣層415的上部部分及填充絕緣圖案447的上部部分。
在沿第二方向進行的蝕刻製程之後，可在下部絕緣層415及填充絕緣圖案447上形成第一絕緣層492a。
可執行沿第一方向進行的蝕刻製程直至暴露出第一絕緣圖案405的上表面。在沿第一方向進行的蝕刻製程之後，可在第一絕緣圖案405上形成第二絕緣層492b。第一絕緣層492a與第二 絕緣層492b可彼此合併。
藉由所述蝕刻製程，可沿第二方向以記憶體胞元的單位來切割初步下部電極435以形成下部電極437。可在下部電極437上依序堆疊可變阻值圖案455、中間電極465、選擇圖案475、及上部電極485。
因此，可形成包括依序堆疊的下部電極437、可變阻值圖案455、中間電極465、選擇圖案475及上部電極485的記憶體胞元490。
重新參照圖38及圖39，可在第一方向上形成多個第二導電線494(所述多個第二導電線494中的每一者在所述多個上部電極485上在第二方向上延伸)。可在第一絕緣層492a上以例如氧化矽形成第二絕緣圖案496，以填充各第二導電線494之間的間隔。
圖47及圖48說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。舉例而言，圖47是沿第一方向截取的剖視圖，且圖48是沿第二方向截取的剖視圖。
所述可變阻值記憶體裝置可包括與圖6至圖8所示的元件實質上相同或相似的元件，且因此本文中可不再對其予以贅述。
圖47及圖48示出具有交叉點胞元陣列的堆疊結構的可變阻值記憶體裝置，在交叉點胞元陣列中記憶體胞元安置於在第三方向上各導電線彼此交疊的區域處。圖47及圖48示出所述可變阻值記憶體裝置可具有其中各記憶體胞元以兩個層次進行堆疊 的堆疊結構。在實施方案中，所述可變阻值記憶體裝置可具有其中各記憶體胞元以多於兩個層次進行堆疊的堆疊結構。
參照圖47及圖48，所述可變阻值記憶體裝置可包括在垂直方向上彼此間隔開的第一導電線515、第二導電線605及第三導電線675。第一記憶體胞元580可安置於在垂直方向上第一導電線515與第二導電線605彼此交疊的每一區域處，且第二記憶體胞元690可安置於在垂直方向上第二導電線605與第三導電線675彼此交疊的每一區域處。
在示例性實施例中，第一導電線515及第三導電線675可充當所述可變阻值記憶體裝置的字線，且第二導電線605可充當所述可變阻值記憶體裝置的位元線。在實施方案中，第一導電線515及第三導電線675可充當所述可變阻值記憶體裝置的位元線，且第二導電線605可充當所述可變阻值記憶體裝置的字線。
第一導電線515可在基板500上在第二方向上延伸，且多個第一導電線515可在第一方向上彼此間隔開。
第二導電線605可安置於第一導電線515之上方且在垂直方向上與第一導電線515間隔開。第二導電線605可在第一方向上延伸，且多個第二導電線605可在第二方向上彼此間隔開。
第三導電線675可安置於第二導電線605之上方且在垂直方向上與第二導電線605間隔開。第三導電線675可在第二方向上延伸，且多個第三導電線675可在第一方向上彼此間隔開。
第一記憶體胞元580可形成於第一導電線515與第二導 電線605之間，具體而言，在垂直方向上第一導電線515與第二導電線605彼此交疊的每一區域處。因此，在第一方向及第二方向中的每一者上可形成有多個第一記憶體胞元580，以定義第一交叉點胞元陣列。
舉例而言，在第一方向上安置的多個第一記憶體胞元580可定義第一記憶體胞元列。另外，在第二方向上安置的多個第一記憶體胞元580可定義第一記憶體胞元行。
在示例性實施例中，第一記憶體胞元580可包括依序堆疊於第一導電線515上的第一下部電極525、第一選擇圖案535、第一中間電極545、第一可變阻值圖案555及第一上部電極565。在示例性實施例中，可不形成而是省略第一上部電極565。
第一下部電極525可包含n型半導體材料或高功函數導電材料，且可與第一選擇圖案535一起形成P-N接面或肖特基障壁。
第一絕緣圖案570可在第一方向上形成於第一記憶體胞元行中的相鄰的第一記憶體胞元行之間。舉例而言，第一絕緣圖案570可在各第一記憶體胞元行之間在第二方向上延伸。
包括多個第二記憶體胞元690的第二交叉點胞元陣列可形成於第一交叉點胞元陣列之上方。在示例性實施例中，所述多個第二記憶體胞元690可形成於在垂直方向上第二導電線605與第三導電線675彼此交疊的區域處。
舉例而言，在第一方向上安置的多個第二記憶體胞元690 可定義第二記憶體胞元列。另外，在第二方向上安置的多個第二記憶體胞元690可定義第二記憶體胞元行。
在示例性實施例中，第二記憶體胞元690可包括依序堆疊於第二導電線605上的第二下部電極615、第二選擇圖案625、第二中間電極635、第二可變阻值圖案645及第二上部電極655。在示例性實施例中，可省略第二上部電極655。
第二下部電極615可包含n型半導體材料或高功函數導電材料，且可與第二選擇圖案625一起形成P-N接面或肖特基障壁。
如圖47中所示，第三絕緣圖案695可在第一方向上形成於第二記憶體胞元行中的相鄰的第二記憶體胞元行之間。舉例而言，第三絕緣圖案695可在各第一記憶體胞元行之間在第二方向上延伸。
在示例性實施例中，如圖47及圖48中所示，第一記憶體胞元列中的一者與第二記憶體胞元列中的一者可共用第二導電線605中的一者。共用第二導電線605的第一記憶體胞元列與第二記憶體胞元列可定義記憶體胞元列。
第二絕緣圖案660可形成於記憶體胞元列中的相鄰的記憶體胞元列之間。在示例性實施例中，第二絕緣圖案660可穿透過第一交叉點胞元陣列及第二交叉點胞元陣列，且可在第一方向上延伸。第二絕緣圖案660可穿透過第二導電線605。
第二絕緣圖案660可與第一絕緣圖案570及第三絕緣圖 案695合併。第一記憶體胞元580的側壁可被第一絕緣圖案570及第二絕緣圖案660環繞，且第二記憶體胞元690的側壁可被第二絕緣圖案660及第三絕緣圖案695環繞。
圖47及圖48示出交叉點胞元陣列的堆疊結構，所述交叉點胞元陣列中的每一者可包括與參照圖1或圖6至圖8所說明的記憶體胞元實質上相同或相似的記憶體胞元。然而，記憶體胞元亦可與參照圖2至圖4、圖13及圖14、圖15及圖16、圖24及圖25、圖26及圖27、或圖38及圖39所說明的記憶體胞元實質上相同或相似。
圖49至圖53A及圖53B說明製造根據示例性實施例的可變阻值記憶體裝置(例如，圖47及圖48中所示可變阻值記憶體裝置)的方法中的各階段的剖視圖。
舉例而言，圖49至圖51及圖53A是沿第一方向截取的剖視圖，且圖52及圖53B是沿第二方向截取的剖視圖。
參照圖49，可在基板500上依序形成第一導電層510、第一下部電極層520、第一選擇材料層530、第一中間電極層540、第一可變阻值材料層550及第一上部電極層560。
在示例性實施例中，第一下部電極層520可由n型半導體材料或高功函數導電材料形成。
參照圖50，可依序蝕刻第一上部電極層560、第一可變阻值材料層550、第一中間電極層540、第一選擇材料層530、第一下部電極層520及第一導電層510。
藉由所述蝕刻製程，可將第一上部電極層560、第一可變阻值材料層550、第一中間電極層540、第一選擇材料層530及第一下部電極層520中的每一者轉變成在第二方向上延伸的線圖案。另外，可自第一導電層510在第一方向上形成各自在第二方向上延伸的多個第一導電線515。
參照圖51，第一絕緣圖案570可填充各第一導電線515之間的及各線圖案之間的間隔。可在第一絕緣圖案570及第一上部電極層560上依序形成第二導電層600、第二下部電極層610、第二選擇材料層620、第二中間電極層630、第二可變阻值材料層640及第二上部電極層650。
在示例性實施例中，第二下部電極層610可由n型半導體材料或高功函數導電材料形成。
參照圖52，可在第一方向上依序蝕刻第二上部電極層650、第二可變阻值材料層640、第二中間電極層630、第二選擇材料層620、第二下部電極層610、第二導電層600、第一上部電極層560、第一可變阻值材料層550、第一中間電極層540、第一選擇材料層530以及第一下部電極層520。
可執行所述蝕刻製程直至暴露出第一導電線515的上表面。在示例性實施例中，藉由所述蝕刻製程，亦可蝕刻第一導電線515的上部部分。
作為所述蝕刻製程的結果，可自第二導電層600在第二方向上形成各自在第一方向上延伸的多個第二導電線605。
作為所述蝕刻製程的結果，可在在垂直方向上第一導電線515與第二導電線605彼此交疊的每一區域處形成包括依序堆疊的第一下部電極525、第一選擇圖案535、第一中間電極545、第一可變阻值圖案555及第一上部電極565的第一記憶體胞元580。
作為所述蝕刻製程的結果，可將第二下部電極層610、第二選擇材料層620、第二中間電極層630、第二可變阻值材料層640及第二上部電極層650中的每一者轉變成在第二導電線605上在第一方向上延伸的線圖案。
參照圖53A及圖53B，第二絕緣圖案660可填充各第一記憶體胞元580之間的間隔、各第二導電線605之間的間隔及各線圖案之間的間隔。第二絕緣圖案660可在第一方向上延伸。第二絕緣圖案660可與第一絕緣圖案570交叉，且可與第一絕緣圖案570合併。
可在第二上部電極層650及第二絕緣圖案660上形成第三導電層670。
重新參照圖47及圖48，可沿第二方向依序蝕刻第三導電層670、第二上部電極層650、第二可變阻值材料層640、第二中間電極層630、第二選擇材料層620及第二下部電極層610。
可執行所述蝕刻製程直至暴露出第二導電線605的上表面。
藉由所述蝕刻製程，可自第三導電層670在第一方向上 形成各自在第二方向上延伸的多個第三導電線675。另外，可在在垂直方向上第二導電線605與第三導電線675彼此交疊的每一區域處形成包括依序堆疊的第二下部電極615、第二選擇圖案625、第二中間電極635、第二可變阻值圖案645及第二上部電極655的第二記憶體胞元690。
可形成第三絕緣圖案695以填充各第二記憶體胞元690之間及各第三導電線675之間的間隔。第三絕緣圖案695可在第二方向上延伸。第三絕緣圖案695可與第二絕緣圖案660交叉，且可與第二絕緣圖案660合併。
圖54說明根據示例性實施例的可變阻值記憶體裝置的剖視圖。
圖54示出具有其中周邊電路與記憶體胞元依序堆疊的胞元上覆於周邊電路(cell over peri，COP)結構的可變阻值記憶體裝置。
參照圖54，周邊電路區可藉由位於基板500上的閘極結構40、第一層間絕緣層至第三層間絕緣層60、70及80、第一接觸插塞至第三接觸插塞65、75及85以及第一配線67及第二配線77來定義。如圖47及圖48中所示包括第一導電線515、第二導電線605、第三導電線675、第一記憶體胞元580及第二記憶體胞元690的交叉點胞元陣列可堆疊於周邊電路區上。
隔離層502可形成於基板500上，且因此可在基板500中定義主動區(active region)及場區(field region)。
閘極結構40可包括依序堆疊的閘極絕緣圖案10、閘電極20及閘極遮罩30。
閘極絕緣圖案10可包含例如氧化矽、金屬氧化物等，閘電極20可包含例如經摻雜多晶矽、金屬、金屬矽化物、金屬氮化物等，且閘極遮罩30可包含例如氮化矽。在示例性實施例中，閘極間隔壁50可進一步形成於閘極結構40的側壁上。
雜質區505可形成於基板500的鄰近閘極結構40的上部部分處。雜質區505可包含例如磷、砷等n型雜質。在此種情形中，閘極結構40及雜質區505可定義n通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體，且圖54中所示的基板500的一部分可充當NMOS區。
在示例性實施例中，基板500可更包括p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)區，在所述PMOS區中可形成有包括閘極結構及經p型雜質摻雜的雜質區的PMOS電晶體。在此種情形中，所述可變阻值記憶體裝置可包括互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體。
在示例性實施例中，閘極結構40可為一部分可埋置於基板500中的埋置式閘極結構。在此種情形中，基板500的上部部分可被移除以形成凹槽，且凹槽中可形成有閘極絕緣圖案及閘電極。
第一層間絕緣層60可覆蓋位於基板500上的閘極結構 40、閘極間隔壁50、及雜質區505，且第一接觸插塞65可延伸穿過第一層間絕緣層60以接觸雜質區505。第一配線67可形成於第一層間絕緣層60上，且可電性連接至第一接觸插塞65。
第二層間絕緣層70可形成於第一層間絕緣層60上，且第二接觸插塞75可延伸穿過第二層間絕緣層70以接觸第一配線67。第二配線77可形成於第二層間絕緣層70上，且可電性連接至第二接觸插塞75。在示例性實施例中，第二配線77的一部分可延伸至PMOS區，且可電性連接至PMOS電晶體的雜質區。
第三層間絕緣層80可形成於第二層間絕緣層70上，且可覆蓋第二配線77。第三接觸插塞85可延伸穿過第三層間絕緣層80以接觸第二配線77。
第一層間絕緣層至第三層間絕緣層60、70、及80可包含氧化矽。第一接觸插塞至第三接觸插塞65、75、及85，以及第一配線67及第二配線77可包含例如鎢、鋁、銅、鈦等金屬及/或金屬氮化物。
交叉點胞元陣列可形成於第三層間絕緣層80上。舉例而言，第一導電線515可電性連接至第三接觸插塞85。
圖54示出在周邊電路區中處於兩個各別層次中的第一配線67及第二配線77。舉例而言，在周邊電路區中，所述配線可形成於單一層次中、或者更多配線可形成於多於兩個層次中。
圖55至圖60說明製造根據示例性實施例的可變阻值記憶體裝置的方法中的各階段的剖視圖。
參照圖55，可將雜質植入至基板700的上部部分中以形成雜質區，且可在基板700上形成隔離圖案705以定義主動區及場區。可藉由隔離圖案705來劃分所述雜質區以形成多個第一導電線702。
可藉由淺溝槽隔離(shallow trench isolation，STI)製程來形成隔離圖案705。舉例而言，可在基板700上形成溝槽707，可在基板700上形成隔離層以填充溝槽707，且可將隔離層平坦化直至暴露出基板700的上表面。所述隔離層可由例如氧化矽等絕緣材料形成。
在示例性實施例中，可將溝槽707形成為在第一方向上延伸，且可在第二方向上形成多個溝槽707。因此，可在第二方向上形成各自在第一方向上延伸的第一導電線702及隔離圖案705。
在示例性實施例中，在藉由淺溝槽隔離製程而形成隔離圖案705之後，且接著可藉由離子植入製程來形成第一導電線702。
參照圖56，可在第一導電線702及隔離圖案705上形成第一層間絕緣層710，且可局部地蝕刻第一層間絕緣層710以形成第一開口715。
舉例而言，第一開口715可暴露出第一導電線702的上表面，且可在第一方向上形成多個第一開口715以定義第一開口行。
參照圖57，可形成下部電極720以填充第一開口715的 下部部分。
在示例性實施例中，可使用第一導電線702的暴露出的上表面作為晶種(seed)藉由選擇性磊晶成長(selective epitaxial growth，SEG)製程來形成下部電極720。在所述選擇性磊晶成長製程期間，亦可植入n型雜質。因此，下部電極720可包含n型半導體材料。
參照圖58，可形成選擇圖案730及中間電極740以填充第一開口715的其餘部分。
在示例性實施例中，可在下部電極720上以雙向定限開關材料形成選擇材料層以填充第一開口715。可藉由化學機械研磨製程及回蝕製程來局部地移除選擇材料層，以形成局部地填充第一開口715的選擇圖案730。
可在選擇圖案730上形成中間電極層以填充第一開口715，且可藉由化學機械研磨製程而將中間電極層平坦化，以形成覆蓋選擇圖案730的上表面的中間電極740。
參照圖59，可在第一層間絕緣層710上形成第二層間絕緣層750以覆蓋中間電極740，且可局部地移除第二層間絕緣層750以形成第二開口755。
在示例性實施例中，可藉由第二開口755來暴露出中間電極740的上表面。第二開口755的佈局可與第一開口715的佈局實質上相同或相似。
可執行與參照圖19至圖23所說明的製程實質上相同或 相似的製程。
因此，可在第二開口755的側壁上形成間隔壁760，且可形成可變阻值圖案765。可以間隔壁760環繞可變阻值圖案765的側壁。可在第二開口755的上部部分中形成上部電極770以覆蓋間隔壁760的及可變阻值圖案765的上表面。
參照圖60，可在第二層間絕緣層750上形成第三層間絕緣層780以覆蓋上部電極770，且可穿過第三層間絕緣層780而形成導電接觸插塞785以接觸上部電極770。可在第三層間絕緣層780上形成在第二方向上延伸且電性連接至導電接觸插塞785的第二導電線790。
在示例性實施例中，可不形成而是省略導電接觸插塞785，且第二導電線790可直接接觸上部電極770。
在根據示例性實施例的所述可變阻值記憶體裝置中，截止電流可藉由改變與選擇圖案接觸的電極的構成而減小，且記憶體胞元的操作可靠性及特性分佈可增強。因此，所述可變阻值記憶體裝置可有效地應用於相變隨機存取記憶體裝置、電阻式隨機存取記憶體裝置、磁性隨機存取記憶體裝置等。
所述實施例可提供操作可靠性得到增強的可變阻值記憶體裝置。
在根據示例性實施例的可變阻值記憶體裝置中，與包含硫屬化物材料的選擇圖案接觸的電極可包含n型半導體材料或高功函數導電材料。因此，選擇圖案與電極之間可形成有P-N接面 或肖特基障壁，且記憶體胞元中的截止電流可減小。因此，相鄰的記憶體胞元之間因截止電流而產生的擾亂或干擾可得到防止或減少。
本文中已揭露各實例性實施例，且儘管採用具體用語，但該些用語僅以一般意義及說明性意義來使用且應僅以一般意義及說明性意義來解釋，而並非用於限制目的。在某些情形中，除非另外具體地指明，否則如在本申請案提出申請之前對於此項技術中具有通常知識者而言將顯而易見，結合一特定實施例所闡述的特徵、特性、及/或元件可單獨使用或與結合其他實施例所闡述的特徵、特性、及/或元件組合使用。因此，熟習此項技術者應理解，在不背離如以下申請專利範圍中所述的本發明的精神及範圍的條件下，可作出形式及細節上的各種變化。
100‧‧‧下部電極
110‧‧‧選擇圖案
120‧‧‧中間電極
130‧‧‧可變阻值圖案
140‧‧‧上部電極

Claims (15)

  1. 一種可變阻值記憶體裝置，包括：選擇圖案；中間電極，接觸所述選擇圖案的第一表面；可變阻值圖案，位於所述中間電極的與所述選擇圖案相對的側上；以及第一電極，接觸所述選擇圖案的第二表面並包含n型半導體材料，所述選擇圖案的所述第二表面與所述選擇圖案的所述第一表面相對，其中所述選擇圖案設置於所述第一電極與所述可變阻值圖案之間，其中所述可變阻值記憶體裝置包括位於所述第一電極與所述選擇圖案之間的介面處的由所述第一電極與所述選擇圖案一起形成的P-N接面，且其中所述第一電極包含具有n型硫屬化物材料的矽-鍺，且其中所述n型硫屬化物材料具有等於或大於約70重量%的矽-鍺的含量。
  2. 如申請專利範圍第1項所述的可變阻值記憶體裝置，其中所述選擇圖案包含雙向定限開關(OTS)材料。
  3. 如申請專利範圍第2項所述的可變阻值記憶體裝置，其中所述選擇圖案包含砷以及包含矽、鍺、銻、碲、硒、銦及錫中的至少兩者。
  4. 如申請專利範圍第2項所述的可變阻值記憶體裝置，其中所述選擇圖案包含硒以及包含砷、矽、鍺、銻、碲、銦及錫中的至少兩者。
  5. 如申請專利範圍第1項所述的可變阻值記憶體裝置，其中所述可變阻值圖案包含鍺-銻-碲(GST)、具有鍺-碲及銻-碲的超晶格、銦-銻-碲(IST)或鉍-銻-碲(BST)。
  6. 如申請專利範圍第1項所述的可變阻值記憶體裝置，其中所述中間電極包含碳或氮化碳。
  7. 如申請專利範圍第1項所述的可變阻值記憶體裝置，更包括位於所述可變阻值圖案的與所述中間電極相對的側上的第二電極。
  8. 如申請專利範圍第7項所述的可變阻值記憶體裝置，其中所述第二電極包含金屬鈦或氮化鈦。
  9. 如申請專利範圍第1項所述的可變阻值記憶體裝置，其中所述可變阻值圖案及所述選擇圖案中的至少一者在平面圖中具有較所述中間電極的面積小的面積。
  10. 如申請專利範圍第9項所述的可變阻值記憶體裝置，更包括間隔壁，所述間隔壁覆蓋所述可變阻值圖案及所述選擇圖案中的至少一者的側壁。
  11. 如申請專利範圍第1項所述的可變阻值記憶體裝置，更包括：基板； 多個第一導電線，在所述基板上沿第一方向彼此鄰近，所述第一導電線中的每一者在與所述第一方向交叉的第二方向上延伸，且所述第一方向及所述第二方向平行於所述基板的上表面；以及多個第二導電線，沿所述第二方向彼此鄰近且位於所述第一導電線之上方，所述第二導電線中的每一者在所述第一方向上延伸，其中在所述第一導電線與所述第二導電線之間形成有多個第一記憶體胞元，所述第一記憶體胞元位於在與所述基板的所述上表面實質上垂直的垂直方向上所述第一導電線與所述第二導電線的各別交疊區域中，且所述第一記憶體胞元中的每一者均包括所述第一電極、所述選擇圖案、所述中間電極及所述可變阻值圖案。
  12. 如申請專利範圍第11項所述的可變阻值記憶體裝置，更包括多個第三導電線，所述第三導電線沿所述第一方向彼此鄰近且位於所述第二導電線之上方，所述第三導電線中的每一者在所述第二方向上延伸，其中在所述第二導電線與所述第三導電線之間形成有多個第二記憶體胞元，所述第二記憶體胞元位於在所述垂直方向上所述第二導電線與所述第三導電線的各別交疊區域中。
  13. 一種可變阻值記憶體裝置，包括：選擇圖案；可變阻值圖案； 中間電極，位於所述選擇圖案與所述可變阻值圖案之間；外層，位於所述選擇圖案上，進而使得所述選擇圖案位於所述外層與所述中間電極之間，所述外層接觸所述選擇圖案的表面，其中所述選擇圖案設置於所述外層與所述可變阻值圖案之間，其中所述可變阻值記憶體裝置包括位於所述外層與所述選擇圖案之間的介面處的P-N接面，且其中所述外層包含具有n型硫屬化物材料的矽-鍺，且其中所述n型硫屬化物材料具有等於或大於約70重量%的矽-鍺的含量。
  14. 如申請專利範圍第13項所述的可變阻值記憶體裝置，其中所述外層為電極。
  15. 如申請專利範圍第13項所述的可變阻值記憶體裝置，其中所述選擇圖案包含雙向定限開關(OTS)材料。
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