KR102434174B1 - 홀 내에 국한된 선택 소자 패턴를 갖는 반도체 메모리 장치 - Google Patents

홀 내에 국한된 선택 소자 패턴를 갖는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 소자를 가진 전자 장치가 설명된다. 상기 반도체 메모리 소자는 홀을 가진 하부 층간 절연층, 상기 하부 층간 절연층 상의 상부 층간 절연층, 및 상기 하부 층간 절연층의 상기 홀 내에 국한된 하부 엘리먼트 및 상기 상부 층간 절연층에 의해 둘러싸인 상부 엘리먼트를 포함하는 메모리 셀 스택을 포함할 수 있다. 상기 하부 엘리먼트는 하부 전극 및 상기 하부 전극 상의 선택 소자 패턴을 포함할 수 있다. 상기 상부 엘리먼트는 상기 선택 소자 패턴 상의 메모리 패턴, 상기 메모리 패턴 상의 상부 전극을 포함할 수 있다.

Description

홀 내에 국한된 선택 소자 패턴를 갖는 반도체 메모리 장치{Semiconductor Memory Device Having a Selector Element Pattern Confined in a Hole}
본 발명은 크로스-포인트형 반도체 메모리 소자에 관한 것으로서, 특히 홀 내에 국한된 하부 전극 및 선택 소자 패턴을 갖는 크로스-포인트형 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자, 예를 들어, 가변 저항성 메모리 소자는 저 저항 상태와 고 저항 상태 사이를 스위칭하는 메모리 엘리먼트를 포함할 수 있다. 예를 들어, 가변 저항성 메모리 소자는 ReRAM(Resistive Random Access Memory), PCRAM(Phase Changeable Random Access Memory), STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory) 등을 포함할 수 있다. 특히, 크로스-포인트 배열형 메모리 소자는 DRAM (Dynamic Random Access Memory) 등에 비하여 간단한 구조 및 비휘발성 특성을 가지므로 차세대 반도체 메모리 소자로 주목 받고 있다.
본 발명이 해결하고자 하는 과제는 홀 내에 국한 또는 매립된 선택 소자 패턴을 갖는 크로스-포인트형 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 보울 형상을 가진 선택 소자 패턴을 포함하는 크로스-포인트형 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 평평한 상면을 갖는 중간 전극을 포함하는 크로스-포인트형 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상부의 폭이 하부의 폭보다 넓은 메모리 셀 스택을 포함하는 반도체 메모리 셀 스택을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 홀 내에 국한 또는 매립된 선택 소자 패턴을 갖는 크로스-포인트형 반도체 메모리 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 보울 형상을 가진 선택 소자 패턴을 포함하는 크로스-포인트형 반도체 메모리 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 평평한 상면을 갖는 중간 전극을 포함하는 크로스-포인트형 반도체 메모리 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상부의 폭이 하부의 폭보다 넓은 메모리 셀 스택을 포함하는 반도체 메모리 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상술한 반도체 메모리 소자를 포함하는 전자 장치 및 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 전자 장치는 반도체 메모리 소자를 포함할 수 있다. 본 발명의 일 실시예에 의한 반도체 메모리 소자는 홀을 가진 하부 층간 절연층, 상기 하부 층간 절연층 상의 상부 층간 절연층, 및 상기 하부 층간 절연층의 상기 홀 내에 국한된 하부 엘리먼트 및 상기 상부 층간 절연층에 의해 둘러싸인 상부 엘리먼트를 포함하는 메모리 셀 스택을 포함할 수 있다. 상기 하부 엘리먼트는 하부 전극 및 상기 하부 전극 상의 선택 소자 패턴을 포함할 수 있다. 상기 상부 엘리먼트는 상기 선택 소자 패턴 상의 메모리 패턴, 상기 메모리 패턴 상의 상부 전극을 포함할 수 있다.
상기 반도체 메모리 소자는 상기 상부 엘리먼트의 외 측면 상의 상부 스페이서, 및 상기 홀의 내 측벽 상의 하부 스페이서를 더 포함할 수 있다. 상기 하부 엘리먼트는 상기 하부 스페이서에 의해 국한될 수 있다.
상기 하부 스페이서의 상부의 외 측면과 상기 상부 스페이서의 하부의 내 측면이 서로 접촉할 수 있다.
상기 하부 스페이서는 상면도에서 디스크 모양일 수 있다. 상기 상부 스페이서는 상기 상면도에서 디스크 모양 또는 다각형 링 모양일 수 있다.
상기 홀은 상기 상면도에서 원 모양일 수 있다. 상기 상부 엘리먼트는 상기 상면도에서 라운드진 코너부들을 갖는 사각형 모양일 수 있다.
상기 하부 엘리먼트는 상기 선택 소자 패턴과 상기 메모리 패턴 사이의 중간 전극의 하부를 더 포함할 수 있다. 상기 중간 전극의 상기 하부는 상기 홀 내에 위치하도록 아래쪽으로 돌출할 수 있다.
상기 상부 엘리먼트는 상기 중간 전극의 상부를 더 포함할 수 있다. 상기 중간 전극의 상부는 평평한 상면을 가질 수 있다.
상기 상부 엘리먼트는 상기 메모리 패턴과 상기 상부 전극 사이의 레저버 패턴을 더 포함할 수 있다. 상기 레저버 패턴은 금속 또는 금속 산화물을 포함할 수 있다.
상기 하부 엘리먼트는 상기 하부 전극과 상기 선택 소자 패턴 사이의 자가 전류 제어 유닛 패턴을 더 포함할 수 있다.
상기 자가 전류 제어 유닛 패턴은 금속 산화물을 포함할 수 있다.
상기 하부 엘리먼트는 상기 자가 전류 제어 유닛 패턴과 상기 선택 소자 패턴 사이의 버퍼 전극 패턴을 더 포함할 수 있다.
상기 버퍼 전극 패턴은 금속, 금속 화합물, 금속 실리사이드, 또는 금속 합금 중 하나 이상을 포함할 수 있다.
상기 자가 전류 제어 유닛 패턴과 상기 버퍼 패턴은 중앙부가 오목한 상면을 갖는 보울 형상일 수 있다.
상기 선택 소자 패턴은 중앙부가 오목한 상면을 갖는 보울 형상일 수 있다.
상기 상부 엘리먼트의 수평 폭은 상기 하부 엘리먼트의 수평 폭보다 클 수 있다.
상기 전자 장치는 프로세서를 더 포함할 수 있다. 상기 프로세서는 외부로부터의 명령을 포함하는 신호를 수신하고, 명령의 추출이나 해독 또는 프로세서의 신호의 입출력 제어를 수행하는 제어부, 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부, 및 연산을 수행하는 데이터, 연산을 수행한 결과에 대응하는 데이터 또는 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함할 수 있다. 상기 기억부는 상기 반도체 메모리 소자를 포함할 수 있다.
상기 전자 장치는 프로세싱 시스템을 더 포함할 수 있다. 상기 프로세싱 시스템은 수신된 명령을 해석하고 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서, 상기 명령을 해석하기 위한 프로그램 및 정보를 저장하기 위한 보조기억장치, 상기 프로그램을 실행할 때 상기 프로세서가 프로그램 및 정보를 이용해 연산을 수행할 수 있도록 보조기억장치로부터 프로그램 및 정보를 이동시켜 저장하는 주기억장치, 및 프로세서, 보조기억장치 및 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함할 수 있다. 보조기억장치 또는 주기억장치 중 어느 하나는 상기 반도체 메모리 소자를 포함할 수 있다.
상기 전자 장치는 데이터 저장 시스템을 더 포함할 수 있다. 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치, 외부로부터 입력된 명령에 따라 저장 장치의 데이터 입출력을 제어하는 컨트롤러, 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치, 및 저장 장치, 컨트롤러 및 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있다. 저장 장치 또는 임시 저장 장치 중 어느 하나는 상기 반도체 메모리 소자를 포함할 수 있다.
본 발명의 일 실시예에 의한 전자 장치는 반도체 메모리 소자를 포함할 수 있다. 상기 반도체 메모리 소자는 홀을 가진 하부 층간 절연층; 상기 하부 층간 절연층의 상기 홀 내의 하부 스페이서; 상기 홀 내에 상기 하부 스페이서에 의해 국한된 하부 필라; 상기 하부 필라 상의 상부 필라; 상기 상부 필라의 측벽 상의 상부 스페이서; 및 상기 하부 층간 절연층 상에 상기 상부 스페이서를 감싸는 상부 층간 절연층을 포함할 수 있다. 상기 하부 필라는 하부 전극, 및 상기 하부 전극 상의 선택 소자 패턴을 포함할 수 있다. 상기 상부 필라는 메모리 패턴, 및 상기 메모리 패턴 상의 상부 전극을 포함할 수 있다. 상기 상부 필라의 수평 폭은 상기 하부 필라의 수평 폭보다 클 수 있다.
상기 하부 필라는 상기 하부 전극과 상기 선택 소자 패턴 사이의 자가 전류 제어 유닛 패턴 및 버퍼 전극 패턴을 더 포함할 수 있다. 상기 상부 필라는 상기 하부 필라의 상기 선택 소자 패턴과 상기 메모리 패턴 사이의 중간 전극, 및 상기 메모리 패턴과 상기 상부 전극 사이의 레저버 패턴을 더 포함할 수 있다. 상기 자가 전류 제어 유닛 패턴, 상기 버퍼 전극 패턴, 및 상기 선택 소자 패턴은 상면이 오목한 보울 형태를 가질 수 있다.
상기 하부 스페이서의 외 측벽과 상기 상부 스페이서의 내 측면은 수직으로 평평할 수 있다. 상기 하부 스페이서와 상기 상부 스페이서는 이격될 수 있다. 상기 하부 층간 절연층은 상기 하부 스페이서와 상기 상부 스페이서 사이의 림형 돌출부를 가질 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면 메모리 셀 스택이 홀 내에 국한, 매립된 구조의 선택 소자 패턴을 가지므로, 셀 스택의 총 높이가 낮아진 효과를 가질 수 있다. 따라서 제조 공정이 용이해질 수 있다.
본 발명의 기술적 사상에 의하면 메모리 셀 스택의 선택 소자 패턴이 홀 내에 국한, 매립된 구조를 가지므로 메모리 셀 스택의 형성공정에서 식각 가스에 의한 공격을 받지 않을 수 있다. 따라서, 메모리 셀 스택의 선택 소자 패턴이 우수한 특성을 가질 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 메모리 소자의 개념적인 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 메모리 소자의 개념적인 3차원 사시도이다.
도 3a는 도 2의 I-I' 선을 따라 취해진 종단면도이고 및 도 3b는 도 2의 II-II' 선을 따라 취해진 종단면도이다.
도 3a 및 3b 내지 도 6a 및 6b는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들을 개념적으로 도시한 종단면도들이다. 도 3a 내지 6a는 도 2의 I-I' 선을 따라 취해진 종단면도들이고, 및 도 3b 내지 6b는 도 2의 II-II' 선을 따라 취해진 종단면도들이다.
도 7a 및 7b 내지 도 21a 및 21b는 본 발명의 일 실시예에 의한 반도체 메모리 소자(100A)를 제조하는 방법을 설명하는 도면들이다. 도 7a 내지 21a는 도 2의 I-I' 선을 따라 취해진 종단면도들이고 및 도 7b 내지 21b는 도 2의 II-II' 선을 따라 취해진 종단면도들이다.
도 22a 및 22b는 본 발명의 다양한 실시예들에 의한 메모리 셀 스택들의 상부 엘리먼트들, 및 상부 엘리먼트들을 감싸는 상부 스페이서들을 개념적으로 보이는 상면도들이다.
도 23a 내지 23c는 본 발명의 다양한 실시예들에 의한 메모리 소자들의 메모리 셀 스택들의 하부 엘리먼트들과 상부 엘리먼트들의 레이아웃도들이다.
도 24 내지 도 28은 본 발명의 다양한 실시 예들에 의한 반도체 메모리 소자들 중 하나 이상을 포함하는 전자 장치 또는 전자 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 메모리 소자(100)의 개념적인 회로도이다. 도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자(100)는 제1 방향, 예를 들어 로우 방향으로 평행하게 연장하는 워드 라인들(WL), 워드 라인들(WL)과 수직으로 교차하는 제2 방향, 예를 들어 컬럼 방향으로 평행하게 연장하는 비트 라인들(BL), 및 워드 라인들(WL)과 비트 라인들(BL)의 교차 영역들 내에 배치된 메모리 셀 스택들(MC)을 포함할 수 있다. 메모리 셀 스택들(MC)은 가변 저항 소자 (variable resistance element)를 포함할 수 있다. 워드 라인들(WL)이 제2 방향, 예를 들어 컬럼 방향으로 평행하게 연장할 수도 있고, 및 비트 라인들(BL)이 제1 방향, 예를 들어 로우 방향으로 평행하게 연장할 수도 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 메모리 소자(100)의 개념적인 3차원 사시도이다. 도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자(100)는 하부 전도성 배선들(15), 상부 전도성 배선들(60), 및 메모리 셀 스택들(MC)을 포함할 수 있다.
하부 전도성 배선들(15)은 제1 수평 방향으로 평행하게 연장할 수 있다. 도 1을 더 참조하여, 하부 전도성 배선들(15)은 워드 라인들(WL)일 수 있다. 본 발명의 다른 실시예에서, 하부 전도성 배선들(15)은 비트 라인들(BL)일 수도 있다.
상기 상부 전도성 배선들(60)은 제1 수평 방향과 수직하는 제2 수평 방향으로 평행하게 연장할 수 있다. 즉, 상면도에서, 하부 전도성 배선들(15)과 상부 전도성 배선들(60)은 메시(mesh) 모양처럼 서로 직교할 수 있다. 도 1을 더 참조하여, 상부 전도성 배선들(60)은 비트 라인들(BL)일 수 있다. 본 발명의 다른 실시예에서, 상부 전도성 배선들(60)은 워드 라인들(WL)일 수도 있다.
상기 메모리 셀 스택들(MC)은 하부 전도성 배선들(15)과 상부 전도성 배선들(60)이 교차하는 영역들 내에 수직하게 배치될 수 있다. 메모리 셀 스택들(MC)은 기둥 모양을 가질 수 있다.
도 3a 및 3b 내지 도 6a 및 6b는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들(100A-100D)을 개념적으로 도시한 종단면도들이다. 도 3a 내지 6a는 도 2의 I-I' 선을 따라 취해진 종단면도들이고, 및 도 3b 내지 6b는 도 2의 II-II' 선을 따라 취해진 종단면도들이다.
도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자(100A)는 하부 층(10) 상의 하부 전도성 배선(15), 하부 전도성 배선(15) 상에 적층된 메모리 셀 스택(MC), 및 메모리 셀 스택(MC) 상의 상부 전도성 배선(60)을 포함할 수 있다. 메모리 셀 스택(MC)은 하부 전극(20), 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)을 포함하는 하부 엘리먼트(UE), 및 중간 전극(40), 메모리 패턴(45), 레저버 패턴(50), 및 상부 전극(55)을 포함하는 상부 엘리먼트(UE)를 포함할 수 있다.
반도체 메모리 소자(100A)는 메모리 셀 스택(MC)의 하부 엘리먼트(LE)의 측벽들을 감싸는 하부 스페이서(70) 및 상부 엘리먼트(UE)의 측벽들을 감싸는 상부 스페이서(75)을 더 포함할 수 있다. 하부 스페이서(70)의 상부와 상부 스페이서(75)의 하부가 접촉할 수 있다.
반도체 메모리 소자(100A)는 하부 스페이서(70)의 외 측면을 감싸는 하부 층간 절연층(80) 및 상부 스페이서(75)의 외 측면을 감싸는 상부 층간 절연층(85)을 더 포함할 수 있다. 하부 층간 절연층(80)은 상부 스페이서(75)의 하면과 접촉할 수 있다. 상부 층간 절연층(85)은 메모리 셀 스택(MC)의 상면의 일부를 덮을 수 있다.
하부 층간 절연층(80)은 홀(H)을 가질 수 있다. 하부 스페이서(70)는 홀(H)의 내 측벽 상에 형성될 수 있다. 홀(H) 내에서, 하부 전극(20), 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)은 하부 스페이서(70)로 정의(define) 및 국한(confine)될 수 있다. 홀(H) 내에 중간 전극(40)의 하부의 일부도 형성될 수 있다. 따라서, 하부 엘리먼트(LE)는 홀(H) 내에 형성된 중간 전극(40)의 하부의 일부를 더 포함할 수 있다. 하부 스페이서(70)는 메모리 셀 스택(MC)의 하부 엘리먼트(LE) 및 중간 전극(40)의 일부를 감싸는 실린더 모양을 가질 수 있다. 상부 스페이서(75)는 메모리 셀 스택(MC)의 상부 엘리먼트(UE)를 감싸는 실린더 모양을 가질 수 있다. 예를 들어, 하부 스페이서(70) 및 상부 스페이서(75)는 각각, 상면도에서 원형 디스크 또는 다각형 링(ring) 모양을 가질 수 있다. 하부 스페이서(70) 및 상부 스페이서(75)는 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 하부 스페이서(70)는 홀(H)의 내 측벽 상에 형성되어 홀(H)의 중심, 즉 안 쪽를 향하도록 형성될 수 있고, 및 상부 스페이서(75)는 메모리 셀 스택(MC)의 외 측벽 상에 형성되어 바깥 쪽을 향하도록 형성될 수 있다. 즉, 하부 스페이서(70)는 평평한 외 측면을 가질 수 있고, 및 상부 스페이서는 평평한 내 측면을 가질 수 있다. 하부 층간 절연층(80)은 하부 스페이서(70)의 외 측면 및 상부 스페이서(75)의 바닥 면과 접촉할 수 있다. 상부 층간 절연층(85)은 상부 스페이서(75)의 외 측면 및 하부 층간 절연층(80)의 상면과 접촉할 수 있다. 상부 층간 절연층(85)은 메모리 셀 스택(MC) 및 상부 스페이서(75)를 충분히 덮도록 두껍게 형성될 수 있다. 하부 층간 절연층(80) 및 상부 층간 절연층(85)은 실리콘 산화물을 포함할 수 있다. 하부 스페이서(70)의 상단부는 하부 층간 절연층(80)보다 높은 레벨에 위치하도록 위쪽으로 돌출할 수 있다.
따라서, 예를 들어, 메모리 셀 스택(MC)의 하부 엘리먼트(LE)는 홀(H) 내에 형성되어 하부 스페이서(70)에 의해 국한될 수 있고, 및 메모리 셀 스택(MC)의 상부 엘리먼트(UE)는 홀(H)의 상부에 형성되고 상부 스페이서(75)에 의해 둘러 싸일 수 있다.
하부 층(10)은 기판 또는 베이스 절연층일 수 있다. 예를 들어, 하부 층(10)이 기판인 경우, 하부 전도성 배선들(15)은 하부 층(10) 내에 매립될 수 있다. 하부 층(10)이 베이스 절연층인 경우 하부 전도성 배선들(15)은 베이스 절연층 내에 매립될 수도 있고, 또는 베이스 절연층 상에 배치될 수도 있다.
하부 전도성 배선(15)은 상면도에서 제1 수평 방향으로 연장하는 라인 모양일 수 있다. 하부 전도성 배선들(15)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다. 하부 전도성 배선(15)의 상면의 일부는 홀(H) 내에 의해 노출될 수 있다.
하부 전극(20)은 홀(H) 내에 노출된 하부 전도성 배선(15) 상에 형성될 수 있다. 하부 전극(20)은 비아 플러그 모양, 예를 들어 원형 또는 다각형 메사(mesa) 모양으로 형성될 수 있다. 본 발명의 다른 실시예에서, 하부 전극(20)은 중앙부가 오목한 상면을 갖는 보울(bowl) 모양으로 형성될 수도 있다. 하부 전극(20)의 하면은 하부 전도성 배선(15)과 접촉할 수 있고, 및 하부 전극(20)의 측면들은 하부 스페이서(70)와 접촉할 수 있다. 하부 전극(20)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
자가 전류 제어 유닛 패턴(25)은 하부 스페이서(70)에 의해 국한되어 홀(H) 내의 하부 전극(20) 상에 형성될 수 있다. 자가 전류 제어 유닛 패턴(25)은 중앙부가 오목한 상면을 갖는 보울(bowl) 형상을 가질 수 있다. 본 발명의 다른 실시예에서, 자가 전류 제어 유닛 패턴(25)은 상면이 평평한 메사(mesa) 모양으로 형성될 수도 있다. 자가 전류 제어 유닛 패턴(25)은 하프늄 산화물(HfOx) 같은 하프니아 물질을 포함할 수 있다. 자가 전류 제어 유닛 패턴(25)은 메모리 셀 스택(MC) 내에 과 전류가 흐르는 것을 블로킹할 수 있다.
버퍼 전극 패턴(30)은 하부 스페이서(70)에 의해 국한되어 홀(H) 내의 자가 전류 제어 유닛 패턴(25) 상에 형성될 수 있다. 버퍼 전극 패턴(30)도 중앙부가 오목한 상면을 갖는 보울(bowl) 형상을 가질 수 있다. 본 발명의 다른 실시예에서, 버퍼 전극 패턴(30)은 상면이 평평한 메사(mesa) 모양으로 형성될 수도 있다. 버퍼 전극 패턴(30)은 자가 전류 제어 유닛 패턴(25)과 선택 소자 패턴(35) 사이에서 원자들의 확산을 블로킹할 수 있다. (예를 들어, 확산 장벽 층) 버퍼 전극 패턴(30)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
선택 소자 패턴(35)은 하부 스페이서(70)에 의해 국한되어 홀(H) 내의 버퍼 전극 패턴(30) 상에 형성될 수 있다. 선택 소자 패턴(35)도 중앙부가 오목한 상면을 갖는 보울(bowl) 형상을 가질 수 있다. 본 발명의 다른 실시예에서, 선택 소자 패턴(35)은 상면이 평평한 메사(mesa) 모양으로 형성될 수도 있다. 선택 소자 패턴(35)은 전압 또는 전류에 의해 메모리 셀 스택(MC) 내에 전류 흐름을 발생시킬 수도 있고 블로킹할 수도 있다. 선택 소자 패턴(35)은 이온 도핑된 실리콘, 이온 도핑된 산화물, 또는 이온 도핑된 질화물 중 하나 이상을 포함할 수 있다. 예를 들어, 이온은 붕소(B, boron), 카본(C, carbon), 질소(N, nitrogen), 비소(As, arsenic), 인(P, phosphorous), 실리콘(Si, silicon), 게르마늄 (Ge, germanium), 또는 갈륨(Ga, gallium) 등의 이온 임플란트가 가능한 물질들 중 하나 이상을 포함할 수 있다. 산화물은 실리콘 산화물(SiO2), 알루미늄 산화물 (Al2O3), 지르코늄 산화물 (ZrO2), 티타늄 산화물 (TiO2), 또는 기타 산화물 중 하나를 포함할 수 있다. 질화물은 실리콘 질화물 (Si3N4) 등을 포함할 수 있다. 예를 들어, 선택 소자 물질 층(35a)은 비소(As, Arsenic) 이온들이 도핑된 실리콘 산화물을 포함할 수 있다.
중간 전극(40)은 홀(H)의 내부에 형성된 하부 및 홀(H)의 상부에 형성된 상부를 가질 수 있다. 즉, 중간 전극(40)의 하부의 일부가 홀(H) 내의 선택 소자 패턴(35)의 오목한 중심부 상에 배치될 수 있다. 중간 전극(40)의 하부는 홀(H) 내에 위치하도록 아래 쪽으로 돌출할 수 있다. 본 발명의 다른 실시예에서, 중간 전극(40)의 하면은 평평할 수도 있다. 중간 전극(40)의 상부는 하부 층간 절연층(80)의 상면 및 하부 스페이서(70)의 상단부보다 높은 레벨에 위치할 수 있다. 중간 전극(40)의 상부는 평평한 상면을 가질 수 있다. 중간 전극(40)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
앞서 언급되었듯이, 하부 전극(20), 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)은 하부 스페이서(70)에 의해 국한되도록 홀(H) 내에 보울(bowl) 모양으로 형성될 수 있다. 즉, 하부 전극(20)도 보울(bowl) 모양으로 형성될 수도 있다.
메모리 패턴(45)은 중간 전극(40) 상에 메사(mesa) 모양으로 적층될 수 있다. 메모리 패턴(45)은 가변 저항 반도체 소자들의 가변 저항성 셀을 포함할 수 있다. 메모리 패턴(45)의 저항 값은 산소 함유량에 따라 변할 수 있다. 예를 들어, 메모리 패턴(45)은 하프늄 산화물 (HfO2), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO), 또는 징크 산화물(ZnO) 등의 금속 산화물, GST(GeSbTe) 또는 칼코게나이드 물질 같은 위상 변화 물질, 전도성 브리징 (conductive bridging) 물질 같은 기계적 가변 저항 물질, 또는 멤리스터(memristor) 물질을 포함할 수 있다.
레저버 패턴(50)은 메모리 패턴(45) 상에 메사(mesa) 모양으로 적층될 수 있다. 레저버 패턴(50)은 산소 원자 또는 산소 이온을 제공하거나 또는 저장할 수 있는 물질을 포함할 수 있다. 예를 들어, 레저버 물질 층(50a)은 탄탈륨 또는 티타늄 같은 금속을 포함할 수 있다. 메모리 패턴(45)과 레저버 패턴(50)은 가변 저항 소자를 형성할 수 있다. 예를 들어, 메모리 패턴(45) 내의 산소 원자들이 레저버 패턴(50)으로 이동하여 저장되거나, 또는 레저버 패턴(50) 내에 저장되었던 산소 원자들이 메모리 패턴(45) 내부로 이동함에 따라 가변 저항 소자는 고 저항 상태와 저 저항 상태를 가질 수 있다.
상부 전극(55)은 레저버 패턴(50) 상에 메사(mesa) 모양으로 적층될 수 있다. 상부 전극(55)의 상부는 평평한 상면을 가질 수 있다. 상부 전극(55)의 상면의 일부는 리세스될 수 있다. 리세스된 상부 전극(55)의 상면의 일부는 상부 전극(55)과 접촉할 수 있다. 상부 전극(55)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
상부 전도성 배선(60)은 상부 층간 절연층(85)을 수직으로 관통하여 메모리 셀 스택(MC)의 상부 전극(55)과 연결될 수 있다. 상부 전도성 배선(60)은 상면도에서 제1 수평 방향과 수직하는 제2 수평 방향으로 연장하는 라인 모양일 수 있다. 상부 전도성 배선(60)의 하단은 상부 전극(55)의 상면으로부터 내부로 아래 쪽으로 돌출할 수 있다. 상부 전도성 배선들(60)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
반도체 메모리 소자(100A)는 상부 전도성 배선(60) 및 상부 층간 절연층(85) 상의 캡핑 절연층(65)을 더 포함할 수 있다. 캡핑 절연층(65)은 상부 전도성 배선(60) 및 상부 층간 절연층(85)을 물리적 및 기계적으로 고정하고 외부로부터 가해지는 전기적, 화학적, 및 물리적 공격으로부터 상부 전도성 배선(60) 및 상부 층간 절연층(85)을 보호할 수 있다. 캡핑 절연층(65)은 상부 층간 절연층(85)보다 치밀하고(denser) 단단한(solider) 물질, 예를 들어 실리콘 질화물 또는 실리콘 산화 질화물을 포함할 수 있다.
본 실시예에서, 메모리 셀 스택(MC)의 하부 엘리먼트들, 예를 들어, 하부 층간 절연층(80)의 홀(H) 내에 하부 스페이서(70)로 둘러싸인 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)은 오목한 상면을 갖는 보울 형태를 가질 수 있고, 및 메모리 셀 스택(MC)의 상부 엘리먼트들, 예를 들어, 상부 층간 절연층(85) 및 상부 스페이서(75)로 둘러싸인 중간 전극(40), 메모리 패턴(45), 레저버 패턴(50), 및 상부 전극(55)은 상면이 평평한 메사 모양을 가질 수 있다. 본 발명의 일 실시예에서, 하부 전극(20)도 오목한 상면을 갖는 보울 형태를 가질 수 있다.
메모리 셀 스택(MC)은 필라 형태를 가질 수 있다. 예를 들어, 홀(H) 내에 형성된 하부 전도성 배선(15), 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)을 포함하는 하부 엘리먼트(LE)는 하부 필라 형태를 가질 수 있고, 및 중간 전극(40), 메모리 패턴(45), 레저버 패턴(50), 및 상부 전극(55)을 포함하는 상부 엘리먼트(UE)는 상부 필라 형태를 가질 수 있다. 상부 필라 형태의 상부 엘리먼트(UE)의 평균 수평 폭은 하부 필라 형태의 하부 엘리먼트(LE)의 평균 수평 폭보다 클 수 있다. 하부 필라 형태의 하부 엘리먼트(LE)의 최대 수평 폭은 상부 필라 형태의 상부 엘리먼트(UE)의 평균 수평 폭 또는 최소 수평 폭과 동일할 수 있다.
도 4a 및 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자(100B)는 도 3a 및 3b에 도시된 반도체 메모리 소자(100A)와 비교하여, 자가 전류 제어 유닛 패턴(25) 및 버퍼 전극 패턴(30)이 생략될 수 있다. 따라서, 하부 엘리먼트(LE)는 하부 전극(20), 및 하부 전극(20) 상에 직접적으로 형성된 선택 소자 패턴(35)을 포함할 수 있다. 하부 전극(20)은 하부 스페이서(70)에 의해 국한되어 홀(H) 내에 메사(mesa) 모양 또는 보울(bowl) 모양으로 형성될 수 있다.
도 5a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자(100C)는 도 3a 및 3b에 도시된 반도체 메모리 소자(100A)와 비교하여, 하부 엘리먼트(LE)의 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)이 평평한 상면들 및/또는 하면들을 가질 수 있다. 즉, 하부 엘리먼트(LE)의 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)이 하부 스페이서(70)에 의해 국한되어 홀(H) 내에 메사 모양 또는 비아 플러그 모양으로 형성될 수 있다.
본 실시예에서, 메모리 셀 스택(MC)의 하부 엘리먼트(LE)과 하부 스페이서(70)는 평평한 상면을 갖는 보울 형태를 형성할 수 있다.
도 3a 및 3b를 더 참조하여, 메모리 셀 스택(MC)의 하부 엘리먼트(LE), 예를 들어, 하부 층간 절연층(80)의 홀(H) 내에 하부 스페이서(70)로 둘러싸인 하부 전극(20), 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)은 각각 선택적으로 보울 형태 또는 메사 형태 중 하나를 가질 수 있다.
도 6a 및 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자(100D)는 도 3a 및 3b에 도시된 반도체 메모리 소자(100A)와 비교하여, 메모리 셀 스택(MC)의 상부 엘리먼트(UE), 즉 상부 전극(55), 레저버 패턴(50), 메모리 패턴(45), 및 중간 전극 (40)의 폭(W1)이 하부 홀(H) 폭(W2) (또는 직경)보다 클 수 있다. 또는, 메모리 셀 스택(MC)의 상부 스페이서(75)의 내부 폭(W1) (또는 상부 스페이서(75)의 내 측벽들 간의 거리 또는 직경)은 하부 스페이서(70)의 외부 폭(W2) (또는 하부 스페이서(70)의 외 측벽들 간의 거리 또는 직경)보다 클 수 있다. 예를 들어, 하부 층간 절연층(80)은 하부 스페이서(70)와 상부 스페이서(75) 사이에 위로 돌출한 림부(R, rim)를 가질 수 있다. 림부(R)는 상면도에서 디스크 모양 또는 사각형 모양을 가질 수 있다. 하부 스페이서(70)의 상단부는 상부 스페이서(75)의 하단부보다 높은 레벨에 위치하도록 돌출할 수 있다. 하부 스페이서(70)의 돌출한 상단부와 하부 층간 절연층(80)의 돌출한 림부(R)의 최상단은 실질적으로 동일할 수 있다. 하부 스페이서(70)의 상부와 상부 스페이서(75)의 하부가 이격될 수 있다.
도 3a 및 3b 내지 도 6a 및 6b에 도시 및 설명된 기술적 특징들은 서로 호환될 수 있다.
도 7a 및 7b 내지 도 20a 및 20b는 본 발명의 일 실시예에 의한 반도체 메모리 소자(100A)를 제조하는 방법을 설명하는 도면들이다. 도 5a 내지 20a는 도 2의 I-I' 선을 따라 취해진 종단면도들이고 및 도 5b 내지 20b는 도 2의 II-II' 선을 따라 취해진 종단면도들이다.
도 7a 및 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 소자(100A)를 제조하는 방법은 하부 층(10) 상에 하부 전도성 배선들(15)을 형성하고, 하부 전도성 배선들(15)을 덮는 하부 층간 절연층(80)을 형성하고, 및 하부 층간 절연층(80)을 수직으로 관통하여 하부 전도성 배선들(15)의 상면의 일부들을 노출하는 홀들(H)을 형성하는 것을 포함할 수 있다.
하부 층(10)은 기판 또는 베이스 절연층일 수 있다. 예를 들어, 하부 층(10)이 기판인 경우, 하부 전도성 배선들(15)은 하부 층(10) 내에 매립될 수 있다. 하부 층(10)이 베이스 절연층인 경우 하부 전도성 배선들(15)은 베이스 절연층 내에 매립될 수도 있고, 또는 베이스 절연층 상에 배치될 수도 있다.
하부 전도성 배선들(15)을 형성하는 것은 증착 공정을 수행하여 하부 층(10) 상에 전도성 층을 형성하고, 및 포토리소그래피 공정 및 식각 공정을 수행하여 전도성 층을 패터닝하여 하부 전도성 배선들(15)을 형성하는 것을 포함할 수 있다. 또는, 본 발명의 다른 실시예에서, 하부 전도성 배선들(15)을 형성하는 것은 하부 층(10) 내에 트렌치들을 형성하고, 트렌치들 내에 전도성 물질 층을 채운 후, CMP 공정을 수행하여 하부 전도성 배선들(15)을 형성하는 것을 포함할 수 있다. 하부 전도성 배선들(15)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
하부 층간 절연층(80)을 형성하는 것을 증착 공정 또는 코팅 공정을 수행하여 하부 전도성 배선들(15)을 덮는 절연성 물질 층을 형성하는 것을 포함할 수 있다. 하부 층간 절연층(80)은 실리콘 산화물, 또는 카본(C) 및 또는 수소(H)를 함유하는 실리콘 산화물을 포함할 수 있다.
홀들(H)을 형성하는 것은 하부 층간 절연층(80) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하는 식각 공정을 수행하는 것을 포함할 수 있다.
도 8a 및 8b를 참조하면, 방법은 홀들(H) 내에 하부 스페이서들(70)을 형성하는 것을 포함할 수 있다. 하부 스페이서들(70)을 형성하는 것은 증착 공정을 수행하여 홀들(H)을 채우는 절연성 물질 층을 형성하고, 및 에치-백 공정을 수행하는 것을 포함할 수 있다. 하부 스페이서들(70)은 실린더 모양을 가질 수 있다. 예를 들어, 하부 스페이서들(70)은 상면도에서 하부 전도성 배선들(15)의 상면을 노출하는 링(ring) 모양을 가질 수 있다.
도 9a 및 9b를 참조하면, 방법은 홀들(H) 내에 하부 전극들(20)을 형성하는 것을 포함할 수 있다. 하부 전극들(20)을 형성하는 것은 증착 공정을 수행하여 홀들(H)을 채우는 하부 전극 물질 층을 형성하고, 및 에치-백 공정을 수행하여 하부 전극 물질 층을 리세스시키는 것을 포함할 수 있다. 예를 들어, 하부 전극들(20)의 상면들이 홀들(H)의 중간 레벨에 위치할 수 있다. 하부 전극 물질 층들 및 하부 전극들(20)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
도 10a 및 10b를 참조하면, 방법은 증착 공정을 수행하여 홀들(H)내의 하부 전극들(20) 및 하부 스페이서들(70), 및 하부 층간 절연층(80) 상에 자가 전류 제어 유닛 (SCU, self-compliance unit) 물질 층(25a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 자가 전류 제어 유닛 물질 층(25a)은 하프늄 산화물(HfOx) 같은 하프니아 물질을 포함할 수 있다.
도 11a 및 11b를 참조하면, 방법은 홀들(H) 내의 하부 전극들(20) 및 하부 스페이서들(70) 상에 자가 전류 제어 유닛 (SCU self-compliance unit) 패턴들(25)을 형성하는 것을 포함할 수 있다. 자가 전류 제어 유닛 패턴들(25)을 형성하는 것은 에치-백 공정을 수행하는 것을 포함할 수 있다. 자가 전류 제어 유닛 패턴들(25)은 보울(bowl) 모양으로 형성될 수 있다. 자가 전류 제어 유닛 패턴들(25)의 상단부들은(top end portions) 홀들(H) 내에 위치할 수 있다. 즉, 홀들(H)의 일부들이 하부 전극들(20) 및 자가 전류 제어 유닛 패턴들(25)로 채워질 수 있다. 에치-백 공정에서, 자가 전류 제어 유닛 패턴들(25)은 식각 가스에 최소한으로 노출될 수 있다. 따라서, 자가 전류 제어 유닛 패턴들(25)의 전기적 및 물질적 특성의 저하가 최소화될 수 있다.
도 12a 및 12b를 참조하면, 방법은 증착 공정을 수행하여 홀들(H) 내의 자가 전류 제어 유닛 패턴들(25) 및 하부 층간 절연층(80) 상에 버퍼 전극 물질 층(30a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 버퍼 전극 물질 층(30a)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
도 13a 및 13b를 참조하면, 방법은 에치-백 공정을 수행하여 자가 전류 제어 유닛 패턴들(25) 상에 버퍼 전극 패턴들(30)을 형성하는 것을 포함할 수 있다. 버퍼 전극 패턴들(30)도 홀들(H) 내에 보울(bowl) 모양으로 형성될 수 있다. 버퍼 전극 패턴들(30)의 상단부들도(top end portions) 홀들(H) 내에 위치 할 수 있다. 에치-백 공정에서, 버퍼 전극 패턴들(30)은 식각 가스에 최소한으로 노출될 수 있다. 따라서, 버퍼 전극 패턴들(30)의 전기적 및 물질적 특성의 저하가 최소화될 수 있다.
도 14a 및 14b를 참조하면, 방법은 증착 공정을 수행하여 버퍼 전극 패턴들(30) 및 하부 층간 절연층(80) 상에 선택 소자 물질 층(35a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 선택 소자 물질 층(35a)은 이온 도핑된 실리콘, 이온 도핑된 산화물, 또는 이온 도핑된 질화물 중 하나 이상을 포함할 수 있다. 예를 들어, 이온은 붕소(B, boron), 카본(C, carbon), 질소(N, nitrogen), 비소(As, arsenic), 인(P, phosphorous), 실리콘(Si, silicon), 게르마늄 (Ge, germanium), 또는 갈륨(Ga, gallium) 등의 이온 임플란트가 가능한 물질들 중 하나 이상을 포함할 수 있다. 산화물은 실리콘 산화물(SiO2), 알루미늄 산화물 (Al2O3), 지르코늄 산화물 (ZrO2), 티타늄 산화물 (TiO2), 또는 기타 산화물 중 하나를 포함할 수 있다. 질화물은 실리콘 질화물 (Si3N4) 등을 포함할 수 있다. 예를 들어, 선택 소자 물질 층(35a)은 비소(As, Arsenic) 이온들이 도핑된 실리콘 산화물을 포함할 수 있다.
도 15a 및 15b를 참조하면, 방법은 에치-백 공정을 수행하여 버퍼 전극 패턴들(30) 상에 선택 소자 패턴들(35)을 형성하는 것을 포함할 수 있다. 선택 소자 패턴들(35)을 형성하는 것은 에치-백 공정을 수행하는 것을 포함할 수 있다. 선택 소자 패턴들(35)도 보울(bowl) 모양으로 형성될 수 있다. 도면 상엔 선택 소자 패턴들(35)의 상단부들이 홀들(H) 또는 하부 스페이서들(70)의 최상단과 동일하거나 낮은 레벨에 위치할 수 있다. 예를 들어, 선택 소자 패턴들(35)의 상단부들이 홀들(H) 내에 위치할 수 있다. 에치-백 공정에서, 선택 소자 패턴들(35)은 식각 가스에 최소한으로 노출될 수 있다. 따라서, 선택 소자 패턴들(35)의 전기적 및 물질적 특성의 저하가 최소화될 수 있다. 이 공정에서, 하부 전극(20), 자가 전류 제어 유닛 패턴(25), 버퍼 전극 패턴(30), 및 선택 소자 패턴(35)를 포함하는 하부 엘리먼트(LE)가 형성될 수 있다. 하부 엘리먼트(LE)는 홀(H) 내에 하부 스페이서(70)에 의해 국한될 수 있다.
도 16a 및 16b를 참조하면, 방법은 증착 공정을 수행하여 선택 소자 패턴들(35) 및 하부 층간 절연층(80) 상에 중간 전극 물질 층(40a)을 형성하는 것을 포함할 수 있다. 중간 전극 물질 층(40a)을 증착한 후, CMP 공정을 수행하는 것을 더 포함할 수 있다. 중간 전극 물질 층(40a)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
도 17a 및 17b를 참조하면, 방법은 증착 공정을 수행하여 중간 전극 물질 층(40a) 상에 메모리 물질 층(45a), 레저버 (reservoir) 물질 층(50a), 및 상부 전극 물질 층(55a)을 형성하고, 및 상부 전극 물질 층(55a) 상에 마스크 패턴들(M)을 형성하는 것을 포함할 수 있다. 메모리 물질 층(45a)은 가변 저항성 물질을 포함할 수 있다. 예를 들어, 메모리 물질 층(45a)은 하프늄 산화물 (HfO2), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 지르코늄 산화물 (ZrO), 또는 징크 산화물(ZnO) 등의 금속 산화물, GST(GeSbTe) 또는 칼코게나이드 물질 같은 위상 변화 물질, 전도성 브리징 (conductive bridging) 물질 같은 기계적 가변 저항 물질, 또는 멤리스터(memristor) 물질을 포함할 수 있다. 본 발명의 기술적 사상에 의한 메모리 물질 층(45a)은 하프늄 산화물 (HfO2) 같은 금속 산화물을 포함할 수 있다.
레저버 물질 층(50a)은 산소 원자 또는 산소 이온을 제공하거나 또는 저장할 수 있는 물질을 포함할 수 있다. 예를 들어, 레저버 물질 층(50a)은 탄탈륨 또는 티타늄 같은 금속을 포함할 수 있다.
상부 전극 물질 층(55a)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다.
마스크 패턴들(M)은 포토레지스트 패턴들 또는 하드 마스크 패턴들을 포함할 수 있다. 하드 마스크 패턴들은 실리콘 질화물, 실리콘 산화질화물, 카본을 함유하는 실리콘, 또는 기타 무기물을 포함할 수 있다. 마스크 패턴들(M)은 홀들(H)과 수직으로 중첩할 수 있다.
도 18a 및 18b를 참조하면, 방법은 마스크 패턴(M)을 식각 마스크로 이용하는 식각 공정을 수행하여 상부 전극 물질 층(55a), 레저버 물질 층(50a), 메모리 물질 층(45a) 및 중간 전극 물질 층(40a)을 패터닝하여 중간 전극들(40), 메모리 패턴들(45), 레저버 패턴들(50), 및 상부 전극들(55)을 형성하는 것을 포함할 수 있다. 하부 층간 절연층(80)의 상면들이 리세스될 수 있다. 즉, 하부 스페이서들(70)의 상단부들의 외 측면들이 노출될 수 있다. 마스크 패턴(M)은 제거될 수 있다. 도면에서, 중간 전극(40), 메모리 패턴(45), 레저버 패턴(50), 및 상부 전극(55)의 측면들과, 홀들(H)의 내벽들 또는 하부 스페이서들(70)의 외측 면들이 수직으로 정렬하는 것으로 도시되었으나, 이것은 이상적인 것이다. 이 공정에서, 중간 전극들(40), 메모리 패턴들(45), 레저버 패턴들(50), 및 상부 전극들(55)을 포함하는 상부 엘리먼트(UE)가 형성될 수 있다. 따라서, 하부 전극들(20), 자가 전류 제어 유닛 패턴들(25), 버퍼 전극 패턴들(30), 선택 소자 패턴들(35), 및 중간 전극들(40)을 포함하는 하부 엘리먼트들(LE)과, 메모리 패턴들(45), 레저버 패턴들(50), 및 상부 전극들(55)을 포함하는 상부 엘리먼트들(UE)을 포함하는 메모리 셀 스택들(MC)이 형성될 수 있다. 다른 실시예에서, 도 6a 및 6b를 더 참조하여, 중간 전극(40), 메모리 패턴(45), 레저버 패턴(50), 및 상부 전극(55)을 포함하는 상부 엘리먼트(UE)의 폭(W1)은 홀(H)의 폭(W2)보다 클 수 있다. 이 공정에서, 염소 이온 (Cl-) 같이 강한 반응성을 가진 식각 가스가 사용될 수 있다. 강한 반응성을 가진 식각 가스는 선택 소자 패턴(35)에 좋지 않은 영향을 줄 수 있다. 예를 들어, 염소 이온 (Cl-)이 선택 소자 패턴(35) 내에 침투하거나 또는 선택 소자 패턴(35)과 결합하여 선택 소자 패턴(35)의 전기적 특성을 저하시킬 수 있다. 본 발명의 실시예에서, 선택 소자 패턴(35)은 식각 가스와 접촉하지 않는다. 따라서, 본 발명의 실시예에 따르면, 선택 소자 패턴(35)은 우수한 전기적 특성을 유지할 수 있다.
식각 공정에서, 통상적으로 Cl2 같은 할로겐 족 가스가 이용될 수 있다. Cl2 같은 할로겐 족 가스는 특히 선택 소자 패턴(35)의 전기적 및 물질적 특성을 저하시킬 수 있다. 따라서, 선택 소자 패턴(35)이 상부 전극(55), 레저버 패턴(50), 메모리 패턴(45), 및 중간 전극(40) 등을 패터닝하기 위한 식각 공정에서 식각 가스에 노출되지 않는 것이 선택 소자 패턴(35)의 전기적 및 물질적 특성을 우수하게 유지하기 위하여 매우 중요하다. 본 발명의 일 실시예에 따르면 선택 소자 패턴(35)이 상부 전극(55), 레저버 패턴(50), 메모리 패턴(45), 및 중간 전극(40) 등을 패터닝하기 위한 식각 공정에서 노출되지 않는다. 즉, 선택 소자 패턴(35)은 식각 가스의 공격을 받지 않는다. 따라서, 우수한 전기적 및 물질적 특성을 가진 선택 소자 패턴들(35)이 얻어질 수 있다.
도 19a 및 19b를 참조하면, 방법은 메모리 셀 스택들(MC)의 상부 엘리먼트들(UE)의 측면들 상에 상부 스페이서들(75)을 형성하는 것을 포함할 수 있다. 상부 스페이서들(75)을 형성하는 것은 증착 공정을 수행하여 메모리 셀 스택들(MC)을 덮는 절연성 물질 층을 형성하고, 및 에치-백 공정을 수행하는 것을 포함할 수 있다. 상부 스페이서들(75)은 실린더 모양을 가질 수 있다. 예를 들어, 상부 스페이서들(75)은 상면도에서 메모리 셀 스택들(MC)의 측면들을 둘러싸는 링(ring) 모양을 가질 수 있다. 상부 스페이서(75)의 하단부들의 내측면들은 하부 스페이서들(70)의 상단부들의 외측면들과 접촉할 수 있다. 본 발명의 다른 실시예에서, 도 6a 및 6b를 참조하면, 상부 스페이서(75)와 하부 스페이스(70)는 이격될 수 있다. 즉, 상부 스페이서(75)의 하단부들의 내측면들과 하부 스페이서들(70)의 상단부들의 외측면들 사이에 하부 층간 절연층(80)이 돌출하여 개재될 수 있다.
도 20a 및 20b를 참조하면, 방법은 상부 층간 절연층(85)을 형성하고, 및 트렌치들(T)을 형성하는 것을 포함할 수 있다. 상부 층간 절연층(85)을 형성하는 것은 메모리 셀 스택들(MC) 및 상부 스페이서들(75)을 충분히 덮는 절연성 물질 층을 형성하는 것을 포함할 수 있다. 예를 들어, 절연성 물질 층은 실리콘 산화물을 포함할 수 있다. 트렌치들(T)은 상부 층간 절연층(85)을 수직으로 관통하여 상부 전극들(55)의 일부들 및 상부 스페이서들(75)의 일부들을 노출할 수 있다. 트렌치들(T)은 상면도에서 하부 전도성 배선들(15)과 수직하는 수평 방향으로 라인 형태로 연장할 수 있다.
도 21a 및 21b를 참조하면, 방법은 트렌치들(T) 내에 전도성 물질을 채워 상부 전도성 배선들(60)을 형성하는 것을 포함할 수 있다. 전도성 물질은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 같은 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN) 같은 금속 화합물, 금속 실리사이드 또는 금속 합금 등의 전도성 물질들 중 하나 이상을 포함할 수 있다. 상부 전도성 배선들(60)을 형성하는 것은 증착 공정 또는 도금 공정을 수행하여 방법은 트렌치들(T) 내부를 채우고, 및 CMP 공정을 수행하는 것을 포함할 수 있다.
이후, 방법은 도 3a 및 3b를 참조하여, 상부 전도성 배선들(60) 및 상부 층간 절연층(85)상에 캡핑 절연층(65)을 형성하는 것을 포함할 수 있다. 캡핑 절연층(65)은 상부 층간 절연층(85)보다 치밀하고 단단한 물질을 포함할 수 있다. 예를 들어, 캡핑 절연층(65)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
도 22a 및 22b는 본 발명의 다양한 실시예들에 의한 메모리 셀 스택들(MC)의 상부 엘리먼트들(UE), 및 상부 엘리먼트들(UE)을 감싸는 상부 스페이서들(75)를 개념적으로 보이는 상면도들이다. 도 22a를 참조하면, 상면도에서, 본 발명의 일 실시예에 의한 메모리 셀 스택(MC)의 상부 엘리먼트(UE), 및 상부 엘리먼트(UE)를 감싸는 상부 스페이서(75)는 라운드진 코너부들을 갖는 사각형 모양일 수 있다. 도 22b를 참조하면, 상면도에서, 본 발명의 일 실시예에 의한 메모리 셀 스택(MC)의 상부 엘리먼트(UE), 및 상부 엘리먼트(UE)를 감싸는 상부 스페이서(75)는 원형 모양을 가질 수 있다.
도 22c는 본 발명의 일 실시예에 의한 메모리 셀 스택(MC)의 하부 엘리먼트(LE) 및 하부 엘리먼트(LE)를 감싸는 하부 스페이서(70)를 개념적으로 보이는 상면도이다. 도 22c를 참조하면, 본 발명의 일 실시예에 의한 메오리 셀 스택(MC)의 하부 엘리먼트(LE) 및 하부 엘리먼트(LE)를 감싸는 하부 스페이서(70)는 원형 모양을 가질 수 있다. 하부 스페이서(70)의 외주면은 홀(H)의 폭(또는 직경)과 동일할 수 있다.
도 23a 내지 23c는 본 발명의 다양한 실시예들에 의한 메모리 소자들(100E-100G)의 메모리 셀 스택들(MC)의 하부 엘리먼트들(LE)과 상부 엘리먼트들(UE)의 상면도들이다. 도 23a를 참조하면, 본 발명의 일 실시예에 의한 메모리 소자(100E)의 메모리 셀 스택(MC)의 하부 엘리먼트(LE)는 원형 모양을 가질 수 있고, 및 상부 엘리먼트(UE)는 사각형 모양, 예를 들어 라운드진 코너부들을 갖는 사각형 모양일 수 있다. 부가하여, 제1 방향, 예를 들어 동일한 수평 또는 수직 방향에서 하부 엘리먼트(LE)의 폭(또는 직경)과 상부 엘리먼트(UE)의 폭이 동일할 수 있다. 상세하게, 하부 엘리먼트(LE)의 최대 폭(또는 직경)과 상부 엘리먼트(UE)의 최소 폭이 동일할 수 있다. 제2 방향, 예를 들어, 사선 방향에서 하부 엘리먼트(LE)의 폭(또는 직경)은 상부 엘리먼트(UE)의 폭보다 작을 수 있다. 도 23b를 참조하면, 본 발명의 일 실시예에 의한 메모리 소자(100F)의 메모리 셀 스택들(MC)의 하부 엘리먼트(LE)의 최대 폭(또는 직경)은 상부 엘리먼트(UE)의 최소 폭보다 작을 수 있다. 도 23c를 참조하면, 본 발명의 일 실시예에 의한 메모리 소자(100G)의 메모리 셀 스택(MC)의 하부 엘리먼트(LE) 및 상부 엘리먼트(UE)는 원형 모양을 가질 수 있다. 예를 들어, 하부 엘리먼트(LE) 및 상부 엘리먼트(UE)는 동심원 모양을 가질 수 있다. 또한, 하부 엘리먼트(LE)의 직경은 상부 엘리먼트(UE)의 직경보다 작을 수 있다. 도 23a 내지 23c에서, 하부 엘리먼트(LE)는 하부 전극(20), 자가 전류 제어 유닛(25), 버퍼 전극 패턴(30), 선택 소자 패턴(35), 및/또는 하부 스페이서(70)를 포함할 수 있다. 상부 엘리먼트(UE)는 중간 전극(40), 메모리 패턴(45), 레저버 패턴(50), 상부 전극(55), 및/또는 상부 스페이서(75)를 포함할 수 있다. 예를 들어, 하부 엘리먼트(LE)의 폭(또는 직경)은 홀(H)의 폭(또는 직경) 또는 하부 스페이서(70)의 외 측벽 또는 외주면의 폭(또는 직경)과 동일할 수 있다.
본 발명의 다양한 실시 예들에 의한 반도체 메모리 소자들(100A-100G)는 다양한 전자 장치 또는 전자 시스템에 이용될 수 있다. 도 24 내지 도 28은 본 발명의 다양한 실시 예들에 의한 반도체 메모리 소자들(100A-100G) 중 적어도 하나를 포함하는 전자 장치 또는 전자 시스템들이다.
도 24는 본 발명의 다양한 실시 예들에 따른 반도체 메모리 소자들(100A-100G) 중 적어도 하나를 포함하는 마이크로프로세서를 개념적으로 보이는 블록 다이어그램이다. 도 24를 참조하면, 본 발명의 일 실시예에 의한 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다. 기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 기억부(1010)는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들(100A-100G) 중 하나를 포함할 수 있다. 연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다. 본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 25는 본 발명의 다양한 실시 예들에 따른 반도체 메모리 소자들(100A-100G) 중 적어도 하나를 포함하는 프로세서를 개념적으로 보이는 블록 다이어그램이다. 도 25를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다. 캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들(100A-100G) 중 하나를 포함할 수 있다. 도 25에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다. 버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다. 본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다. 여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM (Dynamic Random Access Memory), Mobile DRAM, SRAM (Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM (Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM (Phase Change Random Access Memory), RRAM (Resistive Random Access Memory), STTRAM (Spin Transfer Torque Random Access Memory), MRAM (Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다. 통신 모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다. 메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다. 미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 26은 본 발명의 다양한 실시 예들에 따른 반도체 메모리 소자들(100A-100G) 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 보이는 블록 다이어그램이다. 도 26을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다. 프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다. 주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들(100A-100G) 중 하나를 포함할 수 있다. 또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들(100A-100G) 중 하나 이상을 포함할 수 있다. 또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 27의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템들을 포함할 수 있다. 인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 27은 본 발명의 다양한 실시 예들에 따른 반도체 메모리 소자들(100A-100G) 중 적어도 하나를 포함하는 데이터 저장 시스템을 개념적으로 보이는 블록 다이어그램이다. 도 27을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다. 저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다. 컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다. 인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다. 임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 본 발명의 다양한 실시예에 의한 반도체 메모리 소자들(100A-100G) 중 하나 이상을 포함할 수 있다.
도 28은 본 발명의 다양한 실시 예들에 따른 반도체 메모리 소자들(100A-100G) 중 적어도 하나를 포함하는 메모리 시스템(1400)을 개념적으로 보이는 블록 다이어그램이다. 도 28을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 솔리드 스테이트 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다. 데이터를 저장하는 메모리(1410)는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들(100A-100G) 중 하나 이상을 포함할 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다. 메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다. 인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다. 본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 본 발명의 다양한 실시예들에 의한 반도체 메모리 소자들(100A-100G) 중 하나 이상을 포함할 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100A-100G: 반도체 메모리 소자
10: 하부 층
15: 하부 전도성 배선
20: 하부 전극
25: 자가 전류 제어 유닛 패턴
30: 버퍼 전극 패턴
30a: 버퍼 전극 물질 층
35: 선택 소자 패턴
35a: 선택 소자 물질 층
40: 중간 전극
40a: 중간 전극 물질 층
45: 메모리 패턴
45a: 메모리 물질 층
50: 레저버 패턴
50a: 레저버 물질 층
55: 상부 전극
55a: 상부 전극 물질 층
60: 상부 전도성 배선
65: 캡핑 절연층
70: 하부 스페이서
75: 상부 스페이서
M: 마스크 패턴
MC: 메모리 셀 스택
LE: 하부 엘리먼트
UE: 상부 엘리먼트
ILD1: 하부 층간 절연층
ILD2: 상부 층간 절연층
T: 트렌치
H: 홀

Claims (20)

  1. 홀을 가진 하부 층간 절연층;
    상기 하부 층간 절연층 상의 상부 층간 절연층; 및
    상기 하부 층간 절연층의 상기 홀 내에 국한된 하부 엘리먼트 및 상기 상부 층간 절연층에 의해 둘러싸인 상부 엘리먼트를 포함하는 메모리 셀 스택을 포함하고,
    상기 하부 엘리먼트는 하부 전극 및 상기 하부 전극 상의 선택 소자 패턴을 포함하고,
    상기 상부 엘리먼트는 상기 선택 소자 패턴 상의 메모리 패턴, 상기 메모리 패턴 상의 상부 전극을 포함하는 반도체 메모리 소자를 갖고,
    상기 하부 엘리먼트는 상기 선택 소자 패턴과 상기 메모리 패턴 사이의 중간 전극의 하부를 더 포함하고, 및
    상기 중간 전극의 상기 하부는 상기 홀 내에 위치하도록 상기 선택 소자 패턴을 향하도록 아래쪽으로 돌출한 전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 반도체 메모리 소자는,
    상기 상부 엘리먼트의 외 측면 상의 상부 스페이서, 및
    상기 홀의 내 측벽 상의 하부 스페이서를 더 포함하고,
    상기 하부 엘리먼트는 상기 하부 스페이서에 의해 국한된 전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 하부 스페이서의 상부의 외 측면과 상기 상부 스페이서의 하부의 내 측면이 서로 접촉하는 전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 하부 스페이서는 상면도에서 디스크 모양이고, 및
    상기 상부 스페이서는 상기 상면도에서 디스크 모양 또는 다각형 링 모양인 전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 홀은 상면도에서 원 모양이고, 및
    상기 상부 엘리먼트는 상기 상면도에서 라운드진 코너부들을 갖는 사각형 모양인 전자 장치.
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상부 엘리먼트는 상기 중간 전극의 상부를 더 포함하고, 및
    상기 중간 전극의 상부는 평평한 상면을 갖는 전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상부 엘리먼트는 상기 메모리 패턴과 상기 상부 전극 사이의 레저버 패턴을 더 포함하고,
    상기 레저버 패턴은 금속 또는 금속 산화물을 포함하는 전자 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 엘리먼트는 상기 하부 전극과 상기 선택 소자 패턴 사이의 자가 전류 제어 유닛 패턴을 더 포함하고, 및
    상기 자가 전류 제어 유닛 패턴은 금속 산화물을 포함하는 전자 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 하부 엘리먼트는 상기 자가 전류 제어 유닛 패턴과 상기 선택 소자 패턴 사이의 버퍼 전극 패턴을 더 포함하고, 및
    상기 버퍼 전극 패턴은 금속, 금속 화합물, 금속 실리사이드, 또는 금속 합금 중 하나 이상을 포함하는 전자 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 자가 전류 제어 유닛 패턴과 상기 버퍼 전극 패턴은 중앙부가 오목한 상면을 갖는 보울 형상을 갖는 전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 선택 소자 패턴은 중앙부가 오목한 상면을 갖는 보울 형상을 갖는 전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상부 엘리먼트의 수평 폭은 상기 하부 엘리먼트의 수평 폭보다 큰 전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 명령의 추출이나 해독 또는 상기 프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 상기 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 기억부는 상기 반도체 메모리 소자를 포함하는 전자 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 또는 상기 주기억장치 중 어느 하나는 상기 반도체 메모리 소자를 포함하는 전자 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 상기 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 또는 상기 임시 저장 장치 중 어느 하나는 상기 반도체 메모리 소자를 포함하는 전자 장치.
  17. 홀을 가진 하부 층간 절연층;
    상기 하부 층간 절연층의 상기 홀 내의 하부 스페이서;
    상기 홀 내에 상기 하부 스페이서에 의해 국한된 하부 필라;
    상기 하부 필라 상의 상부 필라;
    상기 상부 필라의 측벽 상의 상부 스페이서; 및
    상기 하부 층간 절연층 상에 상기 상부 스페이서를 감싸는 상부 층간 절연층을 포함하고,
    상기 하부 필라는 하부 전극, 및 상기 하부 전극 상의 선택 소자 패턴을 포함하고,
    상기 상부 필라는 메모리 패턴, 및 상기 메모리 패턴 상의 상부 전극을 포함하고,
    상기 상부 필라의 수평 폭은 상기 하부 필라의 수평 폭보다 크고, 및
    상기 하부 스페이서의 외 측벽과 상기 상부 스페이서의 내 측면은 수직으로 평평한 반도체 메모리 소자를 포함하는 전자 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 하부 필라는 상기 하부 전극과 상기 선택 소자 패턴 사이의 자가 전류 제어 유닛 패턴 및 버퍼 전극 패턴을 더 포함하고,
    상기 상부 필라는 상기 하부 필라의 상기 선택 소자 패턴과 상기 메모리 패턴 사이의 중간 전극, 및 상기 메모리 패턴과 상기 상부 전극 사이의 레저버 패턴을 더 포함하는 전자 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 자가 전류 제어 유닛 패턴, 상기 버퍼 전극 패턴, 및 상기 선택 소자 패턴은 상면이 오목한 보울 형태를 갖는 전자 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 하부 스페이서와 상기 상부 스페이서는 이격되고, 및
    상기 하부 층간 절연층은 상기 하부 스페이서와 상기 상부 스페이서 사이의 림형 돌출부를 갖는 전자 장치.
KR1020170156377A 2017-11-22 2017-11-22 홀 내에 국한된 선택 소자 패턴를 갖는 반도체 메모리 장치 KR102434174B1 (ko)

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