KR20230060165A - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20230060165A
KR20230060165A KR1020210144560A KR20210144560A KR20230060165A KR 20230060165 A KR20230060165 A KR 20230060165A KR 1020210144560 A KR1020210144560 A KR 1020210144560A KR 20210144560 A KR20210144560 A KR 20210144560A KR 20230060165 A KR20230060165 A KR 20230060165A
Authority
KR
South Korea
Prior art keywords
layer
memory
electrode layer
electronic device
electrode
Prior art date
Application number
KR1020210144560A
Other languages
English (en)
Inventor
송정환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210144560A priority Critical patent/KR20230060165A/ko
Priority to US17/710,627 priority patent/US20230130346A1/en
Priority to CN202211027005.4A priority patent/CN116056463A/zh
Priority to JP2022149981A priority patent/JP2023065304A/ja
Publication of KR20230060165A publication Critical patent/KR20230060165A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of switching materials after formation, e.g. doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/25—Multistable switching devices, e.g. memristors based on bulk electronic defects, e.g. trapping of electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/828—Current flow limiting means within the switching material region, e.g. constrictions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 실시예의 전자 장치는, 하나 이상의 메모리 셀을 포함하고, 상기 메모리 셀은, 제1 전극층; 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 선택 소자층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 상기 선택 소자층의 측면과 접촉하는 절연층을 포함하고, 상기 선택 소자층은, 제1 원소가 도핑된 절연 물질을 포함하고, 상기 절연층은, 상기 선택 소자층보다 낮은 농도의 상기 제1 원소가 도핑된 상기 절연 물질, 또는, 상기 제1 원소가 도핑되지 않은 상기 절연 물질을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 동작 특성이 우수하고 제조 공정이 용이한 메모리 셀을 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 하나 이상의 메모리 셀을 갖는 반도체 메모리를 포함하는 전자 장치로서, 상기 메모리 셀은, 제제1 전극층; 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 선택 소자층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 상기 선택 소자층의 측면과 접촉하는 절연층을 포함하고, 상기 선택 소자층은, 제1 원소가 도핑된 절연 물질을 포함하고, 상기 절연층은, 상기 선택 소자층보다 낮은 농도의 상기 제1 원소가 도핑된 상기 절연 물질, 또는, 상기 제1 원소가 도핑되지 않은 상기 절연 물질을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 제1 전극층, 제1 원소가 도핑된 절연 물질을 포함하는 초기 선택 소자층, 및 제2 전극층의 적층 구조물을 형성하는 단계; 및 상기 초기 선택 소자층의 측면과 접촉하는 스페이서층을 형성하는 단계를 포함하고, 상기 스페이서층 형성 단계는, 상기 제1 원소와 반응하여 상기 초기 선택 소자층으로부터 상기 제1 원소를 손실되게 하는 제2 원소를 포함하는 프리커서를 이용하여 수행될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 제1 전극 물질층, 제1 원소가 도핑된 절연 물질을 포함하는 초기 선택 소자 물질층, 및 제2 전극 물질층의 적층 구조물을 형성하는 단계; 상기 적층 구조물 상에 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 베리어로 상기 적층 구조물을 식각하는 단계를 포함하고, 상기 적층 구조물 식각 단계는, 상기 제1 원소와 반응하여 상기 초기 선택 소자 물질층으로부터 상기 제1 원소를 손실되게 하는 제2 원소를 포함하는 식각 가스를 이용하여 수행될 수 있다.
상술한 본 발명의 실시예들에 의하면, 동작 특성이 우수하고 제조 공정이 용이한 메모리 셀을 포함하는 전자 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 선택 소자층 및 그 형성 방법을 설명하기 위한 단면도이다.
도 3a는 선택 소자층의 폭의 변화를 보여주는 단면도이고, 도 3b는 선택 소자층의 폭 변화에 따른 선택 소자층의 문턱 전압 특성을 보여주는 도면이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 셀 및 그 형성 방법을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 선택 소자층 및 그 형성 방법을 설명하기 위한 단면도이다.
도 6a는 선택 소자층의 폭의 변화를 보여주는 단면도이고, 도 6b는 선택 소자층의 폭 변화에 따른 선택 소자층의 문턱 전압 특성을 보여주는 도면이다.
도 7a 및 도 7b는 본 발명의 다른 일 실시예에 따른 메모리 셀 및 그 형성 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 실시예의 메모리 장치는, 복수의 제1 배선(110), 복수의 제2 배선(120), 및 복수의 메모리 셀(MC)을 포함할 수 있다.
복수의 제1 배선(110)은 제1 방향으로 연장하면서 서로 이격하여 배열될 수 있다.
복수의 제2 배선(120)은 복수의 제1 배선(110) 상에서 복수의 제1 배선(110)과 이격하여 배치될 수 있다. 또한, 복수의 제2 배선(120)은 제1 방향과 교차하는 제2 방향으로 연장하면서 서로 이격하여 배열될 수 있다.
복수의 메모리 셀(MC)은 제1 배선(110)과 제2 배선(120)의 사이에 개재되고, 제1 배선(110)과 제2 배선(120)의 교차점과 중첩하도록 배열될 수 있다.
메모리 셀(MC)은 제1 전극층(130), 선택 소자층(140), 제2 전극층(150), 가변 저항층(160), 및 제3 전극층(170)의 적층 구조물을 포함할 수 있다.
제1 전극층(130) 및 제3 전극층(170)은 메모리 셀(MC)의 양단 예컨대, 하단 및 상단에 각각 위치하여 메모리 셀(MC)의 동작에 필요한 전압 또는 전류를 전달하는 기능을 할 수 있다. 제2 전극층(150)은 선택 소자층(140)과 가변 저항층(160) 사이에 개재되어 이들을 물리적으로 분리시키면서 전기적으로 연결시키는 기능을 할 수 있다. 제1 전극층(130), 제2 전극층(150), 및 제3 전극층(170)은, 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta), 티타늄(Ti) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 또는, 제1 전극층(130), 제2 전극층(150), 및 제3 전극층(170) 중 적어도 하나는 탄소 전극을 포함할 수도 있다. 제1 전극층(130), 제2 전극층(150), 및 제3 전극층(170) 중 적어도 하나는 생략될 수도 있다.
선택 소자층(140)은 제1 배선(110) 또는 제2 배선(120)을 공유하는 메모리 셀들(MC) 사이의 누설 전류를 감소 및/또는 억제하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(140)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(140)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다.
본 실시예에서, 선택 소자층(140)은 절연 물질 내에 도펀트가 도핑된 구조를 가질 수 있다. 선택 소자층(140) 형성을 위한 절연 물질은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 실리콘 함유 절연 물질을 포함할 수 있다. 또는, 선택 소자층(140) 형성을 위한 절연 물질은, 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 절연성의 금속 산화물로는, 예컨대, 알루미늄 산화물이 이용될 수 있고, 절연성의 금속 질화물로는, 예컨대, 알루미늄 질화물이 이용될 수 있다.
선택 소자층(140)의 도펀트는, 자신은 절연 물질 내에서 이동하지 않으면서(immobile), 절연 물질 내에서 이동하는 전도성 캐리어를 포획하거나 포획된 전도성 캐리어가 다시 이동하는 통로를 제공하는 트랩 사이트를 생성하는 역할을 할 수 있다. 선택 소자층(140)에 문턱 전압 이상의 전압이 인가되는 경우, 전도성 캐리어가 트랩 사이트를 통하여 이동함으로써 선택 소자층(140)을 통하여 전류가 흐르는 온 상태가 구현될 수 있다. 반면, 선택 소자층(140)에 인가되는 전압을 문턱 전압 미만으로 감소시키는 경우, 전도성 캐리어가 이동하지 않아 전류가 흐르지 않는 오프 상태가 구현될 수 있다.
선택 소자층(140)의 도펀트로 이용되는 원소를 이하, 제1 원소라 하기로 한다. 위와 같은 트랩 사이트 형성을 위하여, 절연 물질 내에서 전도성 캐리어를 수용할 수 있는 에너지 준위 생성이 가능한 다양한 원소들이 제1 원소로 이용될 수 있다. 예컨대, 절연 물질이 실리콘을 함유하는 경우, 제1 원소는 실리콘과 상이한 원자가를 갖는 금속 등을 포함할 수 있다. 또는, 절연 물질이 금속을 함유하는 경우, 제1 원소는 이 금속과 상이한 원자가를 갖는 금속, 실리콘 등을 포함할 수 있다. 아울러, 위와 같은 이동 불가능한 특성을 구현하기 위하여, 제1 원소의 확산도는 상대적으로 낮을 수 있다. 예컨대, 절연 물질이 실리콘을 함유하는 경우, 제1 원소는 실리콘 내에서의 확산도가 낮은 갈륨(Ga), 보론(B), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다. 일례로서, 선택 소자층(140)은 비소(As)가 도핑된 실리콘 산화물(SiO2)을 포함할 수 있다.
가변 저항층(160)은 메모리 셀(MC)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(160)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(160)이 저저항 상태에 있는 경우, 메모리 셀(MC)은 예컨대, 데이터 '1'을 저장한다고 할 수 있고, 가변 저항층(160)이 고저항 상태에 있는 경우, 메모리 셀(MC)은 예컨대, 데이터 '0'을 저장한다고 할 수 있다. 가변 저항층(160)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
본 실시예에서는, 선택 소자층(140)이 아래에 위치하고 가변 저항층(160)이 위에 위치하는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 선택 소자층(140)과 가변 저항층(160)의 상하 위치는 서로 뒤바뀔 수 있다.
이상으로 설명한 메모리 셀(MC)은 인접 메모리 셀(MC)과 분리되도록 기둥 형상을 가질 수 있다. 본 실시예에서 메모리 셀(MC)은 원 기둥 형상을 가지나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 메모리 셀(MC)은 제1 방향에서 제2 배선(120)의 양 측면과 정렬되는 양 측면 및 제2 방향에서 제1 배선(110)의 양 측면과 정렬되는 양 측면을 갖는 사각 기둥 형상을 가질 수도 있다. 또한, 본 실시예에서는, 선택 소자층(140)과 가변 저항층(160)이 한꺼번에 즉, 동일한 마스크를 이용하여 패터닝됨으로써 서로 정렬되는 측면을 갖는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니다. 선택 소자층(140)과 가변 저항층(160)은 각각 별개로 패터닝될 수 있고, 그에 따라, 서로 정렬되지 않는 측면을 가질 수도 있다.
한편, 선택 소자층(140)이 온 상태인 경우, 선택 소자층(140) 내에는 트랩 사이트를 통한 전도성 캐리어의 이동 경로가 형성될 수 있다. 이러한 이동 경로를, 이하, 전도성 필라멘트라 하기로 한다. 전도성 필라멘트는 제1 전극층(130)과 제2 전극층(150) 사이를 연결하도록 형성될 수 있다. 이때, 전도성 필라멘트는 선택 소자층(140) 내에서 랜덤하게 형성되기 때문에, 전도성 필라멘트의 생성 위치나 생성 개수 등에 따라 선택 소자층(140)의 문턱 전압이 가변되는 문제가 발생할 수 있다. 이하에서 설명하는 실시예에서는, 선택 소자층(140)의 문턱 전압 산포를 감소시킬 수 있는 방법을 제안하고자 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 선택 소자층 및 그 형성 방법을 설명하기 위한 단면도이다.
먼저, 도 2a를 참조하면, 기판(200) 상에 제1 전극층(210), 초기 선택 소자층(220), 및 제2 전극층(230)의 적층 구조물을 형성할 수 있다.
기판(200)은 실리콘 등의 반도체 물질을 포함할 수 있고, 요구되는 소정 하부 구조물(미도시됨)을 포함할 수 있다. 예컨대, 기판(200)은 일 방향으로 연장하면서 상면이 제1 전극층(210)과 접속하는 배선을 포함할 수 있다.
제1 전극층(210), 초기 선택 소자층(220), 및 제2 전극층(230)의 적층 구조물은, 기판(200) 상에 제1 전극층(210) 형성을 위한 도전 물질, 초기 선택 소자층(220) 형성을 위한 선택 소자 물질, 및 제2 전극층(230) 형성을 위한 도전 물질을 순차적으로 증착한 후, 이 물질들을 선택적으로 식각함으로써 형성될 수 있다. 이때, 식각은 하나의 마스크를 이용하여 수행될 수 있고, 그에 따라, 제1 전극층(210), 초기 선택 소자층(220), 및 제2 전극층(230)은 서로 정렬된 측면을 가질 수 있다. 제1 전극층(210), 초기 선택 소자층(220), 및 제2 전극층(230)의 적층 구조물은 다양한 평면 형상, 예컨대, 원 형상, 사각 형상 등을 갖는 기둥 형태를 가질 수 있다. 본 단면을 기준으로, 제1 전극층(210), 초기 선택 소자층(220), 및 제2 전극층(230)의 적층 구조물은 제1 폭(W1)을 가질 수 있다.
제1 전극층(210) 및 제2 전극층(230)은 금속, 금속 질화물, 탄소 등의 다양한 도전성 물질을 포함할 수 있다.
초기 선택 소자층(220)은 절연 물질 내에 도펀트가 도핑된 구조를 가질 수 있다. 초기 선택 소자층(220) 형성을 위한 절연 물질은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 실리콘 함유 절연 물질, 절연성의 금속 산화물, 절연성의 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 초기 선택 소자층(220)의 도펀트로는 자신은 절연 물질 내에서 이동하지 않으면서, 절연 물질 내에서 이동하는 전도성 캐리어를 포획하거나 포획된 전도성 캐리어가 다시 이동하는 통로를 제공하는 트랩 사이트를 생성하는 제1 원소가 이용될 수 있다.
위와 같은 트랩 사이트 생성을 위하여, 절연 물질 내에서 전도성 캐리어를 수용할 수 있는 에너지 준위 생성이 가능한 다양한 원소들이 제1 원소로 이용될 수 있다. 예컨대, 절연 물질이 실리콘을 함유하는 경우, 제1 원소는 실리콘과 상이한 원자가를 갖는 금속 등을 포함할 수 있다. 또는, 절연 물질이 금속을 함유하는 경우, 제1 원소는 금속과 상이한 원자가를 갖는 금속, 실리콘 등을 포함할 수 있다. 아울러, 위와 같은 이동 불가능한 특성을 구현하기 위하여, 제1 원소의 확산도는 상대적으로 낮을 수 있다. 예컨대, 절연 물질이 실리콘을 함유하는 경우, 제1 원소는 실리콘 내에서의 확산도가 낮은 갈륨(Ga), 보론(B), 인듐(In), 인(P), 비소(As), 안티몬(Sb), 게르마늄(Ge), 실리콘(Si), 탄소(C), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.
일례로서, 초기 선택 소자층(220)은 비소(As)가 도핑된 실리콘 산화물(SiO2)을 포함할 수 있다.
도 2b를 참조하면, 도 2a의 공정 결과물 상에 스페이서층(240)을 형성할 수 있다.
스페이서층(240)은 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합 등과 같은 다양한 절연 물질을 포함할 수 있고, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등의 다양한 증착 방식으로 형성될 수 있다. 또한, 스페이서층(240)은 하부 프로파일을 따라 컨포멀하게 형성될 수 있다. 본 실시예에서, 스페이서층(240)은 도 2a의 공정 결과물 전면 상에 형성되나 본 개시가 이에 한정되는 것은 아니며, 스페이서층(240)은 적어도 초기 선택 소자층(220)의 측면과 접촉하기만 하면 형상이 변형되어도 무방하다.
본 실시예에서는, 이러한 스페이서층(240)의 증착시, 초기 선택 소자층(220)의 제1 원소와 반응함으로써 제1 원소의 제거가 가능한 제2 원소를 포함하는 프리커서(precursor)가 이용될 수 있다. 제2 원소가 제1 원소와 반응하는 경우 초기 선택 소자층(220)으로부터 제1 원소가 손실될 수 있다. 일례로서, 초기 선택 소자층(220)이 비소(As)가 도핑된 실리콘 산화물을 포함하는 경우, 염소(Cl) 계열의 프리커서(precursor)를 이용하여 스페이서층(240)을 증착할 수 있다. 이때, 프리커서에 포함된 염소(Cl) 계열 물질이 비소(As)와 반응함으로써 실리콘 산화물 내에서 비소(As)가 손실될 수 있다.
제1 원소 예컨대, 비소(As)의 손실은 스페이서층(240)과 접촉하는 초기 선택 소자층(220)의 측면에서부터 시작될 수 있고, 수평 방향에서 초기 선택 소자층(220)의 중앙을 향하여 진행될 수 있다. 그에 따라, 초기 선택 소자층(220)의 측면에서부터 일부는 제1 원소가 손실된 절연 물질 예컨대, 비소(As)가 손실된 실리콘 산화물로 변형될 수 있고, 이를 이하, 절연층(224)이라 하기로 한다. 절연층(224)은 제1 원소의 손실에 의하여 전도성 캐리어를 이동 가능하게 하는 정도의 트랩 사이트를 갖지 않으므로, 더 이상 문턱 스위칭 특성을 갖지 않고 절연 특성을 가질 수 있다. 반면, 초기 선택 소자층(220)의 상기 일부를 제외한 나머지는 초기 선택 소자층(220)과 동일한 물질로 유지될 수 있고, 이를 이하, 선택 소자층(222)이라 하기로 한다. 선택 소자층(222)은 제1 원소의 손실이 없으므로 문턱 스위칭 특성을 유지할 수 있다. 선택 소자층(222)이 제1 농도의 제1 원소가 도핑된 절연 물질을 포함하는 경우, 절연층(224)은 제1 농도보다 낮은 제2 농도의 제1 원소가 도핑된 절연 물질을 포함하거나, 또는, 제1 원소를 포함하지 않는 절연 물질을 포함할 수 있다. 예컨대, 선택 소자층(222)이 제1 농도의 비소(As)가 도핑된 실리콘 산화물을 포함하는 경우, 절연층(224)은 제1 농도보다 낮은 제 2 농도의 비소(As)가 도핑된 실리콘 산화물 또는 비도핑된 실리콘 산화물을 포함할 수 있다. 한편, 절연층(224)의 적어도 일부는 염소(Cl)계열 물질과 비소(As)의 결합을 포함할 수 있다.
한편, 본 단면도에서는, 선택 소자층(222)의 양 측면 상에 이들과 접촉하는 절연층(224)이 형성된 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니다. 제1 전극층(210), 초기 선택 소자층(220), 및 제2 전극층(230)의 적층 구조물이 기둥 형상을 갖는 경우, 초기 선택 소자층(220)의 전 측면에서부터 제1 원소가 손실되므로 절연층(224)은 선택 소자층(222)의 측면을 둘러싸는 형상을 갖도록 형성될 수 있다. 이에 대하여는, 도 2c에 예시적으로 나타내었다.
도 2c는 도 2b의 선택 소자층(222) 및 절연층(224)을 위에서 본 평면도이다.
도 2c를 참조하면, 평면상 선택 소자층(222)은 원 형상을 가질 수 있고, 절연층(224)은 이러한 선택 소자층(222)을 둘러싸는 원 고리 형상을 가질 수 이다. 이는 도 2a의 초기 선택 소자층(220)이 원 기둥 형상을 갖는 경우에 해당할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 평면상 선택 소자층(222)은 사각 형상 등 다양한 형상을 가질 수 있고, 절연층(224)은 이러한 선택 소자층(222)을 둘러싸는 다양한 고리 형상을 가질 수 있다.
평면상 선택 소자층(222)의 중심을 지나는 선 상에서, 선택 소자층(222)은 제2 폭(W2)을 가질 수 있고, 절연층(224)은 제3 폭(W3)을 가질 수 있다. 선택 소자층(222)이 평면상 원 형상을 갖는 경우, 제2 폭(W2)은 선택 소자층(222)의 직경에 해당하고, 제3 폭(W3)은 절연층(224)의 내경과 외경 사이의 거리에 해당할 수 있다. 제2 폭(W2)+제3 폭(W3)*2는 전술한 제1 폭(W1)과 동일할 수 있다. 그에 따라, 선택 소자층(222)의 제2 폭(W2) 및 절연층(224)의 제3 폭(W3)은 제1 전극층(210) 및 제2 전극층(230)의 제1 폭(W1)보다 작은 값을 가질 수 있다.
다시 도 2b로 돌아가서, 절연층(224)의 제3 폭(W3)은 스페이서층(240)의 증착시 사용되는 제2 원소 예컨대, 염소(Cl)계열 물질의 양이 많을수록, 스페이서층(240)의 증착 시간, 증착 두께, 및/또는 증착 온도가 증가할수록 증가할 수 있다. 절연층(224)의 제3 폭(W3)이 증가할수록 선택 소자층(222)의 제2 폭(W2)은 감소할 수 있다.
본 공정 결과 형성된 선택 소자층(222)의 제2 폭(W2)은 초기 선택 소자층(220)의 제1 폭(W1)보다 감소할 수 있다. 트랩 사이트를 통한 전도성 캐리어의 이동 경로 즉, 전도성 필라멘트는 선택 소자층(222) 내에만 형성되고 절연층(224) 내에는 형성되지 않으므로, 전도성 필라멘트가 생성되는 영역이 초기 선택 소자층(220)에 비하여 한정될 수 있다. 결과적으로, 초기 선택 소자층(220)에 비하여, 선택 소자층(222)의 문턱 전압 산포가 감소할 수 있다.
도시하지는 않았지만, 가변 저항층은 제1 전극층(210)의 아래에서 제1 전극층(210)과 접속하도록 형성되거나, 또는, 제2 전극층(230)의 위에서 제2 전극층(230)과 접속하도록 형성될 수 있다. 가변 저항층이 제1 전극층(210)의 아래에 있는 경우 기판(200) 내에 형성된 상태일 수 있다. 가변 저항층이 제2 전극층(230)의 위에 있는 경우, 제2 전극층(230)과의 접속을 위하여 제2 전극층(230) 상에 존재하는 스페이서층(240)의 일부는 제거된 상태일 수 있다. 이로써, 선택 소자층(222)과 가변 저항층이 직렬로 연결되는 메모리 셀 구현이 가능할 수 있다.
도 3a는 선택 소자층의 폭의 변화를 보여주는 단면도이고, 도 3b는 선택 소자층의 폭 변화에 따른 선택 소자층의 문턱 전압 특성을 보여주는 도면이다.
도 3a를 참조하면, 제1 전극층(310)과 제2 전극층(330) 사이에 선택 소자층(320)이 개재된 적층 구조물이 형성되고 이 적층 구조물 상에 스페이서층(340)이 형성된 경우로서, 제1 내지 제4 경우(① 내지 ④ 참조)가 도시되어 있다.
제1 경우에서, 스페이서층(340) 증착시 사용되는 프리커서는, 선택 소자층(320)의 제1 원소와 반응하여 제1 원소의 손실을 초래하는 어떠한 원소도 포함하지 않을 수 있다. 이러한 경우, 선택 소자층(320)은 제1 전극층(310) 및 제2 전극층(330)과 동일한 폭을 갖고, 선택 소자층(320)의 측면은 제1 전극층(310) 및 제2 전극층(330)의 측면과 정렬될 수 있다.
제2 경우에서, 스페이서층(340) 증착시 사용되는 프리커서는, 선택 소자층(320)의 제1 원소와 반응하여 제1 원소의 손실을 초래하는 제2 원소를 포함할 수 있다. 이러한 경우, 선택 소자층(320)은 제1 전극층(310) 및 제2 전극층(330)보다 작은 폭을 갖고, 절연층(325)에 의해 측면이 둘러싸일 수 있다. 절연층(325)의 내측면은 선택 소자층(320)의 측면과 접촉할 수 있고, 절연층(325)의 외측면은 제1 전극층(310) 및 제2 전극층(330)의 측면과 정렬될 수 있다.
제3 경우에서, 스페이서층(340) 증착시 사용되는 프리커서는, 제2 원소를 포함하되, 제2 원소의 함량이 제2 경우보다 많을 수 있다. 또는, 스페이서층(340)의 증착 시간, 증착 두께, 및 증착 온도 중 적어도 하나는 제2 경우보다 클 수 있다. 이러한 경우, 선택 소자층(320)은 제1 전극층(310) 및 제2 전극층(330)보다 작은 폭을 갖되, 제2 경우에 비하여 더 작은 폭을 가질 수 있다. 그 결과, 선택 소자층(320)의 측면을 둘러싸는 절연층(325)의 폭은 제2 경우에 비하여 증가할 수 있다.
제4 경우에서, 스페이서층(340) 증착시 사용되는 프리커서는, 제2 원소를 포함하되, 제2 원소의 함량이 제3 경우보다 많을 수 있다. 또는, 스페이서층(340)의 증착 시간, 증착 두께, 및 증착 온도 중 적어도 하나는 제3 경우보다 클 수 있다. 이러한 경우, 선택 소자층(320)은 제1 전극층(310) 및 제2 전극층(330)보다 작은 폭을 갖되, 제3 경우에 비하여 더 작은 폭을 가질 수 있다. 그 결과, 선택 소자층(320)의 측면을 둘러싸는 절연층(325)의 폭은 제3 경우에 비하여 증가할 수 있다.
제1 경우에서 제4 경우로 갈수록, 선택 소자층(320)의 폭이 감소하기 때문에 선택 소자층(320) 내에 형성되는 전도성 필라멘트(F)의 개수 및/또는 밀도가 감소할 수 있다. 결과적으로, 선택 소자층(320)의 문턱 전압 산포가 감소할 수 있다. 이는 도 3b의 그래프로도 보여지고 있다.
도 3b를 참조하면, 제1 경우에서 제4 경우로 갈수록, 선택 소자층(320)의 문턱 전압 산포가 감소함이 나타나 있다.
한편, 위 실시예에서는, 선택 소자층이 가변 저항층과 별개로 패터닝될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서는, 선택 소자층과 가변 저항층이 하나의 마스크를 이용하여 일괄적으로 패터닝될 수도 있다. 이에 대하여는, 도 4a 및 도 4b를 참조하여 예시적으로 설명하기로 한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 메모리 셀 및 그 형성 방법을 설명하기 위한 단면도이다. 전술한 도 2a 및 도 2b의 실시예와의 차이점을 중심으로 설명하기로 한다.
먼저, 도 4a를 참조하면, 기판(400) 상에 제1 전극층(410), 초기 선택 소자층(420), 제2 전극층(430), 초기 가변 저항층(440), 및 제3 전극층(450)의 적층 구조물을 형성할 수 있다.
제1 전극층(410), 초기 선택 소자층(420), 제2 전극층(430), 초기 가변 저항층(440), 및 제3 전극층(450)의 적층 구조물은, 기판(400) 상에 제1 전극층(410) 형성을 위한 도전 물질, 초기 선택 소자층(420) 형성을 위한 선택 소자 물질, 제2 전극층(430) 형성을 위한 도전 물질, 초기 가변 저항층(440) 형성을 위한 가변 저항 물질, 및 제3 전극층(450) 형성을 위한 도전 물질을 순차적으로 증착한 후, 이 물질들을 선택적으로 식각함으로써 형성될 수 있다. 이때, 식각은 하나의 마스크를 이용하여 수행될 수 있고, 그에 따라, 제1 전극층(410), 초기 선택 소자층(420), 제2 전극층(430), 초기 가변 저항층(440), 및 제3 전극층(450)은 서로 정렬된 측면을 가질 수 있다. 본 단면을 기준으로, 제1 전극층(410), 초기 선택 소자층(420), 제2 전극층(430), 초기 가변 저항층(440), 및 제3 전극층(450)의 적층 구조물은 제1 폭(W1)을 가질 수 있다.
초기 선택 소자층(420)은 절연 물질 내에 제1 원소가 도핑된 구조를 가질 수 있다. 일례로서, 초기 선택 소자층(420)은 비소(As)가 도핑된 실리콘 산화물(SiO2)을 포함할 수 있다.
초기 가변 저항층(440)은 가변 저항 특성을 갖는 다양한 물질을 포함할 수 있다. 예컨대, 초기 가변 저항층(440)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다
도 4b를 참조하면, 도 4a의 공정 결과물 상에 스페이서층(460)을 형성할 수 있다.
스페이서층(460)의 증착시, 초기 선택 소자층(420)의 제1 원소와 반응함으로써 제1 원소의 제거가 가능한 제2 원소를 포함하는 프리커서가 이용될 수 있다. 일례로서, 초기 선택 소자층(420)이 비소(As)가 도핑된 실리콘 산화물을 포함하는 경우, 염소(Cl) 계열의 프리커서가 이용될 수 있다.
그 결과, 초기 선택 소자층(420)의 측면에서부터 일부는 제1 원소가 손실된 절연 물질 예컨대, 비소(As)가 손실된 실리콘 산화물로 변형될 수 있고, 이를 이하, 절연층(424)이라 하기로 한다. 초기 선택 소자층(420)의 상기 일부를 제외한 나머지는 초기 선택 소자층(420)과 동일한 물질로 유지될 수 있고, 이를 이하, 선택 소자층(422)이라 하기로 한다. 선택 소자층(422)의 제2 폭(W2)은 초기 선택 소자층(420)의 제1 폭(W1)보다 감소하기 때문에, 전도성 필라멘트 형성 영역이 제한되어 선택 소자층(422)의 문턱 전압 산포가 감소할 수 있다. 절연층(424)은 제3 폭(W3)을 가질 수 있다.
한편, 스페이서층(460)은 초기 가변 저항층(440)의 측면과도 접촉할 수 있고, 그에 따라 스페이서층(460)의 증착시 사용된 프리커서는 초기 가변 저항층(440)의 물질에 따라 초기 가변 저항층(440)에 영향을 주거나 영향을 주지 않을 수도 있다. 즉, 스페이서층(460) 증착시 초기 가변 저항층(440)의 측면에서부터 일부가 변형되거나 또는 변형되지 않을 수 있다. 그러나, 이는 본 발명의 특징과 무관한 부분이므로 상세한 설명은 생략하기로 한다. 스페이서층(460) 증착 후의 초기 가변 저항층(440)을 가변 저항층(442)이라 하기로 한다. 가변 저항층(442)은 초기 가변 저항층(440)과 동일한 물질을 포함하거나, 초기 가변 저항층(440)의 측면 일부가 변형된 상태를 가질 수 있다.
본 실시예에서는, 선택 소자층(422)이 가변 저항층(442) 아래에 위치하는 경우에 대하여 도시하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 선택 소자층(422)이 가변 저항층(442) 위에 형성될 수도 있다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 선택 소자층 및 그 형성 방법을 설명하기 위한 단면도이다.
먼저, 도 5a를 참조하면, 기판(500) 상에 제1 전극 물질층(510), 초기 선택 소자 물질층(520), 및 제2 전극 물질층(530)의 적층 구조물을 형성할 수 있다.
제1 전극 물질층(510), 초기 선택 소자 물질층(520), 및 제2 전극 물질층(530)은 패터닝되기 전의 층들로서, 다양한 증착 방식으로 형성될 수 있다.
제1 전극 물질층(510) 및 제2 전극 물질층(530)은 금속, 금속 질화물, 탄소 등의 다양한 도전성 물질을 포함할 수 있다.
초기 선택 소자 물질층(520)은 절연 물질 내에 제1 원소가 도핑된 구조를 가질 수 있다. 일례로서, 초기 선택 소자 물질층(520)은 비소(As)가 도핑된 실리콘 산화물(SiO2)을 포함할 수 있다.
이어서, 제1 전극 물질층(510), 초기 선택 소자 물질층(520), 및 제2 전극 물질층(530)의 적층 구조물 상에 이 적층 구조물을 패터닝하기 위한 마스크 패턴(540)을 형성할 수 있다.
이어서 마스크 패턴(540)을 식각 베리어로 제1 전극 물질층(510), 초기 선택 소자 물질층(520), 및 제2 전극 물질층(530)의 적층 구조물을 식각할 수 있다.
본 식각 공정은, 화살표 방향의 비등방성 식각 예컨대, 건식 식각으로 수행될 수 있다. 또한, 본 식각 공정시 초기 선택 소자 물질층(520)의 제1 원소와 반응함으로써 제1 원소의 제거가 가능한 제2 원소를 포함하는 식각 가스가 이용될 수 있다. 일례로서, 초기 선택 소자 물질층(520)이 비소(As)가 도핑된 실리콘 산화물을 포함하는 경우, 염소(Cl) 계열의 식각 가스를 이용할 수 있다. 예컨대, 염소 가스를 이용하는 반응성 이온 식각(Reactive Ion Etching: RIE)이 수행될 수 있다. 이때, 식각 가스에 포함된 염소(Cl)가 비소(As)와 반응함으로써 실리콘 산화물 내에서 비소(As)가 손실될 수 있다.
본 식각 공정시, 초기 선택 소자 물질층(520)의 식각에 의해 형성되는 측면에서부터 제1 원소의 손실이 시작될 수 있다. 그 결과물은, 도 5b에 도시되어 있다.
도 5b를 참조하면, 제1 전극 물질층(510) 및 제2 전극 물질층(530)은 식각되어 제1 전극층(512) 및 제2 전극층(532)을 각각 형성할 수 있다. 또한, 초기 선택 소자 물질층(520)은 식각되어 선택 소자층(522) 및 그 측면을 둘러싸는 절연층(524)을 형성할 수 있다.
절연층(524)은 초기 선택 소자 물질층(520)에서 제1 원소 예컨대, 비소(As)가 손실된 물질로 형성될 수 있다. 선택 소자층(522)은 제1 원소의 손실 없이 초기 선택 소자 물질층(520)과 동일한 물질로 형성될 수 있다. 선택 소자층(522)이 제1 농도의 제1 원소가 도핑된 절연 물질을 포함하는 경우, 절연층(524)은 제1 농도보다 낮은 제2 농도의 제1 원소가 도핑된 절연 물질을 포함하거나, 또는, 제1 원소를 포함하지 않는 절연 물질을 포함할 수 있다. 예컨대, 선택 소자층(522)이 제1 농도의 비소(As)가 도핑된 실리콘 산화물을 포함하는 경우, 절연층(524)은 제1 농도보다 낮은 제2 농도의 비소(As)가 도핑된 실리콘 산화물 또는 비도핑된 실리콘 산화물을 포함할 수 있다.
이때, 절연층(524)은 위에서 아래로 갈수록 감소하는 폭을 가질 수 있다. 이는, 식각 공정시 제1 원소의 손실이 초기 선택 소자 물질층(520)의 식각으로 형성되는 측면에서부터 안쪽을 향하여 진행되면서, 특히 식각으로 먼저 형성되는 측면 즉, 상부 측면이 식각으로 나중에 형성되는 측면 즉, 하부 측면에 비하여 식각 가스에 오래 노출되기 때문이다. 절연층(524)의 내측면은 선택 소자층(522)의 측면과 접촉하고, 절연층(524)의 외측면은 제1 전극층(512) 및 제2 전극층(532)의 측면과 정렬될 수 있다.
그에 따라, 선택 소자층(522)은 위에서 아래로 갈수록 증가하는 폭을 가질 수 있다. 선택 소자층(522)의 최상부의 폭(W5)은 최하부의 폭(W6)보다 작을 수 있다. 다만, 선택 소자층(522)의 최상부의 폭(W5) 및 최하부의 폭(W6) 각각은 제1 전극층(512) 및 제2 전극층(532)의 폭(W4)보다 작을 수 있다.
선택 소자층(522)의 최상부의 폭(W5) 및 최하부의 폭(W6)은 제2 원소를 포함하는 식각 가스 예컨대, 염소(Cl)를 포함하는 식각 가스의 양이 많을수록, 또는 식각 시간이 증가할수록 감소할 수 있다.
본 공정 결과 형성된 선택 소자층(522)의 최상부의 폭(W5) 및 최하부의 폭(W6)이 제1 전극층(512) 및 제2 전극층(532)의 폭(W4)보다 작고, 전도성 필라멘트는 이러한 선택 소자층(522) 내에만 형성되므로, 선택 소자층(522)의 문턱 전압 산포가 감소할 수 있다.
도시하지는 않았지만, 가변 저항층은 제1 전극층(512)의 아래에서 제1 전극층(512)과 접속하도록 형성되거나, 또는, 제2 전극층(532)의 위에서 제2 전극층(532)과 접속하도록 형성될 수 있다.
도 6a는 선택 소자층의 폭의 변화를 보여주는 단면도이고, 도 6b는 선택 소자층의 폭 변화에 따른 선택 소자층의 문턱 전압 특성을 보여주는 도면이다.
도 6a를 참조하면, 제1 전극층(610)과 제2 전극층(630) 사이에 선택 소자층(620)이 개재된 적층 구조물이 형성된 경우로서, 제1 내지 제4 경우(① 내지 ④ 참조)가 도시되어 있다.
제1 경우에서, 제1 전극층(610), 선택 소자층(620), 및 제2 전극층(630)의 적층 구조물 형성을 위하여 사용되는 식각 가스는, 선택 소자층(620)의 제1 원소와 반응하여 제1 원소의 손실을 초래하는 어떠한 원소도 포함하지 않을 수 있다. 이러한 경우, 선택 소자층(620)은 제1 전극층(610) 및 제2 전극층(630)과 동일한 폭을 갖고, 선택 소자층(620)의 측면은 제1 전극층(610) 및 제2 전극층(630)의 측면과 정렬될 수 있다.
제2 경우에서, 식각 가스는, 선택 소자층(620)의 제1 원소와 반응하여 제1 원소의 손실을 초래하는 제2 원소를 포함할 수 있다. 이러한 경우, 선택 소자층(620)은 제1 전극층(610) 및 제2 전극층(630)보다 작은 폭을 갖고, 절연층(625)에 의해 측면이 둘러싸일 수 있다. 절연층(625)의 내측면은 선택 소자층(620)의 측면과 접촉할 수 있고, 절연층(625)의 외측면은 제1 전극층(610) 및 제2 전극층(630)의 측면과 정렬될 수 있다. 선택 소자층(620)은 위에서 아래로 갈수록 증가하는 폭을 가질 수 있고, 그에 따라, 절연층(625)은 위에서 아래로 갈수록 감소하는 폭을 가질 수 있다.
제3 경우에서, 제2 원소를 포함하는 식각 가스가 이용되되, 식각 가스의 유량이 제2 경우보다 많을 수 있다. 또는, 식각 시간이 제2 경우보다 클 수 있다. 이러한 경우, 선택 소자층(620)은 제1 전극층(610) 및 제2 전극층(630)보다 작은 폭을 갖되, 제2 경우에 비하여 더 작은 폭을 가질 수 있다. 그 결과, 선택 소자층(620)의 측면을 둘러싸는 절연층(625)의 폭은 제2 경우에 비하여 증가할 수 있다.
제4 경우에서, 제2 원소를 포함하는 식각 가스가 이용되되, 식각 가스의 유량이 제3 경우보다 많을 수 있다. 또는, 식각 시간이 제3 경우보다 클 수 있다. 이러한 경우, 선택 소자층(620)은 제1 전극층(610) 및 제2 전극층(630)보다 작은 폭을 갖되, 제3 경우에 비하여 더 작은 폭을 가질 수 있다. 그 결과, 선택 소자층(620)의 측면을 둘러싸는 절연층(625)의 폭은 제3 경우에 비하여 증가할 수 있다.
제1 경우에서 제4 경우로 갈수록, 선택 소자층(620)의 폭이 감소하기 때문에 선택 소자층(620) 내에 형성되는 전도성 필라멘트(F)의 개수 및/또는 밀도가 감소할 수 있다. 결과적으로, 선택 소자층(620)의 문턱 전압 산포가 감소할 수 있다. 이는 도 6b의 그래프로도 보여지고 있다.
도 6b를 참조하면, 제1 경우에서 제4 경우로 갈수록, 선택 소자층(620)의 문턱 전압 산포가 감소함이 나타나 있다.
한편, 위 실시예에서는, 선택 소자층이 가변 저항층과 별개로 패터닝될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서는, 선택 소자층과 가변 저항층이 하나의 마스크를 이용하여 일괄적으로 패터닝될 수도 있다. 이에 대하여는, 도 7a 및 도 7b를 참조하여 예시적으로 설명하기로 한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 메모리 셀 및 그 형성 방법을 설명하기 위한 단면도이다. 전술한 도 5a 및 도 5b의 실시예와의 차이점을 중심으로 설명하기로 한다.
먼저, 도 7a를 참조하면, 기판(700) 상에 제1 전극 물질층(710), 초기 선택 소자 물질층(720), 제2 전극 물질층(730), 초기 가변 저항 물질층(740), 및 제3 전극 물질층(750)의 적층 구조물을 형성할 수 있다.
초기 선택 소자 물질층(720)은 절연 물질 내에 제1 원소가 도핑된 구조를 가질 수 있다. 일례로서, 초기 선택 소자 물질층(720)은 비소(As)가 도핑된 실리콘 산화물(SiO2)을 포함할 수 있다.
초기 가변 저항 물질층(740)은 가변 저항 특성을 갖는 다양한 물질을 포함할 수 있다. 예컨대, 초기 가변 저항 물질층(740)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이어서, 제1 전극 물질층(710), 초기 선택 소자 물질층(720), 제2 전극 물질층(730), 초기 가변 저항 물질층(740), 및 제3 전극 물질층(750)의 적층 구조물 상에 이 적층 구조물을 패터닝하기 위한 마스크 패턴(760)을 형성할 수 있다.
이어서 마스크 패턴(760)을 식각 베리어로 제1 전극 물질층(710), 초기 선택 소자 물질층(720), 제2 전극 물질층(730), 초기 가변 저항 물질층(740), 및 제3 전극 물질층(750)의 적층 구조물을 식각할 수 있다.
본 식각 공정은, 화살표 방향의 비등방성 식각 예컨대, 건식 식각으로 수행될 수 있다. 또한, 본 식각 공정시 초기 선택 소자 물질층(720)의 제1 원소와 반응함으로써 제1 원소의 제거가 가능한 제2 원소를 포함하는 식각 가스가 이용될 수 있다. 일례로서, 초기 선택 소자 물질층(720)이 비소(As)가 도핑된 실리콘 산화물을 포함하는 경우, 염소(Cl) 계열의 식각 가스를 이용할 수 있다. 본 식각 공정의 결과물은, 도 7b에 도시되어 있다.
도 7b를 참조하면, 제1 전극 물질층(710), 제2 전극 물질층(730), 초기 가변 저항 물질층(740), 및 제3 전극 물질층(750)은 식각되어 제1 전극층(712), 제2 전극층(732), 가변 저항층(742), 및 제3 전극층(752)을 각각 형성할 수 있다. 또한, 초기 선택 소자 물질층(720)은 식각되어 선택 소자층(722) 및 그 측면을 둘러싸는 절연층(724)을 형성할 수 있다.
절연층(724)은 초기 선택 소자 물질층(720)에서 제1 원소 예컨대, 비소(As)가 손실된 물질로 형성될 수 있다. 선택 소자층(722)은 제1 원소의 손실 없이 초기 선택 소자 물질층(720)과 동일한 물질로 형성될 수 있다.
이때, 절연층(724)은 위에서 아래로 갈수록 감소하는 폭을 가질 수 있다. 절연층(724)의 내측면은 선택 소자층(722)의 측면과 접촉하고, 절연층(724)의 외측면은 제1 전극층(712) 및 제2 전극층(732)의 측면과 정렬될 수 있다. 그에 따라, 선택 소자층(722)은 위에서 아래로 갈수록 증가하는 폭을 가질 수 있다. 선택 소자층(722)의 최상부의 폭(W5)은 최하부의 폭(W6)보다 작을 수 있다. 다만, 선택 소자층(722)의 최상부의 폭(W5) 및 최하부의 폭(W6) 각각은 제1 전극층(712) 및 제2 전극층(732)의 폭(W4)보다 작을 수 있다.
한편, 본 식각시 초기 가변 저항 물질층(740)의 측면도 식각 가스에 노출될 수 있다. 그에 따라, 식각 가스는 초기 가변 저항 물질층(740)의 물질에 따라 초기 가변 저항 물질층(740)에 영향을 주거나 영향을 주지 않을 수도 있다. 즉, 본 식각시 형성되는 초기 가변 저항 물질층(740)의 측면에서부터 일부가 변형되거나 또는 변형되지 않을 수 있다. 그러나, 이는 본 발명의 특징과 무관한 부분이므로 상세한 설명은 생략하기로 한다. 가변 저항층(742)은 초기 가변 저항 물질층(740)과 동일한 물질을 포함할 수 있다. 또는, 초기 가변 저항층(742)의 측면에서부터 일부는 초기 가변 저항 물질층(740)과 상이하게 변형된 물질을 포함할 수 있다.
본 실시예에서는, 선택 소자층(722)이 가변 저항층(742) 아래에 위치하는 경우에 대하여 도시하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 선택 소자층(722)이 가변 저항층(742) 위에 형성될 수도 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 하나 이상의 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 제1 전극층; 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 선택 소자층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 상기 선택 소자층의 측면과 접촉하는 절연층을 포함하고, 상기 선택 소자층은, 제1 원소가 도핑된 절연 물질을 포함하고, 상기 절연층은, 상기 선택 소자층보다 낮은 농도의 상기 제1 원소가 도핑된 상기 절연 물질, 또는, 상기 제1 원소가 도핑되지 않은 상기 절연 물질을 포함할 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 하나 이상의 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 제1 전극층; 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 선택 소자층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 상기 선택 소자층의 측면과 접촉하는 절연층을 포함하고, 상기 선택 소자층은, 제1 원소가 도핑된 절연 물질을 포함하고, 상기 절연층은, 상기 선택 소자층보다 낮은 농도의 상기 제1 원소가 도핑된 상기 절연 물질, 또는, 상기 제1 원소가 도핑되지 않은 상기 절연 물질을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 하나 이상의 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 제1 전극층; 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 선택 소자층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 상기 선택 소자층의 측면과 접촉하는 절연층을 포함하고, 상기 선택 소자층은, 제1 원소가 도핑된 절연 물질을 포함하고, 상기 절연층은, 상기 선택 소자층보다 낮은 농도의 상기 제1 원소가 도핑된 상기 절연 물질, 또는, 상기 제1 원소가 도핑되지 않은 상기 절연 물질을 포함할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 9와 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 하나 이상의 메모리 셀을 포함할 수 있고, 상기 메모리 셀은, 제1 전극층; 제2 전극층; 상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 선택 소자층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 상기 선택 소자층의 측면과 접촉하는 절연층을 포함하고, 상기 선택 소자층은, 제1 원소가 도핑된 절연 물질을 포함하고, 상기 절연층은, 상기 선택 소자층보다 낮은 농도의 상기 제1 원소가 도핑된 상기 절연 물질, 또는, 상기 제1 원소가 도핑되지 않은 상기 절연 물질을 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
200: 기판 210: 제1 전극층
222: 선택 소자층 224: 절연층
230: 제2 전극층 240: 스페이서층

Claims (20)

  1. 하나 이상의 메모리 셀을 갖는 반도체 메모리를 포함하는 전자 장치로서,
    상기 메모리 셀은,
    제1 전극층;
    제2 전극층;
    상기 제1 전극층과 상기 제2 전극층 사이에 개재되는 선택 소자층; 및
    상기 제1 전극층과 상기 제2 전극층 사이에 개재되고, 상기 선택 소자층의 측면과 접촉하는 절연층을 포함하고,
    상기 선택 소자층은, 제1 원소가 도핑된 절연 물질을 포함하고,
    상기 절연층은, 상기 선택 소자층보다 낮은 농도의 상기 제1 원소가 도핑된 상기 절연 물질, 또는, 상기 제1 원소가 도핑되지 않은 상기 절연 물질을 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 선택 소자층은, 비소가 도핑된 실리콘 산화물을 포함하고,
    상기 절연층은, 상기 선택 소자층보다 낮은 농도의 비소가 도핑된 실리콘 산화물, 비도핑된 실리콘 산화물, 또는 염소 계열 물질과 비소의 결합을 포함하는 실리콘 산화물을 포함하는
    전자 장치.
  3. 제1 항에 있어서,
    상기 선택 소자층의 폭은, 상기 제1 전극층 또는 상기 제2 전극층의 폭보다 작은
    전자 장치.
  4. 제1 항에 있어서,
    상기 절연층은, 상기 선택 소자층의 측면을 둘러싸는
    전자 장치.
  5. 제4 항에 있어서,
    상기 절연층의 외측면은, 상기 제1 전극층 및 상기 제2 전극층의 측면과 정렬되는
    전자 장치.
  6. 제1 항에 있어서,
    상기 선택 소자층은, 상기 제1 전극층에서 상기 제2 전극층으로 갈수록 감소하는 폭을 갖는
    전자 장치.
  7. 제6 항에 있어서,
    상기 절연층은, 상기 제1 전극층에서 상기 제2 전극층으로 갈수록 증가하는 폭을 갖는
    전자 장치.
  8. 제1 항에 있어서,
    상기 메모리 셀은,
    상기 절연층의 측면과 접촉하는 스페이서층을 더 포함하는
    전자 장치.
  9. 제1 항에 있어서,
    상기 메모리 셀은,
    상기 제1 전극층 또는 상기 제2 전극층과 접속하는 가변 저항층을 더 포함하는
    전자 장치.
  10. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  11. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  14. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 제1 전극층, 제1 원소가 도핑된 절연 물질을 포함하는 초기 선택 소자층, 및 제2 전극층의 적층 구조물을 형성하는 단계; 및
    상기 초기 선택 소자층의 측면과 접촉하는 스페이서층을 형성하는 단계를 포함하고,
    상기 스페이서층 형성 단계는,
    상기 제1 원소와 반응하여 상기 초기 선택 소자층으로부터 상기 제1 원소를 손실되게 하는 제2 원소를 포함하는 프리커서를 이용하여 수행되는
    전자 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 원소는, 비소를 포함하고,
    상기 절연 물질은, 실리콘 산화물을 포함하고,
    상기 제2 원소는 염소를 포함하는
    전자 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 스페이서층 형성 단계에서,
    상기 초기 선택 소자층의 상기 측면으로부터 일부는, 절연층으로 변형되고,
    상기 절연층은, 상기 초기 선택 소자층의 상기 제1 원소의 농도보다 낮은 농도의 상기 제1 원소를 포함하거나, 또는, 상기 제1 원소를 포함하지 않는
    전자 장치의 제조 방법.
  17. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 제1 전극 물질층, 제1 원소가 도핑된 절연 물질을 포함하는 초기 선택 소자 물질층, 및 제2 전극 물질층의 적층 구조물을 형성하는 단계;
    상기 적층 구조물 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 상기 적층 구조물을 식각하는 단계를 포함하고,
    상기 적층 구조물 식각 단계는,
    상기 제1 원소와 반응하여 상기 초기 선택 소자 물질층으로부터 상기 제1 원소를 손실되게 하는 제2 원소를 포함하는 식각 가스를 이용하여 수행되는
    전자 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 원소는, 비소를 포함하고,
    상기 절연 물질은, 실리콘 산화물을 포함하고,
    상기 제2 원소는 염소를 포함하는
    전자 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 적층 구조물 식각 단계에서,
    상기 초기 선택 소자 물질층의 식각으로 형성되는 측면으로부터 일부는, 절연층으로 변형되고,
    상기 절연층은, 상기 초기 선택 소자 물질층의 상기 제1 원소의 농도보다 낮은 농도의 상기 제1 원소를 포함하거나, 또는, 상기 제1 원소를 포함하지 않는
    전자 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 절연층은, 상기 제1 전극 물질층에서 상기 제2 전극 물질층으로 갈수록 증가하는 폭을 갖는
    전자 장치의 제조 방법.
KR1020210144560A 2021-10-27 2021-10-27 전자 장치 및 그 제조 방법 KR20230060165A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210144560A KR20230060165A (ko) 2021-10-27 2021-10-27 전자 장치 및 그 제조 방법
US17/710,627 US20230130346A1 (en) 2021-10-27 2022-03-31 Semiconductor device and method for fabricating the same
CN202211027005.4A CN116056463A (zh) 2021-10-27 2022-08-25 半导体器件及其制造方法
JP2022149981A JP2023065304A (ja) 2021-10-27 2022-09-21 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210144560A KR20230060165A (ko) 2021-10-27 2021-10-27 전자 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230060165A true KR20230060165A (ko) 2023-05-04

Family

ID=86057041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210144560A KR20230060165A (ko) 2021-10-27 2021-10-27 전자 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20230130346A1 (ko)
JP (1) JP2023065304A (ko)
KR (1) KR20230060165A (ko)
CN (1) CN116056463A (ko)

Also Published As

Publication number Publication date
JP2023065304A (ja) 2023-05-12
US20230130346A1 (en) 2023-04-27
CN116056463A (zh) 2023-05-02

Similar Documents

Publication Publication Date Title
KR102510707B1 (ko) 전자 장치 및 그 제조 방법
KR20160022046A (ko) 전자 장치
KR102635268B1 (ko) 칼코게나이드 재료 및 이를 포함하는 전자 장치
KR20150062669A (ko) 전자 장치 및 그 제조 방법
KR102079610B1 (ko) 전자 장치 및 그 제조 방법
KR20160004525A (ko) 전자 장치 및 그 제조 방법
KR20160114948A (ko) 전자 장치 및 그 제조 방법
US20190131348A1 (en) Semiconductor memory device including a line-type selection interconnection, and an electronic system including semiconductor memory device
KR20140109032A (ko) 반도체 장치 및 그 제조방법, 상기 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템 데이터 저장 시스템 및 메모리 시스템
KR20150053067A (ko) 전자 장치 및 그 제조 방법
KR20210077319A (ko) 전자 장치 및 그 제조 방법
US10483374B2 (en) Electronic device including transistor and method for fabricating the same
KR20200135600A (ko) 전자 장치 및 그 제조 방법
US11342345B2 (en) Electronic device and method for fabricating the same
KR102532018B1 (ko) 전자 장치 및 그 제조 방법
KR20170046360A (ko) 전자 장치 및 그 제조 방법
KR20150039547A (ko) 반도체 장치 및 그 제조 방법
KR20160023338A (ko) 전자 장치
KR102686706B1 (ko) 전자 장치 및 그 제조 방법
KR20230060859A (ko) 전자 장치 및 그 제조방법
KR20230060165A (ko) 전자 장치 및 그 제조 방법
KR20220046109A (ko) 전자 장치의 제조방법
KR20160133947A (ko) 전자 장치 및 그 제조 방법
KR20210145940A (ko) 전자 장치 및 그 제조방법
US20220208263A1 (en) Electronic device