KR20160004525A - 전자 장치 및 그 제조 방법 - Google Patents

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KR20160004525A
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Abstract

본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 전자 장치 및 그 제조 방법을 제공하는 것이다. 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다.
특히, 상기 홈 하부에는 상기 층간절연막을 관통하여 상기 기판에 접하는 콘택플러그를 더 포함할 수 있다. 또한, 상기 제2질화막은 상기 제1질화막의 밀도보다 높은 밀도를 가질 수 있다. 또한, 상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함할 수 있다. 또한, 상기 홈 바닥부에 형성된 상기 셀렉터의 선폭은 상기 콘택플러그의 선폭보다 작을 수 있다. 또한, 상기 스택은 제1전극, 가변저항패턴 및 제2전극의 적층구조를 포함할 수 있다. 또한, 상기 제1전극의 일부는 상기 홈에 매립될 수 있다. 또한, 상기 제1전극 및 제2전극은 TiN, Pt, W, TaN, Ir, Ni, Cu, Ta, Ti, Hf 및 Zr 로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속 및 질화물을 포함할 수 있다. 또한, 상기 가변저항패턴은 단층 또는 다층구조를 포함할 수 있다. 또한, 상기 가변저항패턴은 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다.
또한, 상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
또한, 상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
또한, 상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성된 셀렉터; 상기 셀렉터 측벽에 형성된 제1질화막; 상기 셀렉터 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다.
특히, 상기 기판은 상기 셀렉터에 접하는 콘택플러그를 더 포함할 수 있다. 또한, 상기 제2질화막은 상기 제1질화막의 밀도보다 더 큰 밀도를 가질 수 있다. 또한, 상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판 상에 형성된 셀렉터; 상기 셀렉터 측벽에 형성된 제1질화막; 상기 셀렉터 및 제1질화막 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부와 상기 스택 및 제1질화막의 측벽에 형성된 제2질화막을 포함할 수 있다.
특히, 상기 기판은 상기 셀렉터에 접하는 콘택플러그를 더 포함할 수 있다. 또한, 상기 제2질화막은 상기 제1질화막의 밀도보다 더 큰 밀도를 가질 수 있다. 또한, 상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀의 일부에 매립된 콘택플러그를 형성하는 단계; 상기 콘택플러그 상의 상기 콘택홀 측벽에 제1질화막을 형성하는 단계; 상기 콘택플러그 상부 및 상기 제1질화막 상에 셀렉터를 형성하는 단계; 상기 셀렉터를 포함하는 하부구조체 상에 가변저항패턴을 포함한 스택을 형성하는 단계; 및 상기 스택의 상부 및 측벽에 제2질화막을 형성하는 단계를 포함할 수 있다.
특히, 상기 콘택플러그를 형성하는 단계는, 상기 콘택홀에 도전물질을 매립하여 콘택플러그를 형성하는 단계; 및 상기 콘택플러그를 일정두께 리세스 시키는 단계를 포함할 수 있다. 또한, 상기 제2질화막은 상기 제1질화막의 밀도보다 더 큰 밀도를 가질 수 있다. 또한, 상기 제1질화막은 상기 제2질화막보다 더 짧은 시간에 형성할 수 있다. 또한, 상기 제1질화막은 PECVD방법으로 형성할 수 있다. 또한, 상기 제2질화막은 ALD방법으로 형성할 수 있다. 또한, 상기 가변저항패턴을 포함하는 스택을 형성하는 단계는, 상기 셀렉터를 포함하는 하부구조체 상에 제1전극층, 가변저항패턴, 제2전극층을 적층하는 단계; 및 상기 제2전극층, 가변저항패턴 및 제1전극층을 식각하여 스택을 형성하는 단계를 포함할 수 있다. 또한, 상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함할 수 있다. 또한, 상기 제1전극층 및 제2전극층은 TiN, Pt, W, TaN, Ir, Ni, Cu, Ta, Ti, Hf 및 Zr 로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속 및 질화물을 포함할 수 있다. 또한, 상기 가변저항패턴은 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 또한, 상기 가변저항패턴은 단층구조 또는 다층구조를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 전자 장치 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀의 일부에 매립된 콘택플러그를 형성하는 단계; 상기 콘택플러그 상의 상기 콘택홀 측벽에 제1질화막을 형성하는 단계; 상기 콘택플러그 상부 및 상기 제1질화막 상에 셀렉터를 형성하는 단계; 상기 셀렉터를 포함하는 하부구조체 상에 가변저항패턴을 포함한 스택을 형성하는 단계; 및 상기 스택의 상부 및 측벽과 상기 제1질화막의 측벽에 제2질화막을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 가변 저항 소자의 특성 향상이 가능하다.
도 1은 본 발명의 제1실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 제2실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 제3실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5a 내지 도 5e는 본 발명의 제3실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 제4실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7a 내지 도 7e는 본 발명의 제4실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 본 발명의 제2실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 1 및 도 2는 이해를 돕기위해 동일한 도면부호를 사용하기로 하며, 각 도면부호는 동일한 영역을 가리킨다.
도 1에 도시된 바와 같이, 기판(101) 상에 층간절연막(102)이 형성될 수 있고, 층간절연막(102)을 관통하는 콘택홀(미도시)의 일부를 매립하며, 기판(101)에 접하는 콘택플러그(103A)가 형성될 수 있다. 그리고, 콘택플러그(103A) 상부의 콘택홀 측벽에는 제1질화막(104)이 형성될 수 있고, 콘택플러그(103A) 상부 및 제1질화막(104) 상에는 셀렉터(105)가 형성될 수 있다. 셀렉터(105)를 포함하는 하부구조체 상부에는 제1전극(106A, 106B), 가변저항패턴(107A) 및 제2전극(108A)이 적층된 스택(S)이 형성될 수 있고, 스택(S)의 상부 및 측벽에는 제2질화막(109)이 형성될 수 있다.
이때, 셀렉터(105), 제1전극(106A, 106B), 가변저항패턴(107A) 및 제2전극(108A)은 하나의 셀 구조물을 구성할 수 있다. 셀 구조물의 총 두께가 H라고 할 때, 본 실시예에서는 셀렉터(105) 및 제1전극의 일부(106A)가 층간절연막(102) 내에 h1만큼 매립되고, 층간절연막(102) 상부로 h2만큼 돌출된 구조를 포함할 수 있다. 따라서, 셀 구조물 형성시 식각마진 감소로 인한 공정 마진을 확보할 수 있다.
층간절연막(102)은 산화막 계열의 물질을 포함할 수 있다. 산화막 계열의 물질은 예컨대 실리콘 산화막, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass) 중 어느 하나 이상을 포함할 수 있다.
셀렉터(105)는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함할 수 있다. 금속절연체전이층에 전류가 흐르면 줄 열(Joule Heat)이 발생하며, 이에 따라 특정한 문턱 전압에서 스위칭이 가능하다. 특히, 금속절연체전이층은 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조에서 선택 소자로 사용될 수 있으며, 이러한 경우 선택되지 않은 셀을 통해 흐르는 미주 전류(Sneak Current)를 효과적으로 억제할 수 있다. 금속절연체전이층은 특정한 임계 온도에서 결정 구조(Crystal Structure)의 변화 등에 의해 절연체에서 금속으로 혹은 금속에서 절연체로 전이됨으로써 전기저항이 급격히 변하는 물질, 예컨대 니오븀 산화물(NbOx, 2≤x≤2.5) 또는 바나듐 산화물(VOx, 2≤x≤2.5) 중 어느 하나 이상으로 형성할 수 있다. 구체적으로, NbO2, VO2 등과 같은 이산화물이 대표적인 금속-절연체 전이(MIT) 물질에 해당하며, Nb2O5, V2O5 등에서도 국부적으로 NbO2, VO2 채널(Channel)이 생성되어 금속-절연체 전이(MIT) 현상이 나타날 수 있다. 크레스티드 장벽층은 예컨대, 탄탈륨산화막(TaOx, x는 자연수)/티타늄산화막(TiOx, x는 자연수)/탄탈륨산화막(TaOx, x는 자연수)의 적층구조 등을 포함할 수 있다. OTS물질은 예컨대, Te, Se, Ge, Si, As, Ti, S 및 Sb 중 적어도 하나의 물질로 구성될 수 있고, 구체적으로 TeAsGeSi계열 물질 등을 포함할 수 있다.
셀렉터(105)는 오프전류(Ioff) 감소를 위해 콘택플러그(103A)의 선폭보다 작은 선폭으로 형성될 수 있다.
제1전극(106A, 106B)과 제2전극(108A)은 각 셀 구조물에 전압 또는 전류를 공급하기 위한 것으로, 도전막 예컨대, 금속막, 금속질화막, 불순물이 도핑된 폴리실리콘막 또는 이들의 조합 등으로 형성될 수 있다. 제1전극(106A, 106B) 및 제2전극(108A)은 예컨대, TiN, Pt, W, TaN, Ir, Ni, Cu, Ta, Ti, Hf 및 Zr 로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속 및 질화물을 포함할 수 있다. 제1전극(106A, 106B)은 가변저항패턴(107A)의 하부전극 및 가변저항패턴(107A)과 셀렉터(105)를 연결하는 중간전극 역할을 할 수 있고, 제2전극(108A)은 가변저항패턴(107A)의 상부전극 역할을 할 수 있다. 제1전극(106A, 106B)의 일부는 층간절연막(102) 내의 콘택홀에 매립될 수 있고(106A), 다른 부분은 층간절연막(102) 상부에 위치할 수 있다(106B). 제1전극(106A, 106B)의 각 부분은 다른 공정을 통해 형성되거나, 매립을 통해 동시에 형성될 수도 있다.
가변저항패턴(107A)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 물질로 형성될 수 있다. 예컨대, 가변저항패턴(107A)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 전이 금속 산화물은 예컨대, TaOx, HfOx, WOx, SiOx, TiOx, ZrOx, NiOx, NbOx, VOx, FeOx, ZnOx, CeOx, CuOx 및 MnOx (x는 자연수)로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 이러한 가변저항패턴(107A)은 필요에 따라 단일막 또는 다중막 구조를 가질 수 있다.
제1질화막(104)은 열적효율성(Thermal burget) 감소 및 질화(Nitridation) 방지 등을 통해 셀렉터(105)의 특성열화를 방지하기 위한 스페이서 역할을 할 수 있다. 제1질화막(104)은 제2질화막(109)보다 낮은 밀도로 형성될 수 있다.
제2질화막(109)은 가변저항패턴(107A)을 포함하는 스택(S)의 산화방지를 위한 보호막 역할을 할 수 있다. 이를 위해, 제2질화막(109)은 산소 디퓨전(Oxide diffusion)의 방지가 가능한 고밀도 질화막을 포함할 수 있다.
도 2에 도시된 바와 같이, 제2실시예에 따른 반도체 장치는 도 1과 동일한 구조를 포함하되, 제1질화막(104)과 제2질화막(109)이 동일한 물질 즉, 동일한 밀도로 형성될 수 있다. 이때, 제1질화막(104)은 셀렉터(105)의 질화방지 및 환원방지를 위해 셀렉터(105)보다 먼저 형성될 수 있다.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 도 3a 내지 도 3f는 이해를 돕기위해 도 1과 동일한 도면부호를 사용하기로 한다. 각 도면부호는 동일한 부분을 가리킨다.
도 3a에 도시된 바와 같이, 기판(101) 상에 층간절연막(102)을 형성할 수 있다. 층간절연막(102)은 산화막 계열의 물질을 포함할 수 있다. 산화막 계열의 물질은 예컨대 실리콘 산화막, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass) 중 어느 하나 이상을 포함할 수 있다.
이어서, 층간절연막(102)을 관통하는 콘택홀(미도시)을 형성할 수 있다.
이어서, 콘택홀(미도시)에 도전물질을 매립하여 콘택플러그(103)를 형성할 수 있다. 콘택플러그(103)는 기판(101)과 상부 구조체를 연결하는 역할을 할 수 있다.
도 3b에 도시된 바와 같이, 콘택플러그(103)를 일정두께 리세스 시킬 수 있다. 리세스 된 콘택플러그는 도면부호 103A로 도시하기로 한다. 콘택플러그(103A)를 일정두께 리세스 시킴에 따라 층간절연막(102) 내에 홈(10)이 형성될 수 있다.
도 3c에 도시된 바와 같이, 홈(10)의 측벽에 제1질화막(104)이 형성될 수 있다. 제1질화막(104)은 홈(10)을 포함하는 전체구조 상에 질화막을 형성한 후, 홈(10)의 측벽에만 잔류하도록 스페이서 식각을 진행하여 형성할 수 있다. 제1질화막(104)은 후속 공정에 의해 형성될 셀렉터의 질화 및/또는 환원을 방지하는 역할을 할 수 있다.
제1질화막(104)은 도 1과 같이 후속 공정을 통해 형성될 제2질화막보다 밀도가 낮게 형성할 수 있고, 또는 제2질화막과 동일한 물질로 형성할 수 있다. 밀도가 낮은 제1질화막(104)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성할 수 있다. PECVD방법을 이용한 제1질화막(104)은 N2가스를 캐리어 가스로 사용하고, SiH4 및 NH3 가스를 소스가스로 사용할 수 있다. PECVD방법을 이용한 제1질화막(104)은 수분 이내의 짧은 공정 시간으로 형성이 가능하며, 결과적으로 낮은 밀도를 갖는 질화막 형성이 가능하다.
도 3d에 도시된 바와 같이, 콘택플러그(103A) 상부 즉, 홈(10)의 바닥부와 제1질화막(104) 상에 셀렉터(105)를 형성할 수 있다. 셀렉터(105)는 홈(10) 내부에 모두 매립되지 않고 단차를 따라 형성되는 라이너(Liner) 타입으로 형성될 수 있다. 셀렉터(105)는 홈(10)을 포함하는 전체구조의 단차를 따라 형성하고, 분리공정을 통해 홈(10) 내부에 잔류하도록 형성할 수 있다. 분리공정은 예컨대, 화학적기계적연마(Chemical Mechanical Polishing) 공정을 포함할 수 있다. 셀렉터(105)는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함할 수 있다. 셀렉터(105)는 오프전류(Ioff) 감소를 위해 콘택플러그(103A)의 선폭보다 작은 선폭으로 형성될 수 있다.
특히, 본 실시예는 셀렉터(105) 형성 전에 스페이서인 제1질화막(104)을 미리 형성함으로써 후속 공정에 영향을 받지 않으므로, 셀렉터(105)의 질화 및/또는 환원을 방지할 수 있다.
도 3e에 도시된 바와 같이, 셀렉터(105)를 포함하는 하부 구조체 상에 제1전극층(106), 가변저항층(107) 및 제2전극층(108)을 차례로 적층할 수 있다. 하부 구조체는 셀렉터(105), 제1질화막(104) 및 층간절연층(102)을 포함하는 하부의 전체 구조물을 지칭할 수 있다.
제1전극층(106)과 제2전극층(108)은 도전막 예컨대, 금속막, 금속질화막, 불순물이 도핑된 폴리실리콘막 또는 이들의 조합 등으로 형성될 수 있다. 제1전극층(106)의 일부는 홈(10) 내부에 매립될 수 있다. 또는, 홈(10) 내부에 매립된 도전층을 형성한 후, 층간절연막(102) 상부에 제1전극층을 추가로 형성할 수 있다.
가변저항층(107)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 물질로 형성될 수 있다. 예컨대, 가변저항층(107)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 이러한 가변저항층(107)은 필요에 따라 단일막 또는 다중막 구조를 가질 수 있다.
도 3f에 도시된 바와 같이, 제2전극층(108, 도 3e 참조), 가변저항층(107, 도 3e 참조) 및 제1전극층(106, 도 3e 참조)을 패터닝하여 스택(S)을 형성할 수 있다. 따라서, 셀렉터(105), 제1전극(106A), 가변저항패턴(107A) 및 제2전극(108A)로 구성된 셀 구조물이 형성될 수 있다.
특히, 본 실시예는 셀렉터(105)를 층간절연막(102) 내부에 매립된 형태로 형성함으로써, 셀 구조물을 형성하기 위한 패터닝 공정에서 식각해야할 두께는 셀렉터가 매립된 두께 즉, h1 만큼 줄어든 h2가 된다. 즉, 식각이 필요한 전체 두께 H에서 셀렉터의 두께만큼 식각타겟이 감소하고, 그만큼 공정 마진이 증가할 수 있다.
이어서, 스택(S)의 상부 및 측벽에 제2질화막(109)을 형성할 수 있다. 제2질화막(109)은 스택(S)의 산화방지를 위한 보호막 역할을 할 수 있다. 이를 위해 제2질화막(109)은 높은 밀도를 갖는 질화막으로 형성할 수 있다. 제2질화막(109)은 원자층증착법(ALD, Atomic Layer Deposition)으로 형성할 수 있다. 더욱이, 제2질화막(109)은 원자층증착법에 의해 형성함으로써 단차피복성이 우수한 질화막의 형성이 가능하다.
이어서, 도시되지 않았으나 스택(S) 사이를 매립하는 절연층 및 일련의 후속 공정을 통한 반도체 장치 제조 방법이 진행될 수 있다.
도 4는 본 발명의 제3실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4에 도시된 바와 같이, 기판(301) 상에 형성된 층간절연막(302), 층간절연막을 관통하여 기판(301)에 접하는 콘택플러그(303)가 형성될 수 있다. 또한, 콘택플러그(303)를 포함하는 하부 구조체 상에 셀렉터(304), 제1전극(306A), 가변저항패턴(307A) 및 제2전극(308A)이 적층된 셀 구조체가 형성될 수 있다. 또한, 셀렉터(304)의 측벽에는 제1질화막(305B)이 형성될 수 있고, 제1전극(306A), 가변저항패턴(307A) 및 제2전극(308A)이 적층된 스택(S)의 상부 및 측벽에는 제2질화막(309)이 형성될 수 있다.
도 5a 내지 도 5e는 본 발명의 제3실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 도 5a 내지 도 5e는 이해를 돕기위해 도 4와 동일한 도면부호를 사용하기로 한다.
도 5a에 도시된 바와 같이, 기판(301) 상에 층간절연막(302)을 형성할 수 있다. 층간절연막(302)은 산화막 계열의 물질을 포함할 수 있다. 산화막 계열의 물질은 예컨대 실리콘 산화막, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass) 중 어느 하나 이상을 포함할 수 있다.
이어서, 층간절연막(302)을 관통하는 콘택홀(미도시)을 형성할 수 있다.
이어서, 콘택홀(미도시)에 도전물질을 매립하여 콘택플러그(303)를 형성할 수 있다. 콘택플러그(303)는 기판(301)과 상부 구조체를 연결하는 역할을 할 수 있다.
도 5b에 도시된 바와 같이, 콘택플러그(303) 상에 셀렉터(304)를 형성할 수 있다. 셀렉터(304)는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함할 수 있다. 셀렉터(304)는 오프전류(Ioff) 감소를 위해 콘택플러그(303)의 선폭보다 작은 선폭으로 형성될 수 있다.
이어서, 셀렉터(304)를 포함하는 전체구조 상에 제1질화막(305)을 형성할 수 있다. 제1질화막(305)이 형성되는 공정에서 셀렉터(304)가 고밀도의 질소가스에 오랜시간 동안 노출되는 경우 질화 또는 환원반응이 일어나는 것을 방지하기 위해, 제1질화막(305)은 짧은 시간동안 낮은 밀도를 갖는 질화막으로 형성될 수 있다. 밀도가 낮은 제1질화막(305)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로 형성할 수 있다. PECVD방법을 이용한 제1질화막(305)은 N2가스를 캐리어 가스로 사용하고, SiH4 및 NH3 가스를 소스가스로 사용할 수 있다. PECVD방법을 이용한 제1질화막(305)은 수분 이내의 짧은 공정 시간으로 형성이 가능하며, 결과적으로 셀렉터(304)의 질화 또는 환원반응에 영향을 미치지 않는 시간 내에서 낮은 밀도를 갖는 질화막 형성이 가능하다.
또 다른 실시예로, 제1질화막을 형성한 후, 콘택플러그(303)가 노출되는 오픈부를 형성하고, 오픈부에 셀렉터(304)를 형성하는 공정을 진행할 수 있다. 이때, 제1질화막은 셀렉터(304)보다 먼저 형성되어 셀렉터(304)의 질화 또는 환원반응에 영향을 미치지 않으므로 밀도에 관계없이 형성이 가능하다.
도 5c에 도시된 바와 같이, 셀렉터(304)가 노출되는 타겟으로 제1질화막(305, 도 5b 참조)을 평탄화할 수 있다. 식각된 제1질화막은 도면부호 305A로 도시하기로 한다.
도 5d에 도시된 바와 같이, 셀렉터(304)를 포함하는 하부 구조체 상에 제1전극층(306), 가변저항층(307) 및 제2전극층(308)을 차례로 적층할 수 있다. 하부 구조체는 셀렉터(304), 제1질화막(305A) 및 층간절연층(302)을 포함하는 하부의 전체 구조물을 지칭할 수 있다.
제1전극층(306)과 제2전극층(308)은 도전막 예컨대, 금속막, 금속질화막, 불순물이 도핑된 폴리실리콘막 또는 이들의 조합 등으로 형성될 수 있다.
가변저항층(307)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 물질로 형성될 수 있다. 예컨대, 가변저항층(307)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 이러한 가변저항층(307)은 필요에 따라 단일막 또는 다중막 구조를 가질 수 있다.
도 5e에 도시된 바와 같이, 제2전극층(308, 도 5d 참조), 가변저항층(307, 도 5d 참조) 및 제1전극층(306, 도 5d 참조)을 패터닝하여 스택(S)을 형성할 수 있다. 따라서, 셀렉터(304), 제1전극(306A), 가변저항패턴(307A) 및 제2전극(308A)로 구성된 셀 구조물이 형성될 수 있다. 이때, 스택(S)은 셀렉터(304)와 동일한 선폭을 갖도록 패터닝할 수 있다.
이어서, 스택(S)의 상부 및 측벽에 제2질화막(309)을 형성할 수 있다. 제2질화막(309)은 스택(S)의 산화방지를 위한 보호막 역할을 할 수 있다. 이를 위해 제2질화막(309)은 높은 밀도를 갖는 질화막으로 형성할 수 있다. 제2질화막(309)은 원자층증착법(ALD, Atomic Layer Deposition)으로 형성할 수 있다. 더욱이, 제2질화막(309)은 원자층증착법에 의해 형성함으로써 단차피복성이 우수한 질화막의 형성이 가능하다. 이때, 셀렉터(304)의 측벽에는 제1질화막(305A, 도 5b 참조)이 미리 형성되어 보호하고 있으므로, 제2질화막(309)의 형성공정에 의한 영향을 받지 않는다.
이어서, 제2질화막(309) 및 제1질화막(305A, 도 5d 참조)을 식각할 수 있다. 이때, 제2질화막(309)은 스택(S)의 상부 및 측벽에 잔류하고, 제1질화막(305B)은 셀렉터(304)의 측벽에 스페이서 형태로 잔류할 수 있다.
이어서, 도시되지 않았으나 스택(S) 사이를 매립하는 절연층 및 일련의 후속 공정을 통한 반도체 장치 제조 방법이 진행될 수 있다.
도 6은 본 발명의 제4실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6에 도시된 바와 같이, 기판(401) 상에 형성된 층간절연막(402), 층간절연막을 관통하여 기판(401)에 접하는 콘택플러그(403)가 형성될 수 있다. 또한, 콘택플러그(403)를 포함하는 하부 구조체 상에 셀렉터(404), 제1전극(406A), 가변저항패턴(407A) 및 제2전극(408A)이 적층된 셀 구조체가 형성될 수 있다. 또한, 셀렉터(404)의 측벽에는 제1질화막(405B)이 형성될 수 있고, 제1전극(406A), 가변저항패턴(407A) 및 제2전극(408A)이 적층된 스택(S)의 상부 및 측벽과 제1질화막(405B)의 측벽에는 제2질화막(409)이 형성될 수 있다.
도 7a 내지 도 7e는 본 발명의 제4실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도이다. 도 7a 내지 도 7e는 이해를 돕기 위해 도 6과 동일한 도면부호를 사용하기로 한다. 도 7a 내지 도 7d는 본 발명의 제3실시예에 따른 반도체 제조 방법 즉, 도 5a 내지 도 5d와 동일한 제조 방법으로 진행할 수 있다.
도 7a에 도시된 바와 같이, 기판(401) 상에 층간절연막(402)을 형성할 수 있다.
이어서, 층간절연막(402)을 관통하는 콘택홀(미도시)을 형성할 수 있다.
이어서, 콘택홀(미도시)에 도전물질을 매립하여 콘택플러그(403)를 형성할 수 있다.
도 7b에 도시된 바와 같이, 콘택플러그(403) 상에 셀렉터(404)를 형성할 수 있다.
이어서, 셀렉터(404)를 포함하는 전체구조 상에 제1질화막(405)을 형성할 수 있다.
또 다른 실시예로, 제1질화막(405)을 형성한 후, 콘택플러그(403)가 노출되는 오픈부를 형성하고, 오픈부에 금속산화물층을 매립하여 셀렉터(404)를 형성하는 공정을 진행할 수 있다.
도 7c에 도시된 바와 같이, 셀렉터(404)가 노출되는 타겟으로 제1질화막(405, 도 7b 참조)을 평탄화할 수 있다. 식각된 제1질화막은 도면부호 405A로 도시하기로 한다.
도 7d에 도시된 바와 같이, 셀렉터(404)를 포함하는 하부 구조체 상에 제1전극층(406), 가변저항층(407) 및 제2전극층(408)을 차례로 적층할 수 있다.
도 7e에 도시된 바와 같이, 제2전극층(408, 도 7d 참조), 가변저항층(407, 도 7d 참조) 및 제1전극층(406, 도 7d 참조)을 패터닝하여 스택(S)을 형성할 수 있다. 따라서, 셀렉터(404), 제1전극(406A), 가변저항패턴(407A) 및 제2전극(408A)로 구성된 셀 구조물이 형성될 수 있다. 이때, 스택(S)은 셀렉터(404)의 선폭보다 큰 선폭을 갖도록 패터닝될 수 있으며, 하부의 제1질화막(405A)이 함께 식각되어 셀렉터(404)의 측벽에 스페이서 형태로 잔류할 수 있다. 식각된 제1질화막(405A)은 도면부호 405B로 도시하기로 한다.
이어서, 스택(S)의 상부 및 측벽과 제1질화막(405B)의 측벽에 제2질화막(409)을 형성할 수 있다.
이어서, 도시되지 않았으나 스택(S) 사이를 매립하는 절연층 및 일련의 후속 공정을 통한 반도체 장치 제조 방법이 진행될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 8 내지 도 12은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9를 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 9에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 홈을 포함하는 층간절연막; 상기 홈의 측벽에 형성된 제1질화막; 상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터; 상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및 상기 스택의 상부 및 측벽에 형성된 제2질화막을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 층간절연막
103A : 콘택플러그 104 : 제1질화막
105 : 셀렉터 106A, B : 제1전극
107A : 가변저항패턴 108A : 제2전극
109 : 제2질화막

Claims (35)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 홈을 포함하는 층간절연막;
    상기 홈의 측벽에 형성된 제1질화막;
    상기 홈 바닥부와 상기 홈 측벽의 제1질화막 상에 형성된 셀렉터;
    상기 셀렉터를 포함하는 하부구조체 상에 형성된 가변저항패턴을 포함한 스택; 및
    상기 스택의 상부 및 측벽에 형성된 제2질화막
    을 포함하는 전자장치.
  2. 제1항에 있어서,
    상기 홈 하부에는 상기 층간절연막을 관통하여 상기 기판에 접하는 콘택플러그를 더 포함하는 전자장치.
  3. 제1항에 있어서,
    상기 제2질화막은 상기 제1질화막의 밀도보다 높은 밀도를 갖는 전자장치.
  4. 제1항에 있어서,
    상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함하는 전자장치.
  5. 제2항에 있어서,
    상기 홈 바닥부에 형성된 상기 셀렉터의 선폭은 상기 콘택플러그의 선폭보다 작은 전자장치.
  6. 제1항에 있어서,
    상기 스택은 제1전극, 가변저항패턴 및 제2전극의 적층구조를 포함하는 전자장치.
  7. 제6항에 있어서,
    상기 제1전극의 일부는 상기 홈에 매립된 전자장치.
  8. 제6항에 있어서,
    상기 제1전극 및 제2전극은 TiN, Pt, W, TaN, Ir, Ni, Cu, Ta, Ti, Hf 및 Zr 로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속 및 질화물을 포함하는 전자장치.
  9. 제1항에 있어서,
    상기 가변저항패턴은 단층 또는 다층구조를 포함하는 전자장치.
  10. 제1항에 있어서,
    상기 가변저항패턴은 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 전자장치.
  11. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  12. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  13. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  14. 제1 항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  15. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  16. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성된 셀렉터;
    상기 셀렉터 측벽에 형성된 제1질화막;
    상기 셀렉터 상에 형성된 가변저항패턴을 포함한 스택; 및
    상기 스택의 상부 및 측벽에 형성된 제2질화막
    을 포함하는 전자 장치.
  17. 제16항에 있어서,
    상기 기판은 상기 셀렉터에 접하는 콘택플러그를 더 포함하는 전자 장치.
  18. 제16항에 있어서,
    상기 제2질화막은 상기 제1질화막의 밀도보다 더 큰 밀도를 갖는 전자 장치.
  19. 제1항에 있어서,
    상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함하는 전자장치.
  20. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판 상에 형성된 셀렉터;
    상기 셀렉터 측벽에 형성된 제1질화막;
    상기 셀렉터 및 제1질화막 상에 형성된 가변저항패턴을 포함한 스택; 및
    상기 스택의 상부와 상기 스택 및 제1질화막의 측벽에 형성된 제2질화막
    을 포함하는 전자 장치.
  21. 제20항에 있어서,
    상기 기판은 상기 셀렉터에 접하는 콘택플러그를 더 포함하는 전자 장치.
  22. 제20항에 있어서,
    상기 제2질화막은 상기 제1질화막의 밀도보다 더 큰 밀도를 갖는 전자 장치.
  23. 제1항에 있어서,
    상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함하는 전자장치.
  24. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 일부에 매립된 콘택플러그를 형성하는 단계;
    상기 콘택플러그 상의 상기 콘택홀 측벽에 제1질화막을 형성하는 단계;
    상기 콘택플러그 상부 및 상기 제1질화막 상에 셀렉터를 형성하는 단계;
    상기 셀렉터를 포함하는 하부구조체 상에 가변저항패턴을 포함한 스택을 형성하는 단계; 및
    상기 스택의 상부 및 측벽에 제2질화막을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 콘택플러그를 형성하는 단계는,
    상기 콘택홀에 도전물질을 매립하여 콘택플러그를 형성하는 단계; 및
    상기 콘택플러그를 일정두께 리세스 시키는 단계
    를 포함하는 전자 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 제2질화막은 상기 제1질화막의 밀도보다 더 큰 밀도를 갖는 전자 장치의 제조 방법.
  27. 제24항에 있어서,
    상기 제1질화막은 상기 제2질화막보다 더 짧은 시간에 형성하는 전자장치의 제조 방법.
  28. 제24항에 있어서,
    상기 제1질화막은 PECVD방법으로 형성하는 전자장치의 제조 방법.
  29. 제24항에 있어서,
    상기 제2질화막은 ALD방법으로 형성하는 전자장치의 제조 방법.
  30. 제24항에 있어서,
    상기 가변저항패턴을 포함하는 스택을 형성하는 단계는,
    상기 셀렉터를 포함하는 하부구조체 상에 제1전극층, 가변저항패턴, 제2전극층을 적층하는 단계; 및
    상기 제2전극층, 가변저항패턴 및 제1전극층을 식각하여 스택을 형성하는 단계
    를 포함하는 전자장치의 제조 방법.
  31. 제24항에 있어서,
    상기 셀렉터는 금속절연체전이층(MIT, Metal Insulator Transition), 크레스티드 장벽층(crested barrier) 또는 OTS(Ovonic Threshold switch)물질 등의 선택소자 중에서 어느 하나를 포함하는 전자장치 제조 방법.
  32. 제24항에 있어서,
    상기 제1전극층 및 제2전극층은 TiN, Pt, W, TaN, Ir, Ni, Cu, Ta, Ti, Hf 및 Zr 로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속 및 질화물을 포함하는 전자장치의 제조 방법.
  33. 제24항에 있어서,
    상기 가변저항패턴은 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 전자장치의 제조 방법.
  34. 제24항에 있어서,
    상기 가변저항패턴은 단층구조 또는 다층구조를 포함하는 전자장치의 제조 방법.
  35. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 일부에 매립된 콘택플러그를 형성하는 단계;
    상기 콘택플러그 상의 상기 콘택홀 측벽에 제1질화막을 형성하는 단계;
    상기 콘택플러그 상부 및 상기 제1질화막 상에 셀렉터를 형성하는 단계;
    상기 셀렉터를 포함하는 하부구조체 상에 가변저항패턴을 포함한 스택을 형성하는 단계; 및
    상기 스택의 상부 및 측벽과 상기 제1질화막의 측벽에 제2질화막을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
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