KR20200021254A - 칼코게나이드 재료 및 이를 포함하는 전자 장치 - Google Patents

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Abstract

칼코게나이드 재료 및 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 칼코게나이드 재료는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함할 수 있다.

Description

칼코게나이드 재료 및 이를 포함하는 전자 장치{CHACOGENIDE MATERIAL AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 특허 문헌은 칼코게나이드 재료 및 이를 포함하는 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 칼코게나이드 재료 및 이를 포함하는 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있는 반도체 메모리를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 칼코게나이드 재료는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함할 수 있다.
위 칼코게나이드 재료에 있어서, 상기 실리콘(Si)의 함량이 1~5 at%일 수 있다. 상기 게르마늄(Ge)의 함량이 15~20 at%일 수 있다. 상기 비소(As)의 함량이 25~30 at%일 수 있다. 상기 셀레늄(Se)의 함량이 42~47 at%일 수 있다. 상기 텔루륨(Te)의 함량이 2~8 at%일 수 있다. 상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함하는 스위칭 소자; 상기 스위칭 소자와 전기적으로 접속된 제1 전극; 및 상기 스위칭 소자와 전기적으로 접속된 제2 전극을 포함할 수 있다.
위 전자 장치에 있어서, 상기 실리콘(Si)의 함량이 1~5 at%일 수 있다. 상기 게르마늄(Ge)의 함량이 15~20 at%일 수 있다. 상기 비소(As)의 함량이 25~30 at%일 수 있다. 상기 셀레늄(Se)의 함량이 42~47 at%일 수 있다. 상기 텔루륨(Te)의 함량이 2~8 at%일 수 있다. 상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하며, 상기 반도체 메모리는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다.
위 전자 장치에 있어서, 상기 메모리 셀의 각각은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태에서 스위칭함으로써 서로 다른 데이터를 저장하는 메모리층을 더 포함할 수 있다. 상기 스위칭 소자는 상기 메모리층으로의 접근을 제어할 수 있다. 상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및 상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함할 수 있으며, 상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치할 수 있다. 상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함할 수 있다. 상기 실리콘(Si)의 함량이 1~5 at%일 수 있다. 상기 게르마늄(Ge)의 함량이 15~20 at%일 수 있다. 상기 비소(As)의 함량이 25~30 at%일 수 있다. 상기 셀레늄(Se)의 함량이 42~47 at%일 수 있다. 상기 텔루륨(Te)의 함량이 2~8 at%일 수 있다. 상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상일 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하고, 상기 반도체 메모리는, 기판; 상기 기판 상에 배치되고, 제1 방향으로 연장하는 제1 배선; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 메모리 셀을 포함하고, 상기 메모리 셀은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항층 및 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 포함하고, 상기 선택 소자층은 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다.
위 전자 장치에 있어서, 상기 가변 저항층은 가변 저항 특성을 갖는 금속 산화물, 상변화 물질, 강유전 물질, 강자성 물질 또는 그 조합을 포함할 수 있다. 상기 선택 소자층은 단일막 구조를 갖거나, 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다. 상기 메모리 셀의 최하부에 위치하며, 상기 제1 배선과 상기 메모리 셀 사이의 전류 또는 전압의 전달 통로로 기능하는 하부 전극층; 상기 선택 소자층과 가변 저항층을 물리적으로 구분하면서 전기적으로 접속시키는 중간 전극층; 및 상기 메모리 셀의 최상부에 위치하여 상기 제2 배선과 상기 메모리 셀 사이의 전류 또는 전압의 전달 통로로 기능하는 상부 전극층을 더 포함할 수 있다. 상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함할 수 있다. 상기 실리콘(Si)의 함량이 1~5 at%일 수 있다. 상기 게르마늄(Ge)의 함량이 15~20 at%일 수 있다. 상기 비소(As)의 함량이 25~30 at%일 수 있다. 상기 셀레늄(Se)의 함량이 42~47 at%일 수 있다. 상기 텔루륨(Te)의 함량이 2~8 at%일 수 있다. 상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상일 수 있다.
상술한 본 발명의 실시예들에 의한 칼코게나이드 재료 및 이를 포함하는 반도체 메모리를 포함하는 전자 장치에 의하면, 공정을 용이하게 하고 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다.
도 1은 칼코게나이드 재료에 있어서 Te 함량에 따른 정규화된 밴드갭 에너지(Eg)를 나타내는 그래프이다.
도 2는 Te 함량에 따른 정규화된 오프 전류(off current, Ioff)를 나타내는 그래프이다.
도 3은 Te 함량에 따른 정규화된 트랩 밀도(trap density)를 나타내는 그래프이다.
도 4는 Te 함량에 따른 정규화된 문턱전압(threshold voltage, Vth)을 나타내는 그래프이다.
도 5는 Te 함량에 따른 정규화된 Vth 산포(distribution)를 나타내는 그래프이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 7a 내지 7d는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 메모리를 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 일 실시예는 스위칭 소자로 유용하게 이용될 수 있는 칼코게나이드(chalcogenide) 재료를 제공한다. 칼코게나이드는 적어도 하나의 칼코겐(chalcogen) 음이온과 적어도 하나 이상의 양전성 원소(electropositive material)로 이루어진 화합물로서, 구성 원소의 종류 및 조성비율에 따라 선택 소자 또는 상변화 물질로 유용하게 이용될 수 있다.
일 실시예에서, 칼코게나이드 재료는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함할 수 있다. 또한, 일 실시예에서, 칼코게나이드 재료는 1~5 at%의 실리콘(Si), 15~20 at%의 게르마늄(Ge), 25~30 at%의 비소(As), 42~47 at%의 셀레늄(Se) 및 2~8 at%의 텔루륨(Te)을 포함할 수 있다. 또한, 일 실시예에서, 칼코게나이드 재료는 1.5 at%의 실리콘(Si), 19.5 at%의 게르마늄(Ge), 29.0 at%의 비소(As), 45.0 at%의 셀레늄(Se) 및 5.0 at%의 텔루륨(Te)을 포함할 수 있다.
본 실시예에 있어서, 칼코게나이드 재료에 포함되는 각각의 구성원소 및 그 함량은 소자 특성, 특히 소자의 신뢰성에 해당하는 전압의 드리프트(drift), 문턱전압(threshold voltage, Vth), Vth 산포(distribution), 오프 전류(off current, Ioff), 내구성(endurance) 등의 전체적인 측면에서 최적의 효과를 나타낼 수 있도록 특히 선택될 수 있다. 어떠한 하나의 구성원소 및 함량에 의해 이들 특성들 중 어느 하나의 개별적인 특성 향상이 가능하더라도 동시에 다른 특성들은 열화될 수 있기 때문에, 상기 특성들 모두의 균형을 고려하여 긍정적인 효과는 최대화시키고 부정적인 효과는 최소화시킴으로써 최적의 효과를 발휘할 수 있는 최적의 구성요소 및 함량을 선택하는 것이 중요하다. 본 실시예에서 칼코게나이드 재료에 포함되는 각각의 구성원소 및 그 함량은 이와 같이 소자 성능의 각 측면의 균형을 고려하여 결정될 수 있다.
칼코게나이드 재료에 포함되는 실리콘(Si)은 게르마늄(Ge)과 함께 전압의 드리프트 및 열적 안정성에 영향을 미칠 수 있는 원소이다. 드리프트는 소자 대기 시간(delay time)에 따른 문턱전압(Vth)의 변화를 나타내는 것으로, 그 값이 낮을수록 우수한 소자 특성을 나타낼 수 있다. 실리콘(Si)은 특히 소자 대기 시간이 긴 경우 드리프트가 가속화되는 것을 방지하는 역할을 할 수 있다. 그러나, 실리콘(Si) 함량이 증가한다고 하여 이러한 효과가 비례적으로 증강되는 것은 아니며, 오히려 실리콘(Si) 함량이 증가할 경우 다른 소자 특성의 열화가 발생하는 문제점이 있다. 이에, 실리콘(Si) 함량은 드리프트 가속화 억제 효과 및 열적 안정성 증강 효과를 발휘할 수 있도록 하면서, 다른 소자 특성의 열화는 최소화할 수 있는 범위로 결정될 수 있다.
본 실시예에 있어서, 실리콘(Si)의 함량은 1~10 at%일 수 있으며, 또는 1~5 at%일 수 있다. 실리콘(Si)의 함량이 1 at% 미만인 경우에는 소자 대기 시간에 따른 Vth 변화가 비선형적으로 크게 증가하여 드리프트가 가속화될 수 있으며, 10 at%를 초과하는 경우에는 하드 페일(hard fail) 증가 및 Vth 감소량 증가에 따른 내구성 열화, 드리프트 증가 현상, Ioff 증가, Vth 산포 증가와 같은 소자 특성의 열화가 발생할 수 있다.
칼코게나이드 재료에 포함되는 게르마늄(Ge)은 실리콘(Si)과 함께 전압의 드리프트 및 열적 안정성에 영향을 미칠 수 있는 원소이다. 게르마늄(Ge)은 특히 소자 대기 시간이 짧은 경우 Vth 증가의 가속화를 억제시켜 드리프트를 제어하는 효과를 발휘할 수 있다. 게르마늄(Ge) 함량은 드리프트 가속화 억제 효과 및 열적 안정성 증강 효과를 발휘할 수 있도록 하면서, 다른 소자 특성의 열화는 최소화할 수 있는 범위로 결정될 수 있다.
본 실시예에 있어서, 게르마늄(Ge)의 함량은 10~20 at%일 수 있으며, 또는 15~20 at%일 수 있다. 게르마늄(Ge)의 함량이 15 at% 미만인 경우에는 실리콘(Si) 함량이 높아질 수 있으며, 이에 따라 하드 페일(hard fail) 증가 및 Vth 감소량 증가에 따른 내구성 열화, 드리프트 증가 현상, Ioff 증가, Vth 산포 증가와 같은 소자 특성의 열화가 발생할 수 있다. 또한, 게르마늄(Ge)의 함량이 20 at%를 초과하는 경우에는 열적 안정성은 증가될 수 있으나, 드리프트가 가속화될 수 있다.
한편, 실리콘(Si)과 게르마늄(Ge)의 함량은 칼코게나이드 물질의 열적 안정성을 좌우할 수 있다. 열적 안정성이 높을수록 후속 공정에 있어서 마진을 증가시킬 수 있으며, 소자 특성을 안정화시킬 수 있다.
열적 안정성 측면을 고려하여, 실리콘(Si) 함량과 게르마늄(Ge) 함량의 합이 20 at% 이상인 것이 바람직하다. 실리콘(Si) 함량과 게르마늄(Ge) 함량의 합이 20 at% 이상인 경우, 공정온도, 예를 들면 약 320℃에서 안정한 특성을 확보할 수 있다. 본 실시예는, 실리콘(Si) 함량과 게르마늄(Ge) 함량의 합이 20 at% 이상이 바람직한 경우이나, 다른 실시예에 있어서, 공정 온도나 압력 등 세부적인 조건을 적정하게 변화시킴으로써 실리콘(Si) 함량과 게르마늄(Ge) 함량의 합이 20 at% 미만인 경우에도 칼코게나이드 재료가 안정한 특성을 나타낼 수 있다.
칼코게나이드 재료에 포함되는 비소(As)는 칼코게나이드 물질의 비정질 구조 형성에 기여할 수 있다.
본 실시예에 있어서, 비소(As)의 함량은 25~35 at%일 수 있으며, 또는 25~30 at%일 수 있다. 비소(As)의 함량이 25 at% 미만인 경우에는 소자의 스위치 동작이 불안정해질 우려가 있으며, 35 at%를 초과하는 경우에는 지나친 함량 증가로 다른 구성성분들이 충분하지 못하게 되어 소자 특성의 열화 현상이 발생할 수 있다. 따라서, 이러한 측면을 모두 고려하여 비소(As)의 최적의 함량을 선택하는 것이 중요하다.
칼코게나이드 재료에 포함되는 셀레늄(Se)은 소자에 있어서 밴드갭 에너지(band gap energy)에 영향을 미쳐 스니크 전류(sneak current)를 제어할 수 있으며, 전압 결정에 영향을 미칠 수 있다. 밴드갭이 클수록 오프 전류(Ioff)가 감소하고 이에 따라 스니크 전류도 감소할 수 있다.
본 실시예에 있어서, 셀레늄(Se)의 함량은 40~50 at%일 수 있으며, 또는 42~47 at%일 수 있다. 셀레늄(Se)의 함량이 40 at% 미만인 경우에는 전압이 지나치게 낮아져 소자로서 사용이 불가능할 수 있으며, 50 at%를 초과하는 경우에는 전압 및 누설 전류 측면에서는 우수한 특성을 확보할 수 있으나, 사이클에 따른 Vth 감소율이 높아져 내구성이 열화될 수 있다. 따라서, 이러한 측면을 모두 고려하여 셀레늄(Se)의 최적의 함량을 선택하는 것이 중요하다.
텔루륨(Te)은 소자의 전압 산포 결정에 영향을 미칠 수 있으며, 주입 전류에 대한 전압의 불안정성을 개선시키는데 도움을 줄 수 있다.
본 실시예에서, 텔루륨(Te)의 함량은 1~10 at%일 수 있으며, 또는 2~8 at%일 수 있다. 텔루륨(Te)의 함량이 1 at% 미만인 경우에는 문턱전압 산포 개선 효과가 충분치 않을 수 있으며, 10 at%를 초과하는 경우에는 누설 전류가 크게 증가하고 문턱전압이 크게 감소할 수 있다. 따라서, 이러한 측면을 모두 고려하여 텔루륨(Te)의 최적의 함량을 선택하는 것이 중요하다. 이에 대하여 도 1 내지 도 5를 참조하여 더욱 상세하게 설명한다.
도 1 내지 5는 텔루륨(Te) 함량이 각각의 소자 특성에 미치는 영향을 확인하기 위한 것으로, 텔루륨(Te) 함량 0 at%, 5 at% 및 10 at%인 경우가 도시되어 있다. 텔루륨(Te) 함량 10 at%인 경우는 예측값을 나타낸다.
먼저, 도 1을 참조하여, 칼코게나이드 재료에 있어서 텔루륨(Te) 함량이 소자의 밴드갭 에너지(Eg)에 미치는 영향을 설명한다.
도 1은 칼코게나이드 재료에 있어서 Te 함량에 따른 정규화된 밴드갭 에너지(Eg)를 나타내는 그래프이다. 도 1의 세로축은 정규화된 밴드갭 에너지(Eg)를 나타내고, 가로축은 Te 함량을 나타낸다.
도 1을 참조하면, Te 함량이 증가할수록 COS 박막 내 As2Te3 결합이 증가하며, 밴드갭 에너지(Eg)가 감소하여, 누설 전류(leakage current)의 증가를 야기할 수 있다. 따라서, 누설 전류의 증가에 따른 소자 특성 열화를 고려하여 텔루륨(Te)의 최대 함량을 결정할 수 있다.
도 2는 Te 함량에 따른 정규화된 오프 전류(off current, Ioff)를 나타내는 그래프이다. 도 2의 세로축은 정규화된 오프 전류(Ioff)를 나타내고, 가로축은 Te 함량을 나타낸다.
오프 전류(Ioff)는 오프 상태의 전류를 나타내는 것으로 스니크 전류(sneak current)에 영향을 미칠 수 있다. 스니크 전류는 의도한 회로 이외의 통로에 흐르는 대부분의 경우 바람직하지 못한 전류를 의미한다. 소자의 오프 전류가 증가할수록 스니크 전류도 증가하게 되므로, 오프 전류를 감소시키는 것이 소자 특성 향상에 유리하다.
도 2를 참조하면, Te 함량이 증가할수록 오프 전류가 증가하는 것을 확인할 수 있다. 따라서, 오프 전류 증가에 따른 소자 특성 열화를 고려하여 텔루륨(Te)의 최대 함량을 결정할 수 있다.
도 3은 Te 함량에 따른 정규화된 트랩 밀도(trap density)를 나타내는 그래프이다. 도 3의 세로축은 정규화된 트랩 밀도를 나타내고, 가로축은 Te 함량을 나타낸다.
도 3을 참조하면, Te 함량이 증가할수록 COS 박막 내 트랩 밀도가 증가하는 것을 확인할 수 있다.
도 4는 Te 함량에 따른 정규화된 문턱전압(threshold voltage, Vth)을 나타내는 그래프이다. 도 4의 세로축은 정규화된 Vth를 나타내고, 가로축은 Te 함량을 나타낸다.
Vth는 적정한 수준으로 조절되어 안정성을 가져야 하므로, 지나치게 Vth가 낮아지면 소자로서의 동작이 불가능하게 된다.
도 4를 참조하면, Te 함량이 증가할수록 Vth가 감소하는 것을 확인할 수 있다. 이는 도 1에 나타내어진 바와 같이 Te 함량이 증가할수록 Eg가 감소하는 것에 기인한다. 따라서, Vth의 지나친 감소 및 Vth 안정성 확보 측면을 고려하여 텔루륨(Te)의 최대 함량을 결정할 수 있다.
도 5는 Te 함량에 따른 정규화된 Vth 산포(distribution)를 나타내는 그래프이다. 도 5의 세로축은 정규화된 Vth 산포를 나타내고, 가로축은 Te 함량을 나타낸다.
Vth 산포는 스위칭 소자의 Vth 반복 측정에 따른 변화 정도를 나타내는 것으로, 변화 정도가 적을수록 소자 특성 향상에 유리할 수 있다.
도 5를 참조하면, Te 함량이 증가할수록 Vth 산포가 감소하는 것을 확인할 수 있다. COS 소자가 턴온되기 위해서는 충격 이온화(impact ionization)이 필요한데, Te 도핑시 포논 주파수(phonon frequency)가 상대적으로 작기 때문에 불규칙적 충돌이 적으므로, Vth 산포가 개선되는 것으로 생각된다.
이와 같이, Te의 함량이 증가할수록 Vth 산포 개선 효과가 증가되지만, 반면 오프 전류가 증가하며, Vth가 지나치게 감소되고 안정성 확보가 어려운 문제가 있다. 따라서, Te 첨가에 따른 Vth 산포 개선의 유리한 효과를 발휘하면서도, 다른 소자 특성의 열화를 최소화할 수 있도록 소자 특성의 각 측면의 균형을 고려하여 Te의 함량을 결정하는 것이 중요하다.
전술한 실시예에 따른 칼코게나이드 재료는 실리콘(Si), 게르마늄(Ge), 비소(As), 셀레늄(Se) 및 텔루륨(Te)을 구성원소로 포함하고, 소자 특성의 전반적인 측면의 균형을 고려하여 최적의 효과를 발휘하도록 각각의 구성원소의 함량이 신중하게 결정될 수 있다. 특히, 실리콘(Si)의 함량이 드리프트 가속화 억제 효과 및 열적 안정성 증강 효과를 발휘할 수 있도록 하면서, 다른 소자 특성의 열화는 최소화할 수 있는 범위로 결정될 수 있으며, 텔루륨(Te)의 함량이 Vth 산포 개선의 유리한 효과를 발휘하면서도, 다른 소자 특성의 열화를 최소화할 수 있도록 선택될 수 있다.
칼코게나이드 재료는 스퍼터링 등의 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 이온 주입(implantation) 등의 다양한 방법에 의해 제조될 수 있다.
예를 들어, SiGeAsSeTe 합금 타겟을 이용하는 물리적 증착 공정, 예컨대 스퍼터링 공정으로 Si-Ge-As-Se-Te 5원소 칼코게나이드 재료를 형성할 수 있다.
다른 예로서, Te 타겟 및 SiGeAsSe 합금 타겟을 이용하는 물리적 증착 공정, 예컨대 코스퍼터링 공정으로 Si-Ge-As-Se-Te 5원소 칼코게나이드 재료를 형성할 수 있다.
다른 예로서, Si-Ge-As-Se 4원소 물질에 Te를 스퍼터링 또는 이온 주입 등에 의해 첨가함으로써 Si-Ge-As-Se-Te 5원소 칼코게나이드 재료를 형성할 수 있다.
다른 예로서, Te층 및 SiGeAsSe층을 증착한 후, 열처리 공정을 수행함으로써 Te층과 SiGeAsSe층의 반응에 의해 Si-Ge-As-Se-Te 5원소 칼코게나이드 재료를 형성할 수 있다.
다른 예로서, 복수의 Te층 및 복수의 SiGeAsSe층을 증착한 후, 열처리 공정을 수행함으로써 Te층과 SiGeAsSe층의 반응에 의해 Si-Ge-As-Se-Te 5원소 칼코게나이드 재료를 형성할 수 있다.
이와 같은 칼코게나이드 재료는 구성 원소의 종류 및 조성비율에 따라 스위칭 소자로 이용될 수 있다. 칼코게나이드를 이용한 스위칭 소자는 펄스가 인가되면 물질의 상이 변화하는 오보닉 메모리 스위치(OMS, ovonic memory switch) 및 단일 위상에서(일반적으로 무결정) 전자구조가 변화하여 부도체에서 전도체로 전기적 특성이 변화하고, 펄스를 제거하면 다시 원래의 부도체 상태로 돌아오는 OTS(Ovonic Threshold Switching) 소자를 포함한다. OTS는 Vth 아래의 전압에 대하여는 높은 저항을 갖는다. 인가된 전압이 Vth을 초과하는 경우, OTS는 실질적으로 상수인 낮은 전압에서 도전하기 시작하며 낮은 임피던스를 나타낸다. OTS를 통한 전류가 정지 전류(holding current) 아래로 떨어지는 경우, OTS는 고임피던스 조건(high-impedance condition)으로 돌아간다. 이러한 동작은 대칭적일 수 있으며 음의 전압 및 전류에 대해서도 역시 발생할 수 있다.
이하, 전술한 실시예의 칼코게나이드 재료를 포함하는 스위칭 소자를 포함하는 전자 장치에 대하여 설명한다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 메모리 셀 영역에서, 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(150), 및 제1 배선(110)과 제2 배선(150)의 사이에서 이들 각각의 교차점에 배치되는 메모리 셀(120)을 포함하는 크로스 포인트 구조를 가질 수 있다.
이하의 도 7a 내지 도 7d의 단면도는 도 6의 A-A' 선에 따라 도시된 것일 수 있다.
도 7a 내지 도 7d는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
먼저, 제조방법을 설명하기로 한다.
도 7a를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)을 제공할 수 있다. 일례로서, 하부 구조물은 기판(100) 상에 형성되는 제1 배선(110) 및/또는 제2 배선(도 6 및 도 7d에서 도면부호 150 참조)을 제어하기 위한 트랜지스터를 포함할 수 있다.
이어서, 기판(100) 상에 제1 방향으로 연장하는 제1 배선(110)을 형성할 수 있다. 제1 배선(110)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제1 배선(110)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제1 배선(110) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이어서, 제1 배선(110) 상에 복수의 메모리 셀(120)을 형성할 수 있다. 본 실시예에서 복수의 메모리 셀(120) 각각은 기둥 형상을 갖고, 제1 배선(110)과 후술하는 제2 배선(150)이 교차 영역과 중첩하도록 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서, 메모리 셀(120)은 제1 배선(110)과 제2 배선(150)의 교차 영역 이하의 사이즈를 가지나, 다른 실시예에서 메모리 셀(120)은 이 교차 영역보다 큰 사이즈를 가질 수도 있다.
이러한 메모리 셀(120) 형성은, 제1 배선(110) 및 제1 배선(110) 사이의 절연 물질 상에 메모리 셀(120) 형성을 위한 물질층들을 증착하고, 물질층들 상에 하드마스크 패턴(130)을 형성한 후, 이 하드마스크 패턴(130)을 식각 베리어로 물질층들을 식각하는 방식에 의할 수 있다. 그에 따라 메모리 셀(120) 상에는 메모리 셀(120)과 정렬된 측벽을 갖는 하드마스크 패턴(130)이 존재할 수 있다.
하드마스크 패턴(130)은 메모리 셀(120) 형성을 위한 식각 시 식각 베리어로서 기능하는 것으로, 메모리 셀(120)과 식각 선택비를 확보할 수 있는 다양한 물질을 포함할 수 있다. 일례로, 하드마스크 패턴(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
또한, 본 실시예에서 복수의 메모리 셀(120)은 순차적으로 적층된 하부 전극층(121), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함할 수 있다.
구체적으로, 하부 전극층(121)은 메모리 셀(120)의 최하부에 위치하여 제1 배선(110)과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있고. 중간 전극층(125)은 선택 소자층(123)과 가변 저항층(127)을 물리적으로 구분하면서 이들을 전기적으로 접속시키는 기능을 할 수 있고, 상부 전극층(129)은 메모리 셀(120)의 최상부에 위치하여 제2 배선(150)과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다. 하부 전극층(121), 중간 전극층(125) 및 상부 전극층(129)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
선택 소자층(123)은 가변 저항층(127)으로의 접근을 제어하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(123)은 선택 소자 특성 즉, 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이러한 선택 소자층(123)으로는, NbO2, TiO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다. 선택 소자층(123)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다.
일 실시예에서, 이러한 선택 소자층(123)은 전술한 실시예에 따른 칼코게나이드 재료를 포함할 수 있다. 즉, 일 실시예에서, 선택 소자층(123)은 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 또한, 일 실시예에서, 선택 소자층(123)은 1~5 at%의 실리콘(Si), 15~20 at%의 게르마늄(Ge), 25~30 at%의 비소(As), 42~47 at%의 셀레늄(Se) 및 3~7 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 또한, 일 실시예에서, 선택 소자층(123)은 1.5 at%의 실리콘(Si), 19.5 at%의 게르마늄(Ge), 29.0 at%의 비소(As), 45.0 at%의 셀레늄(Se) 및 5.0 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 칼코게나이드 재료에 대해서는 전술한 실시예에서 상세하게 설명하였으므로, 본 실시예에서는 반복을 피하기 위하여 그 구체적인 설명을 생략한다.
전술한 바와 같이, 선택 소자층(123)에 포함되는 칼코게나이드 재료는 소자 특성의 전반적인 측면의 균형을 고려하여 최적의 효과를 발휘하도록 각각의 구성원소의 함량이 신중하게 결정된 실리콘(Si), 게르마늄(Ge), 비소(As), 셀레늄(Se) 및 텔루륨(Te)을 구성원소로 포함하고, 특히 실리콘(Si)의 함량이 드리프트 가속화 억제 측면뿐만 아니라, 다른 소자 특성의 열화를 방지 또는 최소화하는 측면을 전체적으로 고려하여 선택되고, 텔루륨(Te)의 함량이 Vth 산포 개선의 유리한 효과를 발휘하면서도, 다른 소자 특성의 열화를 최소화시켜 소자 특성의 균형을 유지하여 최적의 효과를 발휘하도록 선택될 수 있다. 따라서, 선택소자층(123)이 이러한 칼코게나이드 재료를 포함함으로써, 소자 대기 기간이 짧은 경우나 긴 경우 모두에 있어서 드리프트 가속화를 효과적으로 억제할 수 있고, Vth 산포를 효과적으로 개선할 수 있으며, 다른 소자 특성의 열화를 방지하여, 우수한 소자 특성을 확보하고 소자의 신뢰성을 최대화시킬 수 있다.
가변 저항층(127)은 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 기능을 할 수 있다. 예컨대, 가변 저항층(127)이 저저항 상태에 있는 경우, 데이터 '0'이 저장될 수 있고, 가변 저항층(127)이 고저항 상태에 있는 경우, 데이터 '1'이 저장될 수 있다. 가변 저항층(127)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항층(127)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 메모리 셀(120)은 가변 저항층(127) 대신 다양한 방식으로 서로 다른 데이터를 저장할 수 있는 다른 메모리층을 포함할 수도 있다.
본 실시예에서, 메모리 셀(120)은 순차적으로 적층된 하부 전극층(121), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함하나, 메모리 셀 구조물(120)이 데이터 저장 특성을 갖기만 하면 다양하게 변형될 수 있다. 예를 들어, 하부 전극층(121), 중간 전극층(125), 및 상부 전극층(129) 중 적어도 하나는 생략될 수 있다. 또한, 선택 소자층(123)과 가변 저항층(127)의 위치가 서로 뒤바뀔 수도 있다. 또한, 메모리 셀(120)은 층들(121 내지 129)에 더하여 메모리 셀(120)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(미도시됨)을 더 포함할 수도 있다.
이와 같이 형성된 복수의 메모리 셀들(120)은 일정 간격으로 서로 떨어져 위치하며, 그 사이에는 트렌치가 형성될 수 있다. 복수의 메모리 셀들(120) 사이의 트렌치는 예를 들어, 약 1:1 내지 40:1, 또는 약 10:1 내지 40:1, 또는 약 10:1 내지 20:1, 또는 약 5:1 내지 10:1, 또는 약 10:1 내지 15:1, 또는 약 1:1 내지 25:1, 또는 약 1:1 내지 30:1, 또는 약 1:1 내지 35:1, 또는 약 1:1 내지 45:1의 범위 내의 높이-대-폭(H/W) 종횡비를 가질 수 있다.
일부 실시예에서, 이러한 트렌치들은 기판(100)의 상부 표면에 대하여 실질적으로 수직인 측벽을 가질 수 있다. 또한, 일 실시예에서, 이웃하는 트렌치들은 서로 실질적으로 등거리로 이격될 수 있다. 그러나, 다른 일 실시예에서, 이웃하는 트렌치들의 간격은 변화될 수 있다.
도 7b를 참조하면, 도 7a의 공정 결과물 상에 층간 절연막(140)을 형성할 수 있다. 층간 절연막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등 다양한 절연 물질을 포함할 수 있다. 또한, 층간 절연막(140)은 하부 프로파일을 따라 형성될 수 있다.
도 7c를 참조하면, 메모리 셀(120)의 최상부에 위치하는 상부 전극층(129)이 드러날 때까지 평탄화 공정을 수행할 수 있다. 이러한 평탄화 공정은 화학적 기계적 평탄화(CMP) 공정, 식각 및 세정 공정, 또는 다른 임의의 적합한 평탄화 공정에 의해 이루어질 수 있다. 본 공정에서 메모리 셀(120)의 상면이 드러날 때까지 평탄화 공정이 수행되므로, 하드마스크 패턴(130)도 함께 제거될 수 있다.
도 7d를 참조하면, 메모리 셀(120) 및 층간 절연층(140) 상에 메모리 셀(120)의 상면과 접속하면서 제1 방향과 교차하는 제2 방향, 예컨대, 도 6의 A-A'선에 수직인 방향으로 연장하는 복수의 제2 배선(150)을 형성할 수 있다. 제2 배선(150)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제2 배선(150)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제2 배선(150) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이상으로 설명한 공정에 의하여 도 7d와 같은 반도체 메모리가 형성될 수 있다.
도 7d를 다시 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 제1 방향으로 연장하는 제1 배선(110)과 제2 방향으로 연장하는 제2 배선(150) 사이에, 제1 배선(110)과 제2 배선(150)의 교차 영역과 중첩하는 메모리 셀(120)이 형성될 수 있다. 여기서, 메모리 셀(120)의 선택 소자층(123)은 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다.
제1 배선(110)과 제2 배선(150)을 통하여 인가되는 전압 또는 전류에 따라 메모리 셀(120)은 서로 다른 데이터를 저장할 수 있다. 특히, 메모리 셀 구조물(120)이 가변 저항 소자를 포함하는 경우, 메모리 셀 구조물(120)은 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장할 수 있다.
제1 배선(110)과 제2 배선(150) 중 하나는 워드라인으로 기능하고, 다른 하나는 비트라인으로 기능할 수 있다.
이상으로 설명한 반도체 메모리 및 그 제조방법에 의하면, 메모리 셀(120)의 선택 소자층(123)이 특정 함량 범위를 갖는 5성분계 칼코게나이드 재료를 포함함으로써, 소자의 특성, 특히 소자의 신뢰성에 해당하는 전압의 드리프트, Vth, Vth 산포, Ioff, 내구성 등의 전체적인 측면에서 긍정적인 효과는 최대화시키고, 부정적인 효과는 최소화 또는 방지시킴으로써 최적의 효과를 발휘할 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 도면이다. 전술한 실시예와 실질적으로 동일한 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 8을 참조하면, 메모리 셀(120)의 측벽 및 제1 배선(110)의 상부에 캡핑층(160)이 더 포함될 수 있다. 캡핑층(160)은 메모리 셀(120)을 보호하기 위한 것으로, 실리콘 질화물 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
캡핑층(160)은, 도 7a 내지 7d의 공정에 있어서, 도 7a의 공정 결과물을 따라, 즉 메모리 셀(120)의 측벽 및 하드마스크 패턴(130)의 측벽 및 상면을 따라 캡핑층(160)용 물질막을 더 형성한 후, 도 7b 내지 7d의 공정을 수행함으로써 형성될 수 있다.
본 공정 결과, 기판(100) 상에, 제1 방향으로 연장하는 제1 배선(110)과 제2 방향으로 연장하는 제2 배선(150)이 형성되고, 제1 배선(110)과 제2 배선(150)의 교차 영역과 중첩하는 메모리 셀(120)이 형성될 수 있다. 여기서, 메모리 셀(120)의 선택 소자층(123)은 1~10 at%의 Si(Silicon), 10~20 at%의 Ge(Germanium), 25~35 at%의 As(Arsenic), 40~50 at%의 Se(Selenium) 및 1~10 at%의 Te(Tellurium)를 포함하는 칼코게나이드 재료를 포함할 수 있다.
메모리 셀(120)의 측벽은 캡핑층(160)과 직접 접촉할 수 있다. 캡핑층(160)은 절연성 물질을 포함하여 메모리 셀(120)을 보호하는 역할을 할 수 있다.
본 실시예에서는, 1층의 크로스 포인트 구조물에 관하여 설명하였으나, 위 반도체 메모리의 제1 영역(A)에서, 제1 배선(110), 제2 배선(150) 및 이들 사이의 교차점에 위치하는 메모리 셀(120)을 포함하는 크로스 포인트 구조물은 수직 방향으로 2 이상이 적층될 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 9 내지 도 13은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 이를 통해, 기억부(1010)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Mrocessor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 10에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Mersonal Digital Assistant), 휴대용 컴퓨터(Mortable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Mortable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 12의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 12의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Mower Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 12를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Mersonal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 13을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 이를 통해, 메모리(1410)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고, 상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성 및 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Mhase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 배선
120: 메모리 셀 121: 하부전극층
123: 선택 소자층 125: 중간 전극층
127: 가변 저항층 129: 상부 전극층
150: 제2 배선

Claims (41)

1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료.
제1항에 있어서,
상기 실리콘(Si)의 함량이 1~5 at%인
칼코게나이드 재료.
제1항에 있어서,
상기 게르마늄(Ge)의 함량이 15~20 at%인
칼코게나이드 재료.
제1항에 있어서,
상기 비소(As)의 함량이 25~30 at%인
칼코게나이드 재료.
제1항에 있어서,
상기 셀레늄(Se)의 함량이 42~47 at%인
칼코게나이드 재료.
제1항에 있어서,
상기 텔루륨(Te)의 함량이 2~8 at%인
칼코게나이드 재료.
제1항에 있어서,
상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상인
칼코게나이드 재료.
1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함하는 스위칭 소자;
상기 스위칭 소자와 전기적으로 접속된 제1 전극; 및
상기 스위칭 소자와 전기적으로 접속된 제2 전극을 포함하는
전자 장치.
제8항에 있어서,
상기 실리콘(Si)의 함량이 1~5 at%인
전자 장치.
제8항에 있어서,
상기 게르마늄(Ge)의 함량이 15~20 at%인
전자 장치.
제8항에 있어서,
상기 비소(As)의 함량이 25~30 at%인
전자 장치.
제8항에 있어서,
상기 셀레늄(Se)의 함량이 42~47 at%인
전자 장치.
제8항에 있어서,
상기 텔루륨(Te)의 함량이 2~8 at%인
전자 장치.
제8항에 있어서,
상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상인
전자 장치.
반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
각각 스위칭 소자를 포함하는 복수의 메모리 셀을 포함하고,
상기 스위칭 소자는 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함하는
전자 장치.
제15항에 있어서,
상기 메모리 셀의 각각은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태에서 스위칭함으로써 서로 다른 데이터를 저장하는 메모리층을 더 포함하는
전자 장치.
제16항에 있어서,
상기 스위칭 소자는 상기 메모리층으로의 접근을 제어하는
전자 장치.
제15항에 있어서,
상기 반도체 메모리는 상기 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및
상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고,
상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는
전자 장치.
제15항에 있어서,
상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함하는
전자 장치.
제15항에 있어서,
상기 실리콘(Si)의 함량이 1~5 at%인
전자 장치.
제15항에 있어서,
상기 게르마늄(Ge)의 함량이 15~20 at%인
전자 장치.
제15항에 있어서,
상기 비소(As)의 함량이 25~30 at%인
전자 장치.
제15항에 있어서,
상기 셀레늄(Se)의 함량이 42~47 at%인
전자 장치.
제15항에 있어서,
상기 텔루륨(Te)의 함량이 2~8 at%인
전자 장치.
제15항에 있어서,
상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상인
전자 장치.
제15항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
제15항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
제15항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
제15항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
제15항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판;
상기 기판 상에 배치되고, 제1 방향으로 연장하는 제1 배선;
상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선;
상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 메모리 셀을 포함하고,
상기 메모리 셀은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 가변 저항층 및 상기 가변 저항층으로의 접근을 제어하는 선택 소자층을 포함하고,
상기 선택 소자층은 1~10 at%의 실리콘(Si), 10~20 at%의 게르마늄(Ge), 25~35 at%의 비소(As), 40~50 at%의 셀레늄(Se) 및 1~10 at%의 텔루륨(Te)을 포함하는 칼코게나이드 재료를 포함하는
전자 장치.
제31항에 있어서,
상기 가변 저항층은 가변 저항 특성을 갖는 금속 산화물, 상변화 물질, 강유전 물질, 강자성 물질 또는 그 조합을 포함하는
전자 장치.
제31항에 있어서,
상기 선택 소자층은 단일막 구조를 갖거나, 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 갖는
전자 장치.
제31항에 있어서,
상기 메모리 셀의 최하부에 위치하며, 상기 제1 배선과 상기 메모리 셀 사이의 전류 또는 전압의 전달 통로로 기능하는 하부 전극층;
상기 선택 소자층과 가변 저항층을 물리적으로 구분하면서 전기적으로 접속시키는 중간 전극층; 및
상기 메모리 셀의 최상부에 위치하여 상기 제2 배선과 상기 메모리 셀 사이의 전류 또는 전압의 전달 통로로 기능하는 상부 전극층을 더 포함하는
전자 장치.
제31항에 있어서,
상기 반도체 메모리는 상기 메모리 셀의 적어도 측면에 형성된 캡핑층을 더 포함하는
전자 장치.
제31항에 있어서,
상기 실리콘(Si)의 함량이 1~5 at%인
전자 장치.
제31항에 있어서,
상기 게르마늄(Ge)의 함량이 15~20 at%인
전자 장치.
제31항에 있어서,
상기 비소(As)의 함량이 25~30 at%인
전자 장치.
제31항에 있어서,
상기 셀레늄(Se)의 함량이 42~47 at%인
전자 장치.
제31항에 있어서,
상기 텔루륨(Te)의 함량이 2~8 at%인
전자 장치.
제31항에 있어서,
상기 실리콘(Si) 함량과 상기 게르마늄(Ge)의 함량의 합이 20 at% 이상인
전자 장치.
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