KR20040053767A - 메모리 및 액세스 장치 및 그 방법 - Google Patents

메모리 및 액세스 장치 및 그 방법 Download PDF

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Abstract

본 발명의 일실시예에 따르면, 메모리 및 이 메모리를 제조하기 위한 방법이 제공된다. 메모리는 기판상에 위상 변화 재료를 포함할 수도 있다. 메모리는 위상 변화 재료에 연결된 스위칭 재료를 포함하고, 스위칭 재료는 산소 이외의 칼코겐을 포함하며, 스위칭 재료 및 위상 변화 재료는 기판상에 수직 구조부를 형성한다.

Description

메모리 및 액세스 장치 및 그 방법{MEMORY AND ACCESS DEVICE AND METHOD THEREFOR}
위상 변화 메모리 장치(phase change memory device)는 전자 메모리 어플리케이션에서 위상 변화 재료, 즉 대체적인 비결정 상태(generally amorphous state)와 대체적인 결정 상태(generally crystalline state) 사이에서 전기적으로 스위칭될 수도 있는 재료를 이용한다. 어느 한 형태의 메모리 소자는, 어느 한 용도에서, 대체적 비결정 로칼 오더(local order)의 구조 상태와 대체적으로 결정 로칼 오더의 구조 상태 사이에서 전기적으로 스위칭되거나, 완전 비결정 상태와 완전 결정 상태 사이의 전체 스펙트럼을 가로지르는 로칼 오더의 상이한 검출가능 상태들 사이에서 전기적으로 스위칭될 수도 있는 위상 변화 재료를 이용한다. 위상 변화 재료의 상태는, 저항값을 나타내는 결정(crystalline), 반-결정(semi-crystalline), 비결정(amorphous) 또는 반-비결정(semi-amorphous) 상태 중 어느 경우에서도 비휘발성을 가지며, 이 저항값은 다른 프로그래밍 이벤트에 의해 변경될 때까지 유지되며, 이 값은 재료의 상(phase) 또는 물리적 상태(예컨대, 결정 또는 비결정)를 나타낸다.
트랜지스터 또는 다이오드가 위상 변화 재료에 접속될 수도 있으며, 프로그래밍 또는 판독 연산 동작 동안에 위상 변화 재료를 액세스하기 위한 선택장치(select device)로서 기능할 수도 있다. 이 트랜지스터 또는 다이오드는 실리콘 단결정 기판의 상면내에 또는 상면상에 일반적으로 형성된다. 트랜지스터는 메모리 칩의 비교적 많은 부분을 차지할 수도 있고, 따라서 메모리 셀의 크기를 증가시키게 되어, 그에 따라 메모리 정전용량과 메모리 칩의 단가에 불리하게 작용한다.
발명의 요약
본 발명의 실시예에 따르면, 메모리 및 이 메모리를 제조하기 위한 방법이 제공된다. 메모리는 기판상에 위상 변화 재료를 포함할 수도 있다. 메모리는 위상 변화 재료에 연결된 스위칭 재료를 포함하고, 스위칭 재료는 산소 이외의 칼코겐을 포함하며, 스위칭 재료 및 위상 변화 재료는 기판상에 수직 구조 부분을 형성한다.
간결하고 명확한 도시를 위해서, 도면에 나타낸 구성요소들은 일정 비율로 도시될 필요는 없다. 예컨대, 명확함을 위해 일부 구성요소들의 치수는 다른 구성요소에 비해 과장될 수도 있다. 또한, 도면중 대응하거나 유사한 구성요소에 대해서 동일한 참조번호를 반복한다.
도1은 본 발명의 실시예에 따른 메모리를 나타내는 개략도.
도2는 선택장치의 전류-전압 특성을 나타내는 단면도.
도3은 본 발명의 실시예에 따른 선택장치의 단면도.
도4는 본 발명의 실시예에 따른 메모리 일부의 단면도.
도5는 본 발명의 실시예에 따른 제조중 도1의 메모리 일부의 단면도.
도6은 후속 제조 단계에서 도5의 구조를 나타내는 단면도.
도7은 후속 제조 단계에서 도6의 구조를 나타내는 단면도.
도8은 후속 제조 단계에서 도7의 구조를 나타내는 단면도.
도9는 후속 제조 단계에서 도8의 구조를 나타내는 단면도.
도10은 후속 제조 단계에서 도9의 구조를 나타내는 단면도.
도11은 후속 제조 단계에서 도10의 구조를 나타내는 단면도.
도12는 후속 제조 단계에서 도11의 구조를 나타내는 단면도.
도13은 본 발명의 실시예에 따른 메모리 어래이를 나타내는 단면도.
도14는 본 발명의 실시예에 따른 메모리를 나타내는 개략도.
도15는 본 발명의 다른 실시예에 따른 메모리 일부를 나타내는 단면도.
도16은 본 발명의 실시예에 따른 메모리 셀을 나타내는 단면도.
도17은 본 발명의 다른 실시예에 따른 메모리를 나타내는 개략도.
도18은 본 발명의 실시예에 따른 도17에 나타낸 메모리 일부의 단면도.
도19는 메모리 셀의 전류-전압 특성을 나타내는 도면.
도20은 본 발명의 실시예에 따른 시스템의 일부를 나타내는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
100: 메모리 119∼119: 메모리 셀
120: 선택장치 130: 메모리 소자
141∼143: 칼럼 라인 151~153: 로우 라인
210: 저부 전극 220: 스위칭 재료
230: 정부 전극
이하의 상세한 설명에서, 본 발명의 이해를 돕기 위해, 복수의 특정 사양이 제공된다. 그러나, 당업자는 본 발명이 이러한 특정 사양으로 제한되지 않음을 이해해야 할 것이다. 다른 경우, 공지의 방법, 절차, 구성요소 및 회로에 대한 설명은 본 발명의 요지를 희석시키지 않도록 생략할 것이다.
이하의 설명 및 청구의 범위에 있어서, "연결(couple)" 및 "접속(connect)"이란 용어는 그들의 파생물에 따라 이용될 수도 있다. 이들 용어는 서로에 대한 동의어는 아님을 이해해야 한다. 오히려 특정 실시예에 있어서 "접속"이란 용어는 둘 또는 그 이상의 소자가 물리적이거나 전기적으로 상호 직접 접촉되는 것을 가리키기 위해 이용될 수도 있다. "연결"이란 용어는 둘 또는 그 이상의 소자가 물리적이거나 전기적으로 직접 접촉되는 것을 의미한다. 그러나, "연결"이란 용어는 둘 또는 그 이상의 소자가 상호 직접적으로 접촉되지 않고, 상호 협력하거나 상호 작용하는 것을 의미한다.
도1을 참조하면, 메모리(100)의 실시예가 도시된다. 메모리(100)는 메모리 셀(111∼119)의 3×3 어래이(array)를 포함할 수도 있고, 여기서 메모리 셀(111∼119)은 각각 선택장치(120) 및 메모리 소자(memory element)(130)를 포함한다. 도1에 3×3 어래이가 도시되었지만, 본 발명의 범위는 이러한 관점으로 제한되지 않는다. 메모리(100)는 보다 대규모의 메모리 셀 어래이를 가질 수도 있다.
일실시예에서, 메모리 소자(130)는 위상 변화 재료를 포함할 수도 있다. 이 실시예에서, 메모리(100)는 위상 변화 메모리로서 언급될 수도 있다. 위상 변화 재료는 예컨대, 열, 빛, 전위(voltage potential), 또는 전류(electric current) 등의 에너지 어플리케이션을 통해 변화될 수도 있는 전기적 특성(예컨대, 저항, 정전용량 등)을 갖는 재료일 수도 있다. 위상 변화 재료의 예는 칼코겐화물(chalcogenide) 재료 또는 오보닉(ovonic) 재료를 포함한다.
오보닉 재료는 전자 또는 구조적 변화가 일어나는 재료일 수도 있으며, 전위, 전류, 빛, 열 등의 인가시에 반도체로서 작용한다. 오보닉 재료는 메모리 소자에 이용되거나 전자 스위치에 이용될 수도 있다. 칼코겐화물 재료는 주기표의 VI족으로부터 적어도 하나의 원소를 포함하는 재료이거나, 하나 또는 그 이상의 칼코겐 원자를 포함하는, 예컨대 텔루르, 황, 또는 세레늄 중 어느 한 원자일 수도 있다.
메모리(100)는 기록 및 판독 동작 동안 어래이의 특정 메모리 셀을 선택하기 위해 칼럼 라인(column line)(141∼143) 및 로우 라인(row line)(151∼153)을 포함할 수도 있다. 칼럼 라인(141∼143) 및 로우 라인(151∼153)은 이들 라인이 프로그밍 동안이나 판독 동안 어드레스 메모리 셀(111∼119)에 이용될 수도 있기 때문에 어드레스 라인으로서 언급될 수도 있다. 칼럼 라인(141∼143)은 비트 라인(bit line)으로서 언급될 수도 있으며, 로우 라인(151∼153)은 워드 라인(word line)으로서 언급될 수도 있다.
메모리 소자(130)는 로우 라인(151∼153)에 접속될 수도 있으며, 선택장치(120)를 통해 칼럼 라인(141∼143)에 연결될 수도 있다. 따라서, 특정 메모리 셀(예컨대, 메모리 셀(115))이 선택될 때, 메모리 셀에 전위를 인가하기 위해 전위는 이 메모리 셀의 관련된 칼럼 라인(예컨대, 142)과 로우 라인(예컨대, 152)에 인가될 수도 있다.
선택장치(120)는 메모리 소자(130)의 프로그래밍이나 판독 동안에 메모리 소자(130)를 액세스하기 위해 이용될 수도 있다. 선택장치(120)는 메모리 셀에 인가되는 전위의 양에 따라 "오프(off)" 되거나 "온(on)"되는 스위치로서 동작될 수도 있다. 오프 상태는 실질적으로는 전기적으로 비도전(nonconductive) 상태이고, 온 상태는 실질적으로는 도전 상태일 수도 있다. 예컨대, 선택장치(120)는 임계 전압을 가질 수도 있으며, 선택장치(120)의 임계 전압 보다 작은 전위가 선택장치(120)에 인가되면, 선택장치(120)는 "오프"를 유지하거나 비교적 높은 저항성 상태를 유지하여 메모리 셀을 통해 거의 전류가 흐르지 않거나, 완전히 전류가 흐르지 않게된다. 또한, 선택장치(120)의 임계 전압보다 큰 전위가 선택장치(120)에 인가되면, 선택장치(120)는 "온"으로 되어, 예컨대 비교적 낮은 저항 상태로 동작되어 전류가 메모리 셀을 통해 지난다. 즉, 선택장치(120)는 소정 전위보다 작으면, 예컨대 임계 전압 보다 작은 전위가 선택장치(120)에 인가되면 실질적으로는 전기적으로 비도전 상태로 있게 된다. 선택장치(120)는 소정 전위 보다 큰 전위가 선택장치(120)에 인가되면 실질적으로는 도전 상태로 있게 된다. 선택장치(120)는 액세스 장치, 절연 장치, 또는 스위치로서 언급될 수도 있다.
일실시예에서, 선택장치(120)는 예컨대 칼코겐화물 또는 오보닉 재료 등의 스위칭 재료를 포함할 수도 있으며, 오보닉 임계 스위치 또는 단순히 오보닉 스위치로서 언급될 수도 있다. 선택장치(120)의 스위칭 재료는 두개의 전극 사이에 위치된 실질적으로 비결정 상태로 있는 재료일 수도 있고, 소정 전위 또는 소정 전류의 인가에 의해 높은 저항의 "오프" 상태(예컨대, 약 10메가 옴 이상)와 비교적 낮은 저항의 "온" 상태(예컨대, 약 0 옴) 사이에서 반복적으로 원상복귀 가능하게 스위치될 수도 있다. 이 실시예에서, 선택장치(120)는 비결정 상태로 있는 위상 변화 메모리 소자와 유사한 전류-전압(I-V) 특성을 갖는 2단자 장치(two terminal device)일 수도 있다. 그러나, 위상 변화 메모리 소자와는 달리, 선택장치(120)의 스위칭 재료는 상이 변화하지 않는다. 즉, 선택장치(120)의 스위칭 재료는 프로그램 가능한 재료가 아닐 수도 있으며, 그 결과 선택장치(120)는 정보를 저장할 수 있는 메모리 장치가 아닐 수도 있다. 예컨대, 선택장치(120)의 스위칭 재료는 영구적으로 비결정 상태로 유지될 수도 있으며, I-V 특성은 동작 기간 동안 같은 상태로 유지된다. 선택장치(120)의 I-V 특성의 일례를 도2에 나타낸다.
도2를 참조하면, 낮은 전압 또는 낮은 전기장(electric fidle) 모드에서, 예컨대 선택장치(120)에 인가된 전압이 임계 전압(VTH로 표기됨)보다 작은 경우, 선택장치(120)는 "오프" 또는 비도전 상태일 수도 있으며, 예컨대 약 10메가 옴 이상의 비교적 높은 저항을 나타낸다. 선택장치(120)는, 선택장치(120)를 도전성이면서, 비교적 낮은 저항을 갖는 온상태로 전환할 수도 있는, 예컨대 VTH와 같이 충분한 전압이 인가될 때 까지, 또는 예컨대 ITH와 같이 충분한 전류가 인가될 때 까지 오프상태로 유지된다. 약 VTH보다 큰 전위가 선택장치(120)에 인가된 후, 선택장치(120)를 횡단하는 전위는 VH로 표기된 유지 전압(holding voltage)까지 강하(스냅백(snapback))될 수도 있다. 스냅백은 선택장치의 VTH와 VH사이의 전압차로 언급될 수도 있다.
온 상태에서, 선택장치(120)를 횡단하는 인가된 전위는, 선택장치(120)를 통해 지나는 전류가 증가함에 따라 거의 유지 전압(VH)으로 남게 된다. 선택장치(120)는 선택장치(120)를 통과하는 전류가 IH로 표기된 유지 전류 아래로 강하할 때 까지 온 상태로 남게 된다. 이 값 아래에서는, VTH와 IH가 재차 초과될 때 까지 선택장치(120)는 비교적 높은 저항과 비도전성을 갖는 오프 상태로 된다.
본 발명의 범위는 이러한 관점으로 제한되지 않지만, 일실시예에서, 선택장치(120)는 약 5.3 볼트의 임계 전압(VTH), 약 0.8볼트의 유지 전압(VH), 약 4나노 암페어의 임계전류(ITH), 및 약 100나노 암페어의 유지전류(IH)를 가질 수도 있다. 재료의 두께와 형태를 조절함으로써, 약 2볼트의 VTH와 약 1볼트의 유지 전압을 가질 수도 있다. 이는 스냅백을 일련의 메모리 소자의 VTH보다 작아지도록 하여, 스냅백이 메모리 소자의 VTH를 초과한 경우에 발생하는 판독 장애의 가능성을 회피시켜 주고, 또한 선택장치를 온 상태로 하여 칼럼 및 로우 라인의 정전 용량이 구동되는 것을 촉진하며, 메모리 소자가 리세트 상태로 있을 때 메모리 소자의 저항을 감소시킬 수 있는 역방향 전류(adversely passing current)의 발생 가능성을 회피시켜 준다.
도3은 선택장치(120)의 실시예를 나타낸다. 이 실시예에서, 선택장치(120)는 저부 전극(210) 및 저부 전극(210) 위에 놓여진 스위칭 재료(220)를 포함할 수도 있다. 즉, 스위칭 재료(220)는 저부 전극(210)상에 이 저부 전극과 접촉하여 형성될 수도 있다. 게다가, 선택장치(120)는 스위칭 재료(220) 위에 놓여진 정부(丁部) 전극(230)를 포함한다.
본 발명의 범위는 이러한 관점으로 제한되지 않지만, 저부 전극(210)은 막 두께가 약 20Å 내지 2000Å인 박막 재료일 수도 있다. 일실시예에서, 전극(210)의 두께는 약 100Å 내지 1000Å의 범위내에 있을 수도 있다. 다른 실시예에서, 전극(210)의 두께는 약 300Å일 수도 있다. 저부 전극(210)에 적합한 재료로는 티타늄(Ti), 질화 티타늄(TiN), 티타늄 텅스텐(TiW), 탄소(C), 탄화 실리콘(SiC), 티타늄 알루니늄 질화물(TiAlN), 티타늄 실리콘 질화물(TiSiN), 다결정 실리콘, 질화 탄탈(TaN)의 박막, 이들 막의 일부 조합, 또는 스위칭 재료(220)와 융화성을 갖는 기타 적당한 도체 또는 저항성 도체를 포함한다.
본 발명의 범위는 이러한 관점으로 제한되지 않지만, 스위칭 재료(220)는 약 20Å 내지 2000Å의 두께를 가질 수도 있다. 일실시예에서, 스위칭 재료(220)의 두께는 약 200Å 내지 1000Å의 범위내에 있을 수도 있다. 일실시예에서, 스위칭 재료(220)의 두께는 약 500Å일 수도 있다.
스위칭 재료(220)는 예컨대 화학적 기상 증착(CVD) 프로세스 또는 물리적 기상 증착(PVD) 프로세스 등의 박막 증착 기술을 이용하여 형성될 수도 있다. 스위칭 재료(220)는 소정 전류 또는 전위의 인가에 의해 높은 저항의 "오프" 상태와 비교적 낮은 저항의 "온" 상태 사이를 반복적으로 복원 가능하게 스위치될 수도 있는 칼코겐화물 재료나 오보닉 재료의 박막일 수도 있다. 스위칭 재료(220)는 정보를 저장할 수 있는 프로그램 가능한 재료가 아닐 수도 있다.
본 발명의 범위는 이러한 관점으로 제한되지 않지만, 스위칭 재료(220)는 산소 이외의 칼코겐을 포함할 수도 있다. 일실시예에서, 스위칭 재료(220)는 텔루르 및/또는 세레늄을 포함할 수도 있다. 다른 실시예에서, 스위칭 재료(220)는 실리콘(Si0), 텔레륨(Te), 비소(As), 게르마늄(Ge), 또는 이들 원소의 조합을 포함할 수도 있다. 다른 실시예에서, 스위칭 재료(220)용 조성물은 실리콘(Si), 텔루르(Te), 비소(As), 게르마늄(Ge), 및 인듐(In)의 합금 또는 Si, Te, As, Ge,및 인(P)의 합금을 포함할 수도 있다.
본 발명의 범위는 이러한 관점으로 제한되지 않지만, 일실시예에서, 스위칭 재료(220)의 조성물은 약 14% 농도의 Si, 약 39% 농도의 Te, 약 37% 농도의 As, 약 9% 농도의 Ge, 및 약 1% 농도의 In을 포함한다. 다른 실시예에서, 스위칭 재료(220)의 조성물은 약 14% 농도의 Si, 약 39% 농도의 Te, 약 37% 농도의 As, 약 9% 농도의 Ge, 및 1% 농도의 P를 포함한다. 이들 예에서, 백분율비는 원자 구성요소가 총 100%인 원자 백분율비이다.
다른 실시예에서, 스위칭 재료(220)용 조성물은 원자 백분율비가 각각 10%, 21%, 2%, 15%, 50%, 및 2%인 비소(As), 텔루르(Te), 황(S), 게르마늄(Ge), 세레늄(Se), 및 안티몬(Sb)을 포함한다.
본 발명의 범위는 이러한 관점으로 제한되지 않지만, 다른 실시예에서, 스위칭 재료(220)는 Si, Te, As, Ge, 황(S), 및 세레늄(Se)을 포함할 수도 있다. 일례로서, 스위칭 재료(220)의 조성물은 약 5% 농도의 Si, 약 34% 농도의 Te, 약 28% 농도의 As, 약 11% 농도의 Ge, 약 21% 농도의 S, 및 약 1% 농도의 Se를 포함한다.
정부 전극(230)은 약 20Å 내지 2000Å의 두께를 갖는다. 일실시예에서, 전극(230)의 두께는 약 100Å 내지 1000Å 범위내에 있다. 다른 실시예에서, 전극(230)의 두께는 약 300Å일 수도 있다. 정부 전극(230)에 적합한 재료로는 티타늄(Ti), 질화 티타늄(TiN), 티타늄 텅스텐(TiW), 탄소(C), 탄화 실리콘(SiC), 티타늄 알루미늄 질화물(TiAlN), 티타늄 실리콘 질화물(TiSiN), 다결정 실리콘, 질화 탄탈(TaN)의 박막, 이들 막의 일부 조합, 또는 스위칭 재료(220)와 융화성을 갖는기타 적당한 도체 또는 저항성 도체를 포함할 수도 있다.
일실시예에서, 정부 전극 및 저부 전극은 탄소를 포함할 수도 있고, 약 500Å의 두께를 가질 수도 있다. 정부 전극(230)은 상부 전극이라 언급될 수도 있으며, 저부 전극(210)은 하부 전극으로 언급될 수도 있다. 이실시예에서, 선택장치(120)는 전류가 정부 전극(230)과 저부 전극(210) 사이의 스위칭 재료(220)를 통해 수직으로 흐를수 있기 때문에 수직 구조물로 언급될 수도 있다. 선택장치(120)는 박막이 스위칭 재료(220) 및 전극(210,230)에 이용된 경우 박막 선택장치로서 언급될 수도 있다.
선택장치(120)의 임계 전류(ITH)는 높은 저항으로 설정된 오보닉 메모리 장치에 대한 임계 전류보다 작을 수도 있다. 선택장치(120)의 임계 전압(VTH)은 예컨대 스위칭 재료(220)의 두께 또는 합금 조성 등의 프로세스 변수를 변경함으로써 변경될 수도 있다. 예컨대, 스위칭 재료(220)의 두께 증가는 선택장치(120)의 임계 전압을 증가시킬 수도 있다. 선택장치(120)의 유지 전압(VH)은 스위칭 장치(120)로의 컨택의 종류에 의해 변경되거 설정될 수도 있으며, 예컨대 전극(210,230)의 조성이 선택장치(120)의 유지 전압을 결정할 수도 있다.
예컨대, 일실시예에서, 실리콘(Si), 텔루르(Te), 비소(As), 및 게르마늄(Ge)으로 이루어진 스위칭 재료(220)의 두께가 약 300Å이라면, 전극(210,230)은 탄소(C)층이고, 이어서 선택장치(120)의 임계 전압은 약 2볼트일 수도 있으며, 선택장치(120)의 유지 전압은 약 1볼트일 수도 있다. 또한, 전극(210,230)이 300Å의두께를 갖는 TiSiN 층이라면, 선택장치(120)의 유지 전압은 약 0.8볼트 일 수도 있다. 다른 실시예에서, 전극(210,230)이 약 300Å의 두께를 갖는 TiAlN이라면, 선택장치(120)의 유지 전압은 0.4볼트일 수도 있다. 다른 실시예에서 계속하여, 전극(210,230)이 코발트 규화물의 층이라면, 선택장치(120)의 유지 전압은 약 0.15볼트일 수도 있다.
선택장치(120)는 예컨대 금속-옥사이드-반도체(MOS) 트랜지스터 또는 양극 접합 트랜지스터(BJT)와 같은 기타 스위치 장치에 비교하여 장치의 소정 면적에 대하여 비교적 높은 "온 전류(on current)"을 제공할 수도 있다. 온 상태에서 선택장치(120)의 비교적 높은 "온 전류"는 메모리 소자(예컨대, 130)를 프로그래밍 하기 위해 선택장치(120)가 비교적 높은 프로그래밍 전류를 이용할 수 있게 해준다.
도3에 도시된 선택장치(120)를 이용하는 도1에 나타낸 메모리 어래이는 선택장치(120)와 메모리 소자(130)를 수직 구조로 적층함으로써 구성될 수 있다. 메모리 소자(130)상에 형성된 선택장치(120)를 포함하는 수직 구조의 예가 도4에 도시된다.
도4를 참조하면, 메모리(100)의 일부의 예가 도시된다. 메모리(100)는 기판(240), 기판(240)상에 놓여진 절연 재료(260), 및 절연 재료(260)상에 놓여진 도전 재료(240)를 포함한다. 도전 재료(270)는 어드레스 라인(예컨대, 로우라인(152))일 수도 있다. 도전 재료(270)상에는, 개구(도4에서는 도시되지 않음)가 절연 재료(280)내에 형성될 수도 있다. 이 개구에는 하부 전극(340)이 형성될 수도 있다. 전극(340)상에는, 메모리 재료(350), 전극 재료(360),배리어(barrier) 재료(370), 전극(210), 스위칭 재료(220), 전극(230), 및 도전 재료(380)의 층이 수직 메모리 셀 구조를 형성하도록 차례대로 증착될 수도 있다. 도전 재료(380)는 어드레스 라인(예컨대 칼럼 라인(142))일 수도 있다.
도4에 도시된 실시예에서, 메모리 재료(350)가 오보닉 재료이거나 칼코겐화물 재료일 경우, 메모리 소자(130)는 위상 변화 메모리 장치 또는 오보닉 메모리 장치로서 언급될 수도 있다. 게다가, 도4에 도시된 실시예에서, 선택장치(120)는 수직 구조물 또는 수직 스택(stack)을 형성하도록 메모리 소자(130)상에 형성된다. 다른 실시예에서, 메모리 소자(130)는 수직 구조물을 형성하도록 선택장치(120)상에 형성될 수도있다. 도4에 도시된 실시예에서, 선택장치(120) 및 메모리 소자(130)는 박막 재료만을 이용하여 형성되고, 수직 스택은 박막 수직 스택으로서 언급될 수도 있다.
박막 재료는 기판 또는 기타 재료상에 증착되는 절연성 또는 도전 재료의 특정 종류(class)일 수도 있고, 특정 두께를 가질 수도 있으며, 예컨대 박막 재료는 약 0Å 보다는 크고 약 25,000Å 보다는 작은 두께 범위를 갖는 재료로 언급될 수도 있다. 게다가, 박막 재료는, 예컨대 PVD(Physical Vapor Deposion), CVD(Chemical Vapor Deposion), 또는 PECVD(Plasma Enhanced Chemical Vapor Deposion) 등의 박막 증착 기술을 이용하여 증착되는 재료일 수도 있다.
다른 실시예에서 수직 구조는 변경될 수도 있다. 예컨대, 일실시예에서, 배리어 재료(370)는 수직 구조로부터 제거될 수도 있으며, 전극(360)은 단일 전극을 형성하도록 전극(210)과 함께 단일 도전층으로 연결될 수도 있다. 게다가, 다른 실시예에서, 전극(230)은 단일 도전층 또는 단일 전극을 형성하도록 도전 재료(380)와 연결될 수도 있다.
메모리 재료(350)는 실질적으로 결정 상태와 실질적으로 비결정 상태 사이에서 메모리 재료(350)의 상을 변경하기 위해 메모리 재료(350)에 전류를 인가함으로써 적어도 2가지의 메모리 상태 중 하나로 프로그램될 수 있는 위상 변화 프로그램 가능한 재료일 수도 있고, 여기서 실질적으로 비결정 상태로 있는 메모리 재료(350)의 저항은 실질적으로 결정 상태로 있는 메모리 재료(350)의 저항 보다 크다.
재료의 상태 또는 상을 변경하기 위한 메모리 재료(350)의 프로그래밍은 전위를 도전 재료(380,270)에 인가하고, 이에 따라 선택장치(120)와 메모리 소자(130)를 횡단하는 전압을 생성함으로써 수행될 수도 있다. 전위가 선택장치(120)와 메모리 소자(130)의 임계 전압 보다 큰 경우, 전류는 인가된 전위에 따라 메모리 재료(350)를 통해 흐를 수도 있고, 결과적으로 메모리 재료(350)가 가열된다.
이러한 가열은 메모리 상태 또는 메모리 재료(350)의 상을 변경할 수도 있다. 메모리 재료(350)의 위상 또는 상태의 변경은 메모리 재료(350)의 전기적 특성을 변경할 수도 있으며, 예컨대 재료의 저항은 메모리 재료(350)의 상을 변경함으로써 변경될 수도 있다. 메모리 재료(350)는 프로그램 가능한 저항상 재료로서 언급될 수도 있다.
"리세트" 상태에서, 메모리 재료(350)는 결정 또는 반결정 상태일 수도 있다. 비결정 또는 반-비결정(semi-amorphous) 상태로 있는 메모리 재료(350)의 저항은 결정 또는 반결정(semi-crystalline) 상태로 있는 메모리 재료(350)의 저항보다 크다. 비결정 및 결정 상태로의 "리세트(reset)" 및 "세트(set)"는 각각 종래의 것일 수도 있으며, 종래의 것과는 적어도 하나가 반대하는 것이 채택될 수도 있다.
전류를 이용하여, 메모리 재료(350)를 비결정화하고, 메모리 재료(350)를 리세트(예컨대, 메모리 재료(350)를 논리 "0" 값으로 프로그램함)하기 위해, 메모리 재료(350)는 비교적 높은 온도로 가열될 수도 있다. 비교적 낮은 결정 온도까지 메모리 재료(350)의 부피(volume)를 가열하는 것은 메모리 재료(350)를 결정화하여 메모리 재료(350)를 "세트"(예컨대, 메모리 재료(350)를 논리 "1"값으로 프로그램함)할 수도 있다. 메모리 재료(350)의 부피를 통과하는 동안 전류의 양을 변화시킴으로써, 각종 저항값의 메모리 재료(350)가 정보를 저장하기 위해 획득될 수 있다.
도4에 나타낸 메모리(100)는 어드레스는 전류가 선택장치(120)와 메모리 소자(130)를 통해 어드레스 라인 사이를 수직으로 흐를 수도 있기 때문에 수직 위상 변화 메모리 구조라고 언급되기도 한다.
다른 실시예에서, 메모리(100)는 상이하게 배치될 수도 있으며, 추가적인 층과 구조를 포함할 수도 있다. 예컨대, 기판(240)내에 절연구조, 주변 회로(예컨대, 어드레스 회로), 트랜지스터 등을 형성하는 것이 바람직할 수도 있다. 도면내에 이들 구성요소의 부재는 본 발명의 범위를 제한하지 않음을 이해해야 한다.
도4에 도시된 메모리 구조는 트랜지스터 또는 다이오드 선택장치를 이용하지 않음을 주의해야 한다. 도4에 도시된 메모리 구조는 독립된 어래이 또는 기판상의어래이로서 구성될 수도 있으며, 또는 다른 구조를 형성하는 보다 복작합 프로세스 흐름에 들어가는 프로세스 모듈로서 구성될 수도 있다. 예컨대, 이 모듈은 N 채널 및 P채널 트랜지스터, 그들의 상호접속 배선 및 기타 회로 소자를 형성하는 완전 CMOS(complementary metal-oxide-semiconductor) 프로세스에 통합될 수도 있다. 그러한 실시예에서, 로우 및 칼럼 라인은 당업자에게 알려진 방식으로 판독 및 기록을 위해 N 및 P 채널에 의해 각각 구동될 수도 있다.
다시 도1을 참조하면, 어드레싱 방법(scheme)의 실시예가 도시된다. 선택된 메모리 소자(예컨대, 115)에 있어서, "반 선택 어래이 바이어싱 방법(half select biasing scheme)"이 구현될 수도 있으며, 여기서 예컨대 V 볼트 전압이 선택된 칼럼 라인(예컨대, 142)에 인가될 수도 있고, 거의 0볼트가 선택된 로우 라인(예컨대, 152)에 인가될 수도 있다.
일실시예에서, 메모리 소자의 프로그래밍의 경우에 대한 "반 선택 어래이 바이어싱 방법"에서, V는 선택장치(120)의 임계 전압(VTHSD)과 메모리 소자(130)의 리세트 임계 전압(VTHReset)의 합보다 크고, VTHSD의 2배 보다는 작게 선택될 수도 있다. 즉, (VTHSD + VTHReset) < V < (2*VTHSD)이다. 선택되지 않은 모든 로우 및 칼럼은 V/2에서 바이어스될 수도 있다. 이러한 접근에서, 비선택 로우 라인 및 비선택 칼럼 라인 사이에 전압 바이어스가 없을 수도 있다. 이는 백그라운드 누설 전류(background leakage current)를 감소시킬 수도 있다. 이러한 방법으로 메모리 어래이를 연속적으로 바이어싱한 후, 어래이의 메모리 소자는 충분히 크기가 크고,메모리 재료의 상을 변화시키기 위해 리세트 동안 약 5나노-세컨드 보다 작은 급강하 에지(fast falling edge)와, 세트 상태 동안 약 200나노-세컨드의 완만한 강하 에지(slow falling edge)를 갖는 전류를 연속하여 인가함으로써 프로그램될 수도 있다.
메모리 소자 판독의 경우에 있어서, V는 선택장치(120)의 임계 전압(VTHSD)보다 크게 선택될 수도 있지만, 선택장치(120)의 임계 전압(VTHSD) + 메모리 소자(130)의 리세트 임계 전압(VTHReset)보다 작게 선택될 수도 있다. 즉 (VTHSD) < V < (VTHSD + VTHReset) 이다. 모든 비선택 로우 및 비선택 칼럼은 V/2에서 바이어스될 수도 있다. 이러한 접근에서, 비선택 로우 라인 및 비선택 칼럼 라인 사이에 전압 바이어스가 없을 수도 있다. 이는 백그라운드 누설 전류를 감소시킬 수도 있다. 이러한 방법으로 메모리 어래이를 바이어스한 후, 메모리 소자의 메모리 재료의 저항을 결정하기 위해 비트의 기록 또는 교란(disturb)에 요구되는 전류 또는 전압보다 비교적 낮은 전류 또는 전압을 연속적으로 인가함으로써 어래이의 메모리 소자는 연속적으로 판독될 수도 있다. 인가된 전압은 메모리 소자의 임계값을 초과하게 되는 전압보다 작지만 리세트 비트보다 세트 비트를 통해 보다 많은 전류를 검출하기에는 충분하다. 또한, 메모리 소자의 ITH보다 작은 전류는 비트를 통해 인가될 수도 있다. 이 전류는 리세트 메모리 소자보다 세트 메모리 소자를 횡단하는 작은 전압 강하를 검출하게 해준다. 예컨대, 리셋트 전류는 약 1.5미리-암페어(ma)일 수도 있고, ITH는 약 0.03ma보다 클 수도 있다. Iread는 약 10,000옴 보다 작은 Rset를 갖는 프로세스 동안 약 0.01ma일 수도 있고, 따라서 세트 메모리 소자를 횡단하는 최대 강하는 약 0.1볼트 아래일 수도 있으며, 메모리 소자의 ITH는 지나치게 커지지 않는다. 약 0.8볼트의 VTH를 갖는 메모리 장치에 있어서, 리세트 장치는 임계변화(thresholding)나 스냅백 없이 메모리 장치를 횡단하는 전압을 약 0.6볼트로 강하한다. 이는 약 0.6볼트 빼기 약 0.1볼트 또는 0.5볼트의 세트 및 리세트 상태 사이의 판독 전압 차를 제공하고, 스위치 장치와 메모리 소자의 유지 전압내에 편차가 있을 수도 있다.
어드레싱 방법의 다른 실시예는 "1-3 선택 어래이 바이어싱 방법"일 수도 있다. 이 실시예는 마진 해제(deselect margin)를 향상시킬 수도 있다. 이 실시예에서, 메모리 소자의 프로그램의 경우, V볼트의 전압은 선택된 칼럼 라인에 인가되고, 0볼트는 선택된 로우 라인에 인가될 수도 있다. V는 선택장치(120)의 임계 전압(VTHSD) + 메모리 소자(130)의 리세트 임계 전압(VTHReset)보다 크도록 선택될 수 있지만, VTHSD의 3배 보다는 작다. 즉, (VTHSD + VTHReset) < V < (3 * VTHSD) 이다. 모든 비선택 로우는 (2V)/3에서 바이어스될 수도 있다. 모든 비선택 칼럼은 V/3에서 바이어스될 수도 있다. 이러한 접근에서, 비선택 로우 라인과 비선택 칼럼 라인의 사이에는 거의 ±V/3의 전압 바이어스가 있을 수도 있다. 이는 선택장치(120)와 메모리 소자(130)의 임계 전압의 변이성에 대한 추가적인 제조 마진을 제공할 수도 있다. 이러한 방식으로 메모리 어래이를 바이어싱한 후, 어래이의 메모리 소자는 메모리 재료의 상을 변화시키는데 충분한 전류를 인가받아 프로그래밍될 수도 있다.
메모리 소자의 판독에 있어서, V의 전압은 선택장치(120)의 임계 전압(VTHSD)보다 크게 선택될 수도 있지만, 선택장치(120)의 임계 전압(VTHSD) + 메모리 소자(130)의 리세트 임계 전압(VTHReset)보다 작다. 즉, (VTHSD) < V < (VTHSD + VTHReset) 이다. 모든 비선택 로우는 (2V)/3에서 바이어스될 수도 있다. 모든 비선택칼럼은 V/3에서 바이어스될 수도 있다. 이러한 접근에서, 비선택 로우 라인과 비선택 칼럼 라인의 사이에는 거의 ±V/3의 전압 바이어스가 있을 수도 있다. 이는 선택장치(120)의 임계 전압의 변이성에 대한 추가적인 제조 마진을 제공할 수도 있다. 이러한 방식으로 메모리 어래이를 바이어싱한 후, 어래이의 메모리 소자는 반 선택 접근법(half select approach)에서 설명한 V/2접근법에 이용된 방법에 의해 메모리 소자의 메모리 재료의 저항을 결정하기 위해 비교적 낮은 전류를 인가함으로써 판독될 수도 있다.
선택된 메모리 셀의 프로그래밍은 "반 선택 어래이 바이어싱 방법" 및 "1-3 선택 어래이 바이어싱 방법"에서 상술한 바와 같이 비선택 로우 및 비선택 칼럼라인의 바이어싱을 포함할 수도 있다. 선택된 칼럼 라인상에서, 전류는 선택장치(120)의 임계 전압과 메모리 소자(130)의 임계 전압 보다 클 수도 있는 컴플라이언스(compliance)에 따라 인가될 수도 있다. 전류 진폭, 주기, 및 펄스 형태는 메모리 소자를 원하는 상이나 메모리 상태로 두기 위해 선택될 수도 있다.
어래이의 선택된 메모리 셀의 판독은 "반 선택 어래이 바이어싱 방법" 및 "1-3 선택 어래이 바이어싱 방법"에서 상술한 바와 같이 비선택 로우와 비선택 칼럼 라인의 바이어싱을 포함할 수도 있다. 제품내 마진 필요(margin need), 어래이 크기, 누설 요구를 반영하는 종래 사용을 위한 이들 방법의 조합은 당업자로 하여금 용도에 따라 변동될 수도 있는 제품 사양을 만족시키는 적당한 바이어스 전압을 결정하게 해준다. 선택된 로우 라인에는 0볼트가 인가될 수도 있고, 선택된 칼럼라인에는 전압 1V가 인가될 수도 있다. 이 인가 전압의 전류 컴플라이언스는 메모리 소자의 현재 위상 또는 메모리 상태를 프로그램하거나 교란하는 전류보다 작을 수도 있다. 메모리 소자가 "리세트" 상태로 있다면, 메모리 소자는 "온(on)"으로 전환하지 않고, 비교적 높은 전압과 낮은 전류 상태를 센스 증폭기(미도시)에 제공할 수도 있다. 센스 증폭기는 획득된 칼럼 전압을 기준 전압과 비교하거나, 획득된 칼럼 전류를 기준 전류와 비교할 수도 있다.
도5 내지 도12는 메모리(100)의 일부를 제작하거나 제조하기 위한 실시예를 도시하기 위해 이용될 수도 있다. 특히, 도5 내지 도12는 선택장치(120) 및 메모리 소자(130)을 제작하기 위한 실시예를 도시하는데 이용될 수도 있다.
도5에서, 메모리(100)는 예컨대 반도체 기판(예컨대, 실리콘 기판)일 수도 있는 기판(240)을 포함하지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다. 세라믹 재료, 유기 재료, 또는 유리 재료를 포함하는 다른 적당한 기판일 수도 있지만, 이에 한정되지 않는다.
절연재료 층(260)은 기판(240)상에 접촉하여 형성될 수도 있다. 절연재료(260)는 예컨대, 실리콘 이산화물과 같은 열적 및/또는 전기적 절연 재료인 유전 재료일 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다. 절연재료(260)는 약 300Å 내지 10,000Å의 두께를 가질 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다. 절연 재료(260)는 확학적 또는 화학-기계적 연마(CMP) 기술을 이용하여 평탄화될 수도 있다.
도전 재료(270)의 박막은 예컨대 PVD 프로세스를 이용하여 절연 재료(270)상에 형성될 수도 있다. 도전 재료(270)는 포토리소그래피 및 에칭 기술을 이용하여 y-방향(도5에서 직교방향)으로 소규모의 폭을 형성하도록 패턴될 수도 있다. 도전 재료(270)의 막 두께는 약 20Å 내지 2,000Å의 범위내에 있을 수도 있다. 일실시예에서, 도전 재료(270)의 두께는 약 200Å 내지 1,000Å의 범위내에 있을 수도 있다. 다른 실시예에서, 도전 재료(270)의 두께는 약 500Å일 수도 있다.
도전 재료(270)는 메모리(100)의 어드레스 라인(예컨대, 로우 라인(151, 152, 또는 153)일 수도 있다. 도전 재료(270)는 예컨대 텅스텐(W) 막, 도핑된 다결정 실리콘 막, Ti 막, TiN 막, TiW 막, 알루니늄(Al) 막, 구리(Cu) 막, 또는 이들 막의 일부 조합일 수도 있다. 일실시예에서, 도전 재료(270)는, 두꺼운 필드 옥사이드(thick filed oxide)상의 CMOS에 이용된 폴리 게이트와 유사하게, 그 상면상에 내화성 살리사이드(salicide)의 저항 저하 스트랩(resistance lowering strap)을 갖는 다결정 실리콘 막일 수도 있다.
절연 재료(280)는 예컨대 PECVD(Plasma Enhanced Chemical Vapor Deposition) 프로세스, HDP(High Density Plasma) 프로세스, 또는 스핀-온(spin-on) 및 소성(bake) SOLGEL 프로세스를 이용하여 도전 재료(270)상에 형성될 수도 있다. 절연 재료(280)는 예컨대 실리콘 이산화물과 같은 열적 및/또는 전기적 절연 재료인 유전 재료일 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다. 절연 재료(280)의 두께는 약 100Å 내지 4,000Å의 범위내에 있지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다. 일실시예에서 절연 재료(280)의 두께는 약 500Å 내지 2,500Å의 범위에 있을 수도 있다. 다른 실시예에서, 절연 재료(280)의 두께는 약 1,200Å일 수도 있다.
본 발명의 범위는 이러한 관점으로 제한되는 것은 아니지만, 절연 재료(280)는 화학 또는 CMP 기술을 이용하여 평탄화될 수도 있다. 얻어진 절연 재료(280)의 두께는 약 20Å 내지 4,000Å의 범위내에 있을 수도 있다. 일실시예에서, 절연 재료(280)의 평탄화 후, 절연 재료(280)의 두께는 약 200Å 내지 2,000Å의 범위에 있을 수도 있다. 다른 실시예에서, 절연 재료(280)의 두께는 약 900Å일 수도 있다.
희생막(410)은 측벽(416)을 갖는 개구(415)를 형성하기 위해 포토리소그래피와 에칭 기술을 이용하여 패턴될 수도 있다. 개구(415)는 홀(hole), 비아(via) 또는 트렌치(trench)일 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다.
일실시예에서, 개구(415)는 포토리소그래피 및 에칭 기술을 이용하여 형성될 수도 있다. 일례로서, 개구(415)는 희생층(410)상에 포토레지스트 재료(미도시)의 층을 도포하고, 이 포토레지스트 재료를 노광하여 형성될 수도 있다. 마스크(미도시)는 포토레지스트 재료의 선택된 영역을 노출시키기 위해 이용될 수도 있으며, 이 영역은 에칭되어 제거될 영역을 정의한다. 에칭은 화학적 에칭일 수도 있으며, 이는 습식 에칭으로서 언급될 수도 있다. 또는, 에칭은 건식 에칭으로서 언급될 수도 있는 플라즈마(이온 충격) 에칭일 수도 있다. 개구(415)는 포토리소그래피 기술을 이용하여 형성되고, 개구(415)의 직경 또는 폭은 적어도 하나의 최소 배선 폭(minimun feature size)일 수도 있다.
최소 배선 폭의 구조는 포토리소그래피를 이용하여 달성할 수 있는 최소 치수로 언급될 수도 있다. 예컨대, 최소 배선 폭은 구조내에서의 재료의 폭이나 재료의 간격으로 언급될 수도 있다. 이해되는 바와 같이, 포토리소그래피는 특정 파장 또는 빛의 파장을 이용하여 하나의 매체로부터 패턴이나 이미지를 다른 매체로, 예컨대 마스크로부터 웨이퍼로 전사시키는 프로세스로 언급될 수도 있다. IC 제조 기술에서 이용가능한 전사된 패턴의 최소 피처 크기는 광원 파장의 제한에 의해 제한될 수도 있다. 최소 배선 폭 보다 작은 간격(distance), 크기(size), 또는 치수(dimension)는 리소그래피 간격 이하의 간격, 크기, 또는 치수로서 언급될 수도 있다. 예컨대, 일부 포토그소그래피 프로세스는 대략 2500Å의 최소 피처 크기를 가질 수도 있다. 이 예에서, 리소그래피 간격 이하의 간격은 약 2500Å 보다 작은 폭을 갖는 피처(feature)로서 언급될 수도 있다.
리소그래피 간격 이하의 치수를 획득하기 위해 각종 기술이 이용될 수도 있다. 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니지만, 위상 쉬프트 마스크, 전자 빔 리소그래피, 또는 X-ray 리소그래피가 리소그래피 간격 이하의 치수를얻기 위해 이용될 수도 있다. 전자 빔 리소그래피는 웨이퍼상의 레지스트를 노출시키기 위해 전자 빔을 용하는 직접-기록(direct-write) 리소그래피 기술로서 언급될 수도 있다. X-ray 리소그래피는 패턴을 실리콘 웨이퍼에 전사시키기 위한 향상된 리소그래피 프로세스로서 언급될 수도 있고, 여기서 전자기 방사선으로서 장파장 방사선보다는 X-ray가 이용된다. X-ray에서의 단파장(예컨대, 약 10∼200Å, 좌외선에서는 2,000∼3,000Å)은 회절을 감소시킬 수도 있고, 약 1,000Å 이하의 피처 크기를 달성하기 위해 이용될 수도 있다. 또한, 측벽 스페이서(spacer)가 리소그래피 간격 이하의 치수를 획득하기 위해 이용될 수도 있다. 도6은 리소그래피 간격 보다 작은 치수를 얻기 위해 측벽 스페이서(420)를 이용한 도면을 나타낸다.
도6은 측벽 스페이서(420)를 형성한 후 동일한 단면을 통해 5도의 구조를 나타낸다. 일실시예에서, 측벽 스페이서(420)는 희생막(410)의 측벽(416)을 따라 형성될 수도 있다. 측벽(416)간 거리는 하나의 피처 크기일 수도 있고, 포토리소그래피 및 에칭 기술을 이용하여 형성될 수도 잇다. 측벽 스페이서(420)는 질화 실리콘, 폴리 실리콘, 또는 기타 희생 재료를 측벽(416) 사이의 공간에 적층하고, 예컨대 이방성 에칭(anisotropic etch)과 같은 건식 에칭을 이용하여 이 재료를 패터닝함으로써 형성될 수도 있다.
측벽 스페이서(420) 사이의 거리는 리소그래피 간격 보다 작을 수도 있다. 측벽 스페이서(420)가 형성된 후, 일실시예에서, 다른 이방성 에칭이 박막(280)내에 리소그래피 간격 이하의 작은 직경을 갖는 개구(430)(도7)를 형성하는데 이용될 수도 있다.
도7을 참조하면, 일실시예에서, 희생막(410)과 스페이서(420)는 경질 마스크(hard mask)로서 이용될 수도 있고, 절연 재료(280)는 에칭제를 이용하여 이방적으로 에칭되고, 에칭제는 도전 재료(270)에서 정지되거나 또는 도전 재료는 에칭하지 않는다.
도7에 나타낸 바와 같이, 에칭 작업은 도전 재료(270)의 일부분을 개구(430)를 통해 노출시킨다. 한가지 양상으로, 측벽 스페이서(420)는 개구(430)내에 형성된 전극 재료(예컨대 도8에서의 340)의 품질을 저하하도록 작용할 수도 있다. 일실시예에서, 개구(43)의 직경은 약 1,000Å보다 작을 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다.
개구(430)를 형성하기 위해 측벽 스페이서(420)를 이용하는 것은 본 발명을 제한하지 않는다는 점을 알아야한다. 상술한 바와 같은 다른 서브-리소그래피 방법이 개구(430)의 형성을 위해 이용될 수 있고, 여기서 계구(430)는 서브-리소그래피 직경을 가질 수도 있다. 또는, 대안적인 실시예에서, 개구(430)는 포토리소그래피 기술을 이용하여 형성될 수도 있으며, 따라서 약 하나의 최소 피처 크기와 동일하거나 그 보다 큰 직경을 가질 수도 있다.
희생막(410)과 스페이서(420)는 개구(430)를 형성한 후 제거될 수도 있다. 예컨대, 희생막(410)과 스페이서(420)는 절연재료(280)와 도전 재료(270)를 보존하면서 선택적으로 에칭될 수도 있다.
도8은 절연재료(280)상과 개구(430)(도7)내에 전극재료(340)의 등각 증착한 후의 메모리(100)를 나타낸다. 전극재료(340)는 C, SiC, TiSlN, TlAlN, 다결정 실리콘, TaN, 이들의 일부 조합, 또는 적당항 저항성 도체의 층일 수도 있다. 일례로서, 전극재료(340)는 화학적 기상 증착(CVD) 프로세스를 이용하여 형성될 수도 있지만, 본 발명의 범위는 전극재료(340)를 형성하기 위해 이용되는 특별한 프로세스에 의해 제한되는 것은 아니다. 전극재료(340)를 형성하기 위해 또 다른 프로세스가 이용될 수도 있음을 이해해야한다. 일례로서 ALD(Atomic Layer Deposition)가 이용될 수도 있다.
이하 전극재료(340)의 설명에서, 도8에 나타낸 구조는 전극재료(340)의 일부분을 제거하고, 절연층(280)의 일부분을 제거할 수도 있는 평탄화 처리를 받게된다. 적당한 평탄화 기술은 화학적 기술 또는 CMP 기술을 포함할 수도 있다. 다른 기술이 재료(340,280)의 패터닝에 이용될 수도 있다. 예컨대, 블랭킷 에칭(blanket each)이 절연층(280)과 전극재료(340)의 일부를 제거하기 위해 이용될 수도 있다. 도9는 전극재료(3340)의 패터닝 후 도8에 나타낸 구조를 도시한다.
도10은 제작의 후반 단계에서의 도9의 구조를 나타낸다. 메모리 재료(350)의 박막은 절연재료(280)와 전극(340)상에 증착될 수도 있다.
메모리 재료(350)는 예컨대 PVD 프로세스를 이용하여 형성될 수도 있다. 메모리 재료(350)는 예컨대 위상 변화 재료와 같은 프로그램 가능한 재료일 수도 있다. 메모리 재료(350)는 오보닉재료이거나 칼코겐화물 재료일 수도 있다. 메모리 재료(350)의 두께는 약 20Å 내지 4,000Å의 범위내에 있을 수도 있다. 일실시예에서, 메모리 재료(350)의 두께는 200Å 내지 1,000Å의 범위내에 있을 수도 있다. 다른 실시예에서, 메모리 재료(350)의 두께는 약 500Å일 수도 있다.
전극재료(360)는 메모리 재료(350)상에 증착될 수도 있다. 전극재료(360)는 예컨대 PVD 프로세스를 이용하여 형성될 수도 있다. 전극 재료(360)는 Ti, TiN, TiW, C, SiC, TlAlN, TiSiN, 다결정 실리콘, TaN, 이들의 일부 조합, 또는 다른 적당한 도체나 저항성 도체일 수도 있다. 전극재료(360)의 두께는 약 20Å 내지 2,000Å의 범위내에 있을 수도 있다. 일실시예에서, 전극재료(360)의 두께는 약 100Å 내지 1,000Å의 범위내에 있을 수도 있다. 다른 실시예에서, 전극재료(360)의 두께는 약 300Å일 수도 있다.
배리어(barrier) 재료(370)는 전극재료(360)상에 증착될 수도 있다. 배리어 재료(370)는 예컨대 PVD 프로세스를 이용하여 형성될 수도 있다. 배리어 재료(370)는 전극 재료(360,210) 사이에 배리어를 제공하는 Ti, TiN, TiW, C, SiC, TlAlN, TiSiN, 다결정 실리콘, TaN, 이들의 일부 조합, 또는 다른 적당한 도체나 저항성 도체일 수도 있다. 일실시예에서, 배리어 재료는 TiN과 Ti 막으로 이루어질 수도 있다. 일실시예에서, 배리어 재료(370)의 두께는 약 100Å 내지 1,000Å의 범위내에 있을 수도 있다. 다른 실시예에서, 배리어 재료의 두께는 약 300Å일 수도 있다.
전극(210)은 예컨대 PVD 프로세스를 이용하여 배리어 재료(370)상에 증착될 수도 있다. 스위칭 재료(220)는 예컨대 PVD 프로세스를 이용하여 전극(210)상에 증착될 수도 있으며, 전극(230)은 예컨대 PVD 프로세스를 이용하여 스위칭 재료(220)상에 증착될 수도 있다. 전극(210), 스위칭 재료(220) 및 전극(230)의 조성물의 예는 도3을 참조하여 설명하였다.
일실시예에 있어서, 박막층(350,360,370,210,220, 및 230) 또는 그들의 일부는 PVD 프로세스에 의해 본 위치에 증착될 수도 있다. 즉, 모든 층은 대기압력으로 휘어지거나 각 박막 증착 층 사이에서 대기 가스에 노출되지 않고, 스퍼터 증착 공구(sputter deposition tool)내에서 차례대로 증착될 수도 있다.
도11은 원통형 또는 박스 구조(500)를 형성하기 위해 예컨대 포토리소그래피 기술 및 에칭 기술를 이용하여 재료(230,220,210,370,360, 및 350)를 패터닝한 후의 도10에나타낸 구조를 도시하고 있다. 실린더 형상의 구조는 단일 포토/단일 에칭 프로세스를 이용하여 획득될 수 있다. 박스 형상 구조는 이중 포토/단일 에칭 프로세스를 이용하여 획득될 수 있다. 다른 실시예에서, 박스 형상 구조는 단일 포토/단일 에칭/단일 포토/ 단일 에칭 프로세스를 이용하여 획득될 수 있다. 3개의 실리더 또는 박스 구조가 도시되었지만, 본 발명은 이에 제한되지 않는다. 예컨대, 다른 실시예에서, 3개 보다 많은 실린터 또는 박스 형상 구조가 형성될 수도 있다.
게다가, 도11은 절연재료(280)의 상면의 일부와, 측벽 및 구조물(500)의 상면을 따라 절연 재료(510)를 정각 증착(conformal deposition)한 후의 메모리(100)를 나타낸다. 절연재료(510)는 실리콘 이산화물 또는 질화 실리콘 재료일 수도 있다. 절연재료(510)는 약 20Å 내지 10,000Å의 두께를 가질 수도 있다. 일실시예에서, 절연재료(510)의 두께는 100Å 내지 1,000Å의 범위내에 있을 수도 있다. 다른 실시예에서, 절연재료(510)의 두께는 약 250Å일 수도 있다. 절연재료(510)는 200∼600℃내의 비교적 차가운 온도에서 증착될 수도 있고, 다른 실시예에서 약 250℃의 온도에서 증착될 수도 있다.
층간 절연체(520)는 절연재료(510)상에 증착될 수도 있다. 층간 절연체(520)는 예컨대 HDP(High Density Plasma) 프로세스를 이용하여 증착되는 실리콘 이산화물일 수도 있다. 층간 절연체(520)는 약 300Å 내지 20,000Å의 두께를 갖는다. 일실시예에서, 층간 절연체(520)의 두께는 약 2,000Å 내지 10,000Å의 범위내에 있을 수도 있다. 다른 실시예에서, 층간 절연체(520)의 두께는 약 6,000Å일 수도 있다.
도12는 예컨대 CMP 프로세스를 이용하여 재료(510,520)와 가능하다면 전극(230)을 평탄화 후 도11에 나타낸 구조를 도시한다. 도전 재료(380)는 예컨대 알루미늄 층을 증착하고, 이 층을 포토리소그래피 기술 및 에칭 기술을 이용하여 y-방향(도12에 나타낸 x-방향과 직교하는 방향)으로 연장하는 평행한 스트립을 형성하도록 패터닝함으로써 전극(230)상에서 이 전극과 접촉하여 형성된다. 도전 재료(380)는 예컨대 도1에 나타낸 칼럼 라인(141∼143)으로 회로적으로 어드레스될 수도 있다. 나타낸 바와 같이, 칼럼 라인(141∼143)은 로우 라인(151∼153)과 직교한다.
도전층(380)에 대해 다른 적당한 재료로는 텅스텐(W) 막, 도핑된 다결정 실리콘막, Ti 막, TiN 막, TiW 막, 구리막, 또는 이들 막의 일부 조합이 포함될 수도 있다. 다른 실시예에서, 도전 재료(380)는 그 상면에 코발트 규화물(CoSi2)의 저항 저하 스트랩을 갖는 다결정 실리콘막일 수도 있다. 도전 재료(380)는 약 100Å 내지 20,000Å의 두께를 가질 수도 있다. 일실시예에서, 도전 재료(380)의 두께는 약 300Å 내지 5,000Å의 범위내에 있다. 다른 실시예에서, 도전 재료(380)의 두께는2,000Å일 수도 있다.
도12에 도시된 실시예에서, 메모리 재료(350)와 전극(340,360)은 메모리 소자(130)(도1)를 형성할 수도 있다. 스위칭 재료(220)와 전극(210,230)은 선택장치(120)(도1)를 형성할 수도 있다.
도12에 도시된 구조를 이용하는 메모리 어래이는 메모리 소자와 선택장치를 위한 박막을 이용하여 제조될 수도 있다. 이러한 형식의 어래이에서, MOS 트랜지스터 또는 BJT와 같은 단일 결정 실리콘 장치는 메모리 어래이내에 이용되지 않는다. 따라서, 메모리 어래이를 다른 메모리 어래에 수직으로 적층하여 웨이퍼 처리 비용은 비교적 조금 증가시키면서 메모리 밀도를 향상시킬 수 있다. 도13은 본 발명의 실시예에 따른 메모리 어래이의 4층 스택의 일례를 도시한다.
도13에 나타내지는 않았지만, 온칩(on-chip) 트랜지스터, 주변회로, 및/또는 어드레스 회로가 메모리 어래이 아래에 위치될 수도 있다. 이는 칩 다이 영역을 감소시킬 수도 있다. 메모리 어래이 효율은 다른 회로에 이용되는 칩 영역의 총계에 대한 메모리 셀로 이루어진 전체 제품 칩 영역의 백분율로서 정의된다. 일실시예에서, 메모리 어래이 아래에 온칩 트랜지스터, 주변회로, 및/또는 어드레스 회로를 배치함으로써, 90% 또는 그 이상의 메모리 효율이 상술한 박막 메모리 구조를 이용하여 획득될 수도 있다. 또한, SRAM은 칩의 비휘발성 메모리부내에 뒤이은 데이터 배치를 위해 칩의 기록 밴드위드를 향상시키도록 메모리 어래이 아래의 이용가능한 곳에 배치될 수도 있다.
도14에 개략적으로 나타낸 바와 같이, 적층된 다층 어래이는 예컨대 로우 드라이버, 칼럼 드라이버, 및 센스 증폭기와 같은 어래이 지지 부회로(array support subcircuit)가 피치된 온 칩 CMOS 트랜지스터로 게인 액세스(gain access)한다. 도14를 참조하면, 메모리(600)가 도시된다.
메모리(600)는 로우 라인(610)과 칼럼 라인(620) 사이에 연결된 메모리 셀(630)을 포함하고, 이 메모리 셀은 로우 라인(610)과 직교하여 이어진다. 메모리 셀(630)은 수직으로 적층된 박막 선택장치와 본 명세서에서와 설명한 바와 같은 위상 변화 메모리 소자 등의 메모리 소자를 포함한다. 즉, 메모리 셀(630)은 박막재료를 이용하여 형성되는 선택장치 및 위상 변화 메모리 소자와 같은 메모리 소자를 포함하는 수직 구조물을 포함할 수도 있다.
지지 부회로(support subcircuit)(640)는 메모리 셀(630)의 아래에 있을 수도 있고, 로우 라인(610)과 칼럼 라인(620)에 연결될 수도 있다. 이들 부회로는 어래이용의 드라이브 및 센스 트랜지스터를 포함할 수도 있고, 또한 예컨대 캐시 SRAM 메모리와 같이 시스템내 메모리의 효율적인 이용을 위한 다른 지지 회로를 포함할 수도 있다. 이러한 방식으로 메모리 어래이 아래에 지지 부회로(640)를 배치하면 메모리 효율이 향상될 수도 있고, 로우 라인 및 칼럼 라인 당 적은 비트가 인가되어 경제적이다. 이는 기생 저항 및 기생 용량의 감소시켜 판독 및 기록 동작 동안 속도를 향상시켜주는 이점이 있으며, 또한 보다 효율적인 리둔던시(redundancy) 방법을 제공할 수도 있다.
도15는 메모리(100)의 다른 실시예를 도시한다. 이 실시예에서, 로우 라인은 N+ 또는 P+의 살리사이드화(salicided) 단결정 활성 영역을 이용하여 형성된다. 예컨대, 로우 라인은 P 영역(720), N+ 영역(730), 및 예컨대 CoSi2, TiSi2, 또는 NiSi2의 내화성 살리사이드 스트랩(740)을 이용하여 형성될 수도 있다. 이 로우 라인은 도전성 플러그(710)를 통해 전극(340)에 연결될 수도 있다. 도전성 플러그(710)는 예컨대 실리콘 이산화물과 같은 절연재료(750)에 의해 둘러싸일 수도 있다. 도전성 플러그(710)는 예컨대 텅스텐일 수도 있으며, 예컨대 Ti 및/또는 TiN의 라이너(liner)를 포함할 수도 있다. 다른 실시예에서, 도시하지는 않았지만, 도전 재료(380)는 도전성 플러그를 통해 전극(230)과 연결될 수도 있다.
도16은 메모리(100)의 메모리 셀(예컨대, 115)의 다른 실시예를 도시한다. 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니지만, 이 실시예에서, 메모리 셀(115)은 전극(830), 전극(830)상에 놓여진 스위칭 재료, 스위칭 재료(820)와 메모리 재료(850) 사이에 전류를 전도시키기 위해 스위칭 재료상에 놓여진 전극(810)을 포함할 수도 있다. 즉, 전극(810)은 메모리 재료(850) 아래에서 메모리 재료와 접촉하고 있다. 게다가, 메모리 셀(115)은 메모리 재료(850) 위에 놓여진 전극(840)을 포함한다.
메모리 셀(115)은 박막 재료로 형성될 수도 있고, 기판(미도시)상에 형성될 수도 있는 수직 구조물이다. 선택장치(120)는 그 상부 및 하부 전극(810,830)을 각각 따라 스위칭 재료(820)를 포함하고, 메모리 소자(130)는 그 상부 및 하부 전극(840,810)을 따라 메모리 재료(850)를 각각 포함할 수도 있다.
스위칭 재료(820)는 스위칭 재료(220)에 대해 동일하거나 유사한 재료와, 상술한 바와 동일하거나 유사한 기술을 이용하여 형성될 수도 있다. 게다가, 메모리재료(850)는 메모리 재료(350)에 대해 동일하거나 유사한 재료와, 상술한 바와 동일하거나 유사한 기술을 이용하여 형성될 수도 있다.
전극(830,840)은 어드레스 라인(예컨대, 칼럼 또는 로우 라인)으로 기능할 수도 있다. 전극(830,810,840)은 재료(380,370,230,210,360,340)에 대해 동일하거나 유사한 재료로 이루어질 수도 있다. 일실시예에서, 전극(830,810,840)은 탄소층일 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되는 것은 아니다. 게다가, 재료(380,370,230,210,360,340)의 두께와 이 재료를 형성하기 위해 이용된 기술은 전극(830,810,840)을 형성하기 위해 이용될 수도 있다.
도17은 메모리(100)의 다른 실시예를 도시하는 도면이다. 이 실시예에서, 메모리 셀(111∼119)는 각각 선택장치(120), 선택장치(125), 및 메모리 소자(130)를 포함한다. 이 실시예에서, 전체 스냅백은 낮은 임계값의 메모리 소자를 사용하기 위해 감소될 수도 있다. 예컨대, 한상의 오보닉 스위치에 대한 전체 VTH는 약 2볼트이고, 각 스위치의 개별적인 VTH는 스위칭 재료 두께의 적당한 선택에 의해 약 1볼트일 수도 있다. 각각의 VH가 예컨대 0.8볼트라면, 스냅백은 단일 장치가 이용된 경우 전체 1.2볼트로부터 약 0.4볼트로 감소될 수도 있다. 이러한 스위치 장치의 일련의 적층된 세트는 판독중에 비트를 교란하는 경향을 감소시킬 수도 있다. 이러한 스택은 안정적인 메모리 선택 및 동작을 지원하는 로우 및 칼럼 라인 사이에 모두 배치된, 메모리 소자에 연달아 하나의 스위치, 두개의 스위치, 또는 그 이상의 스위치로 이루어질 수도 있다.
도시된 바와 같이, 메모리 소자(130) 및 선택장치(120,125)는 직렬로 접속된다. 일실시예에서, 선택장치(120,125)는 오보닉 스위치일 수도 있고, 메모리 소자(130)는 오보닉 메모리일 수도 있다.
도18을 참조하면, 메모리(100)의 메모리 셀(예컨대 115)의 실시예가 본 발명의 다른 실시예에 따라 도시된다. 메모리 셀(115)은 기판(240), 기판(240)상에 놓여진 절연재료(260), 및 절연재료(360)상에 놓여진 도전 재료(270)를 포함한다. 도전 재료(270)는 어드레스 라인(예컨대, 로우 라인 152)일 수도 있다. 도전 재료(270)상에는 전극(340)이 절연재료(280)의 부분들 사이에 형성될 수도 있다. 전극(340)의 상측에는, 메모리 재료(350), 전극 재료(360), 스위칭 재료(920), 전극재료(930), 스위칭 재료(940), 전극재료(950), 및 도전 재료(980)의 층이 순차적으로 증착되어 수직 메모리 셀 구조를 형성한다. 도전 재료(980)는 어드레스 라인(예컨대, 칼럼 라인 142)일 수도 있다.
도18에 도시된 메모리 셀(115)의 실시예는 도5 내지 도12 및 도15를 기초하여 설명한 바와 유사한 ㅈ료와 제조 기술을 이용하여 형성될 수도 있다. 도18에 도시된 실시예에서, 선택장치(125 및120)는 직렬로 연결된 박막 수직 구조 또는 수직형 스택을 형성하도록 메모리 소자(130) 상부에 형성된다. 다른 실시예에서, 메모리 소자(130)는 선택 장치(120,125)상에 형성될 수도 있고, 또는 메모리 소자(130)는 직렬로 연결된 박막 수직 구조를 형성하도록 선택장치(120,125) 사이에 형성될 수도 있다. 도18에 도시된 실시예에서, 선택장치(120,125) 및 메모리 소자는 박막 재료를 이용하여 형성될 수도 있고, 수직형 스택은 박막 수직형 스택으로서 언급될 수도 있다.
도18에 나타낸 실시예에서, 메모리 재료(350) 및 전극(340,360)은 메모리 소자(130)를 형성할 수도 있다. 메모리 재료(350)는 오보닉재료이거나 칼코겐화물 재료일 수도 있고, 오보닉 메모리로서 언급될 수도 있다. 스위칭 재료(920) 및 전극(360,930)은 선택장치(125)를 형성할 수도 있다. 스위칭 재료(920)는 본 명세서에서 설명한 스위칭 재료(220)를 형성하는데 이용되 것과 유사한 재료 및 유사한 제조기술을 이용하여 형성될 수도 있다. 스위칭 재료(940) 및 전극(930,950)은 선택장치(120)를 형성할 수도 있다. 스위칭 재료(940)는 본 명세서에서 설명한 스위칭재료(220)를 형성하는데 이용된 것과 유사한 재료 및 유사한 제조기술을 이용하여 형성될 수도 있다. 다른 실시예에서, 스위칭 재료(920,940)는 동일한 재료 또는 상이한 재료로 이루어질 수도 있다. 예컨대, 일실시예에서, 스위칭 재료(920)는 칼코겐화물 재료로 이루어질 수도 있고, 스위칭 재료(940)는 상이한 칼코겐화물 재료로 이루어질 수도 있다.
일실시예에서, 선택장치(120,125)는 오보닉 스위치일 수도 있고, 메모리 소자(130)는 오보닉 메모리일 수도 있으며, 메모리 셀(115)은 오보닉 메모리 셀로서 언급될 수도 있다. 상술한 바와 같이, 선택장치(120)에 대한 I-V 특성이 도2에 나타내어져 있다. 선택장치(125)는 도2에 나타낸 것과 유사한 I-V 특성을 갖는다.
도19를 참조하면, 이 실시예에서 메모리 소자(130)와 선택장치(125)를 포함할 수도 있는 메모리 셀(115)의 I-V 특성의 예가 보여진다. VH로 표기된 메모리 셀(115)의 유지 전압은 선택장치(120,125)와 메모리 소자(130)의 유지 전압으로부터 얻어진다. 메모리 셀(115)의 임계 전압은 메모리 소자(130)와 선택장치(120,125)의 연결 임계 전압과 동일할 수도 있다.
본 명세서에서 설명된 바와 같이, 선택장치 또는 오보닉 스위치의 임계 전압은 오보닉 스위치의 두께 또는 합금 조성에 의해 결정될 수도 있고, 오보닉 스위치의 유지 전압은 오보닉 스위치의 스위칭 재료와 접촉하는 전극의 조성에 의해 결정될 수도 있다. 따라서, 일실시예에서, 스냅백 전압, 예컨대 오보닉 스위치의 임계 전압과 유지 전압 사이의 차이는 스위칭 재료의 두께를 감소시키고, 특정 전극을 이용함으로써 감소될 수 있다.
예컨대, 도18에 도시된 선택장치(120)를 참조하면, 전극(930,950)이 탄소층이고, 또한 스위칭 재료(940)의 두께가 약 200Å이라면, 선택장치(120)의 유지 전압은 약 1볼트일 수도 있으며, 선택장치(120)의 임계 전압은 약 1.2볼트일 수도 있다. 이 예에서, 스냅백 전압은 선택장치(120)의 유지 전압과 임계 전압의 차인 약 0.2볼트이다.
도18에 도시된 실시예에서, 높은 스위칭 전압과 유지 전압이 요구될 때, 메모리 셀의 유지 전압과 임계 전압 사이의 전압차를 감소시키기 위해, 메모리 셀(115)은 오보닉 메모리에 직렬로 연결된 2개의 오보닉 스위치를 포함할 수도 있다. 즉, 메모리 셀의 "스냅백"을 감소시키기 위해서, 즉 높은 스위칭 전압과 유지 전압이 요구될 때, 오보닉 메모리의 임계 전압과 유지 전압 사이의 전압차를 감소시키기 위해서, 하나의 오보닉 스위치를 이용하는 것 보다는 2개의 오보닉 스위치가 오보닉 메모리에 직렬로 연결될 수도 있다.
일실시예에서, 전극(360,930,950)은 탄소일 수도 있으며, 스위칭 재료(920)의 두께는 약 200Å일 수도 있고, 스위칭 재료(940)의 두께는 약 200Å일 수도 있다. 이 실시예에서, 선택장치(120)의 임계 전압은 약 1.2볼트일 수도 있고, 선택장치(120)의 유지 전압은 약 1볼트일 수도 있다. 선택장치(125)의 임계 전압은 은 약 1.2볼트일 수도 있으며, 선택장치(125)의 유지 전압은 약 1볼트일 수도 있다. 리세트/세트 메모리 소자(130)의 임계 전압이 약 0.8/0.0 볼트인 경우, 메모리 셀(115)의 임계 전압은 각각 리세트 및 셋트 상태로 있는 메모리 셀(115)에 대해 약 3.2/2.4볼트일 수도 있고, 이는 메모리 소자(130) 및 선택장치(120,125)의 연결 임계 전압이다. 즉, 약 3.2볼트 보다 큰 전위가 메모리 셀(115)에 인가되어 선택장치(120,125)를 "온"시키고, 메모리 셀(115)을 통해 전류를 도통시킨다. 칼럼 라인(142)에 약 3.2볼트보다 큰 전위을 인가하고, 로우 라인(152)에는 약 0볼트의 전위를 인가함으로써, 약 3.2볼트보다 큰 전위가 메모리 셀(115)에 인가될 수도 있다.
이 실시예에서, 선택된 메모리 셀 예컨대 메모리 셀(115)을 프로그래밍하기 위해, 비선택 칼럼 및 비선택 로우 라인, 예컨대 라인(141,143,151,153)에 약 1.8볼트의 전압이 인가될 수도 있다. 약 3.2볼트 보다 큰 전압은 선택된 칼럼 라인 예컨대 142에 인가되고, 0볼트는 선택된 로우 라인 예컨대 로우 라인 152에 인가될 수도 있다. 이 예에서, 선택장치(120,125)가 "온"된 후, 메모리 셀(115)의 전압 강하는 셀의 메모리 상태와 칼럼에 의해 제공된 전류에 따라 약 3.2볼트로부터 약 2.0∼2.8볼트로 감소될 수도 있다. 이어서, 정보는 메모리 셀(115)을 통해 전류를인가함으로써 메모리에 저장되는 반면, 비선택메모리 셀이 교란되지 않도록 선택된 칼럼 라인은 약 1.8볼트에서 바이어스된 비선택 로우 라인의 약 2.4볼트 내에서 유지된다. 즉, 칼럼은 프로그래밍 동안 약 4.2볼트 보다 높아지지 않는다.
도19는 이 예를 도시적으로 나타내기 위해 이용될 수 있고, 여기서 전체 메모리 셀(모두 3개의 성분이 함께 취해짐)에 대해, VTH는 리세트 상태 및 세트 상태에서 각각 3.2/2.4볼트이고, VH는 2.8볼트이다. 메모리 셀(115)를 통하는 전류는 메모리 셀이 각각 리세트 또는 세트 상태로 있는지에 따라 예컨대 약 3.2 또는 2.4볼트의 임계 전압이 초과될 때 까지 거의 0 암페어이다. 이어서, 전류가 증가함에 따라, 메모리 셀(115)의 전압은 약 2.8볼트의 유지 전압 VH로 강하하고(리세트 비트인 경우), 또는 유지 전압까지 상승한다(세트 비트인 경우).
선택된 메모리 셀에 저장된 정보 값을 판독하기 위해, 이 예에서는, 약 2.8볼트의 전압이 메모리 셀(115)에 인가될 수도 있다. 메모리 소자(130)의 저항은 메모리 소자(130)가 저저항 결정질인 "세트" 상태(예컨대, 약 10,000 옴 미만)에 있는지 또는 메모리 소자(130)가 고저항 비결정질인 "리세트" 상태(예컨대, 10,000 옴 초과)에 있는지를 결정하기 위해 검지될 수도 있다.
다른 실시예에서, 선택된 메모리 셀에 저장된 정보의 값을 판독하기 위해, 선택된 칼럼에 2.8볼트를 인가하고, 선택된 로우에 0볼트를 인가하고, 다른 비선택 로우 및 칼럼에 1.4볼트를 인가함으로써, 약 2.8볼트의 전압이 메모리 셀(115)에 인가될 수도 있다. 선택된 저항으로부터 선택된 로우로의 저항은 메모리 소자(130)가 저저항 결정질 "세트" 상태로 있는지, 또는 메모리 소자(130)가 고저항 비결정질 "리세트" 상태로 있는지를 결정하기 위해 검지될 수도 있다. 이 실시예에서, 일련의 선택장치는 리세트 상태의 경우 "온"되지 않을 수도 있고, 따라서 선택된 칼럼과 선택된 로우 사이에 높은 저항을 제공한다.
상술한 예는 본 발명을 제한하지 않음을 이해해야 한다. 메모리 셀의 스냅백을 변경하기 위해 스위칭 재료(920,940)의 두께와 전극(360,930,950)의 조성물을 변경함으로써 다른 유지 전압과 임계 전압이 획득될 수도 있다. 메모리 셀의 스냅백 감소에 따른 한가지 장점은 메모리 셀을 통하는 전류의 용량성 이동 전류(cpacitive displacement current)가 감소될 수도 있고, 따라서 판독 동안 비트를 상이한 상태로 교란하는 경향이 감소된다.
다른 실시예에서, 도18에 도시된 메모리 셀(115)은 상이하게 배치될 수도있고, 추가적인 층과 구조를 포함한다. 예컨대, 절연 구조, 배리어 층, 주변 회로(예컨대, 어드레싱 회로) 등을 형성하는 것이 바람직하다. 메모리 셀은 상이한 전류 또는 극성으로 프로그램된 상이한 상을 갖는 제1철-전기 재료 또는 제1철 자기 재료일 수도 있고, 상이한 상태로 프로그램될 때 상이한 임피던스를 갖는다. 또한, 메모리 셀은 임의의 기타 재료이거나 소형 액세스 장치로부터 이익을 얻는 장치일 수도 있다. 이들 소자의 결핍은 본 발명의 범위를 제한하지 않음을 이해해야 한다.
도20을 참조하면, 본 발명의 실시예에 따른 시스템(860)의 일부분이 설명된다. 시스템(860)은 예컨대 PDA, 무선 성능을 갖는 랩탑 또는 휴대용 컴퓨터, 웹 타블렛, 무선 전화, 무선호출기, 즉석 메시지 장치, 디지털 음악 재생기, 디지털 카메라, 또는 기타 장치 등의 무선으로 정보를 송신 및/또는 수신할 수 있는 무선 장치에 이용될 수도 있다. 시스템(860)은 이하의 시스템, 즉 : 무선 LAN(WLAN) 시스템, 무선 PAN(WPAN) 시스템, 셀룰러 네트워크 중 어느 하나에 이용될 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되지 않는다.
시스템(860)은 제어기(865), 입력/출력(I/O) 장치(870)(예컨대, 키패드, 디스플레이), 메모리(875), 및 버스(885)를 통해 상호 연결된 무선 인터페이스(880)를 포함할 수도 있다. 본 발명의 범위는 이들 성분 중 일부 또는 이들 모두를 갖는 실시예로 제한되지 않음을 주의해야 한다.
제어기(865), 예컨대 하나 또는 그 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함할 수도 있다. 메모리(875)는 시스템(860)으로 전송되거나 시스템에 의해 전송된 메세지를 저장하기 위해 이용될 수도 있다. 메모리(875)는 필요에 따라 시스템(860)의 연산중에 제어기(865)에 의해 실행되는 명령어를 저장하는데 이용될 수도 있고, 유저 데이터를 저장하는데 이용될 수도 있다. 메모리(875)는 한가지 형식의 메모리 또는 하나 이상의 각종 형식의 메모리에 의해 제공될 수도 있다. 예컨대, 메모리(875)는 랜덤 액세스 메모리, 휘발성 메모리, 플래시 메모리 및/또는 상술한 메모리(100)와 같은 메모리 등의 비휘발성 메모리를 포함할 수도 있다.
I/O장치(870)는 이용자가 메시지를 생성하는데 이용될 수도 있다. 시스템(860)은 라디오 주파수(RF) 신호를 이용하여 무선 통신 네트워크로 메시지를 전송하거나 무선 통신 네트워크로부터 메시지를 수신하기 위해 무선인터페이스(880)를 이용한다. 무선 인터페이스(880)의 예는 안테나 또는 무선 송수신기를 포함할 수도 있지만, 본 발명의 범위는 이러한 관점으로 제한되지는 않는다.
본 발명의 범위는 이러한 관점으로 제한되는 것은 아니지만, 시스템(860)은 메시지를 송신 및 수신하기 위해 이하의 통신 공중 인터페이스(air interface), 즉 : CDMA(코드분할 다중 액세스), 셀룰러 무선전화 통신 시스템, 이동 통신용 글로벌 시스템(GSM) 셀룰러 무선전화 시스템, 북아메리카 디지털 셀룰러(NADC) 무선전화 시스템, 시분할 다중 액세스(TDMA) 시스템, 확장-TDMA(E-TDMA) 셀룰러 무선전화 시스템, 광대역 CDMA(WCDMA), CDMA-2000 등의 3세대(3G) 시스템 중 어느 하나를 이용할 수도 있다.
오보닉 메모리는 상술한 기술에 의해, 필요하다면 당업자에 의해 실현될 수 있는 피드백에 의해 실질적인 동적 범위를 갖는 것을 이해해야 하고, 물리적 메모리 셀은 겹치지 않은 저항 범위를 2개 이상 기록하고 판독함으로써 1비트 이상을 저장할 수도 있다.
본 발명의 특징을 본 명세서에서 도시 및 설명하였지만, 많은 변형, 대체, 변경 및 등가의 것이 당업자에 의해 발생할 수 있다. 따라서, 첨부된 청구의 범위는 본 발명의 진정한 사상내에 있는 이러한 변형 및 변경을 포함하도록 의도된다.
본 발명에 의하면, 기판상에 위상 변화 재료를 포함하고, 또한 이 위상 변화재료에 연결된 스위칭 재료를 포함하는 메모리 및 그 제조방법을 제공할 수 있다.

Claims (49)

  1. 기판상의 위상 변화 재료; 및
    상기 위상 변화 재료에 연결되는 스위칭 재료
    를 포함하고,
    상기 스위칭 재료는 산소 이외의 칼코겐을 포함하고, 상기 스위칭 재료 및 상기 위상 변화 재료는 상기 기판상에 수직 구조 부분을 형성하는
    장치.
  2. 제1항에 있어서,
    상기 위상 변화 재료 및 상기 스위칭 재료는 박막 재료인
    장치.
  3. 제1항에 있어서,
    상기 위상 변화 재료 및 상기 스위칭 재료는 상호 직렬로 연결되는
    장치.
  4. 제1항에 있어서,
    상기 스위칭 재료는 상기 위상 변화 재료의 위에 있는
    장치.
  5. 제1항에 있어서,
    상기 위상 변화 재료는 상기 스위칭 재료의 위에 있는
    장치.
  6. 제1항에 있어서,
    상기 위상 변화 재료는 칼코겐화물 재료인
    장치.
  7. 제1항에 있어서,
    상기 수직 구조는 상기 위상 변화 재료와 상기 스위칭 재료 사이에 직렬로 연결되는 전극을 더 포함하는
    장치.
  8. 기판상의 메모리 재료;
    상기 메모리 재료상의 제1 전극; 및
    상기 제1 전극상의 칼코겐화물 재료
    를 포함하고,
    상기 메모리 재료 및 상기 칼코겐화물 재료는 전극을 통해 전기적으로 연결되는
    장치.
  9. 제8항에 있어서,
    상기 기판의 상측과 상기 메모리 재료의 하측의 제2 전극 - 여기서, 상기 메모리 재료는 상기 제2 전극상에 형성됨 - ;
    상기 제1 전극상에 형성되는 배리어 전극 - 여기서, 상기 제1 전극은 상기 메모리 재료상에 형성됨 - ;
    상기 배리어 재료상에 형성되는 제3 전극 - 여기서 상기 칼코겐화물 재료는 상기 제3 전극상에 형성됨 - ; 및
    상기 칼코겐화물 재료상에 형성되는 제4 전극
    을 더 포함하는 장치.
  10. 제9항에 있어서,
    상기 제1 전극, 상기 메모리 재료, 및 상기 제2 전극은 메모리 소자를 형성하고, 상기 제3 전극, 상기 칼코겐화물 재료, 및 상기 제4 전극은 선택장치를 형성하고, 상기 메모리 소자의 프로그래밍 또는 판독 동안 상기 메모리 소자를 액세스하는
    장치.
  11. 제8항에 있어서,
    상기 칼코겐화물 재료는 프로그래밍이 불가능한 재료인
    장치.
  12. 제10항에 있어서,
    상기 메모리 소자 및 상기 선택장치는 전류가 상기 선택장치와 상기 메모리 소자 사이에서 실질적으로 수직 방향으로 흐르도록 수직 구성으로 배치되는
    장치.
  13. 제10항에 있어서,
    상기 칼코겐화물 재료에 소정 전위 미만의 전위가 인가된 경우, 상기 선택장치는 실질적으로 전기적 비도전 상태로 있고, 상기 칼로겐 화물 재료에 소정 전위을 초과한 전위가 인가된 경우, 상기 선택장치는 실질적으로 도전 상태로 있는
    장치.
  14. 제10항에 있어서,
    상기 메모리 소자는 상기 메모리 재료의 상을 실질적으로 결정 상태와 실질적으로 비결정 상태 사이에서 변경하기 위해, 상기 메모리 소자의 상기 메모리 재료에 전류를 인가함으로써 적어도 2개의 메모리 상태 중 어느 하나의 상태로 프로그래밍될 수 있고,
    상기 실질적으로 비결정 상태로 있는 상기 메모리 재료의 저항은 상기 실질적으로 결정 상태로 있는 메모리 재료의 저항보다 큰
    장치.
  15. 제9항에 있어서,
    상기 제2 전극 하측에서 상기 제2 전극과 접촉하고 있는 제1 어드레스 라인;및
    상기 제4 전극상에 놓여지고, 상기 제1 어드레스 라인과 직교하는 제2 어드레스 라인
    을 더 포함하는 장치.
  16. 제15항에 있어서,
    상기 제1 어드레스 라인은 알루미늄 또는 구리를 포함하고, 상기 제2 어드레스 라인은 알루미늄 또는 구리를 포함하는
    장치.
  17. 제8항에 있어서,
    상기 칼코겐 재료는 실질적으로 비결정 상태로 있는 재료이고, 소정 전압 또는 소정 전류의 인가에 의해 높은 저항 상태와 비교적 낮은 저항 상태 사이에서 반복적으로 복원 가능하게 스위칭되는
    장치.
  18. 제8항에 있어서,
    상기 메모리 재료의 상측에서 상기 메모리 재료와 접촉하는 제2 전극을 더 포함하고,
    상기 제1 전극은 상기제2 전극의 상측에서 상기 제2 전극과 접촉하는
    장치.
  19. 제8항에 있어서,
    상기 제1 전극은 상기 메모리 재료 및 상기 칼코겐화물 재료와 접촉하는
    장치.
  20. 제8항에 있어서,
    상기 칼코겐화물 재료는 텔루르를 포함하는
    장치.
  21. 제8항에 있어서,
    상기 칼코겐화물 재료는 실리콘, 텔루르, 비소, 및 게르마늄을 포함하는
    장치.
  22. 제21항에 있어서,
    상기 칼코겐화물 재료는 인듐 또는 인을 더 포함하는
    장치.
  23. 제8항에 있어서,
    상기 칼코겐화물 재료는 실리콘, 텔루르, 비소, 게르마늄 및 그들의 조합으로 이루어진 그룹으로부터 선택되는 재료인
    장치.
  24. 제8항에 있어서,
    상기 칼코겐화물 재료는 산소 이외의 칼코겐을 포함하고 있는 재료인
    장치.
  25. 제8항에 있어서,
    상기 메모리 재료는 위상 변화 재료인
    장치.
  26. 제8항에 있어서,
    상기 메모리 재료는 프로그래밍 가능한 저항성 재료인
    장치.
  27. 제8항에 있어서,
    상기 메모리 재료는 칼코겐화물 재료인
    장치.
  28. 제8항에 있어서,
    상기 메모리 재료는 오보닉 재료인
    장치.
  29. 제8항에 있어서,
    상기 메모리 재료는 테루르, 안티몬, 게르마늄(TeSbGe)의 합금인
    장치.
  30. 기판상의 오보닉 재료;
    상기 오보닉 재료상의 메모리 재료; 및
    상기 오보닉 재료와 상기 메모리 재료 사이에 전류를 전도시키는 제1 전극
    을 포함하고,
    상기 제1 전극은 상기 오보닉 재료의 상측과 상기 메모리 재료의 하측에 있는
    장치.
  31. 제30항에 있어서,
    상기 메모리 재료, 상기 제1전극, 및 상기 오보닉 재료는 상기 기판상에 수직 구조 부분을 형성하는
    장치.
  32. 제30항에 있어서,
    상기 제1 전극의 상측과 상기 메모리 재료의 하측의 제2 전극 - 여기서, 상기 제2 전극은 상기 메모리 재료와 접촉하고 있고, 상기 제1 전극은 상기 오보닉 재료와 접촉하고 있음 - ;
    상기 오보닉 재료의 하측에서 상기 오보닉 재료와 접촉하고 있는 기판상의 제3 전극; 및
    상기 메모리 재료의 상측에서 상기 메모리 재료와 접촉하고 있는 제4 전극
    을 더 포함하는
    장치.
  33. 제32항에 있어서,
    상기 제2 전극, 상기 메모리 재료, 및 상기 제4 전극은 메모리 소자를 형성하고, 상기 제1 전극, 상기 오보닉 재료, 및 상기 제3 전극은 절연장치를 형성하는
    장치.
  34. 제32항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 배리어 재료를 더 포함하는
    장치.
  35. 제30항에 있어서,
    상기 오보닉 재료는 텔루르를 포함하는
    장치.
  36. 제30항에 있어서,
    상기 메모리 재료는 위상 변화 재료인
    장치.
  37. 기판상의 수직 스택을 포함하고,
    상기 수직 스택은 오보닉 메모리에 연결되는 오보닉 스위치를 포함하는
    장치.
  38. 제37항에 있어서,
    상기 오보닉 스위치는 스위칭 재료를 포함하는
    장치.
  39. 제38항에 있어서,
    상기 스위칭 재료는 칼코겐화물 재료인
    장치.
  40. 제37항에 있어서,
    상기 오보닉 스위치는 상기 오보닉 메모리의 위에 있는
    장치.
  41. 제37항에 있어서,
    상기 오보닉 메모리는 상기 오보닉 스위치의 위에 있는
    장치.
  42. 제37항에 있어서,
    상기 오보닉 스위치는 상기 오보닉 메모리에 직렬로 연결되는
    장치.
  43. 제37항에 있어서,
    상기 오보닉 메모리 및 상기 오보닉 스위칭는 박막 재료를 이용하여 형성되는
    장치.
  44. 기판상에 메모리 재료를 형성하는 단계;
    상기 메모리 재료상에 전극을 형성하는 단계; 및
    상기 전극상에 칼코겐화물 재료를 형성하는 단계
    를 포함하고,
    상기 메모리 재료 및 상기 칼코겐화물 재료는 상기 전극을 통해 전기적으로 연결되는
    방법.
  45. 제44항에 있어서,
    상기 메모리 재료를 테루르(Te), 게르마늄(Ge), 안티몬(Sb), 및 그들의 조합으로 이루어진 그룹으로부터 선택하는 단계를 더 포함하는
    방법.
  46. 제44항에 있어서,
    상기 칼코겐화물 재료를 실리콘, 텔루르, 비소, 게르마늄, 및 그들의 조합으로 이루어진 그룹으로부터 선택하는 단계를 더 포함하는
    방법.
  47. 프로세서;
    상기 프로세서에 연결되는 무선 인터페이스; 및
    상기 프로세서에 연결되는 메모리
    를 포함하고,
    상기 메모리는,
    기판상의 위상 변화 재료; 및
    상기 위상 변화 재료에 연결되는 스위칭 재료를 포함하며,
    상기 스위칭 재료는 산소 이외의 칼코겐을 포함하고, 상기 스위칭 재료 및 상기 위상 변화 재료는 기판상에 수직 구조 부분을 형성하는
    시스템.
  48. 제47항에 있어서,
    상기 위상 변화 재료 및 상기 스위칭 재료는 박막 재료인
    시스템.
  49. 제47항에 있어서,
    상기 위상 변화 재료 및 상기 스위칭 재료는 상호 직렬로 연결되는
    시스템.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719383B1 (ko) * 2006-04-12 2007-05-18 삼성전자주식회사 멀티 프로그램 방법을 사용하는 상 변화 메모리 장치
KR100791071B1 (ko) * 2006-07-04 2008-01-02 삼성전자주식회사 일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법
US7974118B2 (en) 2006-04-12 2011-07-05 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
KR20200021254A (ko) * 2018-08-20 2020-02-28 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치

Families Citing this family (195)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543445B1 (ko) * 2003-03-04 2006-01-23 삼성전자주식회사 상변화 기억 소자 및 그 형성방법
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US6914255B2 (en) * 2003-08-04 2005-07-05 Ovonyx, Inc. Phase change access device for memories
US7308067B2 (en) * 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
US7381611B2 (en) * 2003-08-04 2008-06-03 Intel Corporation Multilayered phase change memory
DE102004037152A1 (de) * 2004-07-30 2006-03-23 Infineon Technologies Ag Speicherzelle, Speichereinrichtung sowie Verfahren zu deren Betrieb
US20060056234A1 (en) * 2004-09-10 2006-03-16 Lowrey Tyler A Using a phase change memory as a shadow RAM
TWI254443B (en) * 2004-10-08 2006-05-01 Ind Tech Res Inst Multilevel phase-change memory, manufacture method and status transferring method thereof
US7646630B2 (en) * 2004-11-08 2010-01-12 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US7220983B2 (en) * 2004-12-09 2007-05-22 Macronix International Co., Ltd. Self-aligned small contact phase-change memory method and device
CN100386882C (zh) * 2004-12-20 2008-05-07 旺宏电子股份有限公司 非易失性存储器及其操作方法
EP1675183A1 (en) * 2004-12-21 2006-06-28 STMicroelectronics S.r.l. Phase change memory cell with diode junction selection and manufacturing method thereof
EP1677357A1 (en) * 2004-12-30 2006-07-05 STMicroelectronics S.r.l. Phase change memory device having an adhesion layer and manufacturing process thereof
US7923724B2 (en) * 2005-01-10 2011-04-12 Ovonyx, Inc. Phase change memory that switches between crystalline phases
KR100707182B1 (ko) * 2005-02-18 2007-04-13 삼성전자주식회사 상전이 메모리 소자 및 제조방법
US8653495B2 (en) * 2005-04-11 2014-02-18 Micron Technology, Inc. Heating phase change material
US7635855B2 (en) 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7449710B2 (en) 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
US7459717B2 (en) 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7688619B2 (en) 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
EP1801896B1 (en) * 2005-12-23 2010-05-19 STMicroelectronics Srl Process for manufacturing a selection device with reduced current leakage, and selection device, in particular for phase change memory devices
US8062833B2 (en) 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US7560337B2 (en) 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7414883B2 (en) * 2006-04-20 2008-08-19 Intel Corporation Programming a normally single phase chalcogenide material for use as a memory or FPLA
US20070292985A1 (en) * 2006-06-16 2007-12-20 Yuegang Zhang Phase change memory with nanofiber heater
KR100807223B1 (ko) * 2006-07-12 2008-02-28 삼성전자주식회사 상변화 물질층, 상변화 물질층 형성 방법 및 이를 이용한상변화 메모리 장치의 제조 방법
US7785920B2 (en) * 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
KR100766504B1 (ko) 2006-09-29 2007-10-15 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7592247B2 (en) * 2006-10-04 2009-09-22 International Business Machines Corporation Sub-lithographic local interconnects, and methods for forming same
US7863655B2 (en) 2006-10-24 2011-01-04 Macronix International Co., Ltd. Phase change memory cells with dual access devices
US8067762B2 (en) 2006-11-16 2011-11-29 Macronix International Co., Ltd. Resistance random access memory structure for enhanced retention
US7476587B2 (en) 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
US7718989B2 (en) 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US7956344B2 (en) 2007-02-27 2011-06-07 Macronix International Co., Ltd. Memory cell with memory element contacting ring-shaped upper end of bottom electrode
US7786461B2 (en) 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US7569844B2 (en) * 2007-04-17 2009-08-04 Macronix International Co., Ltd. Memory cell sidewall contacting side electrode
US7608851B2 (en) * 2007-05-08 2009-10-27 International Business Machines Corporation Switch array circuit and system using programmable via structures with phase change materials
US7848138B2 (en) * 2007-06-01 2010-12-07 Intel Corporation Biasing a phase change memory device
US7863593B2 (en) * 2007-07-20 2011-01-04 Qimonda Ag Integrated circuit including force-filled resistivity changing material
US7729161B2 (en) 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US20090072218A1 (en) * 2007-09-18 2009-03-19 Semyon Savransky Higher threshold voltage phase change memory
US7919766B2 (en) * 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
US8194433B2 (en) * 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
US7791057B2 (en) 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
US20090275198A1 (en) * 2008-05-01 2009-11-05 Smuruthi Kamepalli Vapor Phase Methods for Forming Electrodes in Phase Change Memory Devices
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US7701750B2 (en) * 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
US8415651B2 (en) 2008-06-12 2013-04-09 Macronix International Co., Ltd. Phase change memory cell having top and bottom sidewall contacts
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7932506B2 (en) 2008-07-22 2011-04-26 Macronix International Co., Ltd. Fully self-aligned pore-type memory cell having diode access device
US7903457B2 (en) 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
US7719913B2 (en) 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
US8324605B2 (en) 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US8036014B2 (en) 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8377741B2 (en) * 2008-12-30 2013-02-19 Stmicroelectronics S.R.L. Self-heating phase change memory cell architecture
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8455855B2 (en) * 2009-01-12 2013-06-04 Micron Technology, Inc. Memory cell having dielectric memory element
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8064247B2 (en) 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8933536B2 (en) * 2009-01-22 2015-01-13 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
US8084760B2 (en) * 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8097871B2 (en) 2009-04-30 2012-01-17 Macronix International Co., Ltd. Low operational current phase change memory structures
US7933139B2 (en) 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US8350316B2 (en) * 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US7982488B2 (en) * 2009-05-29 2011-07-19 Infineon Technologies Ag Phase-change memory security device
US8809829B2 (en) 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US8238149B2 (en) 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US8363463B2 (en) 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US7894254B2 (en) 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8198619B2 (en) 2009-07-15 2012-06-12 Macronix International Co., Ltd. Phase change memory cell structure
US8110822B2 (en) 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
US8064248B2 (en) 2009-09-17 2011-11-22 Macronix International Co., Ltd. 2T2R-1T1R mix mode phase change memory array
US8219746B2 (en) * 2009-10-08 2012-07-10 International Business Machines Corporation Memory package utilizing at least two types of memories
US8178387B2 (en) 2009-10-23 2012-05-15 Macronix International Co., Ltd. Methods for reducing recrystallization time for a phase change material
US8431492B2 (en) 2010-02-02 2013-04-30 Sandisk 3D Llc Memory cell that includes a sidewall collar for pillar isolation and methods of forming the same
US8530875B1 (en) * 2010-05-06 2013-09-10 Micron Technology, Inc. Phase change memory including ovonic threshold switch with layered electrode and methods for forming same
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9012307B2 (en) 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
US8441835B2 (en) 2010-06-11 2013-05-14 Crossbar, Inc. Interface control for improved switching in RRAM
KR101883236B1 (ko) 2010-06-11 2018-08-01 크로스바, 인크. 메모리 디바이스를 위한 필러 구조 및 방법
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US8404553B2 (en) * 2010-08-23 2013-03-26 Crossbar, Inc. Disturb-resistant non-volatile memory device and method
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8391049B2 (en) 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8088688B1 (en) 2010-11-05 2012-01-03 Crossbar, Inc. p+ polysilicon material on aluminum for non-volatile memory device and method
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
US8467239B2 (en) 2010-12-02 2013-06-18 Intel Corporation Reversible low-energy data storage in phase change memory
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US8450710B2 (en) 2011-05-27 2013-05-28 Crossbar, Inc. Low temperature p+ silicon junction material for a non-volatile memory device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8394670B2 (en) 2011-05-31 2013-03-12 Crossbar, Inc. Vertical diodes for non-volatile memory device
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9252191B2 (en) 2011-07-22 2016-02-02 Crossbar, Inc. Seed layer for a p+ silicon germanium material for a non-volatile memory device and method
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
JP5858350B2 (ja) 2011-09-14 2016-02-10 インテル・コーポレーション 装置、方法およびシステム
US8716098B1 (en) 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
CN102683586B (zh) * 2012-04-10 2014-02-19 北京大学 一种适用于神经电路的多值阻变存储器及其控制办法
WO2013154564A1 (en) * 2012-04-12 2013-10-17 Intel Corporation Selector for low voltage embedded memory
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US9245926B2 (en) * 2012-05-07 2016-01-26 Micron Technology, Inc. Apparatuses and methods including memory access in cross point memory
US8675423B2 (en) 2012-05-07 2014-03-18 Micron Technology, Inc. Apparatuses and methods including supply current in memory
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US8971089B2 (en) 2012-06-27 2015-03-03 Intel Corporation Low power phase change memory cell
US8841644B2 (en) 2012-07-06 2014-09-23 Micron Technology, Inc. Thermal isolation in memory cells
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
KR20140054975A (ko) * 2012-10-30 2014-05-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US9166158B2 (en) 2013-02-25 2015-10-20 Micron Technology, Inc. Apparatuses including electrodes having a conductive barrier material and methods of forming same
US9093635B2 (en) 2013-03-14 2015-07-28 Crossbar, Inc. Controlling on-state current for two-terminal memory
US9130157B2 (en) 2013-07-26 2015-09-08 Micron Technology, Inc. Memory cells having a number of conductive diffusion barrier materials and manufacturing methods
US9397143B2 (en) * 2013-12-20 2016-07-19 Intel Corporation Liner for phase change memory (PCM) array and associated techniques and configurations
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9263675B2 (en) * 2014-02-19 2016-02-16 Micron Technology, Inc. Switching components and memory units
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9401474B2 (en) 2014-07-01 2016-07-26 Micron Technology, Inc. Methods of forming structures
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US20160104840A1 (en) * 2014-10-10 2016-04-14 Beth Cook Resistive memory with a thermally insulating region
US9425390B2 (en) 2014-10-16 2016-08-23 Micron Technology, Inc. Select device for memory cell applications
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching
WO2017019068A1 (en) * 2015-07-29 2017-02-02 Hewlett Packard Enterprise Development Lp Non-volatile resistance memory devices including a volatile selector with copper and tantalum oxide
WO2017039611A1 (en) * 2015-08-31 2017-03-09 Hewlett Packard Enterprise Development Lp Material stacks for low current unipolar memristors
WO2017039608A1 (en) * 2015-08-31 2017-03-09 Hewlett Packard Enterprise Development Lp Non-volatile resistance memory devices including a volatile selector with an alloy electrode and silicon dioxide matrix
KR102375591B1 (ko) * 2015-10-27 2022-03-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10672833B2 (en) * 2017-07-26 2020-06-02 Micron Technology, Inc. Semiconductor devices including a passive material between memory cells and conductive access lines, and related electronic devices
US11374056B2 (en) * 2017-09-14 2022-06-28 Intel Corporation Selector devices
KR102401181B1 (ko) * 2017-10-11 2022-05-24 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
US10438657B2 (en) 2018-02-28 2019-10-08 Sandisk Technologies Llc Resistance and gate control in decoder circuits for read and write optimization
US10693060B2 (en) * 2018-04-27 2020-06-23 Taiwan Semiconductor Manufacturing Company Ltd. Phase change memory structure and the same
FR3084962B1 (fr) * 2018-08-08 2021-12-10 Commissariat Energie Atomique Element de memorisation
KR102595902B1 (ko) 2018-08-23 2023-10-30 삼성전자주식회사 저항성 메모리 소자
KR102557911B1 (ko) 2018-08-31 2023-07-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102480013B1 (ko) * 2018-11-26 2022-12-22 삼성전자 주식회사 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법
CN109742231A (zh) * 2018-12-19 2019-05-10 郑州轻工业学院 电阻存储器件
US11289650B2 (en) 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
KR20200127752A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
US10998024B2 (en) * 2019-07-31 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for enhancing tunnel magnetoresistance in memory device
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US20240074207A1 (en) * 2022-08-25 2024-02-29 International Business Machines Corporation Localized anneal of ferroelectric dielectric

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3629863A (en) * 1968-11-04 1971-12-21 Energy Conversion Devices Inc Film deposited circuits and devices therefor
US3872492A (en) * 1972-07-26 1975-03-18 Energy Conversion Devices Inc Radiation hardened field effect transistor
US3918032A (en) * 1974-12-05 1975-11-04 Us Army Amorphous semiconductor switch and memory with a crystallization-accelerating layer
DD251225A1 (de) 1986-07-18 1987-11-04 Karl Marx Stadt Tech Hochschul Entkoppelte anordnung amorpher speicherelemente
US5414271A (en) * 1991-01-18 1995-05-09 Energy Conversion Devices, Inc. Electrically erasable memory elements having improved set resistance stability
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5359205A (en) * 1991-11-07 1994-10-25 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
US5363329A (en) * 1993-11-10 1994-11-08 Eugeniy Troyan Semiconductor memory device for use in an electrically alterable read-only memory
US5694146A (en) * 1994-10-14 1997-12-02 Energy Conversion Devices, Inc. Active matrix LCD array employing thin film chalcogenide threshold switches to isolate individual pixels
US5751012A (en) * 1995-06-07 1998-05-12 Micron Technology, Inc. Polysilicon pillar diode for use in a non-volatile memory cell
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
FR2744310A1 (fr) 1996-01-31 1997-08-01 Canon Kk Procede, moyen et systeme de communication sur un support de transmission partage
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US5825046A (en) * 1996-10-28 1998-10-20 Energy Conversion Devices, Inc. Composite memory material comprising a mixture of phase-change memory material and dielectric material
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US5923582A (en) * 1997-06-03 1999-07-13 Cypress Semiconductor Corp. SRAM with ROM functionality
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US5933365A (en) * 1997-06-19 1999-08-03 Energy Conversion Devices, Inc. Memory element with energy control mechanism
US6531373B2 (en) * 2000-12-27 2003-03-11 Ovonyx, Inc. Method of forming a phase-change memory cell using silicon on insulator low electrode in charcogenide elements
US6487113B1 (en) * 2001-06-29 2002-11-26 Ovonyx, Inc. Programming a phase-change memory with slow quench time
US6737312B2 (en) * 2001-08-27 2004-05-18 Micron Technology, Inc. Method of fabricating dual PCRAM cells sharing a common electrode
US6576921B2 (en) * 2001-11-08 2003-06-10 Intel Corporation Isolating phase change material memory cells
JP3948292B2 (ja) * 2002-02-01 2007-07-25 株式会社日立製作所 半導体記憶装置及びその製造方法
US6872963B2 (en) * 2002-08-08 2005-03-29 Ovonyx, Inc. Programmable resistance memory element with layered memory material
US6867996B2 (en) * 2002-08-29 2005-03-15 Micron Technology, Inc. Single-polarity programmable resistance-variable memory element
US6795338B2 (en) * 2002-12-13 2004-09-21 Intel Corporation Memory having access devices using phase change material such as chalcogenide
US7381611B2 (en) * 2003-08-04 2008-06-03 Intel Corporation Multilayered phase change memory

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719383B1 (ko) * 2006-04-12 2007-05-18 삼성전자주식회사 멀티 프로그램 방법을 사용하는 상 변화 메모리 장치
US7974118B2 (en) 2006-04-12 2011-07-05 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
KR100791071B1 (ko) * 2006-07-04 2008-01-02 삼성전자주식회사 일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법
US7656694B2 (en) 2006-07-04 2010-02-02 Samsung Electronics Co., Ltd. Methods of programming one-time programmable devices including chalcogenide material
US7974115B2 (en) 2006-07-04 2011-07-05 Samsung Electronics Co., Ltd. One-time programmable devices including chalcogenide material and electronic systems including the same
KR20200021254A (ko) * 2018-08-20 2020-02-28 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치

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Publication number Publication date
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US7589343B2 (en) 2009-09-15

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