KR20220046109A - 전자 장치의 제조방법 - Google Patents

전자 장치의 제조방법 Download PDF

Info

Publication number
KR20220046109A
KR20220046109A KR1020200129145A KR20200129145A KR20220046109A KR 20220046109 A KR20220046109 A KR 20220046109A KR 1020200129145 A KR1020200129145 A KR 1020200129145A KR 20200129145 A KR20200129145 A KR 20200129145A KR 20220046109 A KR20220046109 A KR 20220046109A
Authority
KR
South Korea
Prior art keywords
layer
memory
electronic device
electrode layer
selection element
Prior art date
Application number
KR1020200129145A
Other languages
English (en)
Inventor
하태정
송정환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200129145A priority Critical patent/KR20220046109A/ko
Priority to US17/204,822 priority patent/US11665912B2/en
Priority to CN202110521638.XA priority patent/CN114300614A/zh
Publication of KR20220046109A publication Critical patent/KR20220046109A/ko
Priority to US18/132,296 priority patent/US11925034B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H01L45/144—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H01L45/145—
    • H01L45/16—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에 있어서, 상기 반도체 메모리는 복수의 메모리 셀을 포함하고, 상기 메모리 셀의 각각은, 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성되며, 상기 제1 전극층 및 상기 제2 전극층과 전기적으로 접속되는 선택 소자층을 포함할 수 있으며, 상기 선택 소자층은 상기 제1 전극과의 계면으로부터 상기 제2 전극과의 계면으로 갈수록 감소되는 도펀트 농도를 가질 수 있다.

Description

전자 장치의 제조방법{METHOD FOR FABRICATING ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정을 용이하게 하고 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있는 반도체 메모리를 포함하는 전자 장치의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에 있어서, 상기 반도체 메모리는 복수의 메모리 셀을 포함하고, 상기 메모리 셀의 각각은, 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성되며, 상기 제1 전극층 및 상기 제2 전극층과 전기적으로 접속되는 선택 소자층을 포함할 수 있으며, 상기 선택 소자층은 상기 제1 전극과의 계면으로부터 상기 제2 전극과의 계면으로 갈수록 감소되는 도펀트 농도를 가질 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법에 있어서, 상기 반도체 메모리는 복수의 메모리 셀을 포함하고, 상기 메모리 셀의 형성 단계는, 기판 상에 제1 전극층을 형성하는 단계; 상기 제1 전극층 상에 선택 소자층을 형성하는 단계; 공정 결과물에 대하여, 이온 주입 깊이(Rp)가 상기 제1 전극층과 상기 선택 소자층 사이의 계면에 상응하도록 이온 주입 공정(B)을 수행하는 단계; 및 상기 선택 소자층 상에 제2 전극층을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치의 제조 방법에 의하면, 선택 소자층 형성 시 수반되는 원치 않는 계면층 형성을 억제 및/또는 형성된 계면층을 제어함으로써 형성 전압(Vf)을 효과적으로 감소시킬 수 있으며, 장벽 높이를 높여 오프 전류(Ioff)를 효과적으로 감소시킴으로써, 공정을 용이하게 하고 메모리 셀의 전기적 특성 및 동작 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 비교예에 따른 반도체 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 3은 도 2의 반도체 메모리의 부분 확대도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 발명의 실시예들을 설명하기에 앞서 실시예들과의 대비를 위한 비교예 및 그 문제점을 먼저 설명하기로 한다.
도 1a 내지 도 1d는 비교예에 따른 반도체 메모리의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 1d를 참조하면, 비교예에 따른 반도체 메모리는 기판(11) 상에 형성된 메모리 셀(10)을 포함할 수 있다.
메모리 셀(10)은 하부 전극층(12), 스위칭 소자층(13) 및 상부 전극층(15)을 포함할 수 있다.
메모리 셀(10)을 포함하는 반도체 메모리는 고집적도를 요구하는 메모리 장치의 셀 열역에 채택되는 크로스 포인트 반도체 어레이 구조를 가질 수 있다. 구체적으로, 크로스 포인트 반도체 어레이 구조는 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등에 있어서, 서로 다른 평면 상에서 교차하는 전극 사이에서 형성되는 필라(pillar) 형태의 셀 구조로 적용될 수 있다.
이와 같은 메모리 셀(10)은 하기와 같은 방법에 의해 제조될 수 있다.
도 1a를 참조하면, 기판(11) 상에 하부 전극층(12)을 형성할 수 있다. 하부 전극층(12)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
도 1b를 참조하면, 하부 전극층(12) 상에 스위칭 소자(13)를 형성할 수 있다.
스위칭 소자(13)는 크로스 포인트 반도체 어레이 구조에 있어서 문턱 스위칭(threshold swiching) 동작을 수행하도록 구성될 수 있다.
스위칭 소자(13)는 스위칭 소자(13)용 물질층(13A)을 형성한 후, 이온 주입 공정을 수행하여 도펀트를 도핑함으로써 형성될 수 있다. 일 예로, 물질층(13A)은 실리콘 산화물 등을 포함할 수 있으며, 도펀트는 Cu 등을 포함할 수 있다.
도 1c를 참조하면, 스위칭 소자(13)용 물질층(13A) 형성 및 이온 주입 공정에 의해 스위칭 소자(13)가 형성될 수 있으며, 이에 수반하여 스위칭 소자(13)와 하부 전극층(12) 사이의 반응에 의해 스위칭 소자(13)와 하부 전극층(12) 사이의 계면에 원치 않는 계면층(14)이 형성될 수 있다.
도 1d를 참조하면, 스위칭 소자(13) 상에 상부 전극층(15)을 형성할 수 있다. 상부 전극층(15)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이와 같이, 도 1a 내지 도 1d에 도시된 비교예에 따른 반도체 메모리의 제조 방법에 따르면, 스위칭 소자(13) 형성 시에, 스위칭 소자(13)와 하부 전극층(12) 사이의 계면에 바람직하지 않은 계면층(14) 형성이 수반될 수 있다. 계면층(14)은 하부 전극층(12)과 스위칭 소자(13) 사이의 상호 확산(inter diffusion) 또는 상호 혼합(intermixing) 등에 의해 불가피하게 형성될 수 있다. 계면층(14)은 하부 전극층(12)에 포함된 물질을 함유하는 산화물, 질화물 또는 산질화물을 포함할 수 있다. 예를 들어, 하부 전극층(12)이 TiN을 포함하는 경우, 계면층(14)은 티타늄, 산소 및/또는 질소를 포함할 수 있다.
하부 전극층(12)과 스위칭 소자(13) 사이에 형성된 계면층(14)은 높은 형성 전압(forming voltage, 'Vf')을 발생시키게 되고, 이에 따라 손상이 유발되어 오프전류(off current, 'Ioff') 특성의 열화를 일으키게 된다. 오프 전류(Ioff)는 오프 상태의 전류를 나타내는 것으로 스니크 전류(sneak current)에 영향을 미칠 수 있다. 스니크 전류는 의도한 회로 이외의 통로에 흐르는 대부분의 경우 바람직하지 못한 전류를 의미한다.
이에, 본 실시예에 있어서는, 스위칭 소자 형성 공정시 스위칭 소자와 하부 전극 사이의 계면에 불가피하게 생성되는 원치 않는 계면층을 효율적으로 제어함으로써 Vf 및 Ioff를 효과적으로 개선할 수 있는 반도체 메모리의 제조 방법을 제공하고자 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는, 메모리 셀 영역에서, 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(180), 및 제1 배선(110)과 제2 배선(180)의 사이에서 이들 각각의 교차점에 배치되는 메모리 셀(120)을 포함하는 크로스 포인트 구조를 가질 수 있다.
도 3은 도 2의 반도체 메모리의 부분 확대도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리에 포함되는 메모리 셀(120)은 순차적으로 적층된 하부 전극층(121), 장벽층(122), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함할 수 있다.
도 2 및 도 3에 도시된 바와 같이, 본 실시예에서 복수의 메모리 셀(120) 각각은 기둥 형상을 갖고, 제1 배선(110)과 후술하는 제2 배선(180)이 교차 영역과 중첩하도록 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서, 메모리 셀(120)은 제1 배선(110)과 제2 배선(180)의 교차 영역 이하의 사이즈를 가지나, 다른 실시예에서 메모리 셀(120)은 이 교차 영역보다 큰 사이즈를 가질 수도 있다.
도 2 및 도 3에 나타내어진 본 발명의 일 실시예에 따른 반도체 메모리에 대해서는, 하기 도 4a 내지 도 4i를 참조하여 더욱 상세하게 설명하기로 한다.
도 4a 내지 도 4i의 단면도는 도 2의 A-A' 선에 따라 도시된 것일 수 있다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 요구되는 소정의 하부 구조물(미도시됨)이 형성된 기판(100)을 제공할 수 있다. 일례로서, 하부 구조물은 기판(100) 상에 형성되는 제1 배선(110) 및/또는 제2 배선(도 2, 도 3 및 도 4i에서 도면부호 180 참조)을 제어하기 위한 트랜지스터를 포함할 수 있다.
이어서, 기판(100) 상에 제1 방향으로 연장하는 제1 배선(110)을 형성할 수 있다. 제1 배선(110)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제1 배선(110)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제1 배선(110) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
도 4b를 참조하면, 제1 배선(110) 상에 하부 전극층(121)을 형성할 수 있다.
하부 전극층(121)은 메모리 셀(120)의 최하부에 위치하여 제1 배선(110)과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다.
하부 전극층(121)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
도 4c를 참조하면, 하부 전극층(121) 상에 장벽층(122)을 형성할 수 있다.
장벽층(122)은 하부 전극층(121)과 선택 소자층(123) 사이에 배치되어, 하부 전극층(121)과 선택 소자층(123)의 상호 확산 또는 상호 혼합에 의한 원치 않는 계면층 형성을 억제하여 Vf를 효과적으로 감소시킬 수 있다. 또한, 장벽층(122)은 터널 베리어 효과로서 장벽 높이(barrier height)를 높여 오프 전류(Ioff) 를 감소시키는 기능을 할 수 있다.
일 실시예에서, 장벽층(122)은 5~25 Å의 두께를 가질 수 있다. 장벽층(122)은 원치 않는 계면층 형성 억제 및 장벽 높이 증가의 효과를 효율적으로 발휘하고 소자 특성의 저하를 방지하기 위하여 얇은 두께, 예를 들어, 5~25 Å의 두께로 형성될 수 있다.
일 실시예에서, 장벽층(122)은 실리콘, 산화물 및 질화물로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다. 예를 들어, 장벽층(122)은 Al2O3, TiO2, TaAlON, MgO, Si3N4, Si, SiON 등을 포함할 수 있다.
도 4d를 참조하면, 장벽층(122) 상에 선택 소자층(123)을 형성할 수 있다.
선택 소자층(123)은 가변 저항층(도 2, 도 3 및 도 4i의 도면부호 127 참조)으로의 접근을 제어하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(123)은 선택 소자 특성 즉, 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이러한 선택 소자층(123)으로는, NbO2, TiO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다. 선택 소자층(123)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다.
일 실시예에서, 선택 소자층(123)은 문턱 스위칭 동작을 수행하도록 구성될 수 있다. 문턱 스위칭 동작은, 선택 소자층(123)에 외부 전압을 스윕(sweep)하면서 인가할 때, 선택 소자층(123)이 다음과 같은 턴온 및 턴오프 상태를 순차적으로 구현하는 것을 나타낼 수 있다. 턴온 상태의 구현은, 초기 상태에서 선택 소자층(123)에 전압의 절대치를 순착적으로 증가시키면서 스윕할 때, 소정의 제1 문턱 전압 이상에서 동작 전류가 비선형적으로 증가하는 현상이 발새함으로써 달성될 수 있다. 턴오프 상태의 구현은, 선택 소자층(123)이 턴온된 상태에서 선택 소자층(123)에 인가되는 전압의 절대치를 다시 순차적으로 감소시킬 때, 소정의 제2 문턱 전압 미만에서 동작 전류가 비선형적으로 감소하는 현상이 발생함으로써 달성될 수 있다.
일 실시예에서, 선택 소자층(123)은 선택 소자층(123)용 물질층을 형성한 후, 도펀트를 도핑함으로써 형성될 수 있다.
선택 소자층(120)용 물질층은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 질화물 또는 그 조합을 포함할 수 있다.
선택 소자층(120)용 물질층에 도핑되는 도펀트는 n형 또는 p형 도펀트를 포함할 수 있으며, 이온 주입 공정에 의해 도입될 수 있다.
선택 소자층(120)용 물질층에 도핑되는 도펀트는, 예를 들어, B, N, C, P, As, Al, Si 및 Ge로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다.
선택 소자층(123)은 선택 소자층(120)용 물질층 내에 형성되는 도핑 영역을 통하여, 문턱 스위칭 동작을 수행할 수 있다. 따라서, 문턱 스위칭 동작 영역의 크기는 도펀트의 분포 면적에 의해 제어될 수 있다. 도펀트는 선택 소자층(120)용 물질층 내부에 전도성 캐리어의 트랩 사이트를 형성할 수 있다. 이와 같은 트랩 사이트는 외부 전압의 인가에 대응하여 중간 전극층(도 2, 도 3 및 도 4i에서 도면부호 125 참조) 및 상부 전극층(도 2, 도 3 및 도 4i에서 도면부호 129 참조) 사이를 이동하는 전도성 캐리어를 포획하거나 전도시킴으로써 문턱 스위칭 동작 특성을 구현할 수 있다.
선택 소자층(123)용 물질층을 형성한 후, 이온 주입 공정에 의해 도펀트를 도핑하여 선택 소자층(123)을 형성할 때, 하부 전극층(121)과 선택 소자층(123)의 상호 확산 또는 상호 혼합에 의한 원치 않는 계면층 형성이 불가피하게 수반될 수 있다. 전술한 바와 같이, 본 실시예에 있어서는, 이러한 원치 않는 계면층 형성을 억제하기 위하여 일차적으로 하부 전극층(121)과 선택 소자층(123) 사이에 장벽층(122)을 형성할 수 있다.
그러나, 장벽층(122)을 형성하더라도 원치 않는 계면층 형성이 완전히 억제되지 않을 수 있다. 즉, 장벽층(122)이 하부 전극층(121)과 선택 소자층(123)의 상호 확산 또는 상호 혼합을 완전히 차단하지 못하여, 선택 소자층(123)의 하부 계면에, 즉 장벽층(122)과 선택 소자층(123) 사이의 계면에 원치 않는 계면층(도 4e의 도면부호 IL 참조)이 불가피하게 형성될 수 있다.
계면층(IL)은 하부 전극층(121)에 포함된 물질을 포함하는 산화물, 질화물 또는 산질화물을 포함할 수 있다. 예를 들어, 하부 전극층(121)이 TiN을 포함하는 경우, 계면층(IL)은 티타늄, 산소 및/또는 질소를 포함할 수 있다.
도 4e를 참조하면, 본 실시예에 있어서는, 고 에너지 이온 주입 공정(high energy IMP)을 통하여 원치 않는 계면층(IL)의 본딩을 깨뜨림으로써 계면층(IL)을 효과적으로 제어할 수 있다. 고 에너지 이온 주입 공정에 의해 계면층(IL)의 적어도 일부가 제거될 수 있다.
고 에너지 이온 주입 공정은, 이온 주입 깊이(project range, Rp)를 선택 소자층(123)의 하부 계면이 위치한 깊이에 맞추어 수행될 수 있다.
일 예로, 장벽층(122)이 존재하지 않는 경우에, 고 에너지 이온 주입 공정의 이온 주입 깊이는 하부 전극층(121)과 선택 소자층(123) 사이의 계면에 상응할 수 있다. 이와 같이 설정된 이온 주입 깊이를 갖는 고 에너지 이온 주입 공정에 의해 하부 전극층(121)과 선택 소자층(123) 사이의 계면에 형성되는 원치 않는 계면층의 본딩을 깨뜨릴 수 있다.
다른 예로, 장벽층(122)이 존재하는 경우에, 고 에너지 이온 주입 공정의 이온 주입 깊이는 장벽층(122)과 선택 소자층(123) 사이의 계면에 상응할 수 있다. 이와 같이 설정된 이온 주입 깊이를 갖는 고 에너지 이온 주입 공정에 의해 장벽층(122)과 선택 소자층(123) 사이의 계면에 형성되는 원치 않는 계면층(IL)의 본딩을 깨뜨릴 수 있다.
이와 같이, 선택 소자층(123)의 하부 계면에 불가피하게 형성될 수 있는 원치 않는 계면층(IL)을 효과적으로 제어하기 위하여 선택 소자층(123)의 하부 계면이 위치한 깊이에 맞추어진 이온 주입 깊이로 고 에너지 이온 주입 공정을 수행함으로써, 계면층(IL)의 본딩을 깨뜨려 Vf를 효과적으로 감소시킴으로써 소자 특성의 향상을 이룰 수 있다.
고 에너지 이온 주입 공정에 이용되는 도펀트는 B, N, C, P, As, Al, Si 및 Ge로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다.
계면층(IL) 제어를 위한 고 에너지 이온 주입 공정은 전술한 선택 소자층(123) 형성 단계에 포함되는 이온 주입 공정에 비하여 높은 에너지에 의해 수행될 수 있다.
일 실시예에서, 계면층(IL) 제어를 위한 고 에너지 이온 주입 공정에 이용되는 도펀트는 전술한 선택 소자층(123) 형성 단계에 포함되는 이온 주입 공정에 이용되는 도펀트와 서로 동일할 수 있다.
일 실시예에서, 계면층(IL) 제어를 위한 고 에너지 이온 주입 공정에 이용되는 도펀트는 전술한 선택 소자층(123) 형성 단계에 포함되는 이온 주입 공정에 이용되는 도펀트와 서로 상이할 수 있다.
도 4f를 참조하면, 고 에너지 이온 주입 공정에 의해 선택 소자층(123)의 하부 계면에 형성된 원치 않는 계면층(IL)의 본딩이 깨져 계면층(IL)이 효과적으로 제어될 수 있다.
이와 같이, 선택 소자층(123)용 물질층을 형성하고, 도펀트를 도핑하여 선택 소자층(123)을 형성한 후에, 선택 소자층(123)의 하부 계면이 위치한 깊이에 맞추어진 이온 주입 깊이로 고 에너지 이온 주입 공정을 수행하게 된다. 따라서, 선택 소자층(123)은 하부에서 상부로 갈수록 도펀트의 농도가 감소되는 프로파일을 가질 수 있다. 즉, 선택 소자층(123)은 하부 부분이 상부 부분에 비하여 높은 도펀트 농도를 가질 수 있다.
또한, 선택 소자층(123)은 2단계의 이온 주입 공정, 즉, 선택 소자층(123) 형성 단계에 포함되는 이온 주입 공정 및 후속적인 고 에너지 이온 주입 공정에 의해 도입된 도펀트를 포함할 수 있다. 일 실시예에서, 각각의 이온 주입 공정에 의해 도입된 도펀트는 서로 동일할 수 있다. 다른 일 실시예에서, 각각의 이온 주입 공정에 의해 도입된 도펀트는 서로 상이할 수 있다.
도 4g를 참조하면, 선택 소자층(123) 상에, 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 순차적으로 형성할 수 있다.
중간 전극층(125)은 선택 소자층(123)과 가변 저항층(127)을 물리적으로 구분하면서 이들을 전기적으로 접속시키는 기능을 할 수 있다.
중간 전극층(125)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
가변 저항층(127)은 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 기능을 할 수 있다. 예컨대, 가변 저항층(127)이 저저항 상태에 있는 경우, 데이터 '0'이 저장될 수 있고, 가변 저항층(127)이 고저항 상태에 있는 경우, 데이터 '1'이 저장될 수 있다. 가변 저항층(127)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항층(127)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 메모리 셀(120)은 가변 저항층(127) 대신 다양한 방식으로 서로 다른 데이터를 저장할 수 있는 다른 메모리층을 포함할 수도 있다.
상부 전극층(129)은 메모리 셀(120)의 최상부에 위치하여 제2 배선(180)과 메모리 셀(120) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다. 상부 전극층(129)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
상부 전극층(129) 상에, 하드마스크 패턴(130)을 형성할 수 있다.
하드마스크 패턴(130)은 하드마스크 패턴(130)용 물질막 및 포토레지스트 패턴(도시하지 않음)을 형성하고 포토레지스트 패턴을 식각 베리어로 하여 하드마스크 패턴용 물질막(130)을 식각함으로써 형성할 수 있다. 하드마스크 패턴(130)은 메모리 셀(120) 형성을 위한 식각 시 식각 베리어로서 기능하는 것으로, 메모리 셀(120)과 식각 선택비를 확보할 수 있는 다양한 물질을 포함할 수 있다. 예를 들어, 하드마스크 패턴(130)용 물질막(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
도 4h를 참조하면, 하드마스크 패턴(130)을 식각 베리어로 하여 상부 전극층(129), 가변 저항층(127), 중간 전극층(125), 선택 소자층(123), 장벽층(122) 및 하부 전극층(121)을 순차적으로 식각함으로써 메모리 셀(120)을 형성할 수 있다.
본 실시예에 있어서, 하드마스크 패턴(130)은 메모리 셀(120) 식각 공정에서 제거되나, 다른 실시예에 있어서는 하드마스크 패턴(130)의 일부 또는 전부가 잔류되고 후술되는 평탄화 공정에서 제거될 수도 있다.
도 4i를 참조하면, 메모리 셀(120) 상에 층간 절연층(150)을 형성할 수 있다. 층간 절연층(150)은 메모리 셀(120) 사이의 공간을 충분히 매립하고 상부를 덮는 두께로 형성될 수 있다. 층간 절연층(150)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
이어서, 메모리 셀(120)의 상면이 드러날 때까지, 층간 절연층(150)에 대하여 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 전술한 메모리 셀(120) 식각 공정에서 하드마스크 패턴(130)이 완전히 제거되지 않고 잔류하더라도, 본 공정에서 메모리 셀(120)의 상면이 드러날 때까지 평탄화 공정이 수행되므로 하드마스크 패턴(130)도 함께 제거될 수 있다.
이어서, 메모리 셀(120) 및 층간 절연층(150) 상에 메모리 셀(120)의 상면과 접속하면서 제1 방향과 교차하는 제2 방향, 예컨대, 도 1의 A-A'선에 수직인 방향으로 연장하는 복수의 제2 배선(180)을 형성할 수 있다. 제2 배선(180)은 금속, 금속 질화물 등의 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 제2 배선(180)은 도전 물질의 증착 및 패터닝 공정에 의하여 형성될 수 있고, 제2 배선(180) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
이상으로 설명한 공정에 의해 도 2, 도 3 및 도 4i와 같은 반도체 메모리가 형성될 수 있다.
도 2, 도 3 및 도 4i를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리는 제1 방향으로 연장하는 제1 배선(110)과 제2 방향으로 연장하는 제2 배선(180) 사이에, 제1 배선(110)과 제2 배선(180)의 교차 영역과 중첩하는 메모리 셀(120)이 형성될 수 있다.
본 실시예에서, 선택 소자층(123) 형성에 수반하여 선택 소자층(123)의 하부 계면에 불가피하게 형성될 수 있는 원치 않는 계면층은 하부 전극층(121)과 선택 소자층(123) 사이의 계면에 형성되는 장벽층(122)에 의해, 또한 선택적으로 또는 부가적으로, 이온 주입 깊이가 선택 소자층(123)의 하부 계면에 맞춰진 고 에너지 이온 주입 공정에 의해 제어될 수 있다. 이에 의해, Vf 및 Ioff 특성을 효과적으로 개선할 수 있다.
본 실시예에서, 선택 소자층(123)은 하부에서 상부로 갈수록 도펀트의 농도가 감소되는 프로파일을 가질 수 있다. 즉, 선택 소자층(123)은 하부 부분이 상부 부분에 비하여 높은 도펀트 농도를 가질 수 있다. 선택 소자층(123)은 2단계의 이온 주입 공정, 즉, 선택 소자층(123) 형성 단계에 포함되는 이온 주입 공정 및 후속적인 고 에너지 이온 주입 공정에 의해 도입된 도펀트를 포함할 수 있다. 일 실시예에서, 각각의 이온 주입 공정에 의해 도입된 도펀트는 서로 동일할 수 있다. 다른 일 실시예에서, 각각의 이온 주입 공정에 의해 도입된 도펀트는 서로 상이할 수 있다.
장벽층(122)은 5~25 Å의 두께를 가질 수 있으며, 실리콘, 산화물 및 질화물로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다. 예를 들어, 장벽층(122)은 Al2O3, TiO2, TaAlON, MgO, Si3N4, Si, SiON 등을 포함할 수 있다.
본 실시예에서, 메모리 셀(120)은 순차적으로 적층된 하부 전극층(121), 장벽층(122), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함하나, 메모리 셀 구조물(120)이 데이터 저장 특성을 갖기만 하면 다양하게 변형될 수 있다. 예를 들어, 하부 전극층(121), 중간 전극층(125), 및 상부 전극층(129) 중 적어도 하나는 생략될 수 있다. 또는, 선택 소자층(123)이 생략될 수 있다. 또한, 선택 소자층(123)과 가변 저항층(127)의 위치가 서로 뒤바뀔 수도 있다. 또한, 메모리 셀(120)은 층들(121 내지 129)에 더하여 메모리 셀(120)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(미도시됨)을 더 포함할 수도 있다.
이와 같이 형성된 복수의 메모리 셀들(120)은 일정 간격으로 서로 떨어져 위치하며, 그 사이에는 트렌치가 형성될 수 있다. 복수의 메모리 셀들(120) 사이의 트렌치는 예를 들어, 약 1:1 내지 40:1, 또는 약 10:1 내지 40:1, 또는 약 10:1 내지 20:1, 또는 약 5:1 내지 10:1, 또는 약 10:1 내지 15:1, 또는 약 1:1 내지 25:1, 또는 약 1:1 내지 30:1, 또는 약 1:1 내지 35:1, 또는 1:1 내지 45:1, 또는 약 1:1 내지 40:1의 범위 내의 높이-대-폭(H/W) 종횡비를 가질 수 있다.
일부 실시예에서, 이러한 트렌치들은 기판(100)의 상부 표면에 대하여 실질적으로 수직인 측벽을 가질 수 있다. 또한, 일 실시예에서, 이웃하는 트렌치들은 서로 실질적으로 등거리로 이격될 수 있다. 그러나, 다른 일 실시예에서, 이웃하는 트렌치들의 간격은 변화될 수 있다.
제1 배선(110)과 제2 배선(180)을 통하여 인가되는 전압 또는 전류에 따라 메모리 셀(120)은 서로 다른 데이터를 저장할 수 있다. 특히, 메모리 셀 구조물(120)이 가변 저항 소자를 포함하는 경우, 메모리 셀 구조물(120)은 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장할 수 있다.
제1 배선(110)과 제2 배선(180) 중 하나는 워드라인으로 기능하고, 다른 하나는 비트라인으로 기능할 수 있다.
본 실시예에서는 1층의 크로스 포인트 구조물에 관하여 설명하였으나, 2층 이상의 크로스 포인트 구조물이 수직 방향으로 적층될 수도 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 5 내지 도 8은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성되며, 상기 제1 전극층 및 상기 제2 전극층과 전기적으로 접속되는 선택 소자층을 포함할 수 있으며, 상기 선택 소자층은 상기 제1 전극과의 계면으로부터 상기 제2 전극과의 계면으로 갈수록 감소되는 도펀트 농도를 가질 수 있다. 이를 통해, 기억부(1010) 형성 시, 원치 않는 계면층 형성을 억제 및/또는 형성된 계면층을 제어함으로써 형성 전압(Vf)을 효과적으로 감소시킬 수 있으며, 장벽 높이를 높여 오프 전류(Ioff)를 효과적으로 감소시킬 수 있다. 결과적으로, 마이크로프로세서(1000)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성되며, 상기 제1 전극층 및 상기 제2 전극층과 전기적으로 접속되는 선택 소자층을 포함할 수 있으며, 상기 선택 소자층은 상기 제1 전극과의 계면으로부터 상기 제2 전극과의 계면으로 갈수록 감소되는 도펀트 농도를 가질 수 있다. 이를 통해 캐시 메모리부(1120)의 형성 시, 원치 않는 계면층 형성을 억제 및/또는 형성된 계면층을 제어함으로써 형성 전압(Vf)을 효과적으로 감소시킬 수 있으며, 장벽 높이를 높여 오프 전류(Ioff)를 효과적으로 감소시킬 수 있다. 결과적으로, 프로세서(1100)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성되며, 상기 제1 전극층 및 상기 제2 전극층과 전기적으로 접속되는 선택 소자층을 포함할 수 있으며, 상기 선택 소자층은 상기 제1 전극과의 계면으로부터 상기 제2 전극과의 계면으로 갈수록 감소되는 도펀트 농도를 가질 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 형성 시, 원치 않는 계면층 형성을 억제 및/또는 형성된 계면층을 제어함으로써 형성 전압(Vf)을 효과적으로 감소시킬 수 있으며, 장벽 높이를 높여 오프 전류(Ioff)를 효과적으로 감소시킬 수 있다. 결과적으로, 시스템(1200)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 8과 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 8을 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 제1 전극층; 제2 전극층; 및 상기 제1 전극층과 상기 제2 전극층 사이에 형성되며, 상기 제1 전극층 및 상기 제2 전극층과 전기적으로 접속되는 선택 소자층을 포함할 수 있으며, 상기 선택 소자층은 상기 제1 전극과의 계면으로부터 상기 제2 전극과의 계면으로 갈수록 감소되는 도펀트 농도를 가질 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 형성 시, 원치 않는 계면층 형성을 억제 및/또는 형성된 계면층을 제어함으로써 형성 전압(Vf)을 효과적으로 감소시킬 수 있으며, 장벽 높이를 높여 오프 전류(Ioff)를 효과적으로 감소시킬 수 있다. 결과적으로, 메모리 시스템(1300)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 배선
120: 메모리 셀 121: 하부 전극층
122: 장벽층 123: 선택 소자층
125: 중간 전극층 127: 가변 저항층
129: 상부 전극층 180: 제2 배선

Claims (25)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는 복수의 메모리 셀을 포함하고,
    상기 메모리 셀의 각각은,
    제1 전극층;
    제2 전극층; 및
    상기 제1 전극층과 상기 제2 전극층 사이에 형성되며, 상기 제1 전극층 및 상기 제2 전극층과 전기적으로 접속되는 선택 소자층을 포함하며,
    상기 선택 소자층은 상기 제1 전극과의 계면으로부터 상기 제2 전극과의 계면으로 갈수록 감소되는 도펀트 농도를 갖는
    전자 장치.
  2. 제1항에 있어서,
    상기 제1 전극층은 기판 상에 형성된 하부 전극이며, 상기 제2 전극층은 상기 선택 소자층 상에 형성된 상부 전극인
    전자 장치.
  3. 제1항에 있어서,
    상기 도펀트는 B, N, C, P, As, Al, Si 및 Ge로 이루어진 군으로부터 선택되는 1종 이상을 포함하는
    전자 장치.
  4. 제1항에 있어서,
    상기 선택소자층은 2단계의 이온 주입 공정에 의해 도입된 도펀트를 포함하며, 각각의 이온 주입 공정에 의해 도입된 도펀트는 서로 동일한
    전자 장치.
  5. 제1항에 있어서,
    상기 선택소자층은 2단계의 이온 주입 공정에 의해 도입된 도펀트를 포함하며, 각각의 이온 주입 공정에 의해 도입된 도펀트는 서로 상이한
    전자 장치.
  6. 제1항에 있어서,
    상기 메모리 셀의 각각은,
    상기 제1 전극층과 상기 선택 소자층 사이에 개재되는 장벽층을 더 포함하는
    전자 장치.
  7. 제6항에 있어서,
    상기 장벽층은 5~25 Å의 두께를 가지며, 실리콘, 산화물 및 질화물로 이루어진 군으로부터 선택되는 1종 이상의 물질을 포함하는
    전자 장치.
  8. 제1항에 있어서,
    상기 메모리 셀의 각각은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태에서 스위칭함으로써 서로 다른 데이터를 저장하는 메모리층을 더 포함하는
    전자 장치.
  9. 제1항에 있어서,
    상기 반도체 메모리는 기판 상에 배치되고, 상기 메모리 셀 아래에서 제1 방향으로 연장하는 제1 배선; 및
    상기 메모리 셀 상에 배치되고 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 포함하고,
    상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는
    전자 장치.
  10. 제1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  11. 제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  12. 제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  13. 제1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  14. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    상기 반도체 메모리는 복수의 메모리 셀을 포함하고,
    상기 메모리 셀의 형성 단계는,
    기판 상에 제1 전극층을 형성하는 단계;
    상기 제1 전극층 상에 선택 소자층을 형성하는 단계;
    공정 결과물에 대하여, 이온 주입 깊이(Rp)가 상기 제1 전극층과 상기 선택 소자층 사이의 계면에 상응하도록 이온 주입 공정(B)을 수행하는 단계; 및
    상기 선택 소자층 상에 제2 전극층을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 이온 주입 공정은 B, N, C, P, As, Al, Si 및 Ge로 이루어진 군으로부터 선택되는 1종 이상을 도펀트로 이용하여 수행되는
    전자 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 선택 소자층 형성 시, 상기 제1 전극층과 상기 선택 소자층 사이의 계면에 상기 제1 전극층에 포함된 물질을 함유하는 산화물, 질화물 또는 산질화물을 포함하는 계면층이 형성되며, 상기 이온 주입 공정을 통하여 상기 계면층의 적어도 일부가 제거되는
    전자 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 메모리 셀의 형성 단계는,
    상기 제1 전극층과 상기 선택 소자층 사이에 개재되는 장벽층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 장벽층은 5~25 Å의 두께를 가지며, 실리콘, 산화물 및 질화물로 이루어진 군으로부터 선택되는 1종 이상의 물질을 포함하는
    전자 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 장벽층은, 상기 선택 소자층 형성 시, 상기 제1 전극층과 상기 선택 소자층 사이의 계면에서 상기 제1 전극층에 포함된 물질을 함유하는 산화물, 질화물 또는 산질화물을 포함하는 계면층의 형성을 억제하는
    전자 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 선택 소자층의 형성 단계는,
    실리콘 산화물, 실리콘 질화물, 금속 산화물 및 금속 질화물로 이루어진 군으로부터 선택되는 1종 이상을 포함하는 물질층을 증착하는 단계; 및
    상기 물질층에 대하여 이온 주입 공정(A)에 의해 도펀트를 도핑하는 단계를 포함하는
    전자 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 도펀트는 B, N, C, P, As, Al, Si 및 Ge로 이루어진 군으로부터 선택되는 1종 이상을 포함하는
    전자 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 이온 주입 깊이(Rp)가 상기 제1 전극층과 상기 선택 소자층 사이의 계면에 상응하도록 수행되는 이온 주입 공정(B)과, 상기 선택 소자층 형성 단계에 포함되는 이온 주입 공정(A)에 이용되는 도펀트는 서로 동일한
    전자 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 이온 주입 깊이(Rp)가 상기 제1 전극층과 상기 선택 소자층 사이의 계면에 상응하도록 수행되는 이온 주입 공정(B)과, 상기 선택 소자층 형성 단계에 포함되는 이온 주입 공정(A)에 이용되는 도펀트는 서로 상이한
    전자 장치의 제조 방법.
  24. 제20항에 있어서,
    상기 이온 주입 깊이(Rp)가 상기 제1 전극층과 상기 선택 소자층 사이의 계면에 상응하도록 수행되는 이온 주입 공정(B)은, 상기 선택 소자층 형성 단계에 포함되는 이온 주입 공정(A)에 비하여 높은 에너지를 이용하여 수행되는
    전자 장치의 제조 방법.
  25. 제14항에 있어서,
    기판 상에 제1 방향으로 연장하는 제1 배선을 형성하는 단계; 및
    상기 메모리 셀 상에 제2 방향으로 연장하는 복수의 제2 배선을 형성하는 단계를 더 포함하고,
    상기 복수의 메모리 셀은, 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는
    전자 장치의 제조 방법.







KR1020200129145A 2020-10-07 2020-10-07 전자 장치의 제조방법 KR20220046109A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200129145A KR20220046109A (ko) 2020-10-07 2020-10-07 전자 장치의 제조방법
US17/204,822 US11665912B2 (en) 2020-10-07 2021-03-17 Electronic device and method for fabricating the same
CN202110521638.XA CN114300614A (zh) 2020-10-07 2021-05-13 电子设备及其制造方法
US18/132,296 US11925034B2 (en) 2020-10-07 2023-04-07 Electronic device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200129145A KR20220046109A (ko) 2020-10-07 2020-10-07 전자 장치의 제조방법

Publications (1)

Publication Number Publication Date
KR20220046109A true KR20220046109A (ko) 2022-04-14

Family

ID=80931692

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200129145A KR20220046109A (ko) 2020-10-07 2020-10-07 전자 장치의 제조방법

Country Status (3)

Country Link
US (2) US11665912B2 (ko)
KR (1) KR20220046109A (ko)
CN (1) CN114300614A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220046109A (ko) 2020-10-07 2022-04-14 에스케이하이닉스 주식회사 전자 장치의 제조방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847478B2 (en) 2012-03-09 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for resistive random access memory (RRAM)
US9553050B2 (en) * 2014-08-26 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor device
US10706921B2 (en) * 2016-04-01 2020-07-07 Intel Corporation Integrated 1T1R RRAM memory cell
KR102036882B1 (ko) 2017-06-07 2019-10-25 한양대학교 산학협력단 역 상 변화 특성을 갖는 상 변화 메모리 소자 및 이를 이용하여 고집적 3차원 아키텍처를 갖는 상 변화 메모리
KR20220046109A (ko) 2020-10-07 2022-04-14 에스케이하이닉스 주식회사 전자 장치의 제조방법

Also Published As

Publication number Publication date
US20220109026A1 (en) 2022-04-07
US11925034B2 (en) 2024-03-05
CN114300614A (zh) 2022-04-08
US11665912B2 (en) 2023-05-30
US20230247844A1 (en) 2023-08-03

Similar Documents

Publication Publication Date Title
KR102635268B1 (ko) 칼코게나이드 재료 및 이를 포함하는 전자 장치
US9443909B2 (en) Electronic device and method for fabricating the same
KR20160022046A (ko) 전자 장치
US20190131348A1 (en) Semiconductor memory device including a line-type selection interconnection, and an electronic system including semiconductor memory device
KR20160004525A (ko) 전자 장치 및 그 제조 방법
CN112635516B (zh) 电子器件及其制造方法
US10411070B2 (en) Semiconductor memory device including a selection element pattern confined to a hole
KR20210077319A (ko) 전자 장치 및 그 제조 방법
KR20210111515A (ko) 전자 장치 및 그 제조 방법
US11925034B2 (en) Electronic device and method for fabricating the same
KR102532018B1 (ko) 전자 장치 및 그 제조 방법
KR102636534B1 (ko) 칼코게나이드 재료 및 이를 포함하는 전자 장치
KR102274765B1 (ko) 전자 장치 및 그 제조 방법
KR20210145940A (ko) 전자 장치 및 그 제조방법
KR20210116955A (ko) 전자 장치 및 그 제조 방법
KR20210074625A (ko) 전자 장치 및 그 제조 방법
KR20150117470A (ko) 전자 장치 및 그 제조 방법
US11568928B2 (en) Electronic device
KR20230060841A (ko) 전자 장치 및 그 제조방법
KR20230077149A (ko) 전자 장치 및 그 제조방법
KR20220086136A (ko) 카본 도핑 GeSbTe를 포함하는 스퍼터링 타겟 및 이를 이용하는 전자 장치의 제조방법
KR102465582B1 (ko) 금속-절연체-반도체 구조를 포함하는 전자 장치 및 그 제조 방법
KR20230060165A (ko) 전자 장치 및 그 제조 방법
KR20230060072A (ko) 전자 장치 및 그 제조방법
KR20230062118A (ko) 전자 장치 및 그 제조 방법