KR20230077149A - 전자 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에 있어서, 상기 반도체 메모리는 그 자신을 관통하는 비아 홀을 포함하는 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 비아 홀 내에 매립된 제1 전극층; 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸도록 배치되는 선택 소자층; 및 상기 선택 소자층 및 상기 제1 전극층 상에 배치되는 가변 저항층을 포함할 수 있다.

Description

전자 장치 및 그 제조방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 선택 소자층 및 가변 저항층이 적층된 구조에 있어서, 선택 소자층을 수직형으로 형성함으로써 가변 저항층 패터닝 시 선택 소자층 측벽에 있어서 재증착(9re-deposition) 또는 노킹(knocking)에 의한 손상을 방지하여 선택 소자층 성능을 개선할 수 있으며, 수평형 선택 소자층에 비하여 선택 소자층의 러프니스(roughness)에 의한 가변 저항층의 성능 열화를 방지할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 그 자신을 관통하는 비아 홀을 포함하는 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 비아 홀 내에 매립된 제1 전극층; 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸도록 배치되는 선택 소자층; 및 상기 선택 소자층 및 상기 제1 전극층 상에 배치되는 가변 저항층을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 상기 방법은, 기판 상에 제1 배선을 형성하는 단계; 상기 제1 배선을 관통하는 비아 홀을 형성하는 단계; 상기 비아 홀 내에 매립된 제1 전극층 및 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸는 선택 소자층을 형성하는 단계; 상기 제1 전극층 및 상기 선택 소자층 상에 가변 저항층을 형성하는 단계; 및 상기 가변 저항층 상에 제2 배선을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 따르면, 선택 소자층 및 가변 저항층이 적층된 구조에 있어서, 선택 소자층을 수직형으로 형성함으로써 가변 저항층의 패터닝 시 선택 소자층 측벽에 있어서 재증착 또는 노킹에 의한 손상을 방지하여 선택 소자층 성능을 개선할 수 있으며, 수평형 선택 소자층에 비하여 선택 소자층의 러프니스에 의한 가변 저항층의 성능 열화를 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 메모리를 나타내는 도면들이고, 도 1c는 가변 저항층에 포함되는 MTJ(Magnetic Tunnel Junction) 구조의 일례를 나타내는 도면이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 메모리 형성 방법을 설명하기 위한 공정 단면도이다.
도 3은 도 2e에 도시된 구조의 상면도이다.
도 4a 내지 도 4g는 본 발명의 다른 일 실시예에 따른 반도체 메모리 형성 방법을 설명하기 위한 공정 단면도이다.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 메모리를 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 메모리를 나타내는 도면들이다. 도 1a는 사시도를 나타내고, 도 1b는 도 1a의 A-A'선에 따른 단면도를 나타낸다.
도 1a 및 도 1b를 참조하면, 본 실시예에 따른 반도체 메모리는, 기판(100) 상에 형성되고 제1 방향으로 연장하는 제1 배선(110), 제1 배선(110) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선(130), 및 제1 배선(110)과 제2 배선(130)의 사이에서 이들 각각의 교차점에 배치되는 메모리 셀(120)을 포함하는 크로스 포인트 구조를 가질 수 있다.
기판(100)은 반도체 물질, 예를 들어, 실리콘 등을 포함할 수 있다. 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 예를 들어, 하부 구조물은 기판(100) 상에 형성되는 제1 배선(110) 및/또는 제2 배선(130)을 제어하기 위하여 전기적으로 연결되는 구동 회로(미도시됨)를 포함할 수 있다.
제1 배선(110) 및 제2 배선(130)은 메모리 셀(120)과 접속하여 메모리 셀(130)에 전압 또는 전류를 전달함으로써 메모리 셀(120)을 구동시킬 수 있다. 제1 배선(110) 및 제2 배선(130)의 어느 하나는 워드라인으로, 다른 하나는 비트라인으로 기능할 수 있다. 제1 배선(110) 및 제2 배선(130)은 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 도전 물질의 예는 금속, 금속 질화물, 도전성 탄소 물질 또는 그 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 배선(110) 및 제2 배선(130)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 알루미늄(Al), 구리(Cu), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN) 또는 그 조합을 포함할 수 있다.
메모리 셀(120)은 제1 배선(110)과 제2 배선(130)의 교차 영역과 중첩하도록 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 본 실시예에서, 메모리 셀(120)은 제1 배선(110)과 제2 배선(130)의 교차 영역 이하의 사이즈를 가지나, 다른 실시예에서 메모리 셀(120)은 이 교차 영역보다 큰 사이즈를 가질 수도 있다.
제1 배선(110), 제2 배선(120), 및 메모리 셀(130) 사이의 공간은 절연 물질(101, 102)로 매립될 수 있다.
메모리 셀(120)은 적층 구조를 포함할 수 있으며, 적층 구조는 선택 소자층(121), 제1 전극층(122) 및 가변 저항층(123)을 포함할 수 있다. 메모리 셀(120)은 선택 소자층(121)과 가변 저항층(123)이 동일 소자 상의 상/하부에 형성된 구조를 가지며, 가변 저항층(123)에 따라 1S1M 구조, 1S1R 구조, 1S1P 구조 등으로 나타내어질 수 있다.
가변 저항층(123)은 상단 및 하단을 통하여 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장하는 기능을 할 수 있다. 가변 저항층(123)은 RRAM, PRAM, FRAM, MRAM 등을 포함할 수 있다. 가변 저항층(123)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항층(123)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 메모리 셀(120)은 가변 저항층(123) 대신 다양한 방식으로 서로 다른 데이터를 저장할 수 있는 다른 메모리층을 포함할 수도 있다.
일 실시예에서, 가변 저항층(123)은 MTJ(Magnetic Tunnel Junction) 구조를 포함할 수 있다. 이에 대해서는, 도 1c를 참조하여 설명한다.
도 1c는 가변 저항층(123)에 포함되는 MTJ(Magnetic Tunnel Junction) 구조를 나타내는 도면이다.
가변 저항층(123)은 변경 가능한 자화 방향을 갖는 자유층(13); 고정된 자화 방향을 갖는 고정층(15); 및 상기 자유층(13)과 상기 고정층(15) 사이에 개재되는 터널 베리어층(14)을 포함하는 MTJ 구조를 포함할 수 있다.
자유층(13)은 변경 가능한 자화 방향을 가짐으로써 서로 다른 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다. 자유층(13)은, 상이한 자화 방향의 하나, 또는 상이한 전자 스핀 방향의 하나를 가질 수 있어 MTJ 구조에서 자유층(13)의 극성(polarity)을 전환시켜, 저항값이 변화될 수 있다. 일부 실시예에서, 자유층(13)의 극성은 MTJ 구조에 대한 전압 또는 전류 신호(예를 들어, 특정 임계값 이상의 구동 전류)를 인가할 때, 변화 또는 반전된다. 자유층(13)의 극성 변화에 따라 자유층(13) 및 고정층(15)은 서로 다른 자화 방향 또는 서로 다른 전자의 스핀 방향을 가지게 됨으로써, 가변 저항 소자(100)가 서로 다른 데이터를 저장하거나, 또는 서로 다른 데이터 비트를 나타낼 수 있다. 자유층(13)의 자화 방향은 자유층(13), 터널 베리어층(14) 및 고정층(15)의 표면에 실질적으로 수직일 수 있다. 즉, 자유층(13)의 자화 방향은 자유층(13), 터널 베리어층(14) 및 고정층(15)의의 적층 방향에 실질적으로 평행할 수 있다. 따라서, 자유층(13)의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 가변될 수 있다. 이러한 자유층(13)의 자화 방향의 변화는 인가된 전류 또는 전압에 의해 생성되는 스핀 전달 토크에 의해 유도될 수 있다.
자유층(13)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 자유층(13)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, 금속으로 이루어진 적층 구조, 예컨대, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
터널 베리어층(14)은 데이터 판독 및 데이터 기록 동작 모두에서 전자의 터널링을 가능하게 할 수 있다. 새로운 데이터를 저장하기 위한 라이트 동작 시, 높은 라이트 전류(write current)가 터널 베리어층(14)을 통하여 흐르게 되어, 자유층(13)의 자화 방향을 변화시켜 새로운 데이터 비트를 라이트하기 위하여 MTJ의 저항 상태를 변화시킬 수 있다. 리딩 동작 시, 낮은 리딩 전류(reading current)가 터널 베리어층(14)을 통하여 흐르게 되어, 자유층(13)의 자화 방향을 변화시키지 않고, 자유층(13)의 기존 자화 방향에 따른 MTJ의 기존 저항 상태를 측정하여, MTJ에 저장된 데이터 비트를 리딩할 수 있다. 터널 베리어층(14)은 절연성의 산화물, 예컨대, MgO, CaO, SrO, TiO, VO, NbO, Al2O3, TiO2, Ta2O5, RuO2, B2O3 등의 산화물을 포함할 수 있다.
고정층(15)은 고정된 자화 방향을 가질 수 있으며, 이러한 고정된 자화 방향은 자유층(13)의 자화 방향이 변하는 동안 변화하지 않는다. 고정층(15)은 기준층(reference layer) 등으로도 불릴 수 있다. 일부 실시예에서, 고정층(15)은 위에서 아래로 향하는 자화 방향으로 고정될 수 있다. 일부 실시예에서, 고정층(15)은 아래에서 위로 향하는 자화 방향으로 고정될 수 있다.
고정층(15)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 고정층(15)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-B 합금 등을 포함하거나, 또는, 금속으로 이루어진 적층 구조, 예컨대, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
가변 저항층(123)에 전압 또는 전류가 인가되면, 스핀 전달 토크에 의해 자유층(13)의 자화 방향이 가변될 수 있다. 자유층(13)과 고정층(15)의 자화 방향이 서로 평행한 경우, 가변 저항층(123)은 저저항 상태에 있을 수 있고, 예컨대, 디지털 데이터 비트 '0'을 나타낼 수 있다. 반대로, 자유층(13)의 자화 방향과 고정층(15)의 자화 방향이 서로 반평행한 경우, 가변 저항층(123)은 고저항 상태에 있을 수 있고, 예컨대, 디지털 데이터 비트 '1'을 나타낼 수 있다. 일부 실시예에서, 가변 저항층(123)은 자유층(13)과 고정층(15)의 자화 방향이 서로 평행할 때, 데이터 비트 "1"을 저장하고, 자유층(13)과 고정층(15)의 자화 방향이 서로 반평행할 때, 데이터 비트 "0"을 저장하도록 구성될 수 있다.
가변 저항층(123)은, MTJ 구조에 더하여, MTJ 구조의 특성이나 공정 과정을 개선하기 위한 다양한 용도를 갖는 층들을 더 포함할 수 있다. 예컨대, 가변 저항층(123)은 버퍼층(11), 하부층(12), 스페이서층(16), 자기 보정층(17) 및 캡핑층(18)을 더 포함할 수 있다.
하부층(12)은 자유층(13)의 아래에서 자유층(13)의 저면과 직접 접촉하면서, 자유층(13)의 수직 자기 이방성을 향상시키는 역할을 수행할 수 있다. 하부층(12)은 금속, 금속 합금, 금속 질화물 또는 금속 산화물의 일 이상을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 일 실시예에서, 하부층(12)은 금속 질화물을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 하부층(12)은 TaN, AlN, SiN, TiN, VN, CrN, GaN, GeN, ZrN, NbN, MoN 또는 HfN의 일 이상을 포함할 수 있다.
버퍼층(11)은 하부층(12) 아래에 형성되어, 상부에 위치하는 층들의 결정 성장을 도울 수 있고, 결과적으로 자유층(13)의 수직 자기 이방성을 더욱 향상시킬 수 있다. 버퍼층(11)은 단일 금속, 금속 합금, 금속 질화물, 금속 산화물 등 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 또한, 버퍼층(11)은 하부전극(도시하지 않음)과 하부층(12)의 격자 상수 불일치를 해소하기 위하여 하부전극(도시하지 않음)과 정합성이 우수한 물질로 형성할 수 있다. 예를 들면, 버퍼층(11)은 탄탈륨(Ta)을 포함할 수 있다.
스페이서층(16)은 고정층(15)과 자기 보정층(17) 사이에 개재되어 이들 사이의 버퍼 역할을 수행하면서, 자기 보정층(17)의 특성을 향상시키는 역할을 할 수 있다. 스페이서층(16)은 Ru 등과 같은 귀금속을 포함할 수 있다.
자기 보정층(17)은 고정층(15)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소시키는 기능을 할 수 있다. 이러한 경우, 고정층(15)에 의해 생성되는 표류자계가 자유층(13)에 미치는 영향이 감소하여 자유층(13)에서의 편향 자기장이 감소할 수 있다. 즉, 자기 보정층(17)에 의해, 고정층(15)으로부터의 표류자계에 기인하는 자유층(13)의 자화 반전 특성(히스테리시스 곡선)의 쉬프트가 무효화될 수 있다. 이를 위하여, 자기 보정층(17)은 고정층(15)의 자화 방향과 반평행한 자화 방향을 가질 수 있다. 본 실시예에서, 고정층(15)이 위에서 아래로 향하는 자화 방향을 갖는 경우, 자기 보정층(17)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 반대로, 고정층(15)이 아래에서 위로 향하는 자화 방향을 갖는 경우, 자기 보정층(17)은 위에서 아래로 향하는 자화 방향을 가질 수 있다. 자기 보정층(17)은 스페이서층(16)을 통하여 고정층(15)과 반자성 교환 결합되어, SAF(synthetic anti-ferromagnet) 구조를 형성할 수 있다. 자기 보정층(17)은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
본 실시예에서, 자기 보정층(17)은 고정층(15)의 위에 존재하나, 자기 보정층(17)의 위치는 다양하게 변형될 수 있다. 예컨대, 자기 보정층(17)은 MTJ 구조의 아래에 위치할 수 있다. 또는, 예컨대, 자기 보정층(17)은 MTJ 구조와 별개로 패터닝되면서, MTJ 구조의 위, 아래, 또는 옆에 배치될 수 있다.
캡핑층(18)은 가변 저항층(123)를 보호하는 역할을 할 수 있다. 캡핑층(18)은 금속 등 다양한 도전 물질, 또는 옥사이드 등을 포함할 수 있다. 특히, 캡핑층(18)은 층 내의 핀 홀(pin hole)이 적고 습식 및/또는 건식 식각에 대한 저항성이 큰 금속 계열 물질로 형성될 수 있다. 예컨대, 캡핑층(18)은 Ru 등과 같은 귀금속을 포함할 수 있다.
캡핑층(18)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 일 실시예에서, 캡핑층(18)은 옥사이드, 금속 및 그 조합을 포함하는 다중막 구조를 가질 수 있으며, 예를 들어, 옥사이드층/제1 금속층/제2 금속층으로 이루어진 다중막 구조를 가질 수 있다.
일 실시예에서, 고정층(15)과 자기 보정층(17) 사이의 격자 구조 차이 및 격자 미스매치를 해소하기 위한 물질층(도시되지 않음)이 고정층(15)과 자기 보정층(17) 사이에 개재될 수 있다. 예를 들면, 이러한 물질층은 비정질일 수 있으며, 나아가 도전성 물질, 예컨대, 금속, 금속 질화물, 금속 산화물 등을 포함할 수 있다.
선택 소자층(121)은 제1 배선(110) 및 제1 절연층(101)을 관통하는 비아 홀의 측벽에 형성될 수 있으며, 제1 배선(110) 및 제1 절연층(101) 표면에 대하여 수직인 방향으로 형성될 수 있다.
최근, 고밀도의 크로스 포인트 어레이를 형성하기 위하여, 메모리층과 셀렉터층이 동일 소자 상의 상/하부에 적층된 구조를 이용하는 것이 일반적이다. 이와 같은, 적층 구조, 예를 들어, 1S1M 구조 등의 형성에 있어서, 각각의 층을 이루는 물질층을 순차적으로 형성한 후, 식각 공정을 통하여 한번에 식각함으로써 메모리층과 셀렉터층을 패터닝하는 공정이 이용되었다. 이 경우, MTJ를 포함하는 메모리층은 수십 종의 서로 다른 재료로 이루어진 층들이 적층되어 있으며, 메모리층과 셀렉터층은 소자의 기본적인 특성을 좌우하는 매우 민감한 물질로, 후속 공정이나 인접한 다른 박막으로부터의 영향에 의해 그 특성이 열화되는 경우가 빈번하다. 예를 들어, 메모리층과 셀렉터층 패터닝 시에 식각 공정에 의한 메모리층과 셀렉터층의 손상이 야기될 수 있다. 일례로, 하부에 셀레터층이 형성되고 상부에 메모리층, 예를 들어, MTJ가 형성된 구조에 있어서, MTJ의 IBE(Ion Beam Etching) 시에 셀렉터층 측면에 MTJ 물질이 재증착되거나 노킹되는 현상이 발생한다. 이와 같이, 셀렉터층 측면에 재증착 또는 노킹된 물질은 브레이크 다운(break down)을 일으키거나 셀렉터층 특성을 열화시키게 된다.
본 실시예에 있어서는, 이러한 문제점을 해결하기 위하여, 선택 소자층(121)을 제1 배선(110), 제1 절연층(101), 가변 저항층(123) 및 제2 배선(130)의 표면에 대하여 수직인 방향으로 형성할 수 있다. 즉, 선택 소자층(121)은 제1 배선(110) 및 제1 절연층(101)을 관통하는 비아 홀의 측벽에 제1 전극층(122)의 측면을 둘러싸도록 형성될 수 있다. 가변 저항층(123)은 선택 소자층(121) 및 제1 전극층(122) 상부에 형성될 수 있다.
이와 같이, 선택 소자층(121)과 가변 저항층(123)을 식각 공정에 의해 한번에 패터닝하는 대신에, 선택 소자층(121)을 가변 저항층(123) 표면에 대하여 수직인 방향으로 형성함으로써, 가변 저항층(123) 패터닝 시 선택 소자층(121) 측면에서의 재증착이나 노킹에 의한 선택 소자층(121)의 성능 열화를 방지할 수 있다. 또한, 종래 수평 방향으로 형성된 경우에 비하여 선택 소자층(121)의 러프니스에 의한 가변 저항층(123)의 성능 열화를 방지하는 효과도 발휘할 수 있다.
선택 소자층(121)은 가변 저항층(123)으로의 접근을 제어하는 기능을 할 수 있다. 이를 위하여, 선택 소자층(121)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 특성 즉, 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이러한 선택 소자층(121)으로는, NbO2, TiO2, VO2, WO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층 등이 이용될 수 있다. 선택 소자층(121)은 단일막 구조를 갖거나 또는 2 이상의 막의 조합으로 선택 소자 특성을 나타내는 다중막 구조를 가질 수 있다.
일 실시예에서, 선택 소자층(121)은 문턱 스위칭 동작을 수행하도록 구성될 수 있다. 문턱 스위칭 동작은, 선택 소자층(121)에 외부 전압을 스윕(sweep)하면서 인가할 때, 선택 소자층(121)이 다음과 같은 턴온 및 턴오프 상태를 순차적으로 구현하는 것을 나타낼 수 있다. 턴온 상태의 구현은, 초기 상태에서 선택 소자층(121)에 전압의 절대치를 순착적으로 증가시키면서 스윕할 때, 소정의 제1 문턱 전압 이상에서 동작 전류가 비선형적으로 증가하는 현상이 발생함으로써 달성될 수 있다. 턴오프 상태의 구현은, 선택 소자층(121)이 턴온된 상태에서 선택 소자층(121)에 인가되는 전압의 절대치를 다시 순차적으로 감소시킬 때, 소정의 제2 문턱 전압 미만에서 동작 전류가 비선형적으로 감소하는 현상이 발생함으로써 달성될 수 있다.
선택 소자층(121)은 선택 소자층(121)용 물질층 내에 형성되는 도핑 영역을 통하여, 문턱 스위칭 동작을 수행할 수 있다. 따라서, 문턱 스위칭 동작 영역의 크기는 도펀트의 분포 면적에 의해 제어될 수 있다. 도펀트는 선택 소자층(121)에 전도성 캐리어의 트랩 사이트를 형성할 수 있다. 이와 같은 트랩 사이트는 외부 전압의 인가에 대응하여 이동하는 전도성 캐리어를 포획하거나 전도시킴으로써 문턱 스위칭 동작 특성을 구현할 수 있다.
일 실시예에서, 선택 소자층(121)은 도펀트가 도핑된 절연 물질을 포함할 수 있다. 선택 소자층(121)은 도펀트가 도핑된 산화물, 질화물, 산질화물, 또는 그 조합을 포함할 수 있다. 일례로, 산화물, 질화물, 산질화물, 또는 그 조합은 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 텅스텐 산화물, 하프늄 산화물, 탄탈 산화물, 니오브 산화물, 실리콘 질화물, 티타늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 하프늄 질화물, 탄탈 질화물, 니오브 질화물, 실리콘 산질화물, 티타늄 산질화물, 알루미늄 산질화물, 텅스텐 산질화물, 하프늄 산질화물, 탄탈 산질화물, 니오브 산질화물 또는 그 조합을 포함할 수 있다. 선택 소자층(121)에 도핑되는 도펀트는 n형 또는 p형 도펀트를 포함할 수 있으며, 이온 주입 공정에 의해 도입될 수 있다. 도펀트는, 예를 들어, 붕소(B), 질소(N), 탄소(C), 인(P), 비소(As), 알루미늄(Al), 실리콘(Si) 및 게르마늄(Ge)으로 이루어진 군으로부터 선택되는 1종 이상을 포함할 수 있다. 일례로, 선택 소자층(121)은 As 또는 Ge이 도핑된 실리콘 산화물을 포함할 수 있다.
제1 전극층(122)은 제1 배선(110)과 가변 저항층(123)을 관통하는 비아 홀 내에 매립될 수 있으며, 비아 홀 내에서 선택 소자층(121)에 의해 측면이 둘러싸일 수 있다.
제1 전극층(122)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 예를 들어, 하부 전극층(121), 중간 전극층(123) 및 상부 전극층(125)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 알루미늄(Al), 구리(Cu), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN) 또는 그 조합을 포함할 수 있다.
본 실시예에서, 메모리 셀(120)은 선택 소자층(121), 제1 전극층(122) 및 가변 저항층(123)을 포함하나, 메모리 셀 구조물(120)이 데이터 저장 특성을 갖기만 하면 다양하게 변형될 수 있다. 또한, 메모리 셀(120)은 층들(121 내지 123)에 더하여 메모리 셀(120)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(미도시됨)을 더 포함할 수도 있다.
이와 같이 형성된 복수의 메모리 셀들(120)은 일정 간격으로 서로 떨어져 위치하며, 그 사이에는 트렌치가 형성될 수 있다. 복수의 메모리 셀들(120) 사이의 트렌치는 예를 들어, 약 1:1 내지 40:1, 또는 약 10:1 내지 40:1, 또는 약 10:1 내지 20:1, 또는 약 5:1 내지 10:1, 또는 약 10:1 내지 15:1, 또는 약 1:1 내지 25:1, 또는 약 1:1 내지 30:1, 또는 약 1:1 내지 35:1, 또는 1:1 내지 45:1, 또는 약 1:1 내지 40:1의 범위 내의 높이-대-폭(H/W) 종횡비를 가질 수 있다.
일부 실시예에서, 이러한 트렌치들은 기판(100)의 상부 표면에 대하여 실질적으로 수직인 측벽을 가질 수 있다. 또한, 일 실시예에서, 이웃하는 트렌치들은 서로 실질적으로 등거리로 이격될 수 있다. 그러나, 다른 일 실시예에서, 이웃하는 트렌치들의 간격은 변화될 수 있다.
본 실시예에서는 1층의 크로스 포인트 구조물에 관하여 설명하였으나, 2층 이상의 크로스 포인트 구조물이 수직 방향으로 적층될 수도 있다.
다음으로, 도 2a 내지 도 2g를 참조하며, 참조하여, 본 실시예의 반도체 메모리의 제조 방법의 일 실시예를 설명한다. 도 1a 내지 도 1c의 실시예에 설명된 것과 유사한 내용에 대해서는 상세한 설명을 생략한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 메모리 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 소정의 하부 구조물(미도시됨)이 형성된 기판(200) 상에 제1 배선(210)을 형성할 수 있다. 제1 배선(210)은, 기판(200) 상에 제1 배선(210) 형성을 위한 도전층을 형성한 후, 제1 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다. 기판(200)과 제1 배선(210) 사이에 절연층(도시되지 않음)이 개재될 수 있다.
이어서, 제1 배선(210) 상에 제1 절연층(201)을 형성할 수 있다. 제1 절연층(201)은 산화물, 질화물 또는 그 조합을 포함할 수 있다. 예를 들어, 제1 절연층(201)은 실리콘 산화물, 알루미늄 산화물 또는 그 조합을 포함할 수 있다.
도 2b를 참조하면, 제1 절연층(201) 및 제1 배선(210)을 관통하는 비아 홀(240)을 형성할 수 있다. 비아 홀(240)은 후속 공정에서 선택 소자층(도 2e의 도면부호 221 참조) 및 제1 전극층(도 2e의 도면부호 222 참조)이 형성되는 공간을 나타낼 수 있다.
비아 홀(240)은 기판(200)이 노출되도록 제1 절연층(201) 및 제1 배선(210)을 식각함으로써 형성될 수 있다. 기판(200)과 제1 배선(210) 사이에 절연층(도시되지 않음)이 개재되는 경우, 비아 홀(240)에 의해 절연층이 노출될 수 있다.
비아 홀(240) 형성을 위한 식각 공정은 습식 식각 공정 또는 건식 식각 공정에 의해 이루어질 수 있다.
도 2c를 참조하면, 비아 홀(240)의 측벽 및 제1 절연층(201)의 상부에 선택 소자층용 물질층(221A)을 형성할 수 있다.
선택 소자층용 물질층(221A)은 NbO2, TiO2, VO2, WO2 등과 같은 MIT(Metal Insulator Transition) 소자, ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등과 같은 MIEC(Mixed Ion-Electron Conducting) 소자, Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같이 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 기타 실리콘 산화물, 실리콘 질화물, 금속 산화물 등 다양한 절연 물질로 이루어지면서 얇은 두께를 가짐으로써 특정 전압 또는 전류 하에서 전자의 터널링을 허용하는 터널링 절연층, 도핑된 절연 물질 등으로 형성될 수 있다.
도 2d를 참조하면, 도 2c의 구조 상에 제1 전극층용 물질층(222A)을 형성할 수 있다. 제1 전극층용 물질층(222A)은 선택 소자층용 물질층(221A)을 덮고, 비아 홀(240)을 채우도록 형성할 수 있다.
제1 전극층용 물질층(222A)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 예를 들어, 제1 전극층용 물질층(222A)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 알루미늄(Al), 구리(Cu), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN) 또는 그 조합을 포함할 수 있으며, 예를 들어, TiN을 포함할 수 있다.
도 2e를 참조하면, 제1 절연층(201) 상부가 노출되도록 평탄화 공정, 예를 들어, 화학적 기계적 평탄화(Chemical Mechanical Planarization, CMP)을 수행할 수 있다. 평탄화 공정에 의해 제1 절연층(201) 및 제1 배선(210)을 관통하는 비아 홀(도 2b의 도면부호 240 참조) 내에 제1 전극층(222) 및 제1 전극층(222)을 둘러싸는 선택 소자층(221)이 형성될 수 있다. 즉, 선택 소자층(221)은 제1 절연층(201) 및 제1 배선(210)을 관통하는 비아 홀(240)의 측벽에 형성되며, 제1 전극층(222)은 비아 홀(240) 내에 매립되며, 측면이 선택 소자층(221)으로 둘러싸이도록 형성될 수 있다.
본 실시예에서, 선택 소자층(221) 및 제1 전극층(222)은 제1 배선(210) 및 제1 절연층(201)의 층 표면에 대하여 수직인 방향으로 형성될 수 있다.
도 2e에 도시된 구조의 상면도를 도 3에 나타낸다.
도 3을 참조하면, 제1 절연층(201)을 관통하는 비아 홀(도 2b의 도면부호 240 참조) 내에 제1 전극층(222)이 매립될 수 있으며, 선택 소자층(221)은 비아 홀(240) 내에서 제1 전극층(222)을 둘러싸도록 형성될 수 있다.
본 실시예에서는, 선택 소자층용 물질층(221A) 및 제1 전극층용 물질층(222A)을 형성한 후, 한번의 평탄화 공정에 의해 선택 소자층(221) 및 제1 전극층(222)을 형성할 수 있다(도 2e 참조). 그러나, 다른 실시예에서는, 선택 소자층용 물질층(221A) 및 제1 전극층용 물질층(222A)에 대하여 각각 개별적으로 평탄화 공정을 수행하여 선택 소자층(221) 및 제1 전극층(222)을 형성할 수도 있다. 즉, 비아 홀의 측벽 및 제1 절연층(201) 상부를 덮도록 선택 소자층용 물질층(221A)을 형성한 후, 평탄화 공정을 수행하여 제1 절연층(201) 상부를 노출시키고, 비아 홀(240) 측벽에 선택 소자층(221)을 형성할 수 있다. 이어서, 제1 절연층(201) 상부를 덮고, 비아 홀을 채우도록 제1 전극층용 물질층(222A)을 형성하고, 평탄화 공정을 수행하여 제1 절연층(201) 상부를 노출시키고, 비아 홀(240) 내에 매립된 제1 전극층(222)을 형성할 수도 있다.
도 2f를 참조하면, 선택 소자층(221) 및 제2 전극층(222) 상부에 가변 저항층(223)을 형성할 수 있다.
가변 저항층(223)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 물질을 포함할 수 있다. 가변 저항층(223)은 가변 저항층(223)용 물질층을 형성한 후, 마스크 패턴(도시되지 않음)을 이용한 식각 공정, 예를 들어, IBE 공정에 의해 패터닝함으로써 형성될 수 있다.
본 실시예에 따르면, 가변 저항층(223) 패터닝 전에, 하부에 위치하는 선택 소자층(221)이 제1 절연층(201) 및 제1 배선(210)을 관통하는 비아 홀(240) 내에 수직 방향으로 이미 형성된 상태이다. 따라서, 가변 저항층(223) 패터닝 시 선택 소자층(221) 측벽에 가변 저항층(223) 물질이 재증착되거나 노킹되는 문제를 방지할 수 있다. 즉, 본 실시예에 있어서는 가변 저항층(223) 패터닝 시, 선택 소자층(221) 측벽에의 재증착 또는 노킹에 의한 브레이크 다운이나 선택 소자층(221) 특성 열화를 효과적으로 방지하여, 선택 소자층(221)의 성능을 효율적으로 개선할 수 있다.
또한, 본 실시예에 따르면, 선택 소자층(221)이 수직 방향으로 형성되므로, 종래 수평 방향으로 형성되는 경우에 비하여 추가적인 이점을 발휘할 수 있다. 종래, 수평 방향으로 형성되는 셀렉터층이 있어서, 셀렉터층의 표면이 매끄럽지 않고 큰 러프니스를 가질 경우, 이러한 표면 러프니스는 인접한 MTJ를 포함하는 메모리층의 성능 및 수율을 저하시키는 문제가 있다. 그러나, 본 실시예에 있어서는, 선택 소자층(221)이 수직 방향으로 형성되므로, 종래 수평 방향으로 형성되는 경우에 비하여 표면 러프니스에 의한 영향을 감소시킬 수 있어, 표면 러프니스에 의한 가변 저항층(223)의 성능 열화를 방지할 수 있다.
도 2g를 참조하면, 도 2f의 구조 상에 가변 저항층(223)의 측면을 둘러싸도록 제2 절연층(202)을 형성할 수 있다. 제2 절연층(202)은 산화물, 질화물 또는 그 조합을 포함할 수 있다. 예를 들어, 제2 절연층(202)은 실리콘 산화물, 알루미늄 산화물 또는 그 조합을 포함할 수 있다.
이어서, 가변 저항층(223) 상에 제2 배선(230)을 형성할 수 있다.
제2 배선(230)은 제2 배선(230) 형성을 위한 도전층을 형성한 후, 제2 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다. 제2 배선(230)은 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
도 2a 내지 도 2g에 설명된 제조 방법에 의해 형성된 반도체 메모리는 기판(200), 제1 배선(210), 메모리 셀(220), 제2 배선(230), 제1 절연층(201) 및 제2 절연층(202)을 포함할 수 있으며, 메모리 셀(220)은 선택 소자층(221), 제1 전극층(222) 및 가변 저항층(223)을 포함할 수 있다. 선택 소자층(221)은 제1 절연층(201) 및 제1 배선(210)을 관통하는 비아 홀(240) 내의 측벽에 제1 전극층(222)을 둘러싸도록 수직 방향으로 형성될 수 있으며, 제1 전극층(222)은 비아 홀(240) 내에서 선택 소자층(221)에 의해 둘러싸이도록 매립되어 형성될 수 있다.
본 실시예에 따르면, 제1 전극층(222) 및 선택 소자층(221)을 제1 절연층(201) 및 제1 배선(210)을 관통하는 비아 홀(240) 내에 수직 방향으로 형성함으로써, 가변 저항층(223) 패터닝 시 선택 소자층(221) 측벽에 대한 재증착 또는 노킹을 방지하여 선택 소자층(221)의 성능을 개선할 수 있으며, 선택 소자층(221) 표면 러프니스에 의한 가변 저항층(223)의 성능 열화를 방지할 수 있다.
도 2a 내지 도 2g에 도시된 기판(200), 제1 배선(210), 메모리 셀(220), 제2 배선(230), 제1 절연층(201), 제2 절연층(202), 선택 소자층(221), 제1 전극층(222) 및 가변 저항층(223)은 각각 도 1b에 도시된 기판(100), 제1 배선(110), 메모리 셀(120), 제2 배선(130), 제1 절연층(101), 제2 절연층(102), 선택 소자층(121), 제1 전극층(122) 및 가변 저항층(123)에 대응할 수 있다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 메모리 형성 방법을 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4g에 도시된 실시예는 콘택층(도 4d의 도면부호 424 참조)이 더 형성되어 있으며, 선택 소자층(321)용 물질층 및 제1 전극층(322)용 물질층에 대하여 개별적인 평탄화 공정이 수행되는 점을 제외하고는 도 2a 내지 도 2g에 도시된 실시예와 유사하다. 도 4a 내지 도 4g에 도시된 실시예에 있어서, 도 2a 내지 도 2g에 도시된 실시예에 관하여 설명된 것과 유사한 내용에 대해서는 그 상세한 설명을 생략한다.
도 4a를 참조하면, 소정의 하부 구조물(미도시됨)이 형성된 기판(400) 상에 제1 배선(410)을 형성할 수 있다. 제1 배선(410)은, 기판(400) 상에 제1 배선(410) 형성을 위한 도전층을 형성한 후, 제1 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다. 기판(400)과 제1 배선(410) 사이에 절연층(도시되지 않음)이 개재될 수 있다.
이어서, 제1 배선(410) 상에 제1 절연층(401)을 형성할 수 있다.
도 4b를 참조하면, 제1 절연층(401) 및 제1 배선(410)을 관통하는 비아 홀(440)을 형성할 수 있다. 비아 홀(440)은 후속 공정에서 선택 소자층(도 4d의 도면부호 421 참조) 및 제1 전극층(도 4d의 도면부호 422 참조)이 형성되는 공간을 나타낼 수 있다.
비아 홀(440)은 기판(400)이 노출되도록 제1 절연층(401) 및 제1 배선(410)을 식각함으로써 형성될 수 있다. 기판(400)과 제1 배선(410) 사이에 절연층(도시되지 않음)이 개재되는 경우, 비아 홀(440)에 의해 절연층이 노출될 수 있다.
비아 홀(440) 형성을 위한 식각 공정은 습식 식각 공정 또는 건식 식각 공정에 의해 이루어질 수 있다.
도 4c를 참조하면, 비아 홀(440)의 측벽에 선택 소자층(421)을 형성할 수 있다.
선택 소자층(421)은 비아 홀(440)의 측벽 및 제1 절연층(401)의 상부를 덮도록 선택 소자층(421)용 물질층을 형성한 후, 제1 절연층(401) 상부를 노출시키도록 평탄화 공정을 수행함으로써 형성될 수 있다.
도 4d를 참조하면, 선택 소자층(421)의 측벽 상에 콘택층(424)을 형성할 수 있다.
일 실시예에서, 콘택층(424)은 제1 전극층(도 4e의 도면부호 422 참조)과 선택 소자층(421) 사이의 접착층 또는 오믹 접촉층으로 기능할 수 있다. 다른 일 실시예에서, 콘택층(424)은 제1 전극층(422)과 선택 소자층(421) 사이의 반응 또는 확산을 방지하기 위한 패시베이션층으로 기능할 수 있다.
콘택층(424)은 Pt, Ti, TiN, Pd, Ir, W, Ta, Hf, Nb, V, TaN, NbN, 그 조합, 또는 다른 도전성 물질과의 합금을 포함할 수 있다.
콘택층(424)은 선택 소자층(421)의 측벽 및 제1 절연층(401) 상부를 덮도록 콘택층(424)용 물질층을 형성한 후, 제1 절연층(401) 상부를 노출시키도록 평탄화 공정을 수행함으로써 형성될 수 있다.
도 4e를 참조하면, 비아 홀(440) 내의 공간을 매립하도록 제1 전극층(422)을 형성할 수 있다. 제1 전극층(422)은 콘택층(424)으로 둘러싸인 비아 홀(440) 내의 공간을 채우도록 형성될 수 있다.
일 실시예에서, 제1 전극층(422)은, 도 4d의 구조 상에, 제1 절연층(401)을 덮고, 비아 홀(440)을 채우도록 제1 전극층(422)용 물질층을 형성한 후, 제1 절연층(401) 상부가 노출되도록 평탄화 공정을 수행함으로써 형성될 수 있다.
이에 의해, 제1 절연층(401) 및 제1 배선(410)을 관통하는 비아 홀(도 4b의 도면부호 440 참조) 내에 매립된 제1 전극층(422), 제1 전극층의 측면을 둘러싸도록 배치되는 콘택층(424) 및 콘택층(424)의 측면을 둘러싸도록 배치되는 선택 소자층(421)이 형성될 수 있다.
본 실시예에서는, 선택 소자층(421)용 물질층, 콘택층(424)용 물질층 및 제1 전극층(422)용 물질층에 대하여 각각 개별적으로 평탄화 공정을 수행하여 선택 소자층(421), 콘택층(424) 및 제1 전극층(422)을 형성할 수 있다. 그러나, 다른 실시예에서는, 선택 소자층(421)용 물질층, 콘택층(424)용 물질층 및 제1 전극층(422)용 물질층에 대하여 한번의 평탄화 공정에 의해 선택 소자층(421), 콘택층(424) 및 제1 전극층(422)을 형성할 수도 있다. 즉, 비아 홀(440)의 측벽 및 제1 절연층(401)의 상부를 덮도록 선택 소자층(421)용 물질층을 형성하고(도 4c 참조), 선택 소자층(421)용 물질층을 덮도록 콘택층(424)용 물질층을 형성하고, 콘택층(424)용 물질층을 덮고 비아 홀을 채우도록 제1 전극층(422)용 물질층을 형성한 후, 제1 절연층(401) 상부가 노출되도록 평탄화 공정을 수행함으로써 선택 소자층(421), 콘택층(424) 및 제1 전극층(422)을 형성할 수도 있다.
도 4f를 참조하면, 선택 소자층(421), 콘택층(424) 및 제1 전극층(422) 상부에 가변 저항층(423)을 형성할 수 있다.
가변 저항층(423)은 가변 저항층(423)용 물질층을 형성한 후, 마스크 패턴(도시되지 않음)을 이용한 식각 공정, 예를 들어, IBE 공정에 의해 패터닝함으로써 형성될 수 있다.
본 실시예에 따르면, 가변 저항층(423) 패터닝 전에, 하부에 위치하는 선택 소자층(421)이 제1 절연층(401) 및 제1 배선(410)을 관통하는 비아 홀(440) 내에 수직 방향으로 이미 형성된 상태이다. 따라서, 가변 저항층(423) 패터닝 시 선택 소자층(421) 측벽에 가변 저항층(423) 물질이 재증착되거나 노킹되어 발생하는 브레이크 다운이나 선택 소자층(221) 특성 열화를 효과적으로 방지하여, 선택 소자층(221)의 성능을 효율적으로 개선할 수 있다. 또한, 본 실시예에 있어서는, 선택 소자층(421)이 수직 방향으로 형성되므로, 종래 수평 방향으로 형성되는 경우에 비하여 선택 소자층(421)의 표면 러프니스에 의한 영향을 감소시킬 수 있으므로, 선택 소자층(421)의 표면 러프니스에 의한 가변 저항층(423)의 성능 열화를 방지할 수 있다.
도 4g를 참조하면, 도 4f의 구조 상에 가변 저항층(423)의 측면을 둘러싸도록 제2 절연층(402)을 형성할 수 있다.
이어서, 가변 저항층(423) 상에 제2 배선(430)을 형성할 수 있다.
제2 배선(430)은 제2 배선(430) 형성을 위한 도전층을 형성한 후, 제2 방향으로 연장하는 라인 형상의 마스크 패턴을 이용하여 식각함으로써 형성될 수 있다. 제2 배선(430)은 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
도 4a 내지 도 4g에 설명된 제조 방법에 의해 형성된 반도체 메모리는 기판(400), 제1 배선(410), 메모리 셀(420), 제2 배선(430), 제1 절연층(401) 및 제2 절연층(402)을 포함할 수 있으며, 메모리 셀(420)은 선택 소자층(421), 제1 전극층(422), 가변 저항층(423) 및 콘택층(424)을 포함할 수 있다. 제1 전극층(422)은 비아 홀(440) 내에 콘택층(424)에 의해 측면이 둘러싸이도록 매립되어 형성될 수 있다. 선택 소자층(421)은 제1 절연층(401) 및 제1 배선(410)을 관통하는 비아 홀(440) 내의 측벽에 콘택층(424)의 측면을 둘러싸도록 수직 방향으로 형성될 수 있다. 콘택층(424)은 비아 홀(440) 내에서 제1 전극층(422)과 선택 소자층(421) 사이에 개재될 수 있다.
본 실시예에 따르면, 제1 전극층(422) 및 선택 소자층(421)을 제1 절연층(401) 및 제1 배선(410)을 관통하는 비아 홀(440) 내에 수직 방향으로 형성함으로써, 가변 저항층(423) 패터닝 시 선택 소자층(421) 측벽에 대한 재증착 또는 노킹을 방지하여 선택 소자층(421)의 성능을 개선할 수 있으며, 선택 소자층(421) 표면 러프니스에 의한 가변 저항층(423)의 성능 열화를 방지할 수 있다. 또한, 본 실시예에 따르면, 제1 전극층(422)과 선택 소자층(421) 사이에 콘택층(424)을 더 포함함으로써, 제1 전극층(422)과 선택 소자층(421) 사이의 접촉 또는 오믹 접촉 특성을 더 개선하거나, 이들 층 사이의 반응 또는 확산을 방지할 수 있다.
도 4a 내지 도 4g에 도시된 기판(400), 제1 배선(410), 메모리 셀(420), 제2 배선(430), 제1 절연층(401), 제2 절연층(402), 선택 소자층(421), 제1 전극층(422) 및 가변 저항층(423)은 각각 도 2a 내지 도 2g에 도시된 기판(200), 제1 배선(210), 메모리 셀(220), 제2 배선(230), 제1 절연층(201), 제2 절연층(202), 선택 소자층(221), 제1 전극층(222) 및 가변 저항층(223), 및 도 1b에 도시된 기판(100), 제1 배선(110), 메모리 셀(120), 제2 배선(130), 제1 절연층(101), 제2 절연층(102), 선택 소자층(121), 제1 전극층(122) 및 가변 저항층(123)에 대응할 수 있다.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체 메모리를 나타내는 도면이다.
도 5에 도시된 실시예는 콘택층(524)이 제1 전극층(422)의 측면 및 하부를 둘러싸도록 형성된 점을 제외하고는 도 4g에 도시된 실시예와 유사하다.
도 5에 도시된 반도체 메모리는 기판(500), 제1 배선(510), 메모리 셀(520), 제2 배선(530), 제1 절연층(501) 및 제2 절연층(502)을 포함할 수 있으며, 메모리 셀(530)은 선택 소자층(521), 제1 전극층(522) 및 가변 저항층(523) 및 콘택층(524)을 포함할 수 있다. 선택 소자층(521)은 제1 절연층(501) 및 제1 배선(510)을 관통하는 비아 홀 내의 측벽에 형성될 수 있다. 제1 전극층(522)은 비아 홀 내에서 콘택층(524)에 의해 측면 및 하부가 둘러싸이도록 매립되어 형성될 수 있다. 콘택층(524)은 비아 홀 내에서 제1 전극층(522)의 측면 및 하부를 둘러싸도록 배치될 수 있다. 콘택층(524)은 선택 소자층(521)과 제1 전극층(522) 사이에 개재되고, 제1 배선(510)과 제1 전극층(522) 사이에 개재될 수 있다.
도 5에 도시된 기판(500), 제1 배선(510), 메모리 셀(520), 제2 배선(530), 제1 절연층(501), 제2 절연층(502), 선택 소자층(521), 제1 전극층(522) 및 가변 저항층(523)은 각각 도 4g에 도시된 기판(400), 제1 배선(410), 메모리 셀(420), 제2 배선(430), 제1 절연층(401), 제2 절연층(402), 선택 소자층(421), 제1 전극층(422) 및 가변 저항층(423), 도 2g에 도시된 기판(200), 제1 배선(210), 메모리 셀(220), 제2 배선(230), 제1 절연층(201), 제2 절연층(202), 선택 소자층(221), 제1 전극층(222) 및 가변 저항층(223), 및 도 1b에 도시된 기판(100), 제1 배선(110), 메모리 셀(120), 제2 배선(130), 제1 절연층(101), 제2 절연층(102), 선택 소자층(121), 제1 전극층(122) 및 가변 저항층(123)에 대응할 수 있다.
도 6에 도시된 실시예는 가변 저항층(623)과 제2 배선(630) 사이에 제2 전극(625)이 더 형성되어 있는 점을 제외하고는 도 2g에 도시된 실시예와 유사하다.
제2 전극층(625)은 메모리 셀(620)의 최상부에 위치하여 제2 배선(630)과 메모리 셀(620) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다.
제2 전극층(625)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 예를 들어, 하부 전극층(121), 중간 전극층(123) 및 상부 전극층(125)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 알루미늄(Al), 구리(Cu), 구리(Cu), 아연(Zn), 니켈(Ni), 코발트(Co), 납(Pd), 텅스텐질화물(WN), 텅스텐실리사이드(WSi), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 티타늄알루미늄질화물(TiAlN), 탄탈륨질화물(TaN), 탄탈륨실리콘질화물(TaSiN), 탄탈륨알루미늄질화물(TaAlN), 탄소(C), 실리콘카바이드(SiC), 실리콘카본질화물(SiCN) 또는 그 조합을 포함할 수 있다.
제2 전극층(625)은 제1 전극층(622)과 동일한 물질, 또는 상이한 물질로 형성될 수 있다.
일 실시예에서, 제2 전극층(625)은 선택 소자층(621) 및 제1 전극층(622)이 형성된 구조 상에 가변 저항층(623)용 물질층 및 상부 전극층(625)용 물질층을 순차적으로 형성하고, 하드 마스크 패턴을 이용하여 상부 전극층(625)용 물질층 및 가변 저항층(623)용 물질층을 순차적으로 식각함으로써, 가변 저항층(623)과 함께 형성될 수 있다.
다른 실시예에서, 제2 전극층(625)은 가변 저항층(623)과 함께 패터닝되지 않고, 개별적으로 패터닝되어 형성될 수도 있다. 즉, 선택 소자층(621) 및 제1 전극층(622)이 형성된 구조 상에 가변 저항층(623)용 물질층을 형성하고, 하드 마스크 패턴을 이용하여 식각함으로써 가변 저항층(623)을 형성한 후, 그 상부에 상부 전극층(625)용 물질층을 형성하고, 이를 하드 마스크 패턴을 이용하여 식각함으로써 제2 전극층(625)을 형성할 수도 있다.
도 6에 도시된 반도체 메모리는 기판(600), 제1 배선(610), 메모리 셀(620), 제2 배선(630), 제1 절연층(601) 및 제2 절연층(602)을 포함할 수 있으며, 메모리 셀(620)은 선택 소자층(621), 제1 전극층(622), 가변 저항층(623) 및 제2 전극층(625)을 포함할 수 있다. 선택 소자층(621)은 제1 절연층(601) 및 제1 배선(610)을 관통하는 비아 홀 내의 측벽에 제1 전극층(622)의 측면을 둘러싸도록 수직 방향으로 형성될 수 있다. 제1 전극층(622)은 비아 홀 내에서 선택 소자층(621)에 의해 측면이 둘러싸이도록 매립되어 형성될 수 있다.
도 6에 도시된 기판(600), 제1 배선(610), 메모리 셀(620), 제2 배선(630), 제1 절연층(601), 제2 절연층(602), 선택 소자층(621), 제1 전극층(622) 및 가변 저항층(623)은 각각 도 2g에 도시된 기판(200), 제1 배선(210), 메모리 셀(220), 제2 배선(230), 제1 절연층(201), 제2 절연층(202), 선택 소자층(221), 제1 전극층(222) 및 가변 저항층(223), 및 도 1b에 도시된 기판(100), 제1 배선(110), 메모리 셀(120), 제2 배선(130), 제1 절연층(101), 제2 절연층(102), 선택 소자층(121), 제1 전극층(122) 및 가변 저항층(123)에 대응할 수 있다.
도 7에 도시된 실시예는 가변 저항층(723)과 제2 배선(730) 사이에 제2 전극층(725)이 더 형성되어 있는 점을 제외하고는 도 4g에 도시된 실시예와 유사하다.
제2 전극층(725)은 메모리 셀(720)의 최상부에 위치하여 제2 배선(730)과 메모리 셀(720) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다.
제2 전극층(725)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
제2 전극층(725)은 제1 전극층(722)과 동일한 물질, 또는 상이한 물질로 형성될 수 있다.
일 실시예에서, 제2 전극층(725)은 가변 저항층(723)과 함께 패터닝될 수 있다.
다른 일 실시예에서, 제2 전극층(725)은 가변 저항층(723)과 별도로 개별적으로 패터닝될 수 있다.
도 7에 도시된 반도체 메모리는 기판(700), 제1 배선(710), 메모리 셀(720), 제2 배선(730), 제1 절연층(701) 및 제2 절연층(702)을 포함할 수 있으며, 메모리 셀(720)은 선택 소자층(721), 제1 전극층(722), 가변 저항층(723), 콘택층(724) 및 제2 전극층(725)을 포함할 수 있다. 제1 전극층(722)은 비아 홀 내에 콘택층(724)에 의해 측면이 둘러싸이도록 매립되어 형성될 수 있다. 선택 소자층(721)은 제1 절연층(701) 및 제1 배선(710)을 관통하는 비아 홀 내의 측벽에 콘택층(724)의 측면을 둘러싸도록 수직 방향으로 형성될 수 있다. 콘택층(724)은 비아 홀 내에서 제1 전극층(722)과 선택 소자층(721) 사이에 개재될 수 있다.
도 7에 도시된 기판(700), 제1 배선(710), 메모리 셀(720), 제2 배선(730), 제1 절연층(701), 제2 절연층(702), 선택 소자층(721), 제1 전극층(722), 가변 저항층(723) 및 콘택층(724)은 각각 도 4g에 도시된 기판(400), 제1 배선(410), 메모리 셀(420), 제2 배선(430), 제1 절연층(401), 제2 절연층(402), 선택 소자층(421), 제1 전극층(422), 가변 저항층(423) 및 콘택층(424)에 대응할 수 있다.
도 8에 도시된 실시예는 가변 저항층(823)과 제2 배선(830) 사이에 제2 전극층(825)이 더 형성되어 있는 점을 제외하고는 도 5에 도시된 실시예와 유사하다.
제2 전극층(825)은 메모리 셀(820)의 최상부에 위치하여 제2 배선(830)과 메모리 셀(820) 사이의 전류 또는 전압의 전달 통로로 기능할 수 있다.
제2 전극층(825)은 다양한 도전 물질, 예컨대, 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
제2 전극층(825)은 제1 전극층(822)과 동일한 물질, 또는 상이한 물질로 형성될 수 있다.
일 실시예에서, 제2 전극층(825)은 가변 저항층(823)과 함께 패터닝될 수 있다.
다른 일 실시예에서, 제2 전극층(825)은 가변 저항층(823)과 별도로 개별적으로 패터닝될 수 있다.
도 8에 도시된 반도체 메모리는 기판(800), 제1 배선(810), 메모리 셀(820), 제2 배선(830), 제1 절연층(801) 및 제2 절연층(802)을 포함할 수 있으며, 메모리 셀(830)은 선택 소자층(821), 제1 전극층(822), 가변 저항층(823) 및 콘택층(824)을 포함할 수 있다. 선택 소자층(821)은 제1 절연층(801) 및 제1 배선(810)을 관통하는 비아 홀 내의 측벽에 형성될 수 있다. 제1 전극층(822)은 비아 홀 내에서 콘택층(824)에 의해 측면 및 하부가 둘러싸이도록 매립되어 형성될 수 있다. 콘택층(824)은 비아 홀 내에서 제1 전극층(822)의 측면 및 하부를 둘러싸도록 배치될 수 있다. 콘택층(824)은 선택 소자층(821)과 제1 전극층(822) 사이에 개재되고, 제1 배선(810)과 제1 전극층(822) 사이에 개재될 수 있다.
도 8에 도시된 기판(800), 제1 배선(810), 메모리 셀(820), 제2 배선(830), 제1 절연층(801), 제2 절연층(802), 선택 소자층(821), 제1 전극층(822) 및 가변 저항층(823)은 각각 도 5에 도시된 기판(500), 제1 배선(510), 메모리 셀(520), 제2 배선(530), 제1 절연층(501), 제2 절연층(502), 선택 소자층(521), 제1 전극층(522) 및 가변 저항층(523)에 대응할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 9 내지 도 12는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 그 자신을 관통하는 비아 홀을 포함하는 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 비아 홀 내에 매립된 제1 전극층; 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸도록 배치되는 선택 소자층; 및 상기 선택 소자층 및 상기 제1 전극층 상에 배치되는 가변 저항층을 포함할 수 있다. 이를 통해, 기억부(1010) 형성 시, 가변 저항층의 패터닝에 있어서 선택 소자층 측벽에서의 재증착 또는 노킹에 의한 손상을 방지하여 선택 소자층 성능을 개선할 수 있으며, 수평형 선택 소자층에 비하여 선택 소자층의 러프니스에 의한 가변 저항층의 성능 열화를 방지할 수 있다. 결과적으로, 마이크로프로세서(1000)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 10을 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 그 자신을 관통하는 비아 홀을 포함하는 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 비아 홀 내에 매립된 제1 전극층; 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸도록 배치되는 선택 소자층; 및 상기 선택 소자층 및 상기 제1 전극층 상에 배치되는 가변 저항층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 형성 시, 가변 저항층의 패터닝에 있어서 선택 소자층 측벽에서의 재증착 또는 노킹에 의한 손상을 방지하여 선택 소자층 성능을 개선할 수 있으며, 수평형 선택 소자층에 비하여 선택 소자층의 러프니스에 의한 가변 저항층의 성능 열화를 방지할 수 있다. 결과적으로, 프로세서(1100)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 그 자신을 관통하는 비아 홀을 포함하는 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 비아 홀 내에 매립된 제1 전극층; 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸도록 배치되는 선택 소자층; 및 상기 선택 소자층 및 상기 제1 전극층 상에 배치되는 가변 저항층을 포함할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 형성 시, 가변 저항층의 패터닝에 있어서 선택 소자층 측벽에서의 재증착 또는 노킹에 의한 손상을 방지하여 선택 소자층 성능을 개선할 수 있으며, 수평형 선택 소자층에 비하여 선택 소자층의 러프니스에 의한 가변 저항층의 성능 열화를 방지할 수 있다. 결과적으로, 시스템(1200)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 8과 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 12를 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 그 자신을 관통하는 비아 홀을 포함하는 제1 배선; 상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선; 상기 비아 홀 내에 매립된 제1 전극층; 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸도록 배치되는 선택 소자층; 및 상기 선택 소자층 및 상기 제1 전극층 상에 배치되는 가변 저항층을 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 형성 시, 가변 저항층의 패터닝에 있어서 선택 소자층 측벽에서의 재증착 또는 노킹에 의한 손상을 방지하여 선택 소자층 성능을 개선할 수 있으며, 수평형 선택 소자층에 비하여 선택 소자층의 러프니스에 의한 가변 저항층의 성능 열화를 방지할 수 있다. 결과적으로, 메모리 시스템(1300)의 전기적 특성 및 동작 특성을 향상시키고 신뢰성을 확보할 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100, 200, 400, 500, 600, 700, 800: 기판
110, 210, 410, 510, 610, 710, 810: 제1 배선
120, 220, 420, 520, 620, 720, 820: 메모리 셀
121, 221, 421, 521, 621, 721, 821: 선택 소자층
122, 222, 422, 522, 622, 722, 822: 제1 전극층
123, 223, 423, 523, 623, 723, 823: 가변 저항층
424, 424, 724, 824: 콘택층
625, 725, 825: 제2 전극층
130, 230, 430, 530, 630, 730, 830: 제2 배선

Claims (32)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    그 자신을 관통하는 비아 홀을 포함하는 제1 배선;
    상기 제1 배선 상에 상기 제1 배선과 이격하여 배치되는 제2 배선;
    상기 비아 홀 내에 매립된 제1 전극층;
    상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸도록 배치되는 선택 소자층; 및
    상기 선택 소자층 및 상기 제1 전극층 상에 배치되는 가변 저항층을 포함하는
    전자 장치.
  2. 제1항에 있어서,
    상기 선택 소자층 및 상기 제1 전극층은 상기 제1 배선, 상기 가변 저항층 및 상기 제2 배선의 표면에 대하여 수직 방향으로 배치되는
    전자 장치.
  3. 제1항에 있어서,
    상기 가변 저항층은 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 또는 그 조합을 포함하는
    전자 장치.
  4. 제1항에 있어서,
    상기 선택 소자층은 MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ion-Electron Conducting) 소자, 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 터널링 절연층, 도핑된 절연 물질, 또는 그 조합을 포함하는
    전자 장치.
  5. 제1항에 있어서,
    상기 제1 전극층은 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합을 포함하는
    전자 장치.
  6. 제1항에 있어서,
    상기 반도체 메모리는,
    상기 제1 전극층과 상기 선택 소자층 사이에 개재되는 콘택층을 더 포함하는
    전자 장치.
  7. 제6항에 있어서,
    상기 콘택층은 Pt, Ti, TiN, Pd, Ir, W, Ta, Hf, Nb, V, TaN, NbN, 그 조합, 또는 다른 도전성 물질과의 합금을 포함하는
    전자 장치.
  8. 제1항에 있어서,
    상기 반도체 메모리는,
    상기 제1 전극층과 상기 선택 소자층 사이에 개재되고 상기 제1 전극층과 상기 제1 배선 사이에 개재되는 콘택층을 더 포함하는
    전자 장치.
  9. 제8항에 있어서,
    상기 콘택층은 Pt, Ti, TiN, Pd, Ir, W, Ta, Hf, Nb, V, TaN, NbN, 그 조합, 또는 다른 도전성 물질과의 합금을 포함하는
    전자 장치.
  10. 제1항에 있어서,
    상기 반도체 메모리는,
    상기 가변 저항층과 상기 제2 배선 사이에 배치되는 제2 전극층을 더 포함하는
    전자 장치.
  11. 제10항에 있어서,
    상기 제2 전극층은 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합을 포함하는
    전자 장치.
  12. 제10항에 있어서,
    상기 제2 전극층은 상기 제1 전극층과 동일한 물질, 또는 상이한 물질을 포함하는
    전자 장치.
  13. 제1항에 있어서,
    상기 제1 배선과 상기 제2 배선 사이에 배치되는 제1 절연층 및 제2 절연층을 더 포함하며,
    상기 제1 절연층은 상기 제1 배선과 상기 제2 절연층 사이에 배치되며,
    상기 제2 절연층은 상기 제1 절연층 상에서 상기 가변 저항층의 측면을 둘러싸도록 배치되며,
    상기 비아 홀은 상기 제1 배선 및 상기 제1 절연층을 관통하도록 배치되는
    전자 장치.
  14. 제1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  15. 제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  16. 제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  17. 제1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  18. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에 제1 배선을 형성하는 단계;
    상기 제1 배선을 관통하는 비아 홀을 형성하는 단계;
    상기 비아 홀 내에 매립된 제1 전극층 및 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸는 선택 소자층을 형성하는 단계;
    상기 제1 전극층 및 상기 선택 소자층 상에 가변 저항층을 형성하는 단계; 및
    상기 가변 저항층 상에 제2 배선을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 선택 소자층 및 상기 제1 전극층은 상기 제1 배선, 상기 가변 저항층 및 상기 제2 배선의 표면에 대하여 수직 방향으로 배치되는
    전자 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 비아 홀 내에 매립된 제1 전극층 및 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸는 선택 소자층을 형성하는 단계는,
    상기 비아 홀의 측벽 및 상기 제1 배선의 상부를 덮도록 선택 소자층용 물질층을 형성하는 단계;
    상기 선택 소자층용 물질층 상에서 상기 비아 홀을 매립하도록 제1 전극층용 물질층을 형성하는 단계; 및
    상기 제1 배선의 상부가 노출되도록 평탄화 공정을 수행하는 단계를 포함하는
    전자 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 비아 홀 내에 매립된 제1 전극층 및 상기 비아 홀 내에서 상기 제1 전극층의 측면을 둘러싸는 선택 소자층을 형성하는 단계는,
    상기 비아 홀의 측벽 및 상기 제1 배선의 상부를 덮도록 선택 소자층용 물질층을 형성하는 단계;
    상기 제1 배선의 상부가 노출되도록 평탄화 공정을 수행하는 단계;
    상기 제1 배선의 상부를 덮고 상기 비아 홀을 매립하도록 제1 전극층용 물질층을 형성하는 단계; 및
    상기 제1 배선의 상부가 노출되도록 평탄화 공정을 수행하는 단계를 포함하는
    전자 장치의 제조 방법.
  22. 제18항에 있어서,
    상기 가변 저항층은 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 또는 그 조합을 포함하는
    전자 장치의 제조 방법.
  23. 제18항에 있어서,
    상기 선택 소자층은 MIT(Metal Insulator Transition) 소자, MIEC(Mixed Ion-Electron Conducting) 소자, 칼코게나이드(chalcogenide) 계열 물질을 포함하는 OTS(Ovonic Threshold Switching) 소자, 터널링 절연층, 도핑된 절연 물질, 또는 그 조합을 포함하는
    전자 장치의 제조 방법.
  24. 제18항에 있어서,
    상기 제1 전극층은 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합을 포함하는
    전자 장치의 제조 방법.
  25. 제18항에 있어서,
    상기 제1 전극층과 상기 선택 소자층 사이에 개재되는 콘택층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 콘택층은 Pt, Ti, TiN, Pd, Ir, W, Ta, Hf, Nb, V, TaN, NbN, 그 조합, 또는 다른 도전성 물질과의 합금을 포함하는
    전자 장치의 제조 방법.
  27. 제18항에 있어서,
    상기 제1 전극층과 상기 선택 소자층 사이에 개재되고 상기 제1 전극층과 상기 제1 배선 사이에 개재되는 콘택층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 콘택층은 Pt, Ti, TiN, Pd, Ir, W, Ta, Hf, Nb, V, TaN, NbN, 그 조합, 또는 다른 도전성 물질과의 합금을 포함하는
    전자 장치의 제조 방법.
  29. 제18항에 있어서,
    상기 가변 저항층과 상기 제2 배선 사이에 제2 전극층을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 제2 전극층은 금속, 금속 질화물, 도전성 탄소 물질, 또는 이들의 조합을 포함하는
    전자 장치의 제조 방법.
  31. 제29항에 있어서,
    상기 제2 전극층은 상기 제1 전극층과 동일한 물질, 또는 상이한 물질을 포함하는
    전자 장치의 제조 방법.
  32. 제18항에 있어서,
    상기 제1 배선 상에 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에서 상기 가변 저항층의 측면을 둘러싸도록 제2 절연층을 형성하는 단계를 더 포함하며,
    상기 비아 홀은 상기 제1 배선 및 상기 제1 절연층을 관통하도록 형성되는
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