KR20210111515A - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 복수의 메모리 셀; 및 상기 제1 및 제2 방향의 대각선 방향에서, 인접한 두 개의 메모리 셀 사이에 위치하는 히트 싱크를 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정이 용이하고 신뢰성 및 동작 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 복수의 메모리 셀; 및 상기 제1 및 제2 방향의 대각선 방향에서, 인접한 두 개의 메모리 셀 사이에 위치하는 히트 싱크를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 기판 상에, 제1 방향으로 연장하고, 각각이 제1 배선 및 초기 메모리 셀을 포함하는 복수의 적층 구조물을 형성하는 단계; 상기 적층 구조물의 상기 제1 방향과 교차하는 제2 방향의 양 측벽 상에 제1 캡슐막을 형성하고, 상기 제1 캡슐막 사이의 공간 상부를 막는 제2 캡슐막을 형성하는 단계; 상기 적층 구조물, 상기 제1 캡슐막 및 상기 제2 캡슐막 상에 도전막 및 제2 방향으로 연장하는 복수의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 도전막, 상기 적층 구조물, 상기 제1 캡슐막 및 상기 제2 캡슐막을 식각하여, 제2 배선, 메모리 셀, 제1 캡슐막 패턴 및 제2 캡슐막 패턴을 형성하는 단계 - 여기서, 상기 제1 방향에서 상기 메모리 셀 사이의 폭은, 상기 제2 캡슐막 패턴 사이의 폭보다 큼. - ; 및 상기 제2 캡슐막 패턴 사이의 공간에 히트 싱크를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의하면, 공정이 용이하고 신뢰성 및 동작 특성을 확보할 수 있는 전자 장치 및 그 제조 방법을 제공할 수 있다.
도 1a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다.
도 9a 내지 도 10d는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예를 설명함에 앞서, 본 실시예가 적용될 수 있는 메모리 장치에 관하여 간략히 설명하기로 한다.
본 실시예는, 서로 교차하는 하부 배선과 상부 배선 사이의 교차점에 메모리 셀이 배열되는 메모리 장치에 적용될 수 있다.
여기서, 메모리 셀은, 메모리 장치의 동작시 열을 필요로 하거나 열을 생성하는 메모리 셀일 수 있다. 예컨대, 메모리 셀은 상변화 물질을 포함하는 메모리 셀일 수 있다. 참고로, 상변화 물질은, 자신을 통해 흐르는 전류에 따라 발생하는 주울 열(Joule's heat)에 의하여 비정질 상태(amorphous state)와 결정질 상태(crystalline state) 사이에서 스위칭할 수 있다. 상변화 물질이 비정질 상태인 경우, 상변화 물질은 상대적으로 고저항 상태에 있을 수 있고, 상변화 물질이 결정질 상태인 경우, 상변화 물질은 상대적으로 저저항 상태에 있을 수 있다. 이와 같은 상변화 물질의 저항 차이를 이용하여 메모리 셀에 데이터가 저장될 수 있다.
그런데, 이러한 열은 주변으로 전달되어 인접하는 메모리 셀의 상변화 물질에 영향을 주는 열적 디스터번스(thermal disturbance) 현상을 초래할 수 있다. 열적 디스터번스 현상에 의하여 메모리 장치의 동작에 에러가 발생하고 그에 따라 메모리 장치의 신뢰성이 저하되는 문제가 발생할 수 있다.
이하에서는, 메모리 장치의 동작시 인접한 메모리 셀 간의 열 전달을 감소시킴으로써, 위와 같은 문제점들을 해결할 수 있는 메모리 장치 및 그 제조 방법을 제안하고자 한다.
도 1a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다. 필요에 따라, 특정 높이에서의 평면도 및 이 평면도의 소정 절단선에 따른 단면도를 도시하였다. 구체적으로, 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 반도체 메모리를 위에서 본 평면도이다. 도 1b, 도 2b 및 도 3b는 각각 도 1a, 도 2a 및 도 3a의 A1-A1' 선에 따른 단면도이다. 도 4b 및 도 4c는 각각 도 4a의 A2-A2' 선 및 A3-A3' 선에 따른 단면도이다. 도 5b 및 도 5c는 각각 도 5a의 A2-A2' 선 및 A3-A3' 선에 따른 단면도이고, 도 5d는 메모리 셀(120A)의 상면 높이에서의 평면도이다. 도 6b 및 도 6c는 각각 도 6a의 A2-A2' 선 및 A3-A3' 선에 따른 단면도이고, 도 6d는 메모리 셀(120A)의 상면 높이에서의 평면도이다. 도 7b 및 도 7c는 각각 도 7a의 A2-A2' 선 및 A3-A3' 선에 따른 단면도이고, 도 7d는 메모리 셀(120A)의 상면 높이에서의 평면도이다. 도 8b 및 도 8c는 각각 도 8a의 A2-A2' 선 및 A3-A3' 선에 따른 단면도이고, 도 8d는 메모리 셀(120A)의 상면 높이에서의 평면도이다. 도 5e 및 도 5f는 도 4a 내지 도 4c의 공정과 도 5a 내지 도 5d의 공정 사이의 중간 과정을 설명하기 위한 단면도이다.
이하, 제조 방법을 먼저 설명하기로 한다.
도 1a 및 도 1b를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 실리콘 등의 반도체 물질을 포함할 수 있다. 또한, 기판(100) 내에는 요구되는 소정의 하부 구조물(미도시됨)이 형성될 수 있다. 예컨대, 기판(100) 내에는 집적 회로를 구성하는 트랜지스터 등이 형성될 수 있다.
이어서, 기판(100) 상에 제1 배선(110) 및 초기 메모리 셀(120)이 적층된 구조물을 형성할 수 있다. 제1 배선(110) 및 초기 메모리 셀(120)이 적층된 구조물을 이하, 적층 구조물(110, 120)이라 하기로 한다. 적층 구조물(110, 120)은 제1 방향 예컨대, A1-A1' 선과 교차하는 방향으로 연장하는 라인 형상을 가질 수 있다. 복수의 적층 구조물(110, 120)은 제1 방향과 교차하는 제2 방향 예컨대, A1-A1' 선과 평행한 방향에서 서로 이격하여 배열될 수 있다. 본 실시예에서는, 두 개의 적층 구조물(110, 120)이 도시되어 있으나, 제2 방향으로 배열되는 적층 구조물(110, 120)의 개수는 다양하게 변형될 수 있다.
적층 구조물(110, 120)은, 기판(100) 상에 제1 배선(110) 형성을 위한 도전층 및 초기 메모리 셀(120) 형성을 위한 하나 이상의 물질층을 형성한 후, 제1 방향으로 연장하는 라인 형상의 마스크 패턴(미도시됨)을 이용하여 이 물질층 및 도전층을 식각하는 방식으로 형성될 수 있다. 그에 따라, 제1 배선(110)과 초기 메모리 셀(120)은 평면상 서로 중첩할 수 있다.
제1 배선(110)은 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 제1 배선(110)은 워드라인 및 비트라인 중 어느 하나로 기능할 수 있다.
초기 메모리 셀(120)은, 제1 배선(110) 및 후술하는 제2 배선에 인가되는 전압 또는 전류에 따라 데이터를 저장할 수 있기만 하면, 다양한 물질을 포함할 수 있고 다양한 층 구조를 가질 수 있다. 본 실시예에서, 초기 메모리 셀(120)은 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성에 의하여 데이터를 저장할 수 있다. 일례로서, 초기 메모리 셀(120)은 하부 전극층(121), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함할 수 있다.
하부 전극층(121) 및 상부 전극층(129)은 초기 메모리 셀(120)의 양단 예컨대, 하단 및 상단에 각각 위치하여 초기 메모리 셀(120)의 동작에 필요한 전압을 전달하는 기능을 할 수 있다. 중간 전극층(125)은 선택 소자층(123)과 가변 저항층(127)을 물리적으로 분리하면서 전기적으로 연결시키는 기능을 할 수 있다. 하부 전극층(121), 중간 전극층(125) 또는 상부 전극층(129)은, 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 또는, 하부 전극층(121), 중간 전극층(125) 또는 상부 전극층(129)은 탄소 전극일 수도 있다.
선택 소자층(123)은, 메모리 셀 사이의 전류 누설을 방지하는 기능을 할 수 있다. 초기 메모리 셀(120)은 후속 공정에서 패터닝되어 섬 형상의 메모리 셀로 변형되고 이 메모리 셀은 제1 배선(110)과 후술하는 제2 배선 사이의 교차점에 위치할 수 있다. 이때, 메모리 셀은 제1 배선(110) 또는 제2 배선을 공유하기 때문에, 공유하는 배선을 통하여 메모리 셀들 사이에 전류 누설이 발생할 수 있다. 선택 소자층(123)은 이러한 전류 누설을 차단하기 위한 것이다. 이를 위하여, 선택 소자층(123)은 문턱 스위칭 특성 즉, 인가되는 전압이 소정 임계값 미만인 경우에는 전류를 거의 흘리지 않다가, 인가되는 전압이 소정 임계값 이상이 되면 급격히 증가하는 전류를 흘리는 특성을 가질 수 있다. 이 임계값을 문턱 전압이라고 하며, 문턱 전압을 기준으로 선택 소자층(123)은 턴온 상태 또는 턴오프 상태로 구현될 수 있다. 선택 소자층(123)은 다이오드, 칼코게나이드계 물질 등과 같은 OTS(Ovonic Threshold Switching) 물질, 금속 함유 칼코게나이드계 물질 등과 같은 MIEC(Mixed Ionic Electronic Conducting) 물질, NbO2, VO2 등과 같은 MIT(Metal Insulator Transition) 물질, SiO2, Al2O3 등과 같이 상대적으로 넓은 밴드 갭을 갖는 터널링 절연층 등을 포함할 수 있다
가변 저항층(127)은 초기 메모리 셀(120)에서 데이터를 저장하는 기능을 하는 부분일 수 있다. 이를 위하여 가변 저항층(127)은 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 가질 수 있다. 가변 저항층(127)은 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 본 실시예에서 가변 저항층(127)은 열에 의하여 가변 저항 동작이 발생할 수 있다. 일례로서, 가변 저항층(127)은 상변화 물질을 포함할 수 있다.
본 실시예에서는, 초기 메모리 셀(120)이 순차적으로 적층된 하부 전극층(121), 선택 소자층(123), 중간 전극층(125), 가변 저항층(127) 및 상부 전극층(129)을 포함하는 경우를 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 가변 저항층(127)을 제외하고, 나머지 층들 중 적어도 하나는 생략될 수 있다. 또는, 가변 저항층(127)과 선택 소자층(123)의 상하가 뒤바뀌는 것 등과 같이, 적층 순서도 가변될 수 있다. 또는, 이 층들(121, 123, 125, 127, 129)에 더하여 하나 이상의 층들이 더 형성될 수도 있다.
이어서, 적층 구조물(110, 120)이 형성된 기판(100) 상에 제1 캡슐막(130)이 형성될 수 있다.
제1 캡슐막(130)은 스텝 커버리지(step coverage) 특성이 우수한 막 및/또는 공정을 이용하여 형성될 수 있다. 예컨대, 제1 캡슐막(130)은 ALD(Atomic Layer Deposition) 방식으로 형성될 수 있다. 그에 따라, 제1 캡슐막(130)은 적층 구조물(110, 120)의 측면 및 상면을 따라 형성될 수 있다. 또한, 제1 캡슐막(130)은 적층 구조물(110, 120) 사이의 공간을 완전히 매립하지 않는 얇은 두께로 형성될 수 있다.
제1 캡슐막(130)은 후속 공정에서 초기 메모리 셀(120)을 보호하는 기능을 수행할 수 있다. 제1 캡슐막(130)은 절연성의 물질을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 일례로서, 제1 캡슐막(130)은 실리콘 산화물, 실리콘 질화물, 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 도 1a 및 도 1b의 공정 결과물 상에 제2 캡슐막(140)을 형성할 수 있다.
제2 캡슐막(140)은 스텝 커버리지 특성이 열악한 막 및/또는 공정을 이용하여 형성될 수 있다. 예컨대, 제2 캡슐막(140)은 HDP(High Density Plasma)를 이용한 증착 방식으로 형성될 수 있다. 그에 따라, 제2 캡슐막(140)은, 제1 캡슐막(130)을 사이에 두고, 적층 구조물(110, 120)의 상부 즉, 적층 구조물(110, 120)의 상면 및 상부 측벽 상에만 두껍게 형성될 수 있다. 제2 캡슐막(140)은 자신의 측면이 초기 메모리 셀(120)의 측면 상의 제1 캡슐막(130)보다 제2 방향에서 적층 구조물(110, 120) 사이의 공간을 향하여 더 돌출된 오버행(overhang) 구조를 가질 수 있다. 인접한 제2 캡슐막(140)의 오버행 부분은 서로 접촉함으로써(P1 참조) 적층 구조물(110, 120) 사이의 공간 상부를 막을 수 있다. 그 결과, 제1 캡슐막(130)과 제2 캡슐막(140)에 의해 둘러싸이는 제1 에어갭(AG1)이 형성될 수 있다. 제1 에어갭(AG1)의 측면 및 하면은, 적층 구조물(110, 120)의 서로 마주하는 측면 및 그 사이의 기판(100) 상면을 따라 형성된 제1 캡슐막(130)에 정의될 수 있고, 제1 에어갭(AG1)의 상면은 제2 캡슐막(140)에 의해 정의될 수 있다. 설명의 편의를 위하여 도 2a의 평면도에 제1 에어갭(AG1)을 굵은 점선으로 표기하였다. 제1 에어갭(AG1)은, 도 1a 및 도 1b에서 설명된 적층 구조물(110, 120) 사이의 공간과 마찬가지로, 제1 방향을 따라 연장할 수 있다.
제2 캡슐막(140)은 절연성의 물질을 포함할 수 있다. 일례로서, 제2 캡슐막(140)은 실리콘 산화물, 실리콘 질화물, 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 제2 캡슐막(140)은 제1 캡슐막(130)과 상이한 물질로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 초기 메모리 셀(120)의 상면, 예컨대, 상부 전극층(129)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 그 결과, 초기 메모리 셀(120) 상면 상의 제1 캡슐막(130) 및 제2 캡슐막(140)이 제거되어 제1 캡슐막 패턴(130A) 및 제2 캡슐막 패턴(140A)이 형성될 수 있다.
제1 캡슐막 패턴(130A)은 적층 구조물(110, 120)의 측면 및 적층 구조물(110, 120) 사이의 기판(100)의 상면을 따라 형성된 상태일 수 있다. 제2 캡슐막 패턴(140A)은 적층 구조물(110, 120) 사이의 공간 상부를 막으면서 평면상 제1 방향으로 연장하는 라인 형상을 가질 수 있다. 제1 캡슐막 패턴(130A)의 상면 및 제2 캡슐막 패턴(140A)의 상면은 초기 메모리 셀(120)의 상면과 함께 평탄면을 이룰 수 있다.
본 평탄화 공정시 제2 캡슐막 패턴(140A) 아래의 제1 에어갭(AG1)은 그대로 유지될 수 있다.
도 4a 내지 도 4c를 참조하면, 도 3a 및 도 3b의 공정 결과물 즉, 제1 캡슐막 패턴(130A)의 상면, 제2 캡슐막 패턴(140A)의 상면 및 초기 메모리 셀(120)의 상면이 이루는 평탄면 상에 제2 배선 형성을 위한 도전층(150)을 형성할 수 있다. 도전층(150)은 다양한 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 또는 이들의 조합을 포함할 수 있다.
도전층(150)은 도 3a 및 도 3b의 공정 결과물을 모두 덮는 평판 형상을 가질 수 있다. 그에 따라, 도전층(150)은, 초기 메모리 셀(120) 및 제1 캡슐막 패턴(130A) 상에 위치하는 부분과, 제2 캡슐막 패턴(140A) 상에 위치하는 부분을 포함할 수 있다.
이어서, 도전층(150) 상에 도전층(150) 및 초기 메모리 셀(120)을 패터닝하기 위한 마스크 패턴(160)을 형성할 수 있다. 마스크 패턴(160)은 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
도 5a 내지 도 5d를 참조하면, 마스크 패턴(160)을 식각 베리어로 도전층(150) 및 초기 메모리 셀(120)을 식각할 수 있다. 그 결과, 제2 방향으로 연장하는 제2 배선(150A)과, 제1 배선(110)과 제2 배선(150A)의 사이에서 제1 배선(110)과 제2 배선(150A)의 교차 영역에 위치하는 메모리 셀(120A)이 형성될 수 있다. 복수의 제2 배선(150A)은 제1 방향에서 서로 이격하여 배열될 수 있다. 참고로, 본 식각 공정에서 사용된 마스크 패턴(160)은 제거될 수 있다.
메모리 셀(120A)은 하부 전극(121A), 선택 소자 패턴(123A), 중간 전극(125A), 가변 저항 패턴(127A) 및 상부 전극(129A)의 적층 구조를 포함할 수 있다. 제1 방향에서 메모리 셀(120A)의 양 측벽은 제2 배선(150A)과 정렬될 수 있고, 제2 방향에 서 메모리 셀(120A)의 양 측벽은 제1 배선(110)과 정렬될 수 있다. 제1 배선(110)이 워드라인으로 기능하는 경우 제2 배선(150A)은 비트라인으로 기능할 수 있다. 반대로, 제1 배선(110)이 비트라인으로 기능하는 경우 제2 배선(150A)은 워드라인으로 기능할 수 있다. 본 실시예에서는, 제1 방향에서 이격하는 두 개의 제2 배선(150A)과, 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열되는 2*2개의 메모리 셀(120A)이 도시되어 있다. 그러나, 제2 배선(150A)의 개수 및 그에 따른 메모리 셀(120A)의 개수는 다양하게 변형될 수 있다.
본 식각 공정시, 제2 배선(150A) 형성에 의해 드러나는 제1 캡슐막 패턴(130A) 및 제2 캡슐막 패턴(140A)도 함께 식각될 수 있다. 식각된 제1 캡슐막 패턴(130A) 및 식각된 제2 캡슐막 패턴(140A)을 각각 최종 제1 캡슐막 패턴(130B) 및 최종 제2 캡슐막 패턴(140B)이라 하기로 한다. 최종 제1 캡슐막 패턴(130B)은 제2 방향에서 메모리 셀(120A)의 양 측벽 상에 위치할 수 있다. 최종 제2 캡슐막 패턴(140B)은 제2 방향에서 최종 제1 캡슐막 패턴(130B) 사이에 위치할 수 있다.
한편, 제2 배선(150A) 중 메모리 셀(120A) 및 최종 제1 캡슐막 패턴(130B)과 중첩하는 부분을 이하, 제1 부분(150A1)이라 하고, 제2 배선(150A) 중 최종 제2 캡슐막 패턴(140B)과 중첩하는 부분을 이하, 제2 부분(150A2)이라 하기로 한다. 여기서, 제1 방향에서 메모리 셀(120A) 사이의 간격 및/또는 제1 부분(150A1) 사이의 간격을 제1 간격(D1)이라 하고, 제1 방향에서 최종 제2 캡슐막 패턴(140B) 사이의 간격 및/또는 제2 부분(150A2) 사이의 간격을 제2 간격(D2)이라 할 때, 제2 간격(D2)은 제2 간격(D1)보다 클 수 있다. 그 이유에 대하여는, 아래에서 도 5e 및 도 5f를 함께 참조하여 설명하기로 한다.
도전층(150) 및 초기 메모리 셀(120)의 식각 공정은 비등방성 식각과 등방성 식각의 조합으로 수행될 수 있다. 등방성 식각이 수행되는 것은, 비등방성 식각을 수행하는 과정에서 식각되는 측면 상에 폴리머 등의 부산물이 재증착되는 것을 제거함으로써, 가능한 한 수직 프로파일을 갖는 패턴을 형성하기 위함이다. 그런데, 이와 같은 식각 공정시, A2-A2' 선상에서는 식각되는 대상이 도전층(150) 및 초기 메모리 셀(120)인 반면, A3-A3' 선상에서는 식각되는 대상이 도전층(150) 및 제2 캡슐막 패턴(140A)이 될 수 있다. 제2 캡슐막 패턴(140A)은 초기 메모리 셀(120)의 상부 사이의 공간을 막는 요소로서, 초기 메모리 셀(120)에 비하여 훨씬 더 작은 두께를 갖기 때문에, 초기 메모리 셀(120)을 식각하는 과정 중간에 제2 캡슐막 패턴(140A)은 전부 식각되어 그 아래의 제1 에어갭(AG1)이 드러나게 된다. 제2 캡슐막 패턴(140A)이 전부 식각된 직후의 상태를 도 5e 및 도 5f의 좌측 도면에 표기하였다. 이 시점에서는 식각된 제2 캡슐막 패턴(140A) 사이의 간격 및 그 상부의 식각된 도전층(150) 사이의 간격과, 초기 메모리 셀(120)의 식각된 부분 사이의 간격 및 그 상부의 식각된 도전층(150) 사이의 간격이 실질적으로 동일할 수 있다(D1 참조). 그러나, 이 상태에서, 초기 메모리 셀(120)의 나머지에 대한 식각이 더 진행되면, 식각된 제2 캡슐막 패턴(140A) 및 그 상부에 위치하는 식각된 도전층(150)의 측면에 대한 등방성 식각이 진행될 수 있다. 식각된 제2 캡슐막 패턴(140A) 및 그 상부에 위치하는 식각된 도전층(150)의 측면에는 더 이상 재증착되는 물질이 존재하지 않기 때문이다. 즉, 도 5e 및 도 5f의 우측 도면에 도시된 바와 같이, 초기 메모리 셀(120)의 식각된 부분 사이의 간격 및 그 상부의 식각된 도전층(150) 사이의 간격은 실질적으로 유지되나(D1 참조), 식각된 제2 캡슐막 패턴(140A) 및 그 상부에 위치하는 식각된 도전층(150)의 측면은 등방성 식각으로 소실되어(점선 참조) 식각된 제2 캡슐막 패턴(140A) 사이의 간격 및 그 상부의 식각된 도전층(150) 사이의 간격이 점차 증가할 수 있다. 그 결과, 도 5a 내지 도 5d에 도시된 것과 같이, 제1 간격(D1)과 제2 간격(D2)이 상이한 구조물이 획득될 수 있다.
도 6a 내지 도 6d를 참조하면, 도 5a 내지 도 5d의 공정 결과물 상에 제3 캡슐막(170)을 형성할 수 있다.
제3 캡슐막(170)은 스텝 커버리지 특성이 우수한 막 및/또는 공정을 이용하여 형성될 수 있다. 예컨대, 제3 캡슐막(170)은 ALD 방식으로 형성될 수 있다. 그에 따라, 제3 캡슐막(170)은 메모리 셀(120A) 및 제2 배선(150A)이 적층된 적층 구조물(120A, 150A)의 측면 및 상면, 및 최종 제2 캡슐막 패턴(140B) 및 제2 배선(150A)이 적층된 적층 구조물(140B, 150A)의 측면 및 상면을 따라 형성될 수 있다. 제3 캡슐막(170)은 제1 방향에서 적층 구조물(120A, 150A) 사이의 공간 및 적층 구조물(140B, 150A) 사이의 공간을 완전히 매립하지 않는 얇은 두께로 형성될 수 있다. 아울러, 도시하지는 않았지만, 제3 캡슐막(170)은 본 공정에서 노출된 상태인 최종 제1 캡슐막 패턴(130B)의 상면 및/또는 제1 배선(110)의 상면 상에 더 형성될 수 있다.
제3 캡슐막(170)은 제1 방향에서 메모리 셀(120A)의 양 측벽 상에 위치할 수 있다. 제3 캡슐막(170)은 최종 제1 캡슐막 패턴(130B)과 함께 메모리 셀(120A)의 전체 측벽을 둘러쌈으로써 후속 공정에서 메모리 셀(120A)을 보호하는 기능을 수행할 수 있다. 제3 캡슐막(170)은 절연성의 물질을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 일례로서, 제3 캡슐막(170)은 실리콘 산화물, 실리콘 질화물, 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 제3 캡슐막(170)은 최종 제1 캡슐막 패턴(130B)과 동일한 물질로 형성될 수도 있다.
이어서, 제3 캡슐막(170)이 형성된 공정 결과물 상에 제4 캡슐막(180)을 형성할 수 있다.
제4 캡슐막(180)은 스텝 커버리지 특성이 열악한 막 및/또는 공정을 이용하여 형성될 수 있다. 예컨대, 제4 캡슐막(180)은 HDP를 이용한 증착 방식으로 형성될 수 있다. 그에 따라, 제4 캡슐막(180)은, 제3 캡슐막(170)을 사이에 두고, 적층 구조물(120A, 150A)의 상부 즉, 적층 구조물(120A, 150A)의 상면 및 상부 측벽 상에만 두껍게 형성될 수 있다. 또한, 제4 캡슐막(180)은 적층 구조물(140B, 150A)의 상면 및 측벽의 일부 또는 전부를 덮도록 형성될 수 있다. 제4 캡슐막(180)은 자신의 측면이 적층 구조물(120A, 150A)의 측면 상의 제3 캡슐막(170)보다 제1 방향에서 적층 구조물(120A, 150A) 사이의 공간을 향하여 더 돌출된 오버행(overhang) 구조를 가질 수 있다. 적층 구조물(120A, 150A)의 측벽 상의 제4 캡슐막(180)의 오버행 부분은 서로 접촉함으로써(P2 참조) 적층 구조물(120A, 150A) 사이의 공간 상부를 막을 수 있다. 또한, 제4 캡슐막(180)은 자신의 측면이 적층 구조물(140B, 150A)의 측면 상의 제3 캡슐막(170)보다 제1 방향에서 적층 구조물(140B, 150A) 사이의 공간을 향하여 더 돌출된 오버행 구조를 가질 수 있다. 그러나, 전술한 바와 같이 적층 구조물(140B, 150A) 사이의 간격(D2 참조)은 적층 구조물(120A, 150A) 사이의 간격(D1 참조)보다 클 수 있다. 그 때문에, 적층 구조물(140B, 150A)의 측벽 상의 제4 캡슐막(180)의 오버행 부분은 서로 접촉하지 않고 오픈될 수 있다. 이러한 오픈부를 도면부호 E1으로 표기하였다.
본 공정 결과, 제2 에어갭(AG2)이 형성될 수 있다. 제2 에어갭(AG2)은 적층 구조물(120A, 150A) 사이에서는, 제3 캡슐막(170)과 제4 캡슐막(180)에 의해 둘러싸일 수 있다. 보다 구체적으로, 적층 구조물(120A, 150A) 사이에서, 제2 에어갭(AG2)의 측면 및 하면은, 적층 구조물(120A, 150A)의 서로 마주하는 측면 및 그 사이의 제1 배선(110) 상면을 따라 형성된 제3 캡슐막(170)에 의해 정의될 수 있고, 제2 에어갭(AG2)의 상면은 제4 캡슐막(180)에 의해 정의될 수 있다. 제2 에어갭(AG2)은 적층 구조물(120A, 150A) 사이에서 제2 방향을 따라 연장하는 라인 형상을 가질 수 있다. 그에 따라, 제2 에어갭(AG2)은 적층 구조물(140B, 150A) 사이의 영역에서 제1 에어갭(AG1)과 연결될 수 있다. 즉, 적층 구조물(140B, 150A) 사이의 영역에서 제1 에어갭(AG1)과 제2 에어갭(AG2)의 교차 영역이 형성될 수 있다. 결과적으로, 평면상 제1 및 제2 에어갭(AG1, AG2)은, 2*2 행렬로 배열된 4개의 메모리 셀(120A) 사이에서 전체적으로 십자 형상을 가질 수 있다. 적층 구조물(140B, 150A) 사이에서 제1 및 제2 에어갭(AG1, AG2)의 교차 영역은 제4 캡슐막(180)의 오픈부(E1)와 중첩함으로써, 그 상부가 제4 캡슐막(180)으로 막히지 않을 수 있다. 오픈부(E1)는 2*2 행렬로 배열된 4 개의 메모리 셀(120A) 사이의 중앙에 위치할 수 있고, 제4 캡슐막(180) 내에 위치할 수 있다.
제4 캡슐막(180)은 절연성의 물질을 포함할 수 있다. 일례로서, 제4 캡슐막(180)은 실리콘 산화물, 실리콘 질화물, 절연성의 금속 산화물, 절연성의 금속 질화물 또는 이들의 조합을 포함할 수 있다. 제4 캡슐막(180)은 최종 제2 캡슐막 패턴(140B)과 동일한 물질로 형성될 수 있다.
도 7a 내지 도 7d를 참조하면, 제2 배선(150A)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP 공정을 수행할 수 있다. 그 결과, 제2 배선(150A) 상면 상의 제3 캡슐막(170) 및 제4 캡슐막(180)이 제거되어 제3 캡슐막 패턴(170A) 및 제4 캡슐막 패턴(180A)이 형성될 수 있다.
제3 캡슐막 패턴(170A)은 적층 구조물(120A, 150A)의 측면 및 적층 구조물(120A, 150A) 사이의 제1 배선(110)의 상면을 따라 형성된 상태일 수 있다. 아울러, 제3 캡슐막 패턴(170A)은 적층 구조물(140B, 150A)의 측면을 따라 형성된 상태일 수 있다 제4 캡슐막 패턴(180A)은 적층 구조물(120A, 150A) 사이의 공간 상부를 막으면서 평면상 제2 방향으로 연장하는 라인 형상을 가질 수 있다. 제4 캡슐막 패턴(180A)은 적층 구조물(140B, 150A) 사이의 공간 상부는 막지 못하고 오픈부(E1)를 가질 수 있다. 제3 캡슐막 패턴(170A)의 상면 및 제4 캡슐막 패턴(180A)의 상면은 제2 배선(150A)의 상면과 함께 평탄면을 이룰 수 있다.
본 평탄화 공정시 제4 캡슐막 패턴(180A) 아래의 제2 에어갭(AG2)은 제1 에어갭(AG1)과 함께 그대로 유지될 수 있다.
도 8a 내지 도 8d를 참조하면, 오픈부(E1)를 통하여 제1 및 제2 에어갭(AG1, AG2) 내로 높은 열전도도(thermal conductivity)를 갖는 물질을 주입함으로써 히트 싱크(heat sink, 190)를 형성할 수 있다.
히트 싱크(190)는 메모리 셀(120A) 특히, 가변 저항 패턴(127A)으로부터 발산되는 열을 흡수함으로써, 특징 메모리 셀(120A)로부터 인접하는 메모리 셀(120A)로의 열 전달을 감소 및/또는 차단할 수 있다. 히트 싱크(190)는 은, 구리, 납, 주석, 마그네슘, 아연, 철, 금, 알루미늄, 이리듐, 몰리브덴, 니켈, 백금, 베릴륨, 카드뮴, 코발트, 티타늄, 텅스텐 등과 같은 열전도도가 높은 금속, 혹은 티타늄 질화물, 텅스텐 질화물 등과 같이 열전도도가 높은 금속 화합물 등을 포함할 수 있다. 이러한 히트 싱크(1290)에는 별도의 열 방출 패턴(미도시됨)이 연결되어 히트 싱크(190)가 흡수한 열을 외부로 방출시키는 역할을 할 수도 있다.
히트 싱크(190) 형성을 위해 오픈부(E1)로 유입되는 물질은 유동성 물질(flowable material)일 수 있다. 이러한 경우, 후속 공정에서 이 유동성 물질을 경화시키는 공정이 더 수행될 수도 있다. 이때, 유동성 물질의 점성(viscosity)을 상대적으로 높게 조절함으로써 유동성 물질이 제1 및 제2 에어갭(AG1, AG2) 내부로 흘러 들어가는 것을 방지할 수 있다. 그에 따라, 히트 싱크(190)는 제1 및 제2 에어갭(AG1, AG2)의 교차 영역과 중첩하면서 기둥 형상을 갖도록 형성될 수 있다. 본 도면에는 히트 싱크(190)의 측면이 기판(100)의 상면에 대해 실질적으로 수직인 경우를 도시하였으나, 히트 싱크(190)를 형성하는 유동성 물질의 점성에 따라 히트 싱크(190)는 자신의 폭이 아래로 갈수록 증가하는 경사진 측면을 가질 수도 있다. 히트 싱크(190)의 평면 면적은, 오픈부(E1)의 면적보다 클 수 있고, 나아가, 제1 및 제2 에어갭(AG1, AG2)의 교차 영역 이상일 수 있다. 히트 싱크(190)는 2*2 행렬로 배열된 4 개의 메모리 셀(120A) 사이의 중앙에 위치할 수 있다.
이로써, 도 8a 내지 도 8d에 도시된 것과 같은 메모리 장치가 제조될 수 있다.
도 8a 내지 도 8d를 다시 참조하면, 본 실시예의 메모리 장치는, 기판(100) 상에 형성되고 제1 방향으로 연장하는 복수의 제1 배선(110), 제1 배선(110) 상에 형성되고 제2 방향으로 연장하는 복수의 제2 배선(150A), 및 제1 배선(110)과 제2 배선(150A)의 사이에서 제1 배선(110)과 제2 배선(150A)의 교차 영역에 형성되는 복수의 메모리 셀(120A)을 포함할 수 있다.
여기서, 2*2 행렬로 배열되는 네 개의 메모리 셀(120A) 사이의 중앙에는 기둥 형상의 히트 싱크(190)가 위치할 수 있다. 즉, 히트 싱크(190)는 제1 방향 및 제2 방향의 대각선 방향에서 인접한 두 개의 메모리 셀(120A) 사이에 위치할 수 있다. 메모리 셀(120A)에서 발산되는 열은 히트 싱크(190)를 향하는 방향 즉, 제1 및 제2 방향에 대한 대각선 방향으로 이동할 수 있다. 히트 싱크(190)가 높은 열전도도를 갖기 때문이다. 따라서, 메모리 셀(120A) 사이의 열 전달로 인한 열적 디스터번스가 방지될 수 있다.
제2 방향으로 배열되는 두 개의 메모리 셀(120A) 사이에는 제1 방향으로 연장하는 제1 에어갭(AG1)이 배치되고, 제1 방향으로 배열되는 두 개의 메모리 셀(120A) 사이에는 제2 방향으로 연장하는 제2 에어갭(AG2)이 배치될 수 있다. 제1 에어갭(AG1) 및 제2 에어갭(AG2)은 낮은 열 전도도를 갖는 공기로 채워지기 때문에, 제1 방향에서 메모리 셀(120A) 사이의 열 전달 및 제2 방향에서 메모리 셀(120A) 사이의 열 전달을 감소 및/또는 차단할 수 있다. 특히, 위와 같은 히트 싱크(190)로 열이 집중되기 때문에, 제1 방향 및 제2 방향에서의 열 전달은 더욱 감소 및/또는 차단될 수 있다.
히트 싱크(190)는 제1 및 제2 에어갭(AG1, AG2)의 교차 영역과 중첩할 수 있다. 제2 방향에서 메모리 셀(120A)의 양 측면은 최종 제1 캡핑막 패턴(130B)에 의해 보호되면서 히트 싱크(190)와 전기적으로 절연될 수 있고, 제1 방향에서 메모리 셀(120A)의 양 측면은 제3 캡핑막 패턴(170A)에 의해 보호되면서 히트 싱크(190)와 전기적으로 절연될 수 있다.
제2 방향으로 배열되는 두 개의 메모리 셀(120A) 사이에서 제1 에어갭(AG1)의 상부는, 최종 제1 캡핑막 패턴(130B) 상부에 부착되는 최종 제2 캡핑막 패턴(140B)에 의하여 막힐 수 있다. 또한, 제1 방향으로 배열되는 두 개의 메모리 셀(120A) 사이에서 제2 에어갭(AG2)의 상부는, 제3 캡핑막 패턴(170A)의 상부에 부착되는 제4 캡핑막 패턴(180A)에 의하여 막힐 수 있다. 다만, 제1 에어갭(AG1)과 제2 에어갭(AG2)의 교차 영역은, 제4 캡핑막 패턴(180A) 내에 형성된 오픈부(E1)에 의하여 개방된 형태일 수 있다. 공정 과정상, 제2 배선(150A) 형성 후 형성되는 제4 캡핑막 패턴(180A)이 높이는, 초기 메모리 셀(120) 형성 후 형성되는 최종 제2 캡핑막 패턴(140B)의 높이에 비하여 높을 수 있다.
히트 싱크(190)의 최상부는 제4 캡핑막 패턴(180A)에 의해 둘러싸일 수 있다. 히트 싱크(190)의 최상부를 제외한, 하부의 적어도 일부는, 제1 에어갭(AG1) 및 제2 에어갭(AG2)에 의하여 둘러싸일 수 있다.
이상으로 설명한 메모리 장치 및 그 제조 방법에 의하면 아래와 같은 효과가 획득될 수 있다.
우선, 제1 방향 및 제2 방향을 따라 2*2 행렬로 배열되는 메모리 셀 사이의 중앙에 히트 싱크를 배치함으로써, 메모리 셀에서 생성되는 열이 히트 싱크로 집중되게 하여 메모리 셀 사이의 열 전달을 감소시킬 수 있다. 나아가, 제1 방향에서 메모리 셀 사이 및 제2 방향에서 메모리 셀 사이에 에어갭이 위치하게 함으로써 제1 방향 및 제2 방향에서의 메모리 셀 사이의 열 전달을 더욱 감소시킬 수 있다. 결과적으로, 메모리 장치의 열적 디스터번스를 감소 및/또는 방지함으로써 메모리 장치의 동작 특성을 확보하고 신뢰성을 향상시킬 수 있다.
나아가, 위 히트 싱크 및 에어갭 형성 과정시 별도의 마스크 및 식각 공정을 추가하지 않고 절연 물질의 스텝 커버리지 특성을 이용한 공정을 수행함으로써, 용이한 공정으로 위 메모리 장치를 획득할 수 있는 장점이 있다.
도 9a 내지 도 10d는 본 발명의 다른 일 실시예에 따른 반도체 메모리 및 그 제조 방법을 설명하기 위한 도면들이다. 도 9a는 평면도이고, 도 9b 및 도 9c는 각각 도 9a의 A2-A2' 선 및 A3-A3' 선에 따른 단면도이고, 도 9d는 메모리 셀(120A)의 상면 높이에서의 평면도이다. 도 10a는 평면도이고, 도 10b 및 도 10c는 각각 도 10a의 A2-A2' 선 및 A3-A3' 선에 따른 단면도이고, 도 10d는 메모리 셀(120A)의 상면 높이에서의 평면도이다. 전술한 실시예와의 차이점을 중심으로 설명하기로 한다.
우선, 전술한 실시예의 도 1a 내지 도 5d의 공정을 수행하여, 도 5a 내지 도 5d에 도시된 구조물과 동일한 구조물을 획득할 수 있다.
이어서, 도 9a 내지 도 9d를 참조하면, 제1 방향에서 메모리 셀(120A) 및 제2 배선(150A)이 적층된 적층 구조물(120A, 150A) 사이를 매립하면서 최종 제2 캡슐막 패턴(140B) 및 제2 배선(150A)이 적층된 적층 구조물(140B, 150A) 사이는 매립하지 않는 두께로 제3 캡슐막(270)을 형성할 수 있다.
제3 캡슐막(270)은 도 5a 내지 도 5d의 공정 결과물 상에 스텝 커버리지 특성이 우수한 막 및/또는 공정을 이용하여 절연 물질을 증착하되, 적층 구조물(120A, 150A) 사이를 완전히 매립하면서 적층 구조물(140B, 150A) 사이의 공간은 잔류하는 시점까지 증착을 수행하고, 제2 배선(150A)의 상면이 드러날 때까지 평탄화 공정을 수행하는 방식에 의할 수 있다. 전술한 바와 같이, 적층 구조물(120A, 150A) 사이의 간격(D1)이 적층 구조물(140B, 150A) 사이의 간격(D2)보다 작기 때문에, 스텝 커버리지 특성이 우수한 막 및/또는 공정으로 절연 물질을 증착하면, 적층 구조물(120A, 150A) 사이가 먼저 매립될 수 있다. 이 시점에서 증착을 중단하면 도시된 바와 같은 구조물이 획득될 수 있다. 적층 구조물(140B, 150A) 사이에서 제3 캡슐막(270)에 의해 정의되는 공간을 오픈부(E2)라 하기로 한다.
도 10a 내지 도 10d를 참조하면, 오픈부(E2)를 통하여 높은 열전도도를 갖는 물질을 주입함으로써 히트 싱크(290)를 형성할 수 있다.
이로써, 도 10a 내지 도 10d에 도시된 것과 같은 메모리 장치가 제조될 수 있다.
도 10a 내지 도 10d를 다시 참조하면, 본 실시예의 메모리 장치는, 기판(100) 상에 형성되고 제1 방향으로 연장하는 복수의 제1 배선(110), 제1 배선(110) 상에 형성되고 제2 방향으로 연장하는 복수의 제2 배선(150A), 및 제1 배선(110)과 제2 배선(150A)의 사이에서 제1 배선(110)과 제2 배선(150A)의 교차 영역에 형성되는 복수의 메모리 셀(120A)을 포함할 수 있다.
여기서, 2*2 행렬로 배열되는 네 개의 메모리 셀(120A) 사이의 중앙에는 기둥 형상의 히트 싱크(290)가 위치할 수 있다.
제2 방향으로 배열되는 두 개의 메모리 셀(120A) 사이에는 제1 방향으로 연장하는 제1 에어갭(AG1)이 배치될 수 있다. 반면, 제1 방향으로 배열되는 두 개의 메모리 셀(120A) 사이에는 에어갭 대신 제3 캡슐막(270)이 매립될 수 있다. 제1 방향에서 메모리 셀(120A) 사이의 열 전달 정도를 제2 방향에서 메모리 셀(120) 사이의 열 전달 정도와 동일/유사하게 하기 위하여, 제3 캡슐막(270)으로 공기의 열전도도 이하의 열도도를 갖는 절연 물질 예컨대, Low-K 물질을 이용할 수 있다.
제2 방향에서 메모리 셀(120A)의 양 측면은 최종 제1 캡핑막 패턴(130B)에 의해 보호되면서 히트 싱크(290)와 전기적으로 절연될 수 있고, 제1 방향에서 메모리 셀(120A)의 양 측면은 제3 캡핑막(270)에 의해 보호되면서 히트 싱크(190)와 전기적으로 절연될 수 있다.
히트 싱크(190)의 최상부는 제3 캡핑막(270)에 의해 둘러싸일 수 있다. 히트 싱크(190)의 최상부를 제외한, 하부의 적어도 일부는, 제1 방향에서 제1 에어갭(AG1)과 대향하고, 제2 방향에서 제3 캡핑막(270)과 대향할 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 11 내지 도 14는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 11을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 복수의 메모리 셀; 및 상기 제1 및 제2 방향의 대각선 방향에서, 인접한 두 개의 메모리 셀 사이에 위치하는 히트 싱크를 포함할 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 12를 참조하면, 프로세서(1100)는 전술한 마이크로프로세서(1000)의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다. 기억부(1111), 연산부(1112) 및 제어부(1113)는 전술한 기억부(1010), 연산부(1020) 및 제어부(1030)와 실질적으로 동일할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121) 및 2차 저장부(1122)를 포함하고, 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 복수의 메모리 셀; 및 상기 제1 및 제2 방향의 대각선 방향에서, 인접한 두 개의 메모리 셀 사이에 위치하는 히트 싱크를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성을 향상시킬 수 있다.
본 실시예에서는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)의 일부 또는 전부는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110) 각각의 내의 저장부는 코어부(1110)의 외부의 저장부와 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 13을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 전술한 마이크로프로세서(1000) 또는 프로세서(1100)와 실질적으로 동일할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220) 또는 보조기억장치(1230)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 복수의 메모리 셀; 및 상기 제1 및 제2 방향의 대각선 방향에서, 인접한 두 개의 메모리 셀 사이에 위치하는 히트 싱크를 포함할 수 있다. 이를 통해, 주기억장치(1220) 또는 보조기억장치(1230)의 동작 특성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220) 또는 보조기억장치(1230)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 도 14와 같은 메모리 시스템(1300)을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 전술한 통신모듈부(1150)와 실질적으로 동일할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 14를 참조하면, 메모리 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 인터페이스(1330)와 메모리(1310) 간의 데이터의 입출력을 효율적으로 전달하기 위하여 데이터를 임시로 저장하는 버퍼 메모리(1340)를 포함할 수 있다. 메모리 시스템(1300)은 단순히 데이터를 저장(storing data)하는 메모리를 의미할 수 있고, 나아가, 저장된 데이터(stored data)를 장기적으로 보유(conserve)하는 데이터 스토리지 (data storage) 장치를 의미할 수도 있다. 메모리 시스템(1300)은 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1310) 또는 버퍼 메모리(1340)는 제1 방향으로 연장하는 복수의 제1 배선; 상기 제1 배선 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선; 상기 제1 배선과 상기 제2 배선 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 복수의 메모리 셀; 및 상기 제1 및 제2 방향의 대각선 방향에서, 인접한 두 개의 메모리 셀 사이에 위치하는 히트 싱크를 포함할 수 있다. 이를 통해, 메모리(1310) 또는 버퍼 메모리(1340)의 신뢰성이 향상되고 제조 공정이 개선될 수 있다. 결과적으로, 메모리 시스템(1300)의 동작 특성이 향상될 수 있다.
메모리(1310) 또는 버퍼 메모리(1340)는 전술한 실시예의 반도체 장치에 더하여, 또는, 전술한 실시예의 반도체 장치를 포함하지 않고, 다양한 휘발성 또는 비휘발성 메모리를 포함할 수 있다.
컨트롤러(1320)는 메모리(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 메모리 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 메모리 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 메모리 시스템(1300)이 카드 형태 또는 디스크 형태인 경우인 경우, 인터페이스(1330)는, 이들 카드 형태 또는 디스크 형태의 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 기판 110: 제1 배선
120A: 메모리 셀 130B: 최종 제1 캡핑막 패턴
140B: 최종 제2 캡핑막 패턴 150A: 제2 배선
170A: 제3 캡핑막 패턴 180A: 제4 캡핑막 패턴
190: 히트 싱크

Claims (27)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 방향으로 연장하는 복수의 제1 배선;
    상기 제1 배선 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선;
    상기 제1 배선과 상기 제2 배선 사이에서 상기 제1 배선과 상기 제2 배선의 교차 영역에 위치하는 복수의 메모리 셀; 및
    상기 제1 및 제2 방향의 대각선 방향에서, 인접한 두 개의 메모리 셀 사이에 위치하는 히트 싱크를 포함하는
    전자 장치.
  2. 제1 항에 있어서,
    상기 히트 싱크는, 기둥 형상을 갖는
    전자 장치.
  3. 제1 항에 있어서,
    상기 제2 방향에서 상기 메모리 셀 사이에 위치하는 제1 에어갭; 및
    상기 제1 방향에서 상기 메모리 셀 사이에 위치하는 제2 에어갭을 더 포함하는
    전자 장치.
  4. 제3 항에 있어서,
    상기 제1 에어갭은 제1 방향으로 연장하고,
    상기 제2 에어갭은 제2 방향으로 연장하고,
    상기 히트 싱크는, 상기 제1 에어갭과 상기 제2 에어갭의 교차 영역과 중첩하는
    전자 장치.
  5. 제1 항에 있어서,
    상기 제2 방향에서 상기 메모리 셀의 양 측벽상에 위치하는 제1 캡슐막 패턴;
    상기 제2 방향에서 상기 제1 캡슐막 패턴 사이의 공간 상부를 막는 제2 캡슐막 패턴;
    상기 제1 방향에서 상기 메모리 셀의 양 측벽상에 위치하는 제3 캡슐막 패턴; 및
    상기 제1 방향에서 상기 제3 캡슐막 패턴 사이의 공간 상부를 막는 제4 캡슐막 패턴을 더 포함하는
    전자 장치.
  6. 제5 항에 있어서,
    상기 히트 싱크의 최상부는 상기 제4 캡슐막 패턴에 의해 둘러싸이는
    전자 장치.
  7. 제6 항에 있어서,
    상기 제1 캡슐막 패턴 사이의 공간 및 상기 제3 캡슐막 패턴 사이의 공간은 에어로 채워지고,
    상기 히트 싱크의 하부의 적어도 일부는 상기 에어로 둘러싸이는
    전자 장치.
  8. 제1 항에 있어서,
    상기 제2 방향에서 상기 메모리 셀 사이에 위치하는 에어갭; 및
    상기 제1 방향에서 상기 메모리 셀 사이에 위치하는 제3 캡슐막을 더 포함하는
    전자 장치.
  9. 제8 항에 있어서,
    상기 제3 캡슐막의 열 전도도는 공기의 열 전도도 이하인
    전자 장치.
  10. 제8 항에 있어서,
    상기 에어갭은, 상기 제1 방향으로 연장하고,
    상기 제3 캡슐막은, 상기 제2 방향으로 연장하고,
    상기 히트 싱크는 상기 제1 방향에서 상기 에어갭과 접하고 상기 제2 방향에서 상기 제3 캡슐막과 접하는
    전자 장치.
  11. 제1 항에 있어서,
    상기 제2 방향에서 상기 메모리 셀의 양 측벽상에 위치하는 제1 캡슐막 패턴;
    상기 제2 방향에서 상기 제1 캡슐막 패턴 사이의 공간 상부를 막는 제2 캡슐막 패턴; 및
    상기 제1 방향에서 상기 메모리 셀 사이의 공간을 매립하는 제3 캡슐막을 더 포함하는
    전자 장치.
  12. 제11 항에 있어서,
    상기 히트 싱크의 최상부는 상기 제3 캡슐막에 의해 둘러싸이는
    전자 장치.
  13. 제12 항에 있어서,
    상기 제1 캡슐막 패턴 사이의 공간은 에어로 채워지고,
    상기 히트 싱크는 상기 제1 방향에서 상기 에어와 접하고 상기 제2 방향에서 상기 제3 캡슐막과 접하는
    전자 장치.
  14. 제1 항에 있어서,
    상기 제1 방향에서 상기 메모리 셀의 양측벽은 상기 제2 배선과 정렬되고,
    상기 제2 방향에서 상기 메모리 셀의 양측벽은 상기 제1 배선과 정렬되는
    전자 장치.
  15. 제1 항에 있어서,
    상기 제1 방향에서, 상기 제2 배선 중 상기 메모리 셀과 중첩하는 부분의 폭은, 상기 제2 배선 중 상기 제2 방향에서 상기 메모리 셀 사이의 공간과 중첩하는 부분의 폭보다 큰
    전자 장치.
  16. 제1 항에 있어서,
    상기 메모리 셀은, 상변화 물질을 포함하는
    전자 장치.
  17. 제1 항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  18. 제1 항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  19. 제1 항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  20. 제1 항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  21. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    기판 상에, 제1 방향으로 연장하고, 각각이 제1 배선 및 초기 메모리 셀을 포함하는 복수의 적층 구조물을 형성하는 단계;
    상기 적층 구조물의 상기 제1 방향과 교차하는 제2 방향의 양 측벽 상에 제1 캡슐막을 형성하고, 상기 제1 캡슐막 사이의 공간 상부를 막는 제2 캡슐막을 형성하는 단계;
    상기 적층 구조물, 상기 제1 캡슐막 및 상기 제2 캡슐막 상에 도전막 및 제2 방향으로 연장하는 복수의 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 도전막, 상기 적층 구조물, 상기 제1 캡슐막 및 상기 제2 캡슐막을 식각하여, 제2 배선, 메모리 셀, 제1 캡슐막 패턴 및 제2 캡슐막 패턴을 형성하는 단계 - 여기서, 상기 제1 방향에서 상기 메모리 셀 사이의 폭은, 상기 제2 캡슐막 패턴 사이의 폭보다 큼. - ; 및
    상기 제2 캡슐막 패턴 사이의 공간에 히트 싱크를 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제2 배선, 메모리 셀, 제1 캡슐막 패턴 및 제2 캡슐막 패턴을 형성하는 단계 후에,
    상기 제2 배선, 상기 메모리 셀, 상기 제1 캡슐막 패턴 및 상기 제2 캡슐막 패턴의 상기 제1 방향의 양 측벽 상에 제3 캡슐막 패턴을 형성하고, 상기 제3 캡슐막 패턴 사이의 공간 상부에 위치하는 제4 캡슐막 패턴을 형성하는 단계를 포함하고,
    여기서, 상기 제4 캡슐막 패턴은, 상기 메모리 셀 사이에서 상기 제3 캡슐막 패턴 사이의 공간 상부를 막으면서, 상기 제2 캡슐막 패턴 사이에서 상기 제3 캡슐막 패턴 사이의 공간 상부를 오픈시키는 오픈부를 갖는
    전자 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 히트 싱크 형성 단계는,
    상기 오픈부를 통하여 상기 히트 싱크 형성을 위한 물질을 주입하는 단계를 포함하는
    전자 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 제2 배선, 메모리 셀, 제1 캡슐막 패턴 및 제2 캡슐막 패턴을 형성하는 단계 후에,
    상기 제2 배선, 상기 메모리 셀, 상기 제1 캡슐막 패턴 및 상기 제2 캡슐막 패턴의 상기 제1 방향의 양 측벽 상에 제3 캡슐막을 형성하는 단계를 포함하고,
    여기서, 상기 제3 캡슐막은, 상기 메모리 셀 사이를 매립하면서 상기 상기 제2 캡슐막 패턴 사이의 공간은 잔류시키는 두께로 형성되는
    전자 장치의 제조 방법.
  25. 제24 항에 있어서,
    상기 히트 싱크 형성 단계는,
    상기 공간을 통하여 상기 히트 싱크 형성을 위한 물질을 주입하는 단계를 포함하는
    전자 장치의 제조 방법.
  26. 제24 항에 있어서,
    상기 공간은 에어로 채워지고,
    상기 제3 캡슐막은, 상기 에어 이하의 열 전도도를 갖는
    전자 장치의 제조 방법.
  27. 제21 항에 있어서,
    상기 히트 싱크는 기둥 형상을 갖는
    전자 장치의 제조 방법.
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