JP2019165139A - 記憶装置および記憶装置の製造方法 - Google Patents
記憶装置および記憶装置の製造方法 Download PDFInfo
- Publication number
- JP2019165139A JP2019165139A JP2018052630A JP2018052630A JP2019165139A JP 2019165139 A JP2019165139 A JP 2019165139A JP 2018052630 A JP2018052630 A JP 2018052630A JP 2018052630 A JP2018052630 A JP 2018052630A JP 2019165139 A JP2019165139 A JP 2019165139A
- Authority
- JP
- Japan
- Prior art keywords
- state change
- conductor
- change layer
- roughness
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 238000003860 storage Methods 0.000 title claims abstract description 22
- 230000008859 change Effects 0.000 claims abstract description 53
- 239000004020 conductor Substances 0.000 claims abstract description 47
- 230000005291 magnetic effect Effects 0.000 claims abstract description 33
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 15
- 230000005294 ferromagnetic effect Effects 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 59
- 239000003302 ferromagnetic material Substances 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 10
- 239000000696 magnetic material Substances 0.000 claims description 6
- 150000004770 chalcogenides Chemical class 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 238000010884 ion-beam technique Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 6
- 230000000149 penetrating effect Effects 0.000 abstract description 3
- 239000012212 insulator Substances 0.000 description 19
- 230000005415 magnetization Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052798 chalcogen Inorganic materials 0.000 description 2
- 150000001787 chalcogens Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of the switching material, e.g. layer deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
- H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
Abstract
【課題】 高性能なメモリ素子を含んだ磁気記憶装置を提供する。【解決手段】 一実施形態による記憶装置の製造方法は、半導体基板の上方に状態変化層を形成することを含む。状態変化層は、２つの相違する閾値電圧を有し、第１方向に第１閾値以上の大きさの電圧を印加されると第１方向に状態変化層を貫く電流を流し、第１方向と異なる第２方向に第１閾値と異なる第２閾値以上の大きさの電圧を印加されると第２方向に状態変化層を貫く電流を流す。状態変化層の上面上に、カーボンを含んだ導電体が形成される。導電体の上面のラフネスが低下させられる。導電体のラフネスの低下された上面上に、第１強磁性体が形成される。第１強磁性体の上面上に非磁性体が形成される。非磁性体の上面上に第２強磁性体が形成される。【選択図】 図１
Description
実施形態は、概して記憶装置および記憶装置の製造方法に関する。
磁気抵抗効果を用いてデータを記憶する記憶装置が知られている。
高性能なメモリ素子を含んだ記憶装置を提供しようとするものである。
一実施形態による記憶装置の製造方法は、半導体基板の上方に状態変化層を形成することを含む。上記状態変化層は、２つの相違する閾値電圧を有し、第１方向に第１閾値以上の大きさの電圧を印加されると第１方向に上記状態変化層を貫く電流を流し、上記第１方向と異なる第２方向に上記第１閾値と異なる第２閾値以上の大きさの電圧を印加されると第２方向に上記状態変化層を貫く電流を流す。上記状態変化層の上面上に、カーボンを含んだ導電体が形成される。上記導電体の上面のラフネスが低下させられる。上記導電体の上記ラフネスの低下された上面上に、第１強磁性体が形成される。上記第１強磁性体の上面上に非磁性体が形成される。上記非磁性体の上面上に第２強磁性体が形成される。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。また、ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。
（第１実施形態）
図１は、第１実施形態の磁気記憶装置１の一部の構造の断面を示す。磁気記憶装置１は、図１に示されるように、基板２、および基板２のｘｙ面に沿った上面の上方の複数のメモリセル３を含む。図１は、２つのメモリセル３を示す。各メモリセル３は、少なくとも下側電極４、状態変化層５、上側電極６、および可変抵抗素子７を含み、さらなる層を含んでいても良い。磁気記憶装置１のより詳細な構造は、以下の通りである。
図１は、第１実施形態の磁気記憶装置１の一部の構造の断面を示す。磁気記憶装置１は、図１に示されるように、基板２、および基板２のｘｙ面に沿った上面の上方の複数のメモリセル３を含む。図１は、２つのメモリセル３を示す。各メモリセル３は、少なくとも下側電極４、状態変化層５、上側電極６、および可変抵抗素子７を含み、さらなる層を含んでいても良い。磁気記憶装置１のより詳細な構造は、以下の通りである。
基板２の上面上に、絶縁体１１が設けられている。絶縁体１１のｚ軸に沿った上方に、複数の導電体１２が設けられている。導電体１２は互いに独立している。導電体１２の間の領域には、絶縁体１３が設けられている。
各導電体１２の上面上に、１つのメモリセル３が位置し、１つのメモリセルの下側電極４が設けられている。下側電極４は、導電性を有し、かつ後述のように下側電極４の上に位置する状態変化層５によって発生する熱が、下側電極４を伝わってその周りの要素に伝達されるのを抑制するために設けられる。下側電極４の材料として、状態変化層５からの熱の伝導の抑制に役立つほどに低い熱伝導率を有し、かつ磁気記憶装置１での使用において要求される特性および加工ならびに形成されることが可能な材料が使用される。そのような材料の例は、カーボンを含み、下側電極の材料は、カーボンを含むか、カーボンからなることができる。
カーボンは、表面において、高い算術的平均ラフネスＲａ（以下、単にラフネスと称される）を有し、０．３未満のＲａを有する（Ｒａ＜０．３）。そのような材料の使用により、下側電極４の上面は、高いラフネスを有する。
下側電極４の上面上に状態変化層５が位置する。状態変化層５は、セレクタを含むことができる。セレクタは、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”低抵抗”状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。このスイッチ素子は他にも、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、Ｓｂ（アンチモン）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
状態変化層５は、上面において高いラフネスを有する下側電極４上に位置している。このため、状態変化層５の形状は状態変化層５が形成される際の下側電極４の上面のラフネスに依存し、状態変化層５の上面は高いラフネスを有する。このため、状態変化層５の上面のラフネスは、下側電極４の上面のラフネスと同程度かそれよりも高い。
状態変化層５の上面上に上側電極６が位置する。上側電極６は、下側電極４と同様に、導電性を有し、かつ状態変化層５によって発生する熱が、上側電極６を伝わってその周りの要素に伝達されるのを抑制するために設けられる。上側電極６の材料として、状態変化層５からの熱の伝導の抑制に役立つほどに低い熱伝導率を有し、かつ磁気記憶装置１での使用において要求される特性および加工ならびに形成されることが可能な材料が使用される。そのような材料として、上側電極６は、下側電極４と同じ材料を含むか、同じ材料からなることができ、カーボンを含むか、カーボンからなることができる。
上側電極６は、上面において高いラフネスを有する状態変化層５上に位置している。このため、上側電極６の形状は上側電極６が形成される際の状態変化層５の上面のラフネスに依存し、上側電極６の上面は高いラフネスを有する。さらに、上側電極６は、下側電極５と同様の要件を満たす材料であることに起因して、上面において高いラフネスで形成され得る。これらの理由により、形成方法によっては、上側電極６の上面のラフネスは、状態変化層５の上面のラフネスと同程度かそれよりも高くなり得る。しかしながら、上側電極６の上面は、状態変化層５の上面または（および）上側電極６の下面のラフネスよりも低い。このことについては、製造方法の記述において、より詳細に記述される。
各上側電極６の上面上に、対応する１つの可変抵抗素子７が設けられる。各可変抵抗素子７は、切り替わり可能な２つの抵抗値を取ることができ、ｚ軸に沿って積層された複数の層を含む。可変抵抗素子７は、可変抵抗素子７の特徴に基づいて、任意の様々な種類の層を含むことができる。可変抵抗素子７の例は、２つの強磁性体を含んだＭＴＪ（magnetic tunnel junction）素子を含む。図１は、そのような例を示し、以下の記述は、可変抵抗素子７がＭＴＪ素子である例に基づく。以下、可変抵抗素子７はＭＴＪ素子７と称される場合がある。
可変抵抗素子７がＭＴＪ素子である例に基づいて、ＭＴＪ素子７は、強磁性体２１、絶縁性の非磁性体２２、および強磁性体２３を含む。強磁性体２１は、上側電極６上に位置し、非磁性体２２は強磁性体２１上に位置し、強磁性体２３は非磁性体２２上に位置する。強磁性体２１は、磁気記憶装置１による通常の動作の中では、その磁化の向きが不変であり、一方、強磁性体２３は、その磁化の向きが可変である。強磁性体２１および２３は、例えば、強磁性体２１、非磁性体２２、および強磁性体２３の界面を貫く方向に沿った磁化容易軸を有する。強磁性体２１、非磁性体２２、および強磁性体２３の組は、磁気抵抗効果を示す。具体的には、強磁性体２１および２３の磁化の向きが平行であると、ＭＴＪ素子７は、最小の抵抗値を示す。一方、強磁性体２１および２３の磁化の向きが反平行であると、ＭＴＪ素子は、最大の抵抗値を示す。２つの相違する抵抗値を示す状態が、２値のデータにそれぞれ割り当てられることが可能である。
強磁性体２３から強磁性体２１に向かって、ある大きさの書き込み電流が流れると、強磁性体２３の磁化の向きは強磁性体２１の磁化の向きと平行になる。一方、強磁性体２１から強磁性体２３に向かって、ある大きさの書き込み電流が流れると、強磁性体２３の磁化の向きは強磁性体２１の磁化の向きと反平行になる。
各ＭＴＪ素子７の上面上に、導電性のキャップ膜２６が位置する。各キャップ膜２６の上面上に導電体２９が位置する。
ＭＴＪ素子７の側面、キャップ膜２６の側面、および導電体２４の側面の一部は、絶縁体２８により覆われている。磁気記憶装置１のうちの絶縁体１３より上の領域で、メモリセル３（下側電極４、状態変化層５、上側電極６、および可変抵抗素子７）、キャップ膜２６、導電体２９、絶縁体２８を設けられていない部分には、絶縁体３０が設けられている。
下側電極４は設けられていなくてもよい。その場合、各導電体１２の上面上に、対応する状態変化層５が位置する。
次に、図１〜図８を参照して、第１実施形態の磁気記憶装置の製造方法が記述される。図２〜図８は、図１に示される磁気記憶装置１の製造工程の間の状態を順に示す。
図２に示されるように、基板２上に絶縁体１１、導電体１２、および絶縁体１３が形成される。具体的には、まず、絶縁体１１上に絶縁体１３が形成される。次いで、絶縁体１３中の導電体１２が形成される予定の領域に、リソグラフィ工程および反応性イオンエッチング（reactive ion etching）（ＲＩＥ）等のエッチングにより、開口が形成される。開口中に導電体が形成されることにより、導電体１２が形成される。
次に、ここまでの製造工程で得られる構造の上面上の全体に、層４ａが形成される。層４ａは、後の工程で部分的に除去されることにより下側電極４へと加工される材料である。よって、層４ａの上面は高いラフネスを有する。
図３に示されるように、ここまでの製造工程で得られる構造の上面上の全体に、層５ａが形成される。層５ａは、後の工程で部分的に除去されることにより状態変化層５へと加工される材料である。層５ａの形状は、層５ａの下地である層４ａの上面のラフネスに依存する。層４ａの上面が高いラフネスを有するため、層５ａの上面は、層４ａの上面のラフネスに依存して、高いラフネスを有する。
図４に示されるように、層５ａの上面の全体の上に、層６ａが形成される。層６ａは、後の工程で部分的に除去されることにより上側電極６へと加工される材料である。層６ａの形状は、層６ａの下地である層５ａの上面のラフネスに依存する。層５ａの上面が高いラフネスを有するため、層６ａの上面は、層５ａの上面のラフネスに依存して、高いラフネスを有する。
図５に示されるように、層６ａの上面が、ＣＭＰ（chemical mechanical etching）により平坦化される。この結果、層６ａの上面のラフネスは低下する。図５の工程により上面のラフネスが低下した層６ａは、以下、層６ｂと称される。
図６に示されるように、層６ｂの上面の全体の上に、強磁性体２１ａが形成される。強磁性体２１ａは、後の工程で部分的に除去されることによりそれぞれ強磁性体２１へと加工される材料である。強磁性体２１ａの形状は、強磁性体２１ａの下地である層６ｂの上面のラフネスに依存する。層６ｂの上面が低いラフネスを有するため、強磁性体２１ａの上面は、層６ｂの上面のラフネスに依存して、低いラフネスを有する。
図７に示されるように、強磁性体２１ａの上面の全体の上に、非磁性体２２ａが形成される。非磁性体２２ａは、後の工程で部分的に除去されることにより非磁性体２２へと加工される材料である。非磁性体２２ａの形状は、非磁性体２２ａの下地である強磁性体２１ａの上面のラフネスに依存する。強磁性体２１ａの上面が低いラフネスを有するため、非磁性体２２ａの上面は、強磁性体２１ａの上面のラフネスに依存して、低いラフネスを有する。
図８に示されるように、非磁性体２２ａの上面の全体の上、強磁性体２３ａおよび導電体２６ａが、この順に積層される。強磁性体２３ａおよび導電体２６ａは、後の工程で部分的に除去されることによりそれぞれ強磁性体２３およびキャップ膜２６へと加工される材料である。強磁性体２３ａはラフネスの低い非磁性体２２ａ上に形成される。このため、強磁性体２３ａの上面は低いラフネスを有する。
導電体２６ａの上面上にマスク材３１が形成される。マスク材３１は、メモリセル３が形成される予定の領域の上方において残存し、残存する部分以外の場所において開口３２を有する。開口３２は、導電体２６ａに達する。マスク材３１をマスクとしたエッチングにより、導電体２６ａ、強磁性体２３ａ、非磁性体２２ａ、強磁性体２１ａ、層６ｂ、層５ａ、および層４ａがエッチングされる。この結果、図１に示されるように、メモリセル３が形成される。エッチングは、１回のエッチングであってもよいし、条件および（または）種類の相違する２回以上のエッチングを含んでいてもよい。次いで、絶縁体２８、導電体２９、および絶縁体３０が形成されて、図１の構造が得られる。
第１実施形態によれば、以下に記述されるように、特性の良いメモリセル３を含んだ磁気記憶装置１が製造されることができる。
ＭＴＪ素子７の特性は、非磁性体２２の特性に大きく左右され、よって、性能の良いＭＴＪ素子７が形成されるためには、特性の良い非磁性体２２が形成されることが必要である。非磁性体２２の特性は、非磁性体２２の形状に依存する。よって、特性の良い非磁性体２２が形成されるためには、非磁性体２２は、例えば、ｘｙ面に沿ってなるべく平行な形状を有し、ｘｙ面に沿って変動の少ない厚さを有することが好ましい。非磁性体２２は、非常に薄く、例えば４〜５原子分程度の厚さしか有しない。このため、非磁性体２２は非磁性体２２ａのエッチングにより形成されるため、特性の良い非磁性体２２の形成のためには、ｘｙ面に沿ってなるべく平行な形状を有し、ｘｙ面に沿って変動の少ない厚さを有する非磁性体２２ａが形成されることが望まれる。そのためには、ラフネスの低い上面を有する強磁性体２１ａが形成されることが必要である。非磁性体２２ａの形状が、下地である強磁性体２１ａの上面のラフネスに依存するからである。
しかしながら、一般に、非磁性体２２ａのような極薄の層の下地の上面が、極薄の層がｘｙ面に沿って変動が少なく均一な厚さを有するように形成されることを可能にするほどに低いラフネスで形成されることは難しい。このため、強磁性体２１ａが、非磁性体２２ａがｘｙ面に沿って変動が少なく均一な厚さを有するように形成されることを可能にするほどの低いラフネスで形成されることも難しい。よって、十分に低くはないラフネスを有する強磁性体２１ａの上面上に非磁性体２２ａが形成されると、望まれる特性の非磁性体２２ａが形成されることができない。
この問題は、非磁性体２２ａより下方に、上面において高いラフネスを有する層が形成される場合、特に顕著である。このような層の上面の高いラフネスが、その上の層の上面のラフネスに影響し、非磁性体の２２ａの下地である層６ａの上面のラフネスにも影響するからである。
第１実施形態によれば、層６ａの上面はＣＭＰにより平坦化されて低いラフネスを有することになる。このため、層６ａの上面上に形成される強磁性体２１ａもラフネスの低い上面を有する。よって、ｘｙ面に沿って平行に近い形状を有し、ｘｙ面に沿って変動の少ない厚さを有する非磁性体２２ａが形成されることができる。よって、特性の良いＭＴＪ素子７が形成されることができる。
（第２実施形態）
第２実施形態は、層６ａの上面の平坦化の方法の点で、第１実施形態と異なる。第２実施形態のその他の点については、第１実施形態と同じである。
第２実施形態は、層６ａの上面の平坦化の方法の点で、第１実施形態と異なる。第２実施形態のその他の点については、第１実施形態と同じである。
図９および図１０は、第２実施形態の磁気記憶装置１の製造工程の間の状態を順に示す。図９の状態は第１実施形態の図４の状態に後続し、図１０の状態は図９の状態に後続する。
図９に示されるように、図４までの製造工程によって得られる層６ａの上面が平坦化される。平坦化は、例えば、逆スパッタおよび（または）ＩＢＥ（ion beam etching）により行われることができる。
図１０に示されるように、図９での平坦化によって層６ａの上面のラフネスが低下する。層６ａは、平坦化の前よりもラフネスの低い上面を有する層６ｂとなる。図１０の工程は、第１実施形態の図６の工程に継続する。
第２実施形態によれば、層６ａの上面が逆スパッタおよび（または）ＩＢＥにより平坦化され、第１実施形態と同様に層６ａはラフネスの低い上面を有する状態に至る。このため、第１実施形態と同じ利点を得られる。
（第３実施形態）
図１１は、第３実施形態の磁気記憶装置１の一部の構造の断面を示す。
図１１は、第３実施形態の磁気記憶装置１の一部の構造の断面を示す。
図１１に示されるように、上側電極６は、上面において高いラフネスを有する状態変化層５上に位置している。このため、上側電極６の形状は、上側電極６が形成される際の状態変化層５の上面のラフネスに依存し、上側電極６の上面は高いラフネスを有する。このため、上側電極６の上面のラフネスは、状態変化層５の上面のラフネスと同程度かそれよりも高い。
メモリセル３は、第１実施形態でのものに加え、バッファ層３３をさらに含む。各バッファ層３３は、対応する上側電極６の上面上に位置する。バッファ層３３は、導電性の材料からなり、例えば、タンタル（Ｔａ）および（または）窒化チタン（ＴｉＮ）を含むか、タンタル（Ｔａ）および（または）窒化チタン（ＴｉＮ）からなる。
バッファ層３３の上面のラフネスは、上側電極６の上面のラフネスと同程度かそれよりも高くなり得る。しかしながら、バッファ層３３の上面は、上側電極６の上面または（および）バッファ層３３の下面のラフネスよりも低い。
各バッファ層３３の上面上に、ＭＴＪ素子７が位置する。
図１２および図１３は、第３実施形態の磁気記憶装置１の製造工程の間の状態を順に示す。図１２の状態は第１実施形態の図４の状態に後続し、図１２の状態は図１１の状態に後続する。
図１２に示されるように、図４までの製造工程によって得られる層６ａの上面の全体の上に、層３３ａが形成される。層３３ａは、後の工程で部分的に除去されることによりバッファ層３３へと加工される材料である。層６ａの上面が高いラフネスを有するため、層３３ａは、層６ａの上面のラフネスに依存して、高いラフネスを有する。
図１３に示されるように、層３３ａの上面が、ＣＭＰにより平坦化される。この結果、層３３ａの上面のラフネスは低下し、層３３ａから層３３ｂが形成される。
図１４に示されるように、図７と同じステップにより、層３３ｂの上面の全体の上に、強磁性体２１ａおよび非磁性体２２ａが順に堆積される。層３３ｂの上面が低いラフネスを有し、ひいては強磁性体２１ａの上面も低いラフネスを有する。このため、非磁性体２２ａは、低いラフネスを有する。図１４の工程は、第１実施形態の図８の工程に継続する。次いで、マスク材３１をマスクとしたエッチングにより、導電体２６ａ、強磁性体２３ａ、非磁性体２２ａ、強磁性体２１ａ、層３３ｂ、層６ｂ、層５ａ、および層４ａがエッチングされる。この結果、図１１に示されるように、メモリセル３が形成される。次いで、絶縁体２８、導電体２９、および絶縁体３０が形成されて、図１１の構造が得られる。
第３実施形態によれば、層６ａの上面上に層３３ｂが形成され、次いで層３３ａの上面は平坦化されて低いラフネスを有することになる。このため、層３３ａの上面上に形成される強磁性体２１ａも、第１実施形態と同じくラフネスの低い上面を有する。よって、第１実施形態と同じ利点が得られる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…磁気記憶装置、２…基板、３…メモリセル、４…下側電極、５…状態変化層、６…上側電極、７…可変抵抗素子、１１…絶縁体、１２…導電体、１３…絶縁体、２１…強磁性体、２２…非磁性体、２３…強磁性体、２６…キャップ膜、２８…絶縁体、２９…導電体、３０…絶縁体。
Claims (11)
- 半導体基板の上方に状態変化層を形成することであって、前記状態変化層は、２つの相違する閾値電圧を有し、第１方向に第１閾値以上の大きさの電圧を印加されると第１方向に前記状態変化層を貫く電流を流し、前記第１方向と異なる第２方向に前記第１閾値と異なる第２閾値以上の大きさの電圧を印加されると第２方向に前記状態変化層を貫く電流を流す、状態変化層を形成することと、
前記状態変化層の上面上に、カーボンを含んだ導電体を形成することと、
前記導電体の上面のラフネスを低下させることと、
前記導電体の前記ラフネスの低下された上面上に、第１強磁性体形成することと、
前記第１強磁性体の上面上に非磁性体を形成することと、
前記非磁性体の上面上に第２強磁性体を形成することと、
を備える、記憶装置の製造方法。 - 前記導電体はカーボンからなる、
請求項１の記憶装置の製造方法。 - 前記状態変化層はカルコゲナイドを備える、
請求項１の記憶装置の製造方法。 - 前記導電体はカーボンからなり、
前記状態変化層はカルコゲナイドを備える、
請求項１の記憶装置の製造方法。 - 前記導電体の前記上面の前記ラフネスを低下させることは、前記導電体の前記上面を研磨することを備える、
請求項１の記憶装置の製造方法。 - 前記導電体の前記上面の前記ラフネスを低下させることは、前記導電体の前記上面に対して逆スパッタを行うこと、または前記導電体の前記上面をイオンビームによりエッチングすることを備える、
請求項１の記憶装置の製造方法。 - 半導体基板の上方に状態変化層を形成することであって、前記状態変化層は、２つの相違する閾値電圧を有し、第１方向に第１閾値以上の大きさの電圧を印加されると第１方向に前記状態変化層を貫く電流を流し、前記第１方向と異なる第２方向に前記第１閾値と異なる第２閾値以上の大きさの電圧を印加されると第２方向に前記状態変化層を貫く電流を流す、状態変化層を形成することと、
前記状態変化層の上面上に、カーボンを含んだ第１導電体を形成することと、
前記第１導電体の上面上に、第２導電体を形成することと、
前記第２導電体の上面のラフネスを低下させることと、
前記第２導電体の前記ラフネスの低下された上面上に、第１強磁性体を形成することと、
前記第１強磁性体の上面上に非磁性体を形成することと、
前記非磁性体の上面上に第２強磁性体を形成することと、
を備える、記憶装置の製造方法。 - 前記第１導電体はカーボンからなる、
請求項７の記憶装置の製造方法。 - 前記状態変化層はカルコゲナイドを備える、
請求項７の記憶装置の製造方法。 - 前記第１導電体はカーボンからなり、
前記状態変化層はカルコゲナイドを備える、
請求項７の記憶装置の製造方法。 - 半導体基板の上方の状態変化層であって、前記状態変化層は、２つの相違する閾値電圧を有し、第１方向に第１閾値以上の大きさの電圧を印加されると第１方向に前記状態変化層を貫く電流を流し、前記第１方向と異なる第２方向に前記第１閾値と異なる第２閾値以上の大きさの電圧を印加されると第２方向に前記状態変化層を貫く電流を流す、状態変化層と、
前記状態変化層の上面上に設けられ、カーボンを含み、第１ラフネスを有する下面を有し、前記第１ラフネスより低い第２ラフネスを有する上面を有する、導電体と、
前記状態変化層の上面上の第１強磁性体と、
前記第１強磁性体の上面上の非磁性体と、
前記非磁性体の上面上の第２強磁性体と、
を備える、記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018052630A JP2019165139A (ja) | 2018-03-20 | 2018-03-20 | 記憶装置および記憶装置の製造方法 |
| TW110110386A TWI773212B (zh) | 2018-03-20 | 2018-08-06 | 記憶裝置之製造方法 |
| CN201810886873.5A CN110311034B (zh) | 2018-03-20 | 2018-08-06 | 存储装置及存储装置的制造方法 |
| CN201821257268.3U CN209496897U (zh) | 2018-03-20 | 2018-08-06 | 存储装置 |
| TW107127256A TWI725331B (zh) | 2018-03-20 | 2018-08-06 | 記憶裝置之製造方法 |
| CN202310613258.8A CN116406220A (zh) | 2018-03-20 | 2018-08-06 | 存储装置的制造方法 |
| US16/120,075 US10475851B2 (en) | 2018-03-20 | 2018-08-31 | Storage device and method of manufacturing storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018052630A JP2019165139A (ja) | 2018-03-20 | 2018-03-20 | 記憶装置および記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2019165139A true JP2019165139A (ja) | 2019-09-26 |
Family
ID=67985444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018052630A Pending JP2019165139A (ja) | 2018-03-20 | 2018-03-20 | 記憶装置および記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10475851B2 (ja) |
| JP (1) | JP2019165139A (ja) |
| CN (3) | CN110311034B (ja) |
| TW (2) | TWI773212B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020006205A (ja) * | 2008-03-31 | 2020-01-16 | 株式会社三洋物産 | 遊技機 |
| JP2020014864A (ja) * | 2008-03-31 | 2020-01-30 | 株式会社三洋物産 | 遊技機 |
| JP2020072780A (ja) * | 2019-09-11 | 2020-05-14 | 株式会社三洋物産 | 遊技機 |
| US11545623B2 (en) * | 2018-06-06 | 2023-01-03 | Micron Technology, Inc. | Fabrication of electrodes for memory cells |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019165139A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 記憶装置および記憶装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047966A (ja) * | 2002-05-13 | 2004-02-12 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US6839271B1 (en) | 2003-10-15 | 2005-01-04 | Hewlett-Packard Development Company, L.P. | Magnetic memory device |
| JP4221660B2 (ja) * | 2003-10-16 | 2009-02-12 | ソニー株式会社 | 細孔構造体及びその製造方法、メモリ装置及びその製造方法、吸着量分析装置、並びに磁気記録媒体 |
| US7522446B2 (en) | 2003-10-31 | 2009-04-21 | Samsung Electronics Co., Ltd. | Heating MRAM cells to ease state switching |
| JP5502302B2 (ja) | 2008-09-26 | 2014-05-28 | ローム株式会社 | 半導体装置およびその製造方法 |
| US7829923B2 (en) * | 2008-10-23 | 2010-11-09 | Qualcomm Incorporated | Magnetic tunnel junction and method of fabrication |
| US8273582B2 (en) | 2009-07-09 | 2012-09-25 | Crocus Technologies | Method for use in making electronic devices having thin-film magnetic components |
| US8895323B2 (en) | 2011-12-19 | 2014-11-25 | Lam Research Corporation | Method of forming a magnetoresistive random-access memory device |
| JP2014049497A (ja) | 2012-08-29 | 2014-03-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその動作方法 |
| US9865806B2 (en) * | 2013-06-05 | 2018-01-09 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| US9281471B2 (en) * | 2014-04-30 | 2016-03-08 | Micron Technology, Inc. | Phase change memory stack with treated sidewalls |
| KR20170099214A (ko) * | 2016-02-23 | 2017-08-31 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 그 제조 방법 |
| KR102453349B1 (ko) | 2016-02-25 | 2022-10-07 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 이의 제조 방법 |
| KR102584288B1 (ko) * | 2016-08-03 | 2023-09-27 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| JP2019165139A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 記憶装置および記憶装置の製造方法 |
-
2018
- 2018-03-20 JP JP2018052630A patent/JP2019165139A/ja active Pending
- 2018-08-06 CN CN201810886873.5A patent/CN110311034B/zh active Active
- 2018-08-06 CN CN201821257268.3U patent/CN209496897U/zh active Active
- 2018-08-06 TW TW110110386A patent/TWI773212B/zh active
- 2018-08-06 CN CN202310613258.8A patent/CN116406220A/zh active Pending
- 2018-08-06 TW TW107127256A patent/TWI725331B/zh active
- 2018-08-31 US US16/120,075 patent/US10475851B2/en active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020006205A (ja) * | 2008-03-31 | 2020-01-16 | 株式会社三洋物産 | 遊技機 |
| JP2020014864A (ja) * | 2008-03-31 | 2020-01-30 | 株式会社三洋物産 | 遊技機 |
| US11545623B2 (en) * | 2018-06-06 | 2023-01-03 | Micron Technology, Inc. | Fabrication of electrodes for memory cells |
| JP2020072780A (ja) * | 2019-09-11 | 2020-05-14 | 株式会社三洋物産 | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202203383A (zh) | 2022-01-16 |
| US10475851B2 (en) | 2019-11-12 |
| US20190296078A1 (en) | 2019-09-26 |
| CN110311034B (zh) | 2023-06-13 |
| TWI725331B (zh) | 2021-04-21 |
| TW201941367A (zh) | 2019-10-16 |
| CN116406220A (zh) | 2023-07-07 |
| CN110311034A (zh) | 2019-10-08 |
| TWI773212B (zh) | 2022-08-01 |
| CN209496897U (zh) | 2019-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2019165139A (ja) | 記憶装置および記憶装置の製造方法 | |
| JP2019114816A (ja) | 磁気抵抗ランダムアクセスメモリの製造方法 | |
| CN110753963A (zh) | 包含包括β相钨的复合自旋霍尔效应层的自旋轨道矩磁阻随机存取存储器 | |
| US8928100B2 (en) | Spin transfer torque cell for magnetic random access memory | |
| RU2626166C2 (ru) | Магнитное запоминающее устройство и способ его изготовления | |
| CN111490153B (zh) | 磁存储器件 | |
| US20100109085A1 (en) | Memory device design | |
| US11069850B2 (en) | Magnetic memory device and manufacturing method of the same | |
| US10714202B2 (en) | Magnetic memory | |
| US20190165270A1 (en) | Spacer-based patterning for tight-pitch and low-variability random access memory (ram) bit cells and the resulting structures | |
| CN110880548B (zh) | 磁存储装置及其制造方法 | |
| US11854589B2 (en) | STT-SOT hybrid magnetoresistive element and manufacture thereof | |
| US20240099158A1 (en) | Magnetic memory device | |
| US20230301195A1 (en) | Magnetic memory device | |
| WO2010084774A1 (ja) | 不揮発性メモリセル、抵抗可変型不揮発性メモリ装置および不揮発性メモリセルの設計方法 | |
| WO2018101956A1 (en) | Self-aligned electrode nano-contacts for non-volatile random access memory (ram) bit cells | |
| US20240099021A1 (en) | Magnetic memory device | |
| US20230301116A1 (en) | Magnetic memory device | |
| CN117242912A (zh) | 选择性偏置磁阻式随机存取存储器单元 | |
| JP2020167210A (ja) | 記憶装置および記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |