JP2019114816A - 磁気抵抗ランダムアクセスメモリの製造方法 - Google Patents
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Abstract
Description
104 メモリセル
106 トランジスタ
108 基準層
110 障壁層
112 自由層
202 第1部分
204 第2部分
302 第1部分
304 第2部分
406 層
407 層
408 層
409 層
410 障壁層
411 層
412 層
413 層
414 層
415 層
416 層
417 層
418 層
426 基準層
428 障壁層
430 自由層
438 部分
446 リード
510 リード
512 第1部分
514 第2部分
604 リード
606 第1部分
608 第2部分
Claims (22)
- スピン軌道トルク磁気抵抗ランダムアクセスメモリ(SOT−MRAM)チップアーキテクチャであって、
複数のリードであって、Pt、Ta、W、Hf、Ir、CuBi、CuIr、及びAuWからなる群から選択される材料から製造されている、複数のリードと、
前記複数のリードのうちのそれぞれのリードに結合された複数のメモリセルと、
複数のトランジスタであって、それぞれのトランジスタは、前記複数のメモリセルのうちの対応するメモリセルに結合されている、複数のトランジスタと
を含む、スピン軌道トルク磁気抵抗ランダムアクセスメモリ(SOT−MRAM)チップアーキテクチャ。 - 前記複数のメモリセルのうちのそれぞれのメモリセルは、基準層と、障壁層と、自由層とを含む、請求項1に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記自由層は、前記リードと接触しており、書込みプロセスは、前記複数のリードのうちのリードに沿って電流を通すことと、前記複数のメモリセルのうちのメモリセルに対して電圧を印加することとの組合せを含むハーフセレクトメカニズムによって実行される、請求項2に記載の(SOT−MRAM)チップアーキテクチャ。
- それぞれのメモリセルの前記自由層と前記リードとの間に配設されたスピン軌道トルク層を更に含む、請求項2に記載の(SOT−MRAM)チップアーキテクチャ。
- (SOT−MRAM)チップアーキテクチャであって、
複数のリードであって、前記複数のリードのうちのそれぞれのリードは、複数の第1部分と、前記第1部分とは別個である複数の第2部分とを含み、前記複数の第1部分のうちのそれぞれの第1部分は、第1幅を有し、且つ前記複数の第2部分のうちのそれぞれの第2部分は、第2幅を有し、前記第1幅は、前記第2幅を下回っている、複数のリードと、
それぞれのリードの前記第1部分に結合された複数のメモリセルと、
複数のトランジスタであって、それぞれのトランジスタは、前記複数のメモリセルのうちの対応するメモリセルに結合されている、複数のトランジスタと
を含む、(SOT−MRAM)チップアーキテクチャ。 - 前記複数のメモリセルのうちのそれぞれのメモリセルは、基準層と、障壁層と、自由層とを含む、請求項5に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記自由層は、前記リードの前記複数の第1部分のうちの第1部分と接触しており、書込みプロセスは、前記複数のリードのうちのリードに沿って電流を流すことと、前記複数のメモリセルのうちのメモリセルに対して電圧を印加することとの組合せを含むハーフセレクトメカニズムによって実行される、請求項6に記載の(SOT−MRAM)チップアーキテクチャ。
- それぞれのメモリセルの前記自由層と前記リードの前記複数の第1部分のうちの第1部分との間に配設されたスピン軌道トルク層を更に含む、請求項6に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記リードは、Pt、Ta、W、Hf、Ir、CuBi、CuIr、及びAuWからなる群から選択される材料から製造される、請求項5に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記複数の第1部分のうちのそれぞれの第1部分は、前記複数のメモリセルのうちのメモリセルと接触しており、且つ前記複数の第2部分のうちのそれぞれの第2部分は、前記複数のメモリセルのうちのメモリセルから離隔している、請求項5に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記第1幅は、約10nm〜約500nmの範囲であり、且つ前記第2幅は、約10nm〜約500nmの範囲である、請求項5に記載の(SOT−MRAM)チップアーキテクチャ。
- (SOT−MRAM)チップアーキテクチャであって、
複数のリードであって、前記複数のリードのうちのそれぞれのリードは、複数の第1部分と、前記第1部分とは別個である複数の第2部分とを含み、前記複数の第1部分のうちのそれぞれの第1部分は、第1材料から製造され、且つ前記複数の第2部分のうちのそれぞれの第2部分は、第2材料から製造され、前記第1材料は、前記第2材料とは異なっている、複数のリードと、
それぞれのリードの前記第1部分に結合された複数のメモリセルと、
複数のトランジスタであって、それぞれのトランジスタは、前記複数のメモリセルのうちの対応するメモリセルに結合されている、複数のトランジスタと
を含む、(SOT−MRAM)チップアーキテクチャ。 - 前記複数のメモリセルのうちのそれぞれのメモリセルは、基準層と、障壁層と、自由層とを含む、請求項12に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記複数の第1部分のうちのそれぞれの第1部分は、前記複数のメモリセルのうちのメモリセルの前記自由層と接触しており、且つ前記複数の第2部分のうちのそれぞれの第2部分は、前記複数のメモリセルのうちのメモリセルから離隔しており、書込みプロセスは、前記複数のリードのうちのリードに沿って電流を流すことと、前記複数のメモリセルのうちのメモリセルに対して電圧を印加することとの組合せを含むハーフセレクトメカニズムによって実行される、請求項13に記載の(SOT−MRAM)チップアーキテクチャ。
- それぞれのメモリセルは、前記自由層上に配設されたスピン軌道トルク層を更に含み、前記複数の第1部分のうちのそれぞれの第1部分は、前記複数のメモリセルのうちのメモリセルの前記スピン軌道トルク層と接触しており、且つ前記複数の第2部分のうちのそれぞれの第2部分は、前記複数のメモリセルのうちのメモリセルから離隔している、請求項13に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記第1材料は、Pt、Ta、W、Hf、Ir、CuBi、CuIr、及びAuWからなる群から選択される、請求項12に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記第2材料は、銅、アルミニウム、又はドーパントによってドーピングされるPt、Ta、W、Hf、Ir、CuBi、CuIr、及びAuWからなる群から選択される材料を含む、請求項16に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記第2材料は、銅、アルミニウム、又はドーパントによってドーピングされるPt、Ta、W、Hf、Ir、CuBi、CuIr、及びAuWからなる群から選択される材料を含む、少なくとも1つの層を含む1つ又は複数の層を含む、請求項16に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記1つ又は複数の層は、銅又はアルミニウムを含む第1層と、Pt、Ta、W、Hf、Ir、CuBi、CuIr、及びAuWからなる群から選択される材料を含む第2層とを含む、請求項18に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記複数の第1部分のうちのそれぞれの第1部分は、第1幅を有し、且つ前記複数の第2部分のうちのそれぞれの第2部分は、第2幅を有し、前記第1幅は、前記第2幅を下回っている、請求項12に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記第2材料は、ドーパントを有する前記第1材料を含む、請求項12に記載の(SOT−MRAM)チップアーキテクチャ。
- 前記第1材料は、タンタルであり、且つ前記第2材料は、窒素によってドーピングされたタンタルである、請求項21に記載の(SOT−MRAM)チップアーキテクチャ。
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