CN114725280A - 存储器元件及其制造方法 - Google Patents

存储器元件及其制造方法 Download PDF

Info

Publication number
CN114725280A
CN114725280A CN202210005309.4A CN202210005309A CN114725280A CN 114725280 A CN114725280 A CN 114725280A CN 202210005309 A CN202210005309 A CN 202210005309A CN 114725280 A CN114725280 A CN 114725280A
Authority
CN
China
Prior art keywords
layer
spin hall
mtj
transistor
platinum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210005309.4A
Other languages
English (en)
Inventor
黄彦霖
宋明远
李乾铭
林世杰
白奇峰
胡宸瑜
黄兆中
陈冠豪
蔡佳晋
邱郁芳
彭成玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114725280A publication Critical patent/CN114725280A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C5/00—Alloys based on noble metals
    • C22C5/04—Alloys based on a platinum group metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/80—Constructional details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/325—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being noble metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00—Hall-effect devices
    • H10N52/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Debugging And Monitoring (AREA)
  • Finger-Pressure Massage (AREA)
  • Multi-Process Working Machines And Systems (AREA)

Abstract

本揭露提供一种存储器元件及其制造方法。存储器元件包括磁性穿遂结与自旋霍尔电极。磁性穿遂结包括自由层、参考层以及延伸于自由层与参考层之间的阻障层。自旋霍尔电极接触于磁性穿遂结且经配置以将电荷电流转换为用于写入磁性穿遂结的自旋电流。自旋霍尔电极由包括重金属元素与过渡元素金属的合金构成。重金属元素选自于具有填于5d轨域的一或多个价电子的金属元素，且轻过渡金属元素选自于具有部分填满3d轨域的一或多个价电子的过渡金属元素。

Description

存储器元件及其制造方法
技术领域
本揭露涉及一种存储器元件及其制造方法。
背景技术
磁性随机存取存储器(magnetic random access memory，MRAM)为性能 超越目前各种存储器的次世代存储器技术中的一个居领先地位的候选者。 MRAM提供与挥发性静态随机存取存储器(static random access memory， SRAM)相当的性能，且其高储存密度与低能耗之特性与挥发性的动态随机 存取存储器(dynamic random access memory，DRAM)相当。与非挥发性的 快闪存储器相比，MRAM提供更快的存取速度且随时间而产生的劣化更低。 自旋轨道矩MRAM(spin orbit torque MRAM，SOT-MRAM)为MRAM的一 种类型。自旋转移矩MRAM(spin transfer torque MRAM，STT-MRAM)为 另一种类型的MRAM。相较于STT-MRAM，SOT-MRAM在速度与耐久性 (endurance)上具有更优异的表现。尽管如此，SOT-MRAM在进一步降低 开关能耗(switching energy)方面受到限制。
发明内容
本揭露的一态样提供一种存储器元件，包括：磁性穿遂结，包括自由层、 参考层以及延伸于所述自由层与所述参考层之间的阻障层；以及自旋霍尔电 极，接触于所述磁性穿遂结且经配置以将电荷电流转换为用于写入所述磁性 穿遂结的自旋电流，其中所述自旋霍尔电极由包括重金属元素与过渡元素金 属的合金构成，其中所述重金属元素为钯或铂，且所述过渡金属元素为铬或 钒。
本揭露的另一态样提供一种存储器元件，包括：写入晶体管与读取晶体 管，形成于衬底的表层区域上；自旋霍尔电极，延伸于所述写入晶体管与所 述读取晶体管上方，且电性连接至所述写入晶体管的源极/漏极端点以及读取 晶体管的源极/漏极端点，其中所述自旋霍尔电极由包括第一金属与第二金属 的合金构成，其中所述第一金属为铂或钯，且所述第二金属为铬或钒；以及 磁性穿遂结，立于所述自旋霍尔电极上且藉由第一端点而接触于所述自旋霍 尔电极。
本揭露的又一态样提供一种存储器元件，包括：读取晶体管，设置于衬 底的表层区域上；磁性穿遂结，设置于所述读取晶体管上方且藉由第一端点 而耦合至所述读取晶体管的源极/漏极端点；自旋霍尔电极，延伸于所述磁性 穿遂结上且接触于所述磁性穿遂结的第二端点，其中所述自旋霍尔电极由包 括第一金属元素与第二金属元素的合金构成，所述第一金属元素选自于铂与 钯组成的群组，且所述第二金属元素选自于铬与钒组成的群组；以及选择器， 设置于所述自旋霍尔电极上方且藉由第一端点而耦合至所述自旋霍尔电极。
附图说明
结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意， 根据本行业中的标准惯例，图中各种特征并未按比例绘制。事实上，为使论 述清晰起见，可任意增大或减小各种特征的尺寸。
图1A是根据本揭露一些实施例所示例性绘示的存储器阵列的电路图。
图1B绘示如图1A所示的存储器阵列内所选的单位胞元中的写入路径。
图1C绘示如图1A所示的存储器阵列内所选的单位胞元中的读取路径。
图2为绘示出图1A所示的其中一单位胞元的三维示意图。
图3A至图3D为根据本揭露一些实施例绘示出立于自旋霍尔电极(spin hallelectrode，SHE)上的磁性穿隧结(magnetic tunneling junction，MTJ)的 剖视示意图。
图4A至图4C为根据本揭露一些实施例绘示出立于SHE上的MTJ的平 面示意图。
图5A至图5D分别为根据本揭露一些实施例绘示出用于形成SHE的中 间结构的剖视示意图。
图6为根据本揭露一些实施例绘示出用于制造分别示于图2的相邻单位 胞元的方法的流程图。
图7A至图7L为绘示出在图6所示的制造流程期间的中间结构的剖视示 意图。
图8A至图8E为图7F至图7J所示的中间结构的平面示意图。
图9为根据本揭露的另一些实施例绘示的存储器阵列的电路图。
图10为根据本揭露一些实施例绘示出图9所示的存储器阵列中的相邻单 位胞元的三维示意图。
图11为根据本揭露一些实施例绘示出用于制造图10所示的相邻单位胞 元的方的流程图。
图12A至图12L为绘示出在图11所示的制造流程期间的中间结构的剖 视示意图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例 或实例。以下阐述组件及布置的具体实例以简化本揭露。当然，这些仅为实 例而非旨在进行限制。另外，本揭露可在各种实例中重复使用参考编号和/或 字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种 实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在... 下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)” 等空间相对性用语来阐述如图中所示一个元件或特征与另一(其他)元件或 特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在 使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)， 且本文中所用的空间相对性描述语可同样相应地进行解释。
图1A是根据本揭露一些实施例所示例性绘示的存储器阵列10的电路图。 图1B绘示如图1A所示的存储器阵列10内所选的单位胞元100中的写入路 径。图1C绘示如图1A所示的存储器阵列10内所选的单位胞元100中的读 取路径。
请参照图1A，存储器阵列10为磁性随机存取存储器(magnetic random accessmemory，MRAM)阵列。存储器阵列10包括沿着多数列与多数行排 列的多个单位胞元100。各行的单位胞元100可沿着方向X排列，而各列的 单位胞元100可沿着方向Y排列。在一些实施例中，各列的单位胞元100耦 合至一对的写入字线WWL与读取字线RWL，且各行的单位胞元100耦合至 位线BL以及一对源极线SL。在此些实施例中，各单位胞元100可定义于一 写入字线WWL与一读取字线RWL之间，以及一位线BL与两源极线SL之 间。此外，写入字线WWL与读取字线RWL可沿方向Y延伸，且位线BL 以及源极线SL可沿方向X延伸。
各单位胞元100包括磁性穿隧结(magnetic tunneling junction，MTJ)102， 其作为储存单元。MTJ 102内的铁磁层的磁化方向可决定MTJ 102的电阻。 在磁化方向处于平行态时，MTJ 102可具有低电阻态。在磁化方向处于反平 行态时，MTJ 102可具有高电阻态。藉由改变MTJ 102的磁化方向，MTJ 102 可被写入以具有互补的逻辑状态(例如是指示高电阻态的高逻辑态以及指示 低电阻态的低逻辑态)。再者，根据本揭露的一些实施例，MTJ 102经配置 以利用自旋霍尔效应(spin Hall effect)而被写入，且存储器阵列10可被称为 自旋轨道矩MRAM(spin orbit torque MRAM，SOT-MRAM)阵列。自旋霍 尔电极(spin Hallelectrode，SHE)104(或称为自旋轨道矩(spin orbit torque (SOT)层)设置于各MTJ 102下方。在写入操作期间，通过SHE 104的面 内电荷电流(in-plane charge current)可经由自旋霍尔效应而转化为垂直自旋 电流(perpendicular spin current)。垂直自旋电流接着流至MTJ 102的铁磁层 中，且藉由自旋轨道矩而切换此铁磁层的磁化方向。如此一来，MTJ 102的 磁化方向可被改变(此代表MTJ 102的电阻改变)，且位元资料可被写入 MTJ102。在读取期间，可感测MTJ 102的电阻态，而可读取储存在MTJ 102 内的位元资料。
写入操作的效能(energy efficiency)与SHE 104的自旋霍尔电导率(spin Hallconductivity)有很大的关系。SHE 104具有越高的自旋霍尔电导率时， 需要较少的功率以执行写入操作。自旋霍尔电导率定义为SHE 104的自旋霍 尔角度(spin Hall angle)相对于SHE 104的电阻率(electrical resistivity)的 比值。SHE 104的自旋霍尔角度指示由所提供的横越SHE 104的面内电荷电 流而基于自旋霍尔效应转换而得到垂直自旋电流的转换效能，且此转换效能 定义为垂直自旋电流相对于对应的面内电荷电流的比值。换言之，较大的自 旋霍尔角度代表能够更有效率地将面内电荷电流转换为垂直自旋电流，且代表更高的自旋霍尔电导率。另一方面，SHE 104的电阻率影响面内电荷电流 的分流比(shunting ratio)。分流比定义为SHE 104的片电阻(sheet resistance) 相对于MTJ 102的自由层的片电阻的比值。SHE 104的电阻率相对较高时， 较大部分的面内电荷电流可通过立于SHE 104上的MTJ 102的低阻值路径， 且面内电荷电流的此部分可能不会贡献到垂直自旋电流的产生。如此一来， 降低由面内电荷电流至垂直自旋电流的转换效能。另一方面，SHE 104的电 阻率相对较低时，面内电荷电流的分流比较小，而可提高由面内电荷电流至 垂直自旋电流的转换效能。因此，为了提升SHE 104的自旋霍尔电导率，需 提高SHE 104的自旋霍尔角度，及/或降低SHE 104的电阻率。
根据本揭露的实施例，SHE 104由包括至少一重金属元素以及至少一轻过 渡金属元素的金属合金构成，且相较于其他用于形成SHE的材料而展现出优 越的自旋霍尔电导率。重金属元素可为具有占据5d轨域的价电子的金属元素， 或称为5d金属元素。举例而言，所述至少一重金属元素可包括铂(Pt)、钯 (Pd)或其组合。另一方面，轻过渡金属元素可为具有部分填满3d轨域的价 电子的过渡元素金属。举例而言，所述至少一轻过渡元素金属可包括钪(Sc)、 钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、镍(Ni)、 铜(Cu)或其组合。SHE 104的此优越自旋霍尔电导率104可例如是来自于 重金属元素拥有5d轨域电子带，其可带来强的自旋轨道耦合(spin-orbit coupling)而导致磁场有效地分离向上自旋(spin-up)电流以及向下自旋 (spin-down)电流。此外，轻过渡金属元素的3d电子可贡献为电子散射中 心(electron scattering center)，其可导致更大的自旋霍尔角度。然而，仍可 有其他方式解释SHE 104的优越自旋霍尔电导率，本揭露并不以上述的解释 方式为限。举例而言，作为另一种解释，此金属合金具有优越的自旋霍尔电 导率是因为3d轨域与5d轨域的混成效应(hybridization)可减少自旋记忆丧 失(spin memory loss)以及自旋电流回流，其中自旋记忆丧失又可称为自旋 极化的降低。
作为实例，SHE 104可由铂-铬合金构成，且所述铂-铬合金可表示为 PtxCr1-x。铂-铬合金的自旋霍尔角度随着铂-铬合金中铬含量的增加(等同于降 低铂-铬合金中的铂含量)而提高。此外，铂-铬合金的电阻率随着铂-铬合金 中铂含量的增加(等同于降低铂-铬合金中的铬含量)而降低。PtxCr1-x中“x” 的最佳范围可为约0.5至约0.8。假如“x”低于约0.5，则铂-铬合金的电阻率可 能显著地提高。另一方面，假如“x”高于约0.8，则铂-铬合金的自旋霍尔角度 可受到限制。具有最佳“x”范围的铂-铬合金的自旋霍尔角度可大于或等于0.1， 例如是在0.1至1.1的范围中。此外，具有最佳“x”范围的铂-铬合金的电阻率 可小于或等于600μΩ·cm，例如是在30μΩ·cm至600μΩ·cm的范围中。 如此一来，具有最佳“x”范围的铂-铬合金的自旋霍尔电导率可大于或等于
Figure BDA0003455281420000061
例如是在
Figure BDA0003455281420000062
至
Figure BDA0003455281420000063
Figure BDA0003455281420000064
的范围中。基于此优越的自旋霍尔电导率，可显著地降 低用于切换MTJ 102的磁化方向的所需面内电荷电流。举例而言，包括以具 有最佳“x”范围的铂-铬合金所形成的SHE 104的单位胞元100所需的面内电 荷电流可在1×106A·cm-2至30×106A·cm-2的范围中。基于仅需如此低的 面内电荷电流，包括以具有最佳“x”范围的铂-铬合金所形成的SHE 104的单 位胞元100需要较少的能量来切换MTJ 102的磁化方向(或称为切换能 (switching energy))。举例而言，包括以具有最佳“x”范围的铂-铬合金所形 成的SHE 104的单位胞元100所需的切换能可在0.1fj至1fj的范围中。再者， 基于具有最佳“x”范围的铂-铬合金的低电阻率，可有效地降低包括以具有最 佳“x”范围的铂-铬合金所形成的SHE 104的单位胞元100的分流比。举例而 言，包括以具有最佳“x”范围的铂-铬合金所形成的SHE 104的单位胞元100 的分流比可在0.1至0.9的范围中。
作为另一实例，SHE 104可由铂-钒合金构成，且所述铂-钒合金可表示为 PtyV1-y。相似地，铂-钒合金的自旋霍尔角度随着铂-钒合金中钒含量的增加(等 同于降低铂-钒合金中的铂含量)而提高。此外，铂-钒合金的电阻率随着铂- 钒合金中铂含量的增加(等同于降低铂-钒合金中的钒含量)而降低。PtyV1-y中“y”的最佳范围可为约0.7至约0.9。假如“y”低于约0.7，则铂-钒合金的电 阻率可能显著地提高。另一方面，假如“y”高于约0.9，则铂-钒合金的自旋霍 尔角度可受到限制。具有最佳“y”范围的铂-钒合金的自旋霍尔角度可大于或 等于0.1，例如是在0.1至0.8的范围中。此外，具有最佳“y”范围的铂-钒合 金的电阻率可小于或等于135μΩ·cm，例如是在30μΩ·cm至135μΩ·cm的 范围中。如此一来，具有最佳“y”范围的铂-钒合金的自旋霍尔电导率可大于 或等于
Figure BDA0003455281420000065
例如是在
Figure BDA0003455281420000066
至
Figure BDA0003455281420000071
的范围中。基于此优越的自旋霍尔电导率，包括以 具有最佳“y”范围的铂-钒合金所形成的SHE 104的单位胞元100所需的面内 电荷电流可在1×106A·cm-2至30×106A·cm-2的范围中。基于仅需如此低 的面内电荷电流，包括以具有最佳“y”范围的铂-钒合金所形成的SHE 104的 单位胞元100所需的切换能可在0.1fj至1fj的范围中。再者，基于具有最佳 “y”范围的铂-钒合金的低电阻率，包括以具有最佳“y”范围的铂-钒合金所形成 的SHE 104的单位胞元100的分流比可在0.04至0.18的范围中。
再者，本揭露的范畴可还包括其他重金属元素与轻过渡金属元素(例如 是钪(Sc)、钛(Ti)、钒(V)、铬(Cr)、锰(Mn)、铁(Fe)、钴(Co)、 镍(Ni)、铜(Cu)、锌(Zn))的组合。本揭露并不限于以上所描述的两 个实例。此外，在一些实施例中，SHE 104的厚度在约0.5nm至约10nm的 范围中。SHE 104的自旋霍尔角度可随着SHE 104的厚度增加而增加，且可 在SHE 104的厚度提高至大于或等于0.5nm之后才饱和。因此，假如SHE 104 的厚度低于约0.5nm，SHE 104的自旋霍尔角度受到限制(还有提高的空间)。 另一方面，假如SHE 104的厚度大于约10nm，写入操作需要更高的电荷电 流，因此将提高写入操作的能耗。
如图1A所示，在一些实施例中，各单位胞元100还包括写入晶体管WT 以及读取晶体管RT。各单位胞元100中的写入晶体管WT与读取晶体管RT 耦合至SHE 104。特别来说，写入晶体管WT与读取晶体管RT可耦合至SHE 104的位于MTJ 102的相对侧的两部分，以使得MTJ 102可立于在写入晶体 管WT与读取晶体管RT之间的写入电流路径(也就是如上所述的面内电荷 电流路径)上。如此一来，可藉由此写入电流来对MTJ 102进行写入。写入 晶体管WT与读取晶体管RT可分别为三端点元件。各写入晶体管WT的栅 极端点可耦合至一写入字线WWL，且各读取晶体管RT的栅极端点可耦合至 一读取字线RWL。此外，各单位胞元100中的写入晶体管WT与读取晶体管 RT分别经由源极/漏极端点而耦合至SHE 104，且分别经由另一源极/漏极端 点而耦合至一源极线SL。在一些实施例中，各单位胞元100中的写入晶体管WT与读取晶体管RT耦合至两条源极线SL。再者，各MTJ 102的一端点耦 合至下方的SHE104，且各MTJ 102的另一端点耦合至一位线BL。
字线驱动电路WD可耦合至写入字线WWL以及读取字线RWL，且经配 置以藉由写入字线WWL与读取字线RWL来控制写入晶体管WT与读取晶 体管RT的开关。此外，电流源电路CS可耦合至源极线SL。电流源电路CS 经配置以提供用于写入MTJ 102的写入电流(亦即上述的面内电荷电流)以 及用于感测MTJ 102的电阻态的读取电流，且可连接于字线驱动电路WD。 再者，位线驱动电路BD可耦合至位线BL，且经配置以感测流经MTJ 102的 读取电流，以辨识MTJ 102的电阻态。
请参照图1A与图1B，在写入期间，开启经选择的单位胞元100的写入 晶体管WT与读取晶体管RT两者，写入电流WP(亦即如上所述的面内电荷 电流)可流过写入晶体管WT、读取晶体管RT以及位于写入晶体管WT与读 取晶体管RT之间的SHE 104。基于自旋轨道交互作用，流过SHE 104的写 入电流WP可对MTJ 102产生自旋轨道矩，且因此可对MTJ 102进行写入。 藉由设定对应的写入字线WWL与读取字线RWL而开启写入晶体管WT与 读取晶体管RT，且藉由使对应的两源极线SL具有电压差而提供写入电流 WP。另一方面，位线BL可为电性浮置。
请参照图1A与图1C，在读取期间，开启经选择的单位胞元100的读取 晶体管RT，且使此单位胞元100内的写入晶体管WT保持在关闭状态。在耦 合至读取晶体管RT的位线BL与源极线SL之间设置电压差，以使读取电流 RP可流过连接于读取晶体管RT与位线BL之间的MTJ 102。基于自旋轨道 耦合效应，MTJ 102的不同磁化方向(亦即平行态与反平行态)可导致行经 MTJ 102的传导电子的散射量改变。此改变导致MTJ 102具有不同的电阻， 且可影响读取电流RP的值或MTJ 102的跨压值。因此，可读取储存在MTJ 102 的位元资料(亦即电阻态)。另一方面，耦合至写入晶体管WT的源极线SL 可为电性浮置。
图2为绘示出图1A所示的其中一单位胞元100的三维示意图。
请参照图2，单位胞元100内的写入晶体管WT与读取晶体管RT形成在 元件晶片的前段工艺(front-end-of-line，FEOL)结构FE中。写入晶体管WT 的栅极端点可由延伸于半导体衬底200上的写入字线WWL提供。相似地， 读取晶体管RT的栅极端点可由延伸于半导体衬底200上的读取字线RWL提 供。写入字线WWL与读取字线RWL可在侧向上彼此间隔开，且均可沿着 方向Y延伸。写入晶体管WT的源极和漏极端点(未绘示)位于写入字线WWL的相对两侧，且读取晶体管RT的源极和漏极端点(未绘示)位于读取 字线RWL的相对两侧。在写入晶体管WT与读取晶体管RT为平面型晶体管 的实施例中，写入字线WWL与读取字线RWL分别延伸于半导体衬底200 的平坦表面上，且写入晶体管WT与读取晶体管RT的源极和漏极端点可为 形成于半导体衬底200的浅层区中的掺杂区或外延结构(未绘示)。在写入 晶体管WT与读取晶体管RT为鳍式晶体管的实施例中，写入字线WWL与 读取字线RWL分别覆盖且交错于半导体衬底200的顶部的鳍状结构，且写 入晶体管WT与读取晶体管RT的源极和漏极端点可为接触于(例如是侧向 接触)鳍状结构的外延结构(未绘示)。在写入晶体管WT与读取晶体管RT 为栅极全环绕(gate-all-around，GAA)晶体管的实施例中，设置于半导体衬 底200上的半导体片的堆叠分别被写入字线WWL或读取字线RWL包绕， 且写入晶体管WT与读取晶体管RT的源极和漏极端点可为接触于(例如是 侧向接触)半导体片的堆叠的外延结构(未绘示)。另外，接触插塞202可 立于写入晶体管WT与读取晶体管RT的源极和漏极端点上。接触插塞202 电性连接于此些源极和漏极端点，以将此些源极和漏极端点连接至上方的导 电构件。
在一些实施例中，虚设字线DWL延伸于写入字线WWL与读取字线RWL 之间。虚设字线DWL、写入字线WWL与读取字线RWL可沿着相同方向(例 如是方向Y)延伸。藉由设置虚设字线DWL，可在写入晶体管WT与读取晶 体管RT之间形成寄生晶体管。寄生晶体管可在结构上相同于写入晶体管WT 与读取晶体管RT。寄生晶体管的栅极端点可由虚设字线DWL提供。写入晶 体管WT与读取晶体管RT分别与寄生晶体管共用一源极/漏极端点。在一些 实施例中，虚设字线DWL经配置以接收可确保寄生晶体管维持在关闭状态 的栅极电压，因此可有效地避免写入晶体管WT与读取晶体管RT之间的干 扰。如此一来，包括虚设字线DWL的寄生晶体管也可称作隔离晶体管DT。
源极线SL、SHE 104、MTJ 102与位线BL可整合于形成在FEOL结构 FE上的后段工艺(back-end-of-line，BEOL)结构BE中。在一些实施例中， 耦合至写入晶体管WT与读取晶体管RT的源极线SL为BEOL结构BE中的 底部金属化层的一些部分，且可沿方向X延伸。源极线SL经由接触插塞202 而连接至写入晶体管WT与读取晶体管RT的一些源极/漏极端点。在一些实 施例中，写入晶体管WT与读取晶体管RT的其他源极/漏极端点经由接触插 塞202而连接至亦形成于BEOL结构的底部金属化层中的着陆垫204。另外， SHE 104与MTJ 102可形成于底部金属化层上。SHE 104可经由底部通孔206 而电性连接至底部金属化层的着陆垫204。换言之，SHE 104可经由下方的底 部通孔206、着陆垫206以及接触插塞202而耦合至写入晶体管WT与读取 晶体管RT的源极或漏极端点。MTJ 102位于SHE 104上，且可位于底部通孔206之间，以立于底部通孔206之间的写入电流路径上。再者，位线BL 可形成于在MTJ 102上方的另一金属化层中，且可沿方向X延伸。在一些实 施例中，位线BL经由顶部通孔208而电性连接至MTJ 102。
图3A至图3D为根据本揭露一些实施例绘示出立于SHE上的MTJ的剖 视示意图。
请参照图3A，立于SHE 104上的MTJ 102可为多层结构，且至少包括自 由层300、参考层302以及夹在自由层300与参考层302之间的阻障层304。 在一些实施例中，自由层300与参考层302分别包括至少一铁磁层，而阻障 层304包括至少一绝缘层。参考层302的磁化方向受到钉扎，而自由层300 的磁化方向可藉由如上所述的自旋霍尔效应而被改变。自由层300与参考层 302的磁化方向为平行态时，MTJ 102为低电阻态。另一方面，自由层300 与参考层302的磁化方向为反平行态时，MTJ 102为高电阻态。此外，绝缘 的阻障层304将自由层300与参考层302相互隔离，但具有足够薄的厚度以 使读取电流能穿遂过阻障层304。在一些实施例中，自由层300由钴-铁-硼 (CoFeB)合金、钴-钯(CoPd)合金、钴-铁(CoFe)合金、钴-铁-硼-钨(CoFeBW) 合金、镍-铁(NiFe)合金、钌、其类似者或其组合而构成。在一些实施例中， 参考层302由钴-铁-硼(CoFeB)合金构成。再者，在一些实施例中，阻障层 304由氧化镁、氧化铝、氮化铝、其类似者或其组合构成。然而，所属领域 中具有通常知识者可依据设计与工艺需求而选择用于自由层300、参考层302 与阻障层304的其他适合材料，本揭露并不以此为限。
在一些实施例中，MTJ 102还包括钉扎层306。钉扎层306可设置于参考 层302上，且经配置以藉由与参考层302之间的交换耦合(exchange coupling) 而钉扎参考层302的磁化方向。在一些实施例中，钉扎层306由反铁磁材料 构成。举例而言，反铁磁材料可包括铱锰(IrMn)、铂锰(PtMn)或镍锰(NixMn1-x， 其中x大于0.1且小于0.5)。再者，在一些实施例中，合成反铁磁(synthetic antiferromagnets，SAF)结构(未绘示)更设置于参考层302上。在此些实施 例中，SAF结构可位于钉扎层306与参考层302之间。SAF结构可加强参考 层302的磁化方向的钉扎，且可包括由非磁性间隔层分开的反铁磁层。举例 而言，反铁磁层可分别包括钴/铂(Co/Pt)多层结构、钴/钯(Co/Pd)多层结 构或其类似者，而间隔层例如是钌层。在替代实施例中，MTJ 102包括用于 钉扎参考层302的磁化方向的SAF结构，而省略钉扎层306。
再者，在一些实施例中，MTJ 102还包括顶盖层308，作为MTJ 102的最 外层(例如是最顶层)。在参考层302被钉扎层306覆盖的实施例中，顶盖 层308可设置于钉扎层306上。顶盖层308可保护下方的材料层以防止刻蚀 及/或氧化工艺所带来的伤害。根据一些实施例，顶盖层308由导体材料构成， 例如是钽、氮化钽、钛、氮化钛、其类似者或其组合。在替代实施例中，顶 盖层308由绝缘材料构成。此绝缘材料可为实质上无氧(oxygen-free)的材料，例如是包括氮化硅。
请参照图3B，MTJ 102a相似于参照图3A所描述的MTJ 102，惟MTJ 102a 还包括额外自由层310与自由层间隔件312。额外自由层310可设置于自由 层300与阻障层304之间，且自由层间隔件312延伸于自由层300与额外自 由层310之间。自由层300与额外自由层310的磁化方向可为互锁 (interlocked)。换言之，自由层300的磁化方向可对齐于额外自由层310的 磁化方向，且自由层300与额外自由层310的磁化方向可同时被改变。如此 一来，在写入操作期间可同时对自由层300与额外自由层310进行写入。再 者，基于自由层300、310的磁化方向互锁，在MTJ 102a未被选定以进行写 入时自由层300、310的磁化方向可较不易被意外地翻转。因此，MTJ 102a 可具有较佳的资料保存(data retention)能力。相似于自由层300，额外自由 层310可包括至少一铁磁层。用于形成额外自由层310的铁磁材料可等同或 不同于形成自由层300的铁磁材料，本揭露并不以此为限。此外，自由层间 隔件312可由非磁性导体材料构成。举例而言，非磁性导体材料可包括钨、 钌、其类似者或其组合。另外，自由层间隔件312可形成为具有相似于或等 同于上方自由层(例如是额外自由层310)的结晶相(例如是体心立方 (body-centered cubic，BCC)相)的结晶相，以为上方自由层提供较佳的成 长模板。如此一来，上方的自由层可具有较佳的结晶度。
请参照图3C，MTJ 102b包括位于自由层300与阻障层304之间的两对额 外自由层310与自由层间隔件312。两对的额外自由层310与自由层间隔件 312可堆叠于自由层300上，且被阻障层304所覆盖。如上所述，藉由设置 额外自由层310与自由层间隔件312，MTJ102可具有更加改进的资料保存能 力。
请参照图3D，在一些实施例中，扩散阻障层314设置于SHE 104与MTJ 之间，其中此MTJ可为参照图3A所述的MTJ 102、参照图3B所描述的MTJ 102a或参照图3C所描述的MTJ102b。扩散阻障层314可经配置以阻挡自由 层300与SHE 104之间的交互扩散，且可由非磁性导体材料(例如是钼(Mo)) 构成。
图4A至图4C为根据本揭露一些实施例绘示出立于SHE上的MTJ的平 面示意图。
请参照图4A，在一些实施例中，MTJ 102的长轴实质上对齐于或实质上 平行于SHE104的长轴，其中写入路径沿SHE 104的长轴定向。在此些实施 例中，MTJ 102中的自由层300(如参照图3A所描述)的磁化方向M亦可 实质上对齐于或实质上平行于SHE 104的长轴。如图4A所示，作为一实例， SHE 104的长轴以及在底部通孔206之间且沿此长轴定向的写入路径沿着面 内方向D1定向，且MTJ 102的长轴以及MTJ 102中的自由层300的磁化方 向M亦沿着面内方向D1定向。MTJ 102的沿面内方向D1的尺寸L102相对 于MTJ 102的沿垂直于面内方向D1的另一面内方向D2的尺寸W102的比值 可例如是在约1.5至约5的范围中。
请参照图4B，在一些实施例中，MTJ 102的长轴交错于(例如是垂直于) SHE 104的长轴，其中写入路径沿SHE 104的长轴定向。在此些实施例中， MTJ 102中的自由层300的磁化方向M’(实质上对齐于MTJ 102的长轴)亦 交错于(例如是垂直于)SHE 104的长轴。如图4B所示，作为一实例，SHE 104的长轴以及在底部通孔206之间且沿此长轴定向的写入路径沿着面内方 向D1定向，而MTJ 102的长轴以及MTJ 102中的自由层300的磁化方向M’ 则沿着面内方向D2定向。MTJ 102的沿面内方向D2的尺寸W102相对于MTJ 102的沿面内方向D1的尺寸L102的比值可例如是在约1.5至约5的范围中。
请参照图4C，在一些实施例中，MTJ 102形成为实质上对称的形状。在 此些实施例中，MTJ 102中的自由层300的磁化方向M”可沿实质上垂直于 SHE 104的接触于MTJ 102的表面的垂直方向D3定向。此外，MTJ 102的沿 面内方向D1的尺寸L102相对于MTJ 102的沿面内方向D2的尺寸W102的比 值可接近或等同于1。
需注意的是，以上是藉由MTJ 102作为范例来说明SHE 104与立于SHE 104上的MTJ的各种配置。参照图3B所描述的SHE 104与MTJ 102a亦可具 有如图4A至图4C所示的各种变化。相似地，参照图3C所描述的SHE 104 与MTJ 102b亦可具有如图4A至图4C所示的各种变化。
图5A至图5D分别为根据本揭露一些实施例绘示出用于形成SHE 104的 中间结构的剖视示意图。
请参照图5A，在一些实施例中，用于形成SHE 104的方法包括使用共溅 镀(co-sputtering)工艺沈积层400。沈积所得的层400包含具有重金属元素 与轻过渡金属元素的合金。在共溅镀工艺期间，使用包括重金属元素的溅镀 靶以及包括轻过渡金属元素的另一溅镀靶。例如是藉由调整对应于各溅镀靶 的功率，可改变沈积所得的层400的成分(例如是铂/铬(Pt/Cr)比例、铂/ 钒(Pt/V)比例等)。可对沈积所得的层400进行例如是退火工艺的热处理， 以形成SHE 104。在一些实施例中，热处理的工艺温度在250℃至450℃的 范围中，且热处理的工艺时间在10分钟至60分钟的范围中。
请参照图5B，在一些实施例中，用于形成SHE 104的方法包括第一溅镀 工艺与第二溅镀工艺。藉由第一溅镀工艺而形成第一层402，且藉由第二溅 镀工艺而在第一层402上形成第二层404。第一层402以及在第一溅镀工艺 中使用的溅镀靶可包括重金属元素，而第二层404以及在第二溅镀工艺中使 用的溅镀靶可包括轻过渡元素金属。作为替代地，第一层402以及在第一溅 镀工艺中使用的溅镀靶可包括轻过渡元素金属，而第二层404以及在第二溅 镀工艺中使用的溅镀靶可包括重金属元素。在沈积第一层402与第二层404 之后，可对第一层402与第二层404进行热处理(例如是退火工艺)，以使 得在第一层402与第二层404中的重金属元素与轻过渡金属元素可交互扩散 而形成SHE 104。在一些实施例中，热处理的工艺温度在250℃至450℃的 范围中，且热处理的工艺时间在10分钟至60分钟的范围中。再者，可调整 第一层402的厚度对于第二层404的厚度的比值以改变SHE 104的成分(例如是铂/铬(Pt/Cr)比例、铂/钒(Pt/V)比例等)。本揭露并不以第一层402 与第二层404的厚度为限。
请参照图5C，在一些实施例中，进行三个溅镀工艺以形成SHE 104。藉 由第一溅镀工艺形成第一层406；藉由第二溅镀工艺以在第一层406上形成 第二层408；以及藉由第三溅镀工艺以在第二层408上形成第三层410。第一 层406、第三层410以及在第一与第三溅镀工艺中使用的溅镀靶可包括重金 属元素，而第二层408以及在第二溅镀工艺中使用的溅镀靶可包括轻过渡金 属元素。作为替代地，第一层408、第二层408与第三层410中的每一者以及对应的溅镀工艺所使用的溅镀靶可包括重金属元素或轻过渡金属元素，只 要第一层406、第二层408与第三层410中的至少一者由重金属元素构成， 且至少另一者由轻过渡金属元素构成。在形成包括第一层406、第二层408 与第三层410的堆叠结构之后，可对此堆叠结构进行热处理(例如是退火工 艺)，以使得第一层406、第二层408与第三层410中的重金属元素与轻过 渡金属元素可交互扩散而形成SHE 104。在一些实施例中，热处理的工艺温度在250℃至450℃的范围中，且热处理的工艺时间在10分钟至60分钟的 范围中。再者，可调整第一层406、第二层408与第三层410中的每一者的 厚度以改变SHE 104的成分(例如是铂/铬(Pt/Cr)比例、铂/钒(Pt/V)比例 等)。本揭露并不以第一层406、第二层408与第三层410中的每一者的厚 度为限。
请参照图5D，在一些实施例中，进行四个溅镀工艺以形成SHE 104。藉 由第一溅镀工艺形成第一层412；藉由第二溅镀工艺以在第一层412上形成 第二层414；藉由第三溅镀工艺以在第二层414上形成第三层416；以及藉由 第四溅镀工艺以在第三层416上形成第四层418。第一层412、第三层416以 及在第一与第三溅镀工艺中使用的溅镀靶可包括重金属元素，而第二层414、 第四层418以及在第二与第四溅镀工艺中使用的溅镀靶可包括轻过渡金属元 素。作为替代地，第一层412、第二层414、第三层416与第四层418中的每 一者以及对应的溅镀工艺所使用的溅镀靶可包括重金属元素或轻过渡金属元 素，只要第一层412、第二层414、第三层416与第四层418中的至少一者由 重金属元素构成，且至少另一者由轻过渡金属元素构成。在形成包括第一层412、第二层414、第三层416与第四层418的堆叠结构之后，可对此堆叠结 构进行热处理(例如是退火工艺)，以使得第一层412、第二层414、第三层 416与第四层418中的重金属元素与轻过渡金属元素可交互扩散而形成SHE 104。在一些实施例中，热处理的工艺温度在250℃至450℃的范围中，且热 处理的工艺时间在10分钟至60分钟的范围中。再者，可调整第一层412、 第二层414、第三层416与第四层418中的每一者的厚度以改变SHE 104的 成分(例如是铂/铬(Pt/Cr)比例、铂/钒(Pt/V)比例等)。本揭露并不以第 一层412、第二层414、第三层416与第四层418中的每一者的厚度为限。
作为替代地，可形成更多将交互扩散而形成SHE 104的初始层。重金属 元素/轻过渡金属元素的浓度梯度可随用于形成SHE 104的初始层的数量、各 初始层的厚度及/或热处理的工艺温度/时间而改变，本揭露并不以此为限。再 者，如上所述的共溅镀工艺或各溅镀工艺可在室温下执行。作为替代地，共 溅镀工艺或各溅镀工艺可在升温的情况下进行。
图6为根据本揭露一些实施例绘示出用于制造分别示于图2的相邻单位 胞元100的方法的流程图。图7A至图7L为绘示出在图6所示的制造流程期 间的中间结构的剖视示意图。特别来说，图7F至图7J为绘示出用于形成一 单位胞元100内的SHE 104与MTJ 102的中间结构的放大示意图。图8A至 图8E为图7A至图7J所示的中间结构的平面示意图。
请参照图6与图7A，进行步骤S600，以在衬底200的表层区域上形成写 入晶体管WT与读取晶体管RT。如参照图1A与图2所说明，各单位胞元100 可包括一写入晶体管WT与一读取晶体管RT。在此些晶体管为平面型晶体管 的实施例中，写入晶体管WT包括形成在衬底200的平坦表面上的写入字线 WWL，以及形成在衬底200的表层区域中的源极/漏极结构700。相似地，读 取晶体管RT包括形成在衬底200的平坦表面上的读取字线RWL，以及形成在衬底200的表层区域中的源极/漏极结构700。写入字线WWL与读取字线 RWL分别藉由闸介电层702而与衬底200分隔。在一些实施例中，隔离晶体 管DT随着写入晶体管WT与读取晶体管RT而形成。在此些实施例中，虚设 字线DWL分别形成于一写入晶体管WT与相邻的读取晶体管RT之间，且分 别经由闸介电层702而与衬底200分隔。
需注意的是，此处将写入晶体管WT、读取晶体管RT与隔离晶体管DT 描述为平面型晶体管。然而，如参照图2所描述，写入晶体管WT、读取晶 体管RT以及隔离晶体管DT可作为替代地形成为鳍式晶体管或栅极全环绕晶 体管，且写入晶体管WT、读取晶体管RT与隔离晶体管DT的构件在结构上 可随之改变。
请参照图6与图7B，进行步骤S602，以在目前结构上形成介电层704与 接触插塞202。介电层704可覆盖写入晶体管WT、读取晶体管RT与隔离晶 体管DT。接触插塞202可贯穿介电层704，以建立与源极/漏极结构700之间 的电性连接。在一些实施例中，以镶嵌工艺(例如是单镶嵌工艺)形成介电 层704与接触插塞202。
请参照图6与图7C，进行步骤S604，以在介电层704上形成介电层706、 源极线SL与着陆垫204。介电层706可侧向环绕源极线SL与着陆垫204， 且源极线SL与着陆垫204交迭于且电性连接于接触插塞202。一对的源极线 SL与着陆垫204经由下方的接触插塞202而连接至各写入晶体管WT的源极 /漏极结构700。相似地，一对的源极线SL与着陆垫204经由下方的接触插塞 202而连接至各读取晶体管RT的源极/漏极结构700。在一些实施例中，用于 形成介电层706、源极线SL与着陆垫204的方法包括镶嵌工艺。
请参照图6与图7D，进行步骤S606，以在介电层706上形成介电层708 与底部通孔206。底部通孔206可贯穿介电层708，以建立与着陆垫204之间 的电性连接。如此一来，各写入晶体管WT的一源极/漏极结构700连接至一 源极线SL，而各写入晶体管WT的另一源极/漏极结构700经由上方的接触 插塞202与着陆垫204而连接至底部通孔206。相似地，各读取晶体管RT的 一源极/漏极结构700连接至一源极线SL，而各读取晶体管RT的另一源极/ 漏极结构700经由上方的接触插塞202与着陆垫204而连接至底部通孔206。 在一些实施例中，用于形成介电层708与底部通孔206的方法包括镶嵌工艺 (例如是单镶嵌工艺)。
请参照图6与图7E，进行步骤S608，以在介电层708上全面地形成自旋 霍尔材料层710。自旋霍尔材料层710将被图案化而形成参照图1A与图2所 说明的SHE 104，且由具有重金属元素与轻过渡金属元素的合金构成。如参 照图5A至图5D所说明，用于形成自旋霍尔材料层710的方法可包括单一共 溅镀工艺或多个溅镀工艺，且可包括随后的热处理。
随后，进行步骤S610，以在自旋霍尔材料层710上形成多层结构712。 多层结构712将被图案化而形成参照图1A与图2所说明的MTJ 102。在一些 实施例中，用于形成多层结构712的方法包括多个沈积工艺，例如是溅镀工 艺、共溅镀工艺或其组合。
此外，在形成多层结构712之前可选择性地在自旋霍尔材料层710上形 成阻障材料层(未绘示)，且可在图案化多层结构712期间图案化此阻障材 料层以形成参照图3D所描述的扩散阻障层314。在一些实施例中，用于形成 阻障材料层的方法包括溅镀工艺或共溅镀工艺。
需注意的是，以上是藉由MTJ 102与多层结构712作为范例来根据一些 实施例说明用于形成单位胞元100的制造流程。在单位胞元100使用参照图 3B所描述的MTJ 102a或参照图3C所描述的MTJ 102b的替代实施例中，于 目前步骤中则在自旋霍尔材料层710上形成对应的多层结构(而非所绘示的 多层结构712)。
请参照图6、图7F与图8A，进行步骤S612，以在多层结构712上形成 遮罩图案PR1。遮罩图案PR1可具有分离的部分。遮罩图案PR1的各部分经 配置以定义随后形成的SHE 104的轮廓，且交迭于各单位胞元100中的一对 底部通孔206。在一些实施例中，遮罩图案PR1为抗蚀剂图案，且可由光刻 工艺形成遮罩图案PR1。
请参照图6、图7G与图8B，进行步骤S614，以使用遮罩图案PR1而图 案化自旋霍尔材料层710与多层结构712。自旋霍尔材料层710被图案化而 形成SHE 104。此外，形成经图案化的多层结构712’，且此多层结构712’将 被进一步图案化而形成MTJ 102。在目前步骤中，经图案化的多层结构712’ 的轮廓实质上对齐于SHE 104的轮廓，且将在后续图案化工艺期间侧向内缩。 可藉由一或多个刻蚀工艺(例如是非等向性刻蚀工艺)来实施目前的图案化 工艺。遮罩图案PR1可在刻蚀工艺期间作为遮罩。此外，可在刻蚀工艺之后 藉由例如是剥除(stripping)工艺或灰化(ashing)工艺来移除遮罩图案PR1。
请参照图6、图7H与图8C，进行步骤S616，以在经图案化的多层结构 712’上形成遮罩图案PR2。遮罩图案PR2可具有分离的部分。遮罩图案PR2 的各部分经配置以定义随后形成的MTJ 102的轮廓，且位于各单位胞元100 中的一对底部通孔206之间。在一些实施例中，遮罩图案PR2为抗蚀剂图案， 且可由光刻工艺形成遮罩图案PR2。
请参照图6、图7I与图8D，进行步骤S618，以将多层结构712’进一步图 案化为MTJ102。随着MTJ 102的微缩化(down scaling)，MTJ 102的轮廓 可能不全然地交迭于遮罩图案PR2的轮廓。举例而言，遮罩图案PR2可具有 矩形轮廓，而MTJ 102可具有相对于遮罩图按PR2的矩形轮廓侧向内缩的椭 圆轮廓。可使用一或多个刻蚀工艺(例如是非等向性刻蚀工艺)来进行目前 的图案化工艺。在刻蚀工艺期间，遮罩图案PR2可作为遮罩。再者，可在刻蚀工艺之后藉由例如是剥除工艺或灰化工艺来移除遮罩图案PR2。
请参照图6、图7J与图8E，进行步骤S620，以在目前结构上形成钝化层 714。在一些实施例中，全面地沈积钝化层714，且介电层708、SHE 104以 及MTJ 102被钝化层714覆盖。再者，在一些实施例中，钝化层714共形地 延伸于介电层708、SHE 104与MTJ 102上。钝化层714可由绝缘材料构成。 举例而言，绝缘材料可为低介电常数(low-k)材料，例如是氧化硅(SiOx) 或SiOxFyHz。此外，在一些实施例中，用于形成钝化层714的方法包括沈积 工艺，例如是化学气相沈积(chemical vapor deposition，CVD)工艺。
请参照图6与图7K，进行步骤S622，以在钝化层714上形成介电层716 与顶部通孔208。介电层716可形成至超过钝化层714的最顶面的高度，以 使得钝化层714可完整地被介电层716覆盖。另一方面，顶部通孔208自介 电层716的顶面穿过钝化层714而延伸至MTJ102的顶面。在一些实施例中， 用于形成介电层716与顶部通孔208的方法包括镶嵌工艺(例如是单镶嵌工 艺)。
请参照图6与图7L，进行步骤S624，以在介电层716上形成介电层718 与位线BL。介电层718侧向环绕位线BL。位线BL交迭且电性连接于顶部 通孔208。在一些实施例中，用于形成介电层718与位线BL的方法包括镶嵌 工艺(例如是单镶嵌工艺)。在替代实施例中，藉由双镶嵌工艺来形成介电 层716、介电层718、顶部通孔208与位线BL。
至此，已形成分别参照图2所说明的单位胞元100。需注意的是，参照图 7A至图7L以及图8A至图8E所说明的一些构件(例如是介电层704、706、 708、716、718以及钝化层714)省略绘示于图2中。尽管SHE 104与MTJ 102 经描述为形成于自BEOL结构BE的底部算起的第一金属化层与第二金属化 层之间，SHE 104与MTJ 102也可形成于BEOL结构BE中的其他在垂直方 向上相邻的金属化层之间，且可在BEOL结构BE中形成更多的导电特征以 对SHE104与MTJ 102进行绕线。此外，可进行后续的BEOL工艺以形成元 件晶片。再者，所述元件晶片可被封装而形成半导体封装。
图9为根据本揭露的另一些实施例绘示的存储器阵列90的电路图。
请参照图9，相似于参照图1A所说明的存储器阵列10，存储器阵列90 包括沿着多数行与多数列排列的多个单位胞元900。各行的单位胞元900可 沿着方向X排列，而各列的单位胞元900可沿方向Y排列。此外，各列的单 位胞元900耦合至一写入字线WWL与一读取字线RWL，而各行的单位胞元 900耦合至位线BL与源极线SL。尽管并未示出，写入字线WWL与读取字 线RWL可耦合至字线驱动电路，位线BL可耦合至位线驱动电路，且源极线 SL可耦合至电流源电路(如参照图1A所说明的配置)。
单位胞元900包括MTJ 902与具有与MTJ 902中的自由层接触的SHE 904。 将参照图10来说明，MTJ 902与SHE 904的堆叠顺序可与参照图2所说明的 MTJ 102与SHE 104的堆叠顺序不同。再者，在一些实施例中，SHE 904经 由选择器S而耦合至写入字线WWL，而并未经由选择器或晶体管而耦合至 源极线SL。另外，在一些实施例中，MTJ 902经由读取晶体管RT而耦合至 位线BL。
选择器S为双端点切换元件，包括一对电极以及夹于此对电极之间的切 换层。在此对电极设置足够的电压差时，可开启选择器S，且电流可通过选 择器S。另一方面，在选择器S并未被电压偏置或电压差不足时，选择器S 处于关闭状态，而可阻挡电流通过选择器S。如此一来，选择器S可控制SHE 904与写入字线WWL之间的耦合。在一些实施例中，选择器S可为指数型 (exponential type)选择器或临界型(threshold type)选择器。可从指数型选择器观察到呈指数变化的电流-电压曲线，而可从临界型选择器观察到呈骤回 (snapback)变化的电流-电压曲线。举例而言，指数型选择器可为金属-绝缘 体-金属(metal-insulator-metal，MIM)系选择器，而临界型选择器可为临界 切换选择器，例如是双向临界开关(ovonic threshold switching，OTS)选择 器、金属-绝缘体相变(metal-insulator-transition，MIT)选择器、场辅助超线 性临界(field assist superlinear threshold，FAST)选择器、混合离子-电子传导(mixed ionic-electron conduction，MIEC)选择器或其类似者。在一些实施例 中，选择器S的切换层(或称为选择器材料层)由包括氧化硅(SiOx)、氧 化钛(TiOx)、氧化铝(AlOx)、氧化钨(WOx)、氮氧化钛(TixNyOz)、 氧化铪(HfOx)、氧化钽(TaOx)、氧化铌(NbOx)、其类似者或其组合的 材料构成，其中x、y、z可为非整数。在一些实施例中，选择器材料层包括 缺氧的过渡金属氧化物(oxygen deficient transition metaloxide)。在特定实施 例中，选择器材料层是由包括氧化铪(HfOx，其中x大于0且小于2)的材料构成。在一些实施例中，选择器材料层的厚度在约2nm至约20nm的范围 中。在其他实施例中，选择器材料层的厚度在约5nm至约15nm的范围中。
在写入操作期间，开启经选择的单位胞元900的选择器S。藉由在耦合至 经选择的单位胞元900的写入字线WWL与源极线SL之间设置电压差，写入 电流WP可由写入字线WWL经过选择器S与SHE 904而流至源极线SL(或 相反方向)。基于自旋轨道交互作用，流经SHE904的写入电流WP可在 MTJ 902处产生自旋轨道矩，因此可对MTJ 902进行写入。另一方面，经选 择的单位胞元900的读取晶体管RT以及未经选择的单位胞元900的选择器S 与读取晶体管RT可维持在关闭状态。
在读取操作期间，开启经选择的单位胞元900的读取晶体管RT。藉由在 耦合至经选择的单位胞元900的位线BL与源极线SL之间设置电压差，读取 电流RP可由源极线SL经由SHE 904、MTJ 102与读取晶体管RT而流至位 线BL(或相反方向)。基于自旋轨道耦合效应，MTJ 902的不同磁化方向(亦 即平行态与反平行态)可导致MTJ 902具有不同电阻，而可影响读取电流RP 或MTJ 902的跨压。因此，可读取储存在MTJ 902的位元资料。另一方面， 经选择的单位胞元900的选择器S以及未经选择的单位胞元900的读取晶体 管RT与选择器S可维持在关闭状态。
图10为根据本揭露一些实施例绘示出图9所示的存储器阵列中的相邻单 位胞元900的三维示意图。图10所示的单位胞元900的结构相似于参照图2 所说明的单位胞元100的结构。以下将说明单位胞元100、900之间的差异， 两者之间的相同或相似处则不再赘述。
请参照图10，FEOL结构FE可不再如图2所说明的实施例一般包括写入 晶体管WT。再者，耦合至读取晶体管RT的位线BL以及着陆垫204可为BEOL结构BE中的底部金属化层的一部分。位线BL与着陆垫204可经由接 触插塞202而连接至读取晶体管RT的源极/漏极端点。通孔1000可分别立于 着陆垫204上。在一些实施例中，另一金属化层中的着陆垫1002设置于通孔 1000上。着陆垫1002交迭并电性连接于通孔1000。
根据一些实施例，MTJ 902由SHE 904的下方接触SHE 904，而非立于 SHE 904上。在此些实施例中，MTJ 902可立于着陆垫1002上，且SHE 904 可延伸于MTJ 902上。MTJ 902可包括如参照图3A所描述的MTJ 102中的 膜层、如参照图3B所描述的MTJ 102a中的膜层或如参照图3C所描述的MTJ 102b中的膜层，但具有相反的堆叠顺序。换言之，自由层300可为MTJ 902 的顶层，而顶盖层308可为MTJ 902的底层。另一方面，SHE 904可相同于 参照图1A、图2所说明的SHE 104，惟SHE 904设置于MTJ 902上。在一些 实施例中，参照图3D所说明的扩散阻障层314更可设置于MTJ 902与SHE 904之间。再者，通孔1004可立于SHE 904上，且着陆垫1006与源极线SL 覆盖并电性连接至通孔1004。各SHE 904可经由上方的通孔1004而连接至 一源极线SL与一着陆垫1006。
选择器S可设置于着陆垫1006上。在一些实施例中，选择器S包括底部 通孔1008、交迭于底部通孔1008的顶部通孔1010以及延伸于底部通孔1008 与顶部通孔1010之间的切换层1012。在此些实施例中，多个选择器S共用 相同的切换层1012。切换层1012的材料可经选择以使在电压偏置的情况下 电子可通过切换层1012的最短路径，而不会移动至相邻的单位胞元900。换 言之，此电压偏置具有局部的效应。即使切换层1012侧向延伸至相邻的单位 胞元900，但此电压偏置仅有在垂直方向上起作用，以使电子沿垂直方向通 过切换层1012(例如是由顶部通孔1010至底部通孔1008，或相反方向)。 举例而言，切换层1012可由包括氧化铪的材料构成，且可经掺杂有铜(Cu)、 铝(Al)、氮(N)、磷(P)、硫(S)、硅(Si)、锆(Zr)、钆(Gd)、 钛(Ti)、镧(La)、其类似者或其组合。另外，写入字线WWL可分别延 伸于一顶部通孔1010上。在一些实施例中，切换层1012(亦称为选择器材 料层)由包括氧化硅(SiOx)、氧化钛(TiOx)、氧化铝(AlOx)、氧化钨 (WOx)、氮氧化钛(TixNyOz)、氧化铪(HfOx)、氧化钽(TaOx)、氧化 铌(NbOx)、其类似者或其组合的材料构成，其中x、y、z可为非整数。在 一些实施例中，选择器材料层包括缺氧的过渡金属氧化物(oxygen deficient transitionmetal oxide)。在特定实施例中，选择器材料层是由包括氧化铪(HfOx， 其中x大于0且小于2)的材料构成。在一些实施例中，选择器材料层的厚 度在约2nm至约20nm的范围中。在其他实施例中，选择器材料层的厚度在 约5nm至约15nm的范围中。
使用整合在BEOL结构BE中的选择器S来取代写入晶体管WT可显著 地减少各单位胞元900的占据面积。如此一来，可有效地提高存储器阵列90 的储存密度。此外，藉由将SHE904设置于MTJ 902上，作为MTJ 902的成 长模板的晶种层(未绘示)因不影响写入操作所需的自旋轨道交互作用而具 有更多的材料选择。因此，MTJ 902中的膜层可具有较佳的结晶特性，且可 改进MTJ 902的穿遂磁阻(tunneling magnetoresistance，TMR)。
图11为根据本揭露一些实施例绘示出用于制造图10所示的相邻单位胞 元900的方的流程图。图12A至图12L为绘示出在图11所示的制造流程期 间的中间结构的剖视示意图。
需注意的是，图11与图12A至图12L所示的制造流程相似于参照图6 与图7A至图7L所说明的制造流程，因此以下仅描述两者的差异之处。两者 的相同或相似之处则不再赘述，且以相同的标号来标示相同或相似的构件。 举例而言，相似/相同之处可包括使用单镶嵌工艺、双镶嵌工艺或其组合来形 成介电层与介电层中的导电特征(例如是接触插塞、着陆垫以及通孔)。
请参照图11与图12A，进行步骤S1100，以在衬底200的表层区域上形 成读取晶体管RT。在一些实施例中，随着读取晶体管RT而一起形成隔离晶 体管DT。在此些实施例中，虚设字线DWL分别形成于相邻的读取晶体管 RT之间。
请参照图11与图12B，进行步骤S1102，以在目前结构上形成介电层704 与接触插塞202。接触插塞202贯穿介电层704，以建立与读取晶体管RT的 源极/漏极结构700之间的电性连接。
请参照图11与图12C，进行步骤S1104，以在介电层704上形成介电层 706以及位线BL与着陆垫204。介电层704侧向环绕位线BL与着陆垫204。 各读取晶体管RT的源极/漏极结构700经由上方的接触插塞202而连接至一 着陆垫204与一位线BL。尽管与此后图式绘示的不同，同一行中的相邻读取 晶体管RT可耦合至同一条位线BL(如参照图9所说明)。
请参照图11与图12D，进行步骤S1106，以在介电层706上形成介电层 1200、介电层1202以及通孔1000与着陆垫1002。介电层1202堆叠在介电 层1200上。通孔1000延伸穿过介电层1200，而至介电层706中的着陆垫204， 以建立与着陆垫204之间的电性连接。介电层1202侧向环绕着陆垫1002， 且着陆垫1002分别交迭且电性连接于通孔1000。
请参照图11与图12E，进行步骤S1108，以在介电层202上形成多层结 构1204。相似于参照图9与图10所描述的步骤，多层结构1204将被图案化 而形成MTJ 902。在一些实施例中，用于形成多层结构1204的方法包括多个 沈积工艺，例如是溅镀工艺、共溅镀工艺或其组合。
在一些实施例中，在形成多层结构1204之前预先在介电层1202上形成 电极层1206。在此些实施例中，电极层1206可随着多层结构1204而在后续 步骤中被图案化。用于形成电极层1206的方法可包括溅镀工艺或共溅镀工艺。
请参照图11与图12F，进行步骤S1110，以图案化多层结构1204而形成 MTJ 902。此图案化可包括光刻工艺与一或多个刻蚀工艺。在于形成多层结构 1204之前将电极层1206预先形成在介电层1202上的实施例中，电极层1206 可随着多层结构1204而被图案化，以形成电极1208。
请参照图11与图12G，进行步骤S1112，以形成侧向环绕MTJ 902的介 电层1210。用于形成介电层1210的方法可包括沈积工艺(例如是CVD工艺) 与平坦化工艺(例如是研磨工艺、刻蚀工艺或其组合)。
请参照图11与图12H，进行步骤S1114，以在介电层1210上形成介电层 1212与SHE904。介电层1212侧向环绕SHE 904。根据一些实施例，用于形 成介电层1212的方法可包括在介电层1210与MTJ 902上形成介电材料层。 随后，藉由光刻工艺与刻蚀工艺而图案化介电材料层，以形成具有开口的介 电层1212。接着，可在介电层1212上形成自旋霍耳材料层，且此自旋霍尔 材料层可填满介电层1212的开口。如参照图5A至图5D所说明，用于形成 自旋霍尔材料层的方法可包括单一共溅镀工艺霍多个溅镀工艺，且可包括随 后的热处理。此外，可进行平坦化工艺以移除自旋霍尔材料层的位于介电层 1212上方的部分。自旋霍尔材料层的保留下来的部分成为SHE 904。
请参照图11与图12I，进行步骤S1116，以在介电层1212上形成介电层1214、介电层1216以及通孔1004、源极线SL与着陆垫1006。介电层1216 堆叠于介电层1214上。通孔1004延伸穿过介电层1214，而至介电层1212 中的SHE 904，以建立与SHE 904之间的电性连接。介电层1216侧向环绕着 陆垫1006与源极线SL，且着陆垫1006与源极线SL交迭并电性连接于通孔 1004。各SHE 904可经由下方的通孔1004而电性连接于一源极线SL与一着 陆垫1006。尽管与此后图式绘示的不同，同一行中的相邻读取晶体管RT可 耦合至同一条源极线SL(如参照图9所说明)。
请参照图11与图12J，进行步骤S1118，以在介电层1216上形成介电层 1218与选择器S的底部通孔1008。底部通孔1008延伸穿过介电层1218，而 至着陆垫1216，以建立与着陆垫1216之间的电性连接。
请参照图11与图12K，进行步骤S1120，以在介电层1218上形成选择器 S的切换层1012。根据一些实施例，切换层1012全面地形成于介电层1218 上。在一些实施例中，用于形成切换层1012的方法包括沈积工艺，例如是 CVD工艺或物理气相沈积(physical vapordeposition，PVD)工艺。
请参照图11与图12L，进行步骤S1122，以在切换层1012上形成介电层 1220、介电层1222以及选择器S的顶部通孔1010与写入字线WWL。介电 层1222堆叠在介电层1220上。顶部通孔1010延伸穿过介电层1222而至切 换层1012，且可交迭于底部通孔1008。写入字线WWL被介电层1222侧向 环绕，且交迭并电性连接于顶部通孔1010。
至此，已形成分别参照图10所说明的单位胞元900。需注意的是，参照 图12A至图12L所说明的一些构件(例如是介电层704、706、1200、1202、 1210、1212、1214、1216、1218以及电极1208)省略绘示于图10中。尽管 SHE 904与MTJ 902经描述为形成于自BEOL结构BE的底部算起的第二金 属化层与第三金属化层之间，SHE 904与MTJ 902也可形成于BEOL结构BE 中的其他在垂直方向上相邻的金属化层之间，且可在BEOL结构BE中形成 更多的导电特征以对SHE 904与MTJ 902进行绕线。此外，可进行后续的 BEOL工艺以形成元件晶片。再者，所述元件晶片可被封装而形成半导体封 装。
需注意的是，尽管参照图2描述藉由在FEOL结构FE中的写入晶体管 WT与读取晶体管RT来驱动包括立于SHE 104上的MTJ 102的第一种形式 的储存单元，且参照图10描述藉由在FEOL结构FE中的读取晶体管RT以 及在BEOL结构BE中的选择器S来驱动包括由SHE 904下方接触SHE 904 的MTJ 902的第二种形式的储存单元，但第一种形式的储存单元也可由晶体 管与选择器的组合来驱动，且第二种形式的储存单元也可由两晶体管来驱动。 作为替代地，上述第一与第二种形式的储存单元也适用其他的驱动方式，且 驱动器与储存单元之间的绕线方式可对应地修改。本揭露并不以储存单元的 驱动方式为限。
综上所述，本揭露实施例的SOT-MRAM所使用的SHE由包括至少一重 金属元素与至少一轻过渡金属元素的合金构成。重金属元素可选自于5d金属 元素，而轻过渡金属元素可选自于具有部分填满3d轨域的价电子的过渡金属 元素。此SHE具有高自旋霍尔角度以及低电阻率。基于高自旋霍尔角度，由 通过SHE的面内电荷电流至基于自旋霍尔效应而产生的垂直自旋电流的转换 特别高效。另一方面，基于低电阻率，SHE具有低分流比，且较大比例的面 内电荷电流可贡献至上述产生自旋电流的转换。因此，有效改善使用此自旋 电流来进行的写入操作的功率效能。
本揭露的一态样提供一种存储器元件，包括：磁性穿遂结，包括自由层、 参考层以及延伸于所述自由层与所述参考层之间的阻障层；以及自旋霍尔电 极，接触于所述磁性穿遂结且经配置以将电荷电流转换为用于写入所述磁性 穿遂结的自旋电流，其中所述自旋霍尔电极由包括重金属元素与过渡元素金 属的合金构成，其中所述重金属元素为钯或铂，且所述过渡金属元素为铬或 钒。
在一些实施例中，所述合金为钯-铬合金。在一些实施例中，所述合金为 钯-钒合金。在一些实施例中，所述合金为铂-铬合金。在一些实施例中，所述 铂-铬合金表示为PtxCr1-x，其中x在0.5至0.8的范围中。在一些实施例中， 所述合金为铂-钒合金。在一些实施例中，所述铂-钒合金表示为PtyV1-y，其中 y在0.7至0.9的范围中。在一些实施例中，所述自旋霍尔电极的厚度在0.5nm 至10nm的范围中。
本揭露的另一态样提供一种存储器元件，包括：写入晶体管与读取晶体 管，形成于衬底的表层区域上；自旋霍尔电极，延伸于所述写入晶体管与所 述读取晶体管上方，且电性连接至所述写入晶体管的源极/漏极端点以及读取 晶体管的源极/漏极端点，其中所述自旋霍尔电极由包括第一金属与第二金属 的合金构成，其中所述第一金属为铂或钯，且所述第二金属为铬或钒；以及 磁性穿遂结，立于所述自旋霍尔电极上且藉由第一端点而接触于所述自旋霍 尔电极。
在一些实施例中，所述合金为PtxCr1-x或PtyV1-y，其中x在0.5至0.8的范 围中，且y在0.7至0.9的范围中。在一些实施例中，所述磁性穿遂结的自由 层位于所述磁性穿遂结的底部区域中。在一些实施例中，存储器元件还包括 钝化层，共形地覆盖所述磁性穿遂结的侧壁和顶面以及所述自旋霍尔电极的 顶面。在一些实施例中，存储器元件还包括扩散阻障层，延伸于所述磁性穿 遂结与所述自旋霍尔电极之间，其中所述扩散阻障层由非磁性导体材料构成。 在一些实施例中，存储器元件还包括：位线，耦合至所述磁性穿遂结的第二 端点；第一源极线，延伸于所述写入晶体管与所述读取晶体管上方，且耦合 至所述写入晶体管的另一源极/漏极端点；以及第二源极线，延伸于所述写入 晶体管与所述读取晶体管上方，且耦合至所述读取晶体管的另一源极/漏极端 点。在一些实施例中，存储器元件还包括虚设字线，延伸于所述衬底上且位 于所述写入晶体管与所述读取晶体管之间。
本揭露的又一态样提供一种存储器元件，包括：读取晶体管，设置于衬 底的表层区域上；磁性穿遂结，设置于所述读取晶体管上方且藉由第一端点 而耦合至所述读取晶体管的源极/漏极端点；自旋霍尔电极，延伸于所述磁性 穿遂结上且接触于所述磁性穿遂结的第二端点，其中所述自旋霍尔电极由包 括第一金属元素与第二金属元素的合金构成，所述第一金属元素选自于铂与 钯组成的群组，且所述第二金属元素选自于铬与钒组成的群组；以及选择器， 设置于所述自旋霍尔电极上方且藉由第一端点而耦合至所述自旋霍尔电极。
在一些实施例中，所述合金为PtxCr1-x或PtyV1-y，其中x在0.5至0.8的范 围中，且y在0.7至0.9的范围中。在一些实施例中，所述磁性穿遂结中的自 由层位于所述磁性穿遂结的顶部区域中。在一些实施例中，存储器元件还包 括：位线，耦合至所述读取晶体管的另一源极/漏极端点；写入字线，延伸于 所述选择器上方且耦合至所述选择器的第二端点；以及源极线，延伸于所述 自旋霍尔电极上方且电性连接至所述自旋霍尔电极。在一些实施例中，所述 选择器为双端点切换元件。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理 解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本 公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例 相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技 术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们 可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变 更。

Claims (12)

1.一种存储器元件，包括：
磁性穿遂结，包括自由层、参考层以及延伸于所述自由层与所述参考层之间的阻障层；以及
自旋霍尔电极，接触于所述磁性穿遂结且经配置以将电荷电流转换为用于写入所述磁性穿遂结的自旋电流，其中所述自旋霍尔电极由包括重金属元素与过渡元素金属的合金构成，其中所述重金属元素为钯或铂，且所述过渡金属元素为铬或钒。
2.根据权利要求1所述的存储器元件，其中所述合金为铂-铬合金。
3.根据权利要求4所述的存储器元件，其中所述铂-铬合金表示为PtxCr1-x，其中x在0.5至0.8的范围中。
4.根据权利要求1所述的存储器元件，其中所述合金为铂-钒合金。
5.根据权利要求4所述的存储器元件，其中所述铂-钒合金表示为PtyV1-y，其中y在0.7至0.9的范围中。
6.一种存储器元件，包括：
写入晶体管与读取晶体管，形成于衬底的表层区域上；
自旋霍尔电极，延伸于所述写入晶体管与所述读取晶体管上方，且电性连接至所述写入晶体管的源极/漏极端点以及读取晶体管的源极/漏极端点，其中所述自旋霍尔电极由包括第一金属与第二金属的合金构成，其中所述第一金属为铂或钯，且所述第二金属为铬或钒；以及
磁性穿遂结，立于所述自旋霍尔电极上且藉由第一端点而接触于所述自旋霍尔电极。
7.根据权利要求6所述的存储器元件，还包括钝化层，共形地覆盖所述磁性穿遂结的侧壁和顶面以及所述自旋霍尔电极的顶面。
8.根据权利要求6所述的存储器元件，还包括扩散阻障层，延伸于所述磁性穿遂结与所述自旋霍尔电极之间，其中所述扩散阻障层由非磁性导体材料构成。
9.根据权利要求6所述的存储器元件，还包括：
位线，耦合至所述磁性穿遂结的第二端点；
第一源极线，延伸于所述写入晶体管与所述读取晶体管上方，且耦合至所述写入晶体管的另一源极/漏极端点；以及
第二源极线，延伸于所述写入晶体管与所述读取晶体管上方，且耦合至所述读取晶体管的另一源极/漏极端点。
10.根据权利要求6所述的存储器元件，还包括虚设字线，延伸于所述衬底上且位于所述写入晶体管与所述读取晶体管之间。
11.一种存储器元件，包括：
读取晶体管，设置于衬底的表层区域上；
磁性穿遂结，设置于所述读取晶体管上方且藉由第一端点而耦合至所述读取晶体管的源极/漏极端点；
自旋霍尔电极，延伸于所述磁性穿遂结上且接触于所述磁性穿遂结的第二端点，其中所述自旋霍尔电极由包括第一金属元素与第二金属元素的合金构成，所述第一金属元素选自于铂与钯组成的群组，且所述第二金属元素选自于铬与钒组成的群组；以及
选择器，设置于所述自旋霍尔电极上方且藉由第一端点而耦合至所述自旋霍尔电极。
12.根据权利要求11所述的存储器元件，还包括：
位线，耦合至所述读取晶体管的另一源极/漏极端点；
写入字线，延伸于所述选择器上方且耦合至所述选择器的第二端点；以及
源极线，延伸于所述自旋霍尔电极上方且电性连接至所述自旋霍尔电极。
CN202210005309.4A 2021-01-04 2022-01-04 存储器元件及其制造方法 Pending CN114725280A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202163133464P 2021-01-04 2021-01-04
US63/133,464 2021-01-04
US202163137383P 2021-01-14 2021-01-14
US63/137,383 2021-01-14
US17/518,789 US20220216396A1 (en) 2021-01-04 2021-11-04 Memory device and manufacturing method thereof
US17/518,789 2021-11-04

Publications (1)

Publication Number Publication Date
CN114725280A true CN114725280A (zh) 2022-07-08

Family

ID=82020664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210005309.4A Pending CN114725280A (zh) 2021-01-04 2022-01-04 存储器元件及其制造方法

Country Status (5)

Country Link
US (1) US20220216396A1 (zh)
KR (1) KR20220098692A (zh)
CN (1) CN114725280A (zh)
DE (1) DE102022100002A1 (zh)
TW (1) TWI818402B (zh)

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796659B2 (en) * 2010-03-19 2014-08-05 Nec Corporation Variable resistance element, semiconductor device including variable resistance element, and methods for manufacturing variable resistance element and semiconductor device
US10008248B2 (en) * 2014-07-17 2018-06-26 Cornell University Circuits and devices based on enhanced spin hall effect for efficient spin transfer torque
US11296115B1 (en) * 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10333058B2 (en) * 2016-03-17 2019-06-25 Cornell University Nanosecond-timescale low-error switching of 3-terminal magnetic tunnel junction circuits through dynamic in-plane-field assisted spin-hall effect
US10861527B2 (en) * 2017-06-27 2020-12-08 Inston, Inc. Systems and methods for optimizing magnetic torque and pulse shaping for reducing write error rate in magnetoelectric random access memory
KR102368033B1 (ko) * 2017-09-20 2022-02-25 삼성전자주식회사 자기 저항 메모리 소자의 제조 방법
KR102406277B1 (ko) * 2017-10-25 2022-06-08 삼성전자주식회사 자기 저항 메모리 소자 및 이의 제조 방법
WO2019125384A1 (en) * 2017-12-18 2019-06-27 Intel Corporation Spin orbit coupling based memory with insulating magnet
US11251365B2 (en) * 2018-03-30 2022-02-15 Intel Corporation High blocking temperature spin orbit torque electrode
US11476412B2 (en) * 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11605670B2 (en) * 2018-10-30 2023-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11239413B2 (en) * 2018-10-31 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic device and magnetic random access memory
KR102604071B1 (ko) * 2018-11-23 2023-11-20 삼성전자주식회사 자기 기억 소자 및 이의 제조 방법
KR102604743B1 (ko) * 2018-12-11 2023-11-22 삼성전자주식회사 자기 메모리 장치
KR102518015B1 (ko) * 2019-01-31 2023-04-05 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
JP2020155577A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
US11557629B2 (en) * 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11456100B2 (en) * 2019-05-17 2022-09-27 Taiwan Semiconductor Manufacturing Company Ltd. MRAM stacks, MRAM devices and methods of forming the same
US10957370B1 (en) * 2019-08-29 2021-03-23 Spin Memory, Inc. Integration of epitaxially grown channel selector with two terminal resistive switching memory element
US11289143B2 (en) * 2019-10-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. SOT-MRAM with shared selector
JP2023042173A (ja) * 2021-09-14 2023-03-27 キオクシア株式会社 磁気メモリデバイス

Also Published As

Publication number Publication date
DE102022100002A1 (de) 2022-07-07
US20220216396A1 (en) 2022-07-07
KR20220098692A (ko) 2022-07-12
TW202230840A (zh) 2022-08-01
TWI818402B (zh) 2023-10-11

Similar Documents

Publication Publication Date Title
JP6933683B2 (ja) 磁気抵抗ランダムアクセスメモリの製造方法
TWI705438B (zh) 包含具有用於差分位元操作之降低切換能量障壁之磁性隨機存取記憶體結構的積體電路及其製造方法
US20160149124A1 (en) Mram having spin hall effect writing and method of making the same
US11699474B2 (en) SOT-MRAM with shared selector
US11257862B2 (en) MRAM having spin hall effect writing and method of making the same
US11903326B2 (en) SOT-MRAM cell in high density applications
KR102312212B1 (ko) 자기 랜덤 액세스 메모리 및 그 제조 방법
US20100109085A1 (en) Memory device design
WO2020222884A1 (en) Spin-orbit-torque magnetoresistive memory cell with integrated selector elements and method of making the same
US20200083288A1 (en) Magnetic memory
US10381406B1 (en) Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for dual bit operation and methods for fabricating the same
US11968844B2 (en) Memory device
US20220310906A1 (en) Memory cell with magnetic access selector apparatus
US20180198062A1 (en) Magnetic memory device
US20230363290A1 (en) Memory device
US7772660B2 (en) Magnetoresistive random access memory and method of manufacturing the same
TWI818402B (zh) 記憶體元件及其製造方法
KR102665796B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법
US20240016066A1 (en) Memory device and method of fabricating the same
US20230263074A1 (en) Memory Device Including Bottom Electrode Bridges and Method of Manufacture

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination