KR20110103463A - Ｓｔｔ-ｍｒａｍ 셀 구조들 - Google Patents

Ｓｔｔ-ｍｒａｍ 셀 구조들 Download PDF

Info

Publication number
KR20110103463A
KR20110103463A KR1020117018589A KR20117018589A KR20110103463A KR 20110103463 A KR20110103463 A KR 20110103463A KR 1020117018589 A KR1020117018589 A KR 1020117018589A KR 20117018589 A KR20117018589 A KR 20117018589A KR 20110103463 A KR20110103463 A KR 20110103463A
Authority
KR
South Korea
Prior art keywords
layer
memory cell
nonmagnetic
free layer
free
Prior art date
Application number
KR1020117018589A
Other languages
English (en)
Other versions
KR101659106B1 (ko
Inventor
준 리우
거테즈 샌두
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20110103463A publication Critical patent/KR20110103463A/ko
Application granted granted Critical
Publication of KR101659106B1 publication Critical patent/KR101659106B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Abstract

비자성 브리지를 포함하는 자기 셀 구조 및 이 구조를 제조하는 방법이 제공된다. 자기 셀 구조는 자유층, 고정층 및 이들 자유층과 고정층을 전기적으로 연결하는 비자성 브리지를 포함한다. 비자성 브리지의 형태 및/또는 구성은 구조의 자유층 내의 프로그래밍 전류의 단면적이 구조의 단면보다 작게 되도록 자기 셀 구조를 통해 프로그래밍 전류를 유도한다. 자유층 내의 프로그래밍 전류의 단면적의 감소는 프로그래밍 전류가 자유층 내에서 임계 스위칭 전류 밀도에 도달하는 것과, 자유층의 자화를 스위칭하여 자기 셀을 프로그램하는 것을 가능케 한다.

Description

ＳＴＴ-ＭＲＡＭ 셀 구조들{STT-MRAM CELL STRUCTURES}
본 발명은 일반적으로는 마그네틱 램(MRAM: magnetic random access memory)에 관한 것이며, 더 구체적으로는 스핀 토크 전달 MRAM(Spin Torque Transfer Magnetic Random Access Memory)(STT-MRAM)에 관한 것이다.
본 절은 아래에 설명 및/또는 청구될 본 발명의 다양한 양태에 관련될 수 있는 해당 분야의 다양한 양태를 독자에게 소개하도록 의도된다. 본 논의는 본 발명의 다양한 양태의 양호한 이해를 용이하게 하도록 배경 정보를 독자에게 제공하는데 도움이 된다고 여겨진다. 따라서 이들 문장들은 이러한 견지에서 해석해야 하며 종래 기술을 인정하는 것으로 해석되지 않는다는 것을 알아야 한다.
마그네틱 램(MRAM)은 자기 저항(magnetoresistance)에 기초한 비휘발성 컴퓨터 메모리 기술이다. MRAM은 여러 관점에 있어서 휘발성 RAM(random access memory)과 상이하다. MRAM은 비휘발성이므로, MRAM은 메모리 기기가 전원을 공급받지 않을 때 메모리 내용을 유지할 수 있다. 비휘발성 RAM은 통상적으로 휘발성 RAM보다 느리지만, MRAM은 휘발성 RAM의 속도에 비견할만한 판독 및 기입 응답 시간을 갖는다. 전하로서 데이터를 저장하는 통상의 RAM 기술과는 달리, MRAM 데이터는 자기 저항 요소들에 의해 저장된다. 일반적으로, 자기 저항 요소는 각각이 자화(magnetization)를 유지하는 2개의 자성층(magnetic layer)으로 이루어진다. 하나의 층("고정층(pinned layer)")의 자화는 그 자기 방위(magnetic orientation)가 고정되고, 다른 층("자유층(free layer)")의 자화는 프로그래밍 전류에 의해 발생되는 발생된 외부 자기장에 의해 변화될 수 있다. 따라서 프로그래밍 전류의 자기장은 2개의 자성층의 자기 방위가 각기 평행하게 되도록 하여 층들에 걸친 더 낮은 전기 저항("0" 상태)을 부여하거나, 역평행(antiparallel)하게 되도록 하여 층들에 걸친 더 높은 전기 저항("1" 상태)을 부여할 수 있다. 자유층의 자기 방위의 스위칭과 자성층들에 걸친 결과적인 높거나 낮은 저항 상태는 통상의 MRAM 셀의 기입 및 판독 동작을 제공한다.
MRAM 기술이 비휘발성 및 더 빠른 응답 시간을 제공하지만, MRAM 셀은 스케일성(scalability)이 제한되고 기입 교란(write disturbance)에 취약하다. MRAM 자성층들에 걸친 고저항 및 저저항 상태 사이의 스위칭을 위해 채용된 프로그래밍 전류는 높은 것이 보통이다. 따라서 MRAM 어레이에 다수의 셀이 배치되는 경우, 하나의 메모리 셀을 향한 프로그래밍 전류는 인접한 셀의 자유층에 장 변화를 야기할 수 있다. "반-선택(half-select) 문제"라고도 알려진 기입 교란에 대한 잠재적 문제는 스핀 토크 전달 기술을 이용하여 대처될 수 있다.
종래의 스핀 토크 전달 MRAM(STT-MRAM) 셀은 자기 터널 접합(MTJ) 또는 스핀 밸브(spin valve) 구조일 수 있는 자기 셀 스택(stack)을 포함할 수 있다. MTJ는 2개의 자성층(하나의 고정층과 하나의 자유층)과 그 사이의 절연층, 그리고 비트 라인, 워드 라인, 소스 라인 및 액세스 트랜지스터를 포함하는 자기 저항 데이터 저장 요소이다. 스핀 밸브는, 스핀 밸브가 2개의 자성층 사이에 도전층을 갖는 것 을 제외하면 MTJ와 비슷한 구조를 갖는다. 프로그래밍 전류는 통상적으로 액세스 트랜지스터와 자기 셀 스택을 통해 흐른다. 고정층은 프로그래밍 전류의 전자 스핀을 분극시키고, 토크는 스핀 분극된(spin-polarized) 전류가 스택을 통과할 때 생성된다. 스핀 분극된 전자 흐름은 자유층 상에 토크를 가하여 자유층과 상호작용한다. 스택을 통과하는 스핀 분극된 전자 흐름이 임계 스위칭 전류 밀도(Jc)보다 큰 경우, 스핀 분극된 전자 흐름에 의해 가해진 토크는 자유층의 자화를 스위칭하기에 충분하다. 따라서 자유층의 자화는 고정층에 평행 또는 역평행하게 정렬될 수 있고, 스택에 걸친 저항 상태는 변화된다.
스핀 분극된 전류가 자기 저항 요소 내의 자유층을 스위칭시킬 외부 자기장에 대한 필요를 제거하므로, STT-MRAM은 MRAM에 비해 유리한 특성을 갖는다. 또한, 프로그래밍 전류가 셀 크기 감소에 따라 감소하기 때문에 스케일성이 개선되고, 기입 교란과 반-선택 문제가 해결된다. 또한, STT-MRAM 기술은 높고 낮은 저항 상태 사이에 더 큰 비가 있음을 의미하는 더 높은 터널 자기 저항비(higher tunnel magnetic resistance ratio)를 허용하여, 자기 도메인에서의 판독 동작을 개선한다.
그러나, STT-MRAM 셀을 통한 높은 프로그래밍 전류 밀도는 여전히 문제일 수 있다. 자성층을 통한 높은 전류 밀도는 셀 내의 에너지 소비와 층 내의 온도 프로파일을 증가시켜, 셀의 무결성(integrity)과 신뢰성(reliabiliy)에 영향을 줄 수 있으며, 각각의 셀에 대해 더 큰 실리콘 면적을 야기할 수도 있다.
이하의 상세한 설명에 도면들을 참조하여 특정 실시예들이 설명된다.
도 1은 본 발명의 실시예에 따른 프로세서 기반 시스템의 블록도를 도시한다.
도 2는 본 발명의 실시예에 따라 제조된 메모리 셀들을 갖는 메모리 어레이의 일부의 개략도를 도시한다.
도 3a는 본 발명의 실시예에 따른 자유층과 고정층을 연결하는 비자성층을 구비한 자기 셀 구조를 도시한다.
도 3b는 도 3a의 자기 셀 구조를 통한 전류 경로의 예를 도시한다.
도 4a와 4b는 도 3a와 3b에 도시된 자기 셀 구조를 제조하는 측면도와 상면도를 도시한다.
도 5a와 5b는 본 발명의 실시예에 따라 자유층과 고정층을 연결하는 비자성 재료를 갖는 자기 셀 구조를 제조하는 측면도와 상면도를 도시한다.
도 6a와 6b는 본 발명의 실시예에 따라 자유층과 고정층을 연결하는 비자성 재료를 갖는 다른 자기 셀 구조를 제조하는 측면도와 상면도를 도시한다.
도 7a와 7b는 본 발명의 실시예에 따라 자유층과 고정층을 연결하는 비자성 재료를 갖는 또 다른 자기 셀 구조를 제조하는 하나의 방법의 측면도와 상면도를 도시한다.
도 8a와 8b는 본 발명의 실시예에 따라 도 7a와 7b에서 제조된 자기 셀 구조를 제조하는 다른 방법의 측면도와 상면도를 도시한다.
전술한 바와 같이, 스핀 토크 전달 MRAM(STT-MRAM) 셀은 셀의 자기 셀 스택 내의 자유층의 자화를 스위칭함으로써 프로그램된다. 스위칭은 메모리 셀을 통과하는 전류 밀도가 임계 스위칭 전류 밀도보다 클 때 발생한다. 따라서 셀을 프로그램하기 위해, 프로그래밍 전류 밀도는 임계 스위칭 전류 밀도보다 약간 높을 필요가 있다. 더 큰 프로그래밍 전류가 통과하는 것은 셀 스택 내의 에너지 소비와 온도 프로파일을 증가시키고, 이것은 셀의 무결성과 신뢰성에 영향을 주기 때문에, 셀의 열적 안정성에 영향을 주지 않고 임계 스위칭 전류를 감소시키는 것이 바람직하다. 임계 스위칭 전류 밀도보다 높은 프로그래밍 전류 밀도를 유지하면서 더 낮은 프로그래밍 전류를 인가하면 더 작은 전류로 셀의 자유층을 스위칭할 수 있다. 이하의 논의는 본 발명의 실시예에 따른 시스템과 디바이스, 그리고 그러한 시스템과 디바이스의 동작에 대해 설명한다.
도 1은 전체적으로 참조 번호 10으로 지정된 프로세서 기반 시스템을 도시한다. 후술되는 바와 같이, 시스템(10)은 본 기술의 실시예에 따라 제조된 다양한 전자 디바이스를 포함할 수 있다. 시스템(10)은 컴퓨터, 무선 호출기, 이동 전화기, 개인용 정리 수첩(personal organizer), 제어 회로 등과 같은 임의의 다양한 형태일 수 있다. 통상의 프로세서 기반 시스템에서는, 마이크로프로세서와 같은 하나 이상의 프로세서(12)가 시스템(10) 내의 시스템 기능 및 요구의 처리를 제어한다. 후술하는 바와 같이, 시스템(10)의 다른 서브컴포넌트 및 프로세서(12)는 본 기술의 실시예에 따라 제조된 저항성 메모리 디바이스를 포함할 수 있다.
시스템(10)은 보통 전원(14)을 포함한다. 예컨대, 시스템(10)이 휴대용 시스템이라면, 전원(14)은 연료 전지(fuel cell), 전력 수집 디바이스(power scavenging device), 영구 전지(permanant batteries), 교환 가능한 전지(replaceable batteries) 및/또는 충전 전지(rechargeable batteries)를 유리하게 포함할 수 있다. 전원(14)은 시스템(10)이 예컨대 벽 아웃렛에 플러깅될 수 있도록 AC 어댑터도 역시 포함할 수 있다. 전원(14)은 시스템(10)이 예컨대 차량 담대 라이터에 플러깅될 수 있도록 DC 어댑터도 역시 포함할 수 있다.
시스템(10)이 수행하는 기능에 따라 그 밖의 다양한 디바이스들이 프로세서(12)에 결합될 수 있다. 예컨대, 사용자 인터페이스(16)가 프로세서(12)에 결합될 수 있다. 사용자 인터페이스(16)는 예컨대 버튼, 스위치, 키보드, 라이트 펜, 마우스, 디지타이저(digitizer)와 스타일러스(stylus), 및/또는 음성 인식 시스템을 포함할 수 있다. 또한 디스플레이(18)가 프로세서(12)에 결합될 수 있다. 디스플레이(18)는 예컨대 LCD, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, RF 서브시스템/기저대역 프로세서(20)가 프로세서(12)에 결합될 수 있다. RF 서브시스템/기저대역 프로세서(20)는 RF 수신기와 RF 전송기에 결합된 안테나(도시 생략한)를 포함할 수 있다. 또한 하나 이상의 통신 포트(22)가 프로세서(12)에 결합될 수 있다. 통신 포트(22)는 모뎀, 프린터, 컴퓨터 등의 하나 이상의 주변 디바이스(24), 또는 예컨대 근거리 통신망(LAN), 원거리 통신망, 인트라넷, 인터넷 등의 네트워크에 결합되도록 구성될 수 있다.
프로세서(12)는 일반적으로 메모리에 저장된 소프트웨어 프로그램을 실행함으로써 시스템(10)을 제어한다. 소프트웨어 프로그램은 예컨대 운영 체제, 데이터베이스 소프트웨어, 드래프팅(drafting) 소프트웨어, 워드 프로세싱 소프트웨어, 및/또는 영상, 사진, 또는 음향 편집 소프트웨어를 포함할 수 있다. 메모리는 다양한 프로그램을 저장하고 실행을 용이하게 하도록 프로세서(12)에 동작가능하게 결합된다. 예컨대, 프로세서(12)는 STT-MRAM, MRAM, DRAM(dynamic random access memory) 및/또는 SRAM(static random access memory)을 포함할 수 있는 시스템 메모리(26)에 결합될 수 있다. 시스템 메모리(26)는 휘발성 메모리, 비휘발성 메모리 또는 그 조합을 포함할 수 있다. 시스템 메모리(26)는 통상적으로 대용량이어서 동적으로 로드된 애플리케이션 및 데이터를 저장할 수 있다. 일부 실시예에서, 시스템 메모리(26)는 이하에 더 논의되는 바와 같은 STT-MRAM 소자를 포함할 수 있다.
프로세서(12)는 비휘발성 메모리(28)에도 결합될 수 있으며, 이것은 시스템 메모리(26)가 반드시 휘발성이라고 암시하지 않기 위한 것이다. 비휘발성 메모리(28)는 시스템 메모리(26)와 함께 사용되는 STT-MRAM, MRAM, EPROM과 저항성 ROM(RROM) 등의 판독 전용 메모리(ROM), 및/또는 플래시 메모리를 포함할 수 있다. ROM의 크기는 통상적으로 임의의 필요한 운영 체제, 애플리케이션 프로그램 및 고정된 데이터를 저장하기에 충분히 크도록 선택된다. 또한 비휘발성 메모리(28)는 예컨대 저항성 메모리 또는 다른 형태의 비휘발성 고체상 메모리(non-volatile solid-state memory)를 포함하는 하이브리드 드라이브(hybrid-drive)와 같은 테이프 또는 디스크 드라이브 메모리와 같은 고용량 메모리를 포함할 수 있다. 아래에 더 상세히 설명하는 바와 같이, 비휘발성 메모리(28)는 본 기술의 실시예에 따라 제조된 STT-MRAM 디바이스를 포함할 수 있다.
도 2는 다수의 행(row)과 열(column)을 포함하는 격자 패턴 또는 시스템 요건 및 제조 기술에 따라 다양한 다른 구성으로, 메모리 셀의 어레이를 형성하도록 제조될 수 있는 STT-MRAM 셀(50)을 도시한다. 메모리 셀의 구성은 도 1에 도시된 시스템 메모리(26) 또는 휘발성 메모리(28)에서 구현될 수 있다.
STT-MRAM 셀(50)은 자기 셀 구조(52), 액세스 트랜지스터(54), 비트 라인(56), 워드 라인(58), 소스 라인(60), 판독/기입 회로(62), 비트 라인 레퍼런스(64) 및 감지 증폭기(66)를 포함한다. 자기 셀 구조(52)는 스핀 밸브를 포함할 수 있다. 구체적으로 도 3a 내지 도 8b를 참조하여 후술되는 바와 같이, 구조(52)는 본 기술의 실시예에 따라 자유층과 고정층 사이에 비자기 브리지(nonmagnetic bridge)를 더 포함할 수 있다. 후술되는 다양한 실시예에서, 구조(52) 내의 비자기 브리지는 구조(52) 내부 또는 주위에 배치된 층일 수 있거나, 또는 구조(52)를 따라 층을 이룰 수 있다(도 3a 내지 도 8b).
본 명세서에 사용되는 바와 같이, STT-MRAM 셀(50)은 일반적으로 "자기 셀 구조"를 포함한다. 자기 셀 구조는 전술한 바와 같이, 비자기 도전성 재료가 자유층과 고정층 사이에 있다면, 스핀 밸브일 수 있다. 본 명세서에 사용되는 바와 같이, "구조"라는 용어는 자기 셀 구조를 포함할 수 있으며, 메모리 셀 구조, 자기 셀 구조, STT-MRAM 셀 구조, 또는 본 기술의 실시예에 따른 층과 재료를 포함할 수 있는 메모리 셀의 임의의 컴포넌트를 지칭할 수 있다. 또한 "구조"라는 용어는 본 기술의 자기 셀 구조를 제조하는 공정 동안의 이행 구조(transitional structure)를 지칭할 수 있다.
설명되는 바와 같이, "브리지"라는 용어는 자유층과 고정층 사이에 경로 또는 전기적 연결을 제공하는 층, 라이너(liner), 스페이서(spacer), 스트립(strip) 또는 일부 그외의 형태를 지칭할 수 있다. 브리지는 구조(즉 구조의 층)에 평행 또는 수직일 수 있고, 본 기술의 실시예에 따라 퇴적(deposition), 성장(growth), 또는 임의의 다른 공정(들)에 의해 형성될 수 있다. 또한 본 명세서에 사용되는 바와 같이, 재료가 구조의 위나 아래 또는 구조의 내부(예컨대 라이너 또는 스트립)에 형성되는 경우 "층"으로서 지칭될 수 있다. 층은 구조에 평행하거나 수직일 수 있다. 층이 다른 층 "상에 형성," "아래에 형성," "상에 배치," 또는 "아래에 배치"된다고 할 때 이들 층 사이에 중간층이 형성 또는 배치될 수 있다는 것을 알아야 한다. 반대로, 층 또는 재료가 "바로 위에 형성," "바로 밑에 형성," "바로 위에 배치," 또는 "바로 밑에 배치"되거나, "직접 접촉"된다고 할 때 이들 재료 또는 층은 이들 사이에 중간 재료 또는 층을 포함하지 않는다.
STT-MRAM 셀(50)이 프로그램되도록 선택된 경우, 프로그래밍 전류가 셀에 인가되며, 전류의 전자는 고정층에 의해 스핀 분극되어 자유층 상에 토크를 가하여, 자유층의 자화를 셀에 "기입"하거나 또는 "프로그램"하도록 스위칭한다. 기입 동작을 개시하기 위해, 판독/기입 회로(62)는 비트 라인(56)과 소스 라인(60)에 기입 전류를 발생시킬 수 있다. 비트 라인(56)과 소스 라인(60) 사이의 전압의 극성은 구조(52) 내의 자유층의 자화의 스위칭을 결정한다. 또한, 상세히 후술되는 바와 같이, 자유층과 고정층을 전기적으로 연결하도록 비자기 재료를 통합하는 것은 프로그래밍 전류 흐름의 단면적을 감소시키도록 자기 셀 구조(52)를 통한 프로그래밍 전류 흐름을 유도할 수 있다. 자유층을 통한 프로그래밍 전류의 단면적을 감소시킴으로써, 더 작은 프로그래밍 전류로도 자유층의 자화를 스위칭하는데 요구되는 임계 스위칭 전류 밀도보다 더 큰 프로그래밍 전류 밀도를 자유층 내에 야기할 수 있다. 따라서 더 작은 프로그래밍 전류가 STT-MRAM 셀(50)을 기입할 수 있다. 프로그래밍 전류의 스핀 극성에 따라 자유층이 자화되면, 프로그램된 상태가 STT-MRAM 셀(50)에 기입된다.
STT-MRAM 셀(50)의 판독 동작에서, 자기 셀 구조(52)의 저항 상태를 검출하기 위해 전류가 사용된다. 판독 동작을 개시하기 위해, 판독/기입 회로(62)는 구조(52) 및 트랜지스터(54)를 통해 비트 라인(56) 및 소스 라인(60)에 대한 판독 전류를 발생시킨다. STT-MRAM 셀(50)의 프로그램된 상태는 구조(52)에 걸친 저항에 의존하며, 이 저항은 비트 라인(56)과 소스 라인(60) 사이의 전압 차에 의해 결정될 수 있다. 일부 실시예에서, 전압 차는 레퍼런스(64)와 비교될 수 있고, 감지 증폭기(66)에 의해 증폭될 수 있다.
감소된 프로그래밍 전류로 STT-MRAM 셀을 프로그래밍하기 위한 본 기술의 일 실시예가 도 3a와 도 3b에 도시된다. STT-MRAM 셀은 프로그래밍 전류 흐름의 단면적을 감소시키도록 채용될 수 있는 비자성층(114)을 갖는 메모리 셀 구조(100)를 포함한다. 추가로 설명되는 바와 같이, 이 기술은 메모리 셀을 프로그램하도록 더 낮은 프로그래밍 전류가 자유층(106)의 자화를 스위칭하는 것을 용이하게 할 수 있다.
도 3a의 메모리 셀 구조(100)는 자유층(106)과 고정층(110) 및 이들 사이의 유전체층(108)을 포함할 수 있다. 고정층(110)은, 그것이 고정되거나 또는 바람직한 방향을 갖는 자화를 갖기 때문에 이렇게 명명되며, 고정층(110)의 자화가 페이지 안쪽으로 향하고 있음을 지시하는 기호로 표시된다. 자유층(106)은 메모리 셀이 프로그램될 수 있도록 스위칭될 수 있는 자화를 갖는다. 전술한 바와 같이, 자유층(106)의 자화를 스위칭하는 것은 메모리 셀이 (자유층(106)과 고정층(110)이 평행한 자화를 갖는 경우) 저저항 상태 또는 (자유층(106)과 고정층(110)이 역평행한 자화를 갖는 경우) 고저항 상태로 프로그램되도록 자유층(106)과 고정층(110)에 걸친 저항을 변화시킨다. 셀은 자유층(106)과 고정층(110)에 걸친 저항을 결정함으로써 판독될 수 있다.
자유층(106)의 자화를 스위칭하는 것은 메모리 셀을 통과한 프로그래밍 전류가 임계 스위칭 전류 밀도보다 큰 전류 밀도를 가질 때 발생한다. 통상적으로, 프로그래밍 전류는 STT-MRAM 셀 구조의 층들을 통해 수직으로 인가된다. 프로그래밍 전류가 자유층을 통해 축방향으로 흐르고 있으므로, 자유층의 프로그래밍 전류 밀도는 통상적으로 단면적당 전류이거나 자유층의 폭과 깊이로 나눈 암페어 단위의 전류이다. 그러나, 본 발명의 실시예에 따라 후술되는 바와 같이, 프로그래밍 전류는 자유층의 체적에서 벗어나지 않으면서 감소될 수 있다.
일 실시예에서, 자유층(106)과 고정층(110) 사이에 비자성층(114)이 형성된다. 셀이 프로그램되도록 선택되면, 프로그래밍 전류가 고정층(110)과 비자성층(114)을 통해, 그리고 측면 방향으로 자유층(106)을 통해 흐를 수 있다. 비자성층(114)은 고정층(110)의 측면과 자유층(106) 측면 사이에 전기적 연결을 제공한다. 또한, 유전체층(108)은 고정층(110)과 자유층(106) 사이에 절연을 제공하여, 프로그래밍 전류가 비자성층(114)을 통해, 그리고 자유층(106)을 통해 축방향으로 흐르는 대신 측면 방향으로 자유층(106)을 통해 흐를 것이다. 자유층(106)을 통한 전류 흐름의 단면적은 측면 방향에서보다 축방향에서 훨씬 더 크기 때문에, 측면 방으로 흐르는 더 작은 프로그래밍 전류는 자유층(106)을 통해 축방향으로 흐르는 비교적 더 큰 프로그래밍 전류와 동일한 자유층(106) 내 전류 밀도를 가질 수 있다.
전술한 전류 밀도 관계를 참조하면, 프로그래밍 전류가 측면 방향으로 흐를 때 자유층(106)을 통한 전류 밀도는 자유층(106)의 높이와 깊이로 나눈 암페어 단위의 전류일 수 있다. 일부 실시예에서, 자유층(106)의 높이(또는 두께)는 자유층(106)의 폭보다 작을 수 있다. 결과적으로, 자유층(106)을 통해 흐를 때, 훨씬 더 작은 프로그래밍 전류는 STT-MRAM 셀을 기입하기 위한 충분한 전류 밀도를 가질 수 있다. 본 명세서에 사용되는 바와 같이, 깊이는 페이지 안쪽 방향의 층의 길이를 지칭할 수 있고, 폭은 도 3a, 4a, 5a, 6a, 7a 및 8a에서의 자기 셀 구조의 측면도에서 볼 수 있는 것과 같이 페이지를 가로지르는 층의 길이를 지칭할 수 있다. 높이는 층의 상부에서 바닥까지의 길이를 가리킬 수 있다. 높이는 또한 층의 두께를 가리 킬 수 있다.
도 3b는 본 기술의 실시예에 따른 프로그래밍 전류 흐름의 예로서 도 3a에서와 같은 STT-MRAM 셀 구조(100)를 도시한다. 구조(100) 내의 화살표는 전류 흐름의 방향을 나타낸다. 프로그래밍 전류는 좌측 방향으로 고정층(110)을 통해 측면 방향으로 흘러 비자성층(114)으로 올라가고, 우측 방향으로 자유층(106)을 통해 측면 방향으로 흐른 다음, 전극(102)으로 올라갈 수 있다. 논의된 바와 같이, 고정층(110)은 페이지 안쪽 방향으로 자화될 수 있고, 프로그래밍 전류가 자유층(106)을 통해 우측으로 측면 방향으로 흐름에 따라, 자유층(106)에 인가된 스핀 토크가 자유층(106) 내에 기호로 표시된 바와 같이 페이지 바깥 방향으로 자유층(106)을 자화시킬 수 있다. 따라서 이 예에서, 고정층(110)과 자유층(106)은 역평행 자화를 가지며, STT-MRAM 셀은 높은 저항 상태로 프로그램되었다.
구조(100)는 교환 결합을 통해 고정을 달성하고 셀 안정성을 더욱 증가시키도록 고정층(110) 아래에 반강자성층(antiferromagnetic layer)(112)을 더 포함할 수 있다. 구조는 자유층(106) 및 자유층(106) 상부 상의 다른 유전체층(104)과 접촉하는 전극(102)을 또한 포함할 수 있다. 본 실시예 및 아래에 예시되고 설명되는 각각의 실시예는 STT-MRAM 셀(50)에 통합될 수 있고, 도 2에서 설명한 STT-MRAM 셀 어레이 내에 또한 통합될 수 있다.
후술되는 재료의 예는 도 3a와 3b의 실시예 및 본 기술에 따른 임의의 다른 실시예에 사용될 수 있다. 일부 실시예에서, 자유층(106) 및 고정층(110)은 예컨대 Co, Fe, Ni 또는 그 합금, NiFe, CoFe, CoNiFe, 또는 도핑된 합금인 CoX, CoFeX 및 CoNiFeX((X= B, Cu, Re, Ru, Rh, Hf, Pd, Pt, C) 등의 강자성 재료, 또는 Fe3O4, CrO2, NiMnSb 및 PtMnSb, 및 BiFeO 등의 다른 반금속 강자성 재료(half-metallic ferromagnetic material)를 포함할 수 있다. 자유층(106)과 고정층(110)을 연결하는 비자성층(114)은 Cu, Au, Ta, Ag, CuPt, CuMn, 이들 재료의 임의의 조합, 또는 그 밖의 도전성 비자성 재료를 포함할 수 있다. 유전체층(108, 104)은 SiN 등의 임의의 절연 재료를 포함할 수 있고, 대략 10nm 내지 30nm의 두께를 가질 수 있다.
도 4a는 도 3a와 3b에 도시된 STT-MRAM 셀 구조(100)를 형성하는 제조 공정의 서로 다른 단계에 따른 자기 셀 구조들(120, 130, 140, 150, 160)의 측면도를 도시한다. 도 4b는 도 4a의 단계에 상응하는, 본 발명의 실시예에 따른 서로 다른 제조 단계에서의 2개의 구조(120, 130, 140, 150, 160)의 상면도를 도시한다. 도 4a에 도시된 측면도가 각각의 단계에서 하나의 구조(120, 130, 140, 150, 160)를 보여주는 한편, 도 4b의 상면도는 2개 이상의 구조가 메모리 셀 어레이 내에 어떻게 제조 또는 배치될 수 있는가의 예로서 2개의 구조(120, 130, 140, 150, 160)를 도시한다.
제조 공정의 제1 단계에서, 구조(120)는 자유층(106)과 고정층(110) 및 이들 사이의 유전체층(108)을 포함한다. 구조(120)는 자유층(106) 상에 배치된 유전체층(104)과 고정층(110) 아래의 반강자성층(112)을 또한 가질 수 있다. 구조(120)는 스트립들로 에칭되며, 에칭은 고정층(110)에서 정지한다. 상면도(도 4b의 구조(120))에서 볼 수 있는 바와 같이, 구조(120)가 고정층(110)을 노출시키도록 에칭되었으므로, 유전체층(104)과 고정층(110)이 보일 수 있다(visible). 고정층(110) 안으로 에칭된 후, 구조(130)에서 볼 수 있는 바와 같이, 자유층(106)과 고정층(110)을 브리지하도록 비자성층(114)이 형성될 수 있다. 비자성층(114)은 자유층(106)과 고정층(110)에 대해 수직으로 형성되고, 절연 유전체층(108)을 가로질러 형성되어, 고정층(110)으로부터 비자성층(114)을 통해 자유층(106)으로 향한 전기 경로를 형성할 수 있다. 설명한 바와 같이, 이 전기 경로는 프로그래밍 전류가 자유층(106)을 통해 측면 방향으로 흐를 수 있게 하여, 더 낮은 프로그래밍 전류가 자유층(106)을 통해 임계 스위칭 전류 밀도를 충족시키게 할 수 있다. 구조(130)의 측면도(도 4a)는 그러한 수직 구성의 예를 보여주며, 구조(130)의 상면도(도 4b)는 2개의 구조(130)를 잇따라 도시한다.
비자성층(114)이 형성된 후에, 구조(140)는 트렌치(142)를 형성하도록 에칭될 수 있으며, 유전체층(108)에서 정지한다. 구조(140)의 상면도에서 볼 수 있는 바와 같이, 유전체층(108)은 트렌치(142)가 에칭된 후에 보일 수 있다. 제조 공정의 다른 구조(150)에서, (전술한 구조(140)에서와 같이) 트렌치(142)에 전극(102)이 형성될 수 있고, 전극의 일 부분(154)은 자유층(106)의 측면과 접촉을 형성할 수 있는 한편, 다른 부분(152)은 유전체층(104) 위에서 측면 방향으로 연장할 수 있다. 이 구성은 프로그래밍 전류가 자유층(106)의 하나의 엣지에서의 비자성층(114)으로부터 자유층(106)의 다른 엣지에서의 전극(102)의 일부(154)로 자유층(106)을 통해 측면 방향으로 흐르도록 할 수 있다. 상응하는 상면도(도 4b)는 2개의 구조(150)를 잇따라 도시한다. 전극(102)의 형성 후에, 셀은 셀 크기를 감소시키고 인접한 셀을 격리시키도록 패터닝될 수 있다. 패터닝된 구조(160)의 상면도에서 볼 수 있는 바와 같이, 셀 깊이는 전술한 구조(150)에 비해 감소될 수 있다.
본 명세서에 사용되는 바와 같이, "에칭"은 자기 셀 구조 (또는 자기 셀 구조의 제조에 있어서의 이행 구조) 내의 층의 화학적 제거를 지칭할 수 있다. 서로 다른 에칭 공정들(예컨대 등방성 에칭, 건식 에칭, 트렌치 에칭, 비아 에칭, 메사 에칭 등)이 논의될 수 있지만, 임의의 에칭 절차 또는 구조 내의 층을 제거하기에 적절한 임의의 절차가 본 기술의 실시예에 따라 이용될 수 있다. 예컨대, 에칭은 고정층 또는 자유층 중 하나 이상을 노출시키도록 유전체층의 부분을 제거할 수 있다. 또한, 본 명세서에 사용되는 바와 같이, "형성"은 구조 내의 재료의 임의의 퇴적 또는 성장을 지칭할 수 있다. 예컨대, 구조에 재료, 층, 또는 스페이서를 퇴적하기 위해 물리 기상 증착, 화학 기상 증착, 등각 화학 기상 증착, 전기 도금, 또는 그 밖의 임의의 적절한 퇴적을 사용할 수 있다. 또한, "패터닝"은 예컨대 포토리소그래픽(photolithographic) 기술을 사용하여, 구조의 부분들에 대한 임의의 제거를 지칭할 수 있다. 패터닝은 구조의 크기를 감소시키고 메모리 어레이 내의 인접한 구조들로부터 해당 구조를 격리시키도록 현재 기술에 사용될 수 있다.
본 명세서에 설명한 단계들이 순서에 따라 설명되거나 (예컨대 제1, 제2 등으로) 순번을 가질 수 있지만, 단계는 설명한 순서나 순번과 동일한 순으로 수행될 필요는 없다. 일부 단계는 다른 순서로 수행되거나, 수정 또는 생략될 수 있으며, 또는 추가의 단계가 본 기술에 따라 추가될 수 있다.
STT-MRAM 셀의 자유층을 스위칭하는데 필요한 프로그래밍 전류를 감소하기 위한 본 기술의 다른 실시예가 도 5a 및 5b의 제조 단계에서 도시될 수 있다. 도 5a는 제조의 상이한 단계에서의 구조(200, 210, 220, 230)의 측면도를 도시하며, 도 5b는 도 5a에 상응하는 상이한 제조 단계에서의 구조(200, 210, 220, 230)의 상면도를 도시한다. 도 5a 및 5b 양쪽의 구조(200, 210, 220, 230)는 자기 셀 구조 또는 구조의 어레이가 본 기술의 실시예에 따라 어떻게 제조될 수 있는가의 예를 제시하기 위해 2개의 인접한 자기 셀 구조(200, 210, 220, 230)를 도시한다. 제1 단계는 구조(200)의 유전체 재료(108) 안에 트렌치(202)를 에칭하는 것을 포함할 수 있다. 트렌치 에칭은 고정층(110)에서 정지할 수 있으며, 구조(200)의 상면도는 트렌치(202)가 에칭되고 에칭이 고정층(110)에서 정지하였기 때문에 유전체 재료(108)와 고정층(110)을 도시한다.
다음 구조(210)는 비자성 라이너(114)가 유전체층(108)의 에칭된 측면을 따라 트렌치(202)에 형성될 수 있음을 도시한다. 비자성 라이너(114)는 고정층(110)에 대해 수직일 수 있다. 비자성 라이너(114)가 형성된 후에, 트렌치(202)의 나머지 부분은 유전체 재료(108)로 채워질 수 있다. 구조(220)에서 볼 수 있는 바와 같이, 비자성 라이너(114)는 고정층(110)에 대해 수직이며 유전체 재료(108)에 의해 2면이 둘러싸일 수 있다. 유전체 재료(108)가 트렌치(202)에 채워진 후, 구조(220)는 화학적 기계적 평탄화(CMP) 처리되어, 비자성 라이너(114)의 상부 에지가 노출될 수 있다. 자유층(106)이 유전체 재료(108)의 상부 상에 퇴적될 수 있고, 비자성 라이너(114)의 노출된 상부 에지와 접촉할 수 있다. 구조(230)에서 볼 수 있는 바와 같이, 전극(102)이 또한 자유층(106) 상에 퇴적될 수 있다. 도 5b의 구조(230)의 상면도에서 볼 수 있는 바와 같이, 구조(230)는 패터닝되어 인접 구조(230)로부터 격리될 수 있다.
구조(230)는 다른 제조 공정에 의해서도 달성될 수 있다. 예컨대, 유전체 재료(108) 내로 트렌치 에칭을 하고, 그리고 나서 비자성 라이너(114)의 형성 후에 유전체 재료(108)를 재충전하는 것 대신, 유전체 재료(108)는 비아 에칭될 수 있고, 비자성 재료는 비자성 라이너(114)를 형성하도록 공간 내에 퇴적될 수 있다.
본 실시예에서, 프로그래밍 전류는 고정층(110)으로부터 비자성 라이너(114)를 통해 자유층(106)으로 흐를 수 있다. 프로그래밍 전류의 흐름은 자유층(106)을 통해 흐르기 전에 비자성 라이너(114)의 두께로 한정되므로, 자유층(106)을 통한 프로그래밍 전류 흐름의 단면적은 비자성 라이너(114)의 두께와 자유층(106)의 깊이에 의해 실질적으로 결정될 수 있다. 본 실시예에서, 프로그래밍 전류가 여전히 자유층(106)에 대해 축방향으로 흐르고 있지만, 전류의 단면적은 보통의 자기 셀 구성보다 작을 수 있다. 보통의 자기 셀에서, 자유층을 통한 프로그래밍 전류의 단면적은 축방향의 자유층의 전체 단면(즉 자유층의 폭 곱하기 깊이)에 의해 결정될 수 있다. 본 구조(230)에서, 자유층(106)을 통한 프로그래밍 전류의 단면적은 전류가 훨씬 더 작은 단면(즉 비자성 라이너(114)의 폭 곱하기 자유층(106)의 깊이)을 갖는 비자성 라이너(114)로부터 자유층(106)으로 흐르기 때문에 현저히 더 작을 수 있다. 자유층(106)을 통한 프로그래밍 전류의 더 작은 단면적 때문에, 자유층(106) 내의 프로그래밍 전류 밀도가 또한 더 높을 수 있고, 더 적은 프로그래밍 전류가 자유층(106)의 자화 또는 자유층(106)의 일부를 스위칭할 수 있다. 일부 실시예에서, 자유층(106)의 일부의 자화의 스위칭은 시간의 일부 주기 후에 자유층(106)의 나머지를 통해 전파될 수도 있다.
자유층(106)의 자화 또는 자유층(106)의 일부 부분의 스위칭은, 프로그래밍 전류가 프로그래밍 전류 내의 전자의 스핀 토크가 셀을 고저항 또는 저저항 상태로 기입하도록 자유층(106)의 자화를 스위칭할 수 있는 자유층(106) 내의 임계 스위칭 전류 밀도에 도달할 때 발생할 수 있다. 도 5a의 구조(230)를 예로 들면, 프로그래밍 전류가 자유층(106) 내에서 상향으로 흐르고 있다면, 자유층(106)의 일부를 통한 프로그래밍 전류 흐름의 단면적이 더 작기 때문에 전류 밀도는 자유층(106)의 일부의 자화를 스위칭하기에 충분할 수 있다. 하향으로 흐르는 전자의 스핀 토크는 자유층(106) 내의 자화를 좌측으로 스위칭하게 되어, 고정층(110)과 자유층(106)이 역평행하게 되고 구조(230)가 고저항 상태로 프로그램된다.
판독 동작은 자유층(106)과 고정층(110) 사이의 저항을 결정하도록 셀을 통해 흐를 수 있는 판독 전류를 보내는 것을 또한 포함할 수 있다. 본 기술에 따른 다른 실시예에서 판독 전류가 비자성 라이너(114) 또는 다른 일부 비자성 도전성 재료를 통해서 흐를 수도 있으므로, 자유층(106)을 통한 판독 전류의 경로는 대체로 비자성 라이너(114)의 폭과 자유층(106)의 깊이인 영역으로도 한정될 수도 있다. 따라서 판독 전류는 프로그래밍 전류에 의해 스위칭된 자유층(106)의 일부를 통해 구조(230)의 저항을 측정할 수 있다.
도 6a와 6b는 비자성층(114)이 자유층(106) 및 고정층(110)을 전기적으로 연결하도록 자기 셀 구조 내의 유전체층(108)의 측면에 형성될 수 있는 본 기술의 다른 실시예를 도시한다. 도 6a는 서로 다른 제조 단계에서의 구조(300, 310, 320, 330)의 측면도를 보여주며, 도 6b는 도 6a에 상응하는 서로 다른 제조 단계에서의 구조(300, 310, 320, 330)의 상면도를 도시한다.
자기 셀 구조(300)는 에칭에 의해 먼저 개별적인 셀로 격리될 수 있다. 개별적인 구조(300)는 도 6b의 구조(300)에 도시된 바와 같이 타원 형태이거나, 본 기술에 따른 임의의 형태일 수 있다. 각각의 구조(300)는 자유층(106)과 고정층(110) 및 그 사이의 유전체층(108)을 포함할 수 있다. 전극(102)이 자유층(106) 상에 퇴적될 수 있고, 반강자성층(112)이 고정층(110) 아래에 있을 수 있다.
구조(300)가 개별적인 구조(300)로 에칭된 후에, 자유층(106) 아래의 유전체층(108) 내에 리세스(recess)(312)가 형성될 수 있다. 예컨대, 등방성 에칭 절차를 사용하여 이 리세스(312)를 형성할 수 있다. 리세스(312)가 자유층(106)과 상부 전극(102) 아래에 있으므로, 리세스(312)는 구조(310)의 상면도에서는 보이지 않을 수 있지만, 리세스(312)가 상부 전극(102) 아래에 위치할 수 있는 예가 도 6b의 구조(310) 내에 윤곽으로 도시한 리세스 부분(314)으로 도시된다.
도전성 비자성 재료(322)는 (구조(310)에서와 같이) 리세스(312)를 포함하는 구조(320)의 표면들을 둘러싸도록 도시될 수 있다. 퇴적은 예컨대 등각 화학 기상 증착(CVD)에 의하거나, 본 기술에 따른 그 밖의 임의의 방법에 의할 수 있다. 구조(320)의 상면도는 전체 구조(320)가 도전성 비자성 재료(322)로 덮여 있음을 도시할 수 있다. 비자성 재료(322)의 원치 않는 부분은 (전술한 구조(310)에서와 같이) 리세스(312)에 남아있는 얇은 비자성층(114)을 갖는 구조(330)를 형성하도록 등방성 에칭에 의해 제거될 수 있다. 구조(330)의 상면도는 구조(330)의 상부 전극(102)만을 도시할 수 있다.
본 실시예에서, 자유층(106)을 통한 프로그래밍 전류의 단면적은 자유층(106)에 진입하기 직전에 전류 경로의 작은 단면적에 의해 한정될 수 있다. 더 구체적으로, 프로그래밍 전류는 자유층(106)에 도달하기 전까지 고정층(110)으로부터 비자성층(114)을 통해 흐른다. 자유층(106)에 도달하기 직전의 프로그래밍 전류의 단면적이 작으므로(즉 비자성층(114)의 단면적으로 한정되므로), 자유층(106) 내의 프로그래밍 전류의 단면적 또한 작을 수 있다. 자유층을 통한 프로그래밍 전류의 단면적은 구조(330)의 외주(circumference)와 비자성층(114)의 두께에 의해 근사될 수 있다. 따라서 더 작은 프로그래밍 전류에서는, 프로그래밍 전류가 자유층(106)의 전체 단면적을 통해 축방향으로 이동하고 있는 경우보다 전류가 이동하는 자유층(106)의 일부에서 더 큰 전류 밀도를 가질 수 있다.
도 7a 내지 도 8b는 자유층(106)과 고정층(110)을 전기적으로 연결하도록 비자성층(114)이 자기 셀 구조 내부에 형성되는 본 기술의 다른 실시예를 도시한다. 도 7a와 7b는 본 실시예를 구현하기 위한 하나의 제조 방법의 서로 다른 단계의 구조(400, 410, 420, 430, 440)의 측면도와 상면도를 도시하며, 도 8a와 8b는 본 실시예를 구현하기 위한 다른 제조 방법의 서로 다른 단계의 구조(450, 460, 470, 480, 490)를 도시한다.
도 7a와 7b를 참조하면, 구조(400)는 고정층(110)의 상부 상에 유전체층(108)을 포함할 수 있다. 또한 반강자성층(112)이 고정층(110) 아래에 있을 수 있다. (도 7b의) 구조(400)의 상면도는 유전체층(108)을 볼 수 있음을 도시한다. 제조 방법은 고정층(110)에서 정지하여 제조의 다음 단계에서 구조(410)를 형성하는, 유전체층(108) 내로의 비아 에칭을 포함할 수 있다. 측면도로부터, 구조(410) 내의 리세스(412)가 보여질 수 있고, 상면도로부터, 에칭에 의해 제거된 유전체층(108)의 일부를 통해 고정층(110)이 보여질 수 있다. 비아 에칭은 구조(410)의 상면도에 도시된 원형을 포함하는 다양한 형태의 리세스(412)를 구조(410) 내에 형성할 수 있다. 비자성 재료가 리세스(412) 내에 형성되어 비자성 스페이서(114)를 형성할 수 있다. 비자성 스페이서(114)는 도 7b의 구조(420)의 상면도에 도시된 바와 같이, 고정층(110)에 대해 수직으로 접촉하도록 리세스(412)의 에지를 따라 형성될 수 있다. 비자성 스페이서(114)가 리세스(412)의 에지를 따라 형성된 후, 리세스(412)의 나머지 부분은 유전체 재료(108)로 채워질 수 있다. 제조 공정은 결과적인 구조(430) 내의 비자성 스페이서(114)가 상부 에지에서 노출될 수 있도록 CMP에 의한 평탄화를 포함할 수 있다. 구조(430)의 상면도에서 볼 수 있는 바와 같이, 유전체층(108)으로 둘러싸인 비자성 스페이서(114)는 보여질 수 있는 상부 에지를 가질 수 있다.
평탄화 후에, 노출된 비자성 스페이서(114)를 갖는 유전체층(108) 상에 자유층(106)이 퇴적될 수 있고, 자유층(106) 상에 전극층(102)이 형성될 수 있다. 결과적인 구조(440)는, 구조(440)가 다른 구조 또는 다른 메모리 셀로부터 격리될 수 있도록 패터닝될 수 있다. 도 7b의 구조(440)의 상면도는 패터닝 후에 하나의 자기 셀 구조(440)가 어떻게 보인가의 예를 도시한다. 상부 전극층(102)만이 상면도로부터 보일 수 있지만, 이 도면은 하부에 놓이는 비자성 스페이서(114)의 위치를 나타낼 수 있는 링의 윤곽을 도시한다.
이제 도 8a와 8b를 참조하면, 구조(450)는 고정층(110)의 상부 상에 유전체층(108)을 포함할 수 있다. 또한 반강자성층(112)이 고정층(110) 아래에 형성될 수 있다. (도 8b의) 구조(450)의 평면도는 유전체층(108)이 보여질 수 있음을 도시한다. 제조 방법은 제조 공정의 다음 구조(460)에서 볼 수 있는 바와 같이, 유전체층(108)을 메사 구조로 에칭하고, 고정층(110)에서 정지하는 것을 포함할 수 있다. 구조(460)의 상면도로부터 볼 수 있는 바와 같이, 고정층(110)이 메사 또는 유전체층(108)의 나머지 부분 주위에서 보여질 수 있도록 에칭은 고정층(110)에서 정지할 수 있다. 유전체 메사(108)는 구조(460)의 상면도에 도시된 둥근 형태를 포함하는 임의의 형태를 가질 수 있다. 그리고 나서, 비자성 스페이서(114)가 유전체 메사(108)의 측면을 따라 형성되고, 고정층(110)에 대해 수직일 수 있다. 이 구조(470)의 상면도는 유전체 메사(108)의 측면 둘레의 비자성 스페이서(114)를 ㄷ도시하며, 이것은 둥근 유전체 메사(108) 주위의 링을 닮은 형태이다. 공정의 다음 단계는 구조(480)의 비자성 스페이서(114)를 둘러싸도록 유전체 재료(108)를 퇴적하는 것을 포함할 수 있고, 구조(480)의 상면도는 비자성 스페이서(114)의 상부 에지만이 드러나도록 비자성 스페이서(114)가 유전체층(108)으로 둘러싸일 수 있음을 도시한다. 그리고 나서, 자유층(106)이 유전체층(108)과 비자성 스페이서(114) 상에 퇴적된다. 비자성 스페이서(114)의 상부 에지가 노출되었으므로, 비자성 스페이서(114)는 고정층(110)과 자유층(106) 사이의 브리지로서 기능할 수 있다. 자유층(106) 상에 전극층(102)이 배치될 수 있다. 구조(490)는 도 8b의 구조(490)의 상면도에 의해 도시된 바와 같이, 셀 스택을 격리시키도록 패터닝될 수 있다.
도 7a 내지 도 8b의 실시예에서, 자유층(106)을 통한 프로그래밍 전류의 단면적은 자유층(106)에 진입하기 직전의 전류 경로의 작은 단면적에 의해 제한될 수 있다. 보다 구체적으로, 프로그래밍 전류는 자유층(106)에 도달하기 전에 고정층(110)으로부터 비자성 스페이서(114)를 통해 흐른다. 비자성 스페이서(114) 내의 프로그래밍 전류의 단면적이 얇은 링 형태의 영역으로 한정되므로, 자유층(106)에 도달하기 직전의 프로그래밍 전류의 단면적은 작다. 따라서, 프로그래밍 전류의 단면적은 자유층(106)에서도 작을 수 있고, 비자성 스페이서(114)의 외주와 비자성 스페이서(114)의 두께에 의해 근사될 수 있다. 그리고 나서, 더 작은 프로그래밍 전류는, 프로그래밍 전류가 자유층(106)의 전체 단면적을 통해 축방향으로 이동하고 있는 경우보다 전류가 이동하는 자유층(106)의 일부에서 더 큰 전류 밀도를 가질 수 있다.
전술한 바와 같이, 프로그래밍 전류는 프로그래밍 전류 내의 전자의 스핀 토크가 자유층(106)의 자화를 스위칭하여 셀을 고저항 또는 저저항 상태로 기입할 수 있도록 자유층(106)에서 일정한 전류 밀도에 도달해야 한다. 도 8a의 구조(490)를 예로 사용하면, 프로그래밍 전류가 자유층(106)으로 상향으로 흐르고 있다면, 자유층(106)을 통한 프로그래밍 전류의 단면적은 더 작기 때문에, 전류 밀도는 자유층의 자화를 스위칭하기에 충분할 수 있다. 하향으로 흐르는 전자의 스핀 토크는 자유층(106) 내의 자화를 좌측으로 스위칭하게 되어, 고정층(110)과 자유층(106)이 역평행하게 되고, 구조(490)는 고저항 상태로 프로그램된다.
판독 동작은 자유층(106)과 고정층(110) 사이의 저항을 결정하도록 셀을 통해 이동할 수 있는 판독 전류를 보내는 것 또한 포함할 수 있다. 판독 전류가 비자기 스페이서(114)를 통과할 수도 있으므로, 판독 전류는 프로그래밍 전류에 의해 스위칭된 자유층(106)의 일부와 교차하는 구조의 저항을 판독할 수 있다.
비록 본 발명이 다양한 수정과 대체 형태에 대한 여지가 있지만, 구체적인 실시예가 예로서 도면에 도시되고 본 명세서에 상세히 설명되었다. 하지만, 본 발명은 개시된 특정한 형태로 한정되도록 의도되는 것으로 이해되어선 아니 된다. 오히려, 본 발명은 첨부된 다음의 특허청구범위에 의해 정의되는 본 발명의 사상과 범주에 속하는 모든 수정물, 균등물 및 대체물을 포함할 수 있다.

Claims (39)

  1. 자유층(free layer)과 고정층(pinned layer)을 포함하는 스핀 밸브(spin valve); 및
    상기 자유층과 상기 고정층 사이의 비자성 브리지(nonmagnetic bridge)
    를 포함하는 자기 셀 구조물.
  2. 제1항에 있어서, 상기 스핀 밸브는 상기 자유층과 상기 고정층 사이에 배치된 유전체 재료를 포함하는 자기 셀 구조물.
  3. 제1항에 있어서, 상기 자유층 상에 배치된 전극층을 포함하는 자기 셀 구조물.
  4. 제1항에 있어서, 상기 자유층과 상기 고정층은 강자성 재료(ferromagnetic material)들을 포함하는 자기 셀 구조물.
  5. 제1항에 있어서, 상기 비자성 브리지는 Cu, Au, Ta, Ag, CuPt, CuMn, 또는 그 조합물을 포함하는 자기 셀 구조물.
  6. 제1항에 있어서, 상기 비자성 브리지는 상기 자유층을 상기 고정층에 전기적으로 결합시키는 자기 셀 구조물.
  7. 제1항에 있어서, 상기 고정층으로부터 상기 비자성 브리지를 통해 상기 자유층으로 프로그래밍 전류가 흐르는 자기 셀 구조물.
  8. 제1항에 있어서, 상기 자유층 내의 프로그래밍 전류의 단면적은 상기 자기 셀 구조물의 단면보다 작은 자기 셀 구조물.
  9. 고정된 강자성층;
    상기 고정된 강자성층 상에 형성된 유전체층;
    상기 비자성층 상에 형성된 자유 강자성층; 및
    상기 고정된 강자성층 및 상기 자유 강자성층 각각에 결합된 비자성 브리지
    를 포함하는 메모리 셀.
  10. 제9항에 있어서, 상기 고정된 강자성층 아래의 반강자성층을 포함하는 메모리 셀.
  11. 제9항에 있어서, 상기 자유 강자성층 상에 배치된 전극층을 포함하는 메모리 셀.
  12. 제9항에 있어서,
    상기 자유 강자성층 상에 배치된 제2 유전체층; 및
    상기 제2 유전체층 상에 배치된 전극층
    을 포함하는 메모리 셀.
  13. 제9항에 있어서, 상기 비자성 브리지는 상기 유전체층 내부에 형성되는 메모리 셀.
  14. 제9항에 있어서, 상기 비자성 브리지는 상기 유전체층 둘러싸고 있는 메모리 셀.
  15. 제9항에 있어서, 상기 비자성 브리지는 상기 유전체층 내에 스페이서(spacer)로서 형성되는 메모리 셀.
  16. 제9항에 있어서, 상기 비자성 브리지는 도전성 재료를 포함하는 메모리 셀.
  17. 제9항에 있어서, 상기 메모리 셀은, 상기 메모리 셀에 전기적으로 결합되고 상기 메모리 셀에 전기적 액세스를 제공하도록 구성된 액세스 트랜지스터를 포함하는 메모리 셀.
  18. 제17항에 있어서,
    상기 액세스 트랜지스터의 게이트는 메모리 어레이의 워드 라인에 결합되고,
    상기 메모리 셀은, 상기 메모리 셀로부터의 판독 및 상기 메모리 셀에 대한 기입을 용이하게 하도록 비트 라인과 소스 라인 사이에 전기적으로 결합되는 메모리 셀.
  19. 메모리 셀을 동작시키는 방법으로서,
    상기 메모리 셀 내의 자유층을 통한 프로그래밍 전류의 단면적이 상기 메모리 셀의 단면보다 작게 되도록 상기 프로그래밍 전류를 상기 자유층을 통해 유도하는 단계; 및
    상기 메모리 셀을 프로그래밍하는 단계
    를 포함하는 메모리 셀 동작 방법.
  20. 제19항에 있어서, 상기 메모리 셀의 상기 자유층을 통한 상기 프로그래밍 전류의 단면적은 상기 자유층의 축방향 단면보다 작은 메모리 셀 동작 방법.
  21. 제19항에 있어서, 상기 프로그래밍 전류를 상기 자유층을 통해 유도하는 단계는 상기 프로그래밍 전류를 상기 자유층에서 측면 방향으로 흐르도록 유도하는 단계를 포함하며, 상기 자유층의 측면 방향 단면은 상기 자유층의 축방향 단면보다 작은 메모리 셀 동작 방법.
  22. 제19항에 있어서, 상기 프로그래밍 전류를 비자성 브리지를 통해 흐르도록 유도하는 단계를 포함하고, 상기 비자성 브리지의 단면은 상기 메모리 셀의 단면보다 작은 메모리 셀 동작 방법.
  23. 제22항에 있어서, 상기 프로그래밍 전류는 상기 메모리 셀 내의 고정층으로부터 상기 비자성 브리지를 통해, 그리고 상기 자유층을 통해 유도되는 메모리 셀 동작 방법.
  24. 제22항에 있어서, 상기 자유층을 통한 상기 프로그래밍 전류의 단면적은 대략 상기 비자성 브리지의 단면인 메모리 셀 동작 방법.
  25. 제23항에 있어서, 상기 비자성 브리지는 상기 메모리 셀 내의 비자성층, 비자성 스페이서, 또는 비자성 라이너(liner)인 메모리 셀 동작 방법.
  26. 제19항에 있어서, 상기 메모리 셀은 상기 자유층을 통한 상기 프로그래밍 전류의 밀도가 상기 메모리 셀 내에서 상기 자유층의 자화를 고정층의 자화와 평행하거나 역평행(antiparallel)하게 스위칭할만큼 충분히 높은 경우에 프로그램되는 메모리 셀 동작 방법.
  27. 메모리 셀을 제조하는 방법으로서,
    상기 메모리 셀 내에서 고정층으로부터 자유층의 제1 측면 에지로의 비자성 브리지를 형성하는 단계;
    상기 자유층의 제2 측면 에지가 노출되도록 상기 메모리 셀을 에칭하는 단계; 및
    상기 자유층의 상기 제2 측면 에지와 접촉하도록 전극을 형성하는 단계
    를 포함하는 메모리 셀 제조 방법.
  28. 제27항에 있어서, 상기 고정층으로부터 상기 비자성 브리지를 통해, 측면 방향으로 상기 자유층을 통해, 상기 전극으로의 전류 경로가 형성되는 메모리 셀 제조 방법.
  29. 제27항에 있어서, 상기 비자성 브리지를 형성하는 단계는 물리 기상 증착, 화학 기상 증착, 등각 화학 기상 증착, 전기 도금, 또는 다른 적절한 퇴적을 이용하여 형성하는 단계를 포함하는 메모리 셀 제조 방법.
  30. 제27항에 있어서, 상기 메모리 셀을 에칭하는 단계는 건식 에칭하는 단계를 포함하는 메모리 셀 제조 방법.
  31. 제27항에 있어서, 상기 메모리 셀의 크기가 감소하도록 상기 메모리 셀을 패터닝하는 단계를 포함하는 메모리 셀 제조 방법.
  32. 메모리 셀을 제조하는 방법으로서,
    고정층의 일부를 노출시키는 리세스를 형성하도록 유전체층을 에칭하는 단계;
    상기 고정층의 일부와 접촉하도록 상기 리세스 내에 비자성 재료를 퇴적하는 단계
    를 포함하는 메모리 셀 제조 방법.
  33. 제32항에 있어서,
    유전체 및 비자성 재료의 층이 형성되도록 상기 리세스 내에 유전체 재료를 퇴적하는 단계,
    상기 유전체 및 비자성 재료의 층을 평탄화하는 단계,
    상기 유전체 및 비자성 재료의 층 상에 상기 비자성 재료와 접촉하는 자유층을 퇴적하는 단계, 및
    상기 자유층 상에 전극층을 퇴적하는 단계
    를 포함하는 메모리 셀 제조 방법.
  34. 제32항에 있어서,
    자유층의 일부를 노출시키는 리세스를 형성하도록 상기 유전체층을 에칭하는 단계; 및
    상기 리세스 내에 상기 비자성 재료를 퇴적하는 단계는 상기 자유층의 일부와 접촉하도록 등각 기상 증착에 의해 상기 비자성 재료를 퇴적하는 단계를 포함하는 메모리 셀 제조 방법.
  35. 제34항에 있어서, 비자성 재료의 제1 부분을 제거하는 단계를 포함하며, 비자성 재료의 제2 부분은 상기 리세스 내에 있고 상기 고정층의 일부 및 상기 자유층의 일부와 접촉하는 메모리 셀 제조 방법.
  36. 제35항에 있어서, 비자성 재료의 상기 제1 부분을 제거하는 단계는 등방성 에칭 또는 비자성 재료의 상기 제1 부분을 제거하는데 적절한 임의의 그외의 에칭을 포함하는 메모리 셀 제조 방법.
  37. 제32항에 있어서,
    유전체 및 비자성 재료의 층이 형성되도록, 상기 비자성 재료의 측면들을 둘러싸도록 유전체 재료를 퇴적하는 단계;
    상기 비자성 재료를 노출시키도록 상기 유전체 및 비자성 재료의 층을 평탄화하는 단계,
    상기 유전체 및 비자성 재료의 층 상에 상기 비자성 재료와 접촉하는 자유층을 퇴적하는 단계
    를 포함하는 메모리 셀 제조 방법.
  38. 제32항에 있어서, 상기 유전체층을 에칭하는 단계는 건식 에칭, 등방성 에칭, 트렌치, 비아, 메사의 에칭, 또는 상기 고정층의 일부를 노출시키는 임의의 그외의 에칭을 포함하는 메모리 셀 제조 방법.
  39. 제32항에 있어서, 상기 비자성 재료를 퇴적하는 단계는 물리 기상 증착, 화학 기상 증착, 등각 화학 기상 증착, 전기 도금, 또는 다른 적절한 퇴적을 통해 퇴적하여 상기 고정층과 접촉하도록 상기 비자성 재료를 퇴적하는 단계를 포함하는 메모리 셀 제조 방법.
KR1020117018589A 2009-01-09 2009-12-17 Ｓｔｔ-ｍｒａｍ 셀 구조들 KR101659106B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/351,517 2009-01-09
US12/351,517 US8553449B2 (en) 2009-01-09 2009-01-09 STT-MRAM cell structures
PCT/US2009/068511 WO2010080510A1 (en) 2009-01-09 2009-12-17 Stt-mram cell structures

Publications (2)

Publication Number Publication Date
KR20110103463A true KR20110103463A (ko) 2011-09-20
KR101659106B1 KR101659106B1 (ko) 2016-09-22

Family

ID=41647057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117018589A KR101659106B1 (ko) 2009-01-09 2009-12-17 Ｓｔｔ-ｍｒａｍ 셀 구조들

Country Status (5)

Country Link
US (4) US8553449B2 (ko)
KR (1) KR101659106B1 (ko)
CN (1) CN102272844B (ko)
TW (1) TWI455300B (ko)
WO (1) WO2010080510A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101441201B1 (ko) * 2012-12-17 2014-09-18 인하대학교 산학협력단 스핀 전달 토크 자기 랜덤 억세스 메모리 및 그 제조 방법
KR20150042684A (ko) * 2014-03-27 2015-04-21 인하대학교 산학협력단 스핀 전달 토크 자기 랜덤 억세스 메모리 및 그 제조 방법
KR20160031832A (ko) * 2014-09-15 2016-03-23 삼성전자주식회사 자기 메모리 장치

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476925B2 (en) * 2010-08-01 2013-07-02 Jian-Gang (Jimmy) Zhu Magnetic switching cells and methods of making and operating same
US8928100B2 (en) 2011-06-24 2015-01-06 International Business Machines Corporation Spin transfer torque cell for magnetic random access memory
US9293182B2 (en) * 2011-12-15 2016-03-22 Everspin Technologies, Inc. Random access memory architecture for reading bit states
CN102569643B (zh) * 2011-12-28 2013-12-11 西安交通大学 一种优化嵌入式stt-ram性能与硬件耗费的异构设计方法
JP5592909B2 (ja) * 2012-03-06 2014-09-17 株式会社東芝 磁気メモリ
US9007818B2 (en) 2012-03-22 2015-04-14 Micron Technology, Inc. Memory cells, semiconductor device structures, systems including such cells, and methods of fabrication
KR20130134918A (ko) * 2012-05-31 2013-12-10 삼성전자주식회사 불휘발성 메모리를 포함하는 컴퓨터 시스템 및 컴퓨터 시스템의 동작방법
US8923038B2 (en) * 2012-06-19 2014-12-30 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US9054030B2 (en) 2012-06-19 2015-06-09 Micron Technology, Inc. Memory cells, semiconductor device structures, memory systems, and methods of fabrication
US8890267B2 (en) * 2012-12-03 2014-11-18 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having a graded magnetic free layer
WO2014164520A1 (en) * 2013-03-11 2014-10-09 Dafna Beery Magnetic random access memory cells with isolating liners
US9379315B2 (en) 2013-03-12 2016-06-28 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, and memory systems
US9368714B2 (en) 2013-07-01 2016-06-14 Micron Technology, Inc. Memory cells, methods of operation and fabrication, semiconductor device structures, and memory systems
US9466787B2 (en) 2013-07-23 2016-10-11 Micron Technology, Inc. Memory cells, methods of fabrication, semiconductor device structures, memory systems, and electronic systems
US9461242B2 (en) 2013-09-13 2016-10-04 Micron Technology, Inc. Magnetic memory cells, methods of fabrication, semiconductor devices, memory systems, and electronic systems
US9608197B2 (en) 2013-09-18 2017-03-28 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9019754B1 (en) 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
US10454024B2 (en) 2014-02-28 2019-10-22 Micron Technology, Inc. Memory cells, methods of fabrication, and memory devices
CN103811045B (zh) * 2014-02-28 2016-06-15 北京航空航天大学 一种高可靠性、亦可多比特存储的双功能存储单元
WO2015147813A1 (en) * 2014-03-26 2015-10-01 Intel Corporation Techniques for forming spin-transfer torque memory (sttm) elements having annular contacts
US9281466B2 (en) 2014-04-09 2016-03-08 Micron Technology, Inc. Memory cells, semiconductor structures, semiconductor devices, and methods of fabrication
US9269888B2 (en) 2014-04-18 2016-02-23 Micron Technology, Inc. Memory cells, methods of fabrication, and semiconductor devices
US9349945B2 (en) 2014-10-16 2016-05-24 Micron Technology, Inc. Memory cells, semiconductor devices, and methods of fabrication
US9768377B2 (en) 2014-12-02 2017-09-19 Micron Technology, Inc. Magnetic cell structures, and methods of fabrication
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
US9520444B1 (en) 2015-08-25 2016-12-13 Western Digital Technologies, Inc. Implementing magnetic memory pillar design
US9431457B1 (en) 2015-08-25 2016-08-30 HGST Netherlands B.V. Implementing deposition growth method for magnetic memory
US9444036B1 (en) 2015-08-25 2016-09-13 HGST Netherlands B.V. Implementing segregated media based magnetic memory
US9780143B2 (en) 2015-08-25 2017-10-03 Western Digital Technologies, Inc. Implementing magnetic memory integration with CMOS driving circuits
US9443905B1 (en) 2015-08-25 2016-09-13 HGST Netherlands B.V. Implementing 3D scalable magnetic memory with interlayer dielectric stack and pillar holes having programmable area
US10157656B2 (en) 2015-08-25 2018-12-18 Western Digital Technologies, Inc. Implementing enhanced magnetic memory cell
US10326075B2 (en) * 2015-09-25 2019-06-18 Intel Corporation PSTTM device with multi-layered filter stack
US9841469B2 (en) 2016-01-26 2017-12-12 Nxp Usa, Inc. Magnetic field sensor with multiple sense layer magnetization orientations
US9897667B2 (en) 2016-01-26 2018-02-20 Nxp Usa, Inc. Magnetic field sensor with permanent magnet biasing
US10545196B2 (en) * 2016-03-24 2020-01-28 Nxp Usa, Inc. Multiple axis magnetic sensor
US10145907B2 (en) 2016-04-07 2018-12-04 Nxp Usa, Inc. Magnetic field sensor with permanent magnet biasing
US9933496B2 (en) 2016-04-21 2018-04-03 Nxp Usa, Inc. Magnetic field sensor with multiple axis sense capability
US9972380B2 (en) * 2016-07-24 2018-05-15 Microsoft Technology Licensing, Llc Memory cell having a magnetic Josephson junction device with a doped magnetic layer
US9786343B1 (en) * 2016-08-30 2017-10-10 International Business Machines Corporation STT MRAM common source line array bias scheme
US9853205B1 (en) * 2016-10-01 2017-12-26 International Business Machines Corporation Spin transfer torque magnetic tunnel junction with off-centered current flow
US10224368B2 (en) 2017-06-30 2019-03-05 Qualcomm Incorporated Voltage-switched magneto-resistive random access memory (MRAM) employing separate read operation circuit paths from a shared spin torque write operation circuit path
KR102053007B1 (ko) 2018-06-22 2019-12-06 한국과학기술연구원 마그네틱램
CN111293136A (zh) * 2018-12-07 2020-06-16 中国科学院上海微系统与信息技术研究所 基于二维器件的三维mram存储结构及其制作方法
CN110491990A (zh) * 2019-08-13 2019-11-22 上海新微技术研发中心有限公司 磁存储器件
CN113161478B (zh) * 2021-03-08 2022-08-16 湖北大学 基于人工智能的自旋电子声音识别器件及制备方法与应用

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060183002A1 (en) * 2004-09-30 2006-08-17 Haitao Yang Coherent spin valve and related devices
US20080150640A1 (en) * 2006-10-31 2008-06-26 Seagate Technology Llc Spin oscillator device

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6741494B2 (en) 1995-04-21 2004-05-25 Mark B. Johnson Magnetoelectronic memory element with inductively coupled write wires
WO2000004555A2 (de) 1998-07-15 2000-01-27 Infineon Technologies Ag Speicherzellenanordnung, bei der ein elektrischer widerstand eines speicherelements eine information darstellt und durch ein magnetfeld beeinflussbar ist, und verfahren zu deren herstellung
DE10022076A1 (de) 2000-05-06 2001-11-08 Cognis Deutschland Gmbh Trimethyldecen-Verbindungen
US7023727B2 (en) 2000-06-15 2006-04-04 Pageant Technologies, Inc. Non-volatile ferromagnetic memory having sensor circuitry shared with its state change circuitry
DE10034868C2 (de) 2000-07-18 2002-06-27 Infineon Technologies Ag MRAM-Speicherzelle
DE10048420A1 (de) * 2000-09-29 2002-04-18 Infineon Technologies Ag Verfahren zum Herstellen von integrierten Schaltungsanordnungen sowie zugehörige Schaltungsanordnungen, insbesondere Tunnelkontaktelemente
US6490217B1 (en) 2001-05-23 2002-12-03 International Business Machines Corporation Select line architecture for magnetic random access memories
US6683763B1 (en) * 2001-08-15 2004-01-27 Western Digital (Fremont), Inc. Method and system for providing a self-aligned electrical contact for a TMR element
US6896975B2 (en) 2002-01-04 2005-05-24 International Business Machines Corporation Spin-valve sensor with pinning layers comprising multiple antiferromagnetic films
KR100574713B1 (ko) 2002-03-29 2006-04-28 가부시끼가이샤 도시바 고체 자기 소자 및 고체 자기 소자 어레이
US6896375B2 (en) * 2002-08-16 2005-05-24 Infocus Corporation Rear projection display device having multiple mirrors that are substantially parallel to a screen
JP3699954B2 (ja) * 2002-10-25 2005-09-28 株式会社東芝 磁気メモリ
JP2004259978A (ja) * 2003-02-26 2004-09-16 Toshiba Corp 磁気記憶装置
US6847547B2 (en) 2003-02-28 2005-01-25 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US6980469B2 (en) 2003-08-19 2005-12-27 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
JP2005093488A (ja) 2003-09-12 2005-04-07 Sony Corp 磁気抵抗効果素子とその製造方法、および磁気メモリ装置とその製造方法
US7372722B2 (en) 2003-09-29 2008-05-13 Samsung Electronics Co., Ltd. Methods of operating magnetic random access memory devices including heat-generating structures
US7310265B2 (en) 2003-10-14 2007-12-18 Agency For Science, Technology And Research Magnetic memory device
US7009877B1 (en) 2003-11-14 2006-03-07 Grandis, Inc. Three-terminal magnetostatically coupled spin transfer-based MRAM cell
US7282755B2 (en) 2003-11-14 2007-10-16 Grandis, Inc. Stress assisted current driven switching for magnetic memory applications
US20050136600A1 (en) * 2003-12-22 2005-06-23 Yiming Huai Magnetic elements with ballistic magnetoresistance utilizing spin-transfer and an MRAM device using such magnetic elements
US7366009B2 (en) * 2004-01-10 2008-04-29 Honeywell International Inc. Separate write and read access architecture for a magnetic tunnel junction
JP4309772B2 (ja) 2004-01-15 2009-08-05 アルプス電気株式会社 磁気検出素子
US6982916B2 (en) 2004-02-12 2006-01-03 Applied Spintronics Technology, Inc. Method and system for providing temperature dependent programming for magnetic memories
US6992359B2 (en) 2004-02-26 2006-01-31 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
US7211874B2 (en) 2004-04-06 2007-05-01 Headway Technologies, Inc. Magnetic random access memory array with free layer locking mechanism
US7088609B2 (en) * 2004-05-11 2006-08-08 Grandis, Inc. Spin barrier enhanced magnetoresistance effect element and magnetic memory using the same
US7045368B2 (en) 2004-05-19 2006-05-16 Headway Technologies, Inc. MRAM cell structure and method of fabrication
US7611912B2 (en) * 2004-06-30 2009-11-03 Headway Technologies, Inc. Underlayer for high performance magnetic tunneling junction MRAM
US7369427B2 (en) 2004-09-09 2008-05-06 Grandis, Inc. Magnetic elements with spin engineered insertion layers and MRAM devices using the magnetic elements
US7230844B2 (en) 2004-10-12 2007-06-12 Nve Corporation Thermomagnetically assisted spin-momentum-transfer switching memory
US7126202B2 (en) 2004-11-16 2006-10-24 Grandis, Inc. Spin scattering and heat assisted switching of a magnetic element
JP4877575B2 (ja) 2005-05-19 2012-02-15 日本電気株式会社 磁気ランダムアクセスメモリ
US7224601B2 (en) 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element
US7446984B2 (en) * 2005-12-14 2008-11-04 Hitachi Global Storage Technologies Netherlands B.V. Magnetic random access memory (MRAM) having increased reference layer anisotropy through ion beam etch of magnetic layers
US7430135B2 (en) 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
US7419891B1 (en) * 2006-02-13 2008-09-02 Western Digital (Fremont), Llc Method and system for providing a smaller critical dimension magnetic element utilizing a single layer mask
US7732881B2 (en) 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
US8018011B2 (en) 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US7528457B2 (en) * 2006-04-14 2009-05-05 Magic Technologies, Inc. Method to form a nonmagnetic cap for the NiFe(free) MTJ stack to enhance dR/R
US7649239B2 (en) * 2006-05-04 2010-01-19 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7649242B2 (en) * 2006-05-19 2010-01-19 Infineon Technologies Ag Programmable resistive memory cell with a programmable resistance layer
US20070297220A1 (en) * 2006-06-22 2007-12-27 Masatoshi Yoshikawa Magnetoresistive element and magnetic memory
US7532505B1 (en) 2006-07-17 2009-05-12 Grandis, Inc. Method and system for using a pulsed field to assist spin transfer induced switching of magnetic memory elements
US7502253B2 (en) 2006-08-28 2009-03-10 Everspin Technologies, Inc. Spin-transfer based MRAM with reduced critical current density
US7851840B2 (en) 2006-09-13 2010-12-14 Grandis Inc. Devices and circuits based on magnetic tunnel junctions utilizing a multilayer barrier
US7598579B2 (en) * 2007-01-30 2009-10-06 Magic Technologies, Inc. Magnetic tunnel junction (MTJ) to reduce spin transfer magnetization switching current
JP4435189B2 (ja) 2007-02-15 2010-03-17 株式会社東芝 磁気記憶素子及び磁気記憶装置
JP2008227009A (ja) * 2007-03-09 2008-09-25 Toshiba Corp 磁気ランダムアクセスメモリ、その書き込み方法及びその製造方法
US7745231B2 (en) * 2007-04-17 2010-06-29 Micron Technology, Inc. Resistive memory cell fabrication methods and devices
JP2008277542A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
US20080265234A1 (en) 2007-04-30 2008-10-30 Breitwisch Matthew J Method of Forming Phase Change Memory Cell With Reduced Switchable Volume
US8119424B2 (en) * 2007-09-28 2012-02-21 Everspin Technologies, Inc. Electronic device including a magneto-resistive memory device and a process for forming the electronic device
US8133745B2 (en) * 2007-10-17 2012-03-13 Magic Technologies, Inc. Method of magnetic tunneling layer processes for spin-transfer torque MRAM
US8372661B2 (en) * 2007-10-31 2013-02-12 Magic Technologies, Inc. High performance MTJ element for conventional MRAM and for STT-RAM and a method for making the same
US20090122450A1 (en) * 2007-11-08 2009-05-14 Headway Technologies, Inc. TMR device with low magnetostriction free layer
US9021685B2 (en) * 2008-03-12 2015-05-05 Headway Technologies, Inc. Two step annealing process for TMR device with amorphous free layer
US8164862B2 (en) * 2008-04-02 2012-04-24 Headway Technologies, Inc. Seed layer for TMR or CPP-GMR sensor
US7948044B2 (en) * 2008-04-09 2011-05-24 Magic Technologies, Inc. Low switching current MTJ element for ultra-high STT-RAM and a method for making the same
US7957182B2 (en) * 2009-01-12 2011-06-07 Micron Technology, Inc. Memory cell having nonmagnetic filament contact and methods of operating and fabricating the same
US7863060B2 (en) * 2009-03-23 2011-01-04 Magic Technologies, Inc. Method of double patterning and etching magnetic tunnel junction structures for spin-transfer torque MRAM devices
US8363459B2 (en) * 2009-06-11 2013-01-29 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8273582B2 (en) * 2009-07-09 2012-09-25 Crocus Technologies Method for use in making electronic devices having thin-film magnetic components
JP2012038884A (ja) * 2010-08-06 2012-02-23 Sony Corp 磁気メモリ素子、磁気メモリ素子の製造方法
US20120156390A1 (en) * 2010-12-21 2012-06-21 Hitachi Global Storage Technologies Netherlands B.V. Multi-angle hard bias deposition for optimal hard-bias deposition in a magnetic sensor
JP5542761B2 (ja) * 2011-09-20 2014-07-09 株式会社東芝 磁気抵抗効果素子およびその製造方法
US9461243B2 (en) * 2013-01-05 2016-10-04 Yimin Guo STT-MRAM and method of manufacturing the same
US8908428B2 (en) * 2013-01-29 2014-12-09 Samsung Electronics Co., Ltd. Voltage assisted STT-MRAM writing scheme
EP2827395A1 (en) * 2013-07-16 2015-01-21 Imec Method for patterning a magnetic tunnel junction stack

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060183002A1 (en) * 2004-09-30 2006-08-17 Haitao Yang Coherent spin valve and related devices
US20080150640A1 (en) * 2006-10-31 2008-06-26 Seagate Technology Llc Spin oscillator device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101441201B1 (ko) * 2012-12-17 2014-09-18 인하대학교 산학협력단 스핀 전달 토크 자기 랜덤 억세스 메모리 및 그 제조 방법
KR20150042684A (ko) * 2014-03-27 2015-04-21 인하대학교 산학협력단 스핀 전달 토크 자기 랜덤 억세스 메모리 및 그 제조 방법
KR20160031832A (ko) * 2014-09-15 2016-03-23 삼성전자주식회사 자기 메모리 장치

Also Published As

Publication number Publication date
KR101659106B1 (ko) 2016-09-22
US8945950B2 (en) 2015-02-03
TW201030962A (en) 2010-08-16
US20150125966A1 (en) 2015-05-07
US20100177557A1 (en) 2010-07-15
US9940989B2 (en) 2018-04-10
US20170140806A1 (en) 2017-05-18
US9595664B2 (en) 2017-03-14
WO2010080510A1 (en) 2010-07-15
US20140024141A1 (en) 2014-01-23
US8553449B2 (en) 2013-10-08
CN102272844B (zh) 2014-11-05
TWI455300B (zh) 2014-10-01
CN102272844A (zh) 2011-12-07

Similar Documents

Publication Publication Date Title
US9940989B2 (en) STT-MRAM cell structures
US9437809B2 (en) Memory cell having nonmagnetic filament contact and methods of operating and fabricating the same
US10381551B1 (en) Spin orbit torque magnetoresistive random access memory containing shielding element and method of making thereof
US10553783B2 (en) Spin orbit torque magnetoresistive random access memory containing shielding element and method of making thereof
US8357982B2 (en) Magnetic memory
US8283712B2 (en) Semiconductor memory device and manufacturing method for semiconductor memory device
US7247506B2 (en) Method for producing magnetic memory device
JP2017112358A (ja) 下部固定ｓｏｔ−ｍｒａｍビット構造及び製造の方法
EP3048647A1 (en) Spin torque driven magnetic tunnel junction (stt-mtj) with non-uniform current path
US8729648B2 (en) Magnetic body device and manufacturing method thereof
US9087983B2 (en) Self-aligned process for fabricating voltage-gated MRAM
TW200402055A (en) Improved diode for use in MRAM devices and method of manufacture
US20030104636A1 (en) Method and article for concentrating fields at sense layers
JP2012174897A (ja) 磁気メモリ及びその製造方法
JP3906172B2 (ja) 磁気ランダムアクセスメモリおよびその製造方法
JP2014520402A (ja) 対称スイッチングと単一方向プログラミングを備えたスピン−トルク伝達メモリセル構造
JP2005166896A (ja) 磁気メモリ
US20220045267A1 (en) Magnetoresistive element having a sidewall-current-channel structure
US11854589B2 (en) STT-SOT hybrid magnetoresistive element and manufacture thereof
CN110890458A (zh) 一种提高磁性随机存储器写入效率的方法
JP2008235659A (ja) ヨーク型磁気記憶装置の製造方法、ヨーク型磁気記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right