KR102657583B1 - 가변 저항 메모리 소자 - Google Patents

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Abstract

본 발명의 가변 저항 메모리 소자는 제1 도전 라인; 상기 제1 도전 라인 상에 형성되고 상기 제1 도전 라인과 전기적으로 및 직접적으로 연결된 바이폴라 선택 소자; 상기 제1 도전 라인의 상부에 형성되고 상기 바이폴라 선택 소자와 전기적으로 연결된 제2 도전 라인; 상기 제2 도전 라인 상에 형성되고 상기 제2 도전 라인과 전기적으로 및 직접적으로 연결된 가변 저항층; 및 상기 가변 저항층 상에 형성되고 상기 가변 저항층과 전기적으로 연결된 제3 도전 라인을 포함한다.
상기 가변 저항층은 상기 제2 도전 라인과 상기 제3 도전 라인 사이에 위치하고, 상기 바이폴라 선택 소자는 상기 제2 도전 라인과 상기 제1 도전 라인 사이에 위치하고, 상기 바이폴라 선택 소자는 제3 도전 라인과 떨어져 위치함과 아울러 상기 제3 도전 라인과 평면상으로 오버랩되어 있지 않다.

Description

가변 저항 메모리 소자{variable resistance memory device}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로서, 보다 상세하게는 가변 저항 메모리 소자에 관한 것이다.
가변 저항 메모리 소자는 인가 전압에 따른 가변 저항층의 전류 전달 특성을 이용하는 것으로 플래시 메모리 소자를 대체할 것으로 주목받고 있다. 가변 저항 메모리 소자의 대표적인 예로 자기 저항 램(MRAM, Magnetic RAM), 상변화 램(PRAM, Phase change RAM(random access memory)), 저항 램(RRAM, Resistance RAM)등을 들 수 있다. 이와 같은 가변 저항 메모리 소자는 메모리 셀 어레이의 크기를 줄이고 메모리 셀들에 데이터 "1" 및 "0"을 용이하게 쓰고 읽을 수 있는 메모리 셀 어레이가 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 메모리 셀 어레이의 크기를 줄일 수 있는 가변 저항 메모리 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 메모리 셀들에 데이터 "1" 및 "0"을 용이하게 쓰고 읽을 수 있음과 아울러 읽고 쓸 때 혼동(disturb)을 억제할 수 있는 메모리 셀 어레이를 갖는 가변 저항 메모리 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 도전 라인; 상기 제1 도전 라인 상에 형성되고 상기 제1 도전 라인과 전기적으로 및 직접적으로 연결된 바이폴라 선택 소자; 상기 제1 도전 라인의 상부에 형성되고 상기 바이폴라 선택 소자와 전기적으로 연결된 제2 도전 라인; 상기 제2 도전 라인 상에 형성되고 상기 제2 도전 라인과 전기적으로 및 직접적으로 연결된 가변 저항층; 및 상기 가변 저항층 상에 형성되고 상기 가변 저항층과 전기적으로 연결된 제3 도전 라인을 포함한다.
상기 가변 저항층은 상기 제2 도전 라인과 상기 제3 도전 라인 사이에 위치하고, 상기 바이폴라 선택 소자는 상기 제2 도전 라인과 상기 제1 도전 라인 사이에 위치하고, 상기 바이폴라 선택 소자는 제3 도전 라인과 떨어져 위치함과 아울러 상기 제3 도전 라인과 평면상으로 오버랩되어 있지 않다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수개의 워드 라인들; 상기 워드 라인들의 상부에 배치된 복수개의 소스 라인들을 포함하되, 상기 소스 라인들 각각은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격된 복수개의 메인 소스 라인들과, 상기 메인 소스 라인들 각각으로부터 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되어 배치됨과 아울러 상기 메인 소스 라인들을 따라 서로 반대 방향으로 배치된 복수개의 보조 소스 라인들을 포함하고; 상기 워드 라인들 및 보조 소스 라인들의 상부에 배치되고 상기 메인 소스 라인들 사이에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격된 복수개의 비트 라인들; 상기 보조 소스 라인들 상의 상기 워드 라인들과 상기 비트 라인들의 교차부들에 배치된 복수개의 가변 저항층들; 및 상기 워드 라인들 및 보조 소스 라인들 사이에 배치됨과 아울러 상기 교차부들과 이격된 복수개의 바이폴라 선택 소자들을 포함한다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자는 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 복수개의 워드 라인들; 상기 워드 라인들의 상부에 배치되어 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 복수개의 비트 라인들; 상기 워드 라인들 및 비트 라인들의 사이에 배치된 복수개의 소스 라인들을 포함하되, 상기 소스 라인들 각각은 상기 비트 라인들 사이에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격된 복수개의 메인 소스 라인들과, 상기 메인 소스 라인들 각각으로부터 상기 제1 방향으로 상기 비트 라인들을 넘어서 연장되고 상기 제2 방향으로 서로 이격되어 배치되고, 상기 메인 소스 라인들을 따라 서로 반대 방향으로 배치된 복수개의 보조 소스 라인들을 포함하고; 상기 보조 소스 라인들 상의 상기 워드 라인들과 상기 비트 라인들의 교차부들에 배치되고, 상기 비트 라인들과 보조 소스 라인들에 전기적으로 연결되고 SOT(Spin-Orbit Torque)형 자기 터널 접합 소자로 구성된 복수개의 가변 저항층들; 및 상기 워드 라인들 및 보조 소스 라인들 사이에 배치됨과 아울러 상기 교차부들과 이격되고, 상기 보조 소스 라인들과 워드 라인들에 전기적으로 연결되고 바이폴라 다이오드들로 구성되는 복수개의 바이폴라 선택 소자들을 포함한다.
본 발명의 기술적 사상의 가변 저항 메모리 소자는 메모리 셀이 가변 저항층과 바이폴라 선택 소자를 포함하고 3개의 도전 라인을 이용하여 메모리 셀에 쓰기 및 읽기 동작을 수행함으로써 메모리 셀 어레이의 크기를 줄일 수 있다.
또한, 본 발명의 기술적 사상의 가변 저항 메모리 소자는 메모리 셀의 가변 저항층을 스핀 오비트 토크(SOT, Spin orbit Torque) 자기 터널 접합 소자로 구성하여 메모리 셀의 쓰기 및 읽기 동작시 전류 패스를 다르게 할 수 있다.
이에 따라, 본 발명의 기술적 사상의 가변 저항 메모리 소자는 메모리 셀에 데이터 "1" 및 "0"을 용이하게 쓰고 읽을 수 있음과 아울러 읽고 쓸 때 혼동(disturb)을 억제할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위하여 도시한 회로도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 III-III에 따른 가변 저항 메모리 소자의 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위한 3차원 입체도이다.
도 5는 본 발명의 기술적 사상의 일 예에 의한 가변 저항 메모리 소자의 메모리 셀의 동작 관계를 개략적으로 설명하기 위한 도면이다.
도 6 내지 도 8은 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "0"을 기록하는 원리를 설명하기 위한 도면들이다.
도 9 내지 도 11은 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "1"을 기록하는 원리를 설명하기 위한 도면들이다.
도 12 내지 도 14는 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "1" 또는 "0"을 읽는 원리를 설명하기 위한 도면들이다.
도 15는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 가변 저항층을 설명하기 위한 단면도이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 가변 저항층에 기입된 데이터의 읽기 동작을 설명하기 위한 도면들이다.
도 18은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 가변 저항층의 쓰기 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 포함하는 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 20은 본 발명의 일 실시예들에 따른 가변 저항 메모리 소자를 포함하는 정보 처리 시스템을 설명하기 위한 블록도이다.
도 21은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위하여 도시한 회로도이다.
구체적으로, 가변 저항 메모리 소자(100)는 메모리 셀 어레이(10), 워드 라인 드라이버 영역(20), 및 라이트 드라이버(기입(또는 쓰기) 드라이버, write driver) 및 센스 엠프 영역(30)을 포함할 수 있다. 메모리 셀 어레이(10)는 매트릭스 형태로 배열된 복수의 단위 메모리 셀들(MC)을 포함할 수 있다. 단위 메모리 셀들(MC) 각각은 가변 저항층(VR) 및 바이폴라 선택 소자(SD)를 포함할 수 있다. 단위 메모리 셀들(MC) 각각은 이하에서 메모리 셀이라 명명될 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들(WL1-WL6, 120), 복수의 소스 라인들(SL1-SL4, 130), 및 복수의 비트 라인들(BL1-BL3, 150)을 포함할 수 있다. 도 1에서, 워드 라인들(WL1-WL6, 120), 소스 라인들(SL1-SL4, 130), 및 비트 라인들(BL1-BL3, 150)의 개수는 설명의 편의를 위해 예시적으로 도시한 것이다.
도 1에 도시한 메모리 셀(MC)은 워드 라인들(WL1-WL6, 120)중에서 워드 라인(WL6), 소스 라인들(SL1-SL4, 130)중에서는 소스 라인(SL3), 및 비트 라인들(BL1-BL3, 150) 중에서 비트 라인(BL3)에 전기적으로 연결될 수 있다. 메모리 셀들(MC)은 제2 방향(Y 방향)의 비트 라인들(BL1-BL3, 150)을 따라 서로 반대 방향에 배치될 수 있다. 아울러서, 바이폴라 선택 소자들(SD)은 제2 방향의 비트 라인들(BL1-BL3, 150)을 따라 서로 반대 방향에 배치될 수 있다.
가변 저항층(VR)은 저항값이 변하는 물질층을 포함할 수 있다. 가변 저항층(VR)은 데이터 "0" 및 "1"에 대응하는 저항값을 가질 수 있다. 예컨대, 가변 저항층(VR)은 미리 정해진 기준 저항값보다 낮은 저항값을 가짐으로써 데이터 "0"을 저장할 수 있다. 반대로, 가변 저항층(VR)은 미리 정해진 기준 저항값보다 높은 저항값을 가짐으로써 데이터 "1"을 저장할 수 있다. 여기서 저항값에 따른 데이터 "0"과 "1"은 예시적이며, 서로 반전될 수도 있다.
일 예에 따르면, 가변 저항층(VR)은 자성체를 포함할 수 있다. 가변 저항층(VR)은 자기 터널 접합(MTJ, magnetic tunnel juction) 소자(또는 자기 저항 소자)를 포함할 수 있다. 가변 저항층(VR)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 스핀 오비트 토크(SOT, Spin orbit Torque) 현상을 이용하여 메모리 기능을 수행할 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 자기 저항 램(MRAM) 또는 자기 저항 메모리 소자일 수 있다.
바이폴라 선택 소자(SD)는 워드 라인(WL1-WL6, 120) 및 소스 라인들(SL1-SL4, 130)의 전압에 따라 메모리 셀(MC)을 선택할 수 있다. 바이폴라 선택 소자(SD)는 바이폴라 다이오드로 구성될 수 있다. 바이폴라 다이오드는 에사키 다이오드(Esaki diode), 터널 다이오드(tunnel diode) 또는 쇼트키 다이오드(schottky diode)들을 포함할 수 있지만, 이에 한정되지 않는다. 도 1에서, 워드 라인(WL6, 120) 및 소스 라인(SL3, 130)의 전압 차이가 발생하여 바이폴라 선택 소자(SD)에 전류가 흐르면 가변 저항층(VR)에 데이터를 기록할 수 있다.
워드 라인들(WL1-WL6, 120)은 제2 방향(Y 방향)으로 서로 이격하여 평행하게 배치되면서 제1 방향(X 방향)으로 연장될 수 있다. 워드 라인들(WL1-WL6, 120) 각각은 워드 라인 드라이버 영역(20) 내의 워드 라인 드라이버에 의해 구동될 수 있다. 워드 라인 드라이버 영역(20)은 메모리 셀 어레이(10)의 제1 방향(X 방향)에 배치될 수 있다.
일 실시예에서, 워드 라인들(WL1-WL6, 120)중 어느 하나의 워드 라인(WL6)을 선택하기 위해, 워드 라인 드라이버 영역(20)은 전압을 해당 워드 라인(WL6)에 출력할 수 있다. 제2 방향(Y 방향)은 제1 방향(X 방향)과 상이한 방향일 수 있다. 예컨대, 제2 방향(Y 방향)은 제1 방향(X 방향)과 직각을 이루는 방향일 수 있다.
소스 라인들(SL1-SL4, 130)은 메인 소스 라인들(130a) 및 보조 소스 라인들(130b)을 포함할 수 있다. 소스 라인들(SL1-SL4, 130)은 평면도나 레이아웃도로 볼 때 생선 가시(fish bone) 모양일 수 있다. 소스 라인들(SL1-SL4, 130)을 메인 소스 라인들(130a) 및 보조 소스 라인들(130b)로 분류한 것은 설명의 편의를 위한 것이다.
메인 소스 라인들(130a)은 제1 방향(X 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 제2 방향(Y 방향)으로 연장된다. 보조 소스 라인들(130b)은 제2 방향(Y 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 메인 소스 라인들(130a)로부터 제1 방향(X 방향)으로 연장된다.
보조 소스 라인들(130b)은 제1 방향(X 방향)을 따라 비트 라인들(BL1-BL3,150)을 넘어 제1 방향(X 방향)으로 연장될 수 있다. 보조 소스 라인들(130b)은 제2 방향(Y 방향)으로 메인 소스 라인들(130a)을 따라 서로 반대 방향으로 배치될 수 있다.
비트 라인들(BL1-BL3, 150)은 메인 소스 라인들(130a)과 동일하게 제1 방향(X 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 제2 방향(Y 방향)으로 연장될 수 있다. 가변 저항층들(VR)은 워드 라인들(WL1-WL6, 120)과 비트 라인들(BL1-BL3, 130)의 교차부 또는 교차점에 배치될 수 있다. 이에 따라, 가변 저항 메모리 소자(100)는 크로스 포인트(cross point) 메모리 소자일 수 있다.
바이폴라 선택 소자들(SD)은 워드 라인들(WL1-WL6, 120) 및 보조 소스 라인들(130b)과 전기적으로 연결되어 있다. 소스 라인들(SL1-SL4, 130)은 메모리 셀들(MC)의 가변 저항층들(VR) 및 바이폴라 선택 소자들(SD)에 연결될 수 있다.
비트 라인들(BL1-BL3, 150)은 가변 저항층들(VR)의 일단에 연결될 수 있다. 가변 저항층들(VR)은 보조 소스 라인들(130b)의 일단에 연결될 수 있다. 가변 저항층들(VR)은 보조 소스 라인들(130b) 및 비트 라인들(BL1-BL3, 150)과 전기적으로 연결되어 있다. 소스 라인들(SL1-SL4, 130)과 비트 라인들(BL1-BL3, 150)은 메모리 셀 어레이(10)의 제2 방향에 배치되는 라이트 드라이버 및 센스 엠프 영역(30)에 연결될 수 있다.
라이트 드라이버 및 센스 엠프 영역(30) 내에는 소스 라인들(SL1-SL4, 130) 및 비트 라인들(BL1-BL3, 150) 각각을 구동하기 위한 복수의 소스 라인 드라이버들 및 비트 라인 드라이버들이 배치될 수 있다. 또한, 라이트 드라이버 및 센스 엠프 영역(30) 내에는 비트 라인들(BL1-BL3, 150) 각각에 전기적으로 연결되는 센스 엠프들이 배치될 수 있다. 도 1에 본 발명의 일 실시예에 따른 메모리 셀 어레이(10)의 회로도가 도시되지만, 이는 예시적이며, 본 발명의 기술적 사상은 이에 한정되지 않는다.
이상과 같은 가변 저항 메모리 소자(100)는 메모리 셀(MC)이 가변 저항층(VR)과 바이폴라 선택 소자(SD)를 포함하고 후술하는 바와 같이 3개의 도전 라인들, 즉 워드 라인들(WL-WL6, 120), 소스 라인들(SL1-SL3, 130) 및 비트 라인들(BL1-BL3, 150)을 이용하여 메모리 셀(MC)에 쓰기(라이트, write) 및 읽기(read) 동작을 수행함으로써 메모리 셀 어레이(10)의 크기를 줄일 수 있다.
또한, 본 발명의 가변 저항 메모리 소자(100)는 메모리 셀(MC)의 가변 저항층(VR)을 스핀 오비트 토크(SOT, Spin orbit Torque) 자기 터널 접합 소자로 구성하여 후술하는 바와 같이 메모리 셀(MC)의 쓰기 및 읽기 동작시 전류 패스를 다르게 할 수 있다.
이에 따라, 본 발명의 가변 저항 메모리 소자(100)는 후술하는 바와 같이 메모리 셀들(MC)에 데이터 "1" 및 "0"을 용이하게 쓰고 읽을 수 있음과 아울러 읽고 쓸때 혼동(disturb)을 억제할 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위한 레이아웃도이다.
구체적으로, 도 2는 도 1의 일부의 레이아웃도일 수 있다. 도 2에서, 도 1과 동일한 참조번호는 동일한 부재를 나타낼 수 있다. 도 2는 편의상 하나의 소스 라인(SL2)에 연결되는 가변 저항층(VR) 및 바이폴라 선택 소자(SD)를 도시한 것이다.
도 2에 도시한 바와 같이, 가변 저항 메모리 소자(100)는 일부의 워드 라인들 (WL2-WL6), 일부의 소스 라인(SL2), 및 일부의 비트 라인들(BL1, BL2)을 포함할 수 있다. 워드 라인들 (WL2-WL6)은 제2 방향(Y 방향)으로 서로 이격하여 평행하게 배치되면서 제1 방향(X 방향)으로 연장될 수 있다.
소스 라인(SL2)은 메인 소스 라인(130a) 및 보조 소스 라인(130b)을 포함할 수 있다. 메인 소스 라인(130a)은 제2 방향(Y 방향)으로 연장되어 있다. 메인 소스 라인(130a)은 비트 라인들(BL1, BL2) 사이에 위치할 수 있다. 보조 소스 라인들(130b)은 제2 방향(Y 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 메인 소스 라인들(130a)로부터 제1 방향(X 방향)으로 연장될 수 있다. 소스 라인(SL2)은 평면도나 레이아웃도로 볼 때 생선 가시(fish bone) 모양일 수 있다.
비트 라인들(BL1, BL2)은 메인 소스 라인들(130a)과 동일하게 제1 방향(X 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 제2 방향(Y 방향)으로 연장될 수 있다. 가변 저항층들(VR)은 워드 라인들(WL2-WL6)과 비트 라인들(BL1, BL2)의 교차부에 배치될 수 있다. 이에 따라, 가변 저항 메모리 소자(100)는 크로스 포인트(cross point) 메모리 소자일 수 있다.
바이폴라 선택 소자들(SD)은 워드 라인들(WL2-WL6)과 보조 소스 라인들(130b)과 오버랩되어 배치될 수 있다. 바이폴라 선택 소자들(SD)은 보조 소스 라인(130b)과 오버랩되어 배치될 수 있다. 이에 따라, 바이폴라 선택 소자들(SD)은 메인 소스 라인(130a)을 따라 제2 방향으로 반대 방향에 배치될 수 있다.
도 3은 도 2의 III-III에 따른 가변 저항 메모리 소자의 단면도이다.
구체적으로, 도 3은 가변 저항 메모리 소자(도 1의 100)의 단위 메모리 셀(도 1의 MC)의 단면도일 수 있다. 도 3에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낼 수 있다.
단위 메모리 셀(도 1의 MC)은 워드 라인(WL2)과 전기적으로 연결된 바이폴라 선택 소자(SD)를 포함할 수 있다. 워드 라인(WL2)은 제1 도전 라인일 수 있다. 바이폴라 선택 소자(SD) 상에는 소스 라인(SL2)이 위치할 수 있다.
바이폴라 선택 소자(SD)는 워드 라인(WL2)과 소스 라인(SL2) 사이에 배치될 수 있다. 바이폴라 선택 소자(SD)은 워드 라인(WL2) 상에 형성되고 워드 라인과 전기적으로 연결될 수 있다. 소스 라인(SL2)은 보조 소스 라인(130b)일 수 있다. 바이폴라 선택 소자(SD)는 소스 라인(SL2)와 전기적으로 연결될 수 있다. 소스 라인(SL2)은 제2 도전 라인일 수 있다.
소스 라인(SL2) 상에는 소스 라인(SL2)과 전기적으로 연결되는 가변 저항층(VR)이 위치할 수 있다. 가변 저항층(VR)은 바이폴라 선택 소자(SD)와 이격되어 위치할 수 있다. 가변 저항층(VR) 상에 가변 저항층(VR)과 전기적으로 연결되는 비트 라인(BL2)이 위치할 수 있다. 가변 저항층(VR)은 소스 라인(SL2)과 비트 라인(BL2)에 전기적으로 연결될 수 있다. 비트 라인(BL2)은 제3 도전 라인일 수 있다.
후에 자세히 설명하지만 바이폴라 선택 소자(SD)에 전기적으로 연결된 워드 라인(WL2, 예컨대 제1 도전 라인) 및 가변 저항층(VR)에 전기적으로 연결된 소스 라인(SL2, 예컨대 제2 도전 라인)은 가변 저항층(VR)에 데이터 "0" 또는 "1"을 쓰기 위한 쓰기 라인(write line, 라이트 라인)일 수 있다.
또한, 바이폴라 선택 소자(SD)에 전기적으로 연결된 워드 라인(WL2, 예컨대 제1 도전 라인), 및 가변 저항층(VR)에 전기적으로 연결된 소스 라인(SL2, 예컨대 제2 도전 라인) 및 비트 라인(BL2, 예컨대 제3 도전 라인)은 가변 저항층(VR)에 메모리(저장)된 데이터 "0" 또는 "1"을 읽기 위한 읽기 라인(reading line)일 수 있다.
가변 저항 메모리 소자(도 1 및 도 2의 100)는 세개의 도전 라인들, 즉 워드 라인(WL2), 소스 라인(SL2) 및 비트 라인(BL2)을 이용하여 단위 메모리 셀(도 1의 MC)을 구성할 수 있다. 이에 따라, 가변 저항 메모리 소자(도 1 및 도 2의 100)는 메모리 셀 어레이의 크기를 줄일 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 설명하기 위한 3차원 입체도이다.
구체적으로, 도 4는 가변 저항 메모리 소자(도 1의 100)의 일부의 3차원 입체도일 수 있다. 도 5는 도 4의 메모리 셀의 3차원 입체도일 있다. 도 4에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낼 수 있다. 도 4는 편의상 하나의 소스 라인(SL2)에 연결되는 가변 저항층(VR) 및 바이폴라 선택 소자(SD)를 도시한 것이다.
가변 저항 메모리 소자(100)는 일부의 워드 라인들 (WL2-WL6), 일부의 소스 라인(SL2), 및 일부의 비트 라인들(BL1, BL2)을 포함할 수 있다. 워드 라인들(WL2-WL6)은 제2 방향(Y 방향)으로 서로 이격하여 평행하게 배치되면서 제1 방향(X 방향)으로 연장될 수 있다. 워드 라인들((WL2-WL6) 상에 소스 라인(SL2)이 위치할 수 있다. 소스 라인(SL2)은 메인 소스 라인(130a) 및 보조 소스 라인(130b)을 포함할 수 있다.
메인 소스 라인(130a)은 제2 방향(Y 방향)으로 연장된다. 메인 소스 라인(130a)은 비트 라인들(BL1, BL2) 사이에 위치할 수 있다. 보조 소스 라인들(130b)은 제2 방향(Y 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 메인 소스 라인들(130a)로부터 제1 방향(X 방향)으로 연장될 수 있다. 소스 라인(SL2)은 평면도나 레이아웃도로 볼 때 생선 가시(fish bone) 모양일 수 있다.
워드 라인들(WL2-WL6)과 보조 소스 라인들(130b) 사이에는 바이폴라 선택 소자들(SD)이 위치할 수 있다. 바이폴라 선택 소자들(SD)은 메인 소스 라인(130a)을 따라 제2 방향으로 반대 방향에 배치될 수 있다. 보조 소스 라인들(130b)과 비트 라인들(BL1, BL2) 사이에는 가변 저항층들(VR)이 위치할 수 있다. 가변 저항층들(VR)은 워드 라인들(WL2-WL6)과 비트 라인들(BL1, BL2)의 교차부에 배치될 수 있다. 이에 따라, 가변 저항 메모리 소자(100)는 크로스 포인트(cross point) 메모리 소자일 수 있다.
도 5는 본 발명의 기술적 사상의 일 예에 의한 가변 저항 메모리 소자의 메모리 셀의 동작 관계를 개략적으로 설명하기 위한 도면이다.
구체적으로, 도 5에서, 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낼 수 있다. 메모리 셀(도 1의 MC)은 가변 저항층(VR) 및 바이폴라 선택 소자(SD)를 포함할 수 있다.
가변 저항층(VR)은 자유층(FL), 배리어층(BAL) 및 고정층(PL)을 포함할 수 있다. 자유층(FL)은 자화 방향이 조건에 따라 가변적일 수 있다. 고정층(PL)은 자화 방향이 고정된 물질층일 수 있다. 가변 저항층(VR)에 대하여는 후에 자세히 설명한다.
가변 저항층(VR)은 자기 터널 접합(MTJ, magnetic tunnel junction) 소자(또는 자기 저항 소자)를 포함할 수 있다. 가변 저항층(VR)은 스핀 오비트 토크(SOT, Spin orbit Torque) 자기 터널 접합 소자일 수 있다. 스핀 오비트 토크(SOT, Spin orbit Torque) 자기 터널 접합 소자는 스핀 홀 효과(spin Hall effect)를 이용한 스핀 오비트 토크(spin orbit torque) 기반의 소자일 수 있다.
스핀 홀 효과는 강한 스핀 오비트 결합을 갖는 금속에 전류를 흘려줬을 때 표면에 서로 다른 방향의 스핀이 분리 및 축적되는 현상이다. 이렇게 축적된 스핀이 위에 있는 자성층, 즉 자유층(FL)에 토크를 전달해 자화 방향을 변경시킬 수 있다. 스핀 오비트 토크(spin orbit torque) 기반의 가변 저항 메모리 소자는 데이터를 읽고 쓰는 전류의 경로를 분리할 수 있어 데이터 변질의 우려가 적다.
스핀 오비트 토크(SOT, Spin orbit Torque) 자기 터널 접합 소자를 가변 저항층(VR)으로 이용할 경우, 소스 라인(SL) 및 바이폴라 선택 소자(SD) 사이에 도 5의 화살표로 표시한 제1 전류 패스로 수평 전류를 인가하여 가변 저항 메모리 소자에 데이터 "0" 및 "1"의 쓰기 동작을 수행할 수 있다. 수평 전류는 소스 라인(SL), 가변 저항층(VR) 및 바이폴라 선택 소자(SD)의 방향으로 흐를 수 있다. 수평 전류는 바이폴라 선택 소자(SD), 가변 저항층(VR) 및 소스 라인(SL)의 방향으로 흐를 수 있다.
스핀 오비트 토크(SOT, Spin orbit Torque) 자기 터널 접합 소자를 가변 저항층(VR)으로 이용할 경우, 비트 라인(BL) 및 소스 라인(SL)에 도 5의 화살표로 표시한 제2 전류 패스로 수직 전류를 인가하여 가변 저항 메모리 소자의 데이터 "0" 및 "1"을 읽는 읽기 동작을 수행할 수 있다. 수직 전류는 바이폴라 선택 소자(SD), 소스 라인(SL), 가변 저항층(VR) 및 비트 라인(BL)의 방향으로 흐를 수 있다. 이와 같이 본 발명의 가변 저항 메모리 소자는 메모리 셀의 쓰기 및 읽기 동작시 전류 패스를 다르게 할 수 있다. 가변 저항 메모리 소자의 동작에 대해서는 보다 더 자세하게 설명한다.
도 6 내지 도 8은 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "0"을 기록하는 원리를 설명하기 위한 도면들이다.
구체적으로, 도 6 내지 도 8에서 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 6 내지 도 8에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
선택 메모리 셀(MCs)에 데이터 "0"을 기록하고자 하는 경우, 워드 라인들(WL1, WL3-WL6), 비트 라인들(BL1-BL3) 및 소스 라인들(SL1, SL3, SL4)은 플로팅시키고 제2 워드 라인(WL2)과 제2 소스 라인(SL2)에 적정 전압을 인가한다. 다시 말해, 제2 워드 라인(WL2)과 제2 소스 라인(SL2)에 적정 전압을 인가하면 선택된 메모리 셀(MCs)에 데이터 "0"을 기록할 수 있다.
제2 워드 라인(WL2)에 양 전압(+V, 또는 고전압)이 인가되고, 제2 소스 라인(SL2)에 음 전압(-V, 또는 저전압)이 인가되면, 화살표와 같은 제1 전류 패스가 생성되고, 선택된 메모리 셀(MCs)에 데이터 "0"이 기록될 수 있다. 전류는 화살표의 제1 전류 패스로 도시한 바와 같이 제2 워드 라인(WL2), 바이폴라 선택 소자(SD) 및 제2 소스 라인(SL2)을 거쳐 라이트 드라이버 및 센스 엠프 영역(30)으로 흐를 수 있다.
제2 워드 라인(WL2)에 인가되는 양 전압(+V, 또는 고전압)은 예컨대 1.2V이고, 제2 소스 라인(SL2)에 인가되는 저전압은 예컨대 0V일 수 있다. 그러나 양 전압 및 음 전압은 예시적인 수치로서, 상기 수치들로 한정되는 것은 아니다.
이와 같이 상기 본 발명의 가변 저항 메모리 소자(100)는 바이폴라 선택 소자들(SD)에 전기적으로 연결된 워드 라인들(WL-WL6, 120) 및 가변 저항층들(VR)에 전기적으로 연결된 보조 소스 라인들(130b, 또는 소스 라인들(SL11-SL3))은 가변 저항층들(VR)에 데이터 "0"을 쓰기 위한 쓰기 라인(write line)일 수 있다.
도 9 내지 도 11은 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "1"을 기록하는 원리를 설명하기 위한 도면들이다.
구체적으로, 도 9 내지 도 11에서 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 9 내지 도 11에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
선택 메모리 셀(MCs)에 데이터 "1"을 기록하고자 하는 경우, 워드 라인들(WL1, WL3-WL6), 비트 라인들(BL1-BL3) 및 소스 라인들(SL1, SL3, SL4)은 플로팅시키고 제2 워드 라인(WL2)과 제2 소스 라인(SL2)에 적정 전압을 인가한다. 다시 말해, 제2 워드 라인(WL2)과 제2 소스 라인(SL2)에 적정 전압을 인가하면 선택된 메모리 셀(MCs)에 데이터 "1"을 기록할 수 있다.
제2 워드 라인(WL2)에 음 전압(-V, 또는 저전압)이 인가되고, 제2 소스 라인(SL2)에 고 전압(+V, 또는 저전압)이 인가되면, 화살표와 같은 제1 전류 패스가 생성되고, 선택된 메모리 셀(MCs)에 데이터 "1"이 기록될 수 있다. 전류는 화살표의 제1 전류 패스로 도시한 바와 같이 제2 소스 라인(SL2), 바이폴라 선택 소자(SD) 및 제2 워드 라인(WL2)을 거쳐 워드 라인 드라이버 영역(20)으로 흐를 수 있다.
제2 소스 라인(SL2)에 인가되는 양 전압(+V, 또는 고전압)은 예컨대 1.2V이고, 제2 워드 라인(WL2)에 인가되는 저전압은 예컨대 0V일 수 있다. 그러나 양 전압 및 음 전압은 예시적인 수치로서, 상기 수치들로 한정되는 것은 아니다.
이와 같이 상기 본 발명의 가변 저항 메모리 소자(100)는 바이폴라 선택 소자들(SD)에 전기적으로 연결된 워드 라인들(WL-WL6, 120) 및 가변 저항층들(VR)에 전기적으로 연결된 보조 소스 라인들(130b, 또는 소스 라인들(SL11-SL3))은 가변 저항층들(VR)에 데이터 "1"을 쓰기 위한 쓰기 라인(write line)일 수 있다.
도 6 내지 도 8에서, 선택된 메모리 셀(MCs)에 데이터 "0"을 기록하기 위한 전류 흐름이 도시되고, 도 9 내지 도 11에서는 선택된 메모리 셀(MCs)에 데이터 "0"을 기록하기 위한 전류 흐름이 도시되지만, 이는 예시적인 것이다. 도 6 내지 도 8에 도시된 전류 흐름에 의해 선택된 메모리 셀(MCs)에 데이터 "1"이 기록되고, 도 9 내지 도 11에 도시된 전류 흐름에 의해 선택된 메모리 셀(MCs)에 데이터 "0"이 기록될 수도 있다.
도 12 내지 도 14는 본 발명의 기술적 사상의 가변 저항 메모리 소자에서 데이터 "1" 또는 "0"을 읽는 원리를 설명하기 위한 도면들이다.
구체적으로, 도 12 내지 도 14에서 도 1 내지 도 3과 동일한 참조번호는 동일한 부재를 나타낸다. 도 12 내지 도 14에서, 도 1 내지 도 3과 동일한 내용은 간단히 설명하거나 생략한다.
선택 메모리 셀(MCs)d의 데이터 "0" 또는 "1"을 읽는 경우, 워드 라인들(WL1, WL3-WL6), 비트 라인들(BL1, BL3) 및 소스 라인들(SL1-SL4)은 플로팅시키고 제2 워드 라인(WL2)과 제2 비트 라인(BL2)에 적정 전압을 인가한다. 다시 말해, 제2 워드 라인(WL2)과 제2 비트 라인(BL2)에 적정 전압을 인가하면 선택된 메모리 셀(MCs)의 가변 저항층(VR)의 저항값에 따라 데이터 "0"또는 "1"을 읽을 수 있다.
제2 워드 라인(WL2)에 양 전압(+V, 또는 고전압)이 인가되고, 제2 비트 라인(BL2)에 음 전압(-V, 또는 저전압)이 인가되면, 화살표와 같은 제2 전류 패스가 생성되고, 선택된 메모리 셀(MCs)의 가변 저항층(VR)의 저항값의 크기에 따라 데이터 "0" 또는 "1"을 읽을 수 있다. 전류는 화살표의 제2 전류 패스로 도시한 바와 같이 제2 워드 라인(WL2), 바이폴라 선택 소자(SD) 및 제2 소스 라인(SL2), 가변 저항층(VR) 및 제2 비트 라인(BL2)을 거쳐 라이트 드라이버 및 센스 엠프 영역(30)으로 흐를 수 있다.
제2 비트 라인(BL2)에 인가되는 저전압은 OV이고, 제2 워드 라인(WL2)에 인가되는 양 전압(또는 고전압)은 예컨대 1.2V일 수 있다. 그러나 양 전압 및 음 전압은 예시적인 수치로서, 상기 수치들로 한정되는 것은 아니다. 도 12 내지 도 14에서, 제2 워드 라인(WL2)에 양 전압(+V, 또는 고전압)이 인가되고, 제2 비트 라인(BL2)에 음 전압(-V, 또는 저전압)이 인가되었으나, 반대로 제2 워드 라인(WL2)에 음 전압(-V, 또는 저전압)이 인가되고, 제2 비트 라인(BL2)에 양 전압(+V, 또는 고전압)이 인가될 수도 있다.
이상과 같이 본 발명의 가변 저항 메모리 소자(100)는 바이폴라 선택 소자들(SD)에 전기적으로 연결된 워드 라인들(WL1-WL6, 120), 및 가변 저항층들(VR)에 연결된 보조 소스 라인들(130b. 또는 소스 라인들(SL1-SL3) 및 비트 라인들(BL1-BL3, 150)은 가변 저항층들(VR)에 메모리된 데이터 "0" 또는 "1"을 읽기 위한 읽기 라인(rereading line)일 수 있다.
도 15는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 가변 저항층을 설명하기 위한 단면도이다.
구체적으로, 가변 저항층(VR)은 자유층(free layer, FL), 고정층(pinned layer, PL), 및 자유층(FL)과 고정층(PL) 사이에 개재된 배리어층(barrier layer, BAL)을 포함할 수 있다. 가변 저항층(VR)은 SOT(Spin Orbit Torque) 자기 터널 접합 소자일 수 있다.
자유층(FL)은 자유층(FL)을 이루는 막 면에 대하여 수직 방향으로 자화 방향이 형성되어 있다. 자유층(FL)은 조건에 따라 자화 방향이 가변적이다. 고정층(PL)은 고정층(PL)을 이루는 막 면에 대하여 수직 방향으로 자화 방향이 형성되어 있다. 고정층(PL)은 자화 방향이 고정되어 있다. 가변 저항층(VR)은 자유층(FL)과 고정층(PL)의 자화 방향이 수직인 수직 자기 소자일 수 있다. 가변 저항층(VR)의 저항 값은 자유층(FL)의 자화 방향에 따라 달라진다.
자유층(FL)에서의 자화 방향과 고정층(PL)에서의 자화 방향이 평행(parallel)일 때, 가변 저항층(VR)은 낮은 저항 값을 가지며 데이터 "0"을 저장할 수 있다. 자유층(FL)에서의 자화 방향과 고정층(PL)에서의 자화 방향이 반평행(anti parallel)일 때, 가변 저항층(VR)은 높은 저항 값을 가지며, 데이터 "1"을 저장할 수 있다.
가변 저항층(VR)은 SOT(Spin Orbit Torque) 자기 터널 접합 소자일 경우, 자유층(FL)이 하부에 위치하고, 고정층(PL)이 상부에 위치할 수 있다. 또는 자유층(FL)의 자화 방향에 따라 가변 저항층(VR)에 저장되는 데이터도 반대일 수 있다.
자유층(FL)은 변동 가능한 자화 방향을 갖는 자성층이다. 일부 실시예에서, 자유층(FL)은 자화의 방향이 층면 수직 방향에 자유롭게 변화하는 자기 모멘트를 갖는 강자성 물질, 예를 들면 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다. 자유층(FL)은 고정층(PL)과 다른 물질로 형성될 수 있지만, 동일한 물질로 형성될 수도 있다.
일부 실시예에서, 자화 방향이 수직인 가변 저항층을 구현하기 위해서 자유층(FL)과 고정층(PL)은 자기 이방성 에너지가 큰 물질로 구성될 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막일 수 있다. 여기서, n은 양의 정수일 수 있다.
예를 들어, 자유층(FL)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유층(FL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(PL)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt)중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(PL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다
고정층(PL)은 고정된 자화 방향을 갖는 자성층일 수 있다. 일부 실시예에서, 고정층(PL)을 형성하는 강자성 물질은 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, 그 밖에도 예컨대, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다. 본 실시예에서의 고정층(PL)은 하나의 단일 층으로 도시되었으나 이에 한정되지 않고, 다층 구조로 구성될 수도 있다.
일부 실시예에서, 고정층(PL)은 Co 및 Co 합금 중 적어도 하나로 형성된 제1 층과, Pt, Ni 및 Pd 중 적어도 하나로 형성된 제2 층이 교대로 적층되는 다층 구조를 갖거나, L10 구조를 갖는 FePt 층 또는 CoPt 층 이거나, 또는 희토류 원소(rare-earth element)와 전이금속(transition metal)의 합금층일 수 있다. 여기서, 희토류 원소는 Tb 및 Gd 중 적어도 하나일 수 있고, 전이금속은 Ni, Fe 및 Co 중 적어도 하나일 수 있다. 다양한 조합의 희토류 원소와 전이금속의 합금을 사용할 수 있는데, 그 중에서 예컨대 CoFeB나 CoFe를 고정층(PL)의 재료로 사용할 수도 있다.
배리어층(BAL)은 가변 저항층(VR)의 터널자기저항비(TMR: tunnel magnetoresistance ratio)를 증가시키기 위하여, 자유층(FL) 및 고정층(PL) 사이에 개재된다. 일부 실시예에서, 배리어층(BAL)은 대략 8 ~ 15 Å의 두께를 가질 수 있다. 배리어층(BAL)은 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다. 배리어층(BAL)은 비자성 물질을 포함할 수 있다. 배리어층(BAL)은 예를 들면, 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 배리어층(BAL)은 예를 들면, 다중층 구조를 가질 수 있다.
일부 실시예에서, 자유층(FL), 배리어층(BAL) 및 고정층(FL)은 동일한 결정 구조를 가질 수 있다. 예를 들면, 자유층(FL), 배리어층(BAL) 및 고정층(FL) 각각은 BCC(body centered cubic: 체심 입방) 결정 구조를 가질 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 가변 저항층에 기입된 데이터의 읽기 동작을 설명하기 위한 도면들이다.
구체적으로, 도 16 및 도 17은 각각 가변 저항층(VR)에 기입된 데이터에 따른 자화 방향을 나타낸다. 가변 저항층(VR)의 저항 값은 자유층(FL)의 자화 방향에 따라 달라진다. 가변 저항층(VR)에 워드 라인(WL), 바이폴라 선택 소자(SD), 소스 라인(SL) 및 비트 라인(BL)을 통해 읽기 전류(RC)를 흘리면 가변 저항층(VR)의 저항 값에 따른 데이터 전압이 출력된다. 읽기 전류(RC)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 읽기 전류(RC)에 의해 자유층(FL)의 자화 방향이 변화되지 않는다.
도 16을 참조하면, 가변 저항층(VR)에서 자유층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 평행(parallel)하게 배치된다. 이때 가변 저항층(VR)은 낮은 저항 값을 가진다. 이 경우, 가변 저항층(VR)에 읽기 전류(RC)를 흘리면 데이터 "0"을 독출할 수 있다.
도 17을 참조하면, 가변 저항층(VR)은 자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 반-평행(anti-parallel)으로 배치된다. 가변 저항층(VR)은 높은 저항 값을 가진다. 이 경우, 가변 저항층(VR)에 읽기 전류(RC)를 흘리면 데이터 "1"을 독출할 수 있다.
도 18은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 가변 저항층의 쓰기 동작을 설명하기 위한 도면이다.
구체적으로, 가변 저항층(VR)을 흐르는 쓰기 전류(wc1, wc2)의 방향에 따라 자유층(FL)의 자화 방향이 결정될 수 있다. 예컨대, 워드 라인(WL)에서 자유층(FL) 방향으로 제1 쓰기 전류(WC1)를 인가하면, 고정층(230)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(210)에 스핀 오비트 토크(SOT, Spin orbit torque)를 인가한다. 이로 인해, 자유층(FL)은 고정층(PL)과 평행(Parallel)하게 자화된다.
소스 라인(SL)에서 자유층(FL) 방향으로 제2 쓰기 전류(wc2)를 인가하면, 고정층(PL)과 반대의 스핀을 갖는 전자들이 자유층(FL)으로 되돌아와 스핀 오비트 토크를 인가한다. 이로 인해, 자유층(FL)은 고정층(PL)과 반-평행(Anti-Parallel)하게 자화된다. 즉, 가변 저항층(VR)에서 자유층(FL)의 자화 방향은 스핀 오비트 토크(SOT, Spin orbit torque)에 의해 변할 수 있다.
도 19는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 포함하는 반도체 메모리 시스템을 설명하기 위한 블록도이다.
반도체 메모리 시스템(1000)은 메모리 콘트롤러(1100)와 메모리 소자(1200)를 포함한다. 메모리 콘트롤러(1100)는 메모리 소자(1200)를 제어하기 위한 각종 신호들, 예컨대 커맨드 신호(CMD), 클록 신호(CK), 어드레스 신호(ADD) 및 데이터 신호(DQ)를 제공한다.
또한, 메모리 콘트롤러(1100)는 메모리 소자(1200)와 통신하여 데이터 신호(DQ)를 메모리 소자(1200)로 제공하거나, 데이터 신호(DQ)를 메모리 소자(1200)로부터 수신한다. 메모리 소자(1200)는 도 1 내지 도 4를 참조하여 설명한 본 발명의 가변 저항 메모리 소자(100), 예컨대 자기 저항 램(MRAM) 소자를 포함할 수 있다.
도 20은 본 발명의 일 실시예들에 따른 가변 저항 메모리 소자를 포함하는 정보 처리 시스템을 설명하기 위한 블록도이다.
구체적으로, 정보 처리 시스템(2000)은 버스(2010)에 전기적으로 연결되는 메모리 시스템(2100), 모뎀(2200), 중앙 처리 장치(2300, CPU), RAM(2400), 및 유저 인터페이스(2500)를 구비한다. 메모리 시스템(2100)은 메모리 소자(2110)와, 메모리 콘트롤러(2120)를 포함할 수 있다. 메모리 시스템(2100)에는 중앙 처리 장치(2300)에 의해 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
메모리 시스템(2100), 메모리 소자(2110), RAM(2400)중 적어도 하나는 도 1 내지 도 4를 참조하여 설명한 본 발명의 일 실시예들에 따른 가변 저항 메모리 소자(100)를 포함할 수 있다.
정보 처리 시스템(2000)은 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player), 메모리 카드 (memory card), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 21은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
구체적으로, 메모리 카드(3000)는 메모리 소자(3100) 및 메모리 콘트롤러(3200)를 포함한다. 메모리 소자(3100)는 데이터를 저장할 수 있다. 메모리 소자(3100)는 도 1를 참조하여 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자(100)를 포함할 수 있다. 메모리 콘트롤러(3200)는 호스트(3300)의 읽기/쓰기 요청에 응답하여 메모리 소자(3100)에 저장된 데이터를 읽거나, 메모리 소자(3100)의 데이터를 저장할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 가변 저항 메모리 소자, 10: 메모리 셀 어레이, 20: 워드 라인 드라이버 영역, 30: 라이트 드라이버 및 센스 엠프 영역, MC: 메모리 셀, SD: 바이폴라 선택 소자, VR: 가변 저항층

Claims (10)

  1. 제1 도전 라인;
    상기 제1 도전 라인 상에 형성되고 상기 제1 도전 라인과 전기적으로 및 직접적으로 연결된 바이폴라 선택 소자;
    상기 제1 도전 라인의 상부에 형성되고 상기 바이폴라 선택 소자와 전기적으로 연결된 제2 도전 라인;
    상기 제2 도전 라인 상에 형성되고 상기 제2 도전 라인과 전기적으로 및 직접적으로 연결된 가변 저항층; 및
    상기 가변 저항층 상에 형성되고 상기 가변 저항층과 전기적으로 연결된 제3 도전 라인을 포함하되,
    상기 가변 저항층은 상기 제2 도전 라인과 상기 제3 도전 라인 사이에 위치하고,
    상기 바이폴라 선택 소자는 상기 제2 도전 라인과 상기 제1 도전 라인 사이에 위치하고,
    상기 바이폴라 선택 소자는 제3 도전 라인과 떨어져 위치함과 아울러 상기 제3 도전 라인과 평면상으로 오버랩되어 있지 않는 것을 특징으로 하는 가변 저항 메모리 소자.
  2. 제1항에 있어서, 상기 제1 도전 라인은 제1 방향으로 연장되어 배치되고, 상기 제3 도전 라인은 상기 제1 도전 라인과 수직한 제2 방향으로 연장되어 배치되고, 상기 가변 저항층은 상기 제1 도전 라인과 상기 제3 도전 라인의 교차부에 배치되는 것을 특징으로 하는 가변 저항 메모리 소자.
  3. 제1항에 있어서, 상기 가변 저항층은 SOT(Spin-Orbit Torque) 자기 터널 접합 소자로 구성되고, 상기 바이폴라 선택 소자는 바이폴라 다이오드로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  4. 제1항에 있어서, 상기 바이폴라 선택 소자에 전기적으로 연결된 상기 제1 도전 라인 및 상기 가변 저항층에 전기적으로 연결된 상기 제2 도전 라인은 상기 가변 저항층에 데이터 "0" 또는 "1"을 쓰기 위한 쓰기 라인이고,
    상기 바이폴라 선택 소자에 전기적으로 연결된 상기 제1 도전 라인, 및 상기 가변 저항층에 전기적으로 연결된 상기 제2 도전 라인 및 상기 제3 도전 라인은 상기 가변 저항층에 메모리된 데이터 "0" 또는 "1"을 읽기 위한 읽기 라인 것을 특징으로 하는 가변 저항 메모리 소자.
  5. 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수개의 워드 라인들;
    상기 워드 라인들의 상부에 배치된 복수개의 소스 라인들을 포함하되,
    상기 소스 라인들 각각은 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격된 복수개의 메인 소스 라인들과, 상기 메인 소스 라인들 각각으로부터 상기 제1 방향으로 연장되고 상기 제2 방향으로 서로 이격되어 배치됨과 아울러 상기 메인 소스 라인들을 따라 서로 반대 방향으로 배치된 복수개의 보조 소스 라인들을 포함하고;
    상기 워드 라인들 및 보조 소스 라인들의 상부에 배치되고 상기 메인 소스 라인들 사이에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격된 복수개의 비트 라인들;
    상기 보조 소스 라인들 상의 상기 워드 라인들과 상기 비트 라인들의 교차부들에 배치된 복수개의 가변 저항층들; 및
    상기 워드 라인들 및 보조 소스 라인들 사이에 배치됨과 아울러 상기 교차부들과 이격된 복수개의 바이폴라 선택 소자들을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  6. 제5항에 있어서, 상기 워드 라인들과 비트 라인들의 교차부에 배치된 하나의 가변 저항층, 및 상기 워드 라인들과 보조 소스 라인들 사이에 배치된 하나의 바이폴라 선택 소자는 단위 메모리 셀을 구성하고,
    복수개의 단위 메모리 셀들은 상기 제2 방향의 상기 비트 라인들을 따라 서로 반대 방향에 배치되고,
    상기 바이폴라 선택 소자들은 상기 제2 방향의 상기 비트 라인들을 따라 서로 반대 방향에 배치되는 것을 특징으로 하는 가변 저항 메모리 소자.
  7. 제5항에 있어서, 상기 가변 저항층들은 SOT(Spin-Orbit Torque)형 자기 터널 접합 소자로 구성되고, 상기 바이폴라 선택 소자들은 바이폴라 다이오드로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  8. 제5항에 있어서, 상기 바이폴라 선택 소자들은 상기 워드 라인들 및 보조 소스 라인들과 전기적으로 연결되어 있고, 상기 가변 저항층들은 상기 보조 소스 라인들 및 비트 라인들과 전기적으로 연결되어 있고,
    상기 바이폴라 선택 소자들에 전기적으로 연결된 상기 워드 라인들 및 상기 가변 저항층들에 전기적으로 연결된 상기 보조 소스 라인들은 상기 가변 저항층들에 데이터 "0" 또는 "1"을 쓰기 위한 쓰기 라인이고,
    상기 바이폴라 선택 소자들에 전기적으로 연결된 상기 워드 라인들, 및 상기 가변 저항층들에 연결된 보조 소스 라인들 및 비트 라인들은 상기 가변 저항층들에 메모리된 데이터 "0" 또는 "1"을 읽기 위한 읽기 라인 것을 특징으로 하는 가변 저항 메모리 소자.
  9. 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 이격된 복수개의 워드 라인들;
    상기 워드 라인들의 상부에 배치되어 상기 제2 방향으로 연장되고 상기 제1 방향으로 이격된 복수개의 비트 라인들;
    상기 워드 라인들 및 비트 라인들의 사이에 배치된 복수개의 소스 라인들을 포함하되,
    상기 소스 라인들 각각은 상기 비트 라인들 사이에서 상기 제2 방향으로 연장되고 상기 제1 방향으로 서로 이격된 복수개의 메인 소스 라인들과, 상기 메인 소스 라인들 각각으로부터 상기 제1 방향으로 상기 비트 라인들을 넘어서 연장되고 상기 제2 방향으로 서로 이격되어 배치되고, 상기 메인 소스 라인들을 따라 서로 반대 방향으로 배치된 복수개의 보조 소스 라인들을 포함하고;
    상기 보조 소스 라인들 상의 상기 워드 라인들과 상기 비트 라인들의 교차부들에 배치되고, 상기 비트 라인들과 보조 소스 라인들에 전기적으로 연결되고 SOT(Spin-Orbit Torque)형 자기 터널 접합 소자로 구성된 복수개의 가변 저항층들; 및
    상기 워드 라인들 및 보조 소스 라인들 사이에 배치됨과 아울러 상기 교차부들과 이격되고, 상기 보조 소스 라인들과 워드 라인들에 전기적으로 연결되고 바이폴라 다이오드들로 구성되는 복수개의 바이폴라 선택 소자들을 포함하는 가변 저항 메모리 소자.
  10. 제9항에 있어서, 상기 워드 라인들과 비트 라인들의 교차부에 배치된 하나의 가변 저항층, 및 상기 워드 라인들과 보조 소스 라인들 사이에 배치된 하나의 바이폴라 선택 소자는 단위 메모리 셀을 구성하고, 복수개의 단위 메모리 셀들은 상기 제2 방향의 상기 비트 라인들을 따라 서로 반대 방향에 배치되는 것을 특징으로 하는 가변 저항 메모리 소자.
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