CN117242912A - 选择性偏置磁阻式随机存取存储器单元 - Google Patents

选择性偏置磁阻式随机存取存储器单元 Download PDF

Info

Publication number
CN117242912A
CN117242912A CN202280030706.5A CN202280030706A CN117242912A CN 117242912 A CN117242912 A CN 117242912A CN 202280030706 A CN202280030706 A CN 202280030706A CN 117242912 A CN117242912 A CN 117242912A
Authority
CN
China
Prior art keywords
mram
mram cell
mtj
bottom contact
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280030706.5A
Other languages
English (en)
Inventor
M·瑞佐罗
S·扎雷
V·V·梅塔
E·R·埃瓦茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN117242912A publication Critical patent/CN117242912A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种磁阻随机存取存储器(MRAM)单元。MRAM单元(500)包括顶部接触件(502)、顶部接触件下方的硬掩模层(504)、以及硬掩模层下方的磁性隧道结(MTJ)(506)。MRAM单元进一步包括：MTJ下方的扩散势垒(508)、扩散势垒下方的底部接触件(510)、以及围绕底部接触件布置的磁性衬层(512)。

Description

选择性偏置磁阻式随机存取存储器单元
背景技术
本公开涉及电气、电子和计算机领域。具体来说，本发明涉及磁阻随机存取存储器(magnetoresistive random-access memory，MRAM)单元，其经制造以便选择性地偏置该单元。
MRAM是在计算机和其他电子设备中用于存储数据的非易失性存储器的类型。与使用电荷或电流(例如，使用电容器)存储数据的常规读取存取存储器(DRAM)不同，MRAM使用磁性存储元件在磁域中数据存储。磁性存储元件由两个铁磁板形成，每个铁磁板都可以保持磁化，并由薄绝缘层隔开。可以改变板的磁化以匹配存储存储器的外部场的磁化。
发明内容
本公开的实施例包括一种磁阻随机存取存储器(MRAM)单元。MRAM单元包括顶部接触件、顶部接触件下方的硬掩模层、以及硬掩模层下方的磁性隧道结(magnetic tunneljunction，MTJ)。MRAM单元进一步包括：MTJ下方的扩散势垒(diffusion barrier)、扩散势垒下方的底部接触件、以及围绕底部接触件布置的磁性衬层。
有利地，本公开的实施例包括围绕底部接触件的磁性衬层。磁性衬层可形成为具有特定大小以便选择性地偏置所得的MRAM单元。例如，可偏置MRAM单元，使得更容易写入到高值或低值，这取决于磁性衬层的尺寸。这在某些应用中可以是有利的，诸如通过允许写入到存储器中的人工智能模型被预偏置或在将安全密钥存储在存储器中。
在一些实施例中，底部接触件和衬层的大小是基于MRAM单元的所需的偏置条件。这可允许基于包含存储器阵列的存储器装置的预期用途而硬件偏置存储器阵列中的每一MRAM单元。
本发明的额外实施例包含MRAM单元。MRAM单元包括顶部接触件、顶部接触件下方的硬掩模层、以及硬掩模层下方的MTJ。MRAM单元进一步包括MTJ下方的扩散势垒、和扩散势垒下方的底部接触件。底部接触件包括铁磁材料填充物。
有利地，本公开的实施例包括在底部接触件中的磁性填充物。磁性填充物可形成为具有特定大小以便选择性地偏置所得的MRAM单元。例如，MRAM单元可经偏置以使得更容易写入到高值或低值，这取决于底部接触件的尺寸。这在某些应用中可以是有利的，诸如通过允许写入到存储器中的人工智能模型被预偏置或在将安全密钥存储在存储器中。
在一些实施例中，底部接触件和MTJ的大小是基于MRAM单元的所需的偏置条件。这可允许基于包含存储器阵列的存储器装置的预期用途而硬件偏置存储器阵列中的每一MRAM单元。另外，与仅底部接触件相反，控制MTJ和底部接触件的大小可允许更大范围的预偏置以及更简化的制造工艺。
本发明的额外实施例包含用于形成MRAM装置的方法、系统和计算机程序产品，其中个别MRAM单元被选择性地偏置。该方法包括确定存储器阵列中的待硬件偏置的一组MRAM单元。该方法进一步包括针对该组MRAM单元中的每个MRAM单元确定偏置条件。该方法进一步包括针对该组MRAM单元中的每个MRAM单元，基于MRAM单元的偏置条件和MRAM单元的结构类型来确定临界尺寸(critical dimension)。该方法进一步包括使用该组MRAM单元中的每个MRAM单元的确定的临界尺寸来制作存储器阵列。
有利地，本公开的实施例允许单独的MRAM单元被预偏置到特定状态。例如，可偏置MRAM单元，使得更容易写入到高值或低值，这取决于所制造MRAM单元的临界尺寸。这在某些应用中可以是有利的，诸如通过允许写入到存储器中的人工智能模型被预偏置或在将安全密钥存储在存储器中。
在一些实施例中，基于MRAM装置的既定用途确定将被硬件偏置的该组MRAM单元。这可以允许MRAM设备被更加具体地定制为MRAM设备的特定应用。例如，用于人工智能模型的MRAM设备可以被选择性地偏置，使得其特别适合于预偏置人工智能模型。
以上概述并不旨在描述本公开的每个所示实施例或每个实现方式。
附图简要说明
包括在本公开中的附图被结合到说明书中并且形成说明书的一部分。它们示出了本公开的实施方式，并且与描述一起用于解释本公开的原理。附图仅是对典型实施例的说明，而并不限制本公开。
图1示出了根据本公开的实施例的示例存储器设备，其中各个存储器单元被选择性地偏置到三个偏置条件之一中。
图2示出了根据本公开的实施例的第二示例存储器设备，其中各个存储器单元被选择性地偏置到三个偏置条件之一。
图3是示出根据本公开的实施例的包括一组偏置节点的示例深度神经网络的示图。
图4是示出了根据本公开的实施例的可以用于经由矩阵乘法将输入向量转换成输出向量的偏置权重矩阵的示图。
图5是示出根据本公开的实施例的用于选择性地偏置MRAM单元的第一示例MRAM单元结构的截面图。
图6是示出根据本公开的实施例的用于选择性地偏置MRAM单元的第二示例MRAM单元结构的截面图。
图7是示出根据本公开的实施例的用于选择性地偏置MRAM单元的第三示例MRAM单元结构的截面图。
图8是示出根据本公开的实施例的第一示例MRAM单元结构的不同底部接触件尺寸对MRAM单元的编程电压的影响的图示。
图9示出了根据本公开的实施例的MRAM单元的磁场线，该MRAM单元在底部接触件上具有外部磁性底层(EMU)衬层。
图10示出了根据本公开的实施例的具有用于底部接触件的EMU填充的MRAM单元的磁场线。
图11A是示出根据本公开的实施例的添加Co DAL不改变磁隧道结(MTJ)元件中的自由层的有效垂直各向异性场的实验结果的图。
图11B是示出根据本公开的实施例的添加Co DAL将MTJ元件中的从固定层到自由层的杂散磁场减小到大约零的实验结果的图。
图12示出了根据本公开的实施例的用于选择性地偏置MRAM单元阵列的实例方法的流程图。
图13示出了根据本公开的实施方式的可用于实现本文所描述的方法、工具和模块和任何相关功能中的一个或多个的示例性计算机系统的高级框图。
虽然在此描述的实施例服从不同修改和替代形式，但是其细节已经通过示例在附图中示出并且将被详细描述。然而，应当理解，所描述的特定实施例不应被视为限制性的。相反，本发明旨在覆盖落在本发明的范围内的所有修改、等同物以及替换物。
具体实施方式
本发明的方面大体上涉及电气、电子和计算机领域，且具体来说涉及磁阻随机存取存储器(MRAM)单元及其制造方法，MRAM单元被制造以便选择性地偏置该单元。虽然本公开不必限于这样的应用，但是可以通过使用该上下文对不同示例的讨论来理解本公开的各个方面。
本文中参考相关附图描述了本公开的各种实施方式。可设计替代实施例而不脱离本公开的范围。要注意的是，在以下描述和附图中，在元件之间阐述了各种连接和位置关系(例如，上方、下方、相邻等)。除非另有规定，否则这些连接和/或位置关系可以是直接或间接的，并且本公开不旨在限制该方面。因此，实体的连接可以指直接的或间接的连接，并且实体之间的位置关系可以是直接的或间接的位置关系。作为间接位置关系的实例，在本说明书中提及在层“B”上形成层“A”包括其中一个或多个中间层(例如，层“C”)在层“A”和层“B”之间的情况，只要中间层基本上不改变层“A”和层“B”的相关特征和功能。
以下定义和缩写将用于解释权利要求书和说明书。如在此使用的，术语“包括(comprises)”、“(包含compri sing)”、“包括(includes)”、“包括(including)”、“具有(has)”、“具有(having)”、“含有(contains)”或“含有(containing)”或其任何其他变体旨在涵盖非排他性的包括。例如，包含一系列要素的组合物、混合物、工艺、方法、物品或设备不必仅限于那些要素，而是可以包括未明确列出的或这种组合物、混合物、工艺、方法、物品或设备固有的其他要素。
出于下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词将涉及如图中定向的所描述的结构和方法。术语“覆盖”、“顶部”、“在顶部”、“定位在…上”或“定位在…顶部”是指第一元件(如第一结构)存在于第二元件(如第二结构)上，其中插入元件(如界面结构)可以存在于第一元件与第二元件之间。术语“直接接触”是指诸如第一结构的第一元件和诸如第二结构的第二元件在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。应注意，术语“选择性”，诸如，“第一元件选择性用于第二元件”是指可以蚀刻第一元件，并且第二元件可以充当蚀刻阻挡件。
为了简洁起见，在此可以或可以不详细描述与半导体设备和集成电路(IC)制造相关的常规技术。此外，本文描述的各种任务和过程步骤可以并入具有本文未详细描述的附加步骤或功能的更全面的程序或过程中。特别地，半导体设备和基于半导体的IC的制造中的各步骤是公知的，因此，为了简洁起见，许多常规步骤将仅在本文中简要提及，或将完全省略，而不提供公知的工艺细节。
一般而言，用于形成将被封装成IC的微芯片的各种工艺落入四个一般类别，即，膜沉积、去除/蚀刻、半导体掺杂、和图案化/光刻。
沉积是将材料生长、涂覆或以其他方式转移到晶圆上的任何工艺。可用的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、以及最近的原子层沉积(ALD)等。另一沉积技术为等离子体增强化学气相沉积(PECVD)，其为使用等离子体内的能量以在晶圆表面处引发反应的工艺，否则反应将需要与常规CVD相关联的较高温度。在PECVD沉积期间的能量离子轰击还可改善膜的电性能和机械性能。
去除/蚀刻是从晶圆去除材料的任何工艺。实例包括蚀刻工艺(湿法或干法)、化学机械平坦化(CMP)等。去除工艺的实例是离子束蚀刻(IBE)。通常，IBE(或铣削)指的是干法等离子体蚀刻方法，该方法利用远程宽束离子/等离子体源通过物理惰性气体和/或化学反应气体装置来去除衬底材料。与其他干式等离子体蚀刻技术类似，IBE具有诸如蚀刻速率、各向异性、选择性、均匀性、深宽比、和基板损伤的最小化之类的益处。干式移除工艺的另一实例为反应离子蚀刻(RIE)。通常，RIE使用化学反应等离子体来去除沉积在晶圆上的材料。利用RIE，在低压(真空)下通过电磁场产生等离子体。来自RIE等离子体的高能离子攻击晶圆表面并与其反应以去除材料。
半导体掺杂是通过掺杂(例如，晶体管源极和漏极)通常通过扩散和/或通过离子注入来改变电性质。这些掺杂工艺之后是炉退火或快速热退火(“RTA”)。退火用于活化注入的掺杂剂。导体(例如，多晶硅、铝、铜等)和绝缘体(例如，各种形式的二氧化硅、氮化硅等)的膜用于连接和隔离晶体管及其部件。半导体衬底的各个区域的选择性掺杂允许衬底的导电性随着电压的施加而改变。通过创建这些不同部件的结构，数百万个晶体管可以被构建并且被布线在一起以形成现代微电子设备的复杂电路。
半导体光刻是在半导体衬底上形成三维浮雕图像或图案以用于随后将图案转移到衬底。在半导体光刻中，图案由被称为光致抗蚀剂的光敏聚合物形成。为了构建构成晶体管的复杂结构和连接电路的数百万晶体管的许多导线，光刻和蚀刻图案转移步骤重复多次。将印刷在晶片上的每个图案与先前形成的图案对准，并且逐渐建立导体、绝缘体和选择性掺杂区以形成最终设备。
现转向更具体与本发明的方面相关的技术的概述，一般来说，MRAM单元指代能够使用磁性存储元件来存储一比特信息的任何材料或材料组合。MRAM单元值(其可以是二进制的(1或0)或模拟的(例如，0.65))作为单元的电阻的函数被存储在存储器单元中，类似于值如何被存储在电阻性随机存取存储器(ReRAM或RRAM)单元和/或忆阻器中。换句话说，MRAM单元内的板的磁化的相对定向影响MRAM单元的电阻。可通过使电流通过MRAM单元来测量此电阻，且可将所测量的电阻转换为值。
在磁性隧道结(MTJ)设备中，电流感应的磁化是MRAM单元/设备感兴趣的主要现象。认识到某些应用受益于偏置个别存储器单元，发明人已确定在STT-MRAM中的MTJ单元的切换中存在具有电流(或写入电压)差的可变性的需要。例如，发明人已认识到，在STT-MRAM阵列中，在阵列的边缘处存在一些无意的改变，例如MTJ大小和来自单元的物理位置的不对称性。这些导致相应的阵列不理想，因为单元中的一些基于其在阵列中的位置而表现得不同于其他单元。另外，如由发明人所认识，MRAM单元的故意偏置可用作用于AI应用或用于安全目的的构建块。
本公开的实施例可解决当前MRAM技术的以上和其他问题。本公开的实施例包括用于有意地对存储器阵列中的各个存储器单元进行硬件偏置的方法和结构。对MRAM单元进行偏置改变了将MRAM单元编程到特定状态(例如，与0或1位值相关联的状态)的容易程度。在一些实施例中，MRAM单元中的一个或多个可经偏置以使得它们仅能够具有特定存储器状态(例如，其始终为0或始终为1)。
选择存储器单元的硬件偏置可用于人工智能(AI)模型被嵌入在存储器阵列中的应用中，使得包含AI模型的选择部分的值(例如，深度神经网络(DNN)模型中的特定权重)的某些存储器单元被预偏置以有利于特定状态。这可以在训练和计算机学习发生之前预偏置AI模型。可使用本公开的实施例的其他示例实现包括：当安全密钥正被编程到单独的阵列中时(诸如用于安全应用和/或系统控制器应用)，以及当特定MRAM单元被有意地偏置以去除与制造工艺有关的存储器阵列的已知问题(例如，以减少虚拟比特的数量和增加存储器设备的密度)。
本公开的实施例包括一种用于有意地对存储器阵列的MRAM单元进行预偏置的方法。该方法可包括确定应对存储器阵列中的哪些MRAM单元进行偏置。可以根据存储器阵列将被使用的具体实现方式(例如，AI模型或安全密钥)对存储器阵列进行偏置。该方法还可包含确定存储器阵列中的MRAM单元中的每一个的偏置条件。MRAM单元的偏置条件可为MRAM单元的硬件偏置的类型或层级。在一些实施例中，可以有两种不同的偏置条件，而在其他实施例中，可以有多于两种不同的偏置条件。
待偏置的MRAM单元和待施加到MRAM单元的偏置条件可取决于存储器阵列的特定应用/实施例。例如，在一些实施例中，可对MRAM单元进行偏置以减少与MRAM阵列(尤其是沿着阵列的边缘)有关的设计问题，而在其他实施例中，可对个别单元进行偏置以便将AI模型或安全密钥预偏置到存储器阵列中。待偏置的MRAM单元的数目、哪些MRAM单元待偏置、以及哪些偏置条件(以及多少偏置条件)待使用可全部取决于特定实施例。例如，不同的AI模型可具有不同的预偏置条件，使得不同的MRAM单元对于每个AI模型是硬件偏置的。
一旦确定将被偏置的MRAM单元且针对每个这样的MRAM单元确定偏置条件，该方法便可包括制造MRAM阵列。制造MRAM阵列可利用已知或常规制造工艺或操作来产生具有特定硬件偏置的MRAM单元结构。偏置条件可以由下面的底部接触件或互连中的磁性材料的体积确定。换句话说，底部接触件的预编程光刻下方的磁性材料的相对体积(假定是，固定磁性衬层厚度)确定MRAM单元如何被偏置。实施例包括基于底部电极磁性材料的体积对MRAM电路或阵列进行偏置以预编程，并且将其自身用于MRAM阵列中。一些实施例通过进行以下各者中的一个或多个来改变个别MRAM单元的偏置：a)以磁性衬层大小改变MTJ下方的微观度大小；b)以相同微观度大小增加Co衬层厚度；和/或c)改变MTJ单元的大小。本文中揭示用于有选择地偏置MRAM单元的若干示例MRAM单元结构。
本公开内容的一些实施例利用添加到MRAM单元的底部接触件的衬层，MRAM单元包括磁性隧道结(MTJ)。衬层包括磁性材料(例如，钴、铁、镍、磁性金属合金(例如，镍合金)、和/或稀土合金(例如，钕合金(例如，NdFeB)和钐-钴合金))等。这些实施例可用以通过改变底部接触件和磁性衬层的大小(例如，如图5中所示)、通过改变磁性衬层的大小而不改变底部接触件的大小和/或通过改变整个MTJ堆叠和底部接触件的尺寸(例如，如图6中所示)来控制(例如，调谐)MRAM单元的偏置条件。
本发明的某些实施例用磁性材料替代或实质上替代MRAM单元的典型底部接触件。例如，在一些实施例中，整个底部接触件可以由磁性材料制成，而在其他实施例中，底部接触件的主体可以由磁性材料制成(例如，具有用于增加的导电性的Cu衬层)。这些实施例可用于通过携带底部磁性接触的大小来控制MRAM单元的偏置条件。此实施例的实例在图7中展示，其包含具有三个不同偏置条件的MRAM单元。在一些实施例中，对存储器阵列中的MRAM单元进行偏置的以上三种方式中的两者或两者以上全部包含于同一阵列中。例如，阵列中的一些MRAM单元可利用衬层，而存储器阵列中的其他MRAM单元可利用磁性底部接触(例如，磁性填充)。
应当理解，上述优点是示例优点，并且不应被解释为限制性的。本公开的实施方式可包含所有、一些或者不包含上述优点，同时保持在本公开的精神和范围内。
现在转向附图，图1示出了根据本公开的实施例的示例存储器设备100，其中各个存储器单元被选择性地偏置到三个偏置条件之一。存储器设备100包括存储器阵列102以及外围电路104和106。存储器阵列102包含各自存储个别数据比特的多个MRAM单元，且外围电路104、106包含用于从存储器阵列102读取数据及将数据写入到存储器阵列102的不同集成电路。MRAM阵列102可包含多个硬件偏置的MRAM单元，且图1中所示的偏置的单元的布置可尤其有用于抵消由MRAM制造产生的问题，其致使沿着存储器阵列102的边缘的一些MRAM单元与存储器阵列102的中间的MRAM单元不同地偏置。
如图1中所示，存储器阵列102中的每一MRAM单元处于三个不同偏置条件中的一者中。将MRAM阵列102的中心中的MRAM单元108A硬件偏置到第一偏置条件中。类似地，沿着存储器阵列102的边缘的MRAM单元108B被硬件偏置到第二偏置条件中，而边缘MRAM单元108B与内部MRAM单元108A之间的MRAM单元108C被硬件偏置到第三偏置条件中。每一偏置条件可确定MRAM单元可写入到特定值的容易性。例如，具有第一偏置条件的MRAM单元108A可有效地未经偏置，使得将单元写入到O时与将单元写入到1相等地容易。同时，具有第二偏置条件的MRAM单元108B可比到O更容易地写入到1，且具有第三偏置条件的MRAM单元108C可比到l更容易地写入到0。
现在参见图2，描绘了根据本公开的实施例的第二示例存储器设备200，其中各个存储器单元被选择性地偏置到三个偏置条件之一。存储器设备200包括存储器阵列202和外围电路204和206。存储器阵列202包含多个MRAM单元，其各自存储个别数据比特，且外围电路204、206包括用于从存储器阵列202读取数据及将数据写入到存储器阵列202的不同集成电路。MRAM阵列202可包含多个硬件偏置的MRAM单元。
类似于图1中所示的存储器阵列102，存储器阵列202中的每一MRAM单元处于三个不同偏置条件中的一者中。另外，每一偏置条件可确定MRAM单元可写入到特定值的容易性。例如，具有第一偏置条件的MRAM单元208A可有效地未经偏置，使得将单元写入到O与将单元写入到1同等地容易。同时，具有第二偏置条件的MRAM单元208B可比到0更容易地写入到1，且具有第三偏置条件的MRAM单元208C可比到1更容易地写入到0。
然而，与存储器阵列102不同，存储器阵列202中具有相同偏置条件的MRAM单元不分组在一起。相反，每个偏置条件108A-C通过阵列更加分散。这是因为图2中所示的经偏置单元的布置对应于MRAM单元的示例硬件偏置以便将AI模型预偏置或将安全密钥嵌入存储器阵列202中。照此，每一MRAM单元的偏置条件不对应于其在存储器阵列202中的位置(与存储器阵列102的情况一样)，而是每一MRAM单元的偏置条件基于什么信息将存储在该MRAM单元中(例如，AI模型的哪一节点或安全密钥的部分存储在该MRAM单元中)。
现在参见图3，所示出的是描绘根据本公开的实施例的包括一组偏置节点的示例深度神经网络(DNN)300的示图。DNN 300包括多个节点310。节点310被分组到输入层、三个隐藏层304、306、和输出层308中。隐藏层304中的一个包括偏置节点，其中节点310的三个偏置条件中的每个与节点310上的不同模式相关联。可通过对保持偏置的节点的值(例如，权重)的MRAM单元进行物理偏置，来对偏置的隐藏层304中的偏置的节点进行硬件偏置。如在图4中的示图400中所示，通过使偏置的隐藏层304中的节点偏置，可以使权重矩阵402偏置。例如，偏置权重矩阵402中的第一单元408可被偏置到值0，而权重矩阵402中的第二单元410可被偏置为低(例如，被示为1)，而权重矩阵402中的第三单元412可被偏置为高(例如，被示为9)。因此，如图4所示，经由矩阵乘法将输入向量404转换成输出向量406可以是硬件偏置的。
现在参见图5，所示出的是描绘根据本公开的实施例的用于选择性地偏置MRAM单元的第一示例MRAM单元结构的截面图。具体来说，图5展示相同基本结构的三个不同MRAM单元500，其中MRAM单元500中的每个具有不同偏置条件。图5中所示的实施方式包括具有在微柱(microstud)上具有不同尺寸的MTJ下方的外部磁性底层(EMU)衬层的结构。底部接触衬层包括铁磁衬层，并且对MTJ施加不同的磁场并因此施加不同的写入/读取电压。
每个MRAM单元500包含顶部接触件502、硬掩模504、MTJ 506、势垒508(也称为扩散势垒)、底部接触件510、和磁性衬层512。一般而言，MTJ 506包括由绝缘体分隔开的两个铁磁体，绝缘体也被称为隧道势垒。这些组件中的每个实际上可由一个或多个个别材料层组成，且其他材料层可在MTJ 506中、直接在MTJ 506的顶部或直接在MTJ 506下方发现。
例如，MTJ 506可包括自由层、自由层下方的隧道势垒、和隧道势垒下方的参考层。自由层和参考层可以由铁磁材料制成，而隧道势垒可以是绝缘材料。例如，在一些实施例中，隧道势垒可以包括一个或多个外延(晶体)MgO层。在其他实施例中，其他合适的材料(例如，非晶氧化铝)可以被用作隧道势垒。自由层可连接到MRAM单元的顶部接触件，而参考层可连接到底部接触件。在一些实施例中，重金属层(例如，Pt、Ta)将自由层和/或参考层与接触件分隔开。MTJ 506可进一步包括电介质材料以将MTJ与除接触件之外的组件隔离。例如，可在MTJ 506的横向边缘上形成使用低k材料的电介质封装以封装MTJ 506。
在一些实施例中，硬掩模504可以是但不限于慢速IBE蚀刻导体。例如，硬掩模504可以包括一个或多个Ta、TaN、Ru、和/或W层。
可通过改变底部接触件510和磁性衬层512的临界尺寸(例如，大小或面积)而硬件偏置MRAM单元500。例如，第一MRAM单元500A可基于其相对较大的底部接触件510和磁性衬层512而具有第一偏置条件。如下文关于图8更详细论述，第一MRAM单元500A可经偏置以使得其较容易写入到高状态(例如，1)。同时，具有最小底部接触510和磁性衬层512的第三MRAM单元500C可为最容易写入到低状态(例如，写入到O)的MRAM单元500，而具有第一MRAM单元500A与第三MRAM单元500C之间的某处的临界尺寸的第二MRAM单元500B可落在其他两者之间的某处。换句话说，第二MRAM单元500B可比第一MRAM单元500A更容易写低但更难写高，且比第三MRAM单元500C更容易写高但更难写低。
现在参见图6，示出的是描绘根据本公开的实施例的用于选择性地偏置MRAM单元600的第二示例MRAM单元结构的截面图。明确地说，图6展示相同基本结构的三个不同MRAM单元600，其中MRAM单元600中的每个具有不同偏置条件。图6中所示的实施例包括在MTJ下方结合MTJ的不同临界尺寸具有外部磁性底层(EMU)衬层的结构。底部接触件衬层包括铁磁衬层，并且MTJ临界尺寸变化连同EMU的不同大小要求不同的电流或电压用于写入/读取每个单元。
MRAM单元600可大体上类似于关于图5所论述的MRAM单元500。特定来说，每一MRAM单元600包含顶部接触件602、硬掩模604、MTJ 606、扩散势垒608、底部接触件610、和磁性衬层612。这些部件中的每一个可以与图5中的对应部件基本上相似或相同。例如，在一些实施例中，MTJ 606包括与以上讨论的MTJ 506相同的子组件及其布置。
然而，值得注意地不同于MRAM单元500，可通过改变整个堆叠而非顶部接触件的临界尺寸(例如，大小或面积)而硬件偏置MRAM单元600。换句话说，可通过改变硬掩模604、MTJ606、扩散势垒608、底部接触件610、和磁性衬层612(本文中统称为MRAM堆叠)的大小来偏置MRAM单元500。例如，第一MRAM单元600A可基于其相对较大的MRAM堆叠而具有第一偏置条件。因而，第一MRAM单元600A可经偏置以使得其相对容易写入到高状态(例如，1)。同时，具有最小MRAM堆叠的第三MRAM单元600C可为最容易写入到低状态(例如，写入到O)的MRAM单元600，而具有第一MRAM单元600A与第三MRAM单元600C之间的某处的临界尺寸的第二MRAM单元600B可落在其他两者之间的某处。换句话说，第二MRAM单元600B可比第一MRAM单元600A更容易写低但更难写高，且比第三MRAM单元600C更容易写高但更难写低。
现在参见图7，示出的是根据本公开的实施例的描绘用于选择性地偏置MRAM单元的第三示例MRAM单元结构的截面图。特定来说，图7展示相同基本结构的三个不同MRAM单元700，其中MRAM单元700中的每一者具有不同偏置条件。图6中所示的实施方式包括具有EMU的结构，EMU具有MTJ下方的磁性填充。底部接触件金属填充物由铁磁材料构成，并且在MTJ上施加磁场。改变磁性填充物的大小还改变施加在每一MTJ上的磁性偏置，借此不同地偏置每一单元。此致使每一MRAM单元具有不同的写入/读取电压以对MRAM单元进行编程。
MRAM单元700可大体上类似于关于图5所论述的MRAM单元500。特定来说，每一MRAM单元700包含顶部接触件702、硬掩模704、MTJ 706、扩散势垒708、底部接触件610。这些部件中的每一个可以与图5中的对应部件基本上相似或相同。例如，在一些实施例中，MTJ 706包括与以上讨论的MTJ 506相同的子组件及其布置。
然而，值得注意地不同于MRAM单元500，MRAM单元700可能不具有不同磁性衬层。相反，整个底部接触件710可以由铁磁材料制成。在一些实施例中，底部接触件710中使用的铁磁材料可以构成底部接触件710的主体，其还可以包含一些其他金属(例如，用于导电性)。
可通过改变底部接触件710的临界尺寸(例如，大小或面积)而硬件偏置MRAM单元700。例如，第一MRAM单元700A可基于其相对较大的底部接触件710而具有第一偏置条件。因而，第一MRAM单元700A可被偏置以使得相对较容易写入到高状态(例如，1)。同时，具有最小底部接触件710的第三MRAM单元700C可为最容易写入到低状态(例如，写入到O)的MRAM单元700，而具有第一MRAM单元700A与第三MRAM单元700C之间的某处的临界尺寸的第二MRAM单元700B可落在其他两者之间的某处。换句话说，第二MRAM单元700B可比第一MRAM单元700A更容易写低但更难写高，且比第三MRAM单元700C更容易写高但更难写低。
现在参见图8，示出的是描绘根据本公开的实施例的第一示例MRAM单元结构的不同底部接触尺寸对MRAM单元800的编程电压的影响的图示。MRAM单元800可大体上类似于图5中所示的MRAM单元500或与图5中所示的MRAM单元500相同。具体来说，每一MRAM单元800包含顶部接触件802、硬掩模804、MTJ 806、扩散势垒808、底部接触件810、和磁性衬层812。这些部件中的每一个可以与图5中的对应部件基本上相似或相同。例如，在一些实施例中，MTJ806包括与以上讨论的MTJ 506相同的子组件及其布置。
每个MRAM单元800具有展示将MRAM单元800写入到低状态、高状态有多容易的对应图。例如，第一图形850A展示将第一MRAM单元800A写入为高和低所需的电压，第二图形850B展示将第二MRAM单元800B写入为高和低所需的电压，且第三图形850C展示将第三MRAM单元800C写入为高和低所需的电压。
如第一图形850中所展示，相对于第二MRAM单元800B的第一MRAM单元800A的大磁性衬层812将电压曲线向左移位。这导致更容易将第一MRAM单元800A写入到高状态。类似地，相对于第二MRAM单元800B的第三MRAM单元800C的小磁性衬垫812将第三图形850C中的电压曲线向右移位，从而产生朝向低状态偏置的MRAM单元800C。这些变化是由磁性衬层812施加在MTJ上的偏置场的结果。因此，在底部接触件810有或没有对应改变的情况下，调整磁性衬层812的大小可用于调整MRAM单元800的电压偏置。
现在参见图9，图示了根据本公开的实施例的MRAM单元900的磁场线925，MRAM单元900具有在底部接触件910上的外部磁性底层(EMU)衬层912。MRAM单元900可大体上类似于图5中所示的MRAM单元500或与图5中所示的MRAM单元500相同。具体来说，MRAM单元900包含顶部接触件902、硬掩模904、MTJ 906、势垒908(也称为扩散势垒)、底部接触件910、和磁性衬层912。这些组件中的每一个可以与图5中的对应部件基本上相似或相同。例如，在一些实施例中，MTJ 906包括与以上讨论的MTJ 506相同的子组件及其布置。
如磁场图920、950中所示，堆叠中的磁性层受到层之间的磁偶极子相互作用的影响。特别地，自由层和/或参考层场受外部磁性底层的影响。
第一磁场图920示出当磁性衬层912被磁化使得磁极在衬层912的内侧(例如，负极)和外侧(例如，正极)上时的磁场线925。如图9中所示，在此情况下磁场925从磁性衬层912的插脚退出，穿过MTJ 906，并返回到磁性衬层912的相同插脚。场对齐方向上升(即，朝向MTJ 906)，并且EMU的净场影响930与对齐方向相反(即，向下，远离MTJ 906)。偶极子的磁场强度(Hdipole)是约10-1000奥斯特(Oe)。因而，扩散势垒908的厚度dl需要小于约10nm。
相反，第二磁场图950示出了当磁性衬层912被磁化使得磁极在衬层912的左侧和右侧时的磁场线925。换言之，衬层912的每个竖直插脚是不同的极，其中左插脚是正极而右插脚是负极。如图9所示，该偶极布置的效果是磁场线925从一个磁极(即，左、正叉)到另一个磁极(即，右、负极)。这导致EMU的净场影响930垂直于场对齐方向(例如，在这种情况下，净场影响930向右)。再次假设偶极子的磁场强度(Hdipole)为约10-1000奥斯特(Oe)，则扩散势垒908的厚度d2需要小于衬层912的厚度的约5倍。
现在参见图10，示出了根据本公开的实施例的具有用于底部接触件1012的EMU填充的MRAM单元1000的磁场线1025。MRAM单元1000可大体上类似于图7中所示的MRAM单元700或与图7中所示的MRAM单元700相同。特定来说，MRAM单元1000包含顶部接触件1002、硬掩模1004、MTJ 1006、扩散势垒1008、底部接触件1010。这些组件中的每一个可以与图7中的相应部件基本上相似或相同。例如，在一些实施例中，MTJ 1006包括与上文所论述的MTJ 706相同的子组件及其布置。
如磁场图1020、1050中所示，堆叠中的磁性层受到层之间的磁偶极子相互作用的影响。特别地，自由层和/或参考层场受外部磁性底层(例如，具有磁性填充的底部接触件)的影响。
第一磁场图1020示出当磁性底部接触件1010被磁化使得磁极在底部接触件1010的底部(例如，负极)和顶部(例如，正极)上时的磁场线1025。如图10所示，在此情况下磁场1025从底部接触件1010的顶部退出，穿过MTJ 1006，且返回到底部接触件1010的底部。场对齐方向上升(即，朝向MTJ 1006)，并且EMU的净场影响930也在与对齐方向相同的方向上(即，向上，朝向MTJ 1006)。偶极子的磁场强度(Hdipole)是约10-1000奥斯特(Oe)。因此，扩散势垒1008的厚度d3需要小于底部接触件的磁性填充物的厚度的约5倍。
相反，第二磁场图1050示出当磁性底部接触件1010被磁化使得磁极在底部接触件的左侧和右侧时的磁场线1025。换言之，底部接触件1010的每个水平侧是不同的极，其中左侧是正极而右侧是负极。如图10所示，该偶极布置的效果是磁场线1025从一个极(即，左、正侧)到另一个极(即，右、负侧)。这导致EMU的净场影响1030垂直于场对齐方向(例如，在这种情况下，净场影响1030向右)。再次假定偶极子的磁场强度(Hdipole)是约10-1000奥斯特(Oe)，扩散势垒1008的厚度d4需要小于底部接触的临界尺寸的大约5倍。
现在参见图11A，示出的是根据本公开的实施例示出Co介电粘合层(dielectricadhesion laver，DAL)的添加不改变MTJ元件中的自由层的有效垂直各向异性场的实验结果的曲线图1100。在图1100中，将Co DAL添加到框1102中所示的堆叠中的MTJ，而框1104中所示的堆叠包括非磁性衬层。如从图1100可以看出，相对于仅具有非磁性衬层的那些，包括Co DAL不改变自由层的垂直各向异性场(H_C)的场强度。
现在参见图11B，示出的是根据本公开的实施例示出添加Co DAL将MTJ元件中的从固定层到自由层的杂散磁场减小到大约零的实验结果的曲线图1110。在图1110中，将CoDAL添加到框1112中所示的堆叠中的MTJ，而框1114中所示的堆叠包括非磁性衬层。如从图1100可以看出，相对于仅具有非磁性衬层的那些，包括Co DAL显著地降低了杂散磁场(H_cpl)的强度。
如从图11A和11B可见，包括磁性衬层，在此实例中为Co DAL，具有减小杂散磁场而不减小有效垂直各向异性场的强度的期望效果。
现在参见图12，示出了根据本公开的实施例的用于选择性地偏置MRAM单元阵列的示例方法1200的流程图。方法1200的一个或多个操作可以由计算机系统自动执行。因此，方法1200的至少部分可以软件、硬件、固件或其任意组合来实施。该方法在操作1202处开始，其中，确定待偏置的一组MRAM单元。
如本文中所揭示，可基于所得MRAM装置的既定应用或使用来确定应被偏置的MRAM单元。例如，如果MRAM装置将用于存储AI模型，那么MRAM单元中的一些可经硬件偏置以便对存储在其中的AI模型进行预偏置。例如，如果AI模型中的一个或多个节点将被偏置，那么可在操作1202处确定对应的MRAM单元(即，将存储偏置节点的数据(例如，其权重)的单元)。类似地，如果MRAM装置将存储安全密钥，那么可基于个别MRAM单元将包含的安全密钥的什么值或部分来选择性地偏置个别MRAM单元。
在操作1204处，确定该组MRAM单元中的每个MRAM单元的偏置条件。在一些实施例中，仅将将被硬件偏置的MRAM单元视为具有偏置条件。在其他实施例中，所有MRAM单元(包含将正常制造的那些MRAM单元)被视为具有偏置条件。在一些实施例中，可以(例如，由处理器自动地)基于MRAM装置的既定用途从预定列表确定或选择每个MRAM单元的偏置条件。例如，如果MRAM设备要包含AI模型，则在AI模型中可以有多个偏置节点。然而，每个偏置节点可以不是相同偏置的。例如，一些偏置节点可以被偏置为高(即，更可能是较大数量)，而其他节点可以被偏置为低(即，更可能是较小数量)。因而，对应MRAM单元中的一些可在一个方向上偏置(例如，低)，而其他MRAM单元可在另一方向上偏置(例如，高)。
在一些实施例中，确定MRAM单元的偏置条件包括将MRAM单元分组成多个子集。每一子集可对应于特定偏置条件。例如，MRAM单元的第一子集可包含将朝向高值偏置的那些单元，而MRAM单元的第二子集可包含将朝向低值偏置的那些单元。
在操作1206处，确定MRAM单元的结构类型。结构类型对应于MRAM单元的物理结构以及如何调谐MRAM单元(例如，改变MRAM单元的哪些部分以使其偏置)。例如，第一结构类型可以包括在包括衬层的底部接触件的顶部上的MTJ堆叠。在此结构类型中，可通过改变底部接触件和磁性衬层的大小、通过改变仅磁性衬层的大小(例如，厚度)、或通过改变整个MTJ堆叠和底部接触件/衬层的大小来调谐MRAM单元。第二结构类型可包含实质上由磁性材料制成(例如，具有磁性材料填充物)的底部接触件的顶部上的MTJ堆叠。与上文一样，可通过改变磁性底部接触的大小(具有或不具有MTJ的大小的对应改变)来调谐(例如，选择性地偏置)具有第二结构类型的MRAM单元。
在操作1208处，确定待制造的每个MRAM单元的一个或多个物理性质(例如，临界尺寸)。MRAM单元的一个或多个物理性质可基于MRAM单元的偏置条件和结构类型。一个或多个物理性质可对应于MRAM单元的在不同偏置条件下不同的部分。例如，在依赖于磁性衬层的实施例中，一个或多个物理特性可包括磁性衬层和底部接触的厚度。在此实例中，且如图8中所展示，待偏置为高的MRAM单元可具有比待偏置为低的MRAM单元大的厚度。
在操作1210，制造MRAM设备。制造MRAM装置可包含使用已知制造方法和工艺以基于对应偏置条件形成具有不同临界尺寸的MRAM单元。在制造MRAM设备之后，方法1200结束。
现在参见图13，示出的是根据本公开的实施例可用于实现本文所描述的方法、工具和模块中的一个或多个和任何相关功能(例如，使用计算机的一个或多个处理器电路或计算机处理器)的示例计算机系统1301的高级框图。在一些实施例中，计算机系统1301的主要组件可以包括一个或多个CPU 1302、存储器子系统1304、终端接口1312、存储接口1316、I/O(输入/输出)设备接口1314、以及网络接口1318，所有这些可以直接或间接地通信地耦合，以便经由存储器总线1303、I/O总线1308、以及I/O总线接口单元1310进行组件间通信。
计算机系统1301可包含一个或多个通用可编程中央处理单元(CPU)1302A、1302B、1302C和1302D，这里统称为CPU 1302。在一些实施例中，计算机系统1301可以包含相对大的系统典型的多个处理器；然而，在其他实施例中，计算机系统1301可以替代地是单个CPU系统。每个CPU 1302可以执行存储在存储器子系统1304中的指令，并且可以包括一个或多个级别的板上高速缓存。
系统存储器1304可包含呈易失性存储器形式的计算机系统可读介质，例如随机存取存储器(RAM)1322或高速缓冲存储器1324。计算机系统1301可以进一步包括其他可移动/不可移动、易失性/非易失性计算机系统存储介质。仅作为示例，存储系统1326可被提供用于从不可移动、非易失性磁介质(诸如，“硬盘驱动器”)读取和写入其中。尽管未示出，可以提供用于从可移动非易失性磁盘(例如，“软盘”)读取或向其写入的磁盘驱动器，或用于从可移动非易失性光盘(如CD-ROM、DVD-ROM或其他光学介质)读取或向其写入的光盘驱动器。另外，存储器1304可包含快闪存储器，例如快闪记忆棒驱动器或快闪驱动器。存储器设备可以通过一个或多个数据介质接口连接到存储器总线1303。存储器1304可以包括具有被配置为执行不同实施例的功能的一组(例如，至少一个)程序模块的至少一个程序产品。
各自具有至少一组程序模块1330的一个或多个程序/实用工具1328可被存储在存储器1304中。程序/实用工具1328可以包括管理程序(也称为虚拟机监视器)、一个或多个操作系统、一个或多个应用程序、其他程序模块和程序数据。操作系统、一个或多个应用程序、其他程序模块和程序数据中的每一个或它们的一些组合可以包括网络环境的实现方式。程序模块1330一般执行不同实施例的功能或方法。
尽管存储器总线1303在图13中被示出为提供CPU 1302、存储器子系统1304和I/O总线接口1310之间的直接通信路径的单个总线结构，但是在一些实施例中，存储器总线1303可以包括多个不同的总线或通信路径，其可以以各种形式中的任一种布置，诸如分级、星形或网络配置中的点对点链路、多个分级总线、并行和冗余路径或任何其他适当类型的配置。此外，虽然I/O总线接口1310和I/O总线1308被示出为单个相应的单元，但是在一些实施例中，计算机系统1301可以包含多个I/O总线接口单元1310、多个I/O总线1308或者两者。进一步，虽然示出了将I/O总线1308与运行到不同I/O设备的不同通信路径分开的多个I/O接口单元，但是在其他实施例中，一些或所有I/O设备可以直接连接到一个或多个系统I/O总线。
在一些实施例中，计算机系统1301可以是多用户大型计算机系统、单用户系统、或者服务器计算机或具有很少或没有直接用户接口但从其他计算机系统(客户端)接收请求的类似设备。进一步，在一些实施例中，计算机系统1301可以被实现为台式计算机、便携式计算机、膝上型或笔记本计算机、平板计算机、袖珍计算机、电话、智能电话、网络交换机或路由器、或任何其他适当类型的电子设备。
要注意的是，图13旨在描述示例性计算机系统1301的代表性主要部件。然而，在一些实施例中，各个组件可以具有比图13中表示的更大或更小的复杂度，可以存在不同于图13中示出的那些组件或除图13中示出的那些组件之外的组件，并且此类组件的数量、类型和配置可以变化。此外，模块根据实施例被说明性地列出和描述，并且不意味着指示特定模块的必要性或其他潜在模块(或应用于特定模块的功能/目的)的排他性。
本发明可以是系统、方法和/或计算机程序产品。计算机程序产品可包括其上具有用于使处理器执行本发明的各方面的计算机可读程序指令的计算机可读存储介质。
计算机可读存储介质可为可保留和存储供指令执行装置使用的指令的有形装置。计算机可读存储介质可以是，例如但不限于，电子存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备、或者上述的任意合适的组合。计算机可读存储介质的更具体示例的非穷尽列表包括以下各项：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式紧凑盘只读存储器(CD-ROM)、数字通用盘(DVD)、记忆棒、软盘、具有记录在其上的指令的诸如穿孔卡或槽中的凸出结构之类的机械编码设备、以及上述各项的任何合适的组合。如本文所使用的计算机可读存储媒体不应被解释为暂时性信号本身，例如无线电波或其他自由传播的电磁波、通过波导或其他传输媒体传播的电磁波(例如，穿过光纤电缆的光脉冲)或通过电线发射的电信号。
本文中所描述的计算机可读程序指令可以经由网络(例如，互联网、局域网、广域网和/或无线网络)从计算机可读存储介质下载到相应的计算/处理设备，或者下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光传输光纤、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配器卡或网络接口接收来自网络的计算机可读程序指令，并转发计算机可读程序指令以存储在相应计算/处理设备内的计算机可读存储介质中。
用于执行本发明的操作的计算机可读程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或以一种或多种程序设计语言的任何组合编写的源代码或目标代码，这些程序设计语言包括面向对象的程序设计语言(诸如Smalltalk、C++等)、以及常规的过程式程序设计语言(诸如“C”程序设计语言或类似程序设计语言)。计算机可读程序指令可以完全地在用户计算机上执行、部分在用户计算机上执行、作为独立软件包执行、部分在用户计算机上部分在远程计算机上执行或者完全在远程计算机或服务器上执行。在后一种情况下，远程计算机可通过任何类型的网络(包括局域网(LAN)或广域网(WAN))连接至用户计算机，或者可连接至外部计算机(例如，使用互联网服务提供商通过互联网)。在一些实施例中，包括例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)的电子电路可以通过利用计算机可读程序指令的状态信息来使电子电路个性化来执行计算机可读程序指令，以便执行本发明的各方面。
下面将参照根据本发明实施例的方法、装置(系统)和计算机程序产品的流程图和/或框图描述本发明。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可被提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器以产生机器，使得经由计算机或其他可编程数据处理装置的处理器执行的指令创建用于实现在流程图和/或框图的或多个框中指定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储媒质中，这些指令使得计算机、可编程数据处理装置、和/或其他设备以特定方式工作，从而，其中存储有指令的计算机可读存储介质包括包含实现流程图和/或框图中的或多个方框中规定的功能/动作的方面的指令的制造品。
也可以把计算机可读程序指令加载到计算机、其他可编程数据处理装置、或其他设备上，使得在计算机、其他可编程装置或其他设备上执行一系列操作步骤，以产生计算机实现的处理，使得在计算机、其他可编程装置或其他设备上执行的指令实现流程图和/或框图中的或多个方框中规定的功能/动作。
附图中的流程图和框图示出了根据本发明的不同实施例的系统、方法和计算机程序产品的可能实现方式的架构、功能和操作。对此，流程图或框图中的每个框可表示指令的模块、段或部分，其包括用于实现指定的逻辑功能的一个或多个可执行指令。在一些备选实现中，框中标注的功能可以不按照图中标注的顺序发生。例如，连续示出的两个方框实际上可以作为一个步骤完成，同时、基本上同时、以部分或完全时间上重叠的方式执行，或者方框有时可以以相反的顺序执行，这取决于所涉及的功能。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作或执行专用硬件与计算机指令的组合的专用的基于硬件的系统来实现。
本文中使用的术语仅用于描述具体实施方式的目的，而并非旨在限制各种实施方式。如本文所使用的，除非上下文另有明确指示，否则单数形式“一个(a)”、“一种(an)”和“该(the)”旨在也包括复数形式。还应当理解，当在本说明书中使用术语“包括(includes)”和/或“包含(including)”时，其指定所描述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。在各个实施例的示例实施例的先前详细描述中，参考了附图(其中相同的数字表示相同的元件)，附图形成其一部分，并且其中通过图示的方式示出了可以实践各个实施例的特定示例实施例。这些实施例被足够详细地描述以使得本领域技术人员能够实践这些实施例，但是在不脱离不同实施例的范围的情况下，可以使用其他实施例并且可以进行逻辑、机械、电气和其他改变。在先前的描述中，阐述了许多具体细节以提供对不同实施例的透彻理解。但是，不同实施例可以在没有这些具体细节的情况下实践。在其他实例中，为了不使实施例模糊，未详细示出众所周知的电路、结构和技术。
如本文所使用的，当参考项目使用“多个”时，是指一个或多个项目。例如，“多个不同类型的网络”是一个或多个不同类型的网络。
当不同的参考数字包括后面跟着不同的字母(例如，100a、100b、100c)的共同的数字或者后面跟着不同的数字(例如，100-1、100-2、或100.1、100.2)的标点时，仅使用没有字母或后面的数字(例如，100)的参考字符可以指代作为整体的元件组、该组的任何子集、或该组的示例样本。
此外，当与一系列项目一起使用时，短语“至少一个”表示可以使用一个或多个所列项目的不同组合，并且可以仅需要列表中每个项目中的一个。换言之，“至少一个”意味着可以使用列表中的项目和多个项目的任何组合，但是不需要列表中的所有项目。项目可以是特定对象、事物或类别。
例如，但不限于，“项目A、项目B、或项目C中的至少一个”可包括项目A、项目A和项目B、或项目B。该示例还可以包括项目A、项目B、以及项目C或者项目B和项目C。当然，可以存在这些物品的任何组合。在一些说明性实例中，“至少一个”可以是，例如但不限于，项目A中的两个；项目B中的一个；和项目C中的十个；项目B中的四个和项目C中的七个；或其他合适的组合。
在上文中，参考各种实施例。然而，应当理解，本公开不限于具体描述的实施例。相反，无论所述特征和元件是否与不同实施例相关，都预期所述特征和元件的任何组合来实施和实践本公开。在不脱离所描述实施例的范围和精神的情况下，许多修改、更改和变化对本领域普通技术人员可为清晰的。此外，尽管本公开的实施例可以实现优于其他可能的解决方案或优于现有技术的优点，但是特定优点是否由给定实施例实现并不限制本公开。因此，所描述的方面、特征、实施例和优点仅仅是说明性的，并且不被认为是所附权利要求的元素或限制，除非在权利要求中明确陈述。此外，以下权利要求旨在被解释为覆盖落入本发明的真实精神和范围内的所有这样的改变和修改。
示例实施方式：
下文提供示例实施例的非限制性列举以展示本公开的一些方面。
示例实施例1是磁阻随机存取存储器(MRAM)单元，该MRAM单元。MRAM单元包含顶部接触件、顶部接触件下方的硬掩模层、硬掩模层下方的磁性隧道结(MTJ)、MTJ下方的扩散势垒、扩散势垒下方的底部接触件、和布置在所述底部接触件周围的磁性衬层。
示例实施例2包括示例实施例1的MRAM单元，包括或不包括可选特征。在此示例实施例中，MRAM单元的底部接触件和磁性衬层的大小是基于MRAM单元的所需的偏置条件的。
示例实施例3包括示例实施例1至2中任一示例实施例的MRAM单元，包括或不包括可选特征。在此示范性实施例中，MRAM单元的MTJ、底部接触件和磁性衬层的大小是基于MRAM单元的所需的偏置条件堆叠。
示例实施例4包括示例实施例1至3中任一示例实施例的MRAM单元，包括或不包括可选特征。在此示例实施例中，MRAM单元是包括多个MRAM单元的存储器阵列的一部分。多个MRAM单元含有具有第一临界尺寸的底部接触件和磁性衬层的第一组MRAM单元以及具有第二临界尺寸的底部接触件和磁性衬层的第二组MRAM单元。可选地，第一和第二临界尺寸是不同的。
示例实施例5包括示例实施例1至4中任一示例实施例的MRAM单元，包括或不包括可选特征。在该示范性实施例中，MTJ包括自由层、参考层、以及设置在自由层与参考层之间的隧道势垒。可选地，隧道势垒是MgO层。
示例实施例6是磁阻随机存取存储器(MRAM)单元。MRAM单元包含顶部接触件、顶部接触件下方的硬掩模层、硬掩模层下方的磁性隧道结(MTJ)、MTJ下方的扩散势垒、以及扩散势垒下方的底部接触件。底部接触件包括铁磁材料填充物。
示例实施例7包括示例实施例6的MRAM单元，包括或不包括可选特征。在此示范性实施例中，MTJ和底部接触件的大小是基于MRAM单元的偏置条件的。
示例实施例8包含示例实施例6至7中任一示例实施例的MRAM单元，包括或不包括可选特征。在此示例实施例中，MRAM单元是包括多个MRAM单元的存储器阵列的一部分。多个MRAM单元包括具有第一临界尺寸的底部接触件和磁性衬层的第一组MRAM单元以及具有第二临界尺寸的底部接触件和磁性衬层的第二组MRAM单元。可选地，第一和第二临界尺寸是不同的。
示例实施例9包括示例实施例6至8中任一项的MRAM单元，包括或不包括可选特征。在该示范性实施例中，MTJ包括自由层、参考层、以及设置在自由层与参考层之间的隧道势垒。可选地，隧道势垒是MgO层。
示例实施例10是形成磁阻随机存取存储器(MRAM)设备的方法，其中各个MRAM单元被选择性地偏置。该方法包括确定存储器阵列中的待硬件偏置的一组MRAM单元。该方法进一步包括针对所述一组MRAM单元中的每个MRAM单元确定偏置条件。该方法进一步包括对于所述一组MRAM单元中的每个MRAM单元，基于所述MRAM单元的偏置条件和所述MRAM单元的结构类型来确定临界尺寸。该方法进一步包括使用所述一组MRAM单元中的每个MRAM单元的确定的临界尺寸来制作所述存储器阵列。
示例实施例11包括示例实施例10的方法，包括或不包括可选特征。在此示例实施例中，将被硬件偏置的所述一组MRAM单元是基于MRAM装置的既定用途确定的。任选地，该MRAM设备的预期用途选自由以下各项组成的组：用于人工智能(AI)模型的存储器和包含安全密钥的存储器。
示例实施例12包括示例实施例10至11中任一个的方法，包括或不包括可选特征。在此示例实施例中，确定所述一组MRAM单元的偏置条件包括将所述一组MRAM单元分组成多个子集。每一子集含有具有特定偏置条件的MRAM单元。
示例实施例13包括示例10至12中任一个的方法，包括或不包括可选特征。在该示例实施例中，制造MRAM设备包括为MRAM设备中的每个MRAM单元形成顶部接触件。制造MRAM设备进一步包括在顶部接触件下方形成硬掩模。制造MRAM设备还包括在硬掩模之下形成MTJ。制造MRAM设备还包括在MTJ下方形成扩散势垒。制造MRAM设备进一步包括在扩散势垒下方形成底部接触件。制造MRAM设备进一步包括在底部接触件周围形成磁性衬层。每个相应MRAM单元的底部接触件和磁性衬层的大小是基于相应MRAM单元的偏置条件的。
示例实施例14包括示例实施例10至13中任一项的方法，包括或不包括可选特征。在该示例实施例中，制造MRAM设备包括为MRAM设备中的每个MRAM单元形成顶部接触件。制造MRAM装置进一步包括在顶部接触件下方形成硬掩模。制造MRAM设备还包括在硬掩模之下形成MTJ。制造MRAM设备还包括在MTJ下方形成扩散势垒。制造MRAM设备进一步包括在扩散势垒下方形成底部接触件。制造MRAM设备进一步包括在底部接触件周围形成磁性衬层。每个相应MRAM单元的MTJ、底部接触和磁性衬层的大小是基于相应MRAM单元的偏置条件的。
示例实施例15包括示例实施例10至14中任一个的方法，包括或不包括可选特征。在该示例实施例中，制造MRAM设备包括为MRAM设备中的每个MRAM单元形成顶部接触件。制造MRAM设备进一步包括在顶部接触件下方形成硬掩模。制造MRAM设备还包括在硬掩模之下形成MTJ。制造MRAM设备还包括在MTJ下方形成扩散势垒。制造MRAM设备进一步包括在扩散势垒下方形成底部接触件，其中底部接触件至少基本上由铁磁性材料制成。每个相应MRAM单元的MTJ和底部接触件的大小是基于相应MRAM单元的偏置条件的。

Claims (20)

1.一种磁阻随机存取存储器MRAM单元，所述MRAM单元包括：
顶部接触件；
所述顶部接触件下方的硬掩模层；
所述硬掩模层下方的磁性隧道结(MTJ)；
所述MTJ下方的扩散势垒；
所述扩散势垒下方的底部接触件；以及
围绕所述底部接触件布置的磁性衬层。
2.根据权利要求1所述的MRAM单元，其中所述MRAM单元的底部接触件和磁性衬层的大小是基于所述MRAM单元的所需的偏置条件的。
3.根据权利要求1所述的MRAM单元，其中所述MRAM单元的MTJ、底部接触件和磁性衬层的大小是基于所述MRAM单元的所需的偏置条件的。
4.根据权利要求1所述的MRAM单元，其中所述MRAM单元是包括多个MRAM单元的存储器阵列的一部分，所述多个MRAM单元包括具有第一临界尺寸的底部接触件和磁性衬层的第一组MRAM单元以及具有第二临界尺寸的底部接触件和磁性衬层的第二组MRAM单元。
5.根据权利要求4所述的MRAM单元，其中，所述第一临界尺寸和所述第二临界尺寸是不同的。
6.根据权利要求1所述的MRAM单元，其中，所述MTJ包括：
自由层；
参考层；以及
隧道势垒，所述隧道势垒被布置在所述自由层与所述参考层之间。
7.根据权利要求6所述的MRAM单元，其中，所述隧道势垒是MgO层。
8.一种磁阻随机存取存储器MRAM单元，所述MRAM单元包括：
顶部接触件；
所述顶部接触件下方的硬掩模层；
所述硬掩模层下方的磁性隧道结(MTJ)；
所述MTJ下方的扩散势垒；以及
所述扩散势垒下方的底部接触件，其中，所述底部接触件包括铁磁材料填充物。
9.根据权利要求8所述的MRAM单元，其中所述MTJ及所述底部接触件的大小是基于所述MRAM单元的偏置条件的。
10.根据权利要求8所述的MRAM单元，其中所述MRAM单元是包括多个MRAM单元的存储器阵列的一部分，所述多个MRAM单元包括具有第一临界尺寸的底部接触件和磁性衬层的第一组MRAM单元以及具有第二临界尺寸的底部接触件和磁性衬层的第二组MRAM单元。
11.根据权利要求10所述的MRAM单元，其中，所述第一临界尺寸和所述第二临界尺寸是不同的。
12.根据权利要求8所述的MRAM单元，其中，所述MTJ包括：
自由层；
参考层；以及
隧道势垒，所述隧道势垒被布置在所述自由层与所述参考层之间。
13.根据权利要求12所述的MRAM单元，其中，所述隧道势垒是MgO层。
14.一种形成磁阻随机存取存储器(MRAM)设备的方法，其中，各个MRAM单元被选择性地偏置，所述方法包括：
确定存储器阵列中的待硬件偏置的一组MRAM单元；
对于所述一组MRAM单元中的每个MRAM单元确定偏置条件；
对于所述一组MRAM单元中的每个MRAM单元，基于所述MRAM单元的所述偏置条件和所述MRAM单元的结构类型来确定临界尺寸；以及
使用所述一组MRAM单元中的每个MRAM单元的确定的临界尺寸来制造所述存储器阵列。
15.根据权利要求14所述的方法，其中，待硬件偏置的所述一组MRAM单元是基于所述MRAM设备的预期用途来确定的。
16.根据权利要求15所述的方法，其中，所述MRAM设备的预期用途选自包括用于人工智能(AI)模型的存储器和包含安全密钥的存储器的组。
17.根据权利要求14所述的方法，其中确定所述一组MRAM单元的偏置条件包括：
将所述一组MRAM单元分组成多个子集，每个子集包括具有特定偏置条件的MRAM单元。
18.根据权利要求14所述的方法，其中，制造所述MRAM设备包括：
为所述MRAM设备中的每个MRAM单元形成顶部接触件；
在所述顶部接触件下方形成硬掩模；
在所述硬掩模下方形成MTJ；
在所述MTJ下方形成扩散势垒；
在所述扩散势垒下方形成底部接触件；以及
在所述底部接触件周围形成磁性衬层；
其中每个相应MRAM单元的底部接触件和磁性衬层的大小是基于所述相应MRAM单元的偏置条件的。
19.根据权利要求14所述的方法，其中，制造所述MRAM设备包括：
为所述MRAM设备中的每个MRAM单元形成顶部接触件；
在所述顶部接触件下方形成硬掩模；
在所述硬掩模下方形成MTJ；
在所述MTJ下方形成扩散势垒；
在所述扩散势垒下方形成底部接触件；以及
在所述底部接触件周围形成磁性衬层；
其中每个相应MRAM单元的MTJ、底部接触和磁性衬层的大小是基于所述相应MRAM单元的偏置条件的。
20.根据权利要求14所述的方法，其中，制造所述MRAM设备包括：
为所述MRAM设备中的每个MRAM单元形成顶部接触件；
在所述顶部接触件下方形成硬掩模；
在所述硬掩模下方形成MTJ；
在所述MTJ下方形成扩散势垒；以及
在所述扩散势垒下方形成底部接触件，其中，所述底部接触件至少基本上由铁磁材料制成，以及
其中每个相应MRAM单元的MTJ和底部接触件的大小是基于所述相应MRAM单元的偏置条件的。
CN202280030706.5A 2021-05-26 2022-05-11 选择性偏置磁阻式随机存取存储器单元 Pending CN117242912A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/331,008 US11942126B2 (en) 2021-05-26 2021-05-26 Selectively biasing magnetoresistive random-access memory cells
US17/331,008 2021-05-26
PCT/EP2022/062788 WO2022248223A1 (en) 2021-05-26 2022-05-11 Selectively biasing magnetoresistive random-access memory cells

Publications (1)

Publication Number Publication Date
CN117242912A true CN117242912A (zh) 2023-12-15

Family

ID=81984811

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280030706.5A Pending CN117242912A (zh) 2021-05-26 2022-05-11 选择性偏置磁阻式随机存取存储器单元

Country Status (5)

Country Link
US (1) US11942126B2 (zh)
EP (1) EP4334979A1 (zh)
JP (1) JP2024519706A (zh)
CN (1) CN117242912A (zh)
WO (1) WO2022248223A1 (zh)

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803615B1 (en) 2001-02-23 2004-10-12 Western Digital (Fremont), Inc. Magnetic tunnel junction MRAM with improved stability
US6413788B1 (en) * 2001-02-28 2002-07-02 Micron Technology, Inc. Keepers for MRAM electrodes
US6781173B2 (en) 2002-08-29 2004-08-24 Micron Technology, Inc. MRAM sense layer area control
US7250662B2 (en) 2003-07-31 2007-07-31 International Business Machines Corporation Magnetically lined conductors
US7033881B2 (en) 2004-06-15 2006-04-25 International Business Machines Corporation Method for fabricating magnetic field concentrators as liners around conductive wires in microelectronic devices
US20060022286A1 (en) * 2004-07-30 2006-02-02 Rainer Leuschner Ferromagnetic liner for conductive lines of magnetic memory cells
US7083990B1 (en) 2005-01-28 2006-08-01 Infineon Technologies Ag Method of fabricating MRAM cells
US7280389B2 (en) * 2006-02-08 2007-10-09 Magic Technologies, Inc. Synthetic anti-ferromagnetic structure with non-magnetic spacer for MRAM applications
US20090218644A1 (en) * 2008-02-29 2009-09-03 Gill Yong Lee Integrated Circuit, Memory Device, and Method of Manufacturing an Integrated Circuit
US7782660B2 (en) * 2008-03-20 2010-08-24 International Business Machines Corporation Magnetically de-coupling magnetic memory cells and bit/word lines for reducing bit selection errors
US9472749B2 (en) 2014-03-20 2016-10-18 International Business Machines Corporation Armature-clad MRAM device
US9691969B2 (en) 2015-09-30 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor integrated circuit and method of making the same
WO2017183573A1 (ja) 2016-04-21 2017-10-26 Tdk株式会社 磁壁利用型アナログメモリ素子および磁壁利用型アナログメモリ
US10784440B2 (en) 2017-11-10 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory with various size magnetic tunneling junction film stacks
CN110890115A (zh) 2018-09-07 2020-03-17 上海磁宇信息科技有限公司 一种自旋轨道矩磁存储器
US10770652B2 (en) 2019-01-03 2020-09-08 International Business Machines Corporation Magnetic tunnel junction (MTJ) bilayer hard mask to prevent redeposition
US20220180911A1 (en) 2020-12-07 2022-06-09 International Business Machines Corporation External magnetic bottom contact structure for mram
US11758819B2 (en) * 2020-12-15 2023-09-12 International Business Machines Corporation Magneto-resistive random access memory with laterally-recessed free layer
US11665974B2 (en) * 2021-01-27 2023-05-30 International Business Machines Corporation MRAM containing magnetic top contact

Also Published As

Publication number Publication date
JP2024519706A (ja) 2024-05-21
US11942126B2 (en) 2024-03-26
WO2022248223A1 (en) 2022-12-01
EP4334979A1 (en) 2024-03-13
US20220383921A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
US10424727B2 (en) Spin transfer torque cell for magnetic random access memory
TWI705438B (zh) 包含具有用於差分位元操作之降低切換能量障壁之磁性隨機存取記憶體結構的積體電路及其製造方法
JP2022534274A (ja) ３次元相変化メモリデバイス
US10411069B1 (en) Integrated circuits including magnetic random access memory structures and methods for fabricating the same
US11514962B2 (en) Two-bit magnetoresistive random-access memory cell
CN102569642A (zh) 存储节点、包括该存储节点的磁存储器件及其制造方法
US20190214431A1 (en) Dual Threshold Voltage Devices
US10381406B1 (en) Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for dual bit operation and methods for fabricating the same
TW202203383A (zh) 記憶裝置及記憶裝置之製造方法
US10192788B1 (en) Methods of fabricating dual threshold voltage devices with stacked gates
CN116830199A (zh) 两位磁阻随机存取存储器器件架构
US10347822B1 (en) Fabrication methods of forming cylindrical vertical SI etched channel 3D switching devices
KR102426892B1 (ko) 조정 가능한 확률 상태를 갖는 메모리 디바이스
US20180254410A1 (en) Combined cmp and rie contact scheme for mram applications
US11942126B2 (en) Selectively biasing magnetoresistive random-access memory cells
US11800817B2 (en) Phase change memory cell galvanic corrosion prevention
US20220108996A1 (en) Read-only memory with vertical transistors
US20220302207A1 (en) Same level mram stacks having different configurations

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination