KR102426892B1 - 조정 가능한 확률 상태를 갖는 메모리 디바이스 - Google Patents

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Abstract

일부 실시형태는 확률 난수 생성기에 관한 것이다. 확률 난수 생성기는 자기 터널 접합(MTJ)을 포함한 메모리 셀과, 메모리 셀의 MTJ에 결합된 액세스 트랜지스터를 포함한다. 가변 전류원이 액세스 트랜지스터에 결합되고, MTJ로부터 복수의 확률 랜덤 비트를 각각 포함하는 비트스트림을 생성하기 위하여 복수의 미리 결정된 전류 펄스 형태 각각을 MTJ에 제공하도록 구성된다. 미리 결정된 전류 펄스 형태는 MTJ에 대한 상이한 스위칭 확률에 대응하는 상이한 전류 진폭 및/또는 펄스폭을 갖는다.

Description

조정 가능한 확률 상태를 갖는 메모리 디바이스{MEMORY DEVICE WITH TUNABLE PROBABILISTIC STATE}
<관련 출원의 참조>
본 출원은 2019년 8월 30일에 출원한 미국 가출원 번호 제62/894,396호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 본 명세서에 원용된다.
본 개시내용은 개괄적으로 단독 메모리 칩에 사용되고 로직 칩 상에 집적된 메모리 어레이를 위한 휘발성 및 비휘발성 메모리에 관한 것이다. 보다 구체적으로, 본 개시내용은 자기 터널 접합(MTJ, magnetic tunnel junction) 디바이스 내의 자성막층의 자기 모멘트의 방향에 따라 정보를 저장하는 집적 회로용 자기 메모리 디바이스에 관한 것이다. 이러한 메모리는 가장 일반적으로 자기저항 랜덤 액세스 메모리(MRAM, magneto-resistive random access memory)라고 칭해진다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a는 자기 터널 접합(MTJ)의 일부 실시형태를 도시한다.
도 1b는 자기 터널 접합(MTJ)에 대한 평행 및 반평행 상태 사이의 에너지 전이의 일부 실시형태를 도시한다.
도 2는 MTJ 메모리 셀을 포함한 확률 난수 생성기의 일부 실시형태를 도시한다.
도 3은 일부 실시형태에 따른 전류 대 확률 스위칭 퍼센티지를 보여주는 플롯이다.
도 4는 미리 결정된 전류 펄스 형태의 수 및 MTJ 스위칭 확률에 대한 챠트를 나타낸다.
도 5는 MTJ 메모리 셀을 포함한 확률 난수 생성기의 일부 실시형태를 도시한다.
도 6은 MRAM 디바이스의 단면도의 일부 실시형태를 보여준다.
도 7은 도 6과 부합하는 MRAM 디바이스의 평면도의 일부 실시형태를 보여준다.
도 8은 일부 실시형태에 따른 비트스트림 생성 방법을 보여준다.
본 개시내용은 이 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
도 1a에 도시하는 바와 같이, 자기 터널 접합(MTJ)(100)은 박막의 비자성 배리어층(106), 통상 양자 역학 터널 배리어층에 의해 분리되는 제1 강자성막(102)과 제2 강자성막(104)을 포함한다. 제1 강자성막(102)(이하, "기준층"이라고 함)은 제1 자화 방향(mr)을 갖고, 제2 자성막(104)(이하, "자유층"이라고 함)은 가변 자화 방향(mf)을 갖는다. 도 1b에 도시하는 바와 같이, 기준층(102)의 자화 방향(mr)이 자유층(104)의 자화 방향(mf)과 정렬되어, 자화 방향(mr 및 mf)이 평행(P) 배향이 된다면(108 참조), 전자는 비교적 더 용이하게 배리어층(106)을 터너링할 것이며, 이것은 MTJ(100)가 저저항 상태인 것을 의미한다. 반면, 도 1b에 도시하는 바와 같이, 기준층(102)의 자화 방향(mr)이 자유층(104)의 자화 방향(mf)과 반평행하여, mr 및 mf가 반평행(AP) 배향이 된다면(108 참조), 전자는 배리어층(106)을 터널링하는 것이 더 어려워질 것이며, 이것은 MTJ(100)가 고저항 상태인 것을 의미한다. 이에, MTJ(100)은 자유층(104)의 자화 방향(mf)을 스위칭함으로써 이들 2개의 안정적 데이터 상태의 전기 저항 사이에서 스위칭될 수 있다. 에너지 배리어(Eb)는 이들 2개의 안정적인 데이터 상태들을 서로 구별한다.
MTJ(100) 내의 상태 스위칭(AP에서 P로 또는 P에서 AP로)은 MTJ(100)에 다양한 전류 펄스 형태를 제공함으로써 달성된다. 예를 들어, 전자가 기준층(102)를 통해 그리고 배리어층(106)을 통해 그리고 자유층(104)을 통해 상향으로 흐를 때에, 자유층(104)의 자화 방향은 포인팅 다운에서 포인트 업으로 스위칭될 수 있다. 그러나, 실제 애플리케이션에서는 전류 펄스 형태의 크기 및/또는 펄스폭이 더 작고/빨라지기 때문에 이 스위칭에 대해 확률적 성분이 존재한다. 예를 들어, 상대적으로 큰 전류 진폭 및 상대적으로 긴 펄스폭을 가진 전류 펄스 형태의 경우, 자유층(104)의 상태는 본질적으로 100 %의 기록 동작에 대해 스위칭될 수 있고, 상대적으로 작은 전류 진폭 및 상대적으로 작은 펄스폭을 갖는 기록 전류 펄스의 경우, 자유층의 자화 방향은 본질적으로 0 %의 기록 동작에 대해 스위칭될 수 있다. 이것은 중간 전류 진폭 및 중간 펄스폭을 갖는 기록 전류 펄스가 자유층(104)의 자화 방향(mf)을 덜 확실하게 한다는 것을 시사한다(따라서 셀에 기록된 데이터 상태는 이러한 중간 진폭 및 중간 펄스폭에 대해 다소 불확실하다).
본 개시내용은 이것을 하여 출력에서 하나 이상의 확률 랜덤 비트를 전달하는 MTJ 메모리 셀을 제공한다. 보다 구체적으로, MTJ 셀에 제공된 전류 레벨은 복수의 미리 결정된 전류 펄스 형태 중 하나가 되도록 선택되며, 각각의 미리 결정된 전류 펄스 형태는 MTJ에 대한 상이한 스위칭 확률에 대응한다. 이들 미리 결정된 전류 펄스 형태를 사용하여 시간에 따라 MTJ에 다양한 기록 동작을 수행하는 경우, MTJ는 상이한 데이터 상태를 출력하며, 각 데이터 상태는 해당 기록 동작을 수행하는데 사용되는 미리 결정된 전류 펄스에 대응하는 스위칭 확률을 따르는 랜덤한 값이다.
도 2는 MTJ 메모리 셀(202)을 포함한 확률 난수 생성기(200)의 일부 실시형태를 도시한다. MTJ 메모리 셀(202)은 금속 산화물 반도체 전계효과트랜지스터(MOSFET)와 같은 액세스 트랜지스터(206) 및 자기 터널 접합(MTJ)(100)을 포함한다. 도 1에 대해 전술한 바와 같이, MTJ(100)은 기준층(102)과 자유층(104), 그리고 강자성 기준층(102)을 자유층(104)로부터 분리시키는 비강자성 터널 배리어층(106)을 포함한다. 가변 전류원(214)이 액세스 트랜지스터(206)에 결합되고, 시간에 따라 액세스 트랜지스터(206)를 통해 MTJ(100)에 복수의 미리 결정된 전류 펄스 형태(in(tn))를 각각 제공하도록 구성된다. 복수의 각각의 타임 슬롯 동안 MTJ(100)에 인가될 때에, 미리 결정된 전류 펄스 형태는 MTJ(100)의 출력(216)에 비트스트림을 생성한다. 이 비트스트림은 복수의 확률 랜덤 비트(prbn(tn))를 각각 포함하며, 각각의 확률 랜덤 비트는 주어진 타임 슬롯 동안 미리 결정된 전류 펄스 형태에 의해 의해 생성된다. 미리 결정된 전류 펄스 형태(in(tn))는 MTJ에 대한 상이한 스위칭 확률에 대응하는 상이한 전류 진폭 및/또는 펄스폭을 갖는다.
예를 들어, 도 3 내지 도 4는 가변 전류원(214)이 7개(n=7)의 상이한 미리 결정된 전류 펄스 형태(i1, i2, i3, i4, i5, i6, i7)를 생성하도록 구성되는 예를 도시하고 있다. 도 3에서, 각각의 미리 결정된 전류 펄스 형태는 수직선이 나타내는 전류 진폭을 갖고, 각각은 본 예에서 서로 동일한 지속기간(펄스폭) 동안 인가된다. 예를 들어, 제1 미리 결정된 전류 펄스 형태(i1)는 21.3 암페어(A)의 고정 전류 진폭을 갖고, 미리 결정된 전류 펄스 형태 각각은 10 마이크로세컨드 내지 10 나노세컨트의 범위의 펄스폭을 가질 수 있다. 각각의 미리 결정된 전류 펄스 형태는 제1 안정적 데이터 상태(예컨대, 논리 "0")로부터 제2 안정적 데이터 상태(예컨대, 논리 "1")로 스위칭하기 위해 MTJ에 대해 상이한 스위칭 확률을 제공한다. MTJ에 대한 스위칭 확률은 도 3에서 스위칭 확률 곡선(302)으로서 플롯팅된다. 이에, 본 예에서의 전류 펄스는 상이한 전류 진폭을 갖고, MTJ에 인가될 때에, 전류 펄스는 스위칭 확률 곡선(302)에 의해 규정되는 바와 같이, 셀의 데이터 상태를 스위칭하는 상이한 스위칭 확률을 갖는다. 예를 들어, 제1 미리 결정된 전류 펄스 형태(i1)(예컨대, 21.3 A)가 MTJ(100)에 인가될 때에, 셀은 1.03 %의 스위칭 확률을 갖지만, 제4 미리 결정된 전류 펄스 형태(i4)(예컨대, 31.95 A)가 MTJ에 인가될 때에, 셀은 71.10 %의 스위칭 확률을 갖는다.
일부 실시형태에서, 메모리 셀의 MTJ의 스위칭 확률은 다음의 수학식에 의해 정의된다.
Figure 112020089961391-pat00001
여기서, Psw는 MTJ가 한 데이터 상태에서 다른 것으로 스위칭할 확률, t는 전류 펄스가 인가되는 시간, t0는 중간 상태로부터 안정적 데이터 상태 중 하나로 완화되는 MTJ 파일의 자유층의 고정 완화 시간, Eb는 안정적 데이터 상태들 사이의 에너지 밴드갭, Kb는 볼츠만 상수(예컨대, 1.38064852 × 10-23　m2kgs-2K-1)이고, T는 온도, Ic는 인가된 미리 결정된 전류 펄스 형태의 진폭, Ic0는 소위 "임계 전류"로, 일반적으로 MTJ의 데이터 상태를 스위칭하는데 필요한 고정 전류 값이다.
도 4에 도시하는 바와 같이, 제1 전류 펄스 형태(i1)는 MTJ를 제1 데이터 상태(예컨대, AP 상태)에서 제2 데이터 상태(예컨대, P 상태)로 스위칭할 1.03 % 확률에 대응하고, 따라서 MTJ를 그것의 현재 상태로 둘(예컨대, AP 상태를 유지할) 98.97 % 확률에 대응한다. 제2 전류 펄스 형태(i2)는 MTJ를 제1 데이터 상태(예컨대, AP 상태)에서 제2 데이터 상태(예컨대, P 상태)로 스위칭할 6.28 % 확률에 대응하고, 따라서 MTJ를 그것의 현재 상태로 둘(예컨대, AP 상태를 유지할) 93.72 % 확률에 대응한다. 제3 전류 펄스 형태(i3)는 MTJ를 제1 데이터 상태(예컨대, AP 상태)에서 제2 데이터 상태(예컨대, P 상태)로 스위칭할 28.33 % 확률에 대응하고, 따라서 MTJ를 그것의 현재 상태로 둘(예컨대, AP 상태를 유지할) 81.67 % 확률에 대응한다. 제4 전류 펄스 형태(i4)는 MTJ를 제1 데이터 상태(예컨대, AP 상태)에서 제2 데이터 상태(예컨대, P 상태)로 스위칭할 71.10 % 확률에 대응하고, 따라서 MTJ를 그것의 현재 상태로 둘(예컨대, AP 상태를 유지할) 28.90 % 확률에 대응한다. 제5 전류 펄스 형태(i5)는 MTJ를 제1 데이터 상태(예컨대, AP 상태)에서 제2 데이터 상태(예컨대, P 상태)로 스위칭할 95.95 % 확률에 대응하고, 따라서 MTJ를 그것의 현재 상태로 둘(예컨대, AP 상태를 유지할) 4.05 % 확률에 대응한다. 제6 전류 펄스 형태(i6)는 MTJ를 제1 데이터 상태(예컨대, AP 상태)에서 제2 데이터 상태(예컨대, P 상태)로 스위칭할 99.84 % 확률에 대응하고, 따라서 MTJ를 그것의 현재 상태로 둘(예컨대, AP 상태를 유지할) 0.16 % 확률에 대응한다. 제7 전류 펄스 형태(i7)는 MTJ를 제1 데이터 상태(예컨대, AP 상태)에서 제2 데이터 상태(예컨대, P 상태)로 스위칭할 99.99 % 확률에 대응하고, 따라서 MTJ를 그것의 현재 상태로 둘(예컨대, AP 상태를 유지할) 0.01 % 확률에 대응한다. 도 3 내지 도 4의 이들 전류 펄스 형태는 비제한적인 예시일 뿐이며, 다른 실시형태에서는 다른 전류 펄스 형태가 사용될 수 있다. 예를 들어, 일부 예에 있어서, 복수의 전류 펄스 형태는 10 % 내지 90 %의 확률로 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하도록 유도할 수 있는 반면, 다른 예에 있어서 복수의 전류 펄스 형태는 5 % 내지 95 %의 확률로 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하도록 유도할 수 있다.
따라서, 다시 도 2를 참조하면, 제1 타임 슬롯(t1) 동안, 가변 전류원(214)은 MTJ(100)에 제1 미리 결정된 전류 형태(i1(t1))(예컨대, 21.3 A)을 인가하여, MTJ(100)를 제1 확률 랜덤 비트(prb1(t1))을 출력하도록 유도할 수 있다(예컨대, 비트가 AP 상태로 스위칭될 1.03 % 확률, 비트가 스위칭되지 않고 P 상태로 유지될 98.97 % 확률). 제1 확률 랜덤 비트는 "무작위"이며, 즉, 미리 결정된 전류 형태가 MTJ에 다수회 인가된 다음 MTJ가 판독되면, 제1 미리 결정된 전류 형태가 인가될 때마다 MTJ로부터 판독되는 결과적인 확률 랜덤 비트는 예측 불가능한 MTJ의 상태 변화로 인해 달라질 것이다. 따라서, 매번 동일한 제1 미리 결정된 전류 형태가 인가되더라도, 제1 확률 데이터 상태는 "무작위"인데, 이것은 어떤 경우에는 MTJ로부터 판독되는 제1 확률 랜덤 비트가 "1"이 될 것이고 다른 경우에는 MTJ로부터 판독되는 제1 확률 랜덤 비트가 "0"이 될 것을 의미한다. 제1 확률 데이터 상태는 또한 "확률적"인데, 이것은 미리 결정된 전류 형태에 대한 임의성이 결과 상태가 "1"인지 "0"인지의 가중 분포(weighted distribution)를 따르고 가중 분포는 제1 미리 결정된 전류 형태의 진폭 및/또는 펄스폭에 기초하는 것을 의미한다.
마찬가지로, 제2 타임 슬롯(t2) 동안, 가변 전류원(214)은 MTJ(100)에 제2 미리 결정된 전류 형태(i2(t2))(예컨대, 24.85 A)를 인가하여, MTJ(100)를 제2 확률 랜덤 비트(prb2(t2))를 출력하도록 유도할 수 있다. 도 2 내지 도 3의 예에서, 제2 미리 결정된 전류 형태(i2(t2))는 MTJ의 데이터 상태를 스위칭할 6.28 % 확률과, MTJ의 데이터 상태를 변경 없이 유지할 93.72 % 확률을 갖는다.
제3 타임 슬롯(t3) 동안, 가변 전류원(214)은 MTJ(100)에 제3 미리 결정된 전류 형태(i3(t3))(예컨대, 28.4 A)를 인가하여, MTJ(100)를 제3 확률 랜덤 비트(prb3(t3))를 출력하도록 유도할 수 있다. 도 2 내지 도 3의 예에서, 제3 확률 랜덤 비트는 MTJ의 데이터 상태를 스위칭할 28.33 % 확률과, MTJ의 데이터 상태를 변경 없이 유지할 71.67 % 확률을 갖는다.
제4 타임 슬롯(t4) 동안, 가변 전류원(214)은 MTJ(100)에 제4 미리 결정된 전류 형태(i4(t4))(예컨대, 31.95 A)를 인가하여, MTJ(100)를 제3 확률 랜덤 비트(prb4(t4))를 출력하도록 유도할 수 있다. 도 2 내지 도 3의 예에서, 제4 미리 결정된 전류 형태(i4(t4))는 MTJ의 데이터 상태를 스위칭할 71.10 % 확률과, MTJ의 데이터 상태를 변경 없이 유지할 29.9 % 확률을 갖는다. 제5 타임 슬롯(t5), 제6 타임 슬롯(t6), 및 제7 타임 슬롯(t7)은 대응하는 미리 결정된 전류 펄스 형태(각각 i5, i6, i7)를 사용하며, 대응하는 확률 랜덤 비트(각각 prb5(t5), prb6(t6), prb7(t7))를 유도한다.
컨트롤러(208)가 가변 전류원(214)에 의해 제공된 전류를 시간에 따라 변조하여 출력(216) 상에 확률 랜덤 비트의 비트스트림을 생성할 수 있으며, 여기서 전체로서의 비트스트림의 비트 및/또는 개별 비트는 "0" 상태와 "1" 상태 사이에서 미리 결정된 가중치를 따른다. 이러한 비트스트림은 모델링, 암호화, 및/또는 기타 애플리케이션에 사용될 수 있다.
또한, 다수의 미리 결정된 전류 펄스 형태가 MTJ에 연속적으로 인가되어, 각각의 미리 결정된 전류 펄스 형태가 MTJ에 인가된 확률에 기초하여 "1" 또는 "0"이 될 최종 확률을 갖는 비트를 제공할 수 있다. 예를 들어 MTJ가 초기에 "0"상태인 것으로 알려진 제1 경우를 고려하기로 한다. 제3 미리 결정된 전류 펄스 형태(i3)가 MTJ 상태에 인가될 때에, MTJ는 "1" 상태로 플립핑될 28.33 % 확률을 갖는다. 그러나, MTJ가 판독되지 않는 것이 아니라 미리 결정된 또 다른 제3 전류 펄스 형태(i3)가 MTJ 상태에 인가된다면, MTJ는 이제 "1" 상태로 스위칭할 28.33 % + 28.33 % * 28.33 % 확률(즉, 36.36 % 확률)을 갖는다. 이것은, 제3 미리 결정된 전류 펄스 형태(i3)가 인가되는 제1 시간은 28.33 %의 셀 플립핑 확률을 제공하고, 제3 미리 결정된 전류 펄스 형태(i3)가 인가되는 제2 시간은 MTJ가 플립핑할 조금 더 작은 추가 확률(즉, 28.33 % * 28.33 % 확률 = 8.026 % 확률)을 더하기 때문이다. 따라서, 시간에 따라 연속적인 미리 결정된 전류 펄스 형태를 MTJ에 인가함으로써, 도 4에 예시하는 것 외에 추가 확률이 생성될 수 있다. 이 접근법은 미리 결정된 전류 진폭의 더 작은 세트로 더 많은 확률을 생성할 수 있기 때문에, 더 간단한 하드웨어(예컨대, 더 적은 트랜지스터를 구비한 더 작은 풋프린트 하드웨어)가 필요한 상황에서 유리하다. 다른 예로서, MTJ가 초기에 "0"상태인 것으로 알려진 제2 경우를 고려하기로 한다. 도 4에는 50 %의 MTJ 스위칭 확률을 전달하는 미리 결정된 전류 펄스 형태를 도시하지 않더라도, i3 및 i4의 2개의 연속적인 미리 결정된 전류 펄스 형태가 MTJ에 인가되나 이들 사이에서 판독이 발생하지 않는 경우, MTJ가 플립핑할 최종 확률은 거의 50 %임을 알아야 한다. 보다 구체적으로, i3이 셀을 플립핑할 확률이 28.33 %이고 이 때에 i4가 인가되면, 셀을 플립핑할 전체 확률이 추가로 28.33 % * 71.10 %만큼 증가(즉, 20.11 %만큼 증가)하여, MTJ가 플립핑할 전체 확률은 48.44 %(즉, 28.33 % + 20.11 %)이다. 이와 같이, 미리 결정된 전류 펄스 형태의 작은 서브세트가 폭넓은 배열의 확률 랜덤 값을 나타내는 비트스트림을 전달할 수 있다.
앞에서 도 2 내지 도 4는 n = 7 개의 미리 결정된 전류 펄스 형태인 예에 대하여 설명하였지만, 일반적으로 n은 임의의 양의 정수값일 수 있음을 이해할 것이다. 또한, 예시하는 n=7 개의 미리 결정된 전류 펄스 형태가 확률 랜덤 비트를 생성하기 위해 사용되지만, 전통적인 판독(read) 및 기록(write) 동작을 위해 추가적인 전류 펄스 형태가 생성될 수 있음을 이해할 것이다. 확률 랜덤 비트를 생성하는데 사용되는 전류 펄스 형태와 비교하여, 전통적인 기록 동작은 적어도 99.99 % 확률로 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하는 제1 기록 전류 펄스 형태를 사용하고, 적어도 99.99 %의 확률로 MTJ를 제2 데이터 상태에서 제 1 데이터 상태로 스위칭하는 제2 기록 전류 펄스 형태를 사용한다. 따라서, 가변 전류원은 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 확정적으로 스위칭하기 위해 제1 기록 전류 펄스 형태를, MTJ를 제2 데이터 상태에서 제1 데이터로 확정적으로 스위칭하기 위해 제2 기록 전류 펄스 형태를, 그리고 시간에 따라 MTJ의 출력에 확률 랜덤 비트를 제공하는 복수의 전류 펄스 형태를 생성할 수 있다.
또한, 주로 MTJ와 관련하여 본 개시내용이 설명되지만, 다른 실시형태에서는, 그 중에서도, 강유전성 메모리, 저항성 랜덤 액세스 메모리(RRAM), 및/또는 위상 변화 메모리와 같은 가변 저항기를 포함한 다른 유형의 저항성 메모리 셀도 본 개시내용의 범위 내에 있는 것으로 간주된다.
도 5는 MTJ 메모리 셀(202)을 포함한 확률 난수 생성기(200)의 보다 상세한 예를 도시한다. 이 예에서, 가변 전류원(214)은 서로 병렬로 배치되는 복수의 전류 경로(502a-502e)를 포함한다. 복수의 MTJ(100a-100e) 각각과 복수의 트랜지스터(206a-206e) 각각이 복수의 전류 경로(502a-502e) 각각에 배열된다. 각각의 전류 경로는 해당 전류 경로 상에 직렬로 배열되는 각각의 트랜지스터와 각각의 MTJ를 포함한다.
컨트롤러(508)가 복수의 MTJ(100a-100e)에 대해 제어 라인(510) 상에 다중 비트 디지털 코드를 기록하도록 구성되며, 다중 비트 디지털 코드의 값은 확률 랜덤 비트의 생성을 유도하기 위해 복수의 미리 결정된 전류 펄스 형태로부터 MTJ(202)에 인가될 미리 결정된 전류 펄스 형태를 선택한다. 예를 들어, 도 5의 실시형태에는, 5개의 전류 경로와 5개의 대응하는 MTJ가 있다. 가변 전류원(214)의 입력 전류단(512)이 복수의 전류 경로 각각에 결합되어 입력 전류단(512)로부터 복수의 전류 경로(502a-502e)가 분기된다. 출력 전류단(514)이 복수의 전류 경로의 제1 서브세트(516)에 결합되고, 접지단(518)이 복수의 전류 경로의 제2 서브세트(520)에 결합된다. MTJ 셀(202)의 액세스 트랜지스터(206)는 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 제1 및 제2 소스/드레인 영역 사이에 배치된 게이트를 포함한다. 액세스 트랜지스터의 제1 소스/드레인 영역은 MTJ(100)에 결합되고, 액세스 트랜지스터의 제2 소스/드레인 영역은 출력 전류단(514)에 결합된다.
동작 중에, 각각의 MTJ(100a-100e)는 2개의 저항 상태: 제1 데이터 상태(예컨대, 논리 "1")를 해당 MTJ에 기록함으로써 유도될 수 있는 고저항 상태(예컨대, 반평행 상태); 또는 제2 데이터 상태(예컨대, 논리 "0")를 해당 MTJ에 기록함으로써 유도될 수 있는 저저항 상태(예컨대, 평행 상태) 중 하나일 수 있다. 이에, 이들 MTJ(100a-100e)에 기록되는 "0" 및/또는 "1"은 본질적으로 100 % 확률로 MTJ의 상태를 플립핑하기에 충분히 큰 전류(예컨대, 200 ㎂보다 큼)를 가지며, 복수의 MTJ(100a-100e)에 제공되는 다중 비트 디지털 코드는 MTJ 메모리 셀(202)에 제공되는 미리 결정된 전류 펄스 형태를 설정한다. MTJ의 다양한 저항 때문에, 전류 펄스(i)가 입력단(512)에 인가될 때에, 전류 펄스의 제1 부분은 전류 경로의 제1 서브세트(516)를 통과하게 되고, 전류 펄스의 제2 부분은 복수의 전류 경로의 제2 서브세트(520)를 통해 접지로 전환된다. 전류 펄스의 제1 부분이 전류 펄스의 제2 부분보다 큰(또는 그 반대의 경우) 정도는 전류 경로의 제1 서브세트(516) 및 전류 경로의 제2 서브세트(520)에서의 MTJ(100a-100e)의 상대 저항에 기초한다.
따라서, 예를 들어 제1 타임 슬롯에서 제어 라인(510) 상에 "11001"의 제1 다중 비트 디지털 코드를 기록하면 제1 MTJ(100a)는 고저항 데이터 상태, 제2 MTJ(100b)는 고저항 데이터 상태, 제3 MTJ(100c)는 저저항 데이터 상태, 제4 MTJ(100d)는 저저항 데이터 상태, 그리고 제5 MTJ(100e)는 고저항 데이터 상태가 된다. MTJ의 저항 때문에, 전류 펄스(i)가 입력단(512)에 인가될 때에, 이 제1 다중 비트 디지털 코드는 MTJ 셀을 스위칭할 제1 확률을 갖는 제1 미리 결정된 전류 펄스(i1)을 MTJ 셀(202)에 제공한다. 따라서, 제1 타임 슬롯 동안, MTJ 셀(202)은 제1 확률 랜덤 비트를 저장한다.
제1 타임 슬롯에서 "00011"의 제2 다중 비트 디지털 코드를 기록하면 제1 MTJ(100a)는 저저항 데이터 상태, 제2 MTJ(100b)는 저저항 데이터 상태, 제3 MTJ(100c)는 저저항 데이터 상태, 제4 MTJ(100d)는 고저항 데이터 상태, 그리고 제5 MTJ(100e)는 고저항 데이터 상태가 된다. MTJ의 저항 때문에, 이 제2 다중 비트 디지털 코드는 MTJ 셀을 스위칭할 제2 확률을 갖는 제2 미리 결정된 전류 펄스(i2)을 MTJ 셀(202)에 제공한다. 이 예에서, 제2 확률은 제1 확률보다 클 수 있으며, 따라서 제2 타임 슬롯 동안, MTJ 셀(202)은 제1 다중 비트 디지털 코드보다 MTJ 셀을 스위칭할 가능성이 더 높은 제2 확률 랜덤 비트를 저장한다.
제3 타임 슬롯에서 "11100"의 제3 다중 비트 디지털 코드를 기록하면 제1 MTJ(100a)는 고저항 데이터 상태, 제2 MTJ(100b)는 고저항 데이터 상태, 제3 MTJ(100c)는 고저항 데이터 상태, 제4 MTJ(100d)는 저저항 데이터 상태, 그리고 제5 MTJ(100e)는 저저항 데이터 상태가 된다. MTJ의 저항 때문에, 이 제3 다중 비트 디지털 코드는 MTJ 셀을 스위칭할 제2 확률을 갖는 제2 미리 결정된 전류 펄스(i3)을 MTJ 셀(202)에 제공한다. 이 예에서, 제3 확률은 제1 확률보다 작을 수 있으며, 따라서 제3 타임 슬롯 동안, MTJ 셀(202)은 제1 다중 비트 디지털 코드보다 MTJ 셀을 스위칭할 가능성이 더 높은 제3 확률 랜덤 비트를 저장한다. 각각의 기록 동작 후에 MTJ 셀(202)을 판독함으로써, 다수의 확률 랜덤 비트로 구성된 비트스트림이 형성된다.
도 7은 MRAM 집적 회로(600)의 인터커넥트 구조(604)에 배치되는 강자성 메모리 스택(300a, 300b)을 포함하는 MRAM 집적 회로(600)의 일부 실시형태의 단면도를 도시한다. 집적 회로(600)는 기판(606)을 포함한다. 기판(606)은 예컨대 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 SOI(silicon-on-insulator) 기판일 수 있다. 예시하는 실시형태는 기판(606) 내에 유전체로 충전된 트렌치를 포함할 수 있는 하나 이상의 STI(shallow trench isolation) 영역(608)을 도시한다.
2개의 워드 라인(WL) 트랜지스터(610, 612)가 STI 영역(608) 사이에 배치된다. 워드 라인 트랜지스터(610, 612)는 워드 라인 게이트 전극(614, 616) 각각과, 워드 라인 게이트 유전체(618, 620) 각각과, 워드 라인 측벽 스페이서(622)와, 소스/드레인 영역(624)을 포함한다. 소스/드레인 영역(624)은 기판(606) 내에서 워드 라인 게이트 전극(614, 616)과 STI 영역(608) 사이에 배치되고, 각각 게이트 유전체(618, 620) 아래에서 제2 전도성 타입의 채널 영역과 반대되는 제1 전도성 타입을 갖도록 도핑된다. 워드 라인 게이트 전극(614, 616)은 예컨대 알루미늄, 구리, 또는 이들의 조합과 같은 금속 또는 도핑된 폴리실리콘일 수 있다. 워드 라인 게이트 유전체(618, 620)는 예컨대 실리콘 이산화물과 같은 산화물, 또는 하이-k 유전체 재료일 수 있따. 워드 라인 측벽 스페이서(622)는 예컨대 실리콘 질화물(예컨대, Si3N4)로 제조될 수 있다.
인터커넥트 구조(604)는 구조(606) 위에 배열되고 디바이스(예컨대, 트랜지스터(610, 612))를 서로 결합시킨다. 인터커넥트 구조(604)는 교대로 서로의 위에 적층되는 복수의 IMD층(626, 628, 630)과 복수의 금속화층(632, 634, 636)을 포함한다. IMD층(626, 628, 630)는, 예컨대 비도핑 실리케이트 유리와 같은 로우-k 유전체, 또는 실리콘 이산화물과 같은 산화물, 또는 익스트림 로우-k 유전체층으로 제조될 수 있다. 금속화층(632, 634, 636)은 트렌치 내에 형성되는 금속 라인(638, 640, 642)을 포함하고, 구리 또는 알루미늄과 같은 금속으로 제조될 수 있다. 컨택(644)은 하부 금속화층(632)으로부터 소스/드레인 영역(624) 및/또는 게이트 전극(614, 616)까지 연장되고, 비아(646)는 금속화층(632. 634, 636) 사이에 연장된다. 컨택(644) 및 비아(646)는 유전체 보호층(650,652)(유전체 재료로 제조될 수 있고 제조 중에 에칭 정지층으로서 기능할 수 있음)을 통해 연장된다. 유전체 보호층(650, 652)은 예컨대 SiC와 같은 익스트림 로우-k 유전체 재료로 제조될 수 있다. 컨택(644) 및 비아(646)는 예컨대 구리나 텅스텐과 같은 금속으로 제조될 수 있다.
MRAM 강자성 메모리 스택(300a, 300b)은 각각의 데이터 상태를 저장하도록 구성되며, 인터커넥트 구조(604) 내에서 이웃하는 금속층들 사이에 배열된다. MRAM 강자성 메모리 스택(300a)은 전도성 재료로 제조되는 하부 전극(654) 및 상부 전극(656)을 포함한다. 일부 실시형태에서, 하부 전극(132)은 예컨대 탄탈(Ta), 탄탈 질화물(TaN), 또는 루테늄(Ru)을 포함할 수 있고, 상부 전극(136)은 예컨대 탄탈(Ta), 탄탈 질화물(TaN), 또는 루테늄(Ru)을 포함할 수 있다. 하부 전극(132) 및 상부 전극(136)은 구현예에 따라 동일한 재료 또는 상이한 재료일 수 있다.
MRAM 강자성 메모리 스택(300a, 300b)은 각각 하부 전극(132) 위에 배치된 기준층(102), 및 기준층(102) 위에 배치되고 배리어층(106)에 의해 기준층(102)으로부터 분리되는 자유층(104)을 더 포함한다. 기준층(102)은 "고정된" 자화 방향을 갖는 강자성층이다. 예로서, 기준층(102)의 자화 방향은 "위쪽", 즉 상부 전극(136)을 가리키는 기준층(102)의 평면에 수직일 수 있지만, 다른 실시형태에서는 "평면내", 예컨대 기준층(102)의 평면 내에 있을 수도 있다. 일부 경우에 박막의 유전체층 또는 비자성 금속층일 수도 있는 배리어층(106)은 기준층(102)을 자유층(104)으로부터 분리한다. 배리어층(106)은 기준층(102)과 자유층(104) 사이에서 전류의 양자 역학 터널링을 허용하기에 충분히 얇은 터널 배리어일 수 있다. 일부 실시형태에서, 배리어층(106)은 알루미늄 산화물(AlOx) 또는 티탄 산화물(TiOx)과 같은 비정질 배리어, 또는 마그네슘 산화물(MgO) 또는 스피넬(예를 들어, MgAl2O4)과 같은 결정질 배리어를 포함할 수 있다. 자유층(104) 및 기준층(102)은 철, 코발트, 니켈, 철 코발트, 니켈 코발트, 코발트 철 붕화물, 철 붕화물, 철 백금, 철 팔라듐 등을 포함할 수 있다. 예로서, 자유층(104) 및 기준층(102)은 각각 코발트 철 붕소(CoFeB 층을 포함할 수 있다. 자유층(104)은 자화 방향을 MTJ에 저장된 이진 데이터 상태에 대응하는 2개의 자화 상태 중 하나로 변경할 수 있다. 예를 들어, 제1 상태에서, 자유층(104)은 자유층(104)의 자화 방향이 기준층(102)의 자화 방향과 평행하게 정렬되는 "상향" 자화 방향을 가질 수 있으며, 이에 따라 MTJ 스택에 상대적으로 저저항을 제공한다. 제2 상태에서, 자유층(104)은 기준층(102)의 자화 방향과 정렬되고 반평행한 "하향" 자화 방향을 가질 수 있으며, 이에 따라 MTJ 스택에 상대적으로 고저항을 제공한다.
일부 실시형태에서, 자유층(104)은 철, 니켈, 코발트, 붕소 및 이들의 합금과 같은 자성 금속, 예컨대 CoFeB 강자성 자유층을 포함할 수 있다.
또한 일부 실시형태에서는, 합성 반강자성(SyAF)층(109)은 기준층(102) 아래 또는 자유층(104)의 반대편인 기준층(102)의 한쪽 측에 배치된다. SyAF층(109)은 구속된 또는 "고정된" 자화 방향을 갖는 강자성 재료로 제조된다. 이 "고정된" 자화 방향은 경우에 따라 전체 칩이 제조된 후 높은 자기장에 대한 초기화 노출에 의해 달성될 수 있다.
도 7은 도 6 내지 도 7에 도시한 절단선으로 표시하는 도 6의 집적 회로(600)의 평면도의 일부 실시형태를 도시한다. 보다시피, 강자성 메모리 스택(300a, 300b)은 일부 실시형태의 경우 위에서 볼 때 정사각형 형상을 가질 수 있다. 그러나, 다른 실시형태에서는, 예컨대 다수의 에칭 공정의 현실성 때문에, 예시하는 정사각형 형상의 모서리가 둥글어질 수 있으며, 그 결과 MRAM 강자성 메모리 스택(300a, 300b)은 모서리가 둥근 정사각형 형상을 갖거나 원형 형상을 갖는다. MRAM 강자성 메모리 스택(300a, 300b)은 각각 금속 라인(640) 위에 배열되고, 일부 실시형태에서 비아 또는 컨택의 개재 없이 각각 금속 라인(642)과 직접 전기 접속하는 상부 전극(656)을 갖는다. 다른 실시형태에서는, 비아 또는 컨택이 상부 전극(656)을 금속 라인(642)에 결합시킨다.
도 8은 일부 실시형태에 따른 비트스트림 생성 방법(800)을 도시한다. 도 8은 일련의 단계로서 설명되지만, 이들 단계는 다른 실시형태에서 단계의 순서가 변경될 수 있다는 것을 제한하지 않으며 개시된 방법은 여기에 개시하는 구조에 의해 제한되지 않는다는 것을 이해할 것이다. 다른 실시형태에서는, 도시 및/또는 설명된 일부 단계가 전체적으로 또는 부분적으로 생략될 수도 있다
802에서 MTJ가 제1 데이터 상태로 제공된다.
804에서, 미리 결정된 복수의 전류 펄스 형태로부터 제1 미리 결정된 전류 펄스 형태가 선택되고, 제1 미리 결정된 전류 펄스 형태는 MTJ가 제1 데이터 상태일 때에 MTJ에 인가된다. 미리 결정된 전류 펄스 형태는 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하는 상이한 스위칭 확률에 대응하는 상이한 전류 진폭 및/또는 펄스폭을 갖는다. 일부 실시형태에서, 제1 미리 결정된 전류 펄스는 5 % 내지 95 %의 제1 스위칭 확률로 MTJ를 제1 데이터 상태로부터 제2 데이터 상태로 스위칭하도록 구성된다. 따라서, 제1 미리 결정된 전류 펄스 형태는 MTJ로부터 제1 확률 랜덤 비트를 제공할 수 있고, 제1 확률 랜덤 비트는 판독될 때까지 다소 불확실한 제1 데이터 상태를 갖는다.
806에서, 복수의 미리 결정된 전류 펄스 형태로부터 제2 미리 결정된 전류 펄스가 MTJ에 인가되어 제2 데이터 상태를 MTJ에 기록한다. 제2 미리 결정된 전류 펄스는 제2 전류 진폭 및 제2 펄스폭을 가지며, 적어도 99.99 % 확률로 MTJ를 제1 데이터 상태로부터 제2 데이터 상태로 스위칭하도록 구성된다. 따라서, 제2 미리 결정된 전류 펄스 형태는 예를 들어 논리 "1" 상태와 같이 MTJ로부터 본질적으로 확실한 제2 데이터 상태를 제공할 수 있다.
808에서, 복수의 미리 결정된 전류 펄스 형태로부터 제3 미리 결정된 전류 펄스가 MTJ에 인가된다. 제3 미리 결정된 전류 펄스는 제3 전류 진폭 및 제2 펄스폭을 가지며, 적어도 99.99 % 확률로 MTJ를 제2 데이터 상태로부터 제1 데이터 상태로 스위칭하도록 구성된다. 따라서, 제3 미리 결정된 전류 펄스 형태는 예를 들어 논리 "0" 상태와 같이 MTJ로부터 본질적으로 확실한 제3 데이터 상태를 제공할 수 있다.
810에서, 복수의 미리 결정된 전류 펄스 형태로부터 제4 미리 결정된 전류 펄스가 MTJ에 인가된다. 제4 미리 결정된 전류 펄스 형태는 제1 미리 결정된 전류 진폭 및/또는 제1 펄스폭과는 상이한 제4 전류 진폭 및/또는 제4 펄스폭을 갖는다. 일부 실시형태에서, 제4 미리 결정된 전류 펄스는 5 % 내지 95 %의 제1 스위칭 확률로 MTJ를 제1 데이터 상태로부터 제2 데이터 상태로 스위칭하도록 구성된다. 따라서, 제4 미리 결정된 전류 펄스 형태는 MTJ로부터 제2 확률 랜덤 비트를 제공할 수 있고, 제2 확률 랜덤 비트는 판독될 때까지 다소 불확실한 제4 데이터 상태를 갖는다.
일부 실시형태는 확률 난수 생성기에 관한 것이다. 확률 난수 생성기는 자기 터널 접합(MTJ)을 포함한 메모리 셀을 포함한다. 가변 전류원이 MTJ에 결합된다. 가변 전류원은 복수의 확률 랜덤 비트를 각각 포함하는 비트스트림을 생성하기 위하여, 복수의 타임 슬롯 각각에서 복수의 미리 결정된 전류 펄스 형태 각각을 MTJ에 제공하도록 구성된다. 미리 결정된 전류 펄스 형태는 MTJ에 대한 상이한 스위칭 확률에 대응하는 상이한 전류 진폭 및/또는 펄스폭을 갖는다.
일부 다른 실시형태는 확률 변수 비트를 포함하는 데이터의 비트스트림을 생성하는 방법에 관한 것이다. 상기 방법에서, 제1 데이터 상태의 자기 터널 접합(MTJ)이 제공된다. 미리 결정된 복수의 전류 펄스 형태로부터 제1 미리 결정된 전류 펄스 형태가 선택되어, MTJ가 제1 데이터 상태일 때에 MTJ에 인가된다. 미리 결정된 전류 펄스 형태는 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하는 상이한 스위칭 확률에 대응하는 상이한 전류 진폭 및/또는 펄스폭을 갖는다.
일부 다른 실시형태는 확률 난수 생성기에 관한 것이다. 확률 난수 생성기는 제1 저항에 대응하는 제1 안정적 데이터 상태와 제2 저항에 대응하는 제2 안정적 데이터 상태 사이를 스위칭하도록 구성된 가변 저항기를 포함하는 메모리 셀을 포함한다. 제2 저항은 제1 저항과는 상이하다. 가변 전류원이 가변 저항기에 결합되고 복수의 미리 결정된 전류 펄스 형태를 제공하도록 구성된다. 컨트롤러는 제1 타임 슬롯 동안 복수의 미리 결정된 전류 펄스 형태 중 제1 미리 결정된 전류 펄스 형태를 가변 저항기에 인가함으로써 제1 안정적 데이터 상태를 메모리 셀에 기록하고, 제2 타임 슬롯 동안 복수의 미리 결정된 전류 펄스 형태 중 제2 미리 결정된 전류 펄스 형태를 메모리 셀에 인가함으로써 제2 안정적 데이터 상태를 가변 저항기에 기록하고, 제3 타임 슬롯 동안 복수의 미리 결정된 전류 펄스 형태 중 제3 미리 결정된 전류 펄스 형태를 가변 저항기에 인가함으로써 확률 랜덤 데이터 상태를 가변 저항기에 기록하도록 구성된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 확률 난수 생성기(probabilistic random number generator)에 있어서,
자기 터널 접합(MTJ, magnetic tunnel junction)을 포함한 메모리 셀과,
상기 MTJ에 결합된 가변 전류원을 포함하고,
상기 가변 전류원은 복수의 확률 랜덤 비트 각각을 포함하는 비트스트림을 생성하기 위하여, 복수의 타임 슬롯 각각에서 복수의 미리 결정된 전류 펄스 형태 각각을 상기 MTJ에 제공하도록 구성되고, 상기 미리 결정된 전류 펄스 형태는 상기 MTJ에 대한 상이한 스위칭 확률에 대응하는 상이한 전류 진폭 및 상이한 펄스폭 중 적어도 하나를 갖는 것인, 확률 난수 생성기.
2. 제1항에 있어서, 상기 복수의 미리 결정된 전류 펄스 형태는 상기 MTJ에 대한 적어도 3개의 상이한 각각의 스위칭 확률에 대응하는 적어도 3개의 상이한 미리 결정된 전류 펄스 형태를 포함하는 것인, 확률 난수 생성기.
3. 제1항에 있어서,
확률 랜덤 값에 따라 상기 MTJ를 제1 데이터 상태로부터 제2 데이터 상태로 스위칭하도록 유도하기 위해 상기 복수의 미리 결정된 전류 펄스 형태로부터 미리 결정된 전류 펄스 형태를 선택하도록 구성되는 컨트롤러를 더 포함하고, 상기 확률 랜덤 값은 상기 MTJ가 상기 제1 데이터 상태에서 상기 제2 데이터 상태로 스위칭하도록 10 %과 90 % 사이에 있는 것인, 확률 난수 생성기.
4. 제3항에 있어서,
제1 미리 결정된 전류 펄스 형태는 상기 MTJ를 상기 제1 데이터 상태에서 상기 제2 데이터 상태로 스위칭하는 제1 스위칭 확률에 대응하는 제1 진폭 또는 제1 펄스폭을 갖고,
제2 미리 결정된 전류 펄스 형태는 상기 MTJ를 상기 제1 데이터 상태에서 상기 제2 데이터 상태로 스위칭하는 제2 스위칭 확률에 대응하는 제2 진폭 또는 제2 펄스폭을 갖는 것인, 확률 난수 생성기.
5. 제4항에 있어서, 상기 제1 진폭 및/또는 상기 제1 펄스폭은 상기 제2 진폭 및/또는 상기 제2 펄스폭보다 작고, 상기 제1 스위칭 확률은 상기 제2 스위칭 확률보다 작은 것인, 확률 난수 생성기.
6. 제4항에 있어서, 상기 제1 스위칭 확률은 10 %와 90 % 사이이고, 상기 제2 스위칭 확률도 10 %와 90 % 사이지만 상기 제1 스위칭 확률과는 상이한 것인, 확률 난수 생성기.
7. 제4항에 있어서,
상기 복수의 미리 결정된 전류 펄스 형태 중 제3 미리 결정된 전류 펄스는 적어도 99.99 % 확률로 상기 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하도록 구성된 제3 전류 진폭 및 제3 펄스폭을 갖고,
상기 복수의 미리 결정된 전류 펄스 형태 중 제4 미리 결정된 전류 펄스는 적어도 99.99 % 확률로 상기 MTJ를 제2 데이터 상태에서 제1 데이터 상태로 스위칭하도록 구성된 제4 전류 진폭 및 제3 펄스폭을 갖는 것인, 확률 난수 생성기.
8. 제1항에 있어서, 상기 가변 전류원은,
서로 병렬로 배치된 복수의 전류 경로와,
상기 복수의 전류 경로 상에 각각 배치된 복수의 MTJ와,
상기 복수의 전류 경로 상에 각각 배열된 복수의 트랜지스터를 포함하고, 각각의 전류 경로는 해당 전류 경로 상에 직렬로 배열된 각각의 트랜지스터와 각각의 MTJ를 포함하는 것인, 확률 난수 생성기.
9. 제8항에 있어서,
상기 복수의 MTJ에 다중 비트 디지털 코드를 기록하도록 구성된 컨트롤러를 더 포함하고, 상기 다중 비트 디지털 코드의 값은 확률 랜덤 비트의 생성을 유도하기 위해 상기 복수의 미리 결정된 전류 펄스 형태 중에서 상기 MTJ에 인가될 미리 결정된 전류 펄스 형태를 선택하는 것인, 확률 난수 생성기.
10. 제8항에 있어서, 상기 가변 전류원은,
상기 복수의 전류 경로에 결합된 입력 전류단으로서, 상기 복수의 전류 경로는 상기 입력 전류단을 분기시키는 것인 상기 입력 전류단과,
상기 복수의 전류 경로의 제1 서브세트에 결합된 출력 전류단과,
상기 복수의 전류 경로의 제2 서브세트에 결합된 접지단을 더 포함하는 것인, 확률 난수 생성기.
11. 제10항에 있어서,
상기 MTJ와 상기 출력 전류단 사이에 결합된 액세스 트랜지스터를 더 포함하고, 상기 액세스 트랜지스터는 제1 소스/드레인 영역, 제2 소스/드레인 영역, 및 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 배치된 게이트를 포함하며, 상기 액세스 트랜지스터의 제1 소스/드레인 영역은 상기 MTJ에 결합되고, 상기 액세스 트랜지스터의 제2 소스/드레인 영역은 상기 출력 전류단에 결합되는 것인, 확률 난수 생성기.
12. 제1항에 있어서, 상기 MTJ는,
강자성 자유층과,
상기 강자성 자유층 위에 있는 비자성 배리어층과,
상기 비자성 배리어층 위에 있는 강자성 기준층을 포함하는 것인, 확률 난수 생성기.
13. 확률 랜덤 비트를 포함하는 데이터의 비트스트림을 생성하는 방법에 있어서,
제1 데이터 상태의 자기 터널 접합(MTJ)을 제공하는 단계와,
복수의 미리 결정된 전류 펄스 형태로부터 제1 미리 결정된 전류 펄스 형태를 선택하고, 상기 MTJ가 상기 제1 데이터 상태일 때에 상기 제1 미리 결정된 전류 펄스 형태를 상기 MTJ에 인가하는 단계를 포함하고,
상기 미리 결정된 전류 펄스 형태는 상기 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하는 상이한 스위칭 확률에 대응하는 상이한 전류 진폭 또는 상이한 펄스폭을 갖는 것인, 비트스트림 생성 방법.
14. 제13항에 있어서, 상기 제1 미리 결정된 전류 펄스는 5 % 내지 95 %의 제1 스위칭 확률로 상기 MTJ를 제1 데이터 상태로부터 제2 데이터 상태로 스위칭하도록 구성되는 것인, 비트스트림 생성 방법.
15. 제13항에 있어서,
상기 복수의 미리 결정된 전류 펄스 형태 중 제2 미리 결정된 전류 펄스를 상기 MTJ에 인가하는 단계를 더 포함하고, 상기 제2 미리 결정된 전류 펄스는 적어도 99.99 % 확률로 상기 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하도록 구성된 제2 전류 진폭 및 제2 펄스폭을 갖는 것인, 비트스트림 생성 방법.
16. 제15항에 있어서,
상기 복수의 미리 결정된 전류 펄스 형태 중 제3 미리 결정된 전류 펄스를 상기 MTJ에 인가하는 단계를 더 포함하고, 상기 제2 미리 결정된 전류 펄스는 적어도 99.99 % 확률로 상기 MTJ를 상기 제2 데이터 상태에서 상기 제1 데이터 상태로 스위칭하도록 구성된 제3 전류 진폭 및 제3 펄스폭을 갖는 것인, 비트스트림 생성 방법.
17. 제14항에 있어서,
상기 복수의 미리 결정된 전류 펄스 형태 중 제4 미리 결정된 전류 펄스를 상기 MTJ에 인가하는 단계를 더 포함하고, 상기 제4 미리 결정된 전류 펄스는 상기 제1 미리 결정된 전류 펄스 형태의 제1 미리 결정된 전류 진폭 및 제1 펄스폭 중 적어도 하나와는 상이한 제4 전류 진폭 및 제4 전류폭 중 적어도 하나를 갖는 것인, 비트스트림 생성 방법.
18. 제17항에 있어서, 상기 제4 미리 결정된 전류 펄스는 5 % 내지 95 %의 제2 스위칭 확률로 상기 MTJ를 제1 데이터 상태로부터 제2 데이터 상태로 스위칭하도록 구성되고, 상기 제2 스위칭 확률은 상기 제1 스위칭 확률과는 상이한 것인, 비트스트림 생성 방법.
19. 확률 난수 생성기에 있어서,
제1 저항에 대응하는 제1 안정적 데이터 상태와 제2 저항에 대응하는 제2 안정적 데이터 상태 사이를 스위칭하도록 구성된 가변 저항기를 포함하는 메모리 셀로서, 상기 제2 저항은 상기 제1 저항과는 상이한, 상기 메모리 셀과,
상기 가변 저항기에 결합되고 복수의 미리 결정된 전류 펄스 형태를 제공하도록 구성되는 가변 전류원과,
제1 타임 슬롯 동안 상기 복수의 미리 결정된 전류 펄스 형태 중 제1 미리 결정된 전류 펄스 형태를 상기 가변 저항기에 인가함으로써 제1 안정적 데이터 상태를 상기 메모리 셀에 기록하고, 제2 타임 슬롯 동안 상기 복수의 미리 결정된 전류 펄스 형태 중 제2 미리 결정된 전류 펄스 형태를 상기 메모리 셀에 인가함으로써 제2 안정적 데이터 상태를 상기 가변 저항기에 기록하고, 제3 타임 슬롯 동안 상기 복수의 미리 결정된 전류 펄스 형태 중 제3 미리 결정된 전류 펄스 형태를 상기 가변 저항기에 인가함으로써 확률 랜덤 데이터 상태를 상기 가변 저항기에 기록하도록 구성되는 컨트롤러를 포함하는, 확률 난수 생성기.
20. 제19항에 있어서, 상기 제1 미리 결정된 전류 펄스 형태는 적어도 99.99 % 확률로 상기 가변 저항기를 제2 안정적 데이터 상태에서 제1 안정적 데이터 상태로 스위칭하도록 구성되고, 상기 제2 미리 결정된 전류 펄스 형태는 적어도 99.99 % 확률로 상기 가변 저항기를 제1 안정적 데이터 상태에서 제2 안정적 데이터 상태로 스위칭하도록 구성되고, 상기 제3 미리 결정된 전류 펄스 형태는 5 %와 95 % 사이의 확률로 상기 가변 저항기를 제1 안정적 데이터 상태에서 제2 안정적 데이터 상태로 스위칭하도록 구성되는 것인, 데이터 비트스트림 생성 방법.

Claims (10)

  1. 확률 난수 생성기(probabilistic random number generator)에 있어서,
    자기 터널 접합(MTJ, magnetic tunnel junction)을 포함한 메모리 셀;
    상기 MTJ에 결합된 가변 전류원; 및
    확률 랜덤 값에 따라 상기 MTJ를 제1 데이터 상태에서 제2 데이터 상태로 스위칭하도록 유도하기 위해 복수의 미리 결정된 전류 펄스 형태로부터 미리 결정된 전류 펄스 형태를 선택하도록 구성되는 컨트롤러
    을 포함하고,
    상기 가변 전류원은 복수의 확률 랜덤 비트를 각각 포함하는 비트스트림을 생성하기 위해, 복수의 타임 슬롯 각각에서 복수의 미리 결정된 전류 펄스 형태 각각을 상기 MTJ에 제공하도록 구성되고, 상기 미리 결정된 전류 펄스 형태는 상기 MTJ에 대한 상이한 스위칭 확률에 대응하는 i) 상이한 전류 진폭, ii) 상이한 펄스폭, 또는 iii) 상이한 전류 진폭 및 펄스폭을 갖는 것인, 확률 난수 생성기.
  2. 제1항에 있어서, 상기 복수의 미리 결정된 전류 펄스 형태는 상기 MTJ에 대한 적어도 3개의 상이한 각각의 스위칭 확률에 대응하는 적어도 3개의 상이한 미리 결정된 전류 펄스 형태를 포함하는 것인, 확률 난수 생성기.
  3. 제1항에 있어서,
    상기 확률 랜덤 값은 상기 MTJ가 상기 제1 데이터 상태에서 상기 제2 데이터 상태로 스위칭하도록 10 %과 90 % 사이에 있는 것인, 확률 난수 생성기.
  4. 제3항에 있어서,
    제1 미리 결정된 전류 펄스 형태는 상기 MTJ를 상기 제1 데이터 상태에서 상기 제2 데이터 상태로 스위칭하는 제1 스위칭 확률에 대응하는 i) 제1 진폭, ii) 제1 펄스폭, 또는 iii) 제1 진폭 및 제1 펄스폭을 갖고,
    제2 미리 결정된 전류 펄스 형태는 상기 MTJ를 상기 제1 데이터 상태에서 상기 제2 데이터 상태로 스위칭하는 제2 스위칭 확률에 대응하는 i) 제2 진폭, ii) 제2 펄스폭, 또는 iii) 제2 진폭 및 제2 펄스폭을 갖는 것인, 확률 난수 생성기.
  5. 제1항에 있어서, 상기 가변 전류원은,
    서로 병렬로 배치된 복수의 전류 경로와,
    상기 복수의 전류 경로 상에 각각 배치된 복수의 MTJ와,
    상기 복수의 전류 경로 상에 각각 배열된 복수의 트랜지스터를 포함하고,
    각각의 전류 경로는 해당 전류 경로 상에 직렬로 배열된 각각의 트랜지스터와 각각의 MTJ를 포함하는 것인, 확률 난수 생성기.
  6. 제5항에 있어서,
    상기 복수의 MTJ에 다중 비트 디지털 코드를 기록하도록 구성된 컨트롤러를 더 포함하고,
    상기 다중 비트 디지털 코드의 값은 확률 랜덤 비트의 생성을 유도하기 위해 상기 복수의 미리 결정된 전류 펄스 형태로부터 상기 MTJ에 인가될 미리 결정된 전류 펄스 형태를 선택하는 것인, 확률 난수 생성기.
  7. 제5항에 있어서, 상기 가변 전류원은,
    상기 복수의 전류 경로에 결합된 입력 전류단으로서, 상기 복수의 전류 경로는 상기 입력 전류단을 분기시키는 것인 상기 입력 전류단과,
    상기 복수의 전류 경로의 제1 서브세트에 결합된 출력 전류단과,
    상기 복수의 전류 경로의 제2 서브세트에 결합된 접지단을 더 포함하는 것인, 확률 난수 생성기.
  8. 제1항에 있어서, 상기 MTJ는,
    강자성 자유층과,
    상기 강자성 자유층 위에 있는 비자성 배리어층과,
    상기 비자성 배리어층 위에 있는 강자성 기준층을 포함하는 것인, 확률 난수 생성기.
  9. 확률 랜덤 비트를 포함하는 데이터의 비트스트림을 생성하는 방법에 있어서,
    제1 데이터 상태의 자기 터널 접합(MTJ), 가변 전류원 및 컨트롤러를 제공하는 단계와,
    상기 컨트롤러를 통해 복수의 미리 결정된 전류 펄스 형태로부터 제1 미리 결정된 전류 펄스 형태를 선택하고, 상기 가변 전류원을 통해 상기 MTJ가 상기 제1 데이터 상태일 때에 상기 제1 미리 결정된 전류 펄스 형태를 상기 MTJ에 인가하는 단계
    를 포함하고,
    상기 미리 결정된 전류 펄스 형태는 상기 MTJ를 상기 제1 데이터 상태에서 제2 데이터 상태로 스위칭하는 상이한 스위칭 확률에 대응하는 i) 상이한 전류 진폭, ii) 상이한 펄스폭, 또는 iii) 상이한 전류 진폭 및 펄스폭을 갖는 것인, 비트스트림 생성 방법.
  10. 확률 난수 생성기에 있어서,
    제1 저항에 대응하는 제1 안정적 데이터 상태와 제2 저항에 대응하는 제2 안정적 데이터 상태 사이를 스위칭하도록 구성된 가변 저항기를 포함하는 메모리 셀로서, 상기 제2 저항은 상기 제1 저항과는 상이한, 상기 메모리 셀과,
    상기 가변 저항기에 결합되고 복수의 미리 결정된 전류 펄스 형태를 제공하도록 구성되는 가변 전류원과,
    제1 타임 슬롯 동안 상기 복수의 미리 결정된 전류 펄스 형태 중 제1 미리 결정된 전류 펄스 형태를 상기 가변 저항기에 인가함으로써 상기 제1 안정적 데이터 상태를 상기 메모리 셀에 기록하고, 제2 타임 슬롯 동안 상기 복수의 미리 결정된 전류 펄스 형태 중 제2 미리 결정된 전류 펄스 형태를 상기 메모리 셀에 인가함으로써 상기 제2 안정적 데이터 상태를 상기 가변 저항기에 기록하고, 제3 타임 슬롯 동안 상기 복수의 미리 결정된 전류 펄스 형태 중 제3 미리 결정된 전류 펄스 형태를 상기 가변 저항기에 인가함으로써 확률 랜덤 데이터 상태를 상기 가변 저항기에 기록하도록 구성되는 컨트롤러
    를 포함하는, 확률 난수 생성기.
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