CN209496897U - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN209496897U
CN209496897U CN201821257268.3U CN201821257268U CN209496897U CN 209496897 U CN209496897 U CN 209496897U CN 201821257268 U CN201821257268 U CN 201821257268U CN 209496897 U CN209496897 U CN 209496897U
Authority
CN
China
Prior art keywords
layer
roughness
ferromagnetic
state change
nonmagnetic material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201821257268.3U
Other languages
English (en)
Inventor
伊藤雄一
松尾浩司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Application granted granted Critical
Publication of CN209496897U publication Critical patent/CN209496897U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/021Formation of switching materials, e.g. deposition of layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/231Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/841Electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/882Compounds of sulfur, selenium or tellurium, e.g. chalcogenides

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Debugging And Monitoring (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

实施方式提供一种包含高性能的存储器元件的存储装置。一实施方式的存储装置具备状态变化层、导电体、状态变化层的上表面上的第1强磁性体、第1强磁性体的上表面上的非磁性体及非磁性体的上表面上的第2强磁性体。状态变化层位于半导体衬底的上方,具有切换功能。导电体设置在状态变化层的上表面上,包含碳,具备具有第1粗糙度的下表面,且具备具有低于所述第1粗糙度的第2粗糙度的上表面。

Description

存储装置
相关申请
本申请享有以日本专利申请2018-52630号(申请日:2018年3月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式大体上涉及一种存储装置。
背景技术
已知有利用磁阻效应存储数据的存储装置。
实用新型内容
实施方式提供一种包含高性能的存储器元件的存储装置。
一实施方式的存储装置具备:
状态变化层,设置在半导体衬底的上方,且具有切换功能;
导电体,设置在所述状态变化层的上表面上,包含碳,具备具有第1粗糙度的下表面,且具备具有低于所述第1粗糙度的第2粗糙度的上表面;
第1强磁性体,位于所述状态变化层的上表面上;
非磁性体,位于所述第1强磁性体的上表面上;及
第2强磁性体,位于所述非磁性体的上表面上。
附图说明
图1表示第1实施方式的磁存储装置的一部分构造的剖面。
图2表示第1实施方式的磁存储装置的制造步骤之间的一状态。
图3表示第1实施方式的磁存储装置的制造步骤之间的继图2之后的状态。
图4表示第1实施方式的磁存储装置的制造步骤之间的继图3之后的状态。
图5表示第1实施方式的磁存储装置的制造步骤之间的继图4之后的状态。
图6表示第1实施方式的磁存储装置的制造步骤之间的继图5之后的状态。
图7表示第1实施方式的磁存储装置的制造步骤之间的继图6之后的状态。
图8表示第1实施方式的磁存储装置的制造步骤之间的继图7之后的状态。
图9表示第2实施方式的磁存储装置的制造步骤之间的一状态。
图10表示第2实施方式的磁存储装置的制造步骤之间的继图9之后的状态。
图11表示第3实施方式的磁存储装置的一部分构造的剖面。
图12表示第3实施方式的磁存储装置的制造步骤之间的一状态。
图13表示第3实施方式的磁存储装置的制造步骤之间的继图12之后的状态。
图14表示第3实施方式的磁存储装置的制造步骤之间的继图13之后的状态。
具体实施方式
以下,一边参照图式,一边对实施方式进行记述。在以下的记述中,对于具有大致相同的功能及构成的构成要素,标注相同的符号,有时省略重复的说明。图式是示意图,厚度与平面尺寸的关系、各层的厚度的比率等可与实物不同。另外,在图式相互之间,也可包含相互尺寸的关系或比率不同的部分。另外,对某一实施方式的记述只要并未全部明示地或明显地排除,那么作为另一实施方式的记述也适用。各实施方式例示用来将该实施方式的技术思想具体化的装置或方法,实施方式的技术思想不会将构成零件的材质、形状、构造、配置等特定为如下所述的材质、形状、构造、配置。
(第1实施方式)
图1表示第1实施方式的磁存储装置1的一部分构造的剖面。如图1所示,磁存储装置1包含衬底2、及衬底2的沿着xy面的上表面的上方的多个存储单元3。图1表示两个存储单元3。各存储单元3至少包含下侧电极4、状态变化层5、上侧电极6、及可变电阻元件7,也可包含更多的层。磁存储装置1的更详细的构造如下所述。
在衬底2的上表面上设置有第一绝缘体11。在第一绝缘体11的沿着z轴的上方设置有多个第一导电体12。第一导电体12相互独立。在第一导电体12之间的区域设置有第二绝缘体13。
在各第一导电体12的上表面上配置有一个存储单元3,且设置有一个存储单元的下侧电极4。下侧电极4具有导电性,且如下所述,该下侧电极4是为了抑制由位于下侧电极4之上的状态变化层5产生的热在下侧电极4传导并传递至其周围的元件而设置。作为下侧电极4的材料,使用如下材料,即,具有低至有助于抑制来自状态变化层5的热的传导的程度的热导率,且能实现在磁存储装置1中使用时所需的特性以及能够加工形成的材料。这种材料的例子包含碳,下侧电极的材料可包含碳,或者由碳所构成。
碳的表面具有较高的算术平均粗糙度Ra(以下,简称为粗糙度),且具有未达0.3的Ra(Ra<0.3)。通过使用这种材料,而使下侧电极4的上表面具有较高的粗糙度。
在下侧电极4的上表面上配置有状态变化层5。状态变化层5可包含选择器。选择器例如可为两端子间开关元件。在施加至两端子间的电压为阈值以下的情况下,该开关元件为“高电阻”状态,例如为电性非导通状态。在施加至两端子间的电压为阈值以上的情况下,开关元件变为“低电阻”状态,例如为电性导通状态。无论电压为何种极性,开关元件均可具有该功能。该开关元件包含选自由碲(Te)、硒(Se)及硫(S)所组成的群中的至少1种以上的硫属元素。或者也可包含含有所述硫属元素的化合物即硫属化物。除此以外,该开关元件也可包含选自由硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、矽(Si)、锗 (Ge)、锡(Sn)、砷(As)、磷(P)、Sb(锑)所组成的群中的至少1种以上的元素。
状态变化层5位于上表面中具有较高粗糙度的下侧电极4上。因此,状态变化层5的形状依赖于形成状态变化层5时的下侧电极4的上表面的粗糙度,状态变化层5的上表面具有较高的粗糙度。因此,状态变化层5的上表面粗糙度为与下侧电极4的上表面粗糙度相同的程度,或者高于下侧电极4的上表面粗糙度。
在状态变化层5的上表面上配置有上侧电极6。上侧电极6与下侧电极4同样地具有导电性,且是为了抑制由状态变化层5产生的热在上侧电极6传导并传递至其周围的元件而设置。作为上侧电极6的材料,使用如下材料,即,具有低至有助于抑制来自状态变化层5的热的传导的程度的热导率,且能实现在磁存储装置1中使用时所需的特性以及能够加工形成的材料。作为这种材料,上侧电极6可包含与下侧电极4相同的材料,或者由与下侧电极4相同的材料所构成,可包含碳,或者由碳所构成。
上侧电极6位于上表面中具有较高粗糙度的状态变化层5上。因此,上侧电极6的形状依赖于形成上侧电极6时的状态变化层5的上表面的粗糙度,上侧电极6的上表面具有较高的粗糙度。进而,上侧电极6是满足与下侧电极5同样的必要条件的材料,因此,可在上表面以较高的粗糙度形成。因这些理由,根据形成方法的不同,上侧电极6 的上表面粗糙度可为与状态变化层5的上表面粗糙度相同的程度,或者高于状态变化层 5的上表面粗糙度。然而,上侧电极6的上表面的粗糙度低于状态变化层5的上表面或(及) 上侧电极6的下表面的粗糙度。关于该情况,更详细地记述在制造方法的记述中。
在各上侧电极6的上表面上设置有对应的一个可变电阻元件7。各可变电阻元件7可取能够切换的两个电阻值,包含沿着z轴积层的多个层。基于可变电阻元件7的特征,可变电阻元件7可包含任意的各种层。可变电阻元件7的例子包括包含两个强磁性体的MTJ(magnetic tunnel junction,磁性隧道结)元件。图1表示这种例子,以下的记述基于可变电阻元件7为MTJ元件的例子。以下,可变电阻元件7有时被称为MTJ元件7。
基于可变电阻元件7为MTJ元件的例子,MTJ元件7包含第一强磁性体21、绝缘性的非磁性体22、及第二强磁性体23。第一强磁性体21位于上侧电极6上,非磁性体 22位于第一强磁性体21上,第二强磁性体23位于非磁性体22上。第一强磁性体21在磁存储装置1进行的正常动作中,其磁化的方向不变,另一方面,第二强磁性体23的磁化的方向可变。第一强磁性体21及第二强磁性体23例如具有沿着贯穿第一强磁性体 21、非磁性体22、及第二强磁性体23的界面的方向的易磁化轴。第一强磁性体21、非磁性体22、及第二强磁性体23的组表现出磁阻效应。具体而言,如果第一强磁性体21 及第二强磁性体23的磁化的方向为平行,那么MTJ元件7表现出最小的电阻值。另一方面,如果第一强磁性体21及第二强磁性体23的磁化的方向为反向平行,那么MTJ 元件表现出最大的电阻值。表现出两个不同电阻值的状态能够分别分配于二值化数据。
如果从第二强磁性体23向第一强磁性体21流通某种大小的写入电流,那么第二强磁性体23的磁化方向与第一强磁性体21的磁化方向平行。另一方面,如果从第一强磁性体21向第二强磁性体23流通某种大小的写入电流,那么第二强磁性体23的磁化方向与第一强磁性体21的磁化方向反向平行。
在各MTJ元件7的上表面上配置有导电性的覆盖膜26。在各覆盖膜26的上表面上配置有第三导电体29。
MTJ元件7的侧面、覆盖膜26的侧面、及第二导电体24的侧面的一部分被第三绝缘体28覆盖。在磁存储装置1中的较第二绝缘体13更靠上的区域中,在未设置存储单元3(下侧电极4、状态变化层5、上侧电极6及可变电阻元件7)、覆盖膜26、第三导电体29、第三绝缘体28的部分设置有第四绝缘体30。
也可不设置下侧电极4。在该情况下,在各第一导电体12的上表面上配置对应的状态变化层5。
以下,参照图1~图8,记述第1实施方式的磁存储装置的制造方法。图2~图8依序表示图1所示的磁存储装置1的制造步骤之间的状态。
如图2所示,在衬底2上形成有第一绝缘体11、第一导电体12、及第二绝缘体13。具体而言,首先,在第一绝缘体11上形成第二绝缘体13。接着,在第二绝缘体13中形成有第一导电体12的预定区域,通过光刻步骤及反应性离子蚀刻(reactive ion etching)(RIE)等蚀刻来形成开口。通过在开口中形成导电体,来形成第一导电体12。
接着,在由到此为止的制造步骤获得的构造的上表面上整体形成层4a。层4a是通过在后续步骤中部分地被去除而被加工为下侧电极4的材料。由此,层4a的上表面具有较高的粗糙度。
如图3所示,在由到此为止的制造步骤获得的构造的上表面上整体形成有层5a。层5a是通过在后续步骤中部分地被去除而被加工为状态变化层5的材料。层5a的形状依赖于作为层5a的基底的层4a的上表面的粗糙度。因为层4a的上表面具有较高的粗糙度,所以层5a的上表面依赖于层4a的上表面的粗糙度而具有较高的粗糙度。
如图4所示,在层5a的上表面整体之上形成有层6a。层6a是通过在后续步骤中部分地被去除而被加工为上侧电极6的材料。层6a的形状依赖于作为层6a的基底的层5a 的上表面的粗糙度。因为层5a的上表面具有较高的粗糙度,所以层6a的上表面依赖于层5a的上表面的粗糙度而具有较高的粗糙度。
如图5所示,层6a的上表面是通过CMP(chemical mechanical etching,化学机械蚀刻)而平坦化。其结果为,层6a的上表面的粗糙度降低。以下,通过图5的步骤而上表面的粗糙度得以降低的层6a被称为层6b。
如图6所示,在层6b的上表面整体之上形成有强磁性体层21a。强磁性体层21a是通过在后续步骤中部分地被去除而分别被加工为第一强磁性体21的材料。强磁性体层 21a的形状依赖于作为强磁性体层21a的基底的层6b的上表面的粗糙度。因为层6b的上表面具有较低的粗糙度,所以强磁性体层21a的上表面依赖于层6b的上表面的粗糙度而具有较低的粗糙度。
如图7所示,在强磁性体层21a的上表面整体之上形成有非磁性体22a。非磁性体22a是通过在后续步骤中部分地被去除而被加工为非磁性体22的材料。非磁性体22a的形状依赖于作为非磁性体22a的基底的强磁性体层21a的上表面的粗糙度。因为强磁性体层21a的上表面具有较低的粗糙度,所以非磁性体22a的上表面依赖于强磁性体层21a 的上表面的粗糙度而具有较低的粗糙度。
如图8所示,在非磁性体22a的上表面整体之上依序积层有强磁性体层23a及导电体层26a。强磁性体层23a及导电体层26a是通过在后续步骤中部分地被去除而分别被加工为第二强磁性体23及覆盖膜26的材料。强磁性体层23a形成在粗糙度较低的非磁性体22a上。因此,强磁性体层23a的上表面具有较低的粗糙度。
在导电体层26a的上表面上形成有掩模材料31。掩模材料31残留在形成有存储单元3的预定区域的上方,在除残留部分以外的位置具有开口32。开口32到达至导电体层26a。通过以掩模材料31为掩模的蚀刻,对导电体层26a、强磁性体层23a、非磁性体22a、强磁性体层21a、层6b、层5a、及层4a进行蚀刻。其结果为,如图1所示,形成存储单元3。蚀刻可为一次蚀刻,也可包含条件及(或)种类不同的两次以上的蚀刻。接着,形成第三绝缘体28、第三导电体29、及第四绝缘体30,而获得图1的构造。
根据第1实施方式,能够制造如下所述那样包含特性较佳的存储单元3的磁存储装置1。
MTJ元件7的特性很大程度上受到非磁性体22的特性影响,由此,为了形成性能较佳的MTJ元件7,必须形成特性较佳的非磁性体22。非磁性体22的特性依赖于非磁性体22的形状。由此,为了形成特性较佳的非磁性体22,非磁性体22例如优选地具有沿xy面尽可能平行的形状,且具有沿着xy面变动较少的厚度。非磁性体22非常薄,例如仅具有4~5原子量左右的厚度。因此,非磁性体22是通过对非磁性体22a进行蚀刻而形成,所以为了形成特性较佳的非磁性体22,较理想为形成具有沿xy面尽可能平行的形状、且具有沿着xy面变动较少的厚度的非磁性体22a。为此,必须形成具有粗糙度较低的上表面的强磁性体层21a。其原因在于,非磁性体22a的形状依赖于作为基底的强磁性体层21a的上表面的粗糙度。
然而,一般而言,像非磁性体22a那样极薄的层的基底的上表面很难以低至可使极薄的层以具有沿着xy面变动较少且均匀的厚度的方式形成的程度的粗糙度形成。因此,强磁性体层21a也很难以低至可使非磁性体22a以具有沿着xy面变动较少且均匀的厚度的方式形成的程度的粗糙度形成。由此,如果在具有不够低的粗糙度的强磁性体层21a 的上表面上形成非磁性体22a,那么无法形成所期望的特性的非磁性体22a。
于在较非磁性体22a更靠下方形成上表面中具有较高粗糙度的层的情况下,该问题尤其显著。其原因在于,这种层的上表面的较高粗糙度会对其上的层的上表面粗糙度造成影响,也会对作为非磁性体的22a的基底的层6a的上表面粗糙度造成影响。
根据第1实施方式,层6a的上表面通过CMP而平坦化,而具有较低的粗糙度。因此,形成在层6a的上表面上的强磁性体层21a也具有粗糙度较低的上表面。由此,能够形成具有沿xy面近乎平行的形状、且具有沿着xy面变动较少的厚度的非磁性体22a。由此,能够形成特性较佳的MTJ元件7。
(第2实施方式)
第2实施方式与第1实施方式的不同点在于层6a的上表面的平坦化的方法。关于第2实施方式的其它方面,与第1实施方式相同。
图9及图10依序表示第2实施方式的磁存储装置1的制造步骤之间的状态。图9 的状态是第1实施方式的图4的状态的后续,图10的状态是图9的状态的后续。
如图9所示,由图4之前的制造步骤所获得的层6a的上表面被平坦化。平坦化例如可通过逆向溅镀及(或)IBE(ion beam etching,离子束蚀刻)来进行。
如图10所示,通过图9中的平坦化而使层6a的上表面的粗糙度降低。层6a成为具有粗糙度较平坦化之前更低的上表面的层6b。图10的步骤接续第1实施方式的图6 的步骤。
根据第2实施方式,层6a的上表面是通过逆向溅镀及(或)IBE而平坦化,与第1实施方式同样地,层6a达到具有粗糙度较低的上表面的状态。因此,能够获得与第1实施方式相同的优点。
(第3实施方式)
图11表示第3实施方式的磁存储装置1的一部分构造的剖面。
如图11所示,上侧电极6位于上表面中具有较高粗糙度的状态变化层5上。因此,上侧电极6的形状依赖于形成上侧电极6时的状态变化层5的上表面粗糙度,上侧电极 6的上表面具有较高的粗糙度。因此,上侧电极6的上表面粗糙度为与状态变化层5的上表面粗糙度相同的程度,或者高于状态变化层5的上表面粗糙度。
存储单元3除了包含第1实施方式中的构成以外,还包含缓冲层33。各缓冲层33 位于对应的上侧电极6的上表面上。缓冲层33由导电性材料构成,例如包含钽(Ta)及(或) 氮化钛(TiN),或者由钽(Ta)及(或)氮化钛(TiN)所构成。
缓冲层33的上表面粗糙度可为与上侧电极6的上表面粗糙度相同的程度,或者高于上侧电极6的上表面粗糙度。然而,缓冲层33的上表面的粗糙度低于上侧电极6的上表面或(及)缓冲层33的下表面的粗糙度。
在各缓冲层33的上表面上配置MTJ元件7。
图12及图13依序表示第3实施方式的磁存储装置1的制造步骤之间的状态。图12的状态是第1实施方式的图4的状态的后续,图12的状态是图11的状态的后续。
如图12所示,在由图4之前的制造步骤所获得的层6a的上表面整体之上形成有层33a。层33a是通过在后续步骤中部分地被去除而被加工为缓冲层33的材料。因为层6a 的上表面具有较高的粗糙度,所以层33a依赖于层6a的上表面的粗糙度而具有较高的粗糙度。
如图13所示,层33a的上表面通过CMP而平坦化。其结果为,层33a的上表面的粗糙度降低,由层33a形成层33b。
如图14所示,通过与图7相同的步骤,而在层33b的上表面整体之上依序堆积强磁性体层21a及非磁性体22a。层33b的上表面具有较低的粗糙度,进而强磁性体层21a 的上表面也具有较低的粗糙度。因此,非磁性体22a具有较低的粗糙度。图14的步骤接续第1实施方式的图8的步骤。接着,通过以掩模材料31为掩模的蚀刻,而对导电体层26a、强磁性体层23a、非磁性体22a、强磁性体层21a、层33b、层6b、层5a、及层4a进行蚀刻。其结果为,如图11所示,形成存储单元3。接着,形成第三绝缘体28、第三导电体29、及第四绝缘体30,而获得图11的构造。
根据第3实施方式,在层6a的上表面上形成有层33b,接着,层33a的上表面被平坦化而具有较低的粗糙度。因此,形成在层33a的上表面上的强磁性体层21a也与第1 实施方式同样地具有粗糙度较低的上表面。因此,能够获得与第1实施方式相同的优点。
对本实用新型的若干个实施方式进行了说明,但这些实施方式是作为例子而提出的,并非意在限定实用新型的范围。这些实施方式能够以其它各种方式实施,能够在不脱离实用新型的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在实用新型的范围或主旨中,同样地,包含在权利要求书所记载的实用新型及其均等的范围中。
[符号的说明]
1 磁存储装置
2 衬底
3 存储单元
4 下侧电极
5 状态变化层
6 上侧电极
7 可变电阻元件
11 第一绝缘体
12 第一导电体
13 第二绝缘体
21 第一强磁性体
22 非磁性体
23 第二强磁性体
26 覆盖膜
28 第三绝缘体
29 第三导电体
30 第四绝缘体

Claims (1)

1.一种存储装置,其特征在于具备:
状态变化层,设置在半导体衬底的上方,且具有切换功能;
电极,设置在所述状态变化层的上表面上,包含碳,具备具有第1表面粗糙度的下表面,且具备具有低于所述第1表面粗糙度的第2表面粗糙度的上表面;
第1强磁性体,位于所述状态变化层的上方;
非磁性体,位于所述第1强磁性体的上表面上;及
第2强磁性体,位于所述非磁性体的上表面上。
CN201821257268.3U 2018-03-20 2018-08-06 存储装置 Active CN209496897U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-052630 2018-03-20
JP2018052630A JP2019165139A (ja) 2018-03-20 2018-03-20 記憶装置および記憶装置の製造方法

Publications (1)

Publication Number Publication Date
CN209496897U true CN209496897U (zh) 2019-10-15

Family

ID=67985444

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201821257268.3U Active CN209496897U (zh) 2018-03-20 2018-08-06 存储装置
CN201810886873.5A Active CN110311034B (zh) 2018-03-20 2018-08-06 存储装置及存储装置的制造方法
CN202310613258.8A Pending CN116406220A (zh) 2018-03-20 2018-08-06 存储装置的制造方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201810886873.5A Active CN110311034B (zh) 2018-03-20 2018-08-06 存储装置及存储装置的制造方法
CN202310613258.8A Pending CN116406220A (zh) 2018-03-20 2018-08-06 存储装置的制造方法

Country Status (4)

Country Link
US (1) US10475851B2 (zh)
JP (1) JP2019165139A (zh)
CN (3) CN209496897U (zh)
TW (2) TWI725331B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110311034A (zh) * 2018-03-20 2019-10-08 东芝存储器株式会社 存储装置及存储装置的制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5590278B2 (ja) * 2008-03-31 2014-09-17 株式会社三洋物産 遊技機
JP5590279B2 (ja) * 2008-03-31 2014-09-17 株式会社三洋物産 遊技機
US10825987B2 (en) * 2018-06-06 2020-11-03 Micron Technology, Inc. Fabrication of electrodes for memory cells
JP6836221B2 (ja) * 2019-09-11 2021-02-24 株式会社三洋物産 遊技機

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047966A (ja) * 2002-05-13 2004-02-12 Nec Corp 半導体記憶装置およびその製造方法
US6839271B1 (en) 2003-10-15 2005-01-04 Hewlett-Packard Development Company, L.P. Magnetic memory device
JP4221660B2 (ja) * 2003-10-16 2009-02-12 ソニー株式会社 細孔構造体及びその製造方法、メモリ装置及びその製造方法、吸着量分析装置、並びに磁気記録媒体
US7522446B2 (en) 2003-10-31 2009-04-21 Samsung Electronics Co., Ltd. Heating MRAM cells to ease state switching
JP5502302B2 (ja) 2008-09-26 2014-05-28 ローム株式会社 半導体装置およびその製造方法
US7829923B2 (en) 2008-10-23 2010-11-09 Qualcomm Incorporated Magnetic tunnel junction and method of fabrication
US8273582B2 (en) 2009-07-09 2012-09-25 Crocus Technologies Method for use in making electronic devices having thin-film magnetic components
US8895323B2 (en) * 2011-12-19 2014-11-25 Lam Research Corporation Method of forming a magnetoresistive random-access memory device
JP2014049497A (ja) 2012-08-29 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US9865806B2 (en) * 2013-06-05 2018-01-09 SK Hynix Inc. Electronic device and method for fabricating the same
US9281471B2 (en) * 2014-04-30 2016-03-08 Micron Technology, Inc. Phase change memory stack with treated sidewalls
KR20170099214A (ko) * 2016-02-23 2017-08-31 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
KR102453349B1 (ko) * 2016-02-25 2022-10-07 삼성전자주식회사 가변 저항 메모리 장치 및 이의 제조 방법
KR102584288B1 (ko) * 2016-08-03 2023-09-27 삼성전자주식회사 비휘발성 메모리 장치
JP2019165139A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 記憶装置および記憶装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110311034A (zh) * 2018-03-20 2019-10-08 东芝存储器株式会社 存储装置及存储装置的制造方法
CN110311034B (zh) * 2018-03-20 2023-06-13 铠侠股份有限公司 存储装置及存储装置的制造方法

Also Published As

Publication number Publication date
CN110311034A (zh) 2019-10-08
TWI773212B (zh) 2022-08-01
CN116406220A (zh) 2023-07-07
US10475851B2 (en) 2019-11-12
TW201941367A (zh) 2019-10-16
JP2019165139A (ja) 2019-09-26
US20190296078A1 (en) 2019-09-26
TW202203383A (zh) 2022-01-16
TWI725331B (zh) 2021-04-21
CN110311034B (zh) 2023-06-13

Similar Documents

Publication Publication Date Title
CN209496897U (zh) 存储装置
WO2017196436A1 (en) Magnetic tunnel junctions
CN111490153B (zh) 磁存储器件
Luo et al. Evolution of Ni nanofilaments and electromagnetic coupling in the resistive switching of NiO
US20140160835A1 (en) Spin transfer torque magnetic memory device
US20120288964A1 (en) Spin-torque based memory device with read and write current paths modulated with a non-linear shunt resistor
US9984745B2 (en) Spin electronic memory, information recording method and information reproducing method
US20170309813A1 (en) Integrated circuits with magnetic tunnel junctions and methods for producing the same
US20100109085A1 (en) Memory device design
KR101145331B1 (ko) 저항 메모리 장치
WO2015007108A1 (zh) 相变存储单元及其制备方法
US10847721B2 (en) Nonvolatile memory device
WO2020256785A1 (en) Memory device containing ovonic threshold switch material thermal isolation and method of making the same
WO2022056760A1 (en) Phase-change memory devices having metal filament threshold switching selector and methods for forming the same
US9865801B1 (en) Integrated circuits with magnetic tunnel junctions and methods for producing the same
CN116806448A (zh) 包含磁性顶部触点的mram
US9418982B2 (en) Multi-layered integrated circuit with selective temperature coefficient of resistance
US11069850B2 (en) Magnetic memory device and manufacturing method of the same
JP2021048159A (ja) 半導体記憶装置
CN112968037A (zh) 相变存储器及其制作方法
CN110880548A (zh) 磁存储装置及其制造方法
CN114424352A (zh) 单电极电池和作为器件的两个以上电池的串联体
KR100517992B1 (ko) 높은 큐리온도를 갖는 Ge-Mn 자성반도체 제조방법
Tuomisto et al. Tsu-Esaki modeling of tunneling currents in ferroelectric tunnel junctions
WO2022095007A1 (en) Memory devices having memory cells with multiple threshold voltages and methods for forming and operating the same

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220218

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.