CN105448751A - 在铜籽晶层上电沉积金以形成金金属化结构的方法 - Google Patents

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Abstract

本申请涉及在铜籽晶层上电沉积金以形成金金属化结构的方法。在半导体衬底上形成导电的阻挡层,使得阻挡层覆盖器件的第一端子。籽晶层形成在阻挡层上。籽晶层包括不同于金的贵金属。衬底被掩蔽,使得第一掩模开口与第一端子横向对准。籽晶层的未被掩蔽的部分使用金电解质溶液来电镀,使得形成在第一掩模开口中的第一金金属化结构。掩模、籽晶层的被掩蔽的部分以及阻挡层被去除。来自籽晶层的未被掩蔽的部分的贵金属被扩散到第一金金属化结构中。该第一金金属化结构经由阻挡层被电连接到第一端子。

Description

在铜籽晶层上电沉积金以形成金金属化结构的方法
技术领域
本发明一般涉及半导体器件,并且更特别地涉及用于形成可以连接到一个或多个半导体器件的金金属化层的技术。
背景技术
金属化层普遍使用在半导体应用中以电连接一个或多个例如MOSFET、IGBT、二极管等的半导体器件。例如,金属化层可以用在集成电路中以将供电电位或接地电位电连接至各个晶体管器件。此外,金属化层可以被用在集成电路中作为用于晶体管的输入和输出端子的互连。多种处理技术可用于形成半导体金属化层,例如电镀、化学或物理气相沉积等。光刻技术一般被利用以提供具有精确控制的宽度和间距的金属化线。
在许多情况下,铜为用于半导体金属化层的优选材料。铜提供低电阻并因此有助于半导体器件的高频率切换操作。此外,铜在大功率应用中是有利的,因为其提供低阻损耗以及高热导率。然而,铜金属化线可能易受到可靠性问题的影响。特别是在高温以及高湿度的条件下,铜很容易腐蚀、氧化和/或电迁移。除非采取合适的缓解措施,否则由于铜枝晶(copperdendrites)以及/或者阴极-阳极丝(cathodic-anodicfilamentation,CAF)引起的在铜金属化线(例如在源极和漏极线之间)中的电短路的高风险可能是不可接受的。
已知用于缓解在铜金属化线中的电短路的风险的技术包括形成密封铜并且防止铜的电迁移和/或扩散的保护性层。例如,由例如镍(Ni)、钯(Pd)和金(Au)的材料形成的保护性层可以被用于保护并密封铜金属化线。然而,这些技术带来对于工艺来说不期望的昂贵成本以及复杂性。
发明内容
依据一个实施例,公开一种形成用于电连接一个或多个半导体器件的金属化层的方法。依据该方法,在半导体衬底上形成导电的阻挡层,使得所述阻挡层覆盖形成在所述衬底中的器件的第一端子。在所述阻挡层上形成籽晶层。所述籽晶层延伸在所述第一端子上方并且包括不同于金的贵金属。以具有与所述第一端子横向对准的第一开口的掩模对所述衬底进行掩蔽,使得所述籽晶层的未被掩蔽的部分由所述第一开口暴露出来并且使得所述籽晶层被掩蔽的部分被所述掩模覆盖。使用金电解质溶液对所述籽晶层的未被掩蔽的部分进行电镀,使得形成布置在所述第一掩模开口中的第一金金属化结构。去除所述掩模并且去除所述籽晶层和所述阻挡层的所述被掩蔽的部分。将来自所述籽晶层的未被掩蔽的部分的贵金属扩散到第一金金属化结构。所述第一金金属化结构经由所述阻挡层被电连接至所述第一端子。
根据一个实施例,公开一种通过使用铜籽晶层的电沉积来形成金金属化结构的方法。根据该方法,形成覆盖半导体衬底的表面的导电的阻挡层。所述衬底包括半导体器件的源极和漏极端子。所述阻挡层的连续部分接触所述源极和漏极端子。形成铜籽晶层,使得连续的籽晶层部分覆盖所述阻挡层的所述连续部分。以具有第一开口和第二开口的掩模对所述籽晶层进行掩蔽,所述第一开口和第二开口与所述源极和漏极端子横向对准。使用金电解质溶液对所述籽晶层的未被掩蔽的部分进行电镀,以形成布置在所述第一掩膜开口和第二掩膜开口中的第一金金属化结构和第二金金属化结构。去除所述掩模。去除所述籽晶层和所述阻挡层的所述被掩蔽的部分,以电绝缘所述第一金金属化结构和第二金金属化结构。将来自所述籽晶层的铜原子扩散到所述第一和第二金金属化结构,使得在所述阻挡层与所述第一金金属化结构和第二金金属化结构之间的相应界面基本上没有金属态的铜。所述第一金金属化结构和第二金金属化结构分别被电连接至所述第一端子和第二端子。
根据一个实施例,公开一种半导体器件。半导体器件包括衬底,衬底具有一个或多个半导体器件的第一端子和第二端子。第一和第二阻挡金属区分别被电连接至第一端子和第二端子。第一和第二金金属化结构经由所述第一阻挡金属区和第二阻挡金属区被分别电连接至第一端子和第二端子。所述第一金金属化结构和第二金金属化结构包括扩散的铜原子。分别在所述第一阻挡金属区和第二阻挡金属区与所述第一金金属化结构和第二金金属化结构之间的界面基本上没有金属态的铜。
通过阅读下面的具体描述以及通过查看附图,本领域的技术人员能够意识到附加的特征和优点。
附图说明
附图中的元件不必相对于彼此按比例绘制。相同的参考标号表示相应的相似部件。所图示的各种实施例的特征可以进行组合,除非它们彼此相斥。以下是描绘在附图中和具体描述在说明书中的实施例。
图1依据一个实施例描绘了带有器件的半导体衬底,该器件形成在衬底中并具有暴露的第一和第二端子。
图2依据一个实施例描绘了在衬底上的阻挡层的形成以及在该阻挡层上的籽晶层的形成。
图3依据一个实施例描绘了以具有与半导体器件的第一和第二端子横向对准的第一和第二开口的掩模对衬底进行掩蔽。
图4依据一个实施例描绘了用金电解质溶液对器件进行电镀使得在籽晶层上的第一和第二开口中形成第一和第二金金属化结构。
图5依据一个实施例描绘了去除掩模。
图6依据一个实施例描绘了去除籽晶层和阻挡层的部分使得电绝缘第一和第二金金属化结构。
图7依据一个实施例描绘了将籽晶层的剩余部分扩散到第一和第二金金属化结构以形成在所述阻挡层与所述第一和第二金金属化结构之间的基本上没有在金属态的籽晶层的界面。
图8依据一个实施例描绘了可选的工艺顺序,其中在去除籽晶层和阻挡层的部分之前执行扩散步骤,使得来自所述第一和第二金金属化结构的金横向地扩散到所述籽晶层中。
图9依据一个实施例描绘了对金有选择性地从图8中的器件去除籽晶层和阻挡层的部分。
具体实施方式
在此公开的实施例包括用于形成例如供电线或互连线的电连接一个或多个半导体器件的金金属化结构的方法。金金属化结构通过使用限定金属化线的几何形状的光刻掩模进行电镀而形成。籽晶层由不同于金的贵金属形成,例如铜。在电镀工艺之后,例如通过蚀刻来去除籽晶层的部分。在金金属化结构下面的籽晶层的剩余金属部分被扩散到金结构中。因此,器件基本上没有处于金属态的籽晶层。
有利地,在此公开的实施例提供一种能够抵抗电迁移和/或扩散的经电镀的金金属化线,而同时使用不同于金的、容易和可靠地被蚀刻掉的籽晶层材料(例如铜)。尽管金籽晶层可以用于形成经电镀的金金属化线,但该技术的缺点在于籽晶层的去除(例如通过以王水进行蚀刻)经常导致金属金的再沉积。这产生高的电短路风险。针对电镀的可选方案为蒸汽以及抗蚀剂剥离技术。然而,现代半导体器件金属化所需的最小化结构宽度和距离(例如30μm以下)可能难以或者不可能使用抗蚀剂剥离技术来实现。
通过使用铜作为籽晶层,大多数铜材料能够被容易地从器件去除,例如通过湿化学蚀刻技术,其具有较低的再沉积的可能性。器件中的剩余的铜可以被扩散到金结构中。因此,金结构包括经扩散的铜原子,但存在极少或不存在金属态的具有腐蚀、氧化或电迁移风险的块体铜。也就是,在此描述的工艺利用铜作为籽晶层,而铜通过扩散步骤呈现惰性。此外,通过使用对铜籽晶层进行的电镀工艺,在此处描述的实施例能够容易地且节约成本地实施到现有的铜电镀工艺技术中,例如通过选择适合的电解质溶液。
参见图1,半导体衬底100被描绘。半导体衬底100可以由任意普遍已知的半导体材料形成,例如硅(Si)、碳化硅(SiC)、锗(Ge)、锗硅晶体(SiGe)、氮化镓(GaN)、砷化镓(GaAs)等。半导体衬底100可以是块体衬底或可选地可以包括一个或多个外延生长层102。
一个或多个半导体器件被形成在衬底100中。该半导体器件可以是任意要求电连接的器件。这样的半导体器件例如是MOSFET、IGBT、二极管等。半导体器件的端子从衬底暴露出来。也就是,图1的半导体衬底被形成有准备好要电连接到金属化层的至少一个半导体器件。其可以依据已知的技术完成。端子可以是器件的输入端子或输出端子,例如源区、漏区、栅极电极、发射极区、集电极区等。端子可以是形成在衬底中的电导体或半导体材料的区域。
依据一个实施例,衬底100包括功率晶体管(例如IGBT),该功率晶体管具有作为功率晶体管的源区和漏区的第一端子104和第二端子106。根据一个实施例,接触沟槽110从衬底100的主表面108延伸到第一端子104和第二端子106,使得暴露第一端子104和第二端子106。第一端子104和第二端子106彼此横向地分开。如在这里使用的,横向方向是指与半导体衬底100的主表面108平行的方向。
参考图2,阻挡层112被形成在衬底100上。阻挡层112由被配置为防止毗邻的金属导体(例如铜)电迁移的导电材料形成。例如阻挡层112可以由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨化钛(TiW)等形成。依据一个实施例,阻挡层112介于0.01μm至1μm的厚度之间。阻挡层112例如可以通过沉积技术(例如溅射、蒸发或化学气相沉积)形成。
阻挡层112可以沿着衬底100的表面108形成并且覆盖第一端子104和第二端子106中的至少一个。如图2所示,阻挡层112覆盖第一端子104和第二端子106。依据一个实施例,连续阻挡层112的部分接触第一端子104和第二端子106,并且沿着衬底100的表面108延伸在第一端子104和第二端子106之间。可选地,一个或多个中间导电层(未示出)可以被设置在阻挡层112和端子104,106之间。此外,其他阻挡层(未示出)可以形成在衬底100上,在被描绘的阻挡层112之上或之下。阻挡层112可以是沿着衬底100的整个表面形成的完整层或者可选地可以只覆盖包括端子104,106中的至少一个的衬底100的部分。
同样参考图2,籽晶层114形成在阻挡层112上。籽晶层114延伸在第一端子104和第二端子106中的至少一个上方,并且可以与阻挡层112共同延伸。也就是,籽晶层114可以具有与阻挡层112相同的横向边界,并且可以完全地覆盖衬底100。依据一个实施例,连续的籽晶层114的部分覆盖连续的阻挡层112的部分。因而,连续的籽晶层114的部分被布置在第一端子104和第二端子106上方并延伸在第一端子104和第二端子106之间。此外,在包括接触沟槽110的实施例中,籽晶层114和阻挡层112的连续部分可以延伸到这个接触沟槽中。
籽晶层114可以由适合作为用于电镀工艺的阴极电极的任意电导体形成。这样的导体的示例包括不同于金的贵金属,例如银(Ag)、铂(Pt)或钯(Pd)和铜(Cu)。如这里使用的,术语贵金属涉及抵抗化学反应、不会腐蚀以及不容易被酸(例如与电镀工艺相关联的酸)溶解的金属。依据一个实施例,籽晶层114为铜(Cu)的层。籽晶层114可以具有介于0.1-3μm的厚度。籽晶层114例如可以通过沉积技术(例如溅射、蒸发或化学气相沉积)形成。
参考图3,包括籽晶层114和阻挡层112的衬底100被掩蔽。根据一个实施例,具有第一开口118和第二开口120的光致抗蚀剂掩模116被形成在衬底100上。光致抗蚀剂掩模116可依据普遍已知的技术形成。第一开口118和第二开口120分别与第一端子104和第二端子106横向地对准。如图3所示,掩模116被配置为使得延伸在第一端子104和第二端子106上方的籽晶层114和阻挡层112的未被掩蔽的部分分别由第一开口118和第二开口120暴露出来。同样的,籽晶层114的被掩蔽的部分由掩模116覆盖。在衬底100包括接触沟槽110的情况下,籽晶层114和阻挡层112的未被掩蔽的部分被布置在接触沟槽110中。
掩模116可以按照任何期望的几何形状进行构图。例如,如果衬底100包括多个器件,则掩模116可以被构图有与每个器件的输入端子和/或输出端子对应的开口。此外,光致抗蚀剂掩模116的最小几何形状特征(例如最小宽度和间距)可以根据器件的配置和应用需求被调节。
参照图4,执行电镀工艺。如这里使用的,电镀是指电沉积技术,其中器件被浸入在电解质溶液中并且DC电路与器件一起形成。DC电路包括被放置在电解质溶液中的阳极和阴极。在直流偏压下,在电解质溶液中溶解的金属阳离子沉积到阴极上。因此,基本上纯金属结构形成在籽晶阴极上。
在现在公开的实施例的电镀工艺中,金电解质溶液120,例如氰化物或硫化物溶液被使用。阳极122被放置在金电解质溶液120中并且籽晶层114被用作DC电路的阴极。因此,基本上纯金被电沉积在籽晶层114上。阳极122可以由任意抗腐蚀的导电材料(例如钯)形成。沉积在籽晶层114上的金的厚度取决于电镀工艺的参数,例如持续时间、电解质溶液中的阳离子的浓度、电流以及几何参数,几何参数例如开放区域和半导体器件的布置。
在图4的实施例中,籽晶层114的未被掩蔽的部分被电镀以形成分别布置在第一掩膜开口118和第二掩模开口120中的第一金金属化结构124和第二金金属化结构126。因此,光致抗蚀剂掩模116的几何形状限定金金属化结构124、126的几何形状。如图5所示,掩模116随后从衬底100被去除。
参照图6,籽晶层114和阻挡层112的(先前)被掩蔽的部分被去除。依据一个实施例,蚀刻技术被用于从籽晶层114和阻挡层112去除材料,并且从而去除籽晶层114和阻挡层112的(先前)被掩蔽的部分。例如,籽晶层114和阻挡层112可以均通过湿化学蚀刻工艺被蚀刻。可选地,阻挡层112可以通过等离子体蚀刻工艺被蚀刻。籽晶层114和阻挡层112的蚀刻是对金有选择性的,从而使得第一金金属化结构124和第二金金属化结构126在蚀刻之后基本上保持完整。在图6的实施例中,第一金金属化结构124和第二金金属化结构126之间的籽晶层114和阻挡层112的横向区段被完全蚀刻掉,使得第一金金属化结构124和第二金金属化结构126彼此电绝缘。换言之,在第一金金属化结构124和第二金金属化结构126之间没有经由籽晶层114或阻挡层112的导电路径。
依据一个实施例,执行蚀刻工艺,使得在第一金金属化结构124和第二金金属化结构126之下的籽晶层114的部分也被完全蚀刻掉。换言之,籽晶层114和阻挡层112的蚀刻包括对未被掩蔽的部分和一部分被掩蔽的部分进行蚀刻。在第一金金属化结构124和第二金金属化结构126的基底处的该下蚀刻可以是对籽晶层114进行足够的持续时间的蚀刻的结果,以确保在第一金金属化结构124和第二金金属化结构126之间的所有籽晶层114材料被去除以及确保第一金金属化结构124和第二金金属化结构126彼此电绝缘。
参照图7,使籽晶层114的剩余的未被掩蔽的部分扩散到第一金金属化结构124和第二金金属化结构126中。因此,籽晶层114的金属态部分被有效地根除。例如在籽晶层114由铜形成的情况下,铜原子分散到金金属化结构124、126。此外,金金属化结构124、126和阻挡层112之间的金属态的铜减少。
依据一个实施例,使贵金属从籽晶层114的未被掩蔽的部分扩散包括将在阻挡层112和金金属化结构124、126之间的所有的贵金属扩散到金金属化结构124、126中以形成基本上没有金属态的贵金属的、在阻挡层112和金金属化结构124、126之间的界面。换言之,扩散工艺被控制使得第一金金属化结构124和第二金金属化结构126的金直接地接触阻挡层112。在籽晶层114由铜形成的实施例中,其可以通过在10分钟至60分钟的持续时间中,在200℃至400℃之间的温度下对具有籽晶层114的金属态的铜和金金属化结构124,126的衬底进行退火来实现,使得铜被完全地扩散到金金属化结构124、126中。
在上面描述的方法中,第一金金属化结构124和第二金金属化结构126经由阻挡层112被分别地电连接到第一端子104和第二端子106。也就是,布置在第一金金属化结构124和第一端子104之间的阻挡层112的第一区域提供导电路径。同样的,布置在第二金金属化结构126和第二端子106之间的阻挡层112的第二区域提供导电路径。在第一端子104和第二端子106与第一金金属化结构124和第二金金属化结构126之间的该电连接不必仅仅到阻挡层112,并且可以完全地通过其他区域和/或导电材料。
在上面描绘的顺序中,在去除籽晶层114和阻挡层112的被掩蔽的部分之后,执行籽晶层114的贵金属的扩散。如之前已经阐释的,除了布置在金金属化结构124、126之下的籽晶层114的部分,籽晶层114的所有材料可以被去除。随后,籽晶层114的全部剩余材料(例如铜)可以通过扩散工艺被扩散到金金属化结构124、126中。换言之,器件在扩散工艺之后基本上可以没有金属态的籽晶层114的材料。
通过扩散所有金属态的铜(在使用铜作为籽晶层114材料的实施例中)到金金属化结构124、126中,产生的半导体器件包括不易受到由于电迁移、扩散和/或氧化的影响导致的电短路的高性能金属化。扩散技术产生带有一定比例的铜的金金属化结构124、126。根据扩散工艺的温度和时间条件,铜可以朝着结构124、126的底部被集中。然而,这样的铜是以经扩散的铜原子的形式而非金属态的铜。此外,在第一端子104和第二端子106与第一金金属化结构124和第二金金属化结构126之间的界面可以分别地被形成为基本上没有金属态的铜。换言之,在此描述的方法和器件通过将来自籽晶层114的铜包封至金金属化结构124、126中而避免了与铜相关的缺点。
通过利用经构图的电沉积技术,有利的结构宽度对于目前公开的方法是可能的。依据一个实施例,第一金金属化结构124和第二金金属化层126的宽度(W)小于10μm,并且第一金金属化结构124和第二金金属化结构126之间的间隔距离(D)小于10μm。可以存在多种不同的尺寸,并且金属化结构之间的最小间距由光刻工艺的能力确定。
图7中的器件可以接下来依据普遍已知的技术来处理。例如,使第一金金属化结构124和第二金金属化结构126彼此电绝缘的介电层(未示出)可以被形成在衬底100上。更高层级的金属化层也可以被形成在衬底100上。
图8至图9描绘了可选的实施例,其中在去除籽晶层114和阻挡层112的被掩蔽的部分之前,执行籽晶层114的贵金属的扩散。在这个实施例中,可以依据参考图1-5公开的工艺步骤来形成器件。接着,执行如结合图7描述的工艺的扩散工艺。如果籽晶层114由铜形成,则包含籽晶层114以及第一金金属化结构124和第二金金属化结构126的衬底100可以在200℃至400℃之间的温度下被退火,使得在金金属化结构124、126之下的所有金属态的铜被扩散而远离界面。同时地,来自第一金金属化结构124和第二金金属化结构126的金材料横向地扩散到籽晶层114的被掩蔽的部分中。图8描绘了经横向扩散的金的示例性边界。依据一个实施例,根据温度和扩散持续时间,金在籽晶层114中扩散至特定的横向距离。例如,金可以横向地扩散到籽晶层中0.3μm-0.5μm的距离。
如图9所示,籽晶层114和阻挡层112的被掩蔽的部分接着被去除。例如,籽晶层114可以由湿化学蚀刻去除而阻挡层112可以由湿化学蚀刻或等离子体蚀刻去除。图8-图9中的工艺顺序的一个优点是,金金属化结构124、126的机械稳定性增加。这个机械稳定性的增加是由于经横向扩散的金带来的,其扩展了金金属化结构124、126的基底。
术语“基本上”涵盖与要求的绝对一致性,也涵盖与要求的绝对一致性存在细微偏差,这是由于可能导致与理想偏差的制造工艺的变化、装配和其他因素导致的。假设该偏差在工艺容限之内以达到实际上的一致性,术语“基本上”涵盖这些偏差中的任一种。例如“基本上”纯金属可以包括非常小部分的合金金属原子,但尽管如此仍提供了在半导体器件中的纯金属的期望的质量(例如,电阻抗、对腐蚀的抵抗等)。同样地,基本上没有金属态的贵金属的界面可以具有小部分的金属态的贵金属,只要它的量在可接收的工艺容限之内并且由于金属态的贵金属带来的电短路的风险是可以忽略或不存在的。
在本说明书内的术语“电接触”、“电连接”、“低阻抗电接触”、“电耦合”、“低欧姆接触”以及“低阻抗电连接”在本说明书内被同义地使用。类似地,术语“阻性电接触”、“欧姆接触”以及“阻性电连接”在本说明书内被同义地使用。
为便于描述,使用空间上相对的术语例如“下方”、“之下”、“下”,“之上”、“上”、“上方”、“下面”等来阐释一个元件相对于第二个元件的定位。这些术语旨在除了与描绘在附图中的那些定向不同的定向之外包括器件的不同定向。此外,术语“第一”、“第二”以及类似表述也被用于描述不同的元件、区域、部段等并且不是旨在用于限定。在全文中,相同的术语指代相同的元件。
如这里使用的,术语“具有”、“包含”、“包括”、“含有”以及类似表述为指示所阐明的元件或特征的存在的开放式术语,但是也不排除额外的元件或特征。除非在语境中明确地指出,否则冠词“一”、“一个”以及“该”旨在包括复数以及单数。
将理解到的是,除非另外特别指出,否则在此描述的各种实施例的特征可以彼此组合。
尽管具体的实施例已经在此被示出并描述,但对于本领域普通技术人员将认识到的是,多种可选的和/或等同的实施方案在不背离本发明的范围的情况下可以取代被示出并描述的具体的实施例。本申请旨在覆盖在此讨论的具体实施例的任何改变或变化。因此,本发明旨在于仅仅由权利要求和其等同物来限定。

Claims (17)

1.一种形成用于电连接一个或多个半导体器件的金属化的方法,所述方法包括:
在半导体衬底上形成导电的阻挡层,使得所述阻挡层覆盖形成在所述衬底中的器件的第一端子;
在所述阻挡层上形成籽晶层,所述籽晶层在所述第一端子上方延伸并且包括不同于金的贵金属;
利用具有与所述第一端子横向对准的第一开口的掩模对所述衬底进行掩蔽,使得所述籽晶层的未被掩蔽的部分由所述第一开口暴露并且使得所述籽晶层的被掩蔽的部分由所述掩模覆盖;
使用金电解质溶液对所述籽晶层的所述未被掩蔽的部分进行电镀,使得形成布置在所述第一掩模开口中的第一金金属化结构;
去除所述掩模;
去除所述籽晶层和所述阻挡层的所述被掩蔽的部分;以及
将来自所述籽晶层的所述未被掩蔽的部分的所述贵金属扩散到所述第一金金属化结构中,
其中所述第一金金属化结构经由所述阻挡层被电连接至所述第一端子。
2.根据权利要求1所述的方法,其中扩散所述贵金属包括将在所述阻挡层和所述第一金金属化结构之间的全部金属态的贵金属扩散到所述第一金金属层结构中,以形成在所述阻挡层和所述第一金金属化结构之间的界面,所述界面基本上没有处于金属态的贵金属。
3.根据权利要求2所述的方法,其中所述贵金属是铜。
4.根据权利要求3所述的方法,其中扩散所述贵金属包括在10分钟至60分钟的持续时间中、在200℃至400℃之间的温度下对包括所述第一金金属化结构和所述金属态的铜的所述衬底进行退火。
5.根据权利要求2所述的方法,其中所述贵金属包括银、铂或钯中的任一项。
6.根据权利要求1所述的方法,其中所述衬底包括与所述第一端子横向隔开的器件的第二端子,其中所述阻挡层被形成为使得连续的阻挡层的部分接触所述第一端子和所述第二端子并沿着所述第一端子和所述第二端子之间的所述衬底的表面延伸,其中所述籽晶层被形成为使得连续的籽晶层的部分覆盖所述连续的阻挡层的部分,其中对所述衬底进行掩蔽包括提供与所述第二端子横向对准的第二掩模开口,并且其中电镀包括形成布置在所述第二掩模开口中并电连接至所述第二端子的第二金金属化结构。
7.根据权利要求6所述的方法,其中去除所述籽晶层和所述阻挡层的所述被掩蔽的部分包括对金具有选择性地刻蚀所述籽晶层和所述阻挡层的所述被掩蔽的部分,使得所述第一金金属化结构和所述第二金金属化结构彼此电绝缘。
8.根据权利要求7所述的方法,还包括:在蚀刻所述籽晶层和所述阻挡层的所述被掩蔽的部分期间,蚀刻在所述第一金金属化结构和所述第二金金属化结构下方的所述籽晶层和所述阻挡层的部分。
9.根据权利要求7所述的方法,其中所述阻挡层包括钽、氮化钽、钛/氮化钛、钛或钨化钛,其中所述贵金属是铜,其中蚀刻所述籽晶层包括对金具有选择性地湿化学蚀刻铜,并且其中蚀刻所述阻挡层包括湿化学蚀刻或等离子体蚀刻。
10.根据权利要求1所述的方法,其中扩散所述贵金属在去除所述籽晶层和所述阻挡层的所述被掩蔽的部分之后被执行。
11.根据权利要求1所述的方法,其中扩散所述贵金属在去除所述籽晶层和所述阻挡层的所述被掩蔽的部分之前被执行。
12.根据权利要求10所述的方法,其中扩散未被掩蔽的部分的所述贵金属包括将来自所述第一金金属化结构的金横向地扩散到所述籽晶层的所述被掩蔽的部分中。
13.一种通过使用铜籽晶层的电沉积来形成金金属化结构的方法,所述方法包括:
形成导电的阻挡层,所述阻挡层覆盖半导体衬底的表面,所述衬底包括半导体器件的源极端子和漏极端子,使得所述阻挡层的连续部分接触所述源极端子和漏极端子;
形成铜籽晶层,使得连续的籽晶层的部分覆盖所述阻挡层的所述连续部分;
利用具有第一开口和第二开口的掩模对所述籽晶层进行掩蔽,所述第一开口和所述第二开口与所述源极端子和漏极端子横向对准;
使用金电解质溶液对所述籽晶层的未被掩蔽的部分进行电镀,以形成布置在所述第一开口和所述第二开口中的第一金金属化结构和第二金金属化结构;
去除所述掩模;
去除所述籽晶层和所述阻挡层的所述被掩蔽的部分,以电绝缘所述第一金金属化结构和所述第二金金属化结构;以及
将来自所述籽晶层的铜原子扩散到所述第一金金属化结构和所述第二金金属化结构中,使得在所述阻挡层与所述第一金金属化结构和所述第二金金属化结构之间的界面基本上没有处于金属态的铜,
其中将所述第一金金属化结构和所述第二金金属化结构分别电连接至所述第一端子和所述第二端子。
14.根据权利要求13所述的方法,还包括在去除所述籽晶层的所述被掩蔽的部分之前,将来自所述第一金金属化结构和所述第二金金属化结构的金横向地扩散到所述籽晶层的所述被掩蔽的部分中。
15.一种半导体器件,包括:
半导体衬底,包括一个或多个半导体器件的第一端子和第二端子;
第一阻挡金属区和第二阻挡金属区,分别被电连接至所述第一端子和所述第二端子;以及
第一金金属化结构和第二金金属化结构,经由所述第一阻挡金属区和所述第二阻挡金属区被分别电连接至所述第一端子和所述第二端子;
其中所述第一金金属化结构和所述第二金金属化结构包括经扩散的铜原子;以及
其中分别在所述第一阻挡金属区和第二阻挡金属区与所述第一金金属化结构和所述第二金金属化结构之间的界面基本上没有处于金属态的铜。
16.根据权利要求15所述的半导体器件,其中所述第一金金属化结构和所述第二金金属化结构的宽度小于10μm,并且其中在所述第一金金属化结构和所述第二金金属化结构之间的间隔距离小于10μm。
17.根据权利要求15所述的半导体器件,其中所述第一端子是晶体管的源极端子,其中所述第二端子是所述晶体管的漏极端子,并且其中所述第一金金属化结构和所述第二金金属化结构彼此电绝缘。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768247A (zh) * 2016-08-16 2018-03-06 英飞凌科技股份有限公司 半导体构件、用于加工衬底的方法和用于制造半导体构件的方法
CN109524309A (zh) * 2017-09-20 2019-03-26 德克萨斯仪器股份有限公司 用于铜引线接合的纳米结构阻挡层
CN113337860A (zh) * 2021-08-02 2021-09-03 华芯半导体研究院(北京)有限公司 在芯片晶圆表面进行电镀的方法及其应用

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660037B1 (en) * 2015-12-15 2017-05-23 Infineon Technologies Austria Ag Semiconductor wafer and method
CN117012757A (zh) * 2022-04-29 2023-11-07 华为技术有限公司 集成电路及其制备方法、三维集成电路、电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6690084B1 (en) * 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
CN1755943A (zh) * 2004-08-20 2006-04-05 株式会社半导体能源研究所 具有半导体元件的显示器件及其制造方法
US7045389B1 (en) * 1996-08-27 2006-05-16 Nippon Steel Corporation Method for fabricating a semiconductor devices provided with low melting point metal bumps
CN102347298A (zh) * 2009-11-05 2012-02-08 台湾积体电路制造股份有限公司 基板上的凸块结构与其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4628149A (en) * 1981-11-30 1986-12-09 Nippon Electric Co., Ltd. Substrate having a pattern of an alloy of gold and a noble and a base metal with the pattern isolated by oxides of the noble and the base metals
EP0404551A3 (en) * 1989-06-20 1992-08-26 Optical Measurement Technology Development Co. Ltd. Optical semiconductor device
US6037602A (en) * 1998-02-13 2000-03-14 C.P. Clare Corporation Photovoltaic generator circuit and method of making same
US7427557B2 (en) * 2004-03-10 2008-09-23 Unitive International Limited Methods of forming bumps using barrier layers as etch masks
US8148822B2 (en) * 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
JP5331610B2 (ja) * 2008-12-03 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8415250B2 (en) * 2011-04-29 2013-04-09 International Business Machines Corporation Method of forming silicide contacts of different shapes selectively on regions of a semiconductor device
EP2557420B1 (en) * 2011-08-12 2015-10-14 Nxp B.V. Semiconductor device having Au-Cu electrodes and method of manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045389B1 (en) * 1996-08-27 2006-05-16 Nippon Steel Corporation Method for fabricating a semiconductor devices provided with low melting point metal bumps
US6690084B1 (en) * 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
CN1755943A (zh) * 2004-08-20 2006-04-05 株式会社半导体能源研究所 具有半导体元件的显示器件及其制造方法
CN102347298A (zh) * 2009-11-05 2012-02-08 台湾积体电路制造股份有限公司 基板上的凸块结构与其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768247A (zh) * 2016-08-16 2018-03-06 英飞凌科技股份有限公司 半导体构件、用于加工衬底的方法和用于制造半导体构件的方法
CN107768247B (zh) * 2016-08-16 2021-04-27 英飞凌科技股份有限公司 半导体构件、用于加工衬底的方法和用于制造半导体构件的方法
CN109524309A (zh) * 2017-09-20 2019-03-26 德克萨斯仪器股份有限公司 用于铜引线接合的纳米结构阻挡层
CN113337860A (zh) * 2021-08-02 2021-09-03 华芯半导体研究院(北京)有限公司 在芯片晶圆表面进行电镀的方法及其应用

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