JP6455109B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置及び半導体装置の製造方法に関する。
ダイオードや集積回路（ＩＣ）等を始めとする半導体装置の製造においては、ウェーハから所定のサイズでダイシングされたチップ状の半導体装置を、リードフレーム等の固定部材に半田付け等で接続した上で、半導体チップの上面に形成された電極膜とリードフレームの電極端子とをワイヤーボンディングにより固着する工程が行われている。
金属製のワイヤーと金属製の電極膜の表面とを接触させてワイヤーボンディングする際、超音波のパワー等により電極膜の内部にクラック等のダメージが発生する場合がある。ワイヤーボンディングダメージを抑制する技術として、半導体装置の電極膜の下側に形成される層間絶縁膜を２層構造とし、この２層間に凹凸部を形成することで、ワイヤーボンディング時のダメージを低減する方法が提案されている（特許文献１参照）。
しかし、例えばパワー半導体装置として用いられる電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の半導体装置では、比較的大きな電流が半導体装置と外部との間に流れるため、ボンディングに用いるワイヤーの径を大きく（例えば３００μｍ程度）する必要がある。またパワー半導体装置の電極膜の厚みは、通常１〜１０μｍ程度であるため、ワイヤーの径は、電極膜の厚みよりもはるかに大きくなる。そのため、ワイヤーボンディングによる電極膜への負荷も大きくなることから、特許文献１の技術を用いても半導体装置に生じるクラック等のダメージを十分低減することができない場合がある。そして、ダメージにより劣化する半導体装置の各種特性の中でも、特にパッケージ内部に含まれる可動イオン等の不純物の影響による半導体装置のゲート閾値電圧の劣化が著しく、ゲート閾値電圧の劣化を解決する手法が望まれていた。
特開２００５‐３０３１８６号公報
本発明は上記の問題に着目して為されたものであって、ワイヤーボンディング時の応力や熱履歴により生じる半導体装置のゲート閾値電圧の劣化を抑制できる半導体装置及びこの半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明に係る半導体装置のある態様は、グレインの粒径が金属膜の厚み程度以上の粒径である金属膜を、ボンディング用の電極膜として半導体チップ上に形成したことを要旨とする。また本発明に係る半導体装置の製造方法のある態様は、グレインの粒径が金属膜の厚み程度以上となるように金属膜を半導体チップ上に形成して電極膜とする工程と、電極膜の表面にワイヤーをボンディングする工程と、を含むことを要旨とする。
本発明に係る半導体装置及び半導体装置の製造方法によれば、ワイヤーボンディング時の応力や熱履歴により生じる半導体装置のゲート閾値電圧の劣化を抑制できる。
本発明の実施の形態に係る半導体装置を模式的に説明する一部断面図である。 電極膜のワイヤーに対する硬度比と、ゲート閾値電圧が劣化した製品発生率との相関を示す特性図である。 本発明の実施の形態に係る半導体装置の電極膜とワイヤーとのボンディング状態を模式的に説明する部分断面図である。 図３中のＣ部分の拡大図である。 比較例に係る半導体装置の電極膜とワイヤーとのボンディング状態を模式的に説明する部分断面図である。 本発明の他の実施の形態に係る半導体装置を模式的に説明する一部断面図である。 本発明の実施の形態に係る半導体装置へのワイヤーボンディングを模式的に説明する一部断面図である。
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層や配線の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
また本明細書及び添付図面においては、ｎ又はｐを冠した領域や層では、それぞれ電子又は正孔が多数キャリアであることを意味する。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。また添付図面においては、見易さのため、一部の層のハッチングの図示を省略している。
（半導体装置の構造）
図１に、本発明の実施の形態に係る半導体装置の一例として、トレンチ型ＭＯＳＦＥＴの断面構造を示す。セラミック等パッケージに搭載された半導体装置は、半導体チップの上面に形成された電極膜１の表面に、図３〜図５中に電極膜１ａ，１ｂと接合した状態で例示したようなワイヤー２がボンディングされる。ここでは半導体装置として、例えば図１に示すように、ｎ−型のドリフト層（ｎベース層）４の内部に選択的に形成された複数のｐ−型のベース領域３ａ，３ｂ，３ｃ，３ｄ，…と、この複数のｐ−型のベース領域３ａ，３ｂ，３ｃ，３ｄ，…の内部に選択的に形成された複数のｎ＋型のソース領域１１ａ，１１ｂ，…１１ｆ，…とを備える構造について説明する。
また半導体装置は、ドリフト層４の主面（図１中の上側の面）上に形成された複数のトレンチ２２ｊ−１，２２ｊ，２２ｊ＋１，…の内側に、それぞれゲート絶縁膜９ａ，９ｂ，９ｃ，…を介して設けられた複数のゲート電極７ａ，７ｂ，７ｃ，と、それぞれのゲート電極７ａ，７ｂ，７ｃ，…の表面上に積層された層間絶縁膜８ａ，８ｂ，８ｃ，…と、を更に備える。
また半導体装置は、この層間絶縁膜８ａ，８ｂ，８ｃ，…上に積層されたバリアメタル層６と、このバリアメタル層６の上に積層された電極膜１とを更に備える。電極膜１は図１に示す半導体装置ではソース電極に対応する。電極膜１の上面には、最表層として図示しないパッシベーション膜等が堆積され、パッシベーション膜等に形成された開口部（窓部）には下層の電極膜１の主面が露出し、ワイヤー２がボンディングされるボンディングパッド又はその等価物が形成される。
図１に示す半導体装置は、ｎ−型のドリフト層４の電極膜１と反対側（図１中の下側）に形成されたｎ＋型のドレイン層１２と、このドレイン層１２のドリフト層４と反対側の主面に接合されたドレイン電極膜１０とを備える。
電極膜１は、アルミニウム（Ａｌ）を主成分元素とした金属膜であり、Ａｌとシリコン（Ｓｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）等の合金元素との合金膜が好適に用いられる。また電極膜１は、ＡｌとＳｉ等の金属との２元系合金に限定されず、例えばＡｌ‐Ｓｉ‐Ｃｕのように３元系合金で構成されてもよい。
本発明の実施の形態に係る半導体装置にワイヤー２がボンディングされる様子は、例えば図７（ａ）（ｂ）のようになる。半導体装置の表面に導体素子である金属製の電極膜１が形成されている。尚、図７は、図１中の左側のゲート電極７ａを、ゲート電極７ａの延在する長手方向に沿って断面した状態の半導体装置を示すものであり、図１の紙面を正面視した方向と図７の紙面を正面視した方向とは直交する。また図７中では図示を省略するが、ゲート電極７ａの上面には電極膜１との間にバリアメタル層６及び層間絶縁膜８ａが形成されているとともに、ゲート電極７ａの下面にはドリフト層４との間にゲート絶縁膜９ａが形成されている。
ワイヤー２と半導体装置の表面の電極膜１との接合の工程としては、まず、図７（ａ）に示すように、ワイヤー２がボンディングツールＧにセットされ、半導体装置の電極膜１上の任意の場所に運ばれる。また半導体装置は、下部のドレイン電極膜１０の下面が半田Ｈを介して放熱用のＤＣＢ基板Ｐの上面に接合されている。その後、図７（ｂ）に示すように、ワイヤー２がボンディングツールＧにより半導体装置の表面の電極膜１に押付けられ超音波を掛けられることで圧着され、ワイヤー２のボンディングツールＧ側の端部の下面と電極膜１の上面とが接合する。その際、ワイヤー２は、ワイヤー２の軸方向が半導体装置のセル方向、すなわちゲート電極７ａの長手方向と平行にボンディングされる。
図３に示すように、電極膜１ａは、電極膜１ａを構成する複数のグレイン３０（結晶粒又は非晶粒）の粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…が、図４に示すように、電極膜１の厚みｄ程度以上となるように形成されている。「粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…が厚みｄ程度以上である」とは、粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…のうちの最小となる最小粒径Ｄｍｉｎが電極膜１ａの厚みｄと同じ粒径である場合を含むが、最小粒径Ｄｍｉｎの値を、電極膜１ａの厚みｄに基づいて設定された所定の範囲内の値に設定してもよい。例えば、最小粒径Ｄｍｉｎの値を、電極膜１の厚みｄの値のプラスマイナス１０％〜２０％程度をそれぞれ上限値及び下限値とした範囲で設定することが可能である。
またグレイン３０を設定した範囲内の粒径に形成するための制御は、例えば電極膜１ａを真空蒸着法、スパッタリング法やＣＶＤ法等で形成する場合、Ｓｉ等の合金元素の含有比率や、熱処理における加熱時間等を調節してグレイン３０の成長速度を管理して行うことで可能である。
ここで、パッケージの内部にはナトリウム（Ｎａ）等の可動イオンが多く存在し、可動イオンは電界や温度により半導体装置内部に移動し易いが、半導体装置の金属製の電極膜１や層間絶縁膜８ａ，８ｂ，８ｃ，…により侵入を防がれている。しかし、ワイヤーボンディングの圧力により電極膜１のグレイン３０の粒径が小さく、且つ、グレイン３０間の粒界が拡大して隙間が増加すると、可動イオンが通過可能な経路が増加し、可動イオンが隙間を介してゲート絶縁膜９及びゲート絶縁膜９の下層の半導体領域に侵入し易くなる。可動イオンの侵入は、ゲート閾値電圧の上昇や発熱等、半導体装置の特性の劣化を引き起こし、製品の信頼性を低下させる。
本発明の実施の形態に係る半導体装置では、電極膜１のグレイン３０の粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…が、電極膜１の厚みｄ程度以上であることにより、ワイヤーボンディングのパワーによって電極膜１に生じるクラック等のダメージを抑制し、可動イオンが侵入する経路の発生を防止することが可能となる。
また電極膜１の硬度は、ワイヤーの硬度に対して予め設定された硬度に構成されている。電極膜１の硬度が所定の硬度に制御されることにより、ゲート絶縁膜９ａ，９ｂ，９ｃ，…やベース領域３ａ，３ｂ，３ｃ，３ｄ，…への応力が緩和され、半導体装置のゲート閾値電圧の劣化を更に効果的に抑制する。硬度の制御は、例えば、Ａｌ以外の合金元素の、Ａｌに対する含有比率を調整することで行う。
大電流を流すパワー半導体装置のボンディングワイヤーには、例えばアルミニウム（Ａｌ）と、ニッケル（Ｎｉ）の合金が用いられる。パワー半導体装置のワイヤーの径は比較的太く、例えば３００μｍ程度である。Ｎｉは耐腐食性の向上を目的としてＡｌに添加されているが、ＮｉのＡｌに対する含有比率が高まる程、ワイヤーの硬度も高くなる。例えば、ＮｉをＡｌに対して重量ベースで５％添加したＡｌ−Ｎｉ合金の場合、ビッカース硬度（Ｈｖ）では、純Ａｌの硬度（Ｈｖ２０程度）の約４倍の硬度（Ｈｖ８０程度）となる。本発明の実施の形態に係る電極膜１の硬度のワイヤーの硬度に対する比率（硬度比）は、図２に示すように、少なくとも約７０％以上に構成される。
すなわちボンディングワイヤーがＡｌ−Ｎｉの場合、電極膜１の硬度は、ワイヤー中のＮｉの含有比率に応じてＨｖ１４程度〜Ｈｖ５６程度の硬度に構成する。硬度比が７０％未満である場合、図２に示すように、半導体装置のゲート閾値電圧が劣化した製品の発生率が大きくなる。
バリアメタル層６は、半導体チップの上面において、電極膜１のワイヤーと接合する側と反対側の面に設けられている。すなわちバリアメタル層６は、複数の層間絶縁膜８ａ，８ｂ，８ｃ，…、ｎ＋型のソース領域１１ａ，１１ｂ，…１１ｆ，…と、ｐ−型のベース領域３ａ，３ｂ，３ｃ，３ｄ，…とに共通して接触するように、全面に亘って電極膜１の下に設けられている。バリアメタル層６は、図１中の上下方向で示す積層方向に、チタン（Ｔｉ）膜６３、窒化チタン（ＴｉＮ）膜６２、チタン（Ｔｉ）膜６１がこの順に積層された３層の積層膜である。バリアメタル層６は、電極膜１中でＳｉが凝集して形成されるＳｉノジュールの成長を抑制する。
バリアメタル層６に用いる金属は、Ｓｉノジュールの成長を抑制する機能を有するものであれば適宜選択されてよく、チタン（Ｔｉ）以外でもタングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）等の高融点金属が好適に用いられる。本発明の実施の形態に係るバリアメタル層６は、図１に示したように電極膜１の下の全面に段差（ステップ）を有して形成されていることにより、電極膜１中のＳｉノジュールの成長を、より効果的に抑制する。
ここでＳｉノジュールは電極膜１中の下側すなわち層間絶縁膜８ａ，８ｂ，８ｃ，…側で凝集して成長するため、電極膜１の内部において上側のＳｉ濃度が、下側のＳｉ濃度より低下する。そのため、ワイヤーとのボンディング面である電極膜１の上面で、ワイヤーボンディング時の超音波のパワー等によるダメージの影響が大きくなる。バリアメタル層６によりＳｉノジュールの成長が抑制されることにより、電極膜１の上面側のＳｉ濃度の低下が抑制される。
またバリアメタル層６が無い場合、ワイヤーボンディング時のダメージが、成長したＳｉノジュールを介して層間絶縁膜８ａ，８ｂ，８ｃ，…やゲート電極７ａ，７ｂ，７ｃ，…へ伝達され、ダメージが電極膜１だけに留まらず、半導体装置の下層側に及ぶ。バリアメタル層６が、電極膜１の下地全面に形成されていることにより、ワイヤーボンディングのダメージを半導体装置の下層側に伝達することが抑制される。
本発明の実施の形態に係る半導体装置によれば、電極膜１のグレイン３０の粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…を電極膜１の厚みｄ程度以上に制御するとともに、電極膜１のワイヤーに対する硬度比を７０％以上に制御することで、ワイヤーボンディングのダメージを効果的に抑制することができる。
図３は、本発明の実施の形態に係る半導体装置の電極膜１ａと、この電極膜１ａにボンディングされたワイヤー２との接合部の断面を、透過型電子顕微鏡（ＴＥＭＳ）を用いて撮影した断面図である。図４に示すように、複数のトレンチ２２ｊ−１，２２ｊ，２２ｊ＋１，…内のゲート（符号を不図示）上には、層間絶縁膜（符号を不図示）を介して、厚みｄが約５μｍの電極膜１ａが形成されている。本発明の実施の形態に係る電極膜１のグレイン３０の粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…は、電極膜１ａの厚みｄ程度となるように制御されている。具体的には、特性劣化が発生していない箇所を示した図４の断面図上において、電極膜１ａをＡｌ−Ｓｉ膜として、電極膜１ａを構成するすべてのグレイン３０のうち９０％以上のグレイン３０の粒径が、電極膜１の厚みｄのプラスマイナス２０％となっている。またワイヤー２はＡｌ−Ｎｉ合金であり、ワイヤー２の径は約３００μｍである。また電極膜１ａとワイヤー２との硬度比は約１００％である。チップサイズは６ｍｍ×４．５ｍｍとした。またワイヤーボンディングの条件は下記のとおりであった。
超音波周波数：６０［ｋＨｚ］
超音波出力時間：１８０［ｍｓ（ミリ秒）］
超音波出力：１６［Ｗ］
ボール部の径：５００［μｍ］
サーチ荷重：７５０ｇｆ
ボンディング荷重：１０００ｇｆ
ループ高さ（ボンディングワイヤーの半導体装置表面からの高さ）：１．５ｍｍ
ワイヤーボンディング後、本発明の実施の形態に係る半導体装置にてゲート閾値電圧をゲート信頼性試験前後で測定したところ、劣化が顕著に出やすい低電流時のゲート閾値電圧においても劣化が見られなかった。具体的には、室温で１［μＡ]流すためのゲート閾値電圧を測定したところ、ゲート閾値電圧の変動は０．０２Ｖ以下であった。このとき、図４に示すように、ワイヤー２を構成するグレイン３０のうち多くのグレイン３０の粒径は、電極膜１ａのグレイン３０の粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…より大きい。また電極膜１ａのグレイン３０とワイヤー２のグレイン３０との境目は、水平方向に延びる略直線状であり、明確に看取できた。
図５に、特性劣化が発生した箇所の比較例に係るＭＯＳＦＥＴのソース電極をなす電極膜１ｂと、この電極膜１ｂに、本発明の実施の形態と同様のワイヤーボンディングツール及び条件でボンディングされたワイヤー２との接合部の断面を、本発明の実施の形態と同様に撮影した断面図を示す。図５は、図４に示すワイヤー２と電極膜１との接合部位に対応する、比較例の接合部位を一部拡大した図である。
比較例の場合、複数のトレンチ２２ｊ−１，２２ｊ，２２ｊ＋１…内のゲート（符号を不図示）上の層間絶縁膜（符号を不図示）を介して電極膜１ｂが形成されている点は本発明の実施の形態と同様である。またボンディングに用いるワイヤー２の構造も本発明の実施の形態と同様である。しかし電極膜１ｂのグレイン３０の粒径が電極膜１ｂの厚みｄ程度以上となるように制御されていない点で本発明の実施の形態と異なる。具体的には、比較例に係る半導体装置の電極膜１ｂのグレイン３０は、電極膜１ｂを断面視して、電極膜１ｂを構成するすべてのグレイン３０のうち５０％以上のグレイン３０が、電極膜１ｂの厚みｄより３０％以上小さい粒径である。
比較例に係る半導体装置にてゲート閾値電圧を測定したところ、ゲート閾値電圧をゲート信頼性試験前後で測定したところ、低電流時のゲート閾値電圧においても劣化が見られた。具体的には、室温で１［μＡ］流すためのゲート閾値電圧を測定したところ、ゲート閾値電圧の変動は２Ｖ程であった。
このとき、図５中の破線囲みで表す領域Ａのように、ワイヤー２と電極膜１ｂとの境界領域を中心にグレイン３０の細粒化が発生した。領域Ａは、半導体装置の形成時には存在しておらず、ワイヤーボンディングによって形成された領域である。領域Ａでは、半導体装置製造時に形成された電極膜１ｂの厚みｄよりも小さい（半分以下）粒径のグレイン３０が多数発生するとともに、グレイン３０間の隙間も図４の場合より多く形成された。図５に示すように、領域Ａでは、電極膜１ｂのグレイン３０及びワイヤー２のグレイン３０が細粒化し、電極膜１ｂとワイヤー２との境目が不明確に示された。
本発明の実施の形態に係る半導体装置によれば、電極膜１ａのグレイン３０の粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…を制御するとともに、電極膜１ａのワイヤー２に対する硬度比を制御することにより、ゲート閾値電圧の劣化を抑制してワイヤーボンディングを行うことができる。
（半導体装置の製造方法）
次に、本発明の実施の形態に係る半導体装置の製造方法を説明する。半導体装置がトレンチ型ＭＯＳＦＥＴの場合、まずｎ型の高濃度半導体基板上に、所定の不純物濃度のドリフト層４となるエピタキシャル層が、エピタキシャル成長法により半導体基板の表面に形成される。続いて、ドリフト層４の表面に、イオン注入法等によってｐ−層を全面に形成する。次に、ｐ−層が形成された半導体基板の主面に複数のトレンチ２２ｊ−１，２２ｊ，２２ｊ＋１，…をｐ−層よりも深く形成することによって、ｐ−層は、複数のｐ−型のベース領域３ａ，３ｂ，３ｃ，３ｄ，…に分離される。
次に、トレンチ２２ｊ−１，２２ｊ，２２ｊ＋１，…の内側に、薄くゲート絶縁膜９ａ，９ｂ，９ｃ，…を形成後、ゲート絶縁膜９ａ，９ｂ，９ｃ，…の表面に不純物を添加した多結晶シリコン膜（ドープドポリシリコン膜）等の導電体を堆積し、トレンチ２２ａ，２２ｂ，２２ｃ，…を導電体で埋め込む。そしてフォトリソグラフィ工程及びエッチング工程を用いて、導電体の膜をパターニングし、ゲート絶縁膜９ａ，９ｂ，９ｃ，…の上にゲート電極７ａ，７ｂ，７ｃ，…のパターンを形成する。
そしてゲート電極７ａ，７ｂ，７ｃ，…による自己整合が可能なように、イオン注入用マスクを形成し、ベース領域３ａ，３ｂ，３ｃ，３ｄ，…の内部に選択的にイオン注入した後、熱処理を施してｎ＋型のソース領域１１ａ，１１ｂ，…１１ｆ，…を形成する。その後、層間絶縁膜を半導体基板の全面に堆積後、フォトリソグラフィ工程及びエッチング工程によって、層間絶縁膜８ａ，８ｂ，８ｃ，…をパターニングする。次に、例えばスパッタリング法で、全面にＴｉ膜６３、ＴｉＮ膜６２、Ｔｉ膜６１をこの順に積層し、所定の加熱処理（シンタリング）を施し、バリアメタル層６を形成する。
次に、バリアメタル層６上に、グレイン３０の粒径が、目標とする電極膜１の厚みｄ程度となるようにＡｌ−Ｓｉ合金膜を形成する。Ａｌ−Ｓｉ合金膜の、Ａｌに対する合金元素の好適な重量ベースの含有比率を以下に示す。
（１）電極膜が主成分元素であるＡｌに下記のいずれか１種の合金元素を添加した２元系合金の場合
Ｃｕ：１０ｐｐｍ〜１％
Ｎｉ：１０ｐｐｍ〜０．２％
Ｍｇ：１０ｐｐｍ〜３％
Ｚｎ：１０ｐｐｍ〜１％
（２）電極膜が主成分元素であるＡｌにＳｉ及び他の１種の合金元素を添加した３元系合金の場合
Ｓｉ：１００ｐｐｍ〜３％
Ｃｕ：１０ｐｐｍ〜５％
Ｎｉ：１０ｐｐｍ〜１％
Ｍｇ：１０ｐｐｍ〜１０％
Ｚｎ：１０ｐｐｍ〜５％
上記の含有比率は、ワイヤー２が、Ａｌに対してＮｉを１０ｐｐｍ〜５％の範囲で含有した合金で形成され、ワイヤー２の硬度はＨｖ２０程度〜Ｈｖ８０程度であることを考慮し、電極膜１のワイヤー２に対する硬度比を７０％以上とするための条件である。
バリアメタル層６上に形成された金属膜がボンディング用の電極膜１になる。必要に応じて、化学的機械研磨（ＣＭＰ）等により金属膜の表面を平坦化してもよい。次に、電極膜１上にポリイミド膜等でパッシベーション膜を形成し、パッシベーション膜に開口部をパターニングして、ワイヤー２とボンディングさせるボンディングパッド又はその等価物を露出させる。その後、半導体基板を裏面から研削して薄板化し、半導体基板の厚さを例えば１０〜４００μｍ程度にする。次に、半導体基板の裏面側の研削面に、イオン注入法等で半導体基板より高濃度のｎ＋型の不純物元素をドーピングして、ドレイン層１２を形成する。更にドレイン層１２の表面の一部の領域にドレインコンタクト層（不図示）を形成してもよい。その後、ドレイン層１２上、或いはドレインコンタクト層上に金属板を例えば合金法により接合し、ドレイン電極膜１０を形成する（図１参照）。尚、ドレイン電極膜１０の形成は、真空蒸着法やスパッタリング法を用いてもよい。その後、半導体基板をダイシングして、複数のチップ状にする。
次に半導体装置をリードフレーム等のパッケージ上の所定の位置に搭載（マウント）し、コレクタドレイン電極膜１０の表面を、半田層を介してパッケージに接続する。次に半導体装置の電極膜１の表面と、パッケージの電極端子に接続されたワイヤー２の先端とを超音波ワイヤーボンディングツールにより固着する。
このとき、電極膜１のグレイン３０の粒径Ｄｊ−２，Ｄｊ−１，Ｄｊ，Ｄｊ＋１，Ｄｊ＋２，…が電極膜１の厚みｄ程度に制御されていることにより、クラック等ワイヤーボンディングによる電極膜１へのダメージが抑制され、パッケージ中の可動イオンの半導体装置への侵入を抑制することができる。併せて電極膜１のワイヤー２に対する硬度比が７０％以上に制御されていることにより、ワイヤーボンディングのダメージを更に効果的に抑制することができる。また電極膜１形成後、パッシベーション膜やコレクタドレイン電極膜１０の形成、パッケージへの固着、或いはボンディング等のために熱処理が施されるが、バリアメタル層６が形成されていることにより電極膜１中のＳｉノジュールの成長が抑制される。
本発明の実施の形態に係る半導体装置の製造方法によれば、ワイヤーボンディングのダメージを抑える目的で、電極膜１を構成する金属膜の膜厚を厚く加工する必要がないとともに、ワイヤーボンディング時の超音波パワーを抑える必要がない。またパワー半導体装置用の比較的太い径のワイヤーを用いることが可能となるので、ワイヤーボンディングのダメージを抑える目的で、細い径のワイヤーを用いたボンディングを行う必要がない。またワイヤーボンディングのダメージを抑える目的で、コレクタドレイン電極膜１０をパッケージに半田付けで固着する際に、半導体装置と固着面との傾きを細かく調整する必要がない。またワイヤーはＡｌを主成分元素としたワイヤーでよく、比較的コスト高となる金（Ａｕ）等の金属を使う必要がない。よって製造工程に過剰な負担を追加させることなく、ワイヤーボンディングのダメージを抑えて半導体装置を製造することが可能となる。
（その他の実施の形態）
本発明は上記のとおり開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
例えば図６に、本発明の他の実施の形態に係る半導体装置の一例として、ＩＧＢＴの断面構造を示す。図１に示すＭＯＳＦＥＴと同様に、セラミック等パッケージに搭載された半導体装置は、電極膜１の表面にワイヤーがボンディングされる。半導体装置は、ｎ−型のドリフト層４の内部に選択的に形成された複数のｐ−型のベース領域１３ａ，１３ｂ，１３ｃ，１３ｄ，…と、この複数のｐ−型のベース領域１３ａ，１３ｂ，１３ｃ，１３ｄ，…の内部に選択的に形成された複数のｎ＋型のエミッタ領域２１ａ，２２ｂ，…２２ｆ，…とを備える。
また図６に示す半導体装置は、ｐ−型のベース領域１３ａ，１３ｂ，１３ｃ，１３ｄ，…の主面（図６中の上側の面）上に、それぞれゲート絶縁膜１９ａ，１９ｂ，１９ｃ，…を介して積層された複数のゲート電極１７ａ，１７ｂ，１７ｃ，…と、それぞれのゲート電極１７ａ，１７ｂ，１７ｃ，…の表面上に積層された層間絶縁膜１８ａ，１８ｂ，１８ｃ，…と、を更に備える。
また図６に示す半導体装置は、この層間絶縁膜１８ａ，１８ｂ，１８ｃ，…上に積層されたバリアメタル層１６と、このバリアメタル層１６の上に積層された電極膜１ｃとを更に備える。電極膜１ｃは図６に示す半導体装置ではソース電極に対応する。またバリアメタル層１６は、Ｔｉ膜７３、ＴｉＮ膜７２、Ｔｉ膜７１がこの順に積層された３層の積層膜である。また電極膜１ｃの上面には、最表層として図示しないパッシベーション膜等が堆積され、パッシベーション膜等に形成された開口部（窓部）には下層の電極膜１ｃの主面が露出し、ワイヤーがボンディングされるボンディングパッド又はその等価物が形成される。また図６に示す半導体装置は、ｎ−型のドリフト層４の電極膜１と反対側（図６中の下側）に形成されたｎ＋型のバッファ層５と、ドリフト層４と反対側に形成されたｐ＋型のコレクタ層１３と、このコレクタ層１３のドリフト層４と反対側の主面に接合されたコレクタ電極膜２０とを備える。図６のゲート構造はプレーナーゲート型であるが、図１のようなトレンチゲート型であっても勿論構わない。
本発明の他の実施の形態に係る半導体装置は、図１に示す半導体装置と同様に、電極膜１ｃのグレイン３０の粒径が、電極膜１ｃの厚みｄ程度以上であることにより、ワイヤーボンディングのパワーによって電極膜１ｃに生じるクラック等のダメージが抑制される。また電極膜１ｃの硬度のワイヤーの硬度に対する硬度比が、図１に示す半導体装置と同様に、７０％以上に制御されることにより、半導体装置のゲート閾値電圧の劣化を更に効果的に抑制する。
以上のように、本発明は、本明細書及び図面に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ 電極膜
２ ワイヤー
６ バリアメタル層
３０ グレイン
６１ チタン
６２ 窒化チタン
６３ チタン
Ｄｊ 粒径
ｄ 厚み

Claims (10)

  1. ドリフト層と、
    前記ドリフト層の主面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の上面に設けられた層間絶縁膜と、
    前記層間絶縁膜の上面に設けられた金属膜と、を備えた半導体チップにおいて、
    前記半導体チップは、パッケージに搭載され、
    前記パッケージの電極端子と前記金属膜の表面との間を接続するワイヤーと、を有し、
    前記金属膜の下には、全面にわたってバリアメタル層を備え、
    前記金属膜内のグレインの粒径が前記金属膜の厚み程度以上の粒径であることを特徴とする半導体装置。
  2. 前記金属膜の硬度は、ビッカース硬さで、前記ワイヤーの硬度の７０％以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記バリアメタル層は、チタン、窒化チタン、チタンの順に積層された膜であることを特徴とする請求項１に記載の半導体装置。
  4. 前記金属膜は、アルミニウムを主成分とする合金であることを特徴とする請求項１に記載の半導体装置。
  5. 前記ワイヤーは、アルミニウムを主成分とすることを特徴とする請求項１に記載の半導体装置。
  6. ドリフト層の主面上にゲート絶縁膜と前記ゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、
    前記ゲート電極上に層間絶縁膜を形成する層間絶縁膜形成工程と、
    前記層間絶縁膜形成工程後、主面側全面にバリアメタル層を形成して加熱処理を行うバリアメタル形成工程と、
    前記バリアメタル層の上面に金属膜を形成する金属膜形成工程と、を含む半導体チップを形成するチップ形成工程と、
    前記半導体チップをパッケージに搭載する搭載工程と、
    前記搭載工程後に前記パッケージの電極端子と前記半導体チップの表面の前記金属膜との間をワイヤーで接続するボンディング工程と、を含み、
    前記金属膜形成工程では、前記金属膜内のグレインの粒径が前記金属膜の厚み程度以上となるようにすることを特徴とする半導体装置の製造方法。
  7. 前記バリアメタル形成工程において、前記バリアメタル層は、チタン、窒化チタン、チタンの順に積層された膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記金属膜形成工程で形成される前記金属膜は、アルミニウムを主成分とする合金であることを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記ボンディング工程で前記金属膜に接続する前記ワイヤーは、アルミニウムを主成分とすることを特徴とする請求項６に記載の半導体装置の製造方法。
  10. 前記金属膜の硬度は、ビッカース硬さで、前記ワイヤーの硬度の７０％以上であることを特徴とする請求項６に記載の半導体装置の製造方法。
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