JP2019071399A - パワーモジュールおよびその製造方法、グラファイトプレート、および電源装置 - Google Patents

パワーモジュールおよびその製造方法、グラファイトプレート、および電源装置 Download PDF

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Abstract

【課題】安価で、両面冷却構造に劣らない冷却性能を発揮でき、かつ応力の低減可能なパワーモジュールを提供する。【解決手段】パワーモジュール（ＰＭ）１は、絶縁基板２０と、絶縁基板２０上に配置され、その表面側と裏面側とに電極を有する半導体デバイス１０と、一端が半導体デバイス１０の表面側に接続され、他端が絶縁基板２０に繋がる異方性な熱伝導率を備えるグラファイトプレート１８ＧＰとを備え、半導体デバイス１０の表面側の熱をグラファイトプレート１８ＧＰを介して絶縁基板２０へ伝達する。【選択図】図１

Description

本実施の形態は、パワーモジュールおよびその製造方法、グラファイトプレート、および電源装置に関する。
パワーモジュールの１つとして、従来から、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）のようなパワー素子（チップ）を含む半導体デバイスの外囲が樹脂でモールドされたパワーモジュールが知られている。
動作状態において、半導体デバイスは発熱するため、基板の裏面側にヒートシンクやフィンなどの放熱器を配置して放熱させ、半導体デバイスを冷却するのが一般的である。
特に、近年においては、低熱抵抗化のために、厚銅化された基板や両面冷却構造も用いられてきている。
しかしながら、基板の厚銅化では信頼性が懸念されるし、両面冷却構造は冷却性能には優れるが、生産性の観点から片面冷却構造と比べて製造上高価となる。
そんな中、異方性な熱伝導率を持つグラファイトプレートのパワーモジュールへの適用の可能性が検討されている。
また、半導体デバイスは動作時に発熱するため、特に、高温動作用のインバータモジュールなどにおいては、高温に対するワイヤ接続の信頼性を確保することが重要となっている。
さらにまた、パワーモジュールに用いられる基板には絶縁基板が使われている。更なる低熱抵抗化のために厚銅基板等が開発されている。しかしながら、基板の厚銅化では信頼性が懸念されるし、両面冷却構造は冷却性能には優れるが、生産性の観点から片面冷却構造と比べて製造上高価となる。
この厚銅基板に対してさらに低熱抵抗化を行うため、異方性な熱伝導率を持つグラファイトプレートのパワーモジュールへの適用の可能性が検討されている。
さらにまた、近年、ハイブリッド自動車やＥＶ（Electric Car）の普及が進むにつれ、パワーモジュールの需要も増加している。動作状態においてパワーモジュールは発熱するため、車載に使用されるパワーモジュールでは水冷システムが使用されている。現状では片面水冷システムが一般的に使用されているが、更なる低熱抵抗化を実現するために両面水冷システムなどが開発されている。そんな中、異方性な熱伝導率を持つグラファイトプレートのパワーモジュールへの適用の可能性も検討されている。
特開２００７−０１９１３０号公報 特開２００５−２１００３５号公報 特開２０１３−１１８３３６号公報 特開２０１６−４７９６号公報 国際公開第２０１５／０７６２５７号
山田靖、久野敦輝、澤木聖斗、成田恭典、竹馬克洋、「炭素系異方伝熱材料のパワー半導体モジュールへの適用可能性」大同大学紀要 第５０巻（２０１４） ｐｐ．１３３−ｐｐ．１３５
しかしながら、両面水冷システムでは水冷機が二つ必要になり、流路の設計などが難しい。また、水冷機が高価なために低コスト化が難しい。
また、ＳｉＣ ＭＯＳＦＥＴ（Silicon Carbide Metal Oxide Semiconductor Field Effect Transistor）を用いたインバータモジュールに対し、大電流を流した場合には、ＦＥＴを流れる電流により発熱し、制御信号を直接入力するためにソースパッド電極上にボンディングされたソースセンス用ワイヤのボンディング部も高温となっていた。
そのため、ソースセンス用ワイヤのボンディング部がジャンクション温度と同程度まで熱くなることにより、ワイヤの粒径が粗大化する傾向にある従来のケースタイプのパワーモジュールではワイヤの破断が生じやすい。
一方、モールドタイプのパワーモジュールの場合には、ワイヤの粒径の粗大化は起きにくいが、熱応力によりボンディング部の界面での破断が懸念されている。
どちらの場合も熱による劣化であり、高耐熱化に向けたワイヤ接続の対策が必要であった。
本実施の形態は、安価で、両面冷却構造に劣らない冷却性能を発揮でき、かつ応力の低減可能なパワーモジュールを提供する。
また、本実施の形態は、一つの冷却器で両面冷却に近い冷却能力を有する安価なパワーモジュールおよびグラファイトプレートを提供する。
さらに、本実施の形態は、高温動作による熱の影響を軽減でき、ワイヤ接続に対する高耐熱化および信頼性を向上させることが可能なパワーモジュールおよびその製造方法を提供する。
さらにまた、本実施の形態は、低熱抵抗化が可能なパワーモジュールおよび電源装置を提供する。
本実施の形態の一態様によれば、絶縁基板と、前記絶縁基板上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、一端が前記パワーデバイスの表面側に接続され、他端が前記絶縁基板に繋がる異方性な熱伝導率を備えるグラファイト配線とを備え、前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記絶縁基板へ伝達するパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁性の基板と、前記基板の第１面に配置された第１電極パターンおよび第２電極パターンと、前記第１面に対向する第２面に配置された第３電極パターンとを備える絶縁基板と、前記第１電極パターン上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、前記第３電極パターン上に配置される放熱器と、前記第２電極パターン上に配置されたブロック電極と、異方性な熱伝導率を備えるグラファイト配線と、前記グラファイト配線の第１主面に配置された第１配線パターンおよび前記第１主面に対向する第２主面に配置された第２配線パターンとを備え、一端側が前記パワーデバイスの前記表面側に接続されると共に、前記一端側と同一平面で離れた位置の他端側が前記ブロック電極を介して前記第２電極パターンと接続される配線リード部とを備え、前記グラファイト配線は、厚み方向よりも面方向に熱伝導率が高い第１の配向、または面方向よりも厚み方向に熱伝導率が高い第２の配向のいずれかを備えると共に、前記第１の配向を有する複数のグラファイトシートを積層してなるプレート構造、または前記第２の配向を有する複数のグラファイトシートを積層してなるプレート構造を備え、前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記絶縁基板へ伝達するパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁性の基板と、前記基板の第１面に配置された第１電極パターンおよび第２電極パターンと、前記第１面に対向する第２面に配置された第３電極パターンとを備える絶縁基板と、前記第１電極パターン上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、前記第３電極パターン上に配置される放熱器と、異方性な熱伝導率を備えるグラファイト配線、および前記グラファイト配線の第１主面に配置され、一端側が前記パワーデバイスの前記表面側に接続されると共に、前記一端側と同一平面で離れた位置の他端側が前記第２電極パターンと接続されるように配線パターンの厚みが部分的に異なるＬ字の断面形状を有する第１配線パターンを有する配線リード部とを備え、前記グラファイト配線は、厚み方向よりも面方向に熱伝導率が高い第１の配向、または面方向よりも厚み方向に熱伝導率が高い第２の配向のいずれかを備えると共に、前記第１の配向を有する複数のグラファイトシートを積層してなるプレート構造、または前記第２の配向を有する複数のグラファイトシートを積層してなるプレート構造を備え、前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記絶縁基板へ伝達するパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁性の基板と、前記基板上に配置された熱膨張係数に異方性を有するグラファイト基板と、前記グラファイト基板上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、前記パワーデバイスの表面側に接続された異方性な熱伝導率を備えるグラファイト配線とを備え、前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記基板へ伝達するパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁性の基板と、前記基板上に配置された熱膨張係数に異方性を有するグラファイト基板とを備えるグラファイト絶縁基板と、前記グラファイト絶縁基板上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、前記パワーデバイスの表面側に接続された異方性な熱伝導率を備えるグラファイト配線とを備え、前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記基板へ伝達するパワーモジュールが提供される。
本実施の形態の他の態様によれば、第１面と前記第１面に対向する第２面とを有し、動作により発熱するパワーモジュールであって、前記パワーモジュールの前記第１面側に配置された冷却器と、前記冷却器の前記パワーモジュールの前記第１面が接合された面に一方面が接合され、前記パワーモジュールの前記第２面に他方面が接合されたグラファイトプレートとを備え、前記グラファイトプレートは、熱伝導配向の違う２種類のグラファイトプレートが熱伝導率の高い向きで貼り合わされた構造であるパワーモジュールが提供され
る。
本実施の形態の他の態様によれば、第１の電源端子と第２の電源端子との間に直列接続されるとともに第１面と該第１面に対向する第２面とを有する基板の前記第１面上に配置されたパワーデバイスと、前記基板の前記第２面側に配置された冷却器とを有し、該パワーデバイスの接続点を出力端子に接続するように構成されたパワーモジュールであって、前記パワーデバイスは第１面と該第１面に対向する第２面とを有し、前記冷却器の前記基板の前記第２面側と、前記パワーデバイスの前記第２面側とを熱的に接続するグラファイトプレートを備え、前記グラファイトプレートは、熱伝導配向の違う２種類のグラファイトプレートが熱伝導率の高い向きで貼り合わされた構造であるパワーモジュールが提供される。
本実施の形態の他の態様によれば、前記パワーモジュールが備えるグラファイトプレートが提供される。
本実施の形態の他の態様によれば、第１主電極パターンおよび信号配線パターンを有する基板と、表面に主パッド電極を有し、前記基板上に配置される半導体デバイスと、前記主パッド電極と前記第１主電極パターンとの間に接続されたリードフレームと、前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記リードフレームと前記第１主電極パターンとの第２接合部と、前記第２接合部と前記信号配線パターンとの間に接続された第１ボンディングワイヤとを備え、前記第２接合部は、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低いパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁性の基板と、前記基板上に配置された第１主電極パターン、第２主電極パターン、信号配線パターンおよび制御信号配線パターンとを備える絶縁基板と、表面側に主パッド電極および制御パッド電極を有すると共に、裏面側に主電極を有し、前記第２主電極パターン上にフェイスアップで配置される半導体デバイスと、前記主パッド電極と前記第１主電極パターンとの間に接続されたリードフレームと、前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記第１主電極パターンとの第２接合部と、前記信号配線パターンとの間に接続された第１ボンディングワイヤと、前記制御パッド電極と前記制御信号配線パターンとの間に接続された第２ボンディングワイヤとを備え、前記第１ボンディングワイヤは、一端が、前記信号配線パターンに接続され、他端が、前記第２接合部の前記リードフレームまたは前記第１主電極パターンに接続されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁性の基板と、前記基板上に配置された第１主電極パターン、第２主電極パターン、信号配線パターン、制御信号配線パターン、および配線電極パターンとを備える絶縁基板と、表面に主パッド電極および制御パッド電極を有すると共に、裏面に主電極を有し、前記第２主電極パターン上にフェイスアップで配置される半導体デバイスと、前記主パッド電極と前記第１主電極パターンとの間に接続されると共に、前記主パッド電極との接続端側が延長されて前記配線電極パターンと接続されたリードフレームと、前記リードフレームと前記主パッド電極との第１接合部、前記第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記第１主電極パターンとの第２接合部、および前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記配線電極パターンとの第３接合部と、一端が、前記信号配線パターンと接続されると共に、他端が前記第３接合部に接続された第１ボンディングワイヤと、前記制御パッド電極と前記制御信号配線パターンとの間に接続された第２ボンディングワイヤとを備え、前記第１ボンディングワイヤの他端が、前記第３接合部の前記リードフレームまたは前記接続電極パターンに接続されるパワーモジュールが提供される。
本実施の形態の他の態様によれば、導電性の基板と、前記基板上に、絶縁層を介して配置された主電極パターン、信号配線パターンおよび制御信号配線パターンと、表面に主パッド電極を有し、前記基板上に配置される半導体デバイスと、前記主パッド電極と前記主電極パターンとの間に接続されたリードフレームと、前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記主電極パターンとの第２接合部と、前記信号配線パターンとの間に接続された第１ボンディングワイヤとを備えるパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁性の基板と、前記基板上に配置された第１主電極パターン、第２主電極パターン、信号配線パターンおよび制御信号配線パターンとを有する絶縁基板の、前記第２主電極パターン上に、表面側に主パッド電極および制御パッド電極を有すると共に、裏面側に主電極を有する半導体デバイスをフェイスアップで配置する工程と、前記主パッド電極と前記第１主電極パターンとの間にリードフレームを接続する工程と、前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記第１主電極パターンとの第２接合部と、前記信号配線パターンとの間に、第１ボンディングワイヤを接続する工程と、前記制御パッド電極と前記制御信号配線パターンとの間に第２ボンディングワイヤを接続する工程とを有するパワーモジュールの製造方法が提供される。
本実施の形態の他の態様によれば、異方性な熱伝導率を備えるグラファイト基板と、前記グラファイト基板上に並べて配置され、動作時に発熱する複数の半導体デバイスとを備え、前記グラファイト基板の基板面上、前記複数の半導体デバイスの並びの方向が、前記グラファイト基板の熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下となるパワーモジュールが提供される。
本実施の形態の他の態様によれば、基板と、前記基板の第１面に配置された異方性な熱伝導率を備えるグラファイト基板と、前記基板の前記第１面に対向する第２面に配置された第１電極パターンと、前記グラファイト基板上に配置された第２電極パターンと、前記第２電極パターンを介して、前記グラファイト基板上に並べて配置され、動作時に発熱する複数の半導体デバイスとを備え、前記グラファイト基板は、面方向よりも厚み方向に熱伝導率が相対的に高い配向を備え、前記グラファイト基板の基板面上、前記複数の半導体デバイスの並びの方向が、前記グラファイト基板の熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下となるパワーモジュールが提供される。
本実施の形態の他の態様によれば、基板と、前記基板の第１面に配置された異方性な熱伝導率を備えるグラファイト基板とを備えるグラファイト絶縁基板と、前記グラファイト基板上に並べて配置され、動作時に発熱する複数の半導体デバイスとを備え、前記グラファイト基板は、面方向よりも厚み方向に熱伝導率が相対的に高い配向を備え、前記グラファイト基板の基板面上、前記複数の半導体デバイスの並びの方向が、前記グラファイト基板の熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下となるパワーモジュールが提供される。
本実施の形態の他の態様によれば、絶縁層と、前記絶縁層上に配置され、異方性な熱伝導率を備えるグラファイト基板と、前記グラファイト基板上に配置され、動作時に発熱する半導体デバイスとを備えるパワーモジュールが提供される。
本実施の形態の他の態様によれば、第１の電源と第２の電源との間に第１のスイッチングデバイスと第２のスイッチングデバイスとが直列接続され、その接続点の電圧を出力とする電源装置であって、前記各スイッチングデバイスはそれぞれ複数のチップからなり、グラファイト基板上にそれぞれ並べて配置され、前記複数のチップの並び方向のチップ間の間隔距離は、前記各チップから前記グラファイト基板の端面までの距離よりも短い電源装置が提供される。
本実施の形態によれば、安価で、両面冷却構造に劣らない冷却性能を発揮でき、かつ応力の低減可能なパワーモジュールを提供することができる。
また、本実施の形態によれば、一つの冷却器で両面冷却に近い冷却能力を有する安価なパワーモジュールおよびグラファイトプレートを提供することができる。
さらに、本実施の形態によれば、高温動作による熱の影響を軽減でき、ワイヤ接続に対する高耐熱化および信頼性を向上させることが可能なパワーモジュールおよびその製造方法を提供することができる。
さらにまた、本実施の形態によれば、低熱抵抗化が可能なパワーモジュールおよび電源装置を提供することができる。
（ａ）第１の実施の形態に係るパワーモジュールの概略構成を示す模式的平面パターン構成図、（ｂ）図１（ａ）のＩ−Ｉ線に沿う模式的断面構造図。 第１の実施の形態における比較例１に係るパワーモジュールの概略構成を示す模式的断面構造図。 第１の実施の形態における比較例２に係るパワーモジュールの概略構成を示す模式的断面構造図。 第１の実施の形態に係るパワーモジュール（ＰＭ１）の熱抵抗特性について、第１の実施の形態における比較例１（ＰＭ１１）・第１の実施の形態における比較例２（ＰＭ１２）と対比して示す図。 第１の実施の形態に係るパワーモジュールに適用可能なグラファイトプレートを構成するグラファイトシートの積層構造の模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュールに適用可能なグラファイトプレートの一例であって、（ａ）ＸＹ配向のグラファイトプレートを例示する模式的鳥瞰構成図、（ｂ）ＸＺ配向のグラファイトプレートを例示する模式的鳥瞰構成図。 （ａ）第２の実施の形態に係るパワーモジュールの概略構成を示す模式的平面パターン構成図、（ｂ）図７（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造図。 第２の実施の形態に係るパワーモジュールの概略構成を示す模式的鳥瞰構成図。 第２の実施の形態に係るパワーモジュールに適用されるグラファイトプレートを備えた上部配線の、（ａ）模式的鳥瞰構成図、（ｂ）模式的正面構成図。 第２の実施の形態の変形例に係るパワーモジュールの概略構成を示す模式的鳥瞰構成図。 （ａ）第３の実施の形態に係るパワーモジュールの概略構成を示す模式的平面パターン構成図、（ｂ）図１１（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 第３の実施の形態に係るパワーモジュールに適用されるグラファイトプレートを備えた上部配線の、（ａ）模式的鳥瞰構成図、（ｂ）模式的正面構成図。 （ａ）第４の実施の形態に係るパワーモジュールの概略構成を示す模式的平面パターン構成図、（ｂ）図１３（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造図。 第４の実施の形態に係るパワーモジュールを例に、（ａ）上部配線の幅と熱抵抗との関係を説明するための特性図（その１）、（ｂ）上部配線の幅と熱抵抗との関係を説明するための特性図（その２）。 第４の実施の形態に係るパワーモジュールを例に、（ａ）上部配線の厚さと熱抵抗との関係を説明するための特性図（その１）、（ｂ）上部配線の厚さと熱抵抗との関係を説明するための特性図（その２）、（ｃ）上部配線の厚さと熱抵抗との関係を説明するための特性図（その３）。 （ａ）第５の実施の形態に係るパワーモジュールの応力緩和構造について示す模式的断面構造図、（ｂ）図１６（ａ）の表示Ａの部分を拡大して示す拡大図。 第５の実施の形態に係るパワーモジュールを例に、応力緩和構造を説明するための特性図。 （ａ）第６の実施の形態に係るパワーモジュールの概略構成を示す模式的平面パターン構成図、（ｂ）図１８（ａ）のＶ−Ｖ線に沿う模式的断面構造図。 実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合を例に、（ａ）グラファイト基板とＩＧＢＴとの配置方向について説明する模式的平面パターン構成図、（ｂ）グラファイト基板とＳｉＣ ＭＯＳＦＥＴとの配置方向について説明する模式的平面パターン構成図。 実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合の、接合部にかかる応力についてシミュレーションを行うための、（ａ）シミュレーションモデルＭＤの模式的平面パターン構成図、（ｂ）図２０（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造図。 図２０に示したシミュレーションモデルにおいて、熱抵抗が最も低くなる各部の厚みの一例について示す図。 図２０に示したシミュレーションモデルを用いて、接合部にかかる応力についてシミュレーションを行った際の結果（全体の反り形状）について示す図。 実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合を例に、デバイスの形状（シミュレーションモデルＭＤ１〜ＭＤ５）を変えてシミュレーションを行うための、（ａ）シミュレーションモデルＭＤ２の模式的平面パターン構成図、（ｂ）シミュレーションモデルＭＤ３の模式的平面パターン構成図、（ｃ）シミュレーションモデルＭＤ４の模式的平面パターン構成図、（ｄ）シミュレーションモデルＭＤ５の模式的平面パターン構成図。 実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合について、デバイスの形状（シミュレーションモデルＭＤ１〜ＭＤ５）を変えてシミュレーションを行った際の、（ａ）エッジからの距離（Ｙ）とミーゼス応力との関係を説明するための特性図、（ｂ）シミュレーションモデルＭＤとミーゼス応力比との関係を説明するための特性図。 実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合の、接合部にかかる応力についてシミュレーションを行うための、（ａ）シミュレーションモデルＭＤ１の模式的平面パターン構成図、（ｂ）図２５（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。 実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合について、デバイスの形状（シミュレーションモデルＭＤ１〜ＭＤ３）を変えてシミュレーションを行った際の、（ａ）エッジからの距離（Ｘ）とミーゼス応力との関係を説明するための特性図、（ｂ）シミュレーションモデルＭＤとミーゼス応力比との関係を説明するための特性図。 実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合を例に、（ａ）シミュレーションモデルＭＤ１を用いてシミュレーションを行った際の結果について示す図、（ｂ）シミュレーションモデルＭＤ２を用いてシミュレーションを行った際の結果について示す図、（ｃ）シミュレーションモデルＭＤ３を用いてシミュレーションを行った際の結果について示す図。 実施の形態に係るパワーモジュールであって、ワンインワン（１ in １）モジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現図。 実施の形態に係るパワーモジュールであって、１ in １モジュールのＳｉＣ ＭＯＳＦＥＴの詳細回路表現図。 実施の形態に係るパワーモジュールであって、ツーインワン（２ in １）モジュールのＳｉＣ ＭＯＳＦＥＴの模式的回路表現図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ（Double Implanted） ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ Ｔ（Trench） ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した３相交流インバータの回路構成図。 第７の実施の形態における比較例に係るパワーモジュールの模式的断面構造図。 第７の実施の形態における比較例に係るパワーモジュールの模式的断面構造図。 第７の実施の形態における比較例に係るパワーモジュールの模式的断面構造図。 第７の実施の形態に係るパワーモジュールの模式的断面構造図。 第７の実施の形態に係るパワーモジュールに適用可能なグラファイトプレートの模式的断面構造図。 第７の実施の形態における比較例に係るパワーモジュールの熱抵抗シミュレーションの構造モデルを示す模式的断面構造図。 図４２、図４４、図４５に示される構造モデルのＳｉＣチップを上から見た場合の模式的上面構成図。 第７の実施の形態における比較例に係るパワーモジュールの熱抵抗シミュレーションの構造モデルを示す模式的断面構造図。 第７の実施の形態に係るパワーモジュールの熱抵抗シミュレーションの構造モデルを示す模式的断面構造図。 （ａ）第７の実施の形態に係るパワーモジュールの具体例を示す模式的平面パターン構成図、（ｂ）図４６（ａ）のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造図、（ｃ）図４６（ａ）に示されるパワーモジュールの模式的右側面構成図。 （ａ）第７の実施の形態に係るパワーモジュールの模式的断面構造図、（ｂ）図４７（ａ）中の表示Ａの部分を拡大した拡大断面構造図。 第７の実施の形態に係るパワーモジュールが備えるグラファイトプレートの変形例を示す模式的断面構造図。 図４８に示されるグラファイトプレートを用いたパワーモジュールの模式的断面構造図。 図４８に示されるグラファイトプレートを用いた別のパワーモジュールの模式的断面構造図。 第７の実施の形態に係るパワーモジュールの変形例を示す模式的断面構造図。 （ａ）第７の実施の形態に係るパワーモジュールの変形例を示す模式的平面パターン構成図、（ｂ）図５２（ａ）のＩＸ−ＩＸ線に沿う模式的断面構造図。 第７の実施の形態に係るパワーモジュールの詳細な断面構造図。 第７の実施の形態に係る別のパワーモジュールの詳細な断面構造図。 第８〜第１４の実施の形態の基礎となる基本技術に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用したワンインワン（１ in １）モジュールの模式的断面構造図。 第８〜第１４の実施の形態の基礎となる基本技術に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した１ in １モジュールの模式的回路表現図。 第８〜第１４の実施の形態の基礎となる基本技術に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用したツーインワン（２ in １）モジュールの、（ａ）模式的平面パターン構成図、（ｂ）図５７（ａ）の要部（表示１１Ａ部分）を拡大して示す拡大図。 第８の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した１ in １モジュールの、（ａ）模式的断面構造図、（ｂ）模式的回路表現図。 第８の実施の形態に係るパワーモジュールに適用可能な半導体デバイスの模式的平面パターン構成図。 第８の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した１ in １モジュールを例に、（ａ）ターンオン時の寄生インダクタンスによるスイッチング損失について説明するための模式的回路図、（ｂ）ターンオフ時の寄生インダクタンスによるスイッチング損失について説明するための模式的回路図。 第９の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した２ in １モジュール（ハーフブリッジ内蔵モジュール）の模式的鳥瞰パターン構成図。 第９の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用したハーフブリッジ内蔵モジュールの、（ａ）模式的平面パターン構成図、（ｂ）図６２（ａ）の要部（表示１Ａ部分）を拡大して示す拡大図。 第９の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用したハーフブリッジ内蔵モジュールの模式的回路表現図。 第９の実施の形態に係るパワーモジュールであって、モールドタイプのモジュールとして、ハーフブリッジ内蔵モジュールの樹脂モールド後の模式的鳥瞰構成図。 第９の実施の形態に係るパワーモジュールであって、要部の構成を図６２（ｂ）の矢印Ｂ方向から示す模式的側面拡大図。 第１０の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した１ in １モジュールの模式的平面パターン構成図。 第１０の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した１ in １モジュールを例に、発熱時の温度拡散についてのシミュレーション結果を示す図。 第１１の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用した１ in １モジュールの模式的断面構造図。 第１２の実施の形態に係るパワーモジュールであって、シックスインワン（６ in １）モジュールの模式的鳥瞰パターン構成図。 第１３の実施の形態に係るパワーモジュールの、（ａ）模式的平面パターン構成図、（ｂ）図７０（ａ）のＸＩ−ＸＩ線に沿う模式的断面構造図。 第１４の実施の形態に係るパワーモジュールの、（ａ）模式的平面パターン構成図、（ｂ）図７１（ａ）のＸＩＩ−ＸＩＩ線に沿う模式的断面構造図。 （ａ）第１５の実施の形態に係るパワーモジュールの概略構成を示す模式的平面パターン構成図、（ｂ）図７２（ａ）のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造図。 （ａ）第１５の実施の形態の変形例１に係るパワーモジュールであって、図７２（ａ）と同様の模式的平面パターン構成のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造図、（ｂ）第１５の実施の形態の変形例２に係るパワーモジュールであって、図７２（ａ）と同様の模式的平面パターン構成のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造図。 （ａ）第１５の実施の形態における比較例１に係るパワーモジュールの模式的断面構造図、（ｂ）第１５の実施の形態における比較例２に係るパワーモジュールの模式的断面構造図。 熱抵抗シミュレーションに適用する模式的断面構造であって、（ａ）第１５の実施の形態に係るパワーモジュールの例、（ｂ）第１５の実施の形態の変形例１に係るパワーモジュールの例、（ｃ）第１５の実施の形態の変形例２に係るパワーモジュールの例。 熱抵抗シミュレーションに適用する模式的断面構造であって、（ａ）第１５の実施の形態における比較例１に係るパワーモジュールの例、（ｂ）第１５の実施の形態における比較例２に係るパワーモジュールの例。 第１５の実施の形態（Ｅ１）およびその変形例１・２（Ｅ２・Ｅ３）に係るパワーモジュールと第１５の実施の形態における比較例１〜４（Ｃ１〜Ｃ４）に係るパワーモジュールとの熱抵抗シミュレーションの比較結果。 第１５の実施の形態に係るパワーモジュールにおいて、セラミックス基板（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ）による熱抵抗シミュレーション結果。 第１５の実施の形態の変形例１に係るパワーモジュールにおいて、熱伝導層（熱伝導シート層／半田層／銀焼成層）とセラミックス基板（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ）の組み合わせによる熱抵抗シミュレーション結果。 第１５の実施の形態の変形例２に係るパワーモジュールにおいて、熱伝導層（熱伝導シート層／半田層／銀焼成層）とセラミックス基板（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ）の組み合わせによる熱抵抗シミュレーション結果。 第１５の実施の形態に係るパワーモジュールに適用可能なグラファイト基板の一例であって、（ａ）ＹＺ配向のグラファイト基板の適用例を例示する模式的鳥瞰構成図、（ｂ）ＹＺ配向に対するデバイスの並びの方向について説明する図、（ｃ）ＸＺ配向のグラファイト基板の適用例を例示する模式的鳥瞰構成図、（ｄ）ＸＺ配向に対するデバイスの並びの方向について説明する図。 第１５の実施の形態に係るパワーモジュールの熱抵抗特性について、（ａ）ＸＺ配向の場合を例に説明する図、（ｂ）ＹＺ配向の場合を例に説明する図。 （ａ）第１６の実施の形態に係るパワーモジュールの概略構成を示す模式的鳥瞰パターン構成図、（ｂ）模式的平面パターン構成図。 第１５〜第１８の実施の形態に係るパワーモジュールにおいて、デバイス間距離を広くした場合を例に熱の干渉作用について説明するための、（ａ）模式的断面図、（ｂ）図８４（ａ）に対応する模式的平面図。 第１５〜第１８の実施の形態に係るパワーモジュールにおいて、デバイス間距離を狭くした場合を例に熱の干渉作用について説明するための、（ａ）模式的断面図、（ｂ）図８５（ａ）に対応する模式的平面図。 第１５〜第１８の実施の形態に係るパワーモジュールにおいて、熱の干渉作用について説明するために、（ａ）グラファイト基板を厚くした場合を例に示す模式的断面図、（ｂ）グラファイト基板を薄くした場合を例に示す模式的断面図。 第１５〜第１８の実施の形態に係るパワーモジュールにおいて、デバイスの配置例を示すものであって、（ａ）複数のデバイスを直線的に配置した例、（ｂ）複数のデバイスを所定の角度を有して斜めに配置した例、（ｃ）複数のデバイスを千鳥状に配置した例。 第１５〜第１８の実施の形態に係るパワーモジュールにおいて、デバイス配置のずれ量と熱抵抗との関係を説明するために、（ａ）シミュレーションに用いたシミュレーションモデルの模式的平面図、（ｂ）シミュレーションの結果を規格化して示す特性図、（ｃ）ずれ量の許容範囲を示す模式図。 第１５〜第１８の実施の形態に係るパワーモジュールにおいて、デバイス配置のずれ量と熱抵抗との関係を説明するために、シミュレーションモデルの他の例を示す模式的平面図。 第１７の実施の形態に係るパワーモジュールの概略構成を示す、（ａ）模式的鳥瞰パターン構成図、（ｂ）模式的平面パターン構成図。 第１８の実施の形態に係るパワーモジュールの概略構成を示す模式的平面図。 第１５〜第１８の実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合を例に、（ａ）シミュレーションモデルＭＤ１を用いてシミュレーションを行った際の結果について示す図、（ｂ）シミュレーションモデルＭＤ２を用いてシミュレーションを行った際の結果について示す図、（ｃ）シミュレーションモデルＭＤ３を用いてシミュレーションを行った際の結果について示す図。
次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置などを特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
なお、以下の説明において、便宜上、矩形状の紙面に直交する高さ（厚み）方向（モジュールの高さ（厚み）方向）をＺ、紙面の一辺に沿う方向（高さ方向Ｚに直交する一方向）をＸ、一辺に直交する他辺に沿う方向（他方向）をＹと定義するが、これに限定されず、Ｘ、Ｙ、Ｚは任意に設定可能である。
［第１の実施の形態］
（基本構成）
第１の実施の形態に係るパワーモジュール（ＰＭ；Power Module）１の模式的平面パターン構成は図１（ａ）に示すように表わされ、図１（ａ）のＩ−Ｉ線に沿う模式的断面構造は図１（ｂ）に示すように表わされる。なお、図１（ａ）および図１（ｂ）では、１ in １（ワンインワン）モジュールタイプのＰＭ１に適用した場合が例示されている。
ここで、図１において、絶縁基板２０の上側をＵＰ（Ｕ）側、絶縁基板２０の下側をＤＯＷＮ（Ｄ）側と定義する。この定義は、以降に示す全ての図面に適用する。
第１の実施の形態に係るＰＭ１は、図１（ａ）および図１（ｂ）に示すように、例えば、ＳｉＮ系のセラミックス基板２１の上面（第１面）に設けられたＣｕ箔などのドレイン電極パターン（第１電極パターン）２３Ｕ１およびソース電極パターン（第２電極パターン）２３Ｕ２と、セラミックス基板２１の下面（第２面）に設けられたＣｕ箔などの裏面電極パターン（第３電極パターン）２３Ｄとを有する絶縁基板２０と、ドレイン電極パターン２３Ｕ１上に配置されるパワー素子系の半導体デバイス（パワーデバイス）１０と、絶縁基板２０の裏面電極パターン２３Ｄ上に配置される放熱器４１と、異方性な熱伝導率を備える導電性のグラファイトプレート（グラファイト配線）１８ＧＰおよび第１配線パターンとなるＣｕ配線パターン１６を下面（第１主面）に有し、半導体デバイス１０のソースパッド電極（図示省略）とソース電極パターン２３Ｕ２とを接続する上部配線（配線リード部）３０とを備える。
すなわち、第１の実施の形態に係るＰＭ１は、絶縁基板２０と、絶縁基板２０上に配置され、その表面側と裏面側とに電極を有する半導体デバイス１０と、一端が半導体デバイス１０の表面側に接続され、他端が絶縁基板２０に繋がる異方性な熱伝導率を備えるグラファイトプレート１８ＧＰとを備え、半導体デバイス１０の表面側の熱をグラファイトプレート１８ＧＰを介して絶縁基板２０へ伝達する。
グラファイトプレート１８ＧＰは、例えば、半導体デバイス１０と接続される一端側と、一端側と同一平面で離れた位置の他端側とからなる長さＧＬと、その長さＧＬに平面視で直交する方向の幅ＧＷとを有し、その幅ＧＷは半導体デバイス１０の幅ＣＷよりも広い。これにより、グラファイトプレート１８ＧＰの高い熱伝導性（熱拡散性）の確保が容易となる。
半導体デバイス１０は、Ｕ側がソース電極、Ｄ側がドレイン電極となるように配置される。後述する他の半導体デバイスについても同様である。
上部配線３０は、下層のＣｕ配線パターン１６がブロック電極２９を介してソース電極パターン２３Ｕ２と接続されている。
ブロック電極２９は、例えばＣｕ（金属柱）からなり、上部配線３０のＣｕ配線パターン１６との間、およびソース電極パターン２３Ｕ２との間が、それぞれ銀焼成部２７を介して接合されている。
半導体デバイス１０は、上部配線３０のＣｕ配線パターン１６との間、およびドレイン電極パターン２３Ｕ１との間が、それぞれ銀焼成部２７を介して接合されている。
ここで、図１６に示すＰＭ１以外では図示を省略しているが、実際には、半導体デバイス１０の上面にはＡｌ電極部６１およびＮｉメッキ層６３が順に形成されており、Ａｌ電極部６１とＮｉメッキ層６３と銀焼成部２７とを介して、半導体デバイス１０とＣｕ配線パターン１６との間が接合されるが、熱の観点からは、半導体デバイス１０の上のＡｌ電極６１は厚みが薄いため、ほとんど無視できる。
放熱器４１は、裏面電極パターン２３Ｄとの間が、ＳｎＡｇＣｕ系はんだなどからなる接合部材２６によって接合されている。
放熱器４１は、半導体デバイス１０からの発熱を吸収して放熱するＡｌ製のヒートシンクや、放熱フィンまたは放熱ピン、若しくは半導体デバイス１０からの発熱を冷却する冷却器であっても良い。
冷却器とした場合においては、冷却水として、例えば、水、または水とエチレングリコールとを５０％ずつの割合で混合させた混合液や冷却気体（冷気）などの熱伝導率の良いものが用いられる。
上部配線３０は、図示省略のゲートパッド電極とのワイヤボンディングのために、半導体デバイス１０の上面に対して、ゲートパット電極を露出させるようにして接合されている。
なお、半導体デバイス１０としては、パワーデバイスに限らず、例えばダイオードなどのＦＲＤを含むものであっても良いし、１つまたは複数のチップの外囲がモールド樹脂やケースによって封止されたモジュールであっても良い。
絶縁基板２０には、例えば、ＡＭＢ（Active Metal Brazed、Active Metal Bond）基板を適用可能であるが、ＤＢＣ（Direct Bonding Copper）基板、若しくはＤＢＡ（Direct Brazed Aluminum）基板なども適用できる。
第１の実施の形態に係るＰＭ１は、片面冷却＋上部配線構造において、上部配線３０に高熱伝導材料であるグラファイトプレート１８ＧＰを採用したことにより、上部配線３０での熱拡散効果が期待できる。
［第１の実施の形態における比較例］
（第１の実施の形態における比較例１）
第１の実施の形態における比較例１に係るＰＭ１１は、片面冷却＋ワイヤボンディング構造であって、図２に示すように、セラミックス基板２１上に設けられたドレイン電極パターン２３Ｕを有する絶縁基板２０と、ドレイン電極パターン２３Ｕ上に銀焼成部２７を介して配置されるパワー系の半導体デバイス１０と、絶縁基板２０の、ドレイン電極パターン２３Ｕの対向面側の裏面電極パターン２３Ｄ上に接合部材２６を介して配置される放熱器４１と、図示省略の半導体デバイス１０のソースパッド電極とソース電極パターンとを接続するソースボンディングワイヤＳＷとを備える。
（第１の実施の形態における比較例２）
第１の実施の形態における比較例２に係るＰＭ１２は、両面冷却構造であって、図３に示すように、セラミックス基板２１Ｄの両面に設けられた電極パターン２３Ｄ・２４Ｄを有する下部絶縁基板２０Ｄと、電極パターン２４Ｄ上に銀焼成部２７を介して配置されるパワー系の半導体デバイス１０と、銀焼成部２７を介して半導体デバイス１０と対向して配置され、セラミックス基板２１Ｕの両面に設けられた電極パターン２３Ｕ・２４Ｕを有する上部絶縁基板２０Ｕと、下部絶縁基板２０Ｄの電極パターン２３Ｄ上に接合部材２６を介して配置される下部放熱器４１Ｄと、上部絶縁基板２０Ｕの電極パターン２３Ｕ上に接合部材２６を介して配置される上部放熱器４１Ｕとを備える。
［熱抵抗特性］
第１の実施の形態に係るＰＭ１とＰＭ１１（比較例１）・ＰＭ１２（比較例２）とを対象に行った熱シミュレーションの結果（熱抵抗特性）は、図４に示すように表わされる。
図４に示すように、第１の実施の形態における比較例２に係るＰＭ１２は、冷却性能に優れた両面冷却構造であるため、第１の実施の形態における比較例１に係るＰＭ１１より約４０％もの熱抵抗の低減が可能となる。
これに対し、第１の実施の形態に係るＰＭ１は、第１の実施の形態における比較例２に係るＰＭ１２には及ばないものの、第１の実施の形態における比較例１に係るＰＭ１１より熱抵抗を約２０％も低減可能となる。
すなわち、上部配線３０として、異方性な熱伝導率を有する高熱伝導材料のグラファイトプレート１８ＧＰにＣｕ配線パターン１６を貼り合わせた構造を採用したことにより、第１の実施の形態に係るＰＭ１においては、上部配線３０での冷却性能（熱拡散効果）の向上が期待できる。
なお、上記した熱シミュレーションに用いたＰＭ１・ＰＭ１１・ＰＭ１２の各部の寸法（厚み）は以下の通りであり、放熱器４１の裏面の温度を６５℃で固定した。
例えば、放熱器４１・４１Ｄ・４１Ｕは１．０ｍｍ厚とし、接合部材２６は０．２ｍｍ厚とし、セラミックス基板２１・２１Ｄ・２１Ｕは０．２５ｍｍ厚とし、電極パターン２３Ｄ・２３Ｕ１・２３Ｕ２・２３Ｕ・２４Ｄ・２４Ｕは１．０ｍｍ厚とし、半導体デバイス１０は３５０μｍ厚のＳｉＣ ＭＯＳＦＥＴとした。また、銀焼成部２７は６０μｍ厚とし、ブロック電極２９は３５０μｍ厚とし、Ｃｕ配線パターン１６は０．２ｍｍ厚とし、グラファイトプレート１８ＧＰは０．７ｍｍ厚とした。
第１の実施の形態に係るＰＭ１によれば、片面冷却構造を基本構造とし、半導体デバイス１０上の上部配線３０として、異方性な熱伝導率を持つグラファイトプレート１８ＧＰにＣｕ配線パターン１６を貼り合わせたグラファイト上部配線構造（グラファイト構造）を適用することによって、両面冷却構造に劣らない冷却性能を発揮できる。
また、第１の実施の形態に係るＰＭ１においては、グラファイトプレート１８ＧＰの上部配線３０への適用により、応力の低減をも同時に図ることが可能となる。
したがって、信頼性および生産性に優れ、両面冷却構造に比べて安価であり、両面冷却構造に劣らない冷却性能を発揮できると共に、応力の低減をも同時に図ることが可能なパワーモジュールを提供できる。
（グラファイトプレート１８ＧＰ）
（基本構成）
第１の実施の形態に係るＰＭ１においては、グラファイトプレート１８ＧＰとして、配向の異なる２種類のグラファイトプレートの使用が可能である。
グラファイトプレート１８ＧＰを構成するグラファイトシート（グラフェン）ＧＳの模式的構成（積層構造例）は、図５に示すように表わされる。
グラファイトプレート１８ＧＰには、厚み方向よりも面方向に熱伝導率が高いＸＹ配向（第１の配向）を有するグラファイトプレート１８ＧＰ（ＸＹ）と、面方向よりも厚み方向に熱伝導率が高いＸＺ配向（第２の配向）を有するグラファイトプレート１８ＧＰ（ＸＺ）とがあり、グラファイトプレート１８ＧＰ（ＸＹ）は図６（ａ）に示すように表わされ、グラファイトプレート１８ＧＰ（ＸＺ）は図６（ｂ）に示すように表わされる。
図５に示すように、ｎ層からなる各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、１つの積層結晶構造の中に多数の六方晶系の共有結合を有し、各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎ間がファンデルワールス力によって結合されるようになっている。
すなわち、炭素系異方伝熱材料であるグラファイトは、炭素原子の六角形網目構造の層状結晶体であって、熱伝導も異方性を持っており、図５に示すグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、結晶面方向（ＸＹ面上）に対して、Ｚ軸の厚さ方向よりも大きな熱伝導度（高い熱伝導率）を有する。
したがって、図６（ａ）に示すように、ＸＹ配向を有するグラファイトプレート１８ＧＰ（ＸＹ）は、例えば、Ｘ＝１５００（Ｗ／ｍＫ）、Ｙ＝１５００（Ｗ／ｍＫ）、Ｚ＝５（Ｗ／ｍＫ）の熱伝導率を備える。
一方、図６（ｂ）に示すように、ＸＺ配向を有するグラファイトプレート１８ＧＰ（ＸＺ）は、例えば、Ｘ＝１５００（Ｗ／ｍＫ）、Ｙ＝５（Ｗ／ｍＫ）、Ｚ＝１５００（Ｗ／ｍＫ）の熱伝導率を備える。
なお、グラファイトプレート１８ＧＰ（ＸＹ）・１８ＧＰ（ＸＺ）は、共に、密度が２．２（ｇ／ｃｍ3 ）であり、厚さが２ｍｍ〜１０ｍｍであり、大きさが４０ｍｍ×４０ｍｍ以下である。
［第２の実施の形態］
（概略構成）
第２の実施の形態に係るＰＭ１の模式的平面パターン構成は図７（ａ）に示すように表わされ、図７（ａ）のＩＩ−ＩＩ線に沿う模式的断面構造は図７（ｂ）に示すように表わされる。また、第２の実施の形態に係るＰＭ１の模式的鳥瞰構成は、図８に示すように表わされる。なお、図７（ａ）・図７（ｂ）および図８では、１ in １モジュールタイプのＰＭ１に適用した場合が例示されている。
ここで、図７（ａ）・図７（ｂ）および図８に示すように、第２の実施の形態に係るＰＭ１は、上部配線（配線リード部）３０Ａの構成を除けば、第１の実施の形態に係るＰＭ１とほぼ同一の構成を備える。
第２の実施の形態に係るＰＭ１は、図７（ａ）・図７（ｂ）および図８に示すように、絶縁性のセラミックス基板２１と、セラミックス基板２１の上面（第１面）に配置されたドレイン電極パターン（第１電極パターン）２３Ｕ１およびソース電極パターン（第２電極パターン）２３Ｕ２と、セラミックス基板２１の下面（第２面）に配置された裏面電極パターン（第３電極パターン）２３Ｄとを備える絶縁基板２０と、ドレイン電極パターン２３Ｕ１上に配置され、その表面側と裏面側とに電極（図示省略）を有する半導体デバイス（パワーデバイス）１０と、裏面電極パターン２３Ｄ上に配置される放熱器４１と、ソース電極パターン２３Ｕ２上に配置されたブロック電極２９と、異方性な熱伝導率を備えるグラファイトプレート（グラファイト配線）１８ＧＰと、グラファイトプレート１８ＧＰの下面（第１主面）に配置されたＣｕ配線パターン（第１配線パターン）１６Ｄおよび上面（第２主面）に配置されたＣｕ配線パターン（第２配線パターン）１６Ｕとを備え、一端側が半導体デバイス１０の表面側のソースパッド電極と接続されると共に、一端側と同一平面で離れた位置の他端側がブロック電極２９を介してソース電極パターン２３Ｕ２と接続される上部配線（配線リード部）３０Ａとを備える。
第２の実施の形態に係るＰＭ１において、上部配線３０Ａの模式的鳥瞰構成は、図９（ａ）に示すように表わされ、模式的正面（側面）構成は、図９（ｂ）に示すように表わされる。
第２の実施の形態に係るＰＭ１において、上部配線３０Ａは、図９（ａ）および図９（ｂ）に示すように、例えばＸＹ配向を有するグラファイトプレート１８ＧＰ（ＸＹ）と、グラファイトプレート１８ＧＰ（ＸＹ）の下面（第１主面）に貼り合わされたＣｕ配線パターン１６Ｄと、グラファイトプレート１８ＧＰ（ＸＹ）の上面（第２主面）に貼り合わされたＣｕ配線パターン１６Ｕとを備える。下層のＣｕ配線パターン１６Ｄは、ＸＺ面に対して、ブロック電極２９と別体に形成された、ほぼＩ字状の断面形状を有する。
すなわち、第２の実施の形態に係るＰＭ１は、絶縁性のセラミックス基板２１と、セラミックス基板２１の上面（第１面）に配置されたドレイン電極パターン２３Ｕ１およびソース電極パターン２３Ｕ２と、上面に対向する下面（第２面）に配置された裏面電極パターン２３Ｄとを備える絶縁基板２０と、ドレイン電極パターン２３Ｕ１上に配置され、その表面側にソース電極、裏面側にドレイン電極を有する半導体デバイス１０と、裏面電極パターン２３Ｄ上に配置される放熱器４１と、ソース電極パターン２３Ｕ２上に配置されたブロック電極２９と、異方性な熱伝導率を備えるグラファイトプレート１８ＧＰと、グラファイトプレート１８ＧＰの下面（第１主面）に配置されたＣｕ配線パターン１６Ｄおよび下面に対向する上面（第２主面）に配置されたＣｕ配線パターン１６Ｕとを備え、一端側が半導体デバイス１０の表面側に接続されると共に、一端側と同一平面で離れた位置の他端側がブロック電極２９を介してＣｕ電極パターン２３Ｕ２と接続される上部配線３０Ａとを備え、グラファイトプレート１８ＧＰは、厚み方向よりも面方向に熱伝導率が高いＸＹ配向、または面方向よりも厚み方向に熱伝導率が高いＸＺ配向のいずれかを備えると共に、ＸＹ配向を有する複数のグラファイトシートＧＳを積層してなるプレート構造（１８ＧＰ（ＸＹ））、またはＸＺ配向を有する複数のグラファイトシートＧＳを積層してなるプレート構造（１８ＧＰ（ＸＺ））を備え、半導体デバイス１０の表面側の熱をグラファイトプレート１８ＧＰを介して絶縁基板２０へ伝達する。
なお、ＸＹ配向を有するグラファイトプレート１８ＧＰ（ＸＹ）は、例えば、Ｘ＝１５００（Ｗ／ｍＫ）、Ｙ＝１５００（Ｗ／ｍＫ）、Ｚ＝５（Ｗ／ｍＫ）の熱伝導率を備える。
したがって、グラファイトプレート１８ＧＰ（ＸＹ）を適用した上部配線３０Ａは、ＸＹ面に対して、より高い熱拡散効果が期待できると共に、上層のＣｕ配線パターン１６Ｕを備えたことによって、同時に、反り（応力）をも効果的に抑えることが可能となる。
（変形例）
第２の実施の形態の変形例に係るＰＭ１の模式的鳥瞰構成は図１０に示すように表わされる。
ここで、第２の実施の形態の変形例に係るＰＭ１は、例えば図１０に示すように、半導体デバイス１０の方向を第２の実施の形態に係るＰＭ１の場合と異ならせるようにして配置した場合を例示したものであって、半導体デバイス１０の向きを除けば、第２の実施の形態に係るＰＭ１とほぼ同一の構成を備えるため、詳細な説明は省略する。
すなわち、第２の実施の形態の変形例に係るＰＭ１のように、半導体デバイス１０は、ゲートパッド電極（図示省略）の向きが、上部配線３０Ａの延長方向と直交する方向となるように配置することも可能である。
上部配線３０Ａは、図示省略のゲートパッド電極とのワイヤボンディングのために、半導体デバイス１０の上面に対して、ゲートパット電極（ゲートワイヤのボンディング面ＧＢ）を露出させるようにして接合される。
なお、詳細な説明は省略するが、図１０に示した第２の実施の形態の変形例に係るＰＭ１の構成は、他の実施の形態に係る構成のＰＭ１にも同様に適用可能である。
［第３の実施の形態］
第３の実施の形態に係るＰＭ１の模式的平面パターン構成は図１１（ａ）に示すように表わされ、図１１（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は図１１（ｂ）に示すように表わされる。なお、図１１（ａ）および図１１（ｂ）では、１ in １モジュールタイプのＰＭ１に適用した場合が例示されている。
ここで、図１１（ａ）および図１１（ｂ）に示すように、第３の実施の形態に係るＰＭ１は、上部配線（配線リード部）３０Ｂの構成を除けば、第２の実施の形態に係るＰＭ１とほぼ同一の構成を備える。
すなわち、第３の実施の形態に係るＰＭ１は、図１１（ａ）および図１１（ｂ）に示すように、セラミックス基板２１と、セラミックス基板２１の上面（第１面）に配置されたドレイン電極パターン（第１電極パターン）２３Ｕ１およびソース電極パターン（第２電極パターン）２３Ｕ１と、セラミックス基板２１の下面（第２面）に配置された裏面電極パターン（第３電極パターン）２３Ｄとを備える絶縁基板２０と、ドレイン電極パターン２３Ｕ１上に配置され、表面にソースパッド電極（図示省略）を有する半導体デバイス（パワーデバイス）１０と、裏面電極パターン２３Ｄ上に配置される放熱器４１と、異方性な熱伝導率を備えるグラファイトプレート（グラファイト配線）１８ＧＰと、グラファイトプレート１８ＧＰの下面（第１主面）に配置され、一端側が半導体デバイス１０のソースパッド電極と接続されると共に、他端側がソース電極パターン２３Ｕ２と接続されるＣｕ配線パターン（第１配線パターン）１６Ｄ１と、グラファイトプレート１８ＧＰの上面（第２主面）に設けられたＣｕ配線パターン（第２配線パターン）１６Ｕとを有する上部配線（配線リード部）３０Ｂとを備える。
第３の実施の形態に係るＰＭ１において、上部配線３０Ｂの模式的鳥瞰構成は、図１２（ａ）に示すように表わされ、模式的正面（側面）構成は、図１２（ｂ）に示すように表わされる。
すなわち、第３の実施の形態に係るＰＭ１において、上部配線３０Ｂは、図１２（ａ）および図１２（ｂ）に示すように、例えばＸＹ配向を有するグラファイトプレート１８ＧＰ（ＸＹ）と、グラファイトプレート１８ＧＰ（ＸＹ）の下面に貼り合わされたＣｕ配線パターン１６Ｄ１と、グラファイトプレート１８ＧＰ（ＸＹ）の上面に貼り合わされたＣｕ配線パターン１６Ｕとを備える。下層のＣｕ配線パターン１６Ｄ１は、ＸＺ面に対して、ブロック状の接続電極部（ブロック電極）と一体的に形成された、ほぼＬ字状の断面形状を有する。
したがって、グラファイトプレート１８ＧＰを適用した上部配線３０Ｂは、Ｃｕ配線パターン１６Ｄ１のように、下層のＣｕ配線パターンとブロック電極とを一体形成しつつ、上層のＣｕ配線パターン１６Ｕと併用させることによって、ＸＹ面に対して、より高い熱拡散効果が期待できると共に、反り（応力）をより効果的に低減させることが可能となる。
第３の実施の形態に係るＰＭ１によれば、グラファイトプレート１８ＧＰの上下両面にＣｕ配線パターン１６Ｕ・１６Ｄ１を貼り付けてなる上部配線３０Ｂの採用により、生産性の観点から片面冷却構造とした場合にも両面冷却構造に劣らない冷却性能を確保できる。
同時に、応力に対する緩和効果も期待できる（例えば、グラファイトプレートとＣｕ配線パターンとの貼り合わせにより、Ｃｕ配線パターンのみの場合と比較して、約５０％の低減が可能）。
また、Ｃｕ配線パターン１６Ｄ１の併用により、上部配線３０Ｂとしての電気伝導性を損なうこともない。
なお、詳細な説明は省略するが、第３の実施の形態に係るＰＭ１の構成（上部配線構造）は、第１の実施の形態など、他の実施の形態に係る構成のＰＭ１にも同様に適用可能である。
すなわち、上部配線３０Ｂは、グラファイトプレート１８ＧＰの上面にＣｕ配線パターン１６Ｕを備える構成としたが、上層のＣｕ配線パターン１６Ｕは必須の構成要件ではなく、Ｃｕ配線パターン１６Ｕを省略した構成とすることも可能である。
また、いずれの実施の形態に係るＰＭ１においても、グラファイトプレート１８ＧＰとしては、ＸＹ配向を有するグラファイトプレート１８ＧＰ（ＸＹ）に限らず、例えば、ＸＺ配向を有するグラファイトプレート１８ＧＰ（ＸＺ）も適用可能である。
すなわち、第３の実施の形態に係るＰＭ１は、絶縁性のセラミックス基板２１と、セラミックス基板２１の上面に配置されたドレイン電極パターン２３Ｕ１およびソース電極パターン２３Ｕ２と、上面に対向する下面に配置された裏面電極パターン２３Ｄとを備える絶縁基板２０と、ドレイン電極パターン２３Ｕ１上に配置され、その表面側と裏面側とに電極を有する半導体デバイス１０と、裏面電極パターン２３Ｄ上に配置される放熱器４１と、異方性な熱伝導率を備えるグラファイト配線１８ＧＰ、およびグラファイト配線１８ＧＰの下面に配置され、一端側が半導体デバイス１０の表面側に接続されると共に、一端側と同一平面で離れた位置の他端側がソース電極パターン２３Ｕ２と接続されるように配線パターンの厚みが部分的に異なるＬ字の断面形状を有するＣｕ配線パターン１６Ｄ１を有する上部配線３０Ｂとを備え、グラファイト配線１８ＧＰは、厚み方向よりも面方向に熱伝導率が高いＸＹ配向、または面方向よりも厚み方向に熱伝導率が高いＸＺ配向のいずれかを備えると共に、ＸＹ配向を有する複数のグラファイトシートＧＳを積層してなるプレート構造（１８ＧＰ（ＸＹ））、またはＸＺ配向を有する複数のグラファイトシートＧＳを積層してなるプレート構造（１８ＧＰ（ＸＺ））を備え、半導体デバイス１０の表面側の熱をグラファイト配線１８ＧＰを介して絶縁基板２０へ伝達する。
［熱抵抗特性］
次に、第４の実施の形態に係るＰＭ１をモデルに、シミュレーションを行った際の結果（上部配線と熱抵抗との関係性）について説明する。
［第４の実施の形態］
（概略構成）
第４の実施の形態に係るＰＭ１の模式的平面パターン構成は図１３（ａ）に示すように表わされ、図１３（ａ）のＩＶ−ＩＶ線に沿う模式的断面構造は図１３（ｂ）に示すように表わされる。なお、図１３（ａ）および図１３（ｂ）では、１ in １モジュールタイプのＰＭ１に適用した場合が例示されている。
ここで、図１３（ａ）および図１３（ｂ）に示すように、第４の実施の形態に係るＰＭ１は、ブロック電極２９Ａを除けば、第１の実施の形態に係るＰＭ１とほぼ同一の構成を備える。
すなわち、第４の実施の形態に係るＰＭ１は、図１３（ａ）および図１３（ｂ）に示すように、グラファイトプレート１８ＧＰの下面（第１主面）に、Ｃｕ配線パターン１６を貼り合わせてなる上部配線３０を備える。
上部配線３０において、例えば、グラファイトプレート１８ＧＰの厚さｔは０．７ｍｍ、Ｃｕ配線パターン１６の厚さｔｃは０．２ｍｍとされている。また、上部配線３０は、幅（Ｙ方向の長さ）がｄとされている。
なお、グラファイトプレート１８ＧＰは、ＸＹ配向を有し、例えば、Ｘ＝１５００（Ｗ／ｍＫ）、Ｙ＝１５００（Ｗ／ｍＫ）、Ｚ＝５（Ｗ／ｍＫ）の熱伝導率を備える。
第４の実施の形態に係るＰＭ１において、絶縁基板２０は、例えば、ＳｉＮ系のセラミックス基板２１の厚さを０．２５ｍｍとし、上層のドレイン電極パターン２３Ｕ１およびソース電極パターン２３Ｕ２として、１．０ｍｍ厚のＣｕ箔を、１５ｍｍ×１５ｍｍのサイズで形成した。
下層の裏面電極パターン２３Ｄには、例えば、１．０ｍｍ厚のＣｕ箔を用いた。
半導体デバイス１０としては、例えば、３５０μｍ厚で、５ｍｍ×５ｍｍのサイズのＳｉＣ ＭＯＳＦＥＴを用いた。
銀焼成部２７は、厚さを６０μｍとした。
ブロック電極２９Ａは、例えば、０．３５ｍｍ厚のＣｕ箔を、３．２ｍｍ×３．２ｍｍのサイズで形成した。
なお、ブロック電極２９Ａは、上部配線３０のＹ方向のほぼ中央部に配置されると共に、上部配線３０のＸ方向のエッジからの距離がｅに設定される。
このような構成のＰＭ１をシミュレーションモデルとし、上部配線３０の幅ｄをｄ１＝３．２ｍｍ、ｄ２＝７．５ｍｍ、ｄ３＝１０ｍｍ、ｄ４＝１５ｍｍとした場合の熱抵抗（℃／Ｗ）についてシミュレーションした結果は、図１４（ａ）および図１４（ｂ）に示すように表わされる。
なお、図１４（ａ）は、ブロック電極２９Ａの上部配線３０のＸ方向のエッジからの距離ｅを０、２．５ｍｍ、５ｍｍ、７．５ｍｍ、１０ｍｍとした場合の結果であり、図１４（ｂ）は、距離ｅを０とした場合の結果である。
上部配線３０は、図１４（ａ）からも明らかなように、幅ｄが大きい程、熱の拡散領域が増加するため、熱抵抗は低減される（最大で、約６％の減少）。
また、上部配線３０の幅ｄは、図１４（ｂ）中に矢印で示すように、２０ｍｍ以内（ブロック電極２９からエッジまでの距離ｅは５ｍｍ程度まで）が効果的である。
図１５（ａ）〜図１５（ｃ）は、シミュレーションの結果として、上部配線３０と熱抵抗との関係についてそれぞれ示すもので、図１５（ａ）は、Ｃｕ配線パターン１６の厚さｔｃ（ｔｃ＝５ｍｍ以下）と熱抵抗との関係を、図１５（ｂ）は、Ｃｕ配線パターン１６の厚さｔｃ（ｔｃ＝１０ｍｍ以下）と熱抵抗との関係を、図１５（ｃ）は、グラファイトプレート１８ＧＰの厚さｔ（Ｃｕ配線パターン１６の厚さｔｃ＝０．２ｍｍ）と熱抵抗との関係を、それぞれ示す。
図１５（ａ）においては、グラファイトプレート１８ＧＰの厚さｔを、ｔ＝３ｍｍとした場合と、ｔ＝０（Ｃｕ配線パターン１６単体）とした場合について示しており、図１５（ｂ）においては、グラファイトプレート１８ＧＰの厚さｔを、ｔ＝０．７ｍｍとした場合と、ｔ＝０とした場合について示している。
上部配線３０は、図１５（ｂ）中に矢印で示すように、Ｃｕ配線パターン１６の厚さｔｃが約９ｍｍ以下の場合に、Ｃｕ配線パターン１６を単体で用いる場合よりも熱抵抗を低減できる。
図１５（ｃ）中に矢印で示すように、グラファイトプレート１８ＧＰの厚さｔとしては、１ｍｍ程度あれば熱抵抗の低減の効果が十分に期待できる。
［応力緩和構造］
次に、第５の実施の形態に係るＰＭ１をモデルに、グラファイト構造の適用によるＰＭの応力緩和構造について説明する。
［第５の実施の形態］
（概略構成）
第５の実施の形態に係るＰＭ１の応力緩和構造について、シミュレーションを行うためのモデルの模式的断面構造は、図１６（ａ）に示すように表わされる。なお、図１６（ｂ）は、図１６（ａ）中の表示Ａの部分を拡大して示す拡大図である。
ここで、グラファイトプレート１８ＧＰの熱膨張率（ＣＴＥ）により、ＰＭ１におけるミーゼス応力の取得個所は、図１６（ｂ）中に示す表示Ｂにより表わされる。
図１６（ａ）および図１６（ｂ）に示すＰＭ１おいて、例えばＸ方向のサイズに関しては、裏面電極パターン２３Ｄの長さｘ１＝２８ｍｍ、ドレイン電極パターン２３Ｕ１の長さｘ２＝１５ｍｍ、ドレイン電極パターン２３Ｕ１のエッジから半導体デバイス１０までの距離（長さ）ｘ３＝５ｍｍ、半導体デバイス１０の長さｘ４＝５ｍｍ、裏面電極パターン２３Ｄのエッジからセラミックス基板２１のエッジまでの距離（長さ）ｘ５＝０．５ｍｍ、デバイス上Ａｌ電極部６１の長さｘ６＝４．９４ｍｍ、デバイス上Ｎｉメッキ層６３および銀焼成部２７の長さｘ７＝２．５ｍｍ、ソース電極パターン２３Ｕ２の長さｘ８＝１２．５ｍｍ、両電極パターン２３Ｕ１・２３Ｕ２間の距離（長さ）ｘ９＝０．５ｍｍ、ブロック電極２９の長さｘ１０＝２．５ｍｍとした。
一方、ＰＭ１の、例えばＺ方向のサイズ（厚さ）に関しては、銀焼成部２７の厚さｔ１・ｔ６＝０．１ｍｍ（Ｍｅｓｈで、０．０１）、デバイス上Ｎｉメッキ層６３の厚さｔ２＝３μｍ（Ｍｅｓｈで、０．０００５）、デバイス上Ａｌ電極部６１の厚さｔ３＝０．００５ｍｍ（Ｍｅｓｈで、０．０００５）、半導体デバイス１０の厚さｔ４＝０．３５ｍｍ、デバイス下銀焼成部２７の厚さｔ５＝０．０５ｍｍ、電極パターン２３Ｕ１・２３Ｕ２の厚さｔ７＝０．５ｍｍ、セラミックス基板２１の厚さｔ８＝０．３２ｍｍ、裏面電極パターン２３Ｄの厚さｔ９＝０．５ｍｍとした（銀焼成部−Ａｌ電極部の界面はＭｅｓｈで、０．０００１）。
なお、グラファイトプレート１８ＧＰのＣＴＥは、Ｘ＝０．１ｐｐｍ／Ｋ、Ｙ＝０．１ｐｐｍ／Ｋ、Ｚ＝２５ｐｐｍ／Ｋ、Ｃｕ配線パターン１６Ｕ・１６ＤのＣＴＥは、１７ｐｐｍ／Ｋである。また、ＳｉＮ系のセラミックス基板２１の厚さｔ８＝０．３ｍｍとした場合のＣＴＥは、３ｐｐｍ／Ｋであり、電極パターン２３Ｕ１・２３Ｕ２・２３Ｄの厚さｔ７＝ｔ９＝０．３ｍｍとした場合のＣＴＥは、１７ｐｐｍ／Ｋであり、全体のＣＴＥが８ｐｐｍ／Ｋ〜９ｐｐｍ／Ｋ程度となるように調整される。
そして、上部配線３０の、グラファイトプレート１８ＧＰの厚さｔを、０．１ｍｍ、０．３ｍｍ、０．５ｍｍ、０．７ｍｍとし、Ｃｕ配線パターン１６Ｄ・１６Ｕの厚さｔｃを、０．１ｍｍ、０．３ｍｍ、０．５ｍｍとした場合について検討した。
なお、グラファイトプレート１８ＧＰの異方性（ＣＴＥ Ｘ＝０．１ｐｐｍ／Ｋ、Ｙ＝０．１ｐｐｍ／Ｋ、Ｚ＝２５ｐｐｍ／Ｋ）の効果をみるために、弾性率（ミーゼス応力）ＧＰａは、Ｃｕと同じ１２０ＧＰａとした。
図１７は、ＣＴＥ（ｐｐｍ）とミーゼス応力との関係（グラファイト構造のミーゼス応力比）を示すもので、ＣＴＥ １７ｐｐｍ時を１００とした場合のミーゼス応力比である。なお、図１７においては、グラファイト構造をシミュレーションするために、ＣｕとＩＮＶとを用いた。
ここで、ミーゼス応力とは、物体内部に生じる応力状態を単一の値で示すために用いられる相当応力の１つである。ミーゼス応力の定義式を以下に示す。定義式中のσ１は最大主応力、σ２は中間主応力、σ３は最小主応力である。ここでは、各主応力σ１、σ２、σ３は、銀焼成部２７に作用するＸ方向の主応力、Ｙ方向の主応力、Ｚ方向の主応力の中から選択される。
図１７において、Ｃｕは、シミュレーションモデルをＣｕの単体とした場合であり、Super Invarは、ＩＮＶの単体とした場合であり、ＣＩＣ１は、ＣｕとＩＮＶとＣｕとの厚さの比を１：１：１とした場合であり、ＣＩＣ３は、ＣｕとＩＮＶとＣｕとの厚さの比を１：３：１とした場合である。
図１７からも明らかなように、グラファイト構造は、ミーゼス応力比を約５０％も低減可能である。
すなわち、ＣｕとＩＮＶのＣＴＥを変化させることによって、シミュレーションモデルにおけるミーゼス応力比は低減可能である。これは、Ｃｕ配線パターン１６の厚みを変化させても、Ａｌ電極部６１のミーゼス応力の変化は小さいが、上部配線３０のＣＴＥを変化させることによって、Ａｌ電極部６１にかかるミーゼス応力を大きく改善できる可能性を示唆する。
したがって、グラファイトプレート１８ＧＰにＣｕ配線パターン１６Ｄ・１６Ｕを貼り合わせたグラファイト構造の上部配線３０は、応力の観点においても優れた構造となり得る。
なお、図１７において、ミーゼス応力比が８０を超える（ＣＴＥ 約１０ｐｐｍ以上）と、モデルには破壊がみられる。
［第６の実施の形態］
（概略構成）
第６の実施の形態に係るＰＭ１の模式的平面パターン構成は図１８（ａ）に示すように表わされ、図１８（ａ）のＶ−Ｖ線に沿う模式的断面構造は図１８（ｂ）に示すように表わされる。なお、図１８（ａ）および図１８（ｂ）では、１ in １モジュールタイプのＰＭ１に適用した場合が例示されている。
ここで、図１８（ａ）および図１８（ｂ）に示すように、第６の実施の形態に係るＰＭ１は、グラファイト基板１８ＧＨ１・１８ＧＨ２の構成を除けば、第１の実施の形態に係るＰＭ１とほぼ同一の構成を備える。
第６の実施の形態に係るＰＭ１は、図１８（ａ）および図１８（ｂ）に示すように、セラミックス基板２１の上面（第１面）に配置された、熱膨張係数に異方性を有するグラファイト基板１８ＧＨ１・１８ＧＨ２をさらに備え、グラファイト基板１８ＧＨ１上には半導体デバイス（パワーデバイス）１０が接合されるドレイン電極パターン（第１電極パターン）２２Ｕ１が、グラファイト基板１８ＧＨ２上にはブロック電極２９が接合されるソース電極パターン（第２電極パターン）２２Ｕ２が、それぞれ配置されている。
すなわち、第６の実施の形態に係るＰＭ１は、絶縁性のセラミックス基板２１と、セラミックス基板２１上に配置された熱膨張係数に異方性を有するグラファイト基板１８ＧＨ１・１８ＧＨ２と、グラファイト基板１８ＧＨ１・１８ＧＨ２上に配置され、その表面側と裏面側とに電極を有する半導体デバイス１０と、半導体デバイス１０の表面側に接続された異方性な熱伝導率を備えるグラファイト配線３０とを備え、半導体デバイス１０の表面側の熱をグラファイト配線３０を介してセラミックス基板２１へ伝達する。
また、第６の実施の形態に係るＰＭ１は、絶縁性のセラミックス基板２１と、セラミックス基板２１上に配置された熱膨張係数に異方性を有するグラファイト基板１８ＧＨ１・１８ＧＨ２とを備えるグラファイト絶縁基板２０Ａと、グラファイト絶縁基板２０Ａ上に配置され、その表面側と裏面側とに電極を有する半導体デバイス１０と、半導体デバイス１０の表面側に接続された異方性な熱伝導率を備えるグラファイト配線３０とを備え、半導体デバイス１０の表面側の熱をグラファイト配線３０を介してセラミックス基板２１へ伝達する。
第６の実施の形態に係るＰＭ１においては、グラファイト構造による熱拡散効果に加え、ドレイン電極パターン２２Ｕ１上に接合される半導体デバイス１０の形状（向きや縦横のサイズ）を変えることによって、接合部（銀焼成部２７やＡｌ電極部６１）にかかる応力についての低減が可能である。
グラファイト基板１８ＧＨ１上に正方形などのデバイス（モジュール）を接合すると、グラファイト基板１８ＧＨ１上には熱伝導率・熱膨張係数に異方性があるため、熱膨張係数が大きい方位では、双方の熱膨張係数の差から接合部に大きな応力が生じるが、デバイスの形状をグラファイト基板１８ＧＨ１の熱膨張係数とうまくマッチングさせることで、接合部にかかる応力を低減できる。
以下に、第６の実施の形態に係るＰＭ１において、熱膨張係数に異方性を有するグラファイト基板１８ＧＨ１を適用した場合を例に、接合部にかかる応力について説明する。
ＦＲＤ ＳＣ１およびＩＧＢＴ ＳＣ２を例に、グラファイト基板１８ＧＨ１に対する配置を説明する模式的平面パターン構成（ＰＭａ）は図１９（ａ）に示すように表わされ、ＳｉＣ ＭＯＳＦＥＴ ＳＣ３を例に、グラファイト基板１８ＧＨ１に対する配置を説明する模式的平面パターン構成（ＰＭｂ）は、図１９（ｂ）に示すように表わされる。
なお、半導体デバイス１０は、実際にはグラファイト基板１８ＧＨ１上のドレイン電極パターン２２Ｕ１に接合されるが、ここでの説明では図示を省略している。
ダイオードなどを備えるＩＧＢＴの場合、図１９（ａ）に示すように、グラファイト基板１８ＧＨ１上には、半導体デバイス１０として、ＦＲＤ ＳＣ１およびＩＧＢＴ ＳＣ２が接合される。
ＳｉＣ ＭＯＳＦＥＴの場合、図１９（ｂ）に示すように、グラファイト基板１８ＧＨ１上には、半導体デバイス１０として、ＳｉＣ ＭＯＳ ＳＣ３が接合される。
ここで、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．５ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、ｚ＝０．５ｐｐｍ／Ｋとした場合、ＦＲＤ ＳＣ１・ＩＧＢＴ ＳＣ２・ＳｉＣ ＭＯＳ ＳＣ３としては、いずれも、長手（Ｘ）方向Ｈ１および短手（Ｙ）方向Ｃ１を有する長方形のデバイス（Ｈ１＞Ｃ１）を用い、それぞれの短手方向Ｃ１を熱膨張係数の大きい方位（Ｙ）に対応させる。これにより、グラファイト基板１８ＧＨ１・１８ＧＨ２による熱拡散効果と共に、接合部にかかる応力をも低減可能となる。
なお、第６の実施の形態に係るＰＭ１の構成は、他の実施の形態に係る構成のＰＭ１にも同様に適用可能である。
［応力低減効果］
以下に、第１〜第６の実施の形態に係るＰＭにおいて、グラファイト基板の適用による応力低減効果について、さらに説明する。
（実施例１）
熱膨張係数に異方性を有するグラファイト基板を適用した場合を例に、接合部にかかる応力についてシミュレーションを行うための、シミュレーションモデルＭＤの模式的平面パターン構成は、図２０（ａ）に示すように表わされ、図２０（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造は、図２０（ｂ）に示すように表わされる。
ここでは、図２０（ａ）・図２０（ｂ）に示した構成のシミュレーションモデルＭＤにおいて、下面Ｃｕ箔（裏面電極パターン２３Ｄ）／Ｓｉ３Ｎ４基板（セラミックス基板２１）／グラファイトプレート（グラファイト基板１８ＧＨ１・１８ＧＨ２）／上面Ｃｕ箔（電極パターン２２Ｕ１・２２Ｕ２）からなる積層基板構造を、グラファイト絶縁基板と称する。
グラファイト絶縁基板が備えるグラファイトプレートは、熱伝導率・熱膨張係数に異方性があるため、正方形などのデバイスをダイ・ボンディングすると、熱膨張係数が大きい方位では熱膨張係数の差から接合部に大きな応力を生じるが、デバイスの形状をグラファイトプレートの熱膨張係数とうまくマッチングさせることで、接合部にかかる応力の低減が可能である。
シミュレーションモデルＭＤにおいては、図２０（ａ）・図２０（ｂ）に示すように、例えば、１０ｍｍ（ＧＸ）×２１ｍｍ（ＬＹ１）のＳｉＮ系のセラミックス基板２１を用い、半導体デバイス１０が接合されるドレイン電極パターン２２Ｕ１およびブロック電極（図示省略）が接合されるソース電極パターン２２Ｕ２として、１０ｍｍ（ＧＸ）×１０ｍｍ（ＬＹ）のＣｕ箔を用いた。
ドレイン電極パターン２２Ｕ１およびソース電極パターン２２Ｕ２は、距離ＬＹ２＝１ｍｍだけ離間されている。
裏面電極パターン２３Ｄは、セラミックス基板２１と同一寸法（１０ｍｍ×２１ｍｍ）とした。
グラファイト基板１８ＧＨ１・１８ＧＨ２は、ドレイン電極パターン２２Ｕ１およびソース電極パターン２２Ｕ２と同一寸法（１０ｍｍ×２１ｍｍ）とした。
半導体デバイス１０としては、５ｍｍ（Ｈ１）×５ｍｍ（Ｃ１）を有する正方形のＳｉＣ ＭＯＳＦＥＴを用い（Ｈ１＝Ｃ１）、ドレイン電極パターン２２Ｕ１のエッジからの距離Ｘ１（２．５ｍｍ）・Ｙ１（２．５ｍｍ）により、ドレイン電極パターン２２Ｕ１上のほぼ中央部に、銀焼成部２７を用いて接合させた。
グラファイト基板１８ＧＨ１・１８ＧＨ２の熱膨張係数の配向は、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．１ｐｐｍ／Ｋ、Ｚ＝０．１ｐｐｍ／Ｋとした。
なお、図２１に示すように、熱抵抗が最も低くなるように、各部の厚み（ｍｍ）が最適化される。本シミュレーションモデルＭＤの場合、例えば、半導体デバイス１０は約０．３５ｍｍ厚、グラファイト基板１８ＧＨ１・１８ＧＨ２は約１．５ｍｍ厚、セラミックス基板２１は約０．３２ｍｍ厚、ドレイン電極パターン２２Ｕ１・２２Ｕ２は約０．３ｍｍ厚、裏面電極パターン２３Ｄは約０．２ｍｍ厚、銀焼成部２７は約０．０５ｍｍ厚とされ、最適化される。
このような構成において、例えば、無応力時を２００℃とし、２５℃時のミーゼス応力を算出することにより、銀焼成部２７にかかる応力が求められる。
なお、図２０に示した構成のシミュレーションモデルＭＤにおいて、グラファイト基板１８ＧＨ１・１８ＧＨ２の熱膨張係数の配向を、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとした場合の、銀焼成部２７にかかる応力についてシミュレーションを行った際の結果（全体の反り形状）を、図２２に示す。
シミュレーションモデルＭＤの反りは、最大値で２６．３２２μｍ、最小値で０．０７９μｍであった。
次に、異なる構成のシミュレーションモデルについて説明する。なお、図２０に示した構成のシミュレーションモデルＭＤにおいて、正方形の半導体デバイス１０が接合された場合をシミュレーションモデルＭＤ１とする。
図２３（ａ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、縦長の半導体デバイス（Ｈ２×Ｃ２、Ｈ２＞Ｃ２）１０ａが接合された場合（シミュレーションモデルＭＤ２）を例示するものであって、半導体デバイス１０ａとしては、６．２５ｍｍ（Ｈ２）×４ｍｍ（Ｃ２）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、ドレイン電極パターン２２Ｕ１のエッジからの距離Ｘ２（１．８７５ｍｍ）・Ｙ２（３ｍｍ）により、ドレイン電極パターン２２Ｕ１上のほぼ中央部に接合される。
図２３（ｂ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、横長の半導体デバイス（Ｈ３×Ｃ３、Ｈ３＜Ｃ３）１０ｂが接合された場合（シミュレーションモデルＭＤ３）を例示するものであって、半導体デバイス１０ｂとしては、４ｍｍ（Ｈ３）×６．２５ｍｍ（Ｃ３）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、ドレイン電極パターン２２Ｕ１のエッジからの距離Ｘ３（３ｍｍ）・Ｙ３（１．８７５ｍｍ）により、ドレイン電極パターン２２Ｕ１上のほぼ中央部に接合される。
図２３（ｃ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、縦長の半導体デバイス（Ｈ４×Ｃ４、Ｈ４≫Ｃ４）１０ｃが接合された場合（シミュレーションモデルＭＤ４）を例示するものであって、半導体デバイス１０ｃとしては、８．３３ｍｍ（Ｈ４）×３ｍｍ（Ｃ４）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、ドレイン電極パターン２２Ｕ１のエッジからの距離Ｘ４（０．８３５ｍｍ）・Ｙ４（３．５ｍｍ）により、ドレイン電極パターン２２Ｕ１上のほぼ中央部に接合される。
図２３（ｄ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、横長の半導体デバイス（Ｈ５×Ｃ５、Ｈ５≪Ｃ５）１０ｄが接合された場合（シミュレーションモデルＭＤ５）を例示するものであって、半導体デバイス１０ｄとしては、３ｍｍ（Ｈ５）×８．３３ｍｍ（Ｃ５）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、ドレイン電極パターン２２Ｕ１のエッジからの距離Ｘ５（３．５ｍｍ）・Ｙ５（０．８３５ｍｍ）により、ドレイン電極パターン２２Ｕ１上のほぼ中央部に接合される。
図２４（ａ）は、第１〜第６の実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合について、シミュレーションモデルＭＤ１〜ＭＤ５を用いてシミュレーションを行った際の、エッジ（図２０（ａ）・図２０（ｂ）のＥＤＧ）からの距離（Ｙ１〜Ｙ５）とミーゼス応力（ＧＰａ）との関係を説明するための特性図であり、図２４（ｂ）は、シミュレーションモデルＭＤ１〜ＭＤ５とミーゼス応力比との関係を説明するための特性図である。
なお、図２４（ａ）・図２４（ｂ）は、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとした場合の例であり、図２４（ａ）は、銀焼成部２７にかかるミーゼス応力であり、図２４（ｂ）は、シミュレーションモデルＭＤ１の場合を１ＧＰａとしている。
図２４（ａ）および図２４（ｂ）から、シミュレーションモデルＭＤ１のミーゼス応力比を１とすると、シミュレーションモデルＭＤ２・ＭＤ４のミーゼス応力比は１．０５、シミュレーションモデルＭＤ３のミーゼス応力比は０．８３、シミュレーションモデルＭＤ５のミーゼス応力比は０．８４となる。
すなわち、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとし、無応力時を２００℃とした場合の、シミュレーションモデルＭＤ１〜ＭＤ５の銀焼成部２７にかかる応力（２５℃時）は、モデルＭＤ３・ＭＤ５の半導体デバイス１０ｂ・１０ｄのように、熱膨張係数の大きい方位（Ｘ）のサイズを小さくすることにより低減可能となる。
（実施例２）
次に、ソース電極パターンがない場合を例に、銀焼成部２７にかかる応力について説明する。
ソース電極パターンがない場合の、シミュレーションモデルＭＤ１の模式的平面パターン構成は、図２５（ａ）に示すように表わされ、図２５（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図２５（ｂ）に示すように表わされる。
グラファイト基板１８ＧＨ１の熱膨張係数の配向は、例えばＸ＝０．１ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．１ｐｐｍ／Ｋであり、各部（１０・１８ＧＨ１・２１・２２Ｕ１・２７）の厚み（ｍｍ）は、図２１に示したように、熱抵抗が最も低くなるように最適化される。
なお、シミュレーションモデルＭＤ２・ＭＤ３の場合も、半導体デバイス１０ａ・１０ｂの形状が異なるだけで、ほぼ同様である。
図２６（ａ）は、第１〜第６の実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合について、シミュレーションモデルＭＤ１〜ＭＤ３を用いてシミュレーションを行った際の、エッジ（図２５（ａ）・図２５（ｂ）のＥＤＧ）からの距離（Ｘ１〜Ｘ３）とミーゼス応力との関係を説明するための特性図であり、図２６（ｂ）は、シミュレーションモデルＭＤ１〜ＭＤ３とミーゼス応力比との関係を説明するための特性図である。
なお、図２６（ａ）・図２６（ｂ）は、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．５ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとした場合の例であり、図２６（ａ）は、銀焼成部２７にかかるミーゼス応力であり、図２６（ｂ）は、シミュレーションモデルＭＤ１の場合を１としている。
図２６（ａ）および図２６（ｂ）から、シミュレーションモデルＭＤ１のミーゼス応力比を１とすると、シミュレーションモデルＭＤ２のミーゼス応力比は０．９６、シミュレーションモデルＭＤ３のミーゼス応力比は１．０２となる。
すなわち、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．５ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとし、無応力時を２００℃とした場合の、シミュレーションモデルＭＤ１〜ＭＤ３の銀焼成部２７にかかる応力（２５℃時）は、モデルＭＤ２の半導体デバイス１０ａのように、熱膨張係数の大きい方位（Ｙ）のサイズを小さくすることにより低減可能となる。
図２５に示した構成のシミュレーションモデルＭＤ１〜ＭＤ３において、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．１ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．１ｐｐｍ／Ｋとした場合の、銀焼成部２７にかかる応力についてシミュレーションを行った際の結果（全体の反り形状）を、図２７（ａ）〜図２７（ｃ）に示す。
シミュレーションモデルＭＤ１の反りは、最大値で２２．５９９μｍ、最小値で０．１２８μｍであり、シミュレーションモデルＭＤ２の反りは、最大値で２２．３１３μｍ、最小値で０．１４６μｍであり、シミュレーションモデルＭＤ３の反りは、最大値で２２．９７２μｍ、最小値で０．３２２μｍであった。
なお、第１〜第６の実施の形態に係るＰＭ１においては、半導体デバイスとして、１ in １モジュールタイプに適用した場合について説明したが、これに限らず、例えば２ in １（ツーインワン）モジュールタイプのＰＭや、４ in １（フォーインワン）モジュールタイプのＰＭ、６ in １ (シックスインワン)モジュールタイプのＰＭや、６ in １モジュールにスナバコンデンサなどを備えた７ in １（セブンインワン）モジュールタイプのＰＭ、８ in １（エイトインワン）モジュールタイプのＰＭ、１２ in １（トゥエルブインワン）モジュールタイプのＰＭ、１４ in １（フォーティーンインワン）モジュールタイプのＰＭなどにも適用できる。
（半導体デバイスの具体例）
第１〜第６の実施の形態に係るＰＭ１であって、半導体デバイスとして適用可能な１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２８に示すように表される。
図２８には、ＭＯＳＦＥＴ Ｑに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴ Ｑの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。また、第１〜第６の実施の形態に係るＰＭ１であって、半導体デバイスとして適用可能な１ in １モジュール５０のＩＧＢＴを（図示せず）を実現することもできる。
また、第１〜第６の実施の形態に係るＰＭ１であって、半導体デバイスとして適用可能な１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの詳細回路表現は、図２９に示すように表される。
第１〜第６の実施の形態に係るＰＭ１は、例えば、半導体デバイスが１ in １モジュール５０の構成を備える。すなわち、１個のＭＯＳＦＥＴ Ｑが１つのモジュールに内蔵されている。一例として、５チップ（ＭＯＳＦＥＴ×５）搭載可能であり、それぞれのＭＯＳＦＥＴ Ｑは、５個まで並列接続可能である。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２９に示すように、ＭＯＳＦＥＴ Ｑに並列にセンス用ＭＯＳＦＥＴ Ｑｓが接続される。センス用ＭＯＳＦＥＴ Ｑｓは、ＭＯＳＦＥＴ Ｑと同一チップ内に、微細トランジスタとして形成されている。
図２９において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。なお、第１〜第６の実施の形態においても、半導体デバイスＱには、センス用ＭＯＳＦＥＴ Ｑｓが同一チップ内に、微細トランジスタとして形成されていても良い。
（回路構成）
次に、第１〜第６の実施の形態に係るＰＭ１において、半導体デバイスの回路構成例について、より具体的に説明する。
ここでは、第１〜第６の実施の形態に係るＰＭ１の半導体デバイスとして適用可能なモジュールであって、２個の半導体デバイスＱ１・Ｑ４が１つのモールド樹脂内に封止された半導体パッケージ装置、いわゆる２ in １タイプのモジュールについて説明する。
半導体デバイスＱ１・Ｑ４として、ＳｉＣ ＭＯＳＦＥＴを適用した２ in １モジュール１３０Ａの回路構成は、例えば図３０に示すように表わされる。
すなわち、２ in １モジュール１３０Ａは、図３０に示すように、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４が１つのモジュールとして内蔵された、ハーフブリッジ内蔵モジュールの構成を備える。
ここで、モジュールは、１つの大きなトランジスタとみなすことができるが、内蔵されているトランジスタが１チップまたは複数チップの場合がある。すなわち、モジュールには、１ in １、２ in １、４ in １、６ in １などがあり、例えば、１つのモジュール上において、２個分のトランジスタ（チップ）を内蔵したモジュールは２ in １、２ in １を２組み内蔵したモジュールは４ in １、２ in １を３組み内蔵したモジュールは６ in １と呼ばれている。
図３０に示すように、２ in １モジュール１３０Ａは、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４と、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が１つのモジュールとして内蔵されている。
図３０において、Ｇ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のゲート信号用のリード端子であり、Ｓ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソース信号用のリード端子である。同様に、Ｇ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のゲート信号用のリード端子であり、Ｓ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のソース信号用のリード端子である。
また、Ｐは、正側電源入力端子電極であり、Ｎは、負側電源入力端子電極であり、Ｏは、出力端子電極である。
また、第１〜第６の実施の形態に係るＰＭ１の半導体デバイスとして適用可能なモジュールであって、半導体デバイスＱ１・Ｑ４として、ＩＧＢＴを適用した２ in １モジュール（図示せず）を実現することもできる。
第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
（デバイス構造）
第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスＱ１・Ｑ４の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴ １３０Ａの模式的断面構造は、図３１に示すように表わされる。
図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３１に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰが延在して配置されていても良い。
図３１において、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、プレーナゲート型のｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、後述する図３４に示すように、トレンチゲート型のｎチャネル縦型ＳｉＣ Ｔ（Trench） ＭＯＳＦＥＴ １３０Ｃなどで構成されていても良い。
または、第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスＱ１・Ｑ４としては、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
さらには、第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスＱ１〜Ｑ６には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶのワイドバンドギャップ型と称される半導体を用いることができる。
同様に、第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスＱ１・Ｑ４の例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴ １３０Ｂの模式的断面構造は、図３２に示すように表わされる。
図３２に示すように、ＩＧＢＴ １３０Ｂは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+ コレクタ領域３７Ｐと、ｐ+ コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図３２に示すように、ＩＧＢＴ １３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体層３１内には、図示していないが、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３２に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰが延在して配置されていても良い。
図３２において、ＩＧＢＴ １３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
半導体デバイスＱ１〜Ｑ６としては、ＳｉＣ ＤＩ ＭＯＳＦＥＴ、ＳｉＣ Ｔ ＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、或いはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
―ＳｉＣ ＤＩ ＭＯＳＦＥＴ―
第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの模式的断面構造は、図３３に示すように表わされる。
図３３に示すＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３３において、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３３に示すように、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、図３３に示すように、ｐボディ領域３２に挟まれたｎ- 高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図３３に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ Ｔ ＭＯＳＦＥＴ―
第１〜第６の実施の形態に係るＰＭ１に適用可能な半導体デバイスの例であって、ＳｉＣ Ｔ ＭＯＳＦＥＴの模式的断面構造は、図３４に示すように表わされる。
図３４に示すＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３４において、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３４に示すように、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃでは、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETは形成されない。また、ｐボディ領域３２／半導体層３１Ｎ間には、図３３と同様に、ボディダイオードＢＤが形成される。
（応用例）
第１〜第６の実施の形態に係るＰＭ１を用いて構成される３相交流インバータ４０Ａであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３５に示すように表わされる。
同様に、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した３相交流インバータ（図示せず）を実現することもできる。
ＰＭ１を電源Ｅと接続し、スイッチング動作を行うと、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａとし、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０９（Ａ／ｓ）となる。
インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（具体例）
次に、図３６を参照して、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、第１〜第６の実施の形態に係るＰＭ１を用いて構成した３相交流インバータ４２Ａについて説明する。
図３６に示すように、３相交流インバータ４２Ａは、ゲートドライバ（ＧＤ）１８０に接続されたパワーモジュール部１３０と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部１３０は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
ここで、ＧＤ１８０は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、ＳｉＣ ＭＯＳＦＥＴ Ｑ２・Ｑ５、およびＳｉＣ ＭＯＳＦＥＴ Ｑ３・Ｑ６に接続されている。
パワーモジュール部１３０は、電源もしくは蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（−）Ｎとの間に接続され、インバータ構成のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＯＳＦＥＴ Ｑ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
また、図示しないが、半導体デバイスとしてＩＧＢＴを適用し、第１〜第６の実施の形態に係るＰＭ１を用いて構成した３相交流インバータを実現することもできる。
以上説明したように、第１〜第６の実施の形態によれば、安価であり、両面冷却構造に劣らない冷却性能を発揮できると共に、応力の低減をも同時に図ることが可能なＰＭを実現できる。
なお、第１〜第６の実施の形態に係るＰＭにおいて、半導体デバイスとして適用可能なモジュールとしては、例えば、４端子電極構造などのモールド型パワーモジュールであっても良い。
また、第１〜第６の実施の形態に係るＰＭに適用可能な半導体デバイスとしては、ＳｉＣ系パワーデバイスに限らず、ＧａＮ系やＳｉ系のパワーデバイスなどのワイドバンドギャップ型と称されるパワーデバイスも採用可能である。
また、樹脂モールドされたモールド型パワーモジュールに限らず、ケース型のパッケージによってパッケージングされたパワーモジュールにも適用可能である。
［第７の実施の形態における比較例］
まず、第７の実施の形態における比較例に係るパワーモジュールについて説明する。ここでは、パワーモジュールの１つとして、ＩＧＢＴのようなパワー素子（チップ）を含むパワーデバイス（半導体デバイス）の外囲が樹脂でモールドされたパワーモジュールを例示する。
（片面冷却構造：空冷）
第７の実施の形態における比較例に係るパワーモジュールの模式的断面構造は、図３７に示すように表される。この第７の実施の形態における比較例に係るパワーモジュールでは、片面冷却構造（空冷）を採用している。具体的には、図３７に示すように、パワーモジュール１０７の下面に接合材１０６を介してヒートシンク１０５が配置されている。片面冷却構造（空冷）のため、冷却能力が低い。このようなパワーモジュールは、産機パワーモジュールなどに使用される。
（片面冷却構造：水冷）
第７の実施の形態における比較例に係るパワーモジュールの模式的断面構造は、図３８に示すように表される。この第７の実施の形態における比較例に係るパワーモジュールでは、片面冷却構造（水冷）を採用している。具体的には、図３８に示すように、パワーモジュール１１３の下面に接合材１１２を介して水冷機１１１が配置されている。片面冷却構造（水冷）のため、冷却能力は片面冷却構造（空冷）より高いが両面冷却構造（水冷）には劣る。このようなパワーモジュールは、現在の一般的な車載モジュールに使用される。
（両面冷却構造：水冷）
第７の実施の形態における比較例に係るパワーモジュールの模式的断面構造は、図３９に示すように表される。この第７の実施の形態における比較例に係るパワーモジュールでは、両面冷却構造（水冷）を採用している。具体的には、図３９に示すように、パワーモジュール１２３の下面に接合材１２２Ａを介して水冷機１２１が配置されている。また、パワーモジュール１２３の上面に接合材１２２Ｂを介して水冷機１２４が配置されている。両面水冷のため、冷却能力は非常に高いが、冷却器が二つ必要なため、組立が難しくなるとともに非常に高価である。このようなパワーモジュールは、次世代の車載モジュールに使用される。
［第７の実施の形態］
次に、第７の実施の形態に係るパワーモジュールについて説明する。ここでも、パワーデバイスの外囲が樹脂でモールドされたパワーモジュール１を例示する。
（基本構造）
第７の実施の形態に係るパワーモジュールの模式的断面構造は、図４０に示すように表される。また、図４０に示されるパワーモジュールが備えるグラファイトプレート１８ＧＰの模式的断面構造は、図４１に示すように表される。図中の矢印は、グラファイトプレート１８ＧＰにおける高熱伝導率の方向を表している。
図４０および図４１に示すように、第７の実施の形態に係るパワーモジュールは、下面（第１面）と下面に対向する上面（第２面）とを有し、後述するような動作時に発熱する半導体回路を封止するパワーモジュール１であって、パワーモジュール１の下面側に配置された水冷用の冷却器２８と、冷却器２８のパワーモジュール１の下面が接合された面に一方面が接合され、パワーモジュール１の上面に他方面が接合されたグラファイトプレート１８ＧＰとを備え、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２の間にパワーモジュール１が配置されている。グラファイトプレート１８ＧＰは、熱伝導配向の違う２種類のグラファイトプレート１８ＧＰが熱伝導率の高い向きで貼り合わされた構造である。
詳細については後述するが、グラファイトプレート１８ＧＰは、第１のグラファイトプレート１８ＧＰ（ＸＹ）に第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２が直交する向きで貼り合わされた構造をしている。ここでいう直交は、略直交であればよく、ある程度の誤差を含んでいてもよい。
また、第１のグラファイトプレート１８ＧＰ（ＸＹ）は、厚み方向よりも面方向に熱伝導率が高いＸＹ配向（第１の配向）を備えている。
また、第１のグラファイトプレート１８ＧＰ（ＸＹ）は、ＸＹ配向を有する複数のグラファイトシートＧＳを積層してなるプレート構造を備えてもよい（図６参照）。
また、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２は、面方向よりも厚み方向に熱伝導率が高いＸＺ配向（第２の配向）を備えてもよい。
また、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２は、ＸＺ配向を有する複数のグラファイトシートＧＳを積層してなるプレート構造を備えている（図６参照）。
また、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２の上面（一方面）は、第１のグラファイトプレート１８ＧＰ（ＸＹ）に貼り合わされ、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２の下面（他方面）は、冷却器２８に接合されている。
また、１つの第１のグラファイトプレート１８ＧＰ（ＸＹ）の同一面に複数の第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２が貼り合わされていてもよい。
また、複数のパワーモジュール１1，１2，１3が内蔵され、複数のパワーモジュール１1，１2，１3の各連結部に第２のグラファイトプレート１８ＧＰ（ＸＺ）３，１８ＧＰ（ＸＺ）４が配置されていてもよい（図５２参照）。
また、グラファイトプレート１８ＧＰの少なくとも一部の両面にＣｕ層５のような金属層が形成されていてもよい（図４９、図５２参照）。
また、パワーモジュール１は、パワー端子Ｐ，Ｎ、出力端子Ｏおよび信号部端子ＲＴを有し、各端子Ｐ，Ｎ，Ｏの一部を除きモールド樹脂により被覆されている（図４６参照）。
また、モールド樹脂の上面から上部電極１Ｉが露出し、モールド樹脂の下面から下部電極１Ａが露出していてもよい（図５３参照）。
また、上部電極１Ｉとグラファイトプレート１８ＧＰの接合材３Ｄとしてはんだまたは銀焼成が用いられているが、他の熱伝導性の良い接合材でもよい（図５３参照）。
また、下部電極１Ａと冷却器２８の接合材３Ａとしてはんだまたは銀焼成が用いられているが、他の熱伝導性の良い接合材でもよい（図５３参照）。
また、グラファイトプレート１８ＧＰのパワーモジュール１の上面との接合面と反対側の面に放熱器Ｆが配置されていてもよい（図５２参照）。
また、冷却器２８は、内部に冷却液ＷＲが流れる水冷機であり、冷却液ＷＲとしては、例えば、水または水とエチレングリコールとを５０％ずつの割合で混合させた混合液が用いられる。
また、パワーモジュール１は、Ｓｉ系またはＳｉＣ系のＩＧＢＴ、ダイオード、ＭＯＳＦＥＴ、ＧａＮ系ＦＥＴのいずれかのパワー半導体を備えている。
また、パワーモジュール１は、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、またはフォーティーンインワンモジュールのいずれかを構成してもよい。
また、パワーモジュール１は、シックスインワンモジュールタイプを用いてインバータまたはコンバータを構成してもよい。
また、第１の電源端子Ｐと第２の電源端子Ｎとの間に直列接続されるとともに上面（第１面）と上面に対向する下面（第２面）とを有する基板（例えば下部絶縁基板２０Ｄ）の上面上に配置されたパワーデバイス１Ｅと、基板の下面側に配置された冷却器２８とを有し、該パワーデバイス１Ｅの接続点を出力端子Ｏに接続するように構成されたパワーモジュール１であって、パワーデバイス１Ｅは下面（第１面）と下面に対向する上面（第２面）とを有し、冷却器２８の基板の下面側と、パワーデバイス１Ｅの上面側とを熱的に接続するグラファイトプレート１８ＧＰを備え、グラファイトプレート１８ＧＰは、熱伝導配向の違う２種類のグラファイトプレート１８ＧＰが熱伝導率の高い向きで貼り合わされた構造である（図５３参照）。
なお、図４１に示す第１のグラファイトプレート１８ＧＰ（ＸＹ）と第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２との接合面７Ａ，７Ｂは、ロウ付けで接合しているが、他の熱伝導性の良い接合法でもよい。
（グラファイトプレート）
第７の実施の形態に係るパワーモジュールにおいては、グラファイトプレート１８ＧＰとして、配向の異なる２種類のグラファイトプレートを使用している。
グラファイトプレート１８ＧＰを構成するグラファイトシート（グラフェン）ＧＳの模式的構成（積層構造例）は、図５に示すように表わされる。
グラファイトプレート１８ＧＰには、厚み方向よりも面方向に熱伝導率が高いＸＹ配向（第１の配向）を有する第１のグラファイトプレート１８ＧＰ（ＸＹ）と、面方向よりも厚み方向に熱伝導率が高いＸＺ配向（第２の配向）を有する第２のグラファイトプレート１８ＧＰ（ＸＺ）とがあり、第１のグラファイトプレート１８ＧＰ（ＸＹ）は図６（ａ）に示すように表わされ、第２のグラファイトプレート１８ＧＰ（ＸＺ）は図６（ｂ）に示すように表わされる。
図５に示すように、ｎ層からなる各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、１つの積層結晶構造の中に多数の六方晶系の共有結合を有し、各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎ間がファンデルワールス力によって結合されるようになっている。
すなわち、炭素系異方伝熱材料であるグラファイトは、炭素原子の六角形網目構造の層状結晶体であって、熱伝導も異方性を持っており、図５に示すグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、結晶面方向（ＸＹ面上）に対して、Ｚ軸の厚さ方向よりも大きな熱伝導度（高い熱伝導率）を有する。
したがって、図６（ａ）に示すように、ＸＹ配向を有する第１のグラファイトプレート１８ＧＰ（ＸＹ）は、例えば、Ｘ＝１５００（Ｗ／ｍＫ）程度、Ｙ＝１５００（Ｗ／ｍＫ）程度、Ｚ＝５（Ｗ／ｍＫ）程度の熱伝導率を備える。
一方、図６（ｂ）に示すように、ＸＺ配向を有する第２のグラファイトプレート１８ＧＰ（ＸＺ）は、例えば、Ｘ＝１５００（Ｗ／ｍＫ）程度、Ｙ＝５（Ｗ／ｍＫ）程度、Ｚ＝１５００（Ｗ／ｍＫ）程度の熱伝導率を備える。
なお、第１のグラファイトプレート１８ＧＰ（ＸＹ）と第２のグラファイトプレート１８ＧＰ（ＸＺ）は、共に、密度が２．２（ｇ／ｃｍ3 ）程度であり、厚さが０．７ｍｍ〜１０ｍｍ程度であり、大きさが４０ｍｍ×４０ｍｍ程度以下である。
［熱抵抗比較］
次に、冷却構造と熱抵抗との関係性について説明する。
（片面冷却構造）
第７の実施の形態における比較例に係る片面冷却構造のパワーモジュールの熱抵抗シミュレーションの構造モデルを示す模式的断面構造は、図４２に示すように表される。また、図４２に示される構造モデルのＳｉＣチップ１１３Ｅを上から見た場合の模式的上面構成は、図４３に示すように表される。
この片面冷却構造の熱抵抗シミュレーションでは、図４２に示すように、例えば、ＳｉＣチップ１１３Ｅの厚さは０．３５ｍｍ、銀焼成部１１３Ｄの厚さは０．０６ｍｍ、Ｃｕ層１１３Ｃの厚さは１．０ｍｍ、Ｓｉ３Ｎ４層１１３Ｂの厚さは０．２５ｍｍ、Ｃｕ層１１３Ａの厚さは１．０ｍｍ、ＳｎＡｇはんだ１１２の厚さは０．２ｍｍ、冷却器（Ａｌ層）１１１の厚さは１．０ｍｍとした。また、図４３に示すように、例えば、ＳｉＣチップ１１３Ｅのサイズは５ｍｍ×５ｍｍ、Ｓｉ３Ｎ４層１１３Ｂのサイズは１５ｍｍ×１５ｍｍ、冷却器（Ａｌ層）１１１のサイズは２５ｍｍ×２５ｍｍとした。このような片面冷却構造を採用した場合、例えば、熱抵抗は０．３０４（℃／Ｗ）であった。
（両面冷却構造）
第７の実施の形態における比較例に係る両面冷却構造のパワーモジュールの熱抵抗シミュレーションの構造モデルを示す模式的断面構造は、図４４に示すように表される。ここでも、ＳｉＣチップ１２３Ｅを上から見た場合の模式的上面構成については、図４３を用いて説明する。
この両面冷却構造の熱抵抗シミュレーションでは、図４４に示すように、例えば、冷却器（Ａｌ層）１２４の厚さは１．０ｍｍ、ＳｎＡｇはんだ１２２Ｂの厚さは０．２ｍｍ、Ｃｕ層１２３Ｉの厚さは１．５ｍｍ、Ｓｉ３Ｎ４層１２３Ｈの厚さは０．２５ｍｍ、Ｃｕ層１２３Ｇの厚さは１．５ｍｍ、銀焼成部１２３Ｆの厚さは０．０６ｍｍ、ＳｉＣチップ１２３Ｅの厚さは０．３５ｍｍ、銀焼成部１２３Ｄの厚さは０．０６ｍｍ、Ｃｕ層１２３Ｃの厚さは１．０ｍｍ、Ｓｉ３Ｎ４層１２３Ｂの厚さは０．２５ｍｍ、Ｃｕ層１２３Ａの厚さは１．０ｍｍ、ＳｎＡｇはんだ１２２Ａの厚さは０．２ｍｍ、冷却器（Ａｌ層）１２１の厚さは１．０ｍｍとした。また、図４３に示すように、例えば、ＳｉＣチップ１２３Ｅのサイズは５ｍｍ×５ｍｍ、Ｓｉ３Ｎ４層１２３Ｂのサイズは１５ｍｍ×１５ｍｍ、冷却器（Ａｌ層）１２１のサイズは２５ｍｍ×２５ｍｍとした。更に、図示は省略しているが、例えば、ＳｉＣチップ１２３Ｅ上の接合部（銀焼成部１２３Ｆ）のサイズは３ｍｍ×３ｍｍとした。このような両面冷却構造を採用した場合、例えば、熱抵抗は０．１８４（℃／Ｗ）となり、片面冷却構造に比べ４０％程度減少した。
（半両面冷却構造）
第７の実施の形態に係る半両面冷却構造のパワーモジュールの熱抵抗シミュレーションの構造モデルを示す模式的断面構造は、図４５に示すように表される。ここでも、ＳｉＣチップ１Ｅを上から見た場合の模式的上面構成については、図４３を用いて説明する。
この半両面冷却構造の熱抵抗シミュレーションでは、図４５に示すように、例えば、第１のグラファイトプレート１８ＧＰ（ＸＹ）の厚さは１．０ｍｍ、第２のグラファイトプレート１８ＧＰ（ＸＺ）の幅は２ｍｍ、ＳｎＡｇはんだ３Ｄの厚さは０．２ｍｍ、Ｃｕ層１Ｉの厚さは１．５ｍｍ、Ｓｉ３Ｎ４層１Ｈの厚さは０．２５ｍｍ、Ｃｕ層１Ｇの厚さは１．５ｍｍ、銀焼成部１Ｆの厚さは０．０６ｍｍ、ＳｉＣチップ１Ｅの厚さは０．３５ｍｍ、銀焼成部１Ｄの厚さは０．０６ｍｍ、Ｃｕ層１Ｃの厚さは１．０ｍｍ、Ｓｉ３Ｎ４層１Ｂの厚さは０．２５ｍｍ、Ｃｕ層１Ａの厚さは１．０ｍｍ、ＳｎＡｇはんだ３Ａ，３Ｂ，３Ｃの厚さは０．２ｍｍ、冷却器（Ａｌ層）２の厚さは１．０ｍｍとした。また、図４３に示すように、例えば、ＳｉＣチップ１Ｅのサイズは５ｍｍ×５ｍｍ、Ｓｉ３Ｎ４層１Ｂのサイズは１５ｍｍ×１５ｍｍ、冷却器（Ａｌ層）２のサイズは２５ｍｍ×２５ｍｍとした。更に、図示は省略しているが、例えば、ＳｉＣチップ１Ｅ上の接合部（銀焼成部１Ｆ）のサイズは３ｍｍ×３ｍｍとした。このような半両面冷却構造を採用した場合、例えば、熱抵抗は０．２０９（℃／Ｗ）となり、片面冷却構造に比べ３２％程度減少した。すなわち、一つの冷却器で両面冷却に近い冷却能力を有することが分かった。
以上のように、第７の実施の形態に係るパワーモジュールでは、グラファイトの異方性熱伝導率を生かして、配向の違う二つのグラファイトプレート１８ＧＰを貼り合わせ、両面冷却の２つの冷却器の役割を、冷却器（水冷機）２のみで果たさせている。そのため、例えば、１５００Ｗ／ｍ・Ｋ程度の高い熱伝導率でＸＹ方向に熱を拡げ、また、１５００Ｗ／ｍ・Ｋ程度の高い熱伝導率でパワーモジュールの上部までほぼ冷却器２８の温度になる。これにより、一つの冷却器２８で模擬的に両面冷却器に匹敵する冷却能力を有することが可能となる。
なお、接合材３Ａ，３Ｂ，３Ｃ，３Ｄは、はんだや銀焼成に限定されるものではなく、コンパウンドやグリースでもよい。ただし、コンパウンドやグリースを用いた場合は熱抵抗が大きくなるため、はんだや銀焼成を用いるのが望ましい。
［具体例］
次に、第７の実施の形態に係るパワーモジュールの具体例について説明する。
第７の実施の形態に係るパワーモジュールの具体例を示す模式的平面パターン構成は、図４６（ａ）に示すように表わされる。また、図４６（ａ）のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造は、図４６（ｂ）に示すように表わされる。更に、図４６（ａ）に示されるパワーモジュールの模式的右側面構成は、図４６（ｃ）に示すように表される。ここでいう「右側面」とは、端子のない側から見た側面である。
このパワーモジュールにおいては、パワーデバイスとして、図３０に示す２ in １モジュールタイプのパワーモジュールを採用している。具体的には、図４６に示すように、パワーデバイスが封止されたパワーモジュール１を備え、パワーデバイスへ電源を供給するパワー端子Ｐ，Ｎと、パワーデバイスからの出力を行う出力端子Ｏと、パワーデバイスの動作を制御する信号部端子ＲＴとを有する。信号部端子ＲＴは、折り曲げてゲートドライブと接続される。パワー端子Ｐ，Ｎ、出力端子Ｏおよび信号部端子ＲＴの一部を除きモールド樹脂により被覆されていてもよい。
この例では、第１のグラファイトプレート１８ＧＰ（ＸＹ）は、パワーモジュール１の上面よりも大きいサイズとし、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２は、パワーモジュール１と同程度の高さとしている。このようなグラファイトプレート１８ＧＰによれば、パワーモジュール１の上面側を効果的に冷却することが可能である。
また、第１のグラファイトプレート１８ＧＰ（ＸＹ）の両端部に第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２を貼り合せている。これにより、冷却器２８と接合されたループ状のグラファイトプレート１８ＧＰが構成され、そのループの内側にパワーモジュール１を配置することができる。このようなグラファイトプレート１８ＧＰによれば、高い熱伝導率でＸＹ方向およびＸＺ方向に熱を拡げ、高い冷却能力を発揮することが可能である。
もちろん、第１のグラファイトプレート１８ＧＰ（ＸＹ）および第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２のサイズ、数、形状、位置関係等は適宜変更することが可能である。例えば、図４６（ｂ）に示すように、第１のグラファイトプレート１８ＧＰ（ＸＹ）のＸ方向における両端部は、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２よりも外方に向けて僅かに突出していてもよいし、第２のグラファイトプレート１８ＧＰ（ＸＺ）の端面が第１のグラファイトプレート１８ＧＰ（ＸＹ）の外側の面と面一になる
ようにしても良い。
［変形例］
次に、第７の実施の形態に係るパワーモジュールの変形例について説明する。
（応力低減構造）
第７の実施の形態に係るパワーモジュールの模式的断面構造は、図４７（ａ）に示すように表される。また、図４７（ａ）中の表示Ａの部分を拡大した拡大断面構造は、図４７（ｂ）に示すように表される。
パワーモジュール１自体の合成的な熱膨張率（ＣＴＥ）は、モールドの樹脂が支配的になるため、図４７（ｂ）中に示す表示Ｂの部分に最もストレスがかかる。表示Ｂの部分とは、パワーモジュール１とグラファイトプレート１８ＧＰとを接合する接合材３Ｄのグラファイトプレート１８ＧＰとの接合部分（以下、単に「接合部」という。）である。接合部にかかるミーゼス応力は、以下の定義式により求めることができる。
ここで、ミーゼス応力とは、物体内部に生じる応力状態を単一の値で示すために用いられる相当応力の１つである。定義式中のσ１は最大主応力、σ２は中間主応力、σ３は最小主応力である。ここでは、各主応力σ１、σ２、σ３は、接合部に作用するＸ方向の主応力、Ｙ方向の主応力、Ｚ方向の主応力の中から選択される。
第７の実施の形態に係るパワーモジュールが備えるグラファイトプレート１８ＧＰの変形例を示す模式的断面構造は、図４８に示すように表される。図４８に示すように、グラファイトプレート１８ＧＰの両面にグラファイトプレート１８ＧＰよりも薄いＣｕ層５が形成されている。ここでは、Ｃｕ層５を例示しているが、Ｃｕに代えて、その他の金属やセラミックなどを採用してもよい。
図４８に示されるグラファイトプレート１８ＧＰを用いたパワーモジュールの模式的断面構造は、図４９に示すように表される。図４９に示すように、第１のグラファイトプレート１８ＧＰ（ＸＹ）の上面および下面にＣｕ層５Ａが形成されている。また、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２の側面にＣｕ層５Ｂ１，５Ｃ１が形成されている。これにより、パワーモジュール１の合成的なＣＴＥに合わせることで、接合部にかかるミーゼス応力を低減することが可能となる。
図４８に示されるグラファイトプレート１８ＧＰを用いた別のパワーモジュールの模式的断面構造は、図５２に示すように表される。図４９と異なる点は、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２の上面および下面にＣｕ層５Ｂ２，５Ｃ２が形成されている点である。この場合も、パワーモジュール１の合成的なＣＴＥに合わせることで、接合部にかかるミーゼス応力を低減することが可能となる。
（放熱器）
第７の実施の形態に係るパワーモジュールの変形例を示す模式的断面構造は、図５２に示すように表される。図５２に示すように、第１のグラファイトプレート１８ＧＰ（ＸＹ）上に金属、セラミック、グラファイトなどからなる放熱器（フィン）Ｆが配置されていてもよい。これにより、第１のグラファイトプレート１８ＧＰ（ＸＹ）の上面からも放熱を行うことができるため、より冷却能力を高めることが可能である。
（６ｉｎ１モジュール）
第７の実施の形態に係るパワーモジュールの変形例を示す模式的平面パターン構成は、図５２（ａ）に示すように表わされる。また、図５２（ａ）のＩＸ−ＩＸ線に沿う模式的断面構造は、図５２（ｂ）に示すように表わされる。
このパワーモジュールにおいては、パワーデバイスとして、６ in １ (シックスインワン)モジュールタイプのパワーモジュールを採用している。具体的には、図５２に示すように、パワーデバイスが封止されたパワーモジュール１1，１2，１3を備え、パワーデバイスへ電源を供給するパワー端子（Ｐ1，Ｎ1），（Ｐ2，Ｎ2），（Ｐ3，Ｎ3）と、パワーデバイスからの出力を行う出力端子Ｏ1，Ｏ2，Ｏ3と、パワーデバイスの動作を制御する信号部端子ＲＴ1，ＲＴ2，ＲＴ3とを有する。信号部端子ＲＴ1，ＲＴ2，ＲＴ3は、折り曲げてゲートドライブ回路と接続される。パワー端子（Ｐ1，Ｎ1），（Ｐ2，Ｎ2），（Ｐ3，Ｎ3）、出力端子Ｏ1，Ｏ2，Ｏ3および信号部端子ＲＴ1，ＲＴ2，ＲＴ3の一部を除きモールド樹脂により被覆されている。
このような６ in １モジュールタイプにおいては、第１のグラファイトプレート１８ＧＰ（ＸＹ）がＸ方向に長くなる。そのため、第１のグラファイトプレート１８ＧＰ（ＸＹ）の両端部に第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２を貼り合せるだけでなく、パワーモジュール１1，１2，１3の各連結部にも第２のグラファイトプレート１８ＧＰ（ＸＺ）３，１８ＧＰ（ＸＺ）４を貼り合せるのが望ましい。これにより、４つの第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２，１８ＧＰ（ＸＺ）３，１８ＧＰ（ＸＺ）４を通じて熱が伝導するため、２ in １モジュールタイプと比べても冷却能力が低下しない。また、パワーモジュール１1，１2，１3の各連結部に第２のグラファイトプレート１８ＧＰ（ＸＺ）３，１８ＧＰ（ＸＺ）４を貼り合せるようにしているため、各パワーモジュール１1，１2，１3をむらなく冷却できる効果もある。このようなパワーモジュールは、エアコン等のインバータ回路または電源装置等のコンバータ回路に適用するのが好適である。
なお、第７の実施の形態に係るパワーモジュールにおいては、パワーデバイスとして、２ in １モジュールタイプと６ in １モジュールタイプに適用した場合について説明したが、これに限らず、例えば１ in １（ワンインワン）モジュールタイプのパワーモジュールや、４ in １（フォーインワン）モジュールタイプのパワーモジュール、６ in １モジュールにスナバコンデンサなどを備えた７ in １（セブンインワン）モジュールタイプのパワーモジュール、８ in １（エイトインワン）モジュールタイプのパワーモジュール、１２ in １（トゥエルブインワン）モジュールタイプのパワーモジュール、１４ in １（フォーティーンインワン）モジュールタイプのパワーモジュールなどにも適用できる。
［詳細な断面構造例］
次に、第７の実施の形態に係るパワーモジュールの詳細な断面構造例について説明する。なお、以下では、図４５に示されるパワーモジュールに対応する各部については同じ符号を用いて説明することにする。
（詳細な断面構造例１）
第７の実施の形態に係るパワーモジュールの詳細な断面構造は、図５３に示すように表される。図５３に示すように、第７の実施の形態に係るパワーモジュールは、セラミックス基板１Ｂの両面に設けられた電極パターン１Ａ・１Ｃを有する下部絶縁基板２０Ｄと、電極パターン１Ｃ上に接合材１Ｄを介して配置されるパワーデバイス１Ｅと、パワーデバイス１Ｅ上に接合材１Ｆを介して配置される金属１Ｊと、接合材１Ｋを介して金属１Ｊと対向して配置され、セラミックス基板１Ｈの両面に設けられた電極パターン１Ｇ・１Ｉを有する上部絶縁基板２０Ｕと、下部絶縁基板２０Ｄの電極パターン１Ａ上に接合材３Ａを介して配置される冷却器２８と、上部絶縁基板２０Ｕの電極パターン１Ｉ上に接合材３Ｄを介して配置される第１のグラファイトプレート１８ＧＰ（ＸＹ）と、上面が第１のグラファイトプレート１８ＧＰ（ＸＹ）に直交する向きで貼り合わされ、下面が接合材３Ｂ，３Ｃを介して冷却器２８に接合される第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２とを備え、モールド樹脂６の上面から電極パターン（上部電極）１Ｉが露出し、モールド樹脂６の下面から電極パターン（下部電極）１Ａが露出している。すなわち、モールド樹脂６の上面および下面から金属が露出しているため、はんだや銀焼成などの接合材３Ｄ，３Ａを用いて第１のグラファイトプレート１８ＧＰ（ＸＹ）および冷却器２８と強固に接合することができる。
なお、セラミックス基板１Ｂ・１Ｈは、例えばＳｉＮ層，ＡｌＮ層などである。電極パターン１Ａ・１Ｃ・１Ｇ・１Ｉは、例えばＣｕ層，Ａｌ層などである。パワーデバイス１Ｅは、例えばＳｉＣチップやＳｉによるＩＧＢＴなどである。金属１Ｊは、例えばＣｕ層，ＣｕＭｏ層などである。
（詳細な断面構造例２）
第７の実施の形態に係る別のパワーモジュールの詳細な断面構造は、図５４に示すように表される。図５３と異なる点は、第１のグラファイトプレート１８ＧＰ（ＸＹ）の両面にＣｕ層５Ａが形成されている点である。既に説明した通り、Ｃｕに代えて、その他の金属やセラミックなどを採用してもよい。このようなパワーモジュールによれば、パワーモジュール１の合成的なＣＴＥに合わせることで、接合部にかかるミーゼス応力を低減することが可能となる。
もちろん、このようなパワーモジュールにおいても、図４９を用いて説明したように、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２の側面にＣｕ層５Ｂ１，５Ｃ１が形成されていてもよい。また、図５２を用いて説明したように、第２のグラファイトプレート１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２の上面および下面にＣｕ層５Ｂ２，５Ｃ２が形成されていてもよい。
［半導体デバイスの具体例］
第７の実施の形態に係るパワーモジュールであって、半導体デバイス（パワーデバイス）として適用可能な１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２８に示すように表される。
図２８には、ＭＯＳＦＥＴ Ｑに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴ Ｑの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。また、第７の実施の形態に係るパワーモジュールであって、半導体デバイスとして適用可能な１ in １モジュール５０のＩＧＢＴを（図示せず）を実現することもできる。
また、第７の実施の形態に係るパワーモジュールであって、半導体デバイスとして適用可能な１ in １モジュール５０のＳｉＣ ＭＯＳＦＥＴの詳細回路表現は、図２９に示すように表される。
第７の実施の形態に係るパワーモジュールは、例えば、複数個の半導体デバイスが１ in １モジュール５０の構成を備える。すなわち、１種のＭＯＳＦＥＴ Ｑチップが１つのモジュールに複数個並列に接続されて内蔵されている。一例として、５チップ（ＭＯＳＦＥＴ×５）搭載可能であり、それぞれのＭＯＳＦＥＴ Ｑは、５個まで並列接続可能である。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２９に示すように、ＭＯＳＦＥＴ Ｑに並列にセンス用ＭＯＳＦＥＴ Ｑｓが接続される。センス用ＭＯＳＦＥＴ Ｑｓは、ＭＯＳＦＥＴ Ｑと同一チップ内に、微細トランジスタとして形成されている。
図２９において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。なお、第７の実施の形態においても、半導体デバイスＱには、センス用ＭＯＳＦＥＴ Ｑｓが同一チップ内に、微細トランジスタとして形成されていても良い。
（回路構成）
次に、第７の実施の形態に係るパワーモジュールにおいて、半導体デバイスの回路構成例について、より具体的に説明する。
ここでは、第７の実施の形態に係るパワーモジュールの半導体デバイスとして適用可能なモジュールであって、２種類の半導体デバイスＱ１・Ｑ４が１つのモールド樹脂内に封止された半導体パッケージ装置、いわゆる２ in １タイプのモジュールについて説明する。
半導体デバイスＱ１・Ｑ４として、ＳｉＣ ＭＯＳＦＥＴを適用した２ in １モジュール１３０Ａの回路構成は、例えば図３０に示すように表わされる。
すなわち、２ in １モジュール１３０Ａは、図３０に示すように、２種類のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４が各パワーデバイスへ電源を供給するパワー端子Ｐ，Ｎとの間に直列接続され、その接続点が出力端子Ｏに接続され、各パワーデバイスの動作を制御するための信号が信号部端子Ｇ１，Ｇ２に接続されるように１つのモジュールとして内蔵された、ハーフブリッジ内蔵モジュールの構成を備える。
ここで、モジュールは、１つの大きなトランジスタとみなすことができるが、１チップ内に複数のトランジスタセルを並列接続したトランジスタチップが１チップまたは複数チップを並列接続する場合がある。すなわち、モジュールには、１ in １、２ in １、４ in １、６ in １などがあり、例えば、１つのモジュール上において、２個分のトランジスタ（チップ）を内蔵したモジュールは２ in １、２ in １を２組み内蔵したモジュールは４ in １、２ in １を３組み内蔵したモジュールは６ in １と呼ばれている。
図３０に示すように、２ in １モジュール１３０Ａは、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４と、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が１つのモジュールとして内蔵されている。
図３０において、Ｇ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のゲート信号用のリード端子であり、Ｓ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソース信号用のリード端子である。同様に、Ｇ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のゲート信号用のリード端子であり、Ｓ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のソース信号用のリード端子である。
また、Ｐは、正側電源入力端子電極であり、Ｎは、負側電源入力端子電極であり、Ｏは、出力端子電極である。
また、第７の実施の形態に係るパワーモジュールの半導体デバイスとして適用可能なモジュールであって、半導体デバイスＱ１・Ｑ４として、ＩＧＢＴを適用した２ in １モジュール（図示せず）を実現することもできる。
また、Ｐは、正側電源入力端子電極であり、Ｎは、負側電源入力端子電極であり、Ｏは、出力端子電極である。
第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
（デバイス構造）
第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴ １３０Ａの模式的断面構造は、図３１に示すように表わされる。
図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３１に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰが延在して配置されていても良い。
図３１において、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、プレーナゲート型のｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、後述する図３４に示すように、トレンチゲート型のｎチャネル縦型ＳｉＣ Ｔ（Trench） ＭＯＳＦＥＴ １３０Ｃなどで構成されていても良い。
または、第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４としては、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
さらには、第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１〜Ｑ６には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶのワイドバンドギャップ型と称される半導体を用いることができる。
同様に、第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４の例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴ １３０Ｂの模式的断面構造は、図３２に示すように表わされる。
図３２に示すように、ＩＧＢＴ １３０Ｂは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+ コレクタ領域３７Ｐと、ｐ+ コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図３２に示すように、ＩＧＢＴ １３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体層３１内には、図示していないが、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３２に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰが延在して配置されていても良い。
図３２において、ＩＧＢＴ １３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
半導体デバイスＱ１〜Ｑ６としては、ＳｉＣ ＤＩ ＭＯＳＦＥＴ、ＳｉＣ Ｔ ＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、或いはＧａＮ系ＨＥＭＴなどのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
―ＳｉＣ ＤＩ ＭＯＳＦＥＴ―
第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの模式的断面構造は、図３３に示すように表わされる。
図３３に示すＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３３において、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３３に示すように、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、図３３に示すように、ｐボディ領域３２に挟まれたｎ- 高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図３３に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ Ｔ ＭＯＳＦＥＴ―
第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ Ｔ ＭＯＳＦＥＴの模式的断面構造は、図３４に示すように表わされる。
図３４に示すＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３４において、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３４に示すように、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃでは、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETは形成されない。また、ｐボディ領域３２／半導体層３１Ｎ間には、図３３と同様に、ボディダイオードＢＤが形成される。
（応用例）
第７の実施の形態に係るパワーモジュールを用いて構成される３相交流インバータ４０Ａであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３５に示すように表わされる。
同様に、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した３相交流インバータ（図示せず）を実現することもできる。
パワーモジュールを電源Ｅと接続し、スイッチング動作を行うと、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａとし、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０９（Ａ／ｓ）となる。
インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（具体例）
次に、図３６を参照して、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、第７の実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ４２Ａについて説明する。
図３６に示すように、３相交流インバータ４２Ａは、ゲートドライバ（ＧＤ）１８０に接続されたパワーモジュール部１３０と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部１３０は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
ここで、ＧＤ１８０は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、ＳｉＣ ＭＯＳＦＥＴ Ｑ２・Ｑ５、およびＳｉＣ ＭＯＳＦＥＴ Ｑ３・Ｑ６に接続されている。
パワーモジュール部１３０は、電源もしくは蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（−）Ｎとの間に接続され、インバータ構成のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＯＳＦＥＴ Ｑ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
また、図示しないが、半導体デバイスとしてＩＧＢＴを適用し、第７の実施の形態に係るパワーモジュールを用いて構成した３相交流インバータを実現することもできる。
以上説明したように、第７の実施の形態によれば、一つの冷却器で両面冷却に近い冷却能力を有する安価なパワーモジュールおよびグラファイトプレートを提供することができる。
なお、第７の実施の形態に係るパワーモジュールにおいて、半導体デバイスとして適用可能なモジュールとしては、例えば、４端子電極構造などのモールド型パワーモジュールであっても良い。
また、第７の実施の形態に係るパワーモジュールに適用可能な半導体デバイスとしては、ＳｉＣ系パワーデバイスに限らず、Ｓｉ系パワーデバイスや、ＧａＮ系などのワイドバンドギャップ型と称されるパワーデバイスも採用可能である。
また、樹脂モールドされたモールド型パワーモジュールに限らず、ケース型のパッケージによってパッケージングされたパワーモジュールにも適用可能である。
［第８〜第１４の実施の形態における基本技術］
第８〜第１４の実施の形態に係るパワーモジュールを説明する前に、基礎となる基本技術について簡単に説明する。なお、ここでは、パワー素子系の半導体デバイス（パワーデバイス）として、ＳｉＣ ＭＯＳＦＥＴを適用した場合を例に説明する。
第８〜第１４の実施の形態に係るパワーモジュール（ＰＭ）１１の基礎となる基本技術に係るＰＭ１１であって、半導体デバイスにＳｉＣ ＭＯＳＦＥＴ Ｑ１を適用した１ in １モジュールの模式的断面構造は、図５５に示すように表わされ、ＰＭ１１の模式的回路構成は、図５６に示すように表わされる。
また、第８〜第１４の実施の形態の基本技術に係るＰＭ１１であって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４を適用した２ in １モジュールの模式的平面パターン構成は、図５７（ａ）に示すように表わされ、図５７（ａ）の表示１１Ａ部分（要部）の拡大構成は、図５７（ｂ）に示すように表わされる。
なお、基本的な構成に関しては、２ in １モジュールも１ in １モジュールもほぼ同様なので、ここでは図５５に示した１ in １モジュールを参照して具体的に説明し、２ in １モジュールについては簡単な説明にとどめる。
図５５に示すように、基本技術に係る１ in １モジュールタイプのＰＭ１１は、セラミックス基板２１と、セラミックス基板２１の上面側に設けられたドレイン電極パターン２５Ｄ１およびソース電極パターン２５Ｓ１とソース信号電極パターンＳＬ１およびゲート信号電極パターンＧＬ１と、セラミックス基板２１の下面側に設けられた裏面電極パターン２３Ｒとを有する絶縁基板２０を備える。
ここで、図５５において、絶縁基板２０の上側をＵ（ＵＰ）側、絶縁基板２０の下側をＤ（ＤＯＷＮ）側と定義する。この定義は、以降に示す全ての図面に適用する。
１ in １モジュールタイプのＰＭ１１は、図５５に示すように、ドレイン電極パターン２５Ｄ１上にフェイスアップで配置されるＳｉＣ ＭＯＳＦＥＴ Ｑ１を半導体デバイスとして備える。ＳｉＣ ＭＯＳＦＥＴ Ｑ１は、表面側に、ソースパッド電極ＳＰ１、ソースセンスパッド電極ＳＳＰ１およびゲートパッド電極ＧＰ１を有し、裏面側に、ドレイン電極３８を備える。
また、１ in １モジュールタイプのＰＭ１１は、図５５に示すように、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間に接続されて、ソースパワーライン配線用の主配線となるリードフレームＳＭ１を備える。
また、１ in １モジュールタイプのＰＭ１１は、図５５に示すように、ソースセンスパッド電極ＳＳＰ１をソース信号電極パターンＳＬ１に接続するソースセンス用ボンディングワイヤＳＳＷ１と、ゲートパッド電極ＧＰ１をゲート信号電極パターンＧＬ１に接続するゲート信号用ボンディングワイヤＧＷ１とを備える。
１ in １モジュールタイプのＰＭ１１では、ソース信号電極パターンＳＬ１に接続されるソースセンス用ボンディングワイヤＳＳＷ１の、ＳｉＣ ＭＯＳＦＥＴ Ｑ１上でのワイヤ・ボンディング部の位置が、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソースセンスパッド電極ＳＳＰ１上となっている。すなわち、基本技術に係るＰＭ１１では、図５６に示すように、ソースセンス用ボンディングワイヤＳＳＷ１がＳｉＣ ＭＯＳＦＥＴ Ｑ１により近い、リードフレームＳＭ１の内側に接続される。
このため、半導体デバイスとして、例えばＳｉＣ ＭＯＳＦＥＴ Ｑ１が適用されるＰＭ１１においては、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の高温になる動作による熱の影響でソースセンスパッド電極ＳＳＰ１の温度が大きく上昇し、ソースセンスパッド電極ＳＳＰ１とソースセンス用ボンディングワイヤＳＳＷ１との接合界面への応力集中やソースセンス用ボンディングワイヤＳＳＷ１内の局所的な粒径変化などから、ソースセンス用ボンディングワイヤＳＳＷ１の接続性を劣化させる。
なお、ゲート信号用ボンディングワイヤＧＷ１の場合は、ボンディングされるゲートパッド電極ＧＰ１の直下には、基本的にＭＯＳＦＥＴ構造のセルが存在せず、そこでの温度上昇がソースセンスパッド電極ＳＳＰ１に比べて大きくないため、劣化が抑制される。
基本技術に係る２ in １モジュールタイプのＰＭ１１の場合も同様に、図５７（ａ）および図５７（ｂ）に示すように、ソース信号電極パターンＳＬ１・ＳＬ４に接続されるソースセンス用ボンディングワイヤＳＳＷ１・ＳＳＷ４の、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４上でのワイヤ・ボンディング部の位置が、ＳｉＣ ＭＯＳＦＥＴ Ｑ１においてはソースセンスパッド電極ＳＳＰ１（図示省略）上となっており、ＳｉＣ ＭＯＳＦＥＴ Ｑ４においてはソースセンスパッド電極ＳＳＰ４上となっているため、ソースセンス用ボンディングワイヤＳＳＷ１・ＳＳＷ４の接続性の劣化が課題となっている。
このように、高温動作するＳｉＣ ＭＯＳＦＥＴ Ｑが半導体デバイスとして搭載されるＰＭ１１においては、ソースセンス用ボンディングワイヤＳＳＷの接続性の劣化が問題となる。
［第８の実施の形態］
第８の実施の形態に係るＰＭ１の模式的断面構造は、図５８（ａ）に示すように表わされ、ＰＭ１の模式的回路構成は、図５８（ｂ）に示すように表わされる。また、第８の実施の形態に係るＰＭ１に適用可能な半導体デバイスの模式的平面パターン構成は、図５９に示すように表わされる。
なお、ここでは、パワー素子系の半導体デバイス（パワーデバイス）として、ＳｉＣ ＭＯＳＦＥＴ Ｑ１を適用した１ in １モジュールを例に説明する。
図５８（ａ）および図５８（ｂ）に示すように、第８の実施の形態に係るＰＭ１は、ＳｉＮ系のセラミックス基板２１と、セラミックス基板２１の上面（Ｕ）側に設けられたＣｕ箔などのドレイン電極パターン（第２主電極パターン）２５Ｄ１およびソース電極パターン（第１主電極パターン）２５Ｓ１とソース信号電極パターン（信号配線パターン）ＳＬ１およびゲート信号電極パターン（制御信号配線パターン）ＧＬ１と、セラミックス基板２１の下面（Ｄ）側に設けられたＣｕ箔などの裏面電極パターン２３Ｒと、を有する絶縁基板２０を備える。
ここで、図５８（ｂ）に示すように、ソース信号電極パターンＳＬ１には、ソースセンス端子ＳＳ１（ＳＳＴ１）が、ゲート信号電極パターンＧＬ１には、ゲート端子Ｇ１（ＧＴ１）が、それぞれ接続される。
また、第８の実施の形態に係るＰＭ１は、ドレイン電極パターン２５Ｄ１上に配置されるＳｉＣ ＭＯＳＦＥＴ Ｑ１を半導体デバイスとして備える。ＳｉＣ ＭＯＳＦＥＴ Ｑ１は、例えば図５９に示すように、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の表面上において、２個のソースパッド電極（主パッド電極）ＳＰ１と、１個のゲートパッド電極（制御パッド電極）ＧＰ１と、１個のカレントセンスパッド電極ＣＳ１と、１個のソースセンスパッド電極ＳＳＰ１とを備え、周辺部および中央部には、ゲートフィンガー電極ＧＦが配置されている。
ソースパッド電極ＳＰ１、ゲートパッド電極ＧＰ１、カレントセンスパッド電極ＣＳ１、およびソースセンスパッド電極ＳＳＰ１の表面を除く、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の表面上には、ポリイミド樹脂などで形成される表面保護膜ＰＥが配置されている。
また、図５９では、図示を省略しているが、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の表面側に対向する裏面側にはドレイン電極（主電極）３８を備える。
なお、他の構成例として、必ずしも２個のソースパッド電極ＳＰ１が必要なわけではなく、１個のソースパッド電極ＳＰ１を備えた構成であっても良い。また、ソースセンスパッド電極ＳＳＰ１は省略することが可能である。
ＳｉＣ ＭＯＳＦＥＴ Ｑ１は、図５８（ａ）に示すように、ドレイン電極３８が銀焼成やはんだなどの接合部材２７を用いてドレイン電極パターン２５Ｄ１に接合されることによって、絶縁基板２０上にフェイスアップで実装されている。
また、第８の実施の形態に係るＰＭ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間に接続されて、ソースパワーライン配線用の主配線となるリードフレームＳＭ１を備える。リードフレームＳＭ１は、寄生インダクタンスＬｓｍと寄生抵抗Ｒｓｍとを備える。
リードフレームＳＭ１としては、Ｃｕ、Ａｌ、クラッド材（例えば、Ｃｕ／インバー／Ｃｕの積層体）、若しくはＣｕＭｏのいずれかを備える。
リードフレームＳＭ１のソース電極パターン２５Ｓ１との接続、およびリードフレームＳＭ１のソースパッド電極ＳＰ１との接続には、接合部材２７が用いられる。
なお、以下の説明では、ソースパッド電極ＳＰ１とリードフレームＳＭ１との接合部をデバイス側接合部（第１接合部）ＤＣとし、デバイス側接合部ＤＣと離隔し、デバイス側接合部ＤＣよりも発熱の影響が小さくて相対的に温度が低いリードフレームＳＭ１とソース電極パターン２５Ｓ１との接合部を、ランド側接合部（第２接合部）ＳＣとする。
図５８（ａ）に示すように、第８の実施の形態に係るＰＭ１の場合、ソース電極パターン２５Ｓ１とソース信号電極パターンＳＬ１との間にドレイン電極パターン２５Ｄ１が位置し、ランド側接合部ＳＣよりも、ソース信号電極パターンＳＬ１に近接してデバイス側接合部ＤＣが配置されている。
第８の実施の形態に係るＰＭ１は、ランド側接合部ＳＣ側において、リードフレームＳＭ１をソース信号電極パターンＳＬ１に接続するソースセンス用ボンディングワイヤ（第１ボンディングワイヤ）ＳＳＷ１と、デバイス側接合部ＤＣ側において、ゲートパッド電極ＧＰ１をゲート信号電極パターンＧＬ１に接続するゲート信号用ボンディングワイヤ（第２ボンディングワイヤ）ＧＷ１とを備える。
すなわち、第８の実施の形態に係るＰＭ１では、図５８（ｂ）に示すように、ソースセンス用ボンディングワイヤＳＳＷ１が、ＳｉＣ ＭＯＳＦＥＴ Ｑ１により遠い、ランド側接合部ＳＣ側（リードフレームＳＭ１のＳｉＣ ＭＯＳＦＥＴ Ｑ１から見て外側）に接続される。
ソースセンス用ボンディングワイヤＳＳＷ１およびゲート信号用ボンディングワイヤＧＷ１は、Ａｌ、Ｃｕ、クラッド材、またはこれらを１つ以上有する合金を備える。
ソースセンス用ボンディングワイヤＳＳＷ１は、φ＝１５０μｍ程度のワイヤ径を備えてウエッジボンディングされ、ゲート信号用ボンディングワイヤＧＷ１は、φ＝１５０μｍ程度のワイヤ径を備えてウエッジボンディングされる。
そして、第８の実施の形態に係るＰＭ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の外囲が全体的にモールド樹脂によって封止（樹脂モールド）されてモールド型パッケージタイプのパワーモジュール、若しくは、ケース内に収納されてケース型パッケージタイプのパワーモジュールとなる。
なお、上記した第８の実施の形態に係るＰＭ１では、ランド側接合部ＳＣ側において、ソースセンス用ボンディングワイヤＳＳＷ１をリードフレームＳＭ１と接続するようにしたが、ソースセンス用ボンディングワイヤＳＳＷ１はソース電極パターン２５Ｓ１と接続するようにしても良い（後述する他の実施の形態においても同様である）。
すなわち、第８の実施の形態に係るＰＭ１は、ソース電極パターン２５Ｓ１およびソース信号電極パターンＳＬ１を有するセラミックス基板２１と、表面にソースパッド電極ＳＰ１を有し、セラミックス基板２１上に配置されるＳｉＣ ＭＯＳＦＥＴ Ｑ１と、ソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間に接続されたリードフレームＳＭ１と、リードフレームＳＭ１とソースパッド電極ＳＰ１とのデバイス側接合部ＤＣと離隔し、リードフレームＳＭ１とソース電極パターン２５Ｓ１とのランド側接合部ＳＣと、ランド側接合部ＳＣとソース信号電極パターンＳＬ１との間に接続されたソースセンス用ボンディングワイヤＳＳＷ１とを備え、ランド側接合部ＳＣは、デバイス側接合部ＤＣよりも半導体デバイス動作時における温度が相対的に低い。
また、第８の実施の形態に係るＰＭ１は、絶縁性のセラミックス基板２１と、セラミックス基板２１上に配置されたソース電極パターン２５Ｓ１、ドレイン電極パターン２５Ｄ１、ソース信号電極パターンＳＬ１およびゲート信号電極パターンＧＬ１とを備える絶縁基板２０と、表面側にソースパッド電極ＳＰ１およびゲートパッド電極ＧＰ１を有すると共に、裏面側にドレイン電極３８を有し、ドレイン電極パターン２５Ｄ１上にフェイスアップで配置されたＳｉＣ ＭＯＳＦＥＴ Ｑ１と、ソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間に接続されたリードフレームＳＭ１と、リードフレームＳＭ１とソースパッド電極ＳＰ１とのデバイス側接合部ＤＣと離隔し、デバイス側接合部ＤＣよりも半導体デバイス動作時における温度が相対的に低いリードフレームＳＭ１とソース電極パターン２５Ｓ１とのランド側接合部ＳＣと、ソース信号電極パターンＳＬ１との間に接続されたソースセンス用ボンディングワイヤＳＳＷ１と、ゲートパッド電極ＧＰ１とゲート信号電極パターンＧＬ１との間に接続されたゲート信号用ボンディングワイヤＧＷ１とを備え、ソースセンス用ボンディングワイヤＳＳＷ１は、一端が、ソース信号電極パターンＳＬ１に接続され、他端が、ランド側接合部ＳＣのリードフレームＳＭ１またはソース電極パターン２５Ｓ１に接続される。
なお、絶縁基板２０には、例えば、ＡＭＢ基板を適用可能であるが、ＤＢＣ基板、若しくはＤＢＡ基板なども適用できる。
また、冷却効果を高めるために、絶縁基板２０の裏面電極パターン２３Ｒ上にヒートシンクや冷却器などの放熱器（図示省略）を配置するようにしても良い。
（製造方法）
第８の実施の形態に係るＰＭ１は、例えば、セラミックス基板２１と、セラミックス基板２１上に配置されたソース電極パターン２５Ｓ１、ドレイン電極パターン２５Ｄ１、ソース信号電極パターンＳＬ１およびゲート信号電極パターンＧＬ１とを有する絶縁基板２０の、ドレイン電極パターン２５Ｄ１上に、表面側にソースパッド電極ＳＰ１およびゲートパッド電極ＧＰ１を有すると共に、裏面側にドレイン電極３８を有するＳｉＣ ＭＯＳＦＥＴ Ｑ１をフェイスアップで配置する工程と、ソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間にリードフレームＳＭ１を接続する工程と、リードフレームＳＭ１とソースパッド電極ＳＰ１とのデバイス側接合部ＤＣと離隔し、デバイス側接合部ＤＣよりも相対的に温度が低いリードフレームＳＭ１とソース電極パターン２５Ｓ１とのランド側接合部ＳＣと、ソース信号電極パターンＳＬ１との間に、ソースセンス用ボンディングワイヤＳＳＷ１を接続する工程と、ゲートパッド電極ＧＰ１とゲート信号電極パターンＧＬ１との間にゲート信号用ボンディングワイヤＧＷ１を接続する工程とを有する。
−スイッチング損失から見たソースセンス端子の役割説明−
ここで、第８の実施の形態に係るＰＭ１において、半導体デバイスとして、ＳｉＣ ＭＯＳＦＥＴを適用したＳｉＣパワーモジュールを例に、リードフレームＳＭの寄生インダクタンスによるスイッチング損失について説明する。
図６０（ａ）および図６０（ｂ）に示すように、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴ Ｑ１を適用したＳｉＣパワーモジュールＳＰＭ１においては、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のドレイン（Ｄ１）−ソース（Ｓ１）間に流れる電流Ｉｄに対して、リードフレームＳＭ１の寄生インダクタンスＬｓｍにより、−Ｌｓｍ・ｄ（Ｉｄ）／ｄｔだけ起電する。なお、ゲート（Ｇ１）の起電圧Ｅｓを、例えば、Ｌｇ・（ｄｉ／ｄｔ）と仮定する。ただし、ｄｉは、スイッチングに伴う電流変化であり、ｄｔは、スイッチングに伴う時間変化である。
すると、ターンオン時の電流立ち上がり時には、図６０（ａ）に示すように、起電圧Ｅｓが、ゲート（Ｇ１）−ソース（Ｓ１）間寄生容量に印加される電圧の増加を抑制する方向に発生する。そのため、負荷電流を流すのに必要なゲート−ソース間寄生容量の印加電圧に到達させるまでの蓄積時間が長くなり、結果として、スイッチング時間の長時間化、スイッチング損失の増大に繋がる。
一方、ターンオフ時の電流立ち上がり時には、図６０（ｂ）に示すように、起電圧Ｅｓが、ゲート−ソース間寄生容量に印加される電圧の減少を抑制する方向に発生する。そのため、ゲート閾値を下回るまでの放電時間が長くなり、結果として、スイッチング時間の長時間化、スイッチング損失の増大に繋がる。
これに対し、モータ駆動における３相ブリッジ回路（モジュール）の損失は導通損失が主であるため、ソースセンス用ボンディングワイヤＳＳＷ１のワイヤ・ボンディング部の位置の、ランド側接合部ＳＣ側への変更による全体の損失増加への影響は小さく、大きなトレ−ドオフなく、高温動作に対するワイヤ接続の高耐熱化および信頼性の確保といったメリットが得られる。
特に、高速スイッチング動作（高周波駆動）を必要としない、例えば５ｋＨｚ〜１０ｋＨｚ程度の低周波駆動するモータや（高温でも動作する）インバータ用向けＳｉＣパワーモジュールＳＰＭ１では、ワイヤ・ボンディング部の位置の変更によるインダクタンス増加の発生損失に対する影響は小さい。
このように、ソースパワーライン配線用の主配線に、細線ワイヤでなく、リードフレームＳＭ１を適用することによって寄生インダクタンス（Ｌｓ）を低減させると共に、大電流が集中して流れ、発熱により高温となる領域（デバイス側接合部ＤＣ）を避け、発熱の影響がより小さく、デバイス側接合部ＤＣよりも相対的に温度の低いランド側接合部ＳＣ側にソースセンス用ボンディングワイヤＳＳＷ１を接続することで、寄生インダクタンスＬｓによるスイッチング損失の増加は抑制できることから、大きなトレードオフなく導入することができる。
すなわち、高温になりやすいインバータ用向けＳｉＣパワーモジュールＳＰＭ１においては、信号検知のために必要なソースセンス用ボンディングワイヤＳＳＷ１の、ＳｉＣパワーモジュールＳＰＭ１の動作中でもデバイス側接合部ＤＣに比べて高温にならない、ランド側接合部ＳＣ側へのワイヤ・ボンディングが有効となる。
なお、ソースセンス用ボンディングワイヤＳＳＷ１の、ランド側接合部ＳＣへのワイヤ・ボンディング部の位置の変更は、ケースおよびモールドの両タイプのモジュールへの適用が可能である。
したがって、ＳｉＣ ＭＯＳＦＥＴ Ｑ１に大電流が流れることにより、ソースパッド電極ＳＰ１がジャンクション温度と同程度まで熱くなったとしても、ワイヤの粒径の粗大化が起こりやすいケースタイプのモジュールでのワイヤＳＳＷ１の破断や、モールドタイプのモジュールでの熱応力によるワイヤＳＳＷ１の接合面（界面）での破断を回避できる。
上記したように、第８の実施の形態に係るＰＭ１によれば、ソースパワーライン配線用の主配線にリードフレームＳＭ１を適用し、デバイス側接合部ＤＣよりもＳｉＣ ＭＯＳＦＥＴ Ｑ１の動作時における温度が相対的に低いランド側接合部ＳＣ側にソースセンス用ボンディングワイヤＳＳＷ１を接続することで、高温になる動作によるワイヤ接続への熱の影響を軽減でき、ワイヤ接続性に対する高耐熱化および信頼性を向上させることが可能となる。
なお、ＳｉＣ ＭＯＳＦＥＴ Ｑ１としては、ＳｉＣ ＤＩ ＭＯＳＦＥＴ、ＳｉＣ Ｔ ＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系ＨＥＭＴなどのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＳｉ系ＩＧＢＴやＳｉＣ系ＩＧＢＴなどのパワーデバイスも適用可能である。
また、ＳｉＣ ＭＯＳＦＥＴ Ｑ１としては、１チップ（デバイス）からなるものに限らず、複数チップを並列接続してなる構成とするようにしても良い。
ＳｉＣ ＭＯＳＦＥＴ Ｑ１を、複数チップを並列接続してなる構成とした場合、リードフレームＳＭ１やソースセンス用ボンディングワイヤＳＳＷ１などは複数チップに共通に接続される。
［第９の実施の形態］
第９の実施の形態に係るＰＭ１であって、樹脂モールド前の模式的鳥瞰パターン構成は図６１に示すように表される。なお、ここでは、パワー素子系の半導体デバイス（パワーデバイス）として、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４を適用した、２ in １モジュールタイプのハーフブリッジ内蔵モジュールを例に説明する。
また、第９の実施の形態に係るＰＭ１であって、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４を適用したハーフブリッジ内蔵モジュールの模式的平面パターン構成は、図６２（ａ）に示すように表わされ、図６２（ａ）の表示１Ａ部分（要部）の拡大構成は、図６２（ｂ）に示すように表わされる。
さらに、第９の実施の形態に係るＰＭ１であって、ＳｉＣ ＭＩＳＦＥＴ Ｑ１・Ｑ４を適用したハーフブリッジ内蔵モジュールの回路構成は、図６３に示すように表される。
そして、第９の実施の形態に係るＰＭ１であって、モールドタイプのモジュールとして、ハーフブリッジ内蔵モジュールの樹脂モールド後の模式的鳥瞰構成は、図６４に示すように表わされる。
なお、第９の実施の形態に係るＰＭ１において、図６２（ｂ）の矢印Ｂ方向から見た要部の模式的側面構成は、図６５に示すように表わされる。
すなわち、第９の実施の形態に係るＰＭ１は、直列接続された２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４が、１つのモジュールに内蔵されたハーフブリッジ内蔵モジュールの構成を備える。
第９の実施の形態に係るＰＭ１は、図６４に示すように、樹脂モールド層１１５に被覆されたセラミックス基板２１の第１の辺に配置された正側電源入力端子電極（正側電力端子）Ｐおよび負側電源入力端子電極（負側電力端子）Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子（ゲート）ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子電極（出力端子）Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。
なお、第９の実施の形態に係るＰＭ１は、２個の出力端子Ｏを備えた４電力端子構造のパワーモジュールとなっている。
ここで、図６１〜図６５に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のゲート信号電極パターンＧＬ１・ソース信号電極パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のゲート信号電極パターンＧＬ４・ソース信号電極パターンＳＬ４に接続される。
図６１〜図６５に示すように、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４がはんだ付けなどによって接続される。
なお、図６１〜図６５に示すように、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４は信号基板２６１・２６４上に配置され、信号基板２６１・２６４はセラミックス基板２１上にはんだ付けなどによって接続されている。
信号基板２６１・２６４は、セラミックス基板で形成可能である。セラミックス基板は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは、少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
また、図６１〜図６５においては、図示を省略しているが、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に、逆並列にダイオードが接続されていても良い。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
主配線導体である電極パターン２５Ｄ１・２５Ｄ４・２５ＤＮは、例えば、Ｃｕによって形成可能である。
ここで、図６１〜図６５に示された例では、２ in １モジュールタイプのハーフブリッジ内蔵モジュールにおいて、電極パターン２５Ｄ１が、ハイ（Ｈｉｇｈ）側デバイス（ＳｉＣ ＭＯＳＦＥＴ Ｑ１）用のドレイン電極パターンとして機能する。
また、電極パターン２５Ｄ４が、ロウ（Ｌｏｗ）側デバイス（ＳｉＣ ＭＯＳＦＥＴ Ｑ４）用のドレイン電極パターンとして機能すると共に、ハイ側デバイス用のソース電極パターン（２５Ｓ１）としても機能する。すなわち、ドレイン電極パターン２５Ｄ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のドレイン電極であると同時に、ＳｉＣ ＭＩＳＦＥＴ Ｑ１のソース電極となる。
さらに、負側電力端子Ｎに接続される電極パターン２５ＤＮが、ロウ側デバイス用のソース電極パターン（２５Ｓ４）としても機能する。
すなわち、第９の実施の形態に係るＰＭ１においては、図６１〜図６５に示すように、ＳｉＣ ＭＯＳＦＥＴ Ｑ１は電極パターン２５Ｄ１上に搭載されて、ドレインＤ１が電極パターン２５Ｄ１と接続されると共に、ソースＳ１がリードフレームＳＭ１を介して電極パターン２５Ｄ４と接続される。同様に、ＳｉＣ ＭＯＳＦＥＴ Ｑ４は電極パターン２５Ｄ４上に搭載されて、ドレインＤ４が電極パターン２５Ｄ４と接続されると共に、ソースＳ４がリードフレームＳＭ４を介して電極パターン２５ＤＮと接続される。
また、図６１〜図６５に示すように、第９の実施の形態に係るＰＭ１にあっては、ランド側接合部ＳＣ側において、リードフレームＳＭ１をソース信号電極パターンＳＬ１に接続するソースセンス用ボンディングワイヤ（第１ボンディングワイヤ）ＳＳＷ１と、ランド側接合部ＳＣに対向するデバイス側接合部ＤＣ側において、ゲートパッド電極ＧＰ１をゲート信号電極パターンＧＬ１に接続するゲート信号用ボンディングワイヤ（第２ボンディングワイヤ）ＧＷ１とを備える。
同様に、ランド側接合部ＳＣ側において、リードフレームＳＭ４をソース信号電極パターンＳＬ４に接続するソースセンス用ボンディングワイヤ（第１ボンディングワイヤ）ＳＳＷ４と、ランド側接合部ＳＣに対向するデバイス側接合部ＤＣ側において、ゲートパッド電極ＧＰ４をゲート信号電極パターンＧＬ４に接続するゲート信号用ボンディングワイヤ（第２ボンディングワイヤ）ＧＷ４とを備える。
すなわち、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４の各ソース信号電極パターンＳＬ１・ＳＬ４には、図６３に示すように、ランド側接合部ＳＣ側において、リードフレームＳＭ１・ＳＭ４またはソース電極パターン２５Ｓ１・２５Ｓ４を接続するための、ソースセンス用ボンディングワイヤＳＳＷ１・ＳＳＷ４がウエッジボンディングされる。
その他の構成および製造の方法などは第８の実施の形態の場合と、ほぼ同様である。
上記したように、第９の実施の形態に係るＰＭ１によっても、ソースパワーライン配線用の主配線にリードフレームＳＭ１・ＳＭ４を適用し、デバイス側接合部ＤＣよりもＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４の動作時における温度が相対的に低いランド側接合部ＳＣ側にソースセンス用ボンディングワイヤＳＳＷ１・ＳＳＷ４を接続することで、高温になる動作によるワイヤ接続への熱の影響を軽減でき、ワイヤ接続性に対する高耐熱化および信頼性を向上させることが可能となる。
第９の実施の形態によれば、高温になる動作によるワイヤ接続への熱の影響を軽減でき、ワイヤ接続性に対する高耐熱化および信頼性を向上させることが可能なＰＭとして、２ in １モジュールタイプのハーフブリッジ内蔵モジュールを提供することが可能となる。
［第１０の実施の形態］
第１０の実施の形態に係るＰＭ１の模式的平面パターン構成は、図６６に示すように表わされる。また、第１０の実施の形態に係るＰＭ１の発熱時の温度拡散（温度分布）に関するシミュレーション結果は、図６７に示すように表わされる。
ここで、第１０の実施の形態に係るＰＭ１は、図６６に示すように、ソースパッド電極ＳＰ１とリードフレームＳＭ１との接合部であるデバイス側接合部ＤＣ、およびリードフレームＳＭ１とソース電極パターン２５Ｓ１との接合部であるランド側接合部ＳＣの配置の違いを除けば、第８の実施の形態に係るＰＭ１とほぼ同一の構成を備える。
すなわち、第１０の実施の形態に係るＰＭ１は、セラミックス基板２１と、セラミックス基板２１の上面（Ｕ）側に設けられたドレイン電極パターン（第２主電極パターン）２５Ｄ１およびソース電極パターン（第１主電極パターン）２５Ｓ１とソース信号電極パターン（信号配線パターン）ＳＬ１と、セラミックス基板２１の下面（Ｄ）側に配置された裏面電極パターン２３Ｒとを備える絶縁基板２０と、ドレイン電極パターン２５Ｄ１上にフェイスアップで配置され、表面にソースパッド電極（主パッド電極）ＳＰ１を有するパワー素子系の半導体デバイス（ＳｉＣ ＭＯＳＦＥＴ）Ｑ１と、ソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間に接続されて、ソースパワーライン配線用の主配線となるリードフレームＳＭ１と、ランド側接合部ＳＣとソース信号電極パターンＳＬ１との間を接続するソースセンス用ボンディングワイヤＳＳＷ１とを備える。
第１０の実施の形態に係るＰＭ１の場合、ドレイン電極パターン２５Ｄ１とソース信号電極パターンＳＬ１との間にソース電極パターン２５Ｓ１が位置し、デバイス側接合部ＤＣよりも、ソース信号電極パターンＳＬ１に近接してランド側接合部ＳＣが配置されている。
なお、図６６および図６７では、ＳｉＣ ＭＯＳＦＥＴ Ｑ１上のゲートパッド電極（ＧＰ１）、セラミックス基板２１上のゲート信号電極パターン（ＧＬ１）、およびゲートパッド電極（ＧＰ１）とゲート信号電極パターン（ＧＬ１）との間を接続するゲート信号用ボンディングワイヤ（ＧＷ１）、並びにパッケージ（樹脂モールド層１１５）については、図示を省略している。
また、図６７中に示すＢＥは、リードフレームＳＭ１をソース電極パターン２５Ｓ１に接続するための金属柱からなるブロック電極である。ブロック電極ＢＥとしては、Ｃｕなどにより形成可能である。ブロック電極ＢＥは、リードフレームＳＭ１の一部として一体的に形成されるものであっても良い。
第１０の実施の形態に係るＰＭ１の、発熱時の温度拡散（温度分布）に関するシミュレーション結果は、図６７に示すように表わされる。なお、図６７は、図６６のＸ−Ｘ線に沿う断面に対応しており、色の薄い部分ほど高い温度を示している。また、本シミュレーション結果は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の動作からある程度の時間が経過した後の、これ以上は温度が変化しない飽和時を示している。
図６７からも明らかなように、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の動作によって温度が上昇するのは、ほぼデバイス側接合部ＤＣの付近であり、図中に表示１Ｃで示す領域（ランド側接合部ＳＣ付近）まで熱が大幅に上昇することはない。
したがって、ＳｉＣ ＭＯＳＦＥＴ Ｑ１に大電流が流れて高温により動作することによって、ソースパッド電極ＳＰ１がジャンクション温度と同程度まで熱くなったとしても、ソースセンス用ボンディングワイヤＳＳＷ１の破断や、ソースセンス用ボンディングワイヤＳＳＷ１の接合面での破断を回避できる。
第１０の実施の形態に示したＰＭ１は、実施の形態に示す他のパワーモジュールにも適用可能である。
［第１１の実施の形態］
第１１の実施の形態に係るＰＭ１の模式的断面構造は、図６８に示すように表わされる。
ここで、図６８に示すように、第１１の実施の形態に係るＰＭ１は、リードフレームＳＭ１の構成を除けば、第８の実施の形態に係るＰＭ１とほぼ同一の構成を備える。そのため、重複説明を避け、異なる部分について説明する。
すなわち、第１１の実施の形態に係るＰＭ１は、図６８に示すように、リードフレームＳＭ１に代えて、ソースパワーライン配線用の主配線として配線リード部（リードフレーム）３０ＳＭを採用した場合の例であって、配線リード部３０ＳＭは、異方性な熱伝導率・熱膨張係数を備えるグラファイトプレート（グラファイト配線）１８ＧＰ（ＸＺ）と、グラファイトプレート１８ＧＰ（ＸＺ）の下面側に配置された下部Ｃｕ配線パターン１６Ｄおよび上面側に配置された上部Ｃｕ配線パターン１６Ｕとを備え、一端側が半導体デバイス（ＳｉＣ ＭＯＳＦＥＴ）Ｑ１のソースパッド電極ＳＰ１と接続されると共に、他端側がブロック電極ＢＥを介して、セラミックス基板２１上のソース電極パターン２５Ｓ１と接続される。
グラファイトプレート１８ＧＰ（ＸＺ）は、面方向よりも厚み方向に相対的に熱伝導率が高いＸＺ配向を備える。前記ＸＺ配向は、配線リード部３０ＳＭの延長方向である図示Ｙ方向に直交する図示ＸＺ面の方向に実質的に一致する。すなわち、グラファイト配線１８ＧＰ（ＸＺ）は、面方向に相対的に熱伝導率が低い配向を備え、面方向よりも厚み方向に相対的に熱伝導率が高いＸＺ配向を備える。
そして、ランド側接合部ＳＣ側において、配線リード部３０ＳＭまたはソース電極パターン２５Ｓ１をソース信号電極パターンＳＬ１に接続するための、ソースセンス用ボンディングワイヤＳＳＷ１がウエッジボンディングされる。
ここで、グラファイトプレート１８ＧＰ（ＸＺ）について簡単に説明すると、グラファイトプレートを構成するグラファイトシート（グラフェン）ＧＳの模式的構成（積層構造例）は、図５に示すように表わされる。
グラファイトプレートには、厚み方向よりも面方向に熱伝導率が高いＸＹ配向を有するグラファイトプレート１８ＧＰ（ＸＹ）と、面方向よりも厚み方向に熱伝導率が高いＸＺ配向を有するグラファイトプレート１８ＧＰ（ＸＺ）とがあり、グラファイトプレート１８ＧＰ（ＸＹ）は図６（ａ）に示すように表わされ、グラファイトプレート１８ＧＰ（ＸＺ）は図６（ｂ）に示すように表わされる。
図５に示すように、ｎ層からなる各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、１つの積層結晶構造の中に多数の六方晶系の共有結合を有し、各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎ間がファンデルワールス力によって結合されるようになっている。
すなわち、炭素系異方伝熱材料であるグラファイトは、炭素原子の六角形網目構造の層状結晶体であって、熱伝導も異方性を持っており、図５に示すグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、結晶面方向（ＸＹ面上）に対して、Ｚ軸の厚さ方向よりも大きな熱伝導度（高い熱伝導率）を有する。
したがって、図６（ａ）に示すように、ＸＹ配向を有するグラファイトプレート１８ＧＰ（ＸＹ）は、例えば、Ｘ＝１５００（Ｗ／ｍＫ）、Ｙ＝１５００（Ｗ／ｍＫ）、Ｚ＝５（Ｗ／ｍＫ）の熱伝導率を備える。
一方、図６（ｂ）に示すように、ＸＺ配向を有するグラファイトプレート１８ＧＰ（ＸＺ）は、例えば、Ｘ＝１５００（Ｗ／ｍＫ）、Ｙ＝５（Ｗ／ｍＫ）、Ｚ＝１５００（Ｗ／ｍＫ）の熱伝導率を備える。
なお、グラファイトプレート１８ＧＰ（ＸＹ）・１８ＧＰ（ＸＺ）は、共に、密度が２．２（ｇ／ｃｍ3 ）程度であり、厚さが０．７ｍｍ〜１０ｍｍ程度であり、大きさが４０ｍｍ×４０ｍｍ程度以下である。
第１１の実施の形態に係るＰＭ１によれば、グラファイトプレート１８ＧＰ（ＸＺ）の採用により、ＳｉＣ ＭＯＳＦＥＴ Ｑ１が高温により動作することによってデバイス側接合部ＤＣ側で発生する熱が、配線リード部３０ＳＭを介して、ランド側接合部ＳＣ側へと伝達されるのを抑制できるようになる。
したがって、第１１の実施の形態に係るＰＭ１によっても、ソースパワーライン配線用の主配線にリードフレームＳＭ１にグラファイトプレート１８ＧＰ（ＸＺ）を採用すると共に、デバイス側接合部ＤＣよりもＳｉＣ ＭＯＳＦＥＴ Ｑ１の動作時における温度が相対的に低いランド側接合部ＳＣ側にソースセンス用ボンディングワイヤＳＳＷ１を接続することで、高温になる動作によるワイヤ接続への熱の影響をより効果的に軽減でき、ワイヤ接続性に対する高耐熱化および信頼性を向上させることが可能となる。
また、第１１の実施の形態に係るＰＭ１のように、配線リード部３０ＳＭにグラファイトプレート１８ＧＰを採用したことにより、さらに配線リード部３０ＳＭの分だけ増加する共通Ｌｓ（抵抗）を抑制することが可能となる。
なお、第１１の実施の形態に示したＰＭ１は、実施の形態に示す他のパワーモジュールにも適用可能である。
［第１２の実施の形態］
第１２の実施の形態に係るＰＭ２であって、シックスインワン（６ in １）モジュールの模式的鳥瞰パターン構成は、図６９に示すように表わされる。
なお、第１２の実施の形態に係るＰＭ２は、例えば図５９に示したＰＭ１を３個、共通のセラミックス基板２１Ａ上に並列に配置し、６ in １モジュールタイプのスイッチングモジュールを構成した場合の例である。
ここで、６ in １モジュールタイプのスイッチングモジュールの場合、基本的な構造は、１ in １モジュールタイプのＰＭや２ in １モジュールタイプのＰＭと同様である。すなわち、第１２の実施の形態に係るＰＭ２であって、６ in １モジュールタイプのスイッチングモジュールは、図６９に示すように、２ in １モジュールタイプのＰＭ１１・１２・１３を備える。
ＰＭ１１は、半導体デバイスとして、例えばＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４を搭載し、ＰＭ１２は、例えばＳｉＣ ＭＯＳＦＥＴ Ｑ２・Ｑ５を搭載し、ＰＭ１３は、例えばＳｉＣ ＭＯＳＦＥＴ Ｑ３・Ｑ６を搭載し、ＰＭ１１・１２・１３はＰＭ１と同様であり、詳しい説明は省略する。
なお、第１２の実施の形態に係るＰＭ２であって、６ in １モジュールタイプのスイッチングモジュールは、例えば、２ in １モジュールタイプのＰＭ１１・１２・１３を、図示省略の共通のモールド樹脂またはケースによって一体的に封止してなる構成を備える。
すなわち、６ in １モジュールタイプのスイッチングモジュール（第１２の実施の形態に係るＰＭ２）においては、ＰＭ１１・１２・１３を共通のセラミックス基板２１Ａ上に並列に配置して一体型のパッケージ（図示省略の樹脂モールド層）として封止すると共に、裏面電極パターン２３Ｒを共通化（一体化）することが可能である。
若しくは、個別のモールド樹脂またはケースによって別体として封止した２ in １モジュールタイプのＰＭ１１・１２・１３を、さらに共通のセラミックス基板２１Ａ上に並列に配置して、６ in １モジュールタイプのスイッチングモジュールとすることも可能である。
このような第１２の実施の形態に係るＰＭ２の構成（６ in １モジュールタイプのスイッチングモジュール）とした場合にも、図６９に示すように、ＰＭ１１・１２・１３において、ソースパッド電極ＳＰ１・ＳＰ４、ＳＰ２・ＳＰ５、ＳＰ３・ＳＰ６とソース電極パターン２５Ｓ１（２５Ｄ４）・２５Ｓ４（２５ＤＮ）、２５Ｓ２（２５Ｄ５）・２５Ｓ５（２５ＤＮ）、２５Ｓ３（２５Ｄ６）・２５Ｓ６（２５ＤＮ）との間に接続されるリードフレームＳＭ１・ＳＭ４、ＳＭ２・ＳＭ５、ＳＭ３・ＳＭ６と、ランド側接合部ＳＣのリードフレームＳＭ１・ＳＭ４、ＳＭ２・ＳＭ５、ＳＭ３・ＳＭ６とソース信号電極パターンＳＬ１・ＳＬ４、ＳＬ２・ＳＬ５、ＳＬ３・ＳＬ６との間を接続するソースセンス用ボンディングワイヤＳＳＷ１・ＳＳＷ４、ＳＳＷ２・ＳＳＷ５、ＳＳＷ３・ＳＳＷ６とを備えることにより、高温になる動作によるワイヤ接続への熱の影響を軽減でき、ワイヤ接続性に対する高耐熱化および信頼性を向上させることが可能となる。
なお、ソースセンス用ボンディングワイヤＳＳＷ１・ＳＳＷ４、ＳＳＷ２・ＳＳＷ５、ＳＳＷ３・ＳＳＷ６は、ランド側接合部ＳＣ側において、ソース電極パターン２５Ｓ１（２５Ｄ４）・２５Ｓ４（２５ＤＮ）、２５Ｓ２（２５Ｄ５）・２５Ｓ５（２５ＤＮ）、２５Ｓ３（２５Ｄ６）・２５Ｓ６（２５ＤＮ）と接続されても良い。
［第１３の実施の形態］
第１３の実施の形態に係るＰＭ１であって、１ in １モジュールの模式的平面パターン構成は、図７０（ａ）に示すように表わされ、図７０（ａ）のＸＩ−ＸＩ線に沿う模式的断面構造は、図７０（ｂ）に示すように表わされる。
ここで、図７０（ａ）および図７０（ｂ）に示すように、第１３の実施の形態に係るＰＭ１は、リードフレームＳＭの構成を除けば、第８の実施の形態に係るＰＭ１とほぼ同一の構成を備えるので、重複説明を避け、異なる部分について説明する。
第１３の実施の形態に係るＰＭ１は、図７０（ａ）および図７０（ｂ）に示すように、ソースパワーライン配線用の主配線として延長リードフレーム（リードフレーム）ＳＭＬ１を採用した場合の例であって、延長リードフレームＳＭＬ１は、一端側がセラミックス基板２１上のソース電極パターン２５Ｓ１と接続され、ＳｉＣ ＭＯＳＦＥＴ（半導体デバイス）Ｑ１のソースパッド電極ＳＰ１と接続される他端側が延長されて、ソース電極パターン２５Ｓ１とは別の電極パターン（配線電極パターン）２５Ｋ１に接続されている。
そして、別の電極パターン２５Ｋ１との第２のランド側接合部（第３接合部）ＳＢ側において、延長リードフレームＳＭＬ１または別の電極パターン２５Ｋ１が、ソースセンス用ボンディングワイヤＳＳＷ１を介して、ソース信号電極パターンＳＬ１と接続されている。
すなわち、第１３の実施の形態に係るＰＭ１は、セラミックス基板２１と、セラミックス基板２１上に配置されたドレイン電極パターン２５Ｄ１、ソース電極パターン２５Ｓ１、ソース信号電極パターンＳＬ１、ゲート信号電極パターンＧＬ１、および電極パターン２５Ｋ１とを備える絶縁基板２０と、表面にソースパッド電極ＳＰ１およびゲートパッド電極ＧＰ１を有すると共に、裏面にドレイン電極３８を有し、ドレイン電極パターン２５Ｄ１上にフェイスアップで配置されるＳｉＣ ＭＯＳＦＥＴ Ｑ１と、ソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間に接続されると共に、ソースパッド電極ＳＰ１との接続端側が延長されて電極パターン２５Ｋ１と接続された延長リードフレームＳＭＬ１と、延長リードフレームＳＭＬ１とソースパッド電極ＳＰ１とのデバイス側接合部ＤＣ、デバイス側接合部ＤＣと離隔し、デバイス側接合部ＤＣよりもデバイス動作時における温度が相対的に低い延長リードフレームＳＭＬ１とソース電極パターン２５Ｓ１とのランド側接合部ＳＣ、およびデバイス側接合部ＤＣよりもデバイス動作時における温度が相対的に低い延長リードフレームＳＭＬ１と電極パターン２５Ｋ１との第２のランド側接合部ＳＢと、一端が、ソース信号電極パターンＳＬ１と接続されると共に、他端が第２のランド側接合部ＳＢに接続されたソースセンス用ボンディングワイヤＳＳＷ１と、ゲートパッド電極ＧＰ１とゲート信号電極パターンＧＬ１との間に接続されたゲート信号用ボンディングワイヤＧＷ１とを備え、ソースセンス用ボンディングワイヤＳＳＷ１の他端が、第２のランド側接合部ＳＢの延長リードフレームＳＭＬ１または電極パターン２５Ｋ１に接続される。
このような構成とした場合にも、デバイス側接合部ＤＣよりもＳｉＣ ＭＯＳＦＥＴ Ｑ１の動作時における温度が相対的に低い第２のランド側接合部ＳＢ側にソースセンス用ボンディングワイヤＳＳＷ１を接続することで、高温になる動作によるワイヤ接続への熱の影響を軽減でき、ワイヤ接続性に対する高耐熱化および信頼性を向上させることが可能となる。
第１３の実施の形態に係るＰＭ１によれば、延長リードフレームＳＭＬ１の長さに応じてモジュール（図示省略の樹脂モールド層）が長くなるものの、ゲート信号電極パターンＧＬ１およびソース信号電極パターンＳＬ１が接合部ＳＢ・ＤＣ間に存在するため、ソースセンス用ボンディングワイヤＳＳＷ１およびゲート信号用ボンディングワイヤＧＷ１のワイヤ長を共に短くできる。
第１３の実施の形態に示したＰＭ１は、実施の形態に示す他のパワーモジュールにも適用可能である。
［第１４の実施の形態］
第１４の実施の形態に係るＰＭ１であって、１ in １モジュールの模式的平面パターン構成は、図７１（ａ）に示すように表わされ、図７１（ａ）のＸＩＩ−ＸＩＩ線に沿う模式的断面構造は、図７１（ｂ）に示すように表わされる。
ここで、図７１（ａ）および図７１（ｂ）に示すように、第１４の実施の形態に係るＰＭ１は、絶縁基板２０の構成を除けば、第８の実施の形態に係るＰＭ１とほぼ同一の構成を備えるので、重複説明を避け、異なる部分について説明する。
第１４の実施の形態に係るＰＭ１においては、図７１（ａ）および図７１（ｂ）に示すように、導電性を有する金属板（例えば、厚銅基板）４５を備える。厚銅基板４５の上面（Ｕ）側には、はんだ層２９を介して、ＳｉＣ ＭＯＳＦＥＴ（半導体デバイス） Ｑ１が配置される。
また、厚銅基板４５は単体では絶縁状態を保持できないため、厚銅基板４５のＵ側であって、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の両側には、無機系接着剤などからなる接着絶縁層４３・４４が配置されている。接着絶縁層４３上には、ソース信号電極パターンＳＬ１およびゲート信号電極パターンＧＬ１が配置されている。接着絶縁層４４上には、ソース電極パターン２５Ｓ１が配置されている。
厚銅基板４５の下面（Ｄ）側には、絶縁層（例えば、絶縁基板や絶縁樹脂シートなど）４７を介して、水冷（液冷）式の冷却器４９を配置するようにしても良い。冷却器４９とした場合においては、冷媒として、熱伝導率の良い、例えば水、または水とエチレングリコールとを５０％ずつの割合で混合させた混合液、若しくは冷却気体（冷気）などが用いられる。
すなわち、第１４の実施の形態に係るＰＭ１は、導電性の厚銅基板４５と、厚銅基板４５上に、接着絶縁層４３・４４を介して配置されたソース電極パターン２５Ｓ１、ソース信号電極パターンＳＬ１およびゲート信号電極パターンＧＬ１と、表面に主パッド電極を有し、前記基板上に配置されるＳｉＣ ＭＯＳＦＥＴ Ｑ１と、ソースパッド電極ＳＰ１とソース電極パターン２５Ｓ１との間に接続されたリードフレームＳＭ１と、リードフレームＳＭ１とソースパッド電極ＳＰ１とのデバイス側接合部ＤＣと離隔し、デバイス側接合部ＤＣよりもデバイス動作時における温度が相対的に低いリードフレームＳＭ１とソース電極パターン２５Ｓ１とのランド側接合部ＳＣと、ソース信号電極パターンＳＬ１との間に接続されたソースセンス用ボンディングワイヤＳＳＷ１とを備える。
ソースセンス用ボンディングワイヤＳＳＷ１は、一端が、ソース信号電極パターンＳＬ１に接続され、他端が、ランド側接合部ＳＣ側において、リードフレームＳＭ１またはソース電極パターン２５Ｓ１と接続される。
第１４の実施の形態に係るＰＭ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の表面のゲートパッド電極ＧＰ１とゲート信号電極パターンＧＬ１との間がゲート信号用ボンディングワイヤＧＷ１により接続される。
第１４の実施の形態に係るＰＭ１によっても、ソースパワーライン配線用の主配線にリードフレームＳＭ１を適用し、デバイス側接合部ＤＣよりもＳｉＣ ＭＯＳＦＥＴ Ｑ１の動作時における温度が相対的に低いランド側接合部ＳＣ側にソースセンス用ボンディングワイヤＳＳＷ１を接続することで、高温になる動作によるワイヤ接続への熱の影響を軽減でき、ワイヤ接続性に対する高耐熱化および信頼性を向上させることが可能となる。
また、第１４の実施の形態に係るＰＭ１によれば、厚銅基板４５の採用により、低コストで、基板全体の反りを低減可能となる。
なお、第１４の実施の形態に示したＰＭ１は、第８〜第１４の実施の形態に示す他のパワーモジュールにも適用可能である。
（パワーモジュールの具体例）
以下に、第８〜第１４の実施の形態に係るＰＭの具体例について説明する。もちろん、以下に説明するＰＭにおいても、ソースパワーライン配線用の主配線となるリードフレームＳＭを採用し、リードフレームＳＭのランド側接合部ＳＣ・ＳＢとソース信号電極パターンＳＬとの間を接続するソースセンス用ボンディングワイヤＳＳＷを備えている。ソースパワーライン配線用の主配線としては、配線リード部３０ＳＭや延長リードフレームＳＭＬであっても良い。
なお、上述した第８〜第１４の実施の形態のうちのいくつかの実施の形態においては、半導体デバイスとして、ＳｉＣ ＭＯＳＦＥＴを例に説明したが、ＰＭ内に配置されるパワー素子（スイッチング素子）は、ＳｉＣ ＭＯＳＦＥＴ以外の素子であってもよい。
たとえば、スイッチング素子としては、Ｓｉ−ＩＧＢＴ、ＳｉＣ−ＩＧＢＴ、ＳｉＣ−バイポーラトランジスタ、ＳｉＣ−ＪＦＥＴなどであってもよい。
図３２において、スイッチング素子がＳｉＣ−ＩＧＢＴの場合には、ソースパッド電極ＳＰ、ドレイン電極３８、ゲートパッド電極ＧＰおよびソースセンスパッド電極ＳＳＰが、それぞれ、ＳｉＣ−ＩＧＢＴのエミッタパッド電極、コレクタ電極、ゲートパッド電極およびエミッタセンスパッド電極に対応する。
また、スイッチング素子がＳｉＣ−バイポーラトランジスタの場合には、ソースパッド電極ＳＰ、ドレイン電極３８、ゲートパッド電極ＧＰおよびソースセンスパッド電極ＳＳＰが、それぞれ、ＳｉＣ−バイポーラトランジスタのエミッタパッド電極、コレクタ電極、ベースパッド電極およびエミッタセンスパッド電極に対応する（図示省略）。
第８〜第１４の実施の形態に係るＰＭとしては、１ in １モジュールタイプ、２ in １モジュールタイプ、および６ in １モジュールタイプのＰＭに限らず、例えば、４ in １（フォーインワン）モジュールタイプのＰＭや、６ in １モジュールにスナバコンデンサなどを備えた７ in １（セブンインワン）モジュールタイプのＰＭ、８ in １（エイトインワン）モジュールタイプのＰＭ、１２ in １（トゥエルブインワン）モジュールタイプのＰＭ、１４ in １（フォーティーンインワン）モジュールタイプのＰＭなどにも適用できる。
（半導体デバイスの具体例）
第８〜第１４の実施の形態に係るＰＭであって、半導体デバイスとして適用可能な１ in １モジュールタイプのＰＭ５０のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２８に示すように表される。
図２８には、ＳｉＣ ＭＯＳＦＥＴ Ｑに逆並列接続されるダイオードＤＩが示されている。ＳｉＣ ＭＯＳＦＥＴ Ｑの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。また、第８〜第１４の実施の形態に係るＰＭであって、半導体デバイスとして適用可能な１ in １モジュール５０のＩＧＢＴを（図示せず）を実現することもできる。
また、第８〜第１４の実施の形態に係るＰＭであって、半導体デバイスとして適用可能な１ in １モジュールタイプのＰＭ５０のＳｉＣ ＭＯＳＦＥＴの詳細回路表現は、図２９に示すように表される。
第８〜第１４の実施の形態に係るＰＭは、例えば、半導体デバイスが１ in １モジュールタイプのＰＭ５０の構成を備える。すなわち、複数個のＭＯＳＦＥＴセルを並列接続したＳｉＣ ＭＯＳＦＥＴ Ｑが１つのモジュールに内蔵されている。また、１つのモジュール内に複数個のＳｉＣ ＭＯＳＦＥＴチップを搭載可能であり、一例として、５チップ（ＭＯＳＦＥＴ×５）を並列接続可能である。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２９に示すように、ＳｉＣ ＭＯＳＦＥＴ Ｑに並列にセンス用ＭＯＳＦＥＴ Ｑｓが接続される。センス用ＭＯＳＦＥＴ Ｑｓは、ＳｉＣ ＭＯＳＦＥＴ Ｑと同一チップ内に、微細トランジスタとして形成されている。
図２９において、ＳＳは、ソースセンス端子、ＣＳは、電流（カレント）センス端子であり、Ｇは、ゲート端子である。なお、第８〜第１４の実施の形態においても、ＳｉＣ ＭＯＳＦＥＴ Ｑには、センス用ＭＯＳＦＥＴ Ｑｓが同一チップ内に、微細トランジスタとして形成されていても良い。
（回路構成）
次に、第８〜第１４の実施の形態に係るＰＭにおいて、半導体デバイスの回路構成例について、より具体的に説明する。
ここでは、第８〜第１４の実施の形態に係るＰＭの半導体デバイスとして適用可能なモジュールであって、２個の半導体デバイスが１つのモールド樹脂内に封止されたＰＭ、いわゆる２ in １モジュールタイプのＰＭについて説明する。
半導体デバイスとして、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４を適用した２ in １モジュールタイプのＰＭ（２ in １モジュール）１３０Ａの回路構成は、例えば図３０に示すように表わされる。
すなわち、２ in １モジュール１３０Ａは、図３０に示すように、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４が１つのモジュールとして内蔵された、ハーフブリッジ内蔵モジュールの構成を備える。
ここで、モジュールは、１つの大きなトランジスタとみなすことができるが、内蔵されているトランジスタが１チップまたは複数チップの場合がある。すなわち、モジュールには、１ in １、２ in １、４ in １、６ in １などがあり、例えば、１つのモジュール上において、２個分のトランジスタ（チップ）を内蔵したモジュールは２ in １、２ in １を２組み内蔵したモジュールは４ in １、２ in １を３組み内蔵したモジュールは６ in １と呼ばれている。
図３０に示すように、２ in １モジュール１３０Ａは、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４と、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が、１つのモジュールとして内蔵されている。なお、ダイオードＤＩ１・ＤＩ４は、寄生ダイオードを用いることにより省略することもできる。
図３０において、Ｇ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のゲート信号用のリード端子（いわゆる、ゲート端子）であり、Ｓ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソース信号用のリード端子（いわゆる、ソースセンス端子）である。同様に、Ｇ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のゲート信号用のリード端子であり、Ｓ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のソース信号用のリード端子である。
また、Ｐは、正側電源入力端子電極であり、Ｎは、負側電源入力端子電極であり、Ｏは、出力端子電極である。
また、第８〜第１４の実施の形態に係るパワーモジュールの半導体デバイスとして適用可能なモジュールであって、半導体デバイスＱ１・Ｑ４として、ＩＧＢＴを適用した２ in １モジュール（図示せず）を実現することもできる。
また、Ｐは、正側電源入力端子電極であり、Ｎは、負側電源入力端子電極であり、Ｏは、出力端子電極である。
図６９に示す、第１２の実施の形態に係るＰＭ２に適用可能な半導体デバイス（Ｑ２・Ｑ５）、および半導体デバイス（Ｑ３・Ｑ６）についても同様である。
（デバイス構造）
第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ１・Ｑ４）の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴ １３０Ａの模式的断面構造は、図３１に示すように表わされる。
図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３１に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰが延在して配置されていても良い。
図３１において、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、プレーナゲート型のｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、後述する図３４に示すように、トレンチゲート型のｎチャネル縦型ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃなどで構成されていても良い。
または、第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイスとしては、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ２・Ｑ５、Ｑ３・Ｑ６）についても同様である。
さらには、第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイスＱ１〜Ｑ６には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶのワイドバンドギャップ型と称される半導体を用いることができる。
同様に、第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ１・Ｑ４）の例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴ １３０Ｂの模式的断面構造は、図３２に示すように表わされる。
図３２に示すように、ＩＧＢＴ １３０Ｂは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+ コレクタ領域３７Ｐと、ｐ+ コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図３２に示すように、ＩＧＢＴ １３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体層３１内には、図示していないが、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３２に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰが延在して配置されていても良い。
図３２において、ＩＧＢＴ １３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ２・Ｑ５、Ｑ３・Ｑ６）についても同様である。
半導体デバイスＱ１〜Ｑ６としては、ＳｉＣ ＤＩ ＭＯＳＦＥＴ、ＳｉＣ Ｔ ＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、或いはＧａＮ系ＨＥＭＴなどのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
―ＳｉＣ ＤＩ ＭＯＳＦＥＴ―
第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの模式的断面構造は、図３３に示すように表わされる。
図３３に示すＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３３において、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３３に示すように、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、図３３に示すように、ｐボディ領域３２に挟まれたｎ- 高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図３３に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ Ｔ ＭＯＳＦＥＴ―
第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイスの例であって、ＳｉＣ Ｔ ＭＯＳＦＥＴの模式的断面構造は、図３４に示すように表わされる。
図３４に示すＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３４において、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３４に示すように、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃでは、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETは形成されない。また、ｐボディ領域３２／半導体層３１Ｎ間には、図３３と同様に、ボディダイオードＢＤが形成される。
（応用例）
第８〜第１４の実施の形態に係るＰＭを用いて構成される３相交流インバータ４０Ａであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３５に示すように表わされる。
同様に、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した３相交流インバータ（図示せず）を実現することもできる。
ＰＭを電源Ｅと接続し、スイッチング動作を行うと、ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、接続ラインの有するインダクタンスＬによって、大きなサージ電圧−Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａとし、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０９（Ａ／ｓ）となる。
インダクタンスＬの値により、サージ電圧−Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧−Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣは、このサージ電圧−Ｌｄｉ／ｄｔの大きさに影響するインダクタンスＬの値を低減することを目的に設けられる。
（具体例）
次に、図３６を参照して、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、第８〜第１４の実施の形態に係るＰＭを用いて構成した３相交流インバータ４２Ａについて説明する。
図３６に示すように、３相交流インバータ４２Ａは、ゲートドライバ（ＧＤ）１８０に接続されたパワーモジュール部１３０と、３相交流モータ部５１と、電源、若しくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部１３０は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
パワーモジュール部１３０は、電源、若しくは蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（−）Ｎとの間に接続されると共に、インバータ構成のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備え、ＧＤ１８０からの制御信号は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、ＳｉＣ ＭＯＳＦＥＴ Ｑ２・Ｑ５、およびＳｉＣ ＭＯＳＦＥＴ Ｑ３・Ｑ６のゲートにそれぞれ供給される。また、ＳｉＣ ＭＯＳＦＥＴ Ｑ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
また、図示しないが、半導体デバイスとしてＩＧＢＴを適用し、第８〜第１４の実施の形態に係るパワーモジュールを用いて構成した３相交流インバータを実現することもできる。
以上説明したように、第８〜第１４の実施の形態によれば、高温での動作によるワイヤ接続への熱の影響を軽減でき、ワイヤ接続に対する高耐熱化および信頼性を向上させることが可能なＰＭおよびその製造方法を実現できる。
なお、第８〜第１４の実施の形態に係るＰＭにおいて、半導体デバイスとして適用可能なモジュールとしては、例えば、３電力端子構造などのパワーモジュールであっても良い。
また、第８〜第１４の実施の形態に係るＰＭに適用可能な半導体デバイスとしては、ＳｉＣ系パワーデバイスに限らず、ＧａＮ系やＳｉ系のパワーデバイスなどのワイドバンドギャップ型と称されるパワーデバイスも採用可能である。
また、第８〜第１４の各実施の形態に係るＰＭは、１ in １モジュールや２ in １モジュール、または６ in １モジュールによらず、いずれも、４ in １モジュールタイプのＰＭや、７ in １モジュールタイプのＰＭ、８ in １モジュールタイプのＰＭ、１２ in １モジュールタイプのＰＭ、１４ in １モジュールタイプのＰＭなどにも適用できる。
［第１５の実施の形態］
（基本構成）
第１５の実施の形態に係るパワーモジュール（ＰＭ）１の模式的平面パターン構成は図７２（ａ）に示すように表わされ、図７２（ａ）のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造は図７２（ｂ）に示すように表される。なお、図７２（ａ）および図７２（ｂ）では、複数の半導体デバイス（パワートランジスタデバイス）Ｑの一例として、例えば３個の半導体デバイス（モジュール）Ｑ１１・Ｑ１２・Ｑ１３を搭載した場合が例示されている。
第１５の実施の形態に係るＰＭ１は、図７２（ｂ）に示すように、絶縁層２１と、絶縁層２１上に配置され、異方性な熱伝導率を備えるグラファイト基板１８ＧＨと、グラファイト基板１８ＧＨ上に配置され、動作時に発熱する半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備える。
グラファイト基板１８ＧＨは、表面にグラファイト基板の表面電極層２３を備える。すなわち、グラファイト基板１８ＧＨは一方の面を金属と接合された複合材を備えていても良い。
半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、表面電極層２３と銀焼成層２７を介して接合されていても良い。
また、グラファイト基板１８ＧＨのグラファイトは厚み方向に高熱伝導率が配向されている。
絶縁層２１はセラミックス基板を備えていても良い。また、セラミックス基板の裏面には、銅箔層２２が配置されていても良い。すなわち、絶縁層２１はセラミックス基板と金属の複合材を備えていても良い。
（変形例１）
第１５の実施の形態の変形例１に係るＰＭ１であって、図７２（ａ）と同様の模式的平面パターン構成のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造は、図７３（ａ）に示すように表される。なお、図７３（ａ）では、複数の半導体デバイス（パワートランジスタデバイス）Ｑの一例として、例えば３個の半導体デバイス（モジュール）Ｑ１１・Ｑ１２・Ｑ１３を搭載した場合が例示されている。
第１５の実施の形態の変形例１に係るＰＭ１は、図７３（ａ）に示すように、絶縁層２１と、絶縁層２１上に配置されたグラファイト基板１８ＧＨと、グラファイト基板１８ＧＨ上に配置された半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備える。
グラファイト基板１８ＧＨは、表面にグラファイト基板の表面電極層２３を備える。また、グラファイト基板１８ＧＨは、裏面にグラファイト基板の裏面電極層２４を備える。すなわち、グラファイト基板１８ＧＨは表面・裏面の両方の面を金属と接合された複合材を備えていても良い。
半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、表面電極層２３と銀焼成層２７を介して接合されていても良い。
グラファイト基板１８ＧＨのグラファイトは厚み方向に高熱伝導率が配向されている。
また、図７３（ａ）に示すように、絶縁層２１とグラファイト基板１８ＧＨは、熱伝導層２５を介して接触している。
絶縁層２１はセラミックス基板を備えていても良い。また、セラミックス基板は、裏面にセラミックス基板の裏面電極層２２を備えていても良い。すなわち、絶縁層２１はセラミックス基板と金属の複合材を備えていても良い。
熱伝導層２５は、熱伝導シート層、半田層、若しくは銀焼成層のいずれかを備えていても良い。
セラミックス基板は、Ａｌ2Ｏ3、Ｓｉ3Ｎ4、若しくはＡｌＮのいずれかを備えていても良い。
（変形例２）
第１５の実施の形態の変形例２に係るＰＭ１であって、図７２（ａ）と同様の模式的平面パターン構成のＸＩＩＩ−ＸＩＩＩ線に沿う模式的断面構造は、図７３（ｂ）に示すように表される。なお、図７３（ｂ）では、複数の半導体デバイス（パワートランジスタデバイス）Ｑの一例として、例えば３個の半導体デバイス（モジュール）Ｑ１１・Ｑ１２・Ｑ１３を搭載した場合が例示されている。
第１５の実施の形態の変形例２に係るＰＭ１は、図７３（ｂ）に示すように、絶縁層２１と、絶縁層２１上に配置されたグラファイト基板１８ＧＨと、グラファイト基板１８ＧＨ上に配置された半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備える。
グラファイト基板１８ＧＨは、表面にグラファイト基板の表面電極層２３を備える。また、グラファイト基板１８ＧＨは、裏面にグラファイト基板の裏面電極層２４を備える。すなわち、グラファイト基板１８ＧＨは表面・裏面の両方の面を金属と接合された複合材を備えていても良い。
半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、表面電極層２３と銀焼成層２７を介して接合されていても良い。
グラファイト基板１８ＧＨのグラファイトは厚み方向に高熱伝導率が配向されている。
また、図７３（ｂ）に示すように、絶縁層２１とグラファイト基板１８ＧＨは、熱伝導層２５を介して接触している。
絶縁層２１はセラミックス基板を備えていても良い。また、セラミックス基板の表面には、セラミックス基板の表面電極層３６が配置され、裏面には、セラミックス基板の裏面電極層２２が配置されていても良い。結果として、絶縁層２１はセラミックス基板と金属の複合材を備え、ＤＢＣ基板を備えていても良い。
熱伝導層２５は、熱伝導シート層、半田層、若しくは銀焼成層のいずれかを備えていても良い。
セラミックス基板は、Ａｌ2Ｏ3、Ｓｉ3Ｎ4、若しくはＡｌＮのいずれかを備えていても良い。
第１５の実施の形態およびその変形例１・２に係るＰＭ１は、グラファイト基板１８ＧＨと絶縁層（セラミックス基板）との貼り合せ構造を備える。
第１５の実施の形態およびその変形例１・２に係るＰＭ１は、グラファイトプレートに対して、低コストのセラミックス基板、例えばＡｌ2Ｏ3を貼り合せたＤＢＣ基板を用いたパワーモジュール構造を備えていても良い。また、貼り合せ方として、カーボンシートや半田層、若しくは銀焼成層で接合するような縦構造を備えていても良い。これにより、低コストかつ信頼性を確保した基板構造が得られる。また、グラファイトプレートとＡｌ2Ｏ3のセラミックス基板をロウ付けなどで接合する縦構造を備えていても良い。
（第１５の実施の形態における比較例１）
第１５の実施の形態における比較例１に係るＰＭ１Ａの模式的断面構造は、図７４（ａ）に示すように表される。なお、図７４（ａ）では、複数の半導体デバイス（パワートランジスタデバイス）Ｑの一例として、例えば３個の半導体デバイス（モジュール）Ｑ１１・Ｑ１２・Ｑ１３を搭載した場合が示されている。
第１５の実施の形態における比較例１に係るＰＭ１Ａは、図７４（ａ）に示すように、絶縁層２１Ｎと、絶縁層２１Ｎの表面に配置された厚銅層２２Ｕと、絶縁層２１Ｎの裏面に配置された厚銅層２２Ｄと、厚銅層２２Ｕ上に半田層２７Ｓを介して配置された半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備える。厚銅層２２Ｕ／絶縁層２１Ｎ／厚銅層２２Ｄによって、結果として、厚銅絶縁基板が構成されている。絶縁層２１Ｎとしては、例えば、ＳｉＮ系セラミックス層などが適用可能である。
（第１５の実施の形態における比較例２）
第１５の実施の形態における比較例２に係るＰＭ１Ａの模式的断面構造は、図７４（ｂ）に示すように表される。図７４（ａ）と同様に、図７４（ｂ）では、複数の半導体デバイス（パワートランジスタデバイス）Ｑの一例として、例えば３個の半導体デバイス（モジュール）Ｑ１１・Ｑ１２・Ｑ１３を搭載した場合が示されている。
第１５の実施の形態における比較例２に係るＰＭ１Ａは、図７４（ｂ）に示すように、絶縁層２１Ｓと、絶縁層２１Ｓの表面に配置された厚銅層２２Ｕと、絶縁層２１Ｓの裏面に配置された銅箔層２２Ｃと、厚銅層２２Ｕ上に半田層２７Ｓを介して配置された半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備える。厚銅層２２Ｕ／絶縁層２１Ｓ／銅箔層２２Ｃによって、結果として、厚銅＋絶縁シートからなる厚銅絶縁シート基板が構成されている。絶縁層２１Ｓとしては、例えば、エポキシ系樹脂、ポリイミド系樹脂をベース樹脂とした半硬化材料のシート層などが適用可能である。
（熱抵抗シミュレーション）
熱抵抗シミュレーションにおいて、境界条件は、裏面６５℃、熱伝達率＝５０００（Ｗ／ｍ2Ｋ）、ＳｉＣ半導体デバイスＱの発熱量を１００Ｗとした。
裏面６５℃とは、冷却器２８の下層面に境界条件として６５℃固定を想定している。水冷式と仮定し、熱伝達率＝５０００（Ｗ／ｍ2Ｋ）と設定している。すなわち、アルミニウム製の冷却器２８において、冷却水温度を６５℃固定とする。熱伝達率とは２つの物体の接触面を通過する熱の伝わり易さのことであり、熱伝導率とは異なる。
熱抵抗Ｒthjw(℃／Ｗ)は、ＳｉＣ半導体デバイスＱのＴj(ジャンクション温度)とＴw(冷却水温度)間の熱抵抗を表す。
―第１５の実施の形態―
第１５の実施の形態に係るＰＭ１の熱抵抗シミュレーションに適用する模式的断面構造は、図７５（ａ）に示すように表され、熱伝導層２５Ｔと冷却器２８が追加されている。熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、銀焼成層２７（銀／０．０３ｍｍ）、グラファイト基板１８ＧＨの表面電極層２３（Ｃｕ／１ｍｍ）、グラファイト基板１８ＧＨ（グラファイト／３ｍｍ）、セラミックス基板２１（Ａｌ2Ｏ3／０．３２ｍｍ）、セラミックス基板２１の裏面電極層２２（Ｃｕ／０．５ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
絶縁層２１として、セラミックス基板（Ｓｉ3Ｎ4）を適用する例では、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、銀焼成層２７（銀／０．０８ｍｍ）、グラファイト基板１８ＧＨの表面電極層２３（Ｃｕ／１ｍｍ）、グラファイト基板１８ＧＨ（グラファイト／３ｍｍ）、セラミックス基板２１（Ｓｉ3Ｎ4／０．３２ｍｍ）、セラミックス基板２１の裏面電極層２２（Ｃｕ／０．５ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
―変形例１―
第１５の実施の形態の変形例１に係るＰＭ１の熱抵抗シミュレーションに適用する模式的断面構造は、図７５（ｂ）に示すように表され、熱伝導層２５Ｔと冷却器２８が追加されている。熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、銀焼成層２７（銀／０．０３ｍｍ）、グラファイト基板１８ＧＨの表面電極層２３（Ｃｕ／０．７ｍｍ）、グラファイト基板１８ＧＨ（グラファイト／３ｍｍ）、グラファイト基板１８ＧＨの裏面電極層２４（Ｃｕ／０．７ｍｍ）、熱伝導層２５（カーボンシート／０．２ｍｍ）、セラミックス基板２１（Ａｌ2Ｏ3／０．３２ｍｍ）、セラミックス基板２１の裏面電極層２２（Ｃｕ／０．１ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
―変形例２―
第１５の実施の形態の変形例２に係るＰＭ１の熱抵抗シミュレーションに適用する模式的断面構造は、図７５（ｃ）に示すように表され、熱伝導層２５Ｔと冷却器２８が追加されている。熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、銀焼成層２７（銀／０．０３ｍｍ）、グラファイト基板１８ＧＨの表面電極層２３（Ｃｕ／０．７ｍｍ）、グラファイト基板１８ＧＨ（グラファイト／３ｍｍ）、グラファイト基板１８ＧＨの裏面電極層２４（Ｃｕ／０．７ｍｍ）、熱伝導層２５（カーボンシート／０．２ｍｍ）、セラミックス基板２１の表面電極層３６（Ｃｕ／０．１ｍｍ）、セラミックス基板２１（Ａｌ2Ｏ3／０．３２ｍｍ）、セラミックス基板２１の裏面電極層２２（Ｃｕ／０．１ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
―第１５の実施の形態における比較例１―
第１５の実施の形態における比較例１に係るＰＭ１Ａの熱抵抗シミュレーションに適用する模式的断面構造は、図７６（ａ）に示すように表される。熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、半田層２７Ｓ（半田／０．１５ｍｍ）、厚銅層２２Ｕ（Ｃｕ／１．５ｍｍ）、絶縁層２１Ｎ（Ｓｉ3Ｎ4／０．３２ｍｍ）、厚銅層２２Ｄ（Ｃｕ／１．５ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
―第１５の実施の形態における比較例２―
第１５の実施の形態における比較例２に係るＰＭ１Ａの熱抵抗シミュレーションに適用する模式的断面構造は、図７６（ｂ）に示すように表される。すなわち、熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、半田層２７Ｓ（半田／０．１５ｍｍ）、厚銅層２２Ｕ（Ｃｕ／３ｍｍ）、絶縁層２１Ｓ（樹脂シート／０．１ｍｍ）、銅箔層２２Ｃ（Ｃｕ／０．３ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
（熱抵抗シミュレーションの比較結果）
第１５の実施の形態およびその変形例１〜２に係るＰＭ１と第１５の実施の形態における比較例１〜４に係るＰＭ１Ａとの熱抵抗シミュレーションの比較結果は、図７７に示すように表される。
図７７のＣ１は、第１５の実施の形態における比較例１において、図７６（ａ）に示すように、チップ下接合層として、半田層２７Ｓを適用する例に対応している。
図７７のＣ２は、第１５の実施の形態における比較例２において、図７６（ｂ）に示すように、チップ下接合層として、半田層２７Ｓを適用する例に対応している。
図７７のＣ３は第１５の実施の形態における比較例３を表し、第１５の実施の形態における比較例１において、チップ下接合層として、銀焼成層２７を適用する例に対応している。
図７７のＣ４は第１５の実施の形態における比較例４を表し、第１５の実施の形態における比較例２において、チップ下接合層として、銀焼成層２７を適用する例に対応している。
第１５の実施の形態における比較例１〜４に係るＰＭ１Ａの熱抵抗シミュレーション結果によれば、熱抵抗Ｒthjw(℃／Ｗ)の値は、Ｃ１／Ｃ２／Ｃ３／Ｃ４に対して、約０．８５(℃／Ｗ)／０．８３(℃／Ｗ)／０．７５(℃／Ｗ)／０．７３(℃／Ｗ)が得られている。
図７７のＥ１は第１５の実施の形態において、Ｃｕ（２３）／グラファイト基板（１８ＧＨ）／セラミックス基板２１（Ａｌ2Ｏ3）／Ｃｕ（２２）なる構造例に対応している。
図７７のＥ２は第１５の実施の形態の変形例１において、Ｃｕ（２３）／グラファイト基板（１８ＧＨ）／Ｃｕ（２４）／熱伝導層（カーボンシート：２５）／セラミックス基板２１（Ａｌ2Ｏ3）／Ｃｕ（２２）なる構造例に対応している。
図７７のＥ３は第１５の実施の形態の変形例２において、Ｃｕ（２３）／グラファイト基板（１８ＧＨ）／Ｃｕ（２４）／熱伝導層（カーボンシート：２５）／Ｃｕ（３６）／セラミックス基板２１（Ａｌ2Ｏ3）／Ｃｕ（２２）なる構造例に対応している。
第１５の実施の形態およびその変形例１〜２に係るＰＭ１の熱抵抗シミュレーション結果によれば、熱抵抗Ｒthjw(℃／Ｗ)の値は、Ｅ１／Ｅ２／Ｅ３に対して、約０．７３(℃／Ｗ)／０．７４(℃／Ｗ)／０．７４(℃／Ｗ)が得られている。
第１５の実施の形態における比較例１・２に係るＰＭ１Ａでは、第１５の実施の形態における比較例３・４（チップ下を銀焼成層で接合した場合）或いは、第１５の実施の形態およびその変形例１・２に係るＰＭ１に比較し、熱抵抗が相対的に高い結果が得られている。
一方、第１５の実施の形態における比較例３・４（チップ下を銀焼成層で接合した場合）では、第１５の実施の形態およびその変形例１・２に係るＰＭ１と同程度の熱抵抗シミュレーション結果が得られている。しかしながら、第１５の実施の形態における比較例１・２に係るＰＭ１Ａの半田層２７Ｓを銀焼成層２７に置換した第１５の実施の形態における比較例３・４（チップ下を銀焼成層で接合した場合）では、信頼性が低下する。この理由は、以下の通りである。
第１５の実施の形態における比較例１〜４の構造の場合、厚さ２ｍｍ以上の銅板を基板に使用するため、環境温度やデバイスの発熱による温度変化により熱応力が接合部である半田層２７Ｓや銀焼成層２７にかかる。この際に、銅（Ｃｕ）とＳｉＣの線膨張係数(温度変化に対する材料の伸び率)が大きく異なるため(銅の線膨張係数は、例えば約１６．５ｐｐｍ／Ｋ、ＳｉＣの線膨張係数は、例えば約３ｐｐｍ／Ｋ)、銀焼成層からなる接合部を有する第１５の実施の形態における比較例３・４にかかるＰＭ１Ａの信頼性が低下する。銀焼成層よりも半田層の方が信頼性が保持可能なのは、弾性率が低いためである。ただし、半田は融点が低く、ＳｉＣデバイスを高温駆動化するためには適していない。ここで、ｐｐｍは１０-6を表す。以下同様である。
一方、図７７に示す第１５の実施の形態およびその変形例１〜２に係るＰＭ１では、チップ下を銀焼成層で接合した場合、信頼性を保持可能である。この理由は、以下の通りである。即ち、グラファイトは低熱伝導方向に例えば約２５．２ｐｐｍ／Ｋ、高熱伝導方向に例えば約−０．６ｐｐｍ／Ｋと異方性をもっており、銅との複合基板（Ｃｕ／グラファイト／Ｃｕ）とすると、合成的な線膨張係数は銅より低くなる。更に、材料の弾性率が銅の１２０ＧＰａに比べてグラファイトは５０ＧＰａと柔らかいこともあり、チップ下接合部にかかる熱応力を下げることができる。結果として、第１５の実施の形態およびその変形例１〜２に係るＰＭ１では、第１５の実施の形態における比較例３・４（チップ下を銀焼成層で接合した場合）よりも銀焼成接合部の信頼性がもつことになる。すなわち、第１５の実施の形態およびその変形例１〜２に係るＰＭ１では、相対的に熱抵抗が低くかつ高信頼性が得られる。
（第１５の実施の形態：セラミックス基板依存性）
第１５の実施の形態に係るＰＭ１において、セラミックス基板２１の材料をＡｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮと変化させた場合の熱抵抗シミュレーション結果は、図７８に示すように表される。図７８において、Ｅ１１／Ｅ１２／Ｅ１３は、セラミックス基板２１として、Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮを用いた例に対応している。熱抵抗シミュレーション結果により、熱抵抗Ｒthjw(℃／Ｗ)の値は、Ｅ１１／Ｅ１２／Ｅ１３に対して、約０．７３(℃／Ｗ)／０．６７(℃／Ｗ)／０．６４(℃／Ｗ)が得られている。
図７８の例では、熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、銀焼成層２７（銀／０．０３ｍｍ）、グラファイト基板の表面電極層２３（Ｃｕ／１ｍｍ）、グラファイト基板１８ＧＨ（グラファイト／３ｍｍ）、セラミックス基板２１（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ ０．３２ｍｍ）、セラミックス基板の裏面電極層２２（Ｃｕ／１ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
（第１５の実施の形態の変形例１：熱伝導層とセラミックス基板の組み合わせ依存性）
第１５の実施の形態の変形例１に係るＰＭ１において、熱伝導層２５（熱伝導シート層／半田層／銀焼成層）とセラミックス基板２１（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ）の組み合わせによる熱抵抗シミュレーション結果は、図７９に示すように表される。
図７９のＥ２１は、熱伝導層２５／セラミックス基板２１の組み合わせとして、熱伝導シート層／Ａｌ2Ｏ3に対応している。
図７９のＥ２２は、熱伝導層２５／セラミックス基板２１の組み合わせとして、半田層／Ａｌ2Ｏ3に対応している。
図７９のＥ２３は、熱伝導層２５／セラミックス基板２１の組み合わせとして、銀焼成層／Ａｌ2Ｏ3に対応している。
図７９のＥ２４は、熱伝導層２５／セラミックス基板２１の組み合わせとして、熱伝導シート層／Ｓｉ3Ｎ4に対応している。
図７９のＥ２５は、熱伝導層２５／セラミックス基板２１の組み合わせとして、半田層／Ｓｉ3Ｎ4に対応している。
図７９のＥ２６は、熱伝導層２５／セラミックス基板２１の組み合わせとして、銀焼成層／Ｓｉ3Ｎ4に対応している。
図７９のＥ２７は、熱伝導層２５／セラミックス基板２１の組み合わせとして、熱伝導シート層／ＡｌＮに対応している。
図７９のＥ２８は、熱伝導層２５／セラミックス基板２１の組み合わせとして、半田層／ＡｌＮに対応している。
図７９のＥ２９は、熱伝導層２５／セラミックス基板２１の組み合わせとして、銀焼成層／ＡｌＮに対応している。
図７９の例では、熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、銀焼成層２７（銀／０．０３ｍｍ）、グラファイト基板１８ＧＨの表面電極層２３（Ｃｕ／０．８ｍｍ）、グラファイト基板１８ＧＨ（グラファイト／３ｍｍ）、グラファイト基板１８ＧＨの裏面電極層２４（Ｃｕ／０．８ｍｍ）、熱伝導層２５（熱伝導シート層／０．２ｍｍ／半田層／銀焼成層）、セラミックス基板２１（Ａｌ2Ｏ3／０．３２ｍｍ／Ｓｉ3Ｎ4／ＡｌＮ）セラミックス基板２１の裏面電極層２２（Ｃｕ／０．１ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
第１５の実施の形態の変形例１に係るＰＭ１において、熱伝導層２５（熱伝導シート層／半田層／銀焼成層）とセラミックス基板２１（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ）の組み合わせによる熱抵抗シミュレーション結果によれば、熱抵抗Ｒthjw(℃／Ｗ)の値は、Ｅ２１／Ｅ２２／Ｅ２３／Ｅ２４／Ｅ２５／Ｅ２６／Ｅ２７／Ｅ２８／Ｅ２９に対して、約０．７５(℃／Ｗ)／０．７３(℃／Ｗ)／０．７２(℃／Ｗ)／０．７０(℃／Ｗ)／０．６８(℃／Ｗ)／０．６７(℃／Ｗ) ／０．６８(℃／Ｗ)／０．６６(℃／Ｗ)／０．６５(℃／Ｗ)が得られている。
（第１５の実施の形態の変形例２：熱伝導層とセラミックス基板の組み合わせ依存性）
第１５の実施の形態の変形例２に係るＰＭ１において、熱伝導層（熱伝導シート層／半田層／銀焼成層）とセラミックス基板（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ）の組み合わせによる熱抵抗シミュレーション結果は、図８０に示すように表される。
図８０のＥ３１は、熱伝導層２５／セラミックス基板２１の組み合わせとして、熱伝導シート層／Ａｌ2Ｏ3に対応している。
図８０のＥ３２は、熱伝導層２５／セラミックス基板２１の組み合わせとして、半田層／Ａｌ2Ｏ3に対応している。
図８０のＥ３３は、熱伝導層２５／セラミックス基板２１の組み合わせとして、銀焼成層／Ａｌ2Ｏ3に対応している。
図８０のＥ３４は、熱伝導層２５／セラミックス基板２１の組み合わせとして、熱伝導シート層／Ｓｉ3Ｎ4に対応している。
図８０のＥ３５は、熱伝導層２５／セラミックス基板２１の組み合わせとして、半田層／Ｓｉ3Ｎ4に対応している。
図８０のＥ３６は、熱伝導層２５／セラミックス基板２１の組み合わせとして、銀焼成層／Ｓｉ3Ｎ4に対応している。
図８０のＥ３７は、熱伝導層２５／セラミックス基板２１の組み合わせとして、熱伝導シート層／ＡｌＮに対応している。
図８０のＥ３８は、熱伝導層２５／セラミックス基板２１の組み合わせとして、半田層／ＡｌＮに対応している。
図８０のＥ３９は、熱伝導層２５／セラミックス基板２１の組み合わせとして、銀焼成層／ＡｌＮに対応している。
図８０の例では、熱抵抗シミュレーションに適用する各層の材質／厚さは、以下の通りである。すなわち、半導体デバイスＱ（ＳｉＣ／０．２５ｍｍ）、銀焼成層２７（銀／０．０３ｍｍ）、グラファイト基板１８ＧＨの表面電極層２３（Ｃｕ／０．８ｍｍ）、グラファイト基板１８ＧＨ（グラファイト／３ｍｍ）、グラファイト基板１８ＧＨの裏面電極層２４（Ｃｕ／０．８ｍｍ）、熱伝導層２５（熱伝導シート層／０．２ｍｍ／半田層／銀焼成層）、セラミックス基板２１の表面電極層３６（Ｃｕ／０．１ｍｍ）、セラミックス基板２１（Ａｌ2Ｏ3／０．３２ｍｍ／Ｓｉ3Ｎ4／ＡｌＮ）、セラミックス基板２１の裏面電極層２２（Ｃｕ／０．１ｍｍ）、熱伝導層２５Ｔ（カーボンシート／０．２ｍｍ）、冷却器２８（Ａｌ／１ｍｍ）である。
第１５の実施の形態の変形例２に係るＰＭ１において、熱伝導層２５（熱伝導シート層／半田層／銀焼成層）とセラミックス基板２１（Ａｌ2Ｏ3／Ｓｉ3Ｎ4／ＡｌＮ）の組み合わせによる熱抵抗シミュレーション結果によれば、熱抵抗Ｒthjw(℃／Ｗ)の値は、Ｅ３１／Ｅ３２／Ｅ３３／Ｅ３４／Ｅ３５／Ｅ３６／Ｅ３７／Ｅ３８／Ｅ３９に対して、約０．７５(℃／Ｗ)／０．７３(℃／Ｗ)／０．７２(℃／Ｗ)／０．７０(℃／Ｗ)／０．６８(℃／Ｗ)／０．６７(℃／Ｗ) ／０．６８(℃／Ｗ)／０．６６(℃／Ｗ)／０．６５(℃／Ｗ)が得られている。
第１５の実施の形態に係るＰＭ１は、図７２（ａ）および図７２（ｂ）に示すように、例えば、ＳｉＮ系のセラミックス基板２１の上面（第１面）に設けられた導電性のグラファイト基板（グラファイトプレート）１８ＧＨと、セラミックス基板２１の下面（第２面）に設けられたＣｕ箔などの裏面電極パターン（第１電極パターン）２２と、グラファイト基板１８ＧＨ上に配置されたＣｕ箔などの表面電極パターン（第２電極パターン）２３とを有するグラファイト絶縁基板２０と、表面電極パターン２３上に図示矢印Ｘ方向に沿って並べて配置された３個の半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備える。
第１５の実施の形態に係るＰＭ１は、図示していないが、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の外囲が全体的にモールド樹脂によって封止（樹脂モールド）されてモールド型パッケージタイプのパワーモジュール、若しくはケース内に収納されてケース型パッケージタイプのパワーモジュールとなる。
グラファイト基板１８ＧＨは、セラミックス基板２１よりも厚く、略均一な厚さを有するプレート型構造を備える。
第１５の実施の形態に係るＰＭ１において、グラファイト基板１８ＧＨは、グラファイト熱伝導率配向として、面方向（ＸＹ面）よりも厚み方向（ＸＺ面、ＹＺ面）に熱伝導率が高い異方性な熱伝導率を備える。
すなわち、グラファイト基板１８ＧＨには、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の配置の方向（面方向）に対し、最も熱拡散が良好となる配向方向が存在する。
グラファイト基板１８ＧＨにおいて、最も熱拡散が良好となる配向方向とは、熱伝導率が相対的に高い方向であって、例えば、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の配置の方向をＸ方向とすると、Ｘ方向にほぼ垂直なＹＺ方向（Ｘ方向と実質的に直交するＹＺ面）となる。
なお、配向方向は、グラファイト基板１８ＧＨの配向がＸＺ方向の場合にはＧＨ（ＸＺ）と表記し、ＹＺ方向の場合にはＧＨ（ＹＺ）と表記する。
すなわち、第１５の実施の形態に係るＰＭ１は、異方性な熱伝導率を備えるグラファイト基板１８ＧＨと、グラファイト基板１８ＧＨ上に並べて配置され、動作時に発熱する３個の半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備え、グラファイト基板１８ＧＨの平面上、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の並びの方向が、グラファイト基板１８ＧＨの熱伝導率が相対的に低いＸ方向（並びの方向）を基準として、−４５度以上＋４５度以下の範囲（許容されるずれ量：図８１参照）とされる。
また、第１５の実施の形態に係るＰＭ１は、セラミックス基板２１と、セラミックス基板２１の上面に配置された異方性な熱伝導率を備えるグラファイト基板１８ＧＨと、セラミックス基板２１の上面に対向する下面に配置された裏面電極パターン２２と、グラファイト基板１８ＧＨ上に配置された表面電極パターン２３と、表面電極パターン２３を介して、グラファイト基板１８ＧＨ上に並べて配置され、動作時に発熱する３個の半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備え、グラファイト基板１８ＧＨは、面方向よりも厚み方向に熱伝導率が相対的に高い配向を備え、グラファイト基板１８ＧＨの平面上、３個の半導体デバイスＱ１１・Ｑ１２・Ｑ１３の並びの方向が、グラファイト基板１８ＧＨの熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下の範囲とされる。
もしくは、第１５の実施の形態に係るＰＭ１は、セラミックス基板２１と、セラミックス基板２１の上面に配置された異方性な熱伝導率を備えるグラファイト基板１８ＧＨとを備えるグラファイト絶縁基板２０と、グラファイト基板１８ＧＨ上に並べて配置され、動作時に発熱する３個の半導体デバイスＱ１１・Ｑ１２・Ｑ１３とを備え、グラファイト基板１８ＧＨは、面方向よりも厚み方向に熱伝導率が相対的に高い配向を備え、グラファイト基板１８ＧＨの平面上、３個の半導体デバイスＱ１１・Ｑ１２・Ｑ１３の並びの方向が、グラファイト基板１８ＧＨの熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下の範囲とされる。
第１５の実施の形態に係るＰＭ１において、半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、それぞれ、表面電極パターン２３上に銀焼成層２７を介して接合されている。なお、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の接合には、銀焼成以外に、ＳｎＡｇＣｕ系の半田などを用いることも可能である。すなわち、グラファイト基板１８ＧＨ上に表面電極パターン２３を配置したことにより、半田接合に限らず、銀焼成による接合が可能である。
図７２（ａ）および図７２（ｂ）に示した第１５の実施の形態に係るＰＭ１においては、例えば、セラミックス基板２１の厚さが約０．３２ｍｍ、グラファイト基板１８ＧＨの厚さ（Ｈ）が約２．５ｍｍ、裏面電極パターン２２の厚さが約０．２ｍｍ、表面電極パターン２３の厚さが約０．３ｍｍ、銀焼成層２７の厚さが約６０μｍ、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の厚さが約３５０μｍとされている。
裏面電極パターン２２の熱伝達率は、約３００００（Ｗ／ｍ２Ｋ）である。
また、半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、Ｘ方向およびＹ方向のサイズ（Ｃ１×Ｌ１）が５ｍｍ×５ｍｍ程度とされている。半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、Ｘ方向に対しては、表面電極パターン２３の各エッジからの距離がＸ１、各半導体デバイスＱ１１・Ｑ１２・Ｑ１３間の間隔距離がＸ２とされ、Ｙ方向に対しては、表面電極パターン２３の各エッジからの距離がＹ１とされている。
第１５の実施の形態に係るＰＭ１において、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の並びの方向の間隔距離Ｘ２は、半導体デバイスＱ１１・Ｑ１２・Ｑ１３からグラファイト基板１８ＧＨのエッジまでの距離Ｙ１よりも短い。
なお、半導体デバイスＱ１１・Ｑ１２・Ｑ１３としては、ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴといったパワートランジスタデバイスに限らず、例えばＦＲＤ（Fast Recovery Diode）やショットキーバリアダイオードなどを含むものであっても良いし、１つまたは複数のチップの外囲がモールド樹脂やケースによって封止されたモジュールタイプであっても良い。
ＳｉＣ ＭＯＳＦＥＴの場合には、上側がソース電極、下側がドレイン電極となるように配置される。ＩＧＢＴの場合には、上側がエミッタ電極、下側がコレクタ電極となるように配置される。後述する他の半導体デバイスについても同様である。
また、図示していないが、裏面電極パターン２２に、放熱器としてのＡｌ製のヒートシンクや放熱フィンまたは放熱ピン、もしくは冷却器を接合するようにしても良い。液冷（水冷）式とした場合においては、冷媒として、例えば、水、または水とエチレングリコールとを５０％ずつの割合で混合させた混合液や冷却気体（冷気）などの熱伝導率の良いものが用いられる。
第１５の実施の形態に係るＰＭ１によれば、複数の半導体デバイスＱを並べて配置した場合のモジュール構造において、グラファイト基板１８ＧＨの配向方向を、最も熱拡散が良好となる方向に近似（実質的に一致）させることによって、さらなる低熱抵抗化を図ることができる。
なお、複数の半導体デバイスＱは、３個に限定されないことは勿論であり、並べて配置される場合に限定されるものでもない。
また、グラファイト絶縁基板２０としては、グラファイト基板１８ＧＨの上面に絶縁性の基板などが配置された構成とすることも可能であり、グラファイトプレートを備えた、例えばＡＭＢ基板、ＤＢＣ基板、もしくはＤＢＡ基板などの絶縁基板を適用できる。
（グラファイトプレート）
（基本構成）
第１５の実施の形態に係るＰＭ１においては、グラファイト基板１８ＧＨとして、配向の異なる２種類のグラファイトプレートの使用が可能である。
グラファイト基板１８ＧＨとして適用可能なグラファイトプレートを構成するグラファイトシート（グラフェン）ＧＳの模式的構成（積層構造例）は、図５に示すように表される。
グラファイト基板１８ＧＨには、面方向よりも厚み方向に熱伝導率が高いＸＺ配向を有するグラファイトプレート１８ＧＨ（ＸＺ）と、面方向よりも厚み方向に熱伝導率が高いＹＺ配向を有するグラファイトプレート１８ＧＨ（ＹＺ）とを適用可能であり、グラファイトプレート１８ＧＨ（ＹＺ）は図８１（ａ）に示すように表わされ、グラファイトプレート１８ＧＨ（ＸＺ）は図８１（ｂ）に示すように表される。
図７３に示すように、ｎ層からなる各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、１つの積層結晶構造の中に多数の六方晶系の共有結合を有し、各面のグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎ間がファンデルワールス力によって結合されている。
すなわち、炭素系異方伝熱材料であるグラファイトは、炭素原子の六角形網目構造の層状結晶体であって、熱伝導も異方性を持っており、図５に示すグラファイトシートＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎは、結晶面方向（ＸＹ面上）に対して、Ｚ軸の厚さ方向よりも大きな熱伝導度（高い熱伝導率）を有する。
一方、図８１（ａ）に示すように、ＧＨ（ＹＺ）配向を有するグラファイトプレート１８ＧＨ（ＹＺ）場合には、例えば、Ｘ＝５（Ｗ／ｍＫ）、Ｙ＝１５００（Ｗ／ｍＫ）、Ｚ＝１５００（Ｗ／ｍＫ）の熱伝導率を備える。
これに対し、図８１（ｂ）に示すように、ＧＨ（ＸＺ）配向を有するグラファイトプレート１８ＧＨ（ＸＺ）の場合には、例えば、Ｘ＝１５００（Ｗ／ｍＫ）、Ｙ＝５（Ｗ／ｍＫ）、Ｚ＝１５００（Ｗ／ｍＫ）の熱伝導率を備える。
なお、グラファイトプレート１８ＧＨ（ＸＺ）・１８ＧＨ（ＹＺ）は、共に、密度が２．２（ｇ／ｃｍ3 ）程度であり、厚さが０．７ｍｍ〜１０ｍｍ程度であり、大きさが４０ｍｍ×４０ｍｍ以下程度である。
ここで、グラファイトプレート１８ＧＨ（ＹＺ）をグラファイト基板１８ＧＨとして適用した第１５の実施の形態に係るＰＭ１においては、図８１（ａ）および図８１（ｂ）に示すように、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の配置の方向ＰＤ１が、Ｘ方向にほぼ一致する、グラファイト基板１８ＧＨのＧＨ（ＹＺ）の配向方向ＴＤと実質的に直交する熱伝導率の相対的に低い配向方向ＰＤに対し、グラファイト基板１８ＧＨの平面（基板面）上において、時計方向に約−４５度以上＋４５度以下の角度θの範囲、好ましくは、約−３０度以上＋３０度以下の角度θの範囲とされる。
一方、グラファイトプレート１８ＧＨ（ＸＺ）をグラファイト基板１８ＧＨとして適用した第１５の実施の形態に係るＰＭ１においては、図８１（ｃ）および図８１（ｄ）に示すように、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の配置の方向ＰＤ１が、Ｙ方向にほぼ一致する、グラファイト基板１８ＧＨのＧＨ（ＸＺ）配向の配向方向ＴＤと実質的に直交する熱伝導率の相対的に低い配向方向ＰＤに対し、グラファイト基板１８ＧＨの平面（基板面）上において、時計方向に約−４５度以上＋４５度以下の角度θの範囲、好ましくは、約−３０度以上＋３０度以下の角度θの範囲とされる。
（配向方向による熱抵抗シミュレーション）
第１５の実施の形態に係るＰＭ１の熱抵抗特性について、ＧＨ（ＸＺ）配向を例にシミュレーションを行った結果は、図８２（ａ）に示すように表わされ、ＧＨ（ＹＺ）配向を例にシミュレーションを行った結果は、図８２（ｂ）に示すように表される。
なお、両シミュレーションは、図７２（ａ）および図７２（ｂ）に示したＰＭ１において、Ｘ１を２ｍｍとし、Ｙ１を、２ｍｍ、４ｍｍ、６ｍｍ、８ｍｍ、１０ｍｍとした場合の熱抵抗（℃／Ｗ）について、Ｘ２を、２ｍｍ（図示（ａ））、４ｍｍ（図示（ｂ））、６ｍｍ（図示（ｃ））、８ｍｍ（図示（ｄ））、１０ｍｍ（図示（ｅ））とした場合について実施した。
図８２（ａ）および図８２（ｂ）から明らかなように、複数の半導体デバイスＱを配置したモジュール構造においては、グラファイト基板１８ＧＨがＧＨ（ＸＺ）配向ならばＸ方向の距離（Ｘ２）を伸ばすほど熱抵抗は下がり、ＧＨ（ＹＺ）配向ならばＹ方向の距離（Ｙ１）を伸ばすほど熱抵抗が下がる。
また、以上の結果から、熱伝導率が低い配向方向に対しては、ある程度の距離（例えば、Ｘ２・Ｙ１＝４ｍｍ程度以上）の距離があれば熱干渉を防げることもわかった。
すなわち、図８２（ａ）および図８２（ｂ）に示すように、複数の半導体デバイスＱをＸ方向に配置したＰＭ１においては、低熱抵抗化のためには、ＧＨ（ＹＺ）配向のグラファイト基板１８ＧＨの方が有効であり、複数の半導体デバイスＱをＹ方向に配置したＰＭ１においては、低熱抵抗化のためには、ＧＨ（ＸＺ）配向のグラファイト基板１８ＧＨの方が有効となる。
第１５の実施の形態に係るＰＭ１によれば、異方性ではあるが高熱伝導率を有するグラファイトプレート１８ＧＨ（ＸＺ）・１８ＧＨ（ＹＺ）を用いたグラファイト絶縁基板２０を使用し、そのグラファイト基板１８ＧＨ上に複数の半導体デバイスＱを並べて配置した場合のモジュール構造において、最も熱拡散が良好となるグラファイトプレート１８ＧＨ（ＸＺ）・１８ＧＨ（ＹＺ）配向の配向方向ＴＤとして、複数の半導体デバイスＱのＹ方向・Ｘ方向の配置の方向とほぼ垂直となるようにすることで、熱拡散性が良好で、構造的にも簡素であり、安価で、より低熱抵抗化が可能なパワーモジュールを提供できる。
［第１６の実施の形態］
（概略構成）
第１６の実施の形態に係るＰＭ１であって、樹脂モールド前の模式的鳥瞰パターン構成は図８３（ａ）に示すように表わされ、模式的平面パターン構成は図８３（ｂ）に示すように表される。なお、図８３（ａ）および図８３（ｂ）は、ＰＭ１における半導体デバイスの配置の具体例を示すものであって、半導体デバイスＱとして、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４を適用した、２ in １モジュールタイプのハーフブリッジ内蔵モジュールが例示されている。
すなわち、第１６の実施の形態に係るＰＭ１は、例えば図３０（ａ）に示すように、直列接続された２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４が、１つのモジュールに内蔵されたハーフブリッジ内蔵モジュールの構成を備える。
第１６の実施の形態に係るＰＭ１は、図示省略の樹脂モールド層に被覆されたセラミックス基板２１の第１の辺に配置された正側電源入力端子電極（正側電力端子）Ｐおよび負側電源入力端子電極（負側電力端子）Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１（ゲートＧ１）・ソースセンス端子ＳＳＴ１（ソースＳ１）と、第１の辺に対向する第３の辺に配置された出力端子電極（出力端子）Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４（ゲートＧ４）・ソースセンス端子ＳＳＴ４（ソースＳ４）とを備える。
なお、第１６の実施の形態に係るＰＭ１は、２個の出力端子Ｏを備えた４電力端子構造のパワーモジュールとなっている。
ここで、図８３（ａ）および図８３（ｂ）に示すように、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４はそれぞれ３個のデバイス（チップ）を備え、ＳｉＣ ＭＯＳＦＥＴ Ｑ１の各チップは、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１に共通に接続され、ＳｉＣ ＭＯＳＦＥＴ Ｑ４の各チップは、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４に共通に接続される。
ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のゲート信号電極パターンＧＬ１・ソース信号電極パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のゲート信号電極パターンＧＬ４・ソース信号電極パターンＳＬ４に接続される。
図８３（ａ）および図８３（ｂ）に示すように、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
なお、図８３（ａ）および図８３（ｂ）に示すように、ゲート信号電極パターンＧＬ１・ＧＬ４およびソース信号電極パターンＳＬ１・ＳＬ４は信号基板２６１・２６４上に配置され、信号基板２６１・２６４はセラミックス基板２１上に半田付けなどによって接続されていても良い。
信号基板２６１・２６４は、セラミックス基板で形成可能である。セラミックス基板は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは、少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
また、図８３（ａ）および図８３（ｂ）においては図示を省略しているが、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４のドレインＤ１・ソースＳ１間およびドレインＤ４・ソースＳ４間に、逆並列にダイオード（ＤＩ１・ＤＩ４）が接続されていても良い。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
主配線導体である表面電極パターン２３（２３Ｄ１・２３Ｄ４・２３ＤＮ）は、例えば、Ｃｕによって形成可能である。
ここで、図８３（ａ）および図８３（ｂ）に示された例では、２ in １モジュールタイプのハーフブリッジ内蔵モジュールにおいて、表面電極パターン２３Ｄ１が、ハイ（Ｈｉｇｈ）側デバイス（ＳｉＣ ＭＯＳＦＥＴ Ｑ１）用のドレイン電極パターンとして機能する。
また、表面電極パターン２３Ｄ４が、ロウ（Ｌｏｗ）側デバイス（ＳｉＣ ＭＯＳＦＥＴ Ｑ４）用のドレイン電極パターンとして機能すると共に、ハイ側デバイス用のソース電極パターン（２３Ｓ１）としても機能する。つまり、ドレイン電極パターン２３Ｄ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のドレイン電極であると同時に、ＳｉＣ ＭＩＳＦＥＴ Ｑ１のソース電極となる。
さらに、負側電力端子Ｎに接続される表面電極パターン２３ＤＮが、ロウ側デバイス用のソース電極パターン（２３Ｓ４）として機能する。
すなわち、第１６の実施の形態に係るＰＭ１においては、図８３（ａ）および図８３（ｂ）に示すように、ＳｉＣ ＭＯＳＦＥＴ Ｑ１は表面電極パターン２３Ｄ１上に搭載されて、ドレインＤ１が表面電極パターン２３Ｄ１と接続されると共に、ソースＳ１がボンディングワイヤ（図示省略のソース信号用ボンディングワイヤ）を介して表面電極パターン２３Ｄ４と接続される。
同様に、ＳｉＣ ＭＯＳＦＥＴ Ｑ４は表面電極パターン２３Ｄ４上に搭載されて、ドレインＤ４が表面電極パターン２３Ｄ４と接続されると共に、ソースＳ４がボンディングワイヤ（図示省略のソース信号用ボンディングワイヤ）を介して表面電極パターン２３ＤＮと接続される。
また、第１６の実施の形態に係るＰＭ１にあっては、図示していないが、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソースセンスパッド電極をソース信号電極パターンＳＬ１に接続するソースセンス用ボンディングワイヤと、ゲートパッド電極をゲート信号電極パターンＧＬ１に接続するゲート信号用ボンディングワイヤとを備える。
同様に、図示していないが、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のソースセンスパッド電極をソース信号電極パターンＳＬ４に接続するソースセンス用ボンディングワイヤと、ゲートパッド電極をゲート信号電極パターンＧＬ４に接続するゲート信号用ボンディングワイヤとを備える。
つまり、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４の各ソース信号電極パターンＳＬ１・ＳＬ４には、ソースセンスパッド電極を接続するための、ソースセンス用ボンディングワイヤがウエッジボンディングされる。
その他の構成などは第１５の実施の形態の場合と、ほぼ同様であり、セラミックス基板２１の上面上で、表面電極パターン２３Ｄ１・２３Ｄ４・２３ＤＮの下面には、グラファイト絶縁基板を構成する、ＧＨ（ＹＺ）配向を備えるグラファイト基板１８ＧＨが配置されている。
すなわち、第１６の実施の形態に係るＰＭ１は、図８３（ａ）および図８３（ｂ）に示すように、セラミックス基板２１と、セラミックス基板２１の上面（第１面）に配置されたグラファイト基板１８ＧＨと、グラファイト基板１８ＧＨ上に配置された表面電極パターン（第２電極パターン）２３Ｄ１・２３Ｄ４・２３ＤＮと、セラミックス基板２１の下面（第２面）に配置された裏面電極パターン（第１電極パターン）（図示省略）とを備えるグラファイト絶縁基板と、表面電極パターン２３Ｄ１・２３Ｄ４上に図示矢印Ｘ方向に沿って並べて配置された複数のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４とを備える。
第１６の実施の形態に係るＰＭ１において、グラファイト基板１８ＧＨのＧＨ（ＹＺ）配向は、複数のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４の配置のＸ方向にほぼ直交する、Ｙ方向にほぼ一致する配向方向ＴＤとされる。つまり、Ｘ方向に並べて配置されるＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４の、ＧＨ（ＹＺ）の配向方向ＴＤに対する並びの方向ＰＤ１のずれの許容量（許容されるずれ量）は、Ｘ方向に対応する配向方向ＰＤを基準とし、グラファイト基板１８ＧＨの平面（基板面）上において、時計方向に約−４５度以上＋４５度以下の角度θの範囲、好ましくは、約−３０度以上＋３０度以下の角度θの範囲とされる。
なお、図８３（ａ）および図８３（ｂ）において、半導体デバイスＱがＳｉＣ ＭＯＳＦＥＴの場合、ＧＴ１・ＧＴ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４のゲート信号用のリード端子（いわゆる、ゲート端子）であり、ＳＳＴ１・ＳＳＴ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４のソース信号用のリード端子（いわゆる、ソースセンス端子）である。
これに対し、ＩＧＢＴの場合には、ＧＴ１・ＧＴ４は、ＩＧＢＴ Ｑ１・Ｑ４のゲート信号用のリード端子（いわゆる、図３０（ｂ）のゲート端子Ｇ１・Ｇ４）となり、ＳＳＴ１・ＳＳＴ４は、ＩＧＢＴ Ｑ１・Ｑ４のエミッタ信号用のリード端子（いわゆる、図３０（ｂ）のエミッタセンス端子Ｅ１・Ｅ４）となる。
第１６の実施の形態に係るＰＭ１によれば、グラファイト基板１８ＧＨを適用したグラファイト絶縁基板の採用により、複数の半導体デバイスＱの配置の方向ＰＤ１を、グラファイト基板１８ＧＨのＧＨ（ＸＺ）・ＧＨ（ＹＺ）配向の配向方向ＴＤにほぼ直交する熱伝導率の相対的に低い配向方向ＰＤにより近似させることによって、高い熱拡散効果が期待できる。
すなわち、第１６の実施の形態に係るＰＭ１によっても、熱拡散性が良好で、構造的にも簡素であり、安価で、より低熱抵抗化が可能なパワーモジュールとすることができる。
なお、２ in １モジュールタイプのＰＭ１としては、ソース電極パターンを半導体デバイスＱ１・Ｑ４の上方に備える構造のものにも適用可能であり、また、２ in １モジュールタイプのものに限定されるものでもない。
（熱の干渉作用）
以下に、第１５〜第１８の実施の形態に係るＰＭでの熱の干渉作用について説明する。
ＰＭにおいては、小型化のために半導体デバイスＱを近接させて配置したり、高い熱拡散効果を得ようとグラファイト基板１８ＧＨを必要以上に厚くすると、熱の干渉作用を起こしやすくなる。
第１５〜第１８の実施の形態に係るＰＭにおいて、デバイス間距離（例えば、図７２（ａ）のＸ２）を広くした場合を例に、熱の干渉作用について説明するための模式的断面構造は、図８４（ａ）に示すように表わされ、図８４（ａ）に対応する模式的平面構成は、図８４（ｂ）に示すように表される。なお、図８４（ａ）の断面構造は、図８４（ｂ）のＸＩＶ−ＸＩＶ線に沿う断面に対応している。
ここで、半導体デバイスＱＡ・ＱＢからの熱が下方に約４５度の角度で拡散すると仮定すると、図８４（ａ）および図８４（ｂ）に示すように、グラファイト基板１８ＧＨの厚さ（Ｈ）をＨ１ｍｍとし、デバイス間距離をＸ２ａ（Ｘ２ａ＞Ｘ２）ｍｍとした場合、半導体デバイスＱＡからの熱Ｔ１と半導体デバイスＱＢからの熱Ｔ１とがグラファイト基板１８ＧＨ内で干渉し合う領域はほとんどできない。
すなわち、半導体デバイスＱＡ・ＱＢの並びのＸ方向の間隔距離Ｘ２ａとしては、半導体デバイスＱＡ・ＱＢからグラファイト基板１８ＧＨの上面（第１面）に対向する下面（第２面）側までの距離（Ｈ）の２倍程度以上長いことが望ましい。
これに対し、第１５〜第１８の実施の形態に係るＰＭにおいて、デバイス間距離（Ｘ２）を狭くした場合を例に、熱の干渉作用について説明するための模式的断面構造は、図８５（ａ）に示すように表わされ、図８５（ａ）に対応する模式的平面構成は、図８５（ｂ）に示すように表される。なお、図８５（ａ）の断面構造は、図８５（ｂ）のＸＶ−ＸＶ線に沿う断面に対応している。
図８５（ａ）および図８５（ｂ）に示すように、グラファイト基板１８ＧＨの厚さ（Ｈ）をＨ１ｍｍとし、デバイス間距離をＸ２ｂ（Ｘ２ｂ＜Ｘ２）ｍｍとした場合、半導体デバイスＱＡからの熱Ｔ２と半導体デバイスＱＢからの熱Ｔ２とが、グラファイト基板１８ＧＨ内で干渉し合う領域Ｔ３ができる。領域Ｔ３は、熱抵抗を上昇させる要因となり、望ましくない。
なお、図８６（ａ）に示すように、デバイス間距離をＸ２ａ（Ｘ２ａ＞Ｘ２）ｍｍとした場合に、高い熱拡散効果を期待して、グラファイト基板１８ＧＨの厚さ（Ｈ）をＨ２（Ｈ２＞Ｈ１）ｍｍまで厚くすると、半導体デバイスＱＡからの熱Ｔ１と半導体デバイスＱＢからの熱Ｔ１とが、グラファイト基板１８ＧＨ内で干渉し合う領域Ｔ３ができる。
逆に、図８６（ｂ）に示すように、デバイス間距離をＸ２ｂ（Ｘ２ｂ＜Ｘ２）ｍｍとした場合に、熱拡散効果を犠牲にして、グラファイト基板１８ＧＨの厚さ（Ｈ）をＨ３（Ｈ３＜Ｈ１）ｍｍまで薄くすると、半導体デバイスＱＡからの熱Ｔ１と半導体デバイスＱＢからの熱Ｔ１とが、グラファイト基板１８ＧＨ内で干渉し合う領域はほとんどできない。
このように、グラファイト基板１８ＧＨの厚さ（Ｈ）と、半導体デバイスＱＡ・ＱＢのデバイス間距離（Ｘ２）との間には、トレードオフの関係があるため、グラファイト基板１８ＧＨの配向方向ＴＤを、最も熱拡散が良好となる方向に近似（実質的に一致）させることによって、より効果的に低熱抵抗化が図れる。
なお、半導体デバイスＱＡ・ＱＢは、所定の角度を有して斜めに配置するようにした場合、同一直線上に直線的に配置される場合に比べ、デバイス間距離を若干は稼ぐことができるため、熱が干渉し合う領域を形成できにくくはなるものの、完全に抑制するのは難しい。
（半導体デバイスの配置例）
図８７（ａ）〜図８７（ｃ）は、第１５〜第１８の実施の形態に係るＰＭにおいて、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の配置例を示すものである。
半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、例えば図８７（ａ）に示すように、グラファイト基板１８ＧＨの基板面上、並びの配置の方向ＰＤＡが、Ｘ方向に対応する配向方向ＰＤに沿ってほぼ直線状に配置される。
また、半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、例えば図８７（ｂ）に示すように、グラファイト基板１８ＧＨの基板面上において、グラファイト基板１８ＧＨの一辺に対応するＸ方向に沿う配向方向ＰＤに対し、所定の角度だけマイナス（−）方向に傾斜した配置の方向ＰＤＢにほぼ直線状に配置されても良い。
また、半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、例えば図８７（ｃ）に示すように、グラファイト基板１８ＧＨの基板面上において、中央の半導体デバイスＱ１２に対し、半導体デバイスＱ１１がＸ方向に沿う配向方向ＰＤから所定の角度だけプラス（＋）方向に傾斜した配置の方向ＰＤＤに、半導体デバイスＱ１３が配向方向ＰＤから所定の角度だけマイナス方向に傾斜した配置の方向ＰＤＣに、いわゆる千鳥状に配置することも可能である。
さらには、図８９に示すように、例えば図８７（ｃ）のグラファイト基板１８ＧＨの基板面上において、半導体デバイスＱ１１またはＱ１３のいずれか一方が半導体デバイスＱ１２と同じ直線上（配向方向ＰＤ）に配置され、半導体デバイスＱ１１またはＱ１３のいずれか他方が半導体デバイスＱ１２に対して所定の角度だけ傾斜した配置の方向ＰＤＤまたはＰＤＣに配置される組み合わせとしても良い。
（配置と熱抵抗との関係）
次に、第１５〜第１８の実施の形態に係るＰＭにおいて、半導体デバイスの配置のずれ量と熱抵抗との関係について説明する。
第１５〜第１８の実施の形態に係るＰＭにおいて、熱抵抗シミュレーションに用いたシミュレーションモデルの模式的平面構成は、図８８（ａ）に示すように表わされ、熱抵抗シミュレーションの結果は、図８８（ｂ）に示すように表わされ、シミュレーション結果に基づく低熱抵抗化の効果（ずれ量の許容範囲）は、図８８（ｃ）に示すように表される。
シミュレーションモデルは、図８８（ａ）に示すように、半導体デバイスＱ１１・Ｑ１２・Ｑ１３を図示矢印Ｙ方向に沿って千鳥状（Ｘ方向に所定のずれ量をもって交互）に配置している。半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、Ｘ方向およびＹ方向のサイズ（Ｃ１×Ｌ１）が５ｍｍ×５ｍｍとされている。
半導体デバイスＱ１１・Ｑ１３は、Ｘ方向に対しては、表面電極パターン２３の近い方のエッジ（近エッジ）からの距離Ｘ１が２ｍｍ、Ｙ方向に対しては、近エッジからの距離Ｙ１が２ｍｍとされている。
半導体デバイスＱ１２は、Ｙ方向に対しては、それぞれ隣接する半導体デバイスＱ１１・Ｑ１３との距離Ｙ２が４ｍｍとされている。
シミュレーションは、半導体デバイスＱ１３のＸ１が２ｍｍの場合をＸ２＝０とし、Ｘ方向に０から１ｍｍずつ増加させた場合の熱抵抗について、半導体デバイスＱ１１のＸ１が２ｍｍの場合をＸ３＝０とし、Ｘ３を、０ｍｍ（図示（ａ））、１ｍｍ（図示（ｂ））、２ｍｍ（図示（ｃ））、３ｍｍ（図示（ｄ））、４ｍｍ（図示（ｅ））、５ｍｍ（図示（ｆ））、６ｍｍ（図示（ｇ））、７ｍｍ（図示（ｈ））、８ｍｍ（図示（ｉ））、９ｍｍ（図示（ｊ））とした場合について実施した。
なお、図８８（ｂ）のシミュレーション結果は、Ｘ２＝９ｍｍ、Ｘ３＝９ｍｍの時を１として規格化されている。
図８８（ｂ）の結果からも明らかなように、半導体デバイスＱ１１・Ｑ１２・Ｑ１３をＹ方向に千鳥状に配置した場合、中央に配置した半導体デバイスＱ１２に対し、半導体デバイスＱ１１・Ｑ１３のいずれか一方でもＹ方向の直線上（ＹＺ方向）からＸ方向に外れると熱抵抗が増加する。
このような特性を有するシミュレーションモデルにおいて、グラファイト基板１８ＧＨとして、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の配置されたＹ方向と実質的に直交するＸ方向に沿ったＧＨ（ＸＺ）配向を備えるようにした場合には、図８８（ｃ）中に斜線部ＹＲで示すように、中央の半導体デバイスＱ１２に対する半導体デバイスＱ１１・Ｑ１３のずれ量が４５度以下であれば、熱抵抗の増加は６％程度に抑えることができる。
すなわち、図８７（ｂ）および図８７（ｃ）に示した配置例の場合、熱抵抗の増加を抑えるためには、グラファイト基板１８ＧＨのＧＨ（ＹＺ）配向に対応する配向方向ＴＤにほぼ直交する配向方向（Ｘ方向）ＰＤを０とした際の、半導体デバイスＱ１１・Ｑ１２・Ｑ１３の並びの配置の方向ＰＤＤ・ＰＤＣの角度が、グラファイト基板１８ＧＨの平面（基板面）上において、時計方向に約−４５度以上＋４５度以下、好ましくは、約３０度以上＋３０度以下になるように配置するのが望ましい。
図８９は、第１５〜第１８の実施の形態に係るＰＭにおいて、熱抵抗シミュレーションに用いた他のモデル例を示すもので、中央の半導体デバイスＱ１２に対して、半導体デバイスＱ１１をＸ方向にずらさずに配置すると共に、半導体デバイスＱ１３を所定の角度によりＸ方向に斜めにずらして配置するようにした場合の例である。
シミュレーションモデルにおいて、半導体デバイスＱ１１・Ｑ１２・Ｑ１３は、Ｘ方向およびＹ方向のサイズ（Ｃ１×Ｌ１）が５ｍｍ×５ｍｍとされている。
半導体デバイスＱ１３は、Ｘ方向に対しては、表面電極パターン２３の近エッジからの距離Ｘ１が２ｍｍ、Ｙ方向に対しては、近エッジからの距離Ｙ１が２ｍｍとされている。
半導体デバイスＱ１２は、Ｙ方向に対しては、それぞれ隣接する半導体デバイスＱ１１・Ｑ１３との間隔距離Ｙ２が約４ｍｍとされている。
半導体デバイスＱ１１は、Ｙ方向に対しては、近エッジからの距離Ｙ１が２ｍｍとされている。
このシミュレーションモデルの場合、半導体デバイスＱ１１の、中央の半導体デバイスＱ１２に対するＸ方向のずれ量が９以下となるように配置される。すなわち、半導体デバイスＱ１１（Ｑ１２）の、Ｘ方向に対する遠い方のエッジ（遠エッジ）からの距離１１（Ｘ３＝９）に対し、半導体デバイスＱ１３の、Ｘ方向に対する遠エッジからの距離が２０（Ｘ２＝１８）とされる。これにより、図８８（ｃ）中に斜線部ＹＲで示すように、中央の半導体デバイスＱ１２に対する半導体デバイスＱ１１・Ｑ１３のずれ量が４５度以下となって、熱抵抗の増加を６％程度に抑えることが可能となる。
［第１７の実施の形態］
（概略構成）
第１７の実施の形態に係るＰＭ１の模式的鳥瞰パターン構成は図９０（ａ）に示すように表わされ、模式的平面パターン構成は図９０（ｂ）に示すように表される。なお、図９０（ａ）および図９０（ｂ）では、３電力端子構造のＰＭ１に適用した場合が例示されている。
ここで、図９０（ａ）および図９０（ｂ）に示すように、第１７の実施の形態に係るＰＭ１は、電力端子構造を除けば、第１６の実施の形態に係るＰＭ１とほぼ同一の構成を備える。
すなわち、第１７の実施の形態に係るＰＭ１は、図９０（ａ）および図９０（ｂ）に示すように、セラミックス基板２１と、セラミックス基板２１の上面（第１面）に配置されたグラファイト基板１８ＧＨと、グラファイト基板１８ＧＨ上に配置された表面電極パターン（第２電極パターン）２３Ｄ１・２３Ｄ４・２３ＤＮと、セラミックス基板２１の下面（第２面）に配置された裏面電極パターン（第１電極パターン）（図示省略）とを備えるグラファイト絶縁基板と、表面電極パターン２３Ｄ１・２３Ｄ４上に図示矢印Ｘ方向に沿って並べて配置された複数の半導体デバイス（モジュール）Ｑ１・Ｑ４とを備える。
第１７の実施の形態に係るＰＭ１において、グラファイト基板１８ＧＨの配向方向ＴＤにおけるＧＨ（ＹＺ）配向は、複数の半導体デバイスＱ１・Ｑ４のＸ方向に沿う配向方向ＰＤにほぼ直交する方向とされる。
図９０（ａ）および図９０（ｂ）において、Ｐは、正側電源入力端子電極であり、Ｎは、負側電源入力端子電極であり、Ｏは、出力端子電極であり、１個の出力端子電極Ｏを備えた３電力端子構造のＰＭとなっている。
なお、図９０（ａ）および図９０（ｂ）において、ＧＬ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のゲート信号用のリード端子（図示省略）が接続されるゲート信号電極パターンであり、ＳＬ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソース信号用のリード端子（図示省略）が接続されるソース信号電極パターンである。同様に、ＧＬ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のゲート信号用のリード端子（図示省略）が接続されるゲート信号電極パターンであり、ＳＬ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のソース信号用のリード端子（図示省略）が接続されるソース信号電極パターンである。
また、図中におけるＢＷ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソースパッド電極をソース電極としても機能する表面電極パターン２３Ｄ４に共通に接続するためのソース信号用ボンディングワイヤであり、ＢＷ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のソースパッド電極をソース電極としても機能する表面電極パターン２３ＤＮに共通に接続するためのソース信号用ボンディングワイヤである。
第１７の実施の形態に係るＰＭ１によっても、グラファイト基板１８ＧＨの基板面上、複数の半導体デバイスＱ１・Ｑ４の配置の方向ＰＤ１を、グラファイト基板１８ＧＨのＧＨ（ＹＺ）配向に対応する配向方向（Ｙ方向）ＴＤにほぼ直交する配向方向（Ｘ方向）ＰＤとすることにより、熱拡散性が良好で、構造的にも簡素であり、安価で、より低熱抵抗化が可能となる。
［第１８の実施の形態］
（概略構成）
第１８の実施の形態に係るＰＭ１の模式的平面パターン構成は図９１に示すように表される。なお、図９１では、半導体デバイスＱとして、例えばダイオードのＦＲＤ ＱＡ２やショットキーバリアダイオードなどを含むＩＧＢＴ ＱＡ１を適用した場合が例示されている。
図９１に示すように、第１８の実施の形態に係るＰＭ１は、セラミックス基板２１の上面（第１面）に配置された、熱伝導率と熱膨張係数（熱膨張率（ＣＴＥ））とに異方性を有するグラファイト基板１８ＧＨを備え、グラファイト基板１８ＧＨ上にはＩＧＢＴ ＱＡ１およびＦＲＤ ＱＡ２がラレルに並べて配置される表面電極パターン（第２電極パターン）（図示省略）が、セラミックス基板２１の下面（第２面）には図示省略の裏面電極パターン（第１電極パターン）が、それぞれ配置されている。
グラファイト基板１８ＧＨはＸＺ配向を備え、図示矢印で示すＧＨ（ＸＺ）の配向方向ＴＤに対して、並べて配置されたＩＧＢＴ ＱＡ１およびＦＲＤ ＱＡ２の並びの配置の方向ＰＤ１が実質的に直交する配向方向（Ｙ方向）ＰＤとされる。
なお、ＩＧＢＴ ＱＡ１およびＦＲＤ ＱＡ２は、実際にはグラファイト基板１８ＧＨ上の表面電極パターンに接合されるが、ここでの説明では図示を省略している。
第１８の実施の形態に係るＰＭ１によっても、ＩＧＢＴ ＱＡ１およびＦＲＤ ＱＡ２の並びの配置の方向ＰＤ１を、グラファイト基板１８ＧＨのＧＨ（ＸＺ）の配向方向（Ｘ方向）ＴＤにほぼ直交する配向方向（Ｙ方向）ＰＤとすることにより、熱拡散性が良好で、構造的にも簡素であり、安価で、より低熱抵抗化が可能となる。
第１８の実施の形態に係るＰＭ１においては、グラファイト構造による熱拡散効果に加え、表面電極パターン上に接合される半導体デバイスＱ（ＱＡ１・ＱＡ２）の向きや縦横のサイズといった形状を変えることによって、接合部（銀焼成層）にかかる応力についての低減が可能である。
すなわち、グラファイト基板１８ＧＨ上に正方形などの半導体デバイスＱを接合すると、グラファイト基板１８ＧＨには熱膨張係数に異方性があるため、熱膨張係数が大きい方位では、双方の熱膨張係数の差から接合部に大きな応力が生じるが、半導体デバイスＱの形状をグラファイト基板１８ＧＨの熱膨張係数とうまくマッチングさせることで、接合部にかかる応力を低減できる。
なお、接合部にかかる応力の低減は、第１８の実施の形態に係るＰＭ１に限らず、他の実施の形態に係る構成のＰＭの場合も同様である。
（応力緩和構造）
ここで、実施の形態に係るＰＭにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合を例に、接合部にかかる応力について説明する。
ＦＲＤ ＳＣ１およびＩＧＢＴ ＳＣ２を例に、半導体デバイスＱのグラファイト基板１８ＧＨ１に対する配置を説明する模式的平面パターン構成（ＰＭａ）は図１９（ａ）に示すように表わされ、ＳｉＣ ＭＯＳ ＳＣ３・ＳＣ４を例に、半導体デバイスＱのグラファイト基板１８ＧＨ１に対する配置を説明する模式的平面パターン構成（ＰＭｂ）は、図１９（ｂ）に示すように表される。
なお、半導体デバイスＱは、実際にはグラファイト基板１８ＧＨ１上の表面電極パターンに接合されるが、ここでの説明では図示を省略している。
ダイオードなどを備えるＩＧＢＴの場合、図１９（ａ）に示すように、グラファイト基板１８ＧＨ１上には、半導体デバイスＱとして、ＦＲＤ ＳＣ１およびＩＧＢＴ ＳＣ２が並べて配置される。
ＳｉＣ ＭＯＳＦＥＴの場合、図１９（ｂ）に示すように、グラファイト基板１８ＧＨ１上には、半導体デバイスＱとして、ＳｉＣ ＭＯＳ ＳＣ３・ＳＣ４が並べて配置される。
ここで、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．５ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、ｚ＝０．５ｐｐｍ／Ｋとした場合、ＦＲＤ ＳＣ１、ＩＧＢＴ ＳＣ２、ＳｉＣ ＭＯＳ ＳＣ３・ＳＣ４としては、いずれも、Ｘ方向Ｈ１およびＹ方向Ｃ１を有する長方形のデバイス（Ｈ１＞Ｃ１）を用い、それぞれのＹ方向Ｃ１を熱膨張係数の大きい方位に対応させる。これにより、グラファイト基板１８ＧＨ１による熱拡散効果と共に、接合部にかかる応力をも低減可能となる。
以下に、第１５〜第１８の実施の形態に係るＰＭにおいて、グラファイト基板の適用による応力低減効果について、さらに説明する。
（実施例１）
熱膨張係数に異方性を有するグラファイト基板を適用した場合を例に、接合部にかかる応力についてシミュレーションを行うための、シミュレーションモデルＭＤの模式的平面パターン構成は、図２０（ａ）に示すように表わされ、図２０（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造は、図２０（ｂ）に示すように表される。
ここでは、図２０（ａ）および図２０（ｂ）に示した構成のシミュレーションモデルＭＤにおいて、下面Ｃｕ箔（裏面電極パターン２２）／Ｓｉ３Ｎ４基板（セラミックス基板２１）／グラファイトプレート（グラファイト基板１８ＧＨ１・１８ＧＨ２）／上面Ｃｕ箔（表面電極パターン２３１・２３２）からなる積層基板構造を、グラファイト絶縁基板２０と称する。
グラファイトプレートは、熱伝導率・熱膨張係数に異方性があるため、正方形などのデバイスをダイ・ボンディングすると、熱膨張係数が大きい方位では熱膨張係数の差から接合部に大きな応力を生じるが、デバイスの形状をグラファイトプレートの熱膨張係数とうまくマッチングさせることで、接合部にかかる応力の低減が可能である。
シミュレーションモデルＭＤにおいては、図２０（ａ）および図２０（ｂ）に示すように、例えば、１０ｍｍ（ＧＸ）×２１ｍｍ（ＬＹ１）のＳｉＮ系のセラミックス基板２１を用い、半導体デバイスＱが接合される表面電極パターン２３１およびブロック電極（図示省略）が接合される表面電極パターン２３２として、１０ｍｍ（ＧＸ）×１０ｍｍ（ＬＹ）のＣｕ箔を用いた。
表面電極パターン２３１・２３２は、距離ＬＹ２＝１ｍｍだけ離隔されている。
裏面電極パターン２２は、セラミックス基板２１とほぼ同一寸法（１０ｍｍ×２１ｍｍ）とした。
グラファイト基板１８ＧＨ１・１８ＧＨ２は、表面電極パターン２３１・２３２とほぼ同一寸法（１０ｍｍ×１０ｍｍ）である。
半導体デバイスＱとしては、５ｍｍ（Ｈ１）×５ｍｍ（Ｃ１）を有する正方形のＳｉＣ ＭＯＳＦＥＴを用い（Ｈ１＝Ｃ１）、表面電極パターン２３１のエッジからの距離Ｘ１（２．５ｍｍ）・Ｙ１（２．５ｍｍ）により、表面電極パターン２３１上のほぼ中央部に銀焼成層２７を用いて接合される。
グラファイト基板１８ＧＨ１・１８ＧＨ２の熱膨張係数の配向は、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．１ｐｐｍ／Ｋ、Ｚ＝０．１ｐｐｍ／Ｋとした。
なお、図２１に示すように、熱抵抗が最も低くなるように、各部の厚み（ｍｍ）が最適化される。本シミュレーションモデルＭＤの場合、例えば、半導体デバイスＱは０．３５ｍｍ厚、グラファイト基板１８ＧＨ１・１８ＧＨ２は１．５ｍｍ厚、セラミックス基板２１は０．３２ｍｍ厚、表面電極パターン２３１・２３２は０．３ｍｍ厚、裏面電極パターン２２は０．２ｍｍ厚、銀焼成層２７は０．０５ｍｍ厚とされ、いずれも最適化される。
このような構成において、例えば、無応力時を２００℃とし、２５℃時のミーゼス応力を算出することにより、銀焼成層（接合部）２７にかかる応力が求められる。
なお、図２０に示した構成のシミュレーションモデルＭＤにおいて、グラファイト基板１８ＧＨ１・１８ＧＨ２の熱膨張係数の配向を、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとした場合の、銀焼成層２７にかかる応力についてシミュレーションを行った際の結果（全体の反り形状）を、図２２に示す。
シミュレーションモデルＭＤの反りは、最大値で２６．３２２μｍ、最小値で０．０７９μｍであった。
ここで、ミーゼス応力とは、物体内部に生じる応力状態を単一の値で示すために用いられる相当応力の１つである。ミーゼス応力の定義式を以下に示す。定義式中のσ１は最大主応力、σ２は中間主応力、σ３は最小主応力である。ここでは、各主応力σ１、σ２、σ３は、銀焼成層２７に作用するＸ方向の主応力、Ｙ方向の主応力、Ｚ方向の主応力の中から選択される。
次に、異なる構成のシミュレーションモデルについて説明する。なお、図２０に示した構成のシミュレーションモデルＭＤにおいて、正方形の半導体デバイスＱが接合された場合をシミュレーションモデルＭＤ１とする。
図２３（ａ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、縦長の半導体デバイス（Ｈ２×Ｃ２、Ｈ２＞Ｃ２）Ｑａが接合された場合（シミュレーションモデルＭＤ２）を例示するものであって、半導体デバイスＱａとしては、６．２５ｍｍ（Ｈ２）×４ｍｍ（Ｃ２）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、表面電極パターン２３１のエッジからの距離Ｘ２（１．８７５ｍｍ）・Ｙ２（３ｍｍ）により、表面電極パターン２３２上のほぼ中央部に接合される。
図２３（ｂ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、横長の半導体デバイス（Ｈ３×Ｃ３、Ｈ３＜Ｃ３）Ｑｂが接合された場合（シミュレーションモデルＭＤ３）を例示するものであって、半導体デバイスＱｂとしては、４ｍｍ（Ｈ３）×６．２５ｍｍ（Ｃ３）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、表面電極パターン２３１のエッジからの距離Ｘ３（３ｍｍ）・Ｙ３（１．８７５ｍｍ）により、表面電極パターン２３１上のほぼ中央部に接合される。
図２３（ｃ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、縦長の半導体デバイス（Ｈ４×Ｃ４、Ｈ４≫Ｃ４）Ｑｃが接合された場合（シミュレーションモデルＭＤ４）を例示するものであって、半導体デバイスＱｃとしては、８．３３ｍｍ（Ｈ４）×３ｍｍ（Ｃ４）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、表面電極パターン２３１のエッジからの距離Ｘ４（０．８３５ｍｍ）・Ｙ４（３．５ｍｍ）により、表面電極パターン２３１上のほぼ中央部に接合される。
図２３（ｄ）は、図２０に示した構成のシミュレーションモデルＭＤにおいて、横長の半導体デバイス（Ｈ５×Ｃ５、Ｈ５≪Ｃ５）Ｑｄが接合された場合（シミュレーションモデルＭＤ５）を例示するものであって、半導体デバイスＱｄとしては、３ｍｍ（Ｈ５）×８．３３ｍｍ（Ｃ５）を有する長方形のＳｉＣ ＭＯＳＦＥＴを用い、表面電極パターン２３１のエッジからの距離Ｘ５（３．５ｍｍ）・Ｙ５（０．８３５ｍｍ）により、表面電極パターン２３１上のほぼ中央部に接合される。
図２４（ａ）は、第１５〜第１８の実施の形態に係るパワーモジュールにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合について、シミュレーションモデルＭＤ１〜ＭＤ５を用いてシミュレーションを行った際の、銀焼成層２７のエッジ（ＥＤＧ）からの距離とミーゼス応力（ＧＰａ）との関係を説明するための特性図であり、図２４（ｂ）は、シミュレーションモデルＭＤ１〜ＭＤ５とミーゼス応力比との関係を説明するための特性図である。
なお、図２４（ａ）および図２４（ｂ）は、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとした場合の例であり、図２４（ａ）は、銀焼成層２７にかかるミーゼス応力であり、図２４（ｂ）は、シミュレーションモデルＭＤ１の場合を１としている。
図２４（ａ）および図２４（ｂ）から、シミュレーションモデルＭＤ１のミーゼス応力比を１とすると、シミュレーションモデルＭＤ２・ＭＤ４のミーゼス応力比は１．０５、シミュレーションモデルＭＤ３のミーゼス応力比は０．８３、シミュレーションモデルＭＤ５のミーゼス応力比は０．８４となる。
すなわち、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝２５ｐｐｍ／Ｋ、Ｙ＝０．５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとし、無応力時を２００℃とした場合の、シミュレーションモデルＭＤ１〜ＭＤ５の銀焼成層２７にかかる応力（２５℃時）は、モデルＭＤ３・ＭＤ５の半導体デバイスＱｂ・Ｑｄのように、熱膨張係数の大きい方位（Ｘ）のサイズを小さくすることにより低減可能となる。
（実施例２）
次に、表面電極パターン２３２がない場合を例に、銀焼成層２７にかかる応力について説明する。
表面電極パターン２３１しかない場合の、シミュレーションモデルＭＤ１の模式的平面パターン構成は、図２５（ａ）に示すように表わされ、図２５（ａ）のＶＩＩ−ＶＩＩ線に沿う模式的断面構造は、図２５（ｂ）に示すように表される。
グラファイト基板１８ＧＨ１の熱膨張係数の配向は、例えばＸ＝０．１ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．１ｐｐｍ／Ｋであり、各部（Ｑ・１８ＧＨ・２１・２３１・２７）の厚み（ｍｍ）は、図２１に示したように、熱抵抗が最も低くなるように最適化される。
なお、シミュレーションモデルＭＤ２・ＭＤ３の場合も、図２５（ａ）および図２５（ｂ）のＭＤ１とは、半導体デバイスＱａ・Ｑｂの形状が異なるだけで、ほぼ同様である。
図２６（ａ）は、第１５〜第１８の実施の形態に係るＰＭにおいて、熱膨張係数に異方性を有するグラファイト基板を適用した場合について、シミュレーションモデルＭＤ１〜ＭＤ３を用いてシミュレーションを行った際の、銀焼成層２７のエッジ（ＥＤＧ）からの距離とミーゼス応力との関係を説明するための特性図であり、図２６（ｂ）は、シミュレーションモデルＭＤ１〜ＭＤ３とミーゼス応力比との関係を説明するための特性図である。
なお、図２６（ａ）および図２６（ｂ）は、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．５ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとした場合の例であり、図２６（ａ）は、銀焼成層２７にかかるミーゼス応力であり、図２６（ｂ）は、シミュレーションモデルＭＤ１の場合を１としている。
図２６（ａ）および図２６（ｂ）から、シミュレーションモデルＭＤ１のミーゼス応力比を１とすると、シミュレーションモデルＭＤ２のミーゼス応力比は０．９６、シミュレーションモデルＭＤ３のミーゼス応力比は１．０２となる。
すなわち、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．５ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．５ｐｐｍ／Ｋとし、無応力時を２００℃とした場合の、シミュレーションモデルＭＤ１〜ＭＤ３の銀焼成層２７にかかる応力（２５℃時）は、モデルＭＤ２の半導体デバイスＱａのように、熱膨張係数の大きい方位（Ｙ）のサイズを小さくすることにより低減可能となる。
図２３および図２５に示した構成のシミュレーションモデルＭＤ１〜ＭＤ３において、グラファイト基板１８ＧＨ１の熱膨張係数の配向を、例えばＸ＝０．１ｐｐｍ／Ｋ、Ｙ＝２５ｐｐｍ／Ｋ、Ｚ＝０．１ｐｐｍ／Ｋとした場合の、銀焼成層２７にかかる応力についてシミュレーションを行った際の結果（全体の反り形状）を、図９２（ａ）〜図９２（ｃ）に示す。
シミュレーションモデルＭＤ１の反りは、最大値で２２．５９９μｍ、最小値で０．１２８μｍであり、シミュレーションモデルＭＤ２の反りは、最大値で２２．３１３μｍ、最小値で０．１４６μｍであり、シミュレーションモデルＭＤ３の反りは、最大値で２２．９７２μｍ、最小値で０．３２２μｍであった。
なお、第１５〜第１８の実施の形態に係るＰＭ１においては、半導体デバイスとして、１ in １モジュールタイプに適用した場合について説明したが、これに限らず、例えば２ in １（ツーインワン）モジュールタイプのＰＭや、４ in １（フォーインワン）モジュールタイプのＰＭ、６ in １ (シックスインワン)モジュールタイプのＰＭや、６ in １モジュールにスナバコンデンサなどを備えた７ in １（セブンインワン）モジュールタイプのＰＭ、８ in １（エイトインワン）モジュールタイプのＰＭ、１２ in １（トゥエルブインワン）モジュールタイプのＰＭ、１４ in １（フォーティーンインワン）モジュールタイプのＰＭなどにも適用できる。
（半導体デバイスの具体例）
第１５〜第１８の実施の形態に係るＰＭであって、半導体デバイスとして適用可能な１ in １モジュールタイプのＰＭ５０のＳｉＣ ＭＯＳＦＥＴの模式的回路表現は、図２８に示すように表される。
図２８には、ＳｉＣ ＭＯＳＦＥＴ Ｑに逆並列接続されるダイオードＤＩが示されている。ダイオードＤＩとして寄生ダイオードを用いる場合には省略することもできる。ＳｉＣ ＭＯＳＦＥＴ Ｑの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。また、第１５〜第１８の実施の形態に係るＰＭであって、半導体デバイスとして適用可能な１ in １モジュール５０のＩＧＢＴを（図示せず）を実現することもできる。
また、第１５〜第１８の実施の形態に係るＰＭであって、半導体デバイスとして適用可能な１ in １モジュールタイプのＰＭ５０のＳｉＣ ＭＯＳＦＥＴの詳細回路表現は、図２９に示すように表される。
第１５〜第１８の実施の形態に係るＰＭは、例えば、半導体デバイスが１ in １モジュールタイプのＰＭ５０の構成を備える。すなわち、１個のＳｉＣ ＭＯＳＦＥＴ Ｑが１つのモジュールに内蔵されている。一例として、５チップ（ＭＯＳＦＥＴ×５）搭載可能であり、それぞれのＳｉＣ ＭＯＳＦＥＴ Ｑは、５個まで並列接続可能である。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２９に示すように、ＳｉＣ ＭＯＳＦＥＴ Ｑに並列にセンス用ＭＯＳＦＥＴ Ｑｓが接続される。センス用ＭＯＳＦＥＴ Ｑｓは、ＳｉＣ ＭＯＳＦＥＴ Ｑと同一チップ内に、微細トランジスタとして形成されている。
図２９において、ＳＳは、ソースセンス端子、ＣＳは、電流（カレント）センス端子であり、Ｇは、ゲート端子である。なお、第１５〜第１８の実施の形態においても、ＳｉＣ ＭＯＳＦＥＴ Ｑには、センス用ＭＯＳＦＥＴ Ｑｓが同一チップ内に、微細トランジスタとして形成されていても良い。
（回路構成）
次に、第１５〜第１８の実施の形態に係るＰＭにおいて、半導体デバイスの回路構成例について、より具体的に説明する。
ここでは、第１５〜第１８の実施の形態に係るＰＭの半導体デバイスとして適用可能なモジュールであって、２個の半導体デバイスが１つのモールド樹脂内に封止されたＰＭ、いわゆる２ in １モジュールタイプのＰＭについて説明する。
半導体デバイスとして、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４を適用した２ in １モジュールタイプのＰＭ（２ in １モジュール）１３０Ａの回路構成は、例えば図３０に示すように表される。
すなわち、２ in １モジュール１３０Ａは、図３０に示すように、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４が１つのモジュールとして内蔵された、ハーフブリッジ内蔵モジュールの構成を備える。
ここで、モジュールは、１つの大きなトランジスタとみなすことができるが、内蔵されているトランジスタが１チップまたは複数チップの場合がある。すなわち、モジュールには、１ in １、２ in １、４ in １、６ in １などがあり、例えば、１つのモジュール上において、２個分のトランジスタ（チップ）を内蔵したモジュールは２ in １、２ in １を２組み内蔵したモジュールは４ in １、２ in １を３組み内蔵したモジュールは６ in １と呼ばれている。
図３０に示すように、２ in １モジュール１３０Ａは、２個のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４と、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が、１つのモジュールとして内蔵されている。
図３０において、Ｇ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のゲート信号用のリード端子（いわゆる、ゲート端子）であり、Ｓ１は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１のソース信号用のリード端子（いわゆる、ソースセンス端子）である。同様に、Ｇ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のゲート信号用のリード端子であり、Ｓ４は、ＳｉＣ ＭＯＳＦＥＴ Ｑ４のソース信号用のリード端子である。
また、Ｐは、正側電源入力端子電極であり、Ｎは、負側電源入力端子電極であり、Ｏは、出力端子電極である。
また、第１５〜第１８の実施の形態に係るパワーモジュールの半導体デバイスとして適用可能なモジュールであって、半導体デバイスＱ１・Ｑ４として、ＩＧＢＴを適用した２ in １モジュール（図示せず）を実現することもできる。
第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ２・Ｑ５）、および半導体デバイス（Ｑ３・Ｑ６）についても同様である。
―電源装置―
第１５〜第１８の実施の形態に係る２ in １モジュール１３０Ａによれば、正側電源入力端子電極（第１の電源）Ｐと負側電源入力端子電極（第２の電源）Ｎとの間にＳｉＣ ＭＯＳＦＥＴ（第１のスイッチングデバイス）Ｑ１とＳｉＣ ＭＯＳＦＥＴ（第２のスイッチングデバイス）Ｑ４とが直列接続され、その接続点の電圧を出力端子電極Ｏより出力する電源装置（電源回路）を構成できる。
特に、電源装置において、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４をそれぞれ複数のチップにより構成すると共に、複数のチップの並び方向のチップ間距離（Ｘ２）を、各チップからグラファイト基板の端面までの距離（Ｙ１）よりも短くすることにより、熱拡散性が良好で、構造的にも簡素であり、安価で、より低熱抵抗化が可能な電源装置とすることができる。
なお、ここでの詳細な説明は省略するが、他の実施の形態に係るＰＭの場合も同様に、例えば半導体デバイスとしてＩＧＢＴ Ｑ１・Ｑ４を適用したＰＭにも適用可能である。また、複数のチップをグラファイト基板の配向方向と実質的に直交するようにそれぞれ並べて配置するようにしても良い。
（デバイス構造）
第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ１・Ｑ４）の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴ １３０Ａの模式的断面構造は、図３１に示すように表される。
図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３１に示すように、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３１に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰが延在して配置されていても良い。
図３１において、ＳｉＣ ＭＯＳＦＥＴ １３０Ａは、プレーナゲート型のｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、後述する図３４に示すように、トレンチゲート型のｎチャネル縦型ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃなどで構成されていても良い。
または、第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイスとしては、ＳｉＣ ＭＯＳＦＥＴ １３０Ａの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ２・Ｑ５、Ｑ３・Ｑ６）についても同様である。
さらには、第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイスＱ１〜Ｑ６には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶのワイドバンドギャップ型と称される半導体を用いることができる。
同様に、第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ１・Ｑ４）の例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴ １３０Ｂの模式的断面構造は、図３２に示すように表される。
図３２に示すように、ＩＧＢＴ １３０Ｂは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+ コレクタ領域３７Ｐと、ｐ+ コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
ゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図３２に示すように、ＩＧＢＴ １３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
なお、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体層３１内には、図示していないが、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３２に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰが延在して配置されていても良い。
図３２において、ＩＧＢＴ １３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイス（Ｑ２・Ｑ５、Ｑ３・Ｑ６）についても同様である。
半導体デバイスＱ１〜Ｑ６としては、ＳｉＣ ＤＩ ＭＯＳＦＥＴ、ＳｉＣ Ｔ ＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、或いはＧａＮ系ＨＥＭＴなどのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
―ＳｉＣ ＤＩ ＭＯＳＦＥＴ―
第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの模式的断面構造は、図３３に示すように表される。
図３３に示すＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｎ- 高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３３において、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３３に示すように、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄは、図３３に示すように、ｐボディ領域３２に挟まれたｎ- 高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図３３に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ Ｔ ＭＯＳＦＥＴ―
第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイスの例であって、ＳｉＣ Ｔ ＭＯＳＦＥＴの模式的断面構造は、図３４に示すように表される。
図３４に示すＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ ドレイン領域３７と、ｎ+ ドレイン領域３７に接続されたドレイン電極３８とを備える。
図３４において、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
図示を省略するゲートパッド電極ＧＰは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰは、図３４に示すように、ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
ＳｉＣ Ｔ ＭＯＳＦＥＴ １３０Ｃでは、ＳｉＣ ＤＩ ＭＯＳＦＥＴ １３０Ｄのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETは形成されない。また、ｐボディ領域３２／半導体層３１Ｎ間には、図３３と同様に、ボディダイオードＢＤが形成される。
（応用例）
第１５〜第１８の実施の形態に係るＰＭを用いて構成される３相交流インバータ４０Ａであって、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３５に示すように表される。
同様に、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した３相交流インバータ（図示せず）を実現することもできる。
ＰＭを電源Ｅと接続し、スイッチング動作を行うと、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＯＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａとし、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０９（Ａ／ｓ）となる。
インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（具体例）
次に、図３６を参照して、半導体デバイスとしてＳｉＣ ＭＯＳＦＥＴを適用し、第１５〜第１８の実施の形態に係るＰＭを用いて構成した３相交流インバータ４２Ａについて説明する。
図３６に示すように、３相交流インバータ４２Ａは、ゲートドライバ（ＧＤ）１８０に接続されたパワーモジュール部１３０と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部１３０は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
ここで、ＧＤ１８０は、ＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、ＳｉＣ ＭＯＳＦＥＴ Ｑ２・Ｑ５、およびＳｉＣ ＭＯＳＦＥＴ Ｑ３・Ｑ６に接続されている。
パワーモジュール部１３０は、電源もしくは蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（−）Ｎとの間に接続され、インバータ構成のＳｉＣ ＭＯＳＦＥＴ Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＯＳＦＥＴ Ｑ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
また、図示しないが、半導体デバイスとしてＩＧＢＴを適用し、第１５〜第１８の実施の形態に係るパワーモジュールを用いて構成した３相交流インバータを実現することもできる。
以上説明したように、第１５〜第１８の実施の形態によれば、熱拡散性が良好で、より低熱抵抗化が可能なＰＭおよび電源装置を実現できる。
なお、第１５〜第１８の実施の形態に係るＰＭに適用可能な半導体デバイスとしては、ＳｉＣ系パワーデバイスに限らず、ＧａＮ系やＳｉ系のパワーデバイスなどのワイドバンドギャップ型と称されるパワーデバイスも採用可能である。
また、樹脂モールドされたモールド型パワーモジュールに限らず、ケース型のパッケージによってパッケージングされたパワーモジュールにも適用可能である。
[その他の実施の形態]
上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本実施の形態は、ここでは記載していない様々な実施の形態などを含む。
本実施の形態のパワーモジュールは、例えばＳｉ基板やＳｉＣ基板やＧａＮ基板を用いたＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）などの各種の半導体モジュール作製技術に利用することができ、ＨＥＶ（Hybrid Electric Vehicle）／ＥＶ（Electric Vehicle）向けのインバータ、ロボットなどの産業機器や、産業向け或いは家電向けのインバータやコンバータなど、電源装置を含む、幅広い応用分野に適用可能である。
１、１１、１２、１３、２…ＰＭ（パワーモジュール）
１Ａ…電極パターン（下部電極）
１Ｅ…パワーデバイス（半導体デバイス）
３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ…接合材
５，５Ａ，５Ｂ１，５Ｃ１，５Ｂ２，５Ｃ２…Ｃｕ層
６…モールド樹脂
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ…半導体デバイス
１６、１６Ｄ、１６Ｄ１、１６Ｕ…Ｃｕ配線パターン
１８ＧＰ、１８ＧＰ（ＸＺ）、１８ＧＨ（ＸＺ）、１８ＧＨ（ＹＺ）…グラファイトプレート
１８ＧＰ（ＸＹ）…第１のグラファイトプレート
１８ＧＰ（ＸＺ）１，１８ＧＰ（ＸＺ）２，１８ＧＰ（ＸＺ）３，１８ＧＰ（ＸＺ）４…第２のグラファイトプレート
１８ＧＨ、１８ＧＨ１・１８ＧＨ２…グラファイト基板
２０、２０Ａ…絶縁基板（グラファイト絶縁基板）
２１、２１、２１Ａ、２１Ｎ…セラミックス基板（絶縁層）
２１Ｓ…樹脂シート（絶縁層）
２２…裏面電極パターン（セラミックス基板（絶縁層）の裏面電極層）
２２Ｕ、２２Ｄ…厚銅層
２２Ｃ…銅箔層
２２Ｕ１、２３Ｕ１…ドレイン電極パターン
２２Ｕ２、２３Ｕ２…ソース電極パターン
２３、２３１、２３２、２３Ｄ、２３Ｄ１、２３Ｄ４、２３ＤＮ、２３Ｒ…裏面電極パターン
２４…グラファイト基板の裏面電極層
２５、２５Ｔ…熱伝導層（熱伝導シート層、半田層、銀焼成層）
２５Ｄ（２５Ｄ１〜２５Ｄ６）…ドレイン電極パターン
２５Ｓ（２５Ｓ１〜２５Ｓ６）…ソース電極パターン
２６…接合部材
２７…銀焼成部（銀焼成層、接合部材）
２７Ｓ…半田層
２８…冷却器
２９、２９Ａ…ブロック電極
３０、３０Ａ、３０Ｂ…上部配線
３０ＳＭ…配線リード部
３６…セラミックス基板の表面電極層
３８…ドレイン電極
４０Ａ、４０Ｂ、４２Ａ、４２Ｂ…３相交流インバータ
４１…放熱器
４５…厚銅基板
６１…Ａｌ電極部
６３…Ｎｉメッキ層
１３０Ａ…プレーナゲート型のｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴ
１３０Ｂ…プレーナゲート型のｎチャネル縦型ＩＧＢＴ
１３０Ｃ…トレンチゲート型のｎチャネル縦型ＳｉＣ Ｔ ＭＯＳＦＥＴ
１３０Ｄ…ＳｉＣ ＤＩ ＭＯＳＦＥＴ
ＣＳ…カレントセンス端子
ＣＳ１…カレントセンスパッド電極
Ｄ、Ｄ１、Ｄ４、ＤＴ…ドレイン、ドレイン端子
ＤＣ…デバイス側接合部
Ｆ…放熱器
Ｇ、Ｇ１、Ｇ４、ＧＴ、ＧＴ１、ＧＴ４…ゲート、ゲート端子
ＧＬ（ＧＬ１〜ＧＬ６）…ゲート信号電極パターン
ＧＰ（ＧＰ１〜ＧＰ６）…ゲートパッド電極
ＧＳ（ＧＳ１・ＧＳ２・ＧＳ３・…・ＧＳｎ）…グラファイトシート
ＧＷ（ＧＷ１〜ＧＷ６）…ゲート信号用ボンディングワイヤ
ＭＤ、ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４、ＭＤ５…シミュレーションモデル
Ｑ、Ｑ１〜Ｑ６、ＱＡ、ＱＢ、Ｑａ、Ｑｂ、Ｑｃ、Ｑｄ、Ｑ１１〜Ｑ１３…トランジスタ
Ｏ…出力端子（出力端子電極）
Ｎ…パワー端子（負側電源入力端子電極（負側電力端子））
Ｐ…パワー端子（正側電源入力端子電極（正側電力端子））
ＱＡ１…ＩＧＢＴ
ＱＡ２…ＦＲＤ
ＲＴ…信号部端子
ＳＢ…第２のランド側接合部
ＳＣ…ランド側接合部
ＳＭ（ＳＭ１〜ＳＭ６）…リードフレーム
ＳＭＬ、ＳＭＬ１…延長リードフレーム
Ｓ、Ｓ１〜Ｓ６、ＳＴ…ソース、ソース端子
ＳＬ（ＳＬ１〜ＳＬ６）…ソース信号電極パターン
ＳＰ（ＳＰ１〜ＳＰ６）…ソースパッド電極
ＳＳ、ＳＳＴ、ＳＳＴ１〜ＳＳＴ６…ソースセンス端子
ＳＳＰ、ＳＳＰ１、ＳＳＰ４…ソースセンスパッド電極
ＳＳＷ、ＳＳＷ１〜ＳＳＷ４…ソースセンス用ボンディングワイヤ
ＳＰＭ１…ＳｉＣパワーモジュール
ＴＤ…（熱伝導率の相対的に高い）配向方向
ＰＤ…（熱伝導率の相対的に低い）配向方向
ＰＤ１、ＰＤＡ、ＰＤＢ、ＰＤＣ、ＰＤＤ…配置の方向
ＷＲ…冷却液

Claims (30)

  1. 絶縁基板と、
    前記絶縁基板上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、
    一端が前記パワーデバイスの表面側に接続され、他端が前記絶縁基板に繋がる異方性な熱伝導率を備えるグラファイト配線と
    を備え、
    前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記絶縁基板へ伝達することを特徴とするパワーモジュール。
  2. 前記グラファイト配線は、厚み方向よりも面方向に熱伝導率が高い第１の配向を備えることを特徴とする請求項１に記載のパワーモジュール。
  3. 前記グラファイト配線は、前記第１の配向を有する複数のグラファイトシートを積層してなるプレート構造を備えることを特徴とする請求項２に記載のパワーモジュール。
  4. 前記グラファイト配線は、面方向よりも厚み方向に熱伝導率が高い第２の配向を備えることを特徴とする請求項１に記載のパワーモジュール。
  5. 絶縁性の基板と、前記基板の第１面に配置された第１電極パターンおよび第２電極パターンと、前記第１面に対向する第２面に配置された第３電極パターンとを備える絶縁基板と、
    前記第１電極パターン上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、
    前記第３電極パターン上に配置される放熱器と、
    前記第２電極パターン上に配置されたブロック電極と、
    異方性な熱伝導率を備えるグラファイト配線と、前記グラファイト配線の第１主面に配置された第１配線パターンおよび前記第１主面に対向する第２主面に配置された第２配線パターンとを備え、一端側が前記パワーデバイスの前記表面側に接続されると共に、前記一端側と同一平面で離れた位置の他端側が前記ブロック電極を介して前記第２電極パターンと接続される配線リード部と
    を備え、
    前記グラファイト配線は、厚み方向よりも面方向に熱伝導率が高い第１の配向、または面方向よりも厚み方向に熱伝導率が高い第２の配向のいずれかを備えると共に、前記第１の配向を有する複数のグラファイトシートを積層してなるプレート構造、または前記第２の配向を有する複数のグラファイトシートを積層してなるプレート構造を備え、
    前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記絶縁基板へ伝達することを特徴とするパワーモジュール。
  6. 絶縁性の基板と、前記基板の第１面に配置された第１電極パターンおよび第２電極パターンと、前記第１面に対向する第２面に配置された第３電極パターンとを備える絶縁基板と、
    前記第１電極パターン上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、
    前記第３電極パターン上に配置される放熱器と、
    異方性な熱伝導率を備えるグラファイト配線、および前記グラファイト配線の第１主面に配置され、一端側が前記パワーデバイスの前記表面側に接続されると共に、前記一端側と同一平面で離れた位置の他端側が前記第２電極パターンと接続されるように配線パターンの厚みが部分的に異なるＬ字の断面形状を有する第１配線パターンを有する配線リード部と
    を備え、
    前記グラファイト配線は、厚み方向よりも面方向に熱伝導率が高い第１の配向、または面方向よりも厚み方向に熱伝導率が高い第２の配向のいずれかを備えると共に、前記第１の配向を有する複数のグラファイトシートを積層してなるプレート構造、または前記第２の配向を有する複数のグラファイトシートを積層してなるプレート構造を備え、
    前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記絶縁基板へ伝達することを特徴とするパワーモジュール。
  7. 絶縁性の基板と、
    前記基板上に配置された熱膨張係数に異方性を有するグラファイト基板と、
    前記グラファイト基板上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、
    前記パワーデバイスの表面側に接続された異方性な熱伝導率を備えるグラファイト配線と
    を備え、
    前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記基板へ伝達することを特徴とするパワーモジュール。
  8. 絶縁性の基板と、前記基板上に配置された熱膨張係数に異方性を有するグラファイト基板とを備えるグラファイト絶縁基板と、
    前記グラファイト絶縁基板上に配置され、その表面側と裏面側とに電極を有するパワーデバイスと、
    前記パワーデバイスの表面側に接続された異方性な熱伝導率を備えるグラファイト配線と
    を備え、
    前記パワーデバイスの表面側の熱を前記グラファイト配線を介して前記基板へ伝達することを特徴とするパワーモジュール。
  9. 第１面と前記第１面に対向する第２面とを有し、パワーデバイスの動作により発熱するパワーモジュールであって、
    前記パワーモジュールの前記第１面側に配置された冷却器と、
    前記冷却器の前記パワーモジュールの前記第１面が接合された面に一方面が接合され、前記パワーモジュールの前記第２面に他方面が接合されたグラファイトプレートと
    を備え、
    前記グラファイトプレートは、熱伝導配向の違う２種類のグラファイトプレートが熱伝導率の高い向きで貼り合わされた構造であることを特徴とするパワーモジュール。
  10. 前記グラファイトプレートは、第１のグラファイトプレートに第２のグラファイトプレートが直交する向きで貼り合わされた構造であることを特徴とする請求項９に記載のパワーモジュール。
  11. 第１の電源端子と第２の電源端子との間に直列接続されるとともに第１面と該第１面に対向する第２面とを有する基板の前記第１面上に配置されたパワーデバイスと、前記基板の前記第２面側に配置された冷却器とを有し、該パワーデバイスの接続点を出力端子に接続するように構成されたパワーモジュールであって、
    前記パワーデバイスは第１面と該第１面に対向する第２面とを有し、
    前記冷却器の前記基板の前記第２面側と、前記パワーデバイスの前記第２面側とを熱的に接続するグラファイトプレートを備え、
    前記グラファイトプレートは、熱伝導配向の違う２種類のグラファイトプレートが熱伝導率の高い向きで貼り合わされた構造である
    ことを特徴とするパワーモジュール。
  12. 請求項９〜１１のいずれか１項に記載のパワーモジュールが備えるグラファイトプレート。
  13. 第１主電極パターンおよび信号配線パターンを有する基板と、
    表面に主パッド電極を有し、前記基板上に配置される半導体デバイスと、
    前記主パッド電極と前記第１主電極パターンとの間に接続されたリードフレームと、
    前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記リードフレームと前記第１主電極パターンとの第２接合部と、
    前記第２接合部と前記信号配線パターンとの間に接続された第１ボンディングワイヤと
    を備え、
    前記第２接合部は、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低いことを特徴とするパワーモジュール。
  14. 前記第１ボンディングワイヤは、一端が前記信号配線パターンに接続され、他端が前記第２接合部の前記リードフレームに接続されることを特徴とする請求項１３に記載のパワーモジュール。
  15. 前記第１ボンディングワイヤは、一端が前記信号配線パターンに接続され、他端が前記第２接合部の前記第１主電極パターンに接続されることを特徴とする請求項１３に記載のパワーモジュール。
  16. 前記第１ボンディングワイヤは、Ａｌ、Ｃｕ、クラッド材、またはこれらを１つ以上有する合金を備えることを特徴とする請求項請求項１３〜１５のいずれか１項に記載のパワーモジュール。
  17. 絶縁性の基板と、前記基板上に配置された第１主電極パターン、第２主電極パターン、信号配線パターンおよび制御信号配線パターンとを備える絶縁基板と、
    表面側に主パッド電極および制御パッド電極を有すると共に、裏面側に主電極を有し、前記第２主電極パターン上にフェイスアップで配置される半導体デバイスと、
    前記主パッド電極と前記第１主電極パターンとの間に接続されたリードフレームと、
    前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記第１主電極パターンとの第２接合部と、前記信号配線パターンとの間に接続された第１ボンディングワイヤと、
    前記制御パッド電極と前記制御信号配線パターンとの間に接続された第２ボンディングワイヤと
    を備え、
    前記第１ボンディングワイヤは、一端が、前記信号配線パターンに接続され、他端が、前記第２接合部の前記リードフレームまたは前記第１主電極パターンに接続されることを特徴とするパワーモジュール。
  18. 絶縁性の基板と、前記基板上に配置された第１主電極パターン、第２主電極パターン、信号配線パターン、制御信号配線パターン、および配線電極パターンとを備える絶縁基板と、
    表面に主パッド電極および制御パッド電極を有すると共に、裏面に主電極を有し、前記第２主電極パターン上にフェイスアップで配置される半導体デバイスと、
    前記主パッド電極と前記第１主電極パターンとの間に接続されると共に、前記主パッド電極との接続端側が延長されて前記配線電極パターンと接続されたリードフレームと、
    前記リードフレームと前記主パッド電極との第１接合部、前記第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記第１主電極パターンとの第２接合部、および前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記配線電極パターンとの第３接合部と、
    一端が、前記信号配線パターンと接続されると共に、他端が前記第３接合部に接続された第１ボンディングワイヤと、
    前記制御パッド電極と前記制御信号配線パターンとの間に接続された第２ボンディングワイヤと
    を備え、
    前記第１ボンディングワイヤの他端が、前記第３接合部の前記リードフレームまたは前記配線電極パターンに接続されることを特徴とするパワーモジュール。
  19. 導電性の基板と、
    前記基板上に、絶縁層を介して配置された主電極パターン、信号配線パターンおよび制御信号配線パターンと、
    表面に主パッド電極を有し、前記基板上に配置される半導体デバイスと、
    前記主パッド電極と前記主電極パターンとの間に接続されたリードフレームと、
    前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記主電極パターンとの第２接合部と、前記信号配線パターンとの間に接続された第１ボンディングワイヤと
    を備えることを特徴とするパワーモジュール。
  20. 異方性な熱伝導率を備えるグラファイト基板と、
    前記グラファイト基板上に並べて配置され、動作時に発熱する複数の半導体デバイスと
    を備え、
    前記グラファイト基板の基板面上、前記複数の半導体デバイスの並びの方向が、前記グラファイト基板の熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下となることを特徴とするパワーモジュール。
  21. 前記複数の半導体デバイスの並びの方向は、前記グラファイト基板の熱伝導率が相対的に高い配向方向に実質的に直交することを特徴とする請求項２０に記載のパワーモジュール。
  22. 前記複数の半導体デバイスの並びの方向の間隔距離は、前記半導体デバイスから前記グラファイト基板の端面までの距離よりも短いことを特徴とする請求項２０に記載のパワーモジュール。
  23. 前記グラファイト基板は、面方向よりも厚み方向に熱伝導率が相対的に高い配向を備えることを特徴とする請求項２０〜２２のいずれか１項に記載のパワーモジュール。
  24. 基板と、
    前記基板の第１面に配置された異方性な熱伝導率を備えるグラファイト基板と、
    前記基板の前記第１面に対向する第２面に配置された第１電極パターンと、
    前記グラファイト基板上に配置された第２電極パターンと、
    前記第２電極パターンを介して、前記グラファイト基板上に並べて配置され、動作時に発熱する複数の半導体デバイスと
    を備え、
    前記グラファイト基板は、面方向よりも厚み方向に熱伝導率が相対的に高い配向を備え、
    前記グラファイト基板の基板面上、前記複数の半導体デバイスの並びの方向が、前記グラファイト基板の熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下となることを特徴とするパワーモジュール。
  25. 基板と、前記基板の第１面に配置された異方性な熱伝導率を備えるグラファイト基板とを備えるグラファイト絶縁基板と、
    前記グラファイト基板上に並べて配置され、動作時に発熱する複数の半導体デバイスと
    を備え、
    前記グラファイト基板は、面方向よりも厚み方向に熱伝導率が相対的に高い配向を備え、
    前記グラファイト基板の基板面上、前記複数の半導体デバイスの並びの方向が、前記グラファイト基板の熱伝導率が相対的に低い配向方向を基準として、−４５度以上＋４５度以下となることを特徴とするパワーモジュール。
  26. 絶縁層と、
    前記絶縁層上に配置され、異方性な熱伝導率を備えるグラファイト基板と、
    前記グラファイト基板上に配置され、動作時に発熱する半導体デバイスと
    を備えることを特徴とするパワーモジュール。
  27. 前記グラファイト基板は、表面に前記グラファイト基板の表面電極層を備えることを特徴とする請求項２６に記載のパワーモジュール。
  28. 前記グラファイト基板は、裏面に前記グラファイト基板の裏面電極層を備えることを特徴とする請求項２６または２７に記載のパワーモジュール。
  29. 第１の電源と第２の電源との間に第１のスイッチングデバイスと第２のスイッチングデバイスとが直列接続され、その接続点の電圧を出力とする電源装置であって、
    前記各スイッチングデバイスはそれぞれ複数のチップからなり、グラファイト基板上にそれぞれ並べて配置され、
    前記複数のチップの並び方向のチップ間の間隔距離は、前記各チップから前記グラファイト基板の端面までの距離よりも短いことを特徴とする電源装置。
  30. 絶縁性の基板と、前記基板上に配置された第１主電極パターン、第２主電極パターン、信号配線パターンおよび制御信号配線パターンとを有する絶縁基板の、前記第２主電極パターン上に、表面側に主パッド電極および制御パッド電極を有すると共に、裏面側に主電極を有する半導体デバイスをフェイスアップで配置する工程と、
    前記主パッド電極と前記第１主電極パターンとの間にリードフレームを接続する工程と、
    前記リードフレームと前記主パッド電極との第１接合部と離隔し、前記第１接合部よりも前記半導体デバイス動作時における温度が相対的に低い前記リードフレームと前記第１主電極パターンとの第２接合部と、前記信号配線パターンとの間に、第１ボンディングワイヤを接続する工程と、
    前記制御パッド電極と前記制御信号配線パターンとの間に第２ボンディングワイヤを接続する工程と
    を有することを特徴とするパワーモジュールの製造方法。
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