JP7145190B2 - チップパッケージング構造およびその製造方法 - Google Patents

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Description

本開示は、パッケージング構造およびその製造方法に関し、特に、チップパッケージング構造およびその製造方法に関する。
一般に、発熱密度が高いチップの放熱の問題はホット・スポットで起こる。したがって、広がり抵抗はチップの全体性能および寿命に大きく影響する。具体的には、ホット・スポットが高い広がり抵抗を有する場合、チップの性能が影響を受け、チップの寿命は短くなる。したがって、どのようにチップのホット・スポットの問題を解決し、広がり抵抗を低減し、放熱能力を効率的に向上させて、チップの性能を改善するとともに寿命を増大させることが、課題となっている。
本開示は、チップパッケージング構造の総コストを低減するとともに、チップの性能を改善し寿命を増大させることができる、チップパッケージング構造およびその製造方法を提供する。
本開示のチップパッケージング構造は、放熱基板と、予成型されたチップセットと、相互接続部と、第２の封入材とを含む。予成型されたチップセットは放熱基板上に配置される。相互接続部は、パッケージング構造内に配置され、放熱基板および予成型されたチップセットを電気的に接続する。第２の封入材は、放熱基板の一部、相互接続部の一部または全て、および予成型されたチップセットの一部または全てを覆う。予成型されたチップセットは、熱伝導性基板と、少なくとも２つのチップと、パターニングされた回路と、第１の封入材とを含む。少なくとも２つのチップは、熱伝導性基板上に配置され、熱伝導性基板に熱結合される。パターニングされた回路は予成型されたチップセット内に配置される。少なくとも２つのチップは、パターニングされた回路によって電気的に接続される。第１の封入材は、少なくとも２つのチップと、パターニングされた回路の一部または全てとを覆う。
本開示のチップパッケージング構造の製造方法は、予成型されたチップセットを放熱基板上に配設するステップと、放熱基板および予成型されたチップセットを電気的に接続するため、相互接続部を形成するステップと、放熱基板の一部、相互接続部の一部または全て、および予成型されたチップセットの一部または全てを覆う第２の封入材を形成するステップと、を含む。予成型されたチップセットを形成するステップは、熱伝導性基板を提供するステップと、少なくとも２つのチップが熱伝導性基板に熱結合される形で、少なくとも２つのチップを熱伝導性基板上に配設するステップと、少なくとも２つのチップがパターニングされた回路によって電気的に接続されるようにして、パターニングされた回路を少なくとも２つのチップ上に形成するステップと、少なくとも２つのチップ、およびパターニングされた回路の一部または全てを封入する第１の封入材を形成するステップと、を含む。
したがって、本開示のチップパッケージング構造は、少なくとも２つのチップを予め組み立てることによって形成されたチップセットを熱伝導性基板に熱結合し、熱伝導性基板およびチップセットを封入材によってパッケージングして予成型されたチップセットとし、予成型されたチップセットを放熱基板上に配設することによって形成される。このようにして、シングル・チップ・アーキテクチャによる熱集中の問題を解決することができ、広がり抵抗を予め低減することができる。それに加えて、チップパッケージングの放熱能力が効率的に向上し、使用されるチップの総コストが低減される。したがって、チップの性能を改善することができ、チップの寿命を増大させるこのができるとともに、チップパッケージング構造の総コストが低減される。
本開示の上述の特徴および利点をより分かりやすくするために、以下の特定の実施形態について添付図面と併せて詳細に記載する。
添付図面は、本開示の更なる理解を提供するために含められるものであり、本開示に組み込まれるとともにその一部を構成する。図面は、本開示の実施形態を例証するものであり、説明と併せて、本開示の原理を説明する役割を果たす。
本開示の一実施形態によるチップパッケージング構造を示す概略断面図である。
本開示の一実施形態による製造プロセスの様々な段階におけるチップパッケージング構造を示す三次元概略図である。
本開示の一実施形態によるチップパッケージング構造における少なくとも２つのチップの電気接続モードを示す概略断面図である。
本開示の別の実施形態によるチップパッケージング構造における少なくとも２つのチップの電気接続モードを示す概略断面図である。
本開示の例示的実施形態について、図面を参照して以下に十分に記載するが、本開示は、様々な異なる形態でも実施されてもよく、本明細書に記載する実施形態に限定されるものと解釈すべきではない。図面において、明瞭にするため、各領域、場所、および層のサイズと厚さは実際の縮尺で描かれていないことがある。理解しやすくするため、以下の説明において同じ要素は同じ参照番号を用いて記載される。
別段の明示がない限り、本明細書に記載するいずれの方法も、ステップが特定の順序で実施されることが必須であると決して解釈されるものではない。
図１は、本開示の一実施形態によるチップパッケージング構造を示す概略断面図である。図２Ａ～図２Ｈは、本開示の一実施形態による製造プロセスの様々な段階におけるチップパッケージング構造を示す三次元概略図である。図３Ａは、本開示の一実施形態によるチップパッケージング構造における少なくとも２つのチップの電気接続モードを示す概略断面図である。
図１を参照すると、本実施形態では、チップパッケージング構造１００は、放熱基板１１０と、予成型されたチップセット１２０と、封入材１３０と、相互接続部１４０とを含む。放熱基板１１０の材料は本開示では限定されない。放熱基板１１０は、銅、アルミニウム、またはグラファイトなど、任意の適切な放熱材料で作られてもよい。いくつかの実施形態では、放熱基板１１０は、金属リード・フレーム、絶縁金属基板、または絶縁セラミック基板であってもよい。それに加えて、予成型されたチップセット１２０は放熱基板１１０上に配置され、相互接続部１４０はチップパッケージング構造１００内に配置され、封入材１３０は、放熱基板１１０の一部、相互接続部１４０の一部または全て、および予成型されたチップセット１２０の一部または全てを覆う。本実施形態では、相互接続部１４０は、例えば銅クリップである。他の実施形態では、相互接続部１４０は、例えば、予成型されたチップセット１２０および放熱基板１１０を電気的に接続する、ワイヤ・ボンディング構造または他の導電性構造である。
いくつかの実施形態では、封入材１３０は、成型プロセスによって形成されたモールディング・コンパウンド、またはポッティング・プロセスによって形成されたシリコーン・ゲルであってもよい。一実施形態では、封入材１３０は、エポキシ樹脂または他の適切な樹脂などの絶縁性材料で形成されてもよいが、本開示はそれに限定されない。
本実施形態では、予成型されたチップセット１２０の製造方法は以下のステップを含んでもよい。
図２Ａを参照されたい。第一に、熱伝導性基板１２１０が提供される。いくつかの実施形態では、熱伝導性をより良好にするために、熱伝導性基板１２１０の材料熱伝導性は５０Ｗ／ｍ－ｋ超過であってもよい。熱伝導性基板１２１０の材料は、例えば、銅、アルミニウム、またはグラファイトであってもよい。しかしながら、本開示の熱伝導性基板１２１０の材料はそれに限定されない。熱伝導性基板１２１０は、任意の適切な熱伝導性材料で作られてもよい。いくつかの実施形態では、放熱基板１２１０は、例えば、金属基板、金属リード・フレーム、絶縁金属基板、または絶縁セラミック基板であってもよい。
図２Ｂを参照すると、少なくとも２つのチップ１２２０が熱伝導性基板１２１０上に配設され（図２Ｂには、４つのチップが概略的に示されている）、少なくとも２つのチップ１２２０が熱伝導性基板１２１０に熱結合される。ここで、熱結合は、少なくとも２つのチップ１２２０が熱伝導性基板１２１０に熱を伝達するものとして定義されてもよい。いくつかの実施形態では、接着剤層（図示なし）が、少なくとも２つのチップ１２２０と熱伝導性基板１２１０との間に更に含まれて、少なくとも２つのチップ１２２０および熱伝導性基板１２１０を接着する。
上述の実施形態では、少なくとも２つのチップ１２２０は同一である。１つのチップのサイズが大きくなるほど、チップに必要なコストが高くなるので、本実施形態では、複数のよりサイズが小さい同一のチップ１２２０を組み立ててチップセットとしており、それによってチップセットが単一の大きいサイズのチップと同じ電気特性を維持する一方で、過度の熱集中を回避するとともにチップのコストを低減し、それによってチップパッケージング構造の全体の広がり抵抗および総コストを低減している。
いくつかの実施形態では、チップ１２２０は、３端子チップ、２端子チップ、または多端子チップであってもよい。３端子チップは、ゲート、ソース、およびドレインを含んでもよく、２端子チップは、正極端子および負極端子を含んでもよく、多端子チップは、電流感知または電圧クランプなどの特定の機能用の追加端子を含んでもよい。例えば、チップ１２２０は、パワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ）、高速リカバリ・ダイオード（ＦＲＤ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、またはそれらの組み合わせを含んでもよく、予成型されたチップセット１２０の各チップ１２２０は、互いに同じであっても異なってもよい。しかしながら、本開示はそれに限定されない。チップ１２２０は、実際の設計要件にしたがって、任意の適切なタイプのチップであってもよい。
４つの３端子チップの組み合わせが図２Ｂに示されているが、本開示のチップ１２２０の組み合わせモードはそれに限定されず、実際の設計要件にしたがって構成されてもよいことが注目されるべきである。例えば、いくつかの実施形態では、少なくとも２つのチップ１２２０は全て３端子チップであってもよい。他の実施形態では、少なくとも２つのチップ１２２０は全て２端子チップであってもよい。更に他の実施形態では、少なくとも２つのチップ１２２０は、３端子チップと２端子チップの組み合わせを含んでもよい。
いくつかの実施形態では、チップ１２２０は、炭化シリコン（ＳｉＣ）または窒化ガリウム（ＧａＮ）のワイド・バンドギャップ半導体であってもよい。ワイド・バンドギャップ半導体チップのサイズが大きくなるほど、歩留まり率は低くなるので、単一の大きいサイズのワイド・バンドギャップ・チップには、複数の小さいサイズのチップよりも高価であるという不利な点がある。結果として、チップセットを配設することで、ワイド・バンドギャップ・チップを含むチップパッケージング構造の総コストをより効率的に低減することができるが、本開示はそれに限定されない。
本実施形態では、図２Ｂに示されるように、３端子チップがチップ１２２０の一例として使用され、本実施形態のチップ１２２０は、ゲート１２２２と、ソース１２２４と、ドレイン（図示なし）とを含む。少なくとも２つのチップ１２２０のゲート１２２２およびソース１２２４は、チップ１２２０の前面１２２０ａに配置されてもよく、ドレインは、ゲート１２２２およびソース１２２４とは反対の後面に配置されてもよい。換言すれば、チップ１２２０は熱伝導性基板１２１０上に配置され、前面１２２０ａにゲート１２２２およびソース１２２４が上向きに配置されてもよい。したがって、チップ１２２０のゲート１２２２およびソース１２２４よりも、チップ１２２０のドレインの方が熱伝導性基板１２１０に近いが、本開示はそれに限定されず、チップ１２２０の配置は実際の必要性にしたがって調節されてもよい。換言すれば、チップ１２２０は、フェースアップ・ダイ・ボンディングによって熱伝導性基板１２１０上に配設されてもよく、またはフェースダウン・ダイ・ボンディングによって（つまり、「反転されて」）熱伝導性基板１２１０上に配設されてもよい。
図２Ｃ～図２Ｆおよび図３Ａを同時に参照されたい。パターニングされた回路１２３０は、少なくとも２つのチップ１２２０がパターニングされた回路１２３０によって電気的に接続されるようにして、少なくとも２つのチップ１２２０上に形成される。本実施形態では、図３Ａに示されるように、少なくとも２つのチップ１２２０は、パターニングされた回路１２３０を介して並列で電気的に接続されてもよいが、本開示はそれに限定されない。他の実施形態では、少なくとも２つのチップ１２２０は、他の形でパターニングされた回路によって電気的に接続されてもよく、例えば直列で電気的に接続される。
更に、パターニングされた回路１２３０は以下のステップによって形成されてもよい。第一に、図２Ｃに示されるように、導体層１２３２がチップ１２２０上に形成されて電極を形成する。具体的には、電極は、チップ１２２０のゲート１２２２およびソース１２２４上に形成され、続いて、ゲート１２２２とソース１２２４との間を電気的に接続するように配設されてもよい。次に、図２Ｄに示されるように、誘電体層１２３４が導体層１２３２上に形成されて電極を電気的に絶縁し、誘電体層１２３４は、ゲート１２２２およびソース１２２４の電極の頂部を露出させてもよい。
次に、図２Ｅに示されるように、導体層１２３６が誘電体層１２３４上に形成されて、電気的接続経路が少なくとも２つのチップ１２２０のゲート１２２２の間に形成され、ソース１２２４の上方における電極構造が厚くなる。その後、図２Ｆに示されるように、導体層１２３８が導体層１２３６上に形成され、続いて、ゲート１２２２、ソース１２２４、および露出したパッド１２５０の間を電気的に接続するように配設される（図２Ｈを参照されたい）。このように、導体層１２３２、誘電体層１２３４、導体層１２３６、および導体層１２３８は、パターニングされた回路１２３０を形成してもよい。
導体層１２３２、導体層１２３６、および導体層１２３８の材料は、例えば、電気めっきによって形成された銅層であり、誘電体層１２３４は、例えば、モールディング・プロセスによって形成されたエポキシ樹脂層である。しかしながら、本開示はそれに限定されない。導体層１２３２、導体層１２３６、導体層１２３８、および誘電体層１２３４は、任意の適切な材料および方法によって形成されてもよい。
本開示のパターニングされた回路１２３０における導体層および誘電体層の接続モードおよび層数は、実際の設計要件にしたがって調節されてもよく、本実施形態の接続モードおよび層数に限定されないことが注目されるべきである。
図２Ｇを参照されたい。封入材１２４０は、少なくとも２つのチップ１２２０、およびパターニングされた回路１２３０の一部または全てを覆うように形成される。いくつかの実施形態では、封入材１２４０は、モールディング・プロセスまたはポッティング・プロセスによって形成されたモールディング・コンパウンドまたはシリコン・ゲルであってもよい。一実施形態では、封入材１２４０は、エポキシ樹脂または他の適切な樹脂などの絶縁性材料で形成されてもよいが、本開示はそれに限定されない。
本実施形態では、封入材１２４０および封入材１３０は異なるステップで形成されてもよい。例えば、予成型されたチップセット１２０を封入材１２４０とともに形成するため、第１のパッケージングが実施されてもよい。次に、予成型されたチップセット１２０が放熱基板１１０上に配設されて、予成型されたチップセット１２０および放熱基板１１０を封入するように封入材１３０を更に形成する、第２のパッケージングが実施されてもよい。
いくつかの実施形態では、封入材１２４０および封入材１３０の材料は異なってもよい。他の実施形態では、封入材１２４０および封入材１３０の材料は実質的に同じであってもよい。封入材１２４０および封入材１３０は異なるステップで形成されるので、封入材１２４０および封入材１３０の材料が実質的に同じ場合であっても、それら２つが隣接する位置には依然として境界面があることが注目されるべきである。それに加えて、封入材１２４０は第１の封入材であってもよく、封入材１３０は第２の封入材であってもよい。
図２Ｈを参照されたい。本実施形態では、露出したパッド１２５０が封入材１２４０上に更に形成されてもよく、それによって、少なくとも２つのチップ１２２０が、露出したパッド１２５０を通して相互接続部１４０によって放熱基板１１０に電気的に接続されてもよく、または露出したパッド１２５０が放熱基板１１０に直接電気的に接続されてもよい。図１を再び参照すると、予成型されたチップセット１２０が、露出したパッド１２５０を上に、熱伝導性基板１２１０を下にして放熱基板１１０上に配設されると、予成型されたチップセット１２０の露出したパッド１２５０は、相互接続部１４０によって放熱基板１１０に電気的に接続され、予成型されたチップセット１２０の熱伝導性基板１２１０は、放熱基板１１０に直接電気的に接続される。予成型されたチップセット１２０が、熱伝導性基板１２１０を上に、露出したパッド１２５０を下にして放熱基板１１０上に配設されると、予成型されたチップセット１２０の露出したパッド１２５０は、放熱基板１１０に直接電気的に接続され、熱伝導性基板１２１０は、相互接続部１４０によって放熱基板１１０に電気的に接続される。露出したパッド１２５０は、例えば、電気めっきによって形成された銅層であるが、本開示はそれに限定されない。
本実施形態では、チップパッケージング構造１００は、放熱基板１１０と、予成型されたチップセット１２０と、第２の封入材１３０と、相互接続部１４０とを含む。予成型されたチップセット１２０は放熱基板１１０上に配置され、相互接続部１４０は、放熱基板１１０および予成型されたチップセット１２０を電気的に接続する。予成型されたチップセット１２０は、熱伝導性基板１２１０と、少なくとも２つのチップ１２２０と、パターニングされた回路１２３０と、封入材１２４０とを含む。少なくとも２つのチップ１２２０は、熱伝導性基板１２１０上に配置され、熱伝導性基板１２１０に熱結合される。パターニングされた回路１２３０は、予成型されたチップセット１２０内に配置され、少なくとも２つのチップ１２２０はパターニングされた回路１２３０によって電気的に接続される。封入材１２４０は、少なくとも２つのチップ１２２０、およびパターニングされた回路１２３０の一部または全てを覆う。
上述の実施形態では、予成型されたチップセット１２０と相互接続部１４０との間、および予成型されたチップセット１２０と放熱基板１１０との間にそれぞれ、予成型されたチップセット１２０を放熱基板１１０および相互接続部１４０と接着する、接着剤層（図示なし）が更に含まれてもよい。
したがって、本実施形態のチップパッケージング構造１００は、少なくとも２つのチップ１２２０を予め組み立てることによって形成されたチップセットを熱伝導性基板１２１０に熱結合し、熱伝導性基板１２１０およびチップセットを封入材１２４０によってパッケージングして予成型されたチップセット１２０とし、予成型されたチップセット１２０を放熱基板１１０上に配設することによって形成される。このように、広がり抵抗を低減することができ、チップ１２２０の熱集中の問題を解決することができる。それに加えて、放熱能力を効率的に向上させることができ、チップ１２２０のコストを低減することができる。したがって、チップ１２２０の性能が改善され、チップ１２２０の寿命が増大するとともに、チップパッケージング構造１００の総コストが低減される。
具体的には、チップ１２２０によって発生した熱を、予成型されたチップセット１２０の熱伝導性基板１２１０を通して誘導し、次に放熱基板１１０を通して放散させて、熱が一部の範囲に過度に集中しないようにしてもよい。したがって、チップ１２２０の熱集中の問題を解決することができ、広がり抵抗を低減することができ、放熱能力を効率的に向上させることができるので、チップ１２２０の性能が改善され、チップ１２２０の寿命が増大する。更に、１つのチップのサイズが大きくなるほど、チップに必要なコストが高くなるので、複数のよりサイズが小さい同一のチップ１２２０を組み立ててチップセットにすることで、チップ１２２０のコストを低減することができる一方で、チップ１２２０が単一の大きいサイズのチップと同じ電気特性を維持し、それによってチップパッケージング構造１００の総コストが低減される。
いくつかの実施形態では、チップパッケージング構造１００の構造的な広がり抵抗が、１．２０８（℃／Ｗ）から０．７０７（℃／Ｗ）に低減されてもよい。換言すれば、チップパッケージング構造１００は、構造的な広がり抵抗を効率的に低減することができ、それによって全体の構造的な熱抵抗が約４０％低減されるが、本開示はそれに限定されない。
いくつかの実施形態では、チップパッケージング構造１００は、例えばパワー・チップパッケージング構造であってもよいが、本開示はそれに限定されない。
以下の実施形態は、上述の実施形態の構成要素の参照番号および内容の一部に従うものであり、同じまたは類似の要素を表すのに同じまたは類似の参照番号が使用され、同じ技術的内容の説明は省略されることが注目されるべきである。省略した部分の説明は、上述の実施形態に見出すことができ、以下の実施形態では繰り返されない。
図３Ｂは、本開示の別の実施形態によるチップパッケージング構造における少なくとも２つのチップの電気接続モードを示す概略断面図である。図３Ｂを参照されたい。図３Ｂの実施形態は図３Ａの実施形態と類似しており、違いは、図３Ｂの実施形態では、少なくとも２つのチップ１２２０が、パターニングされた回路１２３０によって直列で電気的に接続されてもよく、それによって、予成型されたチップセット１２０において電気接続モードをより柔軟に構成できる点である。
要約すると、本開示のチップパッケージング構造のチップによって発生した熱を、予成型されたチップセットの熱伝導性基板を通して誘導し、次に放熱基板を通して放散させて、熱が一部の範囲に過度に集中しないようにしてもよい。したがって、チップの熱集中の問題を解決することができ、構造的な広がり抵抗を低減することができ、放熱能力を効率的に向上させることができるので、チップの性能が改善され、チップの寿命が増大する。それに加えて、１つのチップのサイズが大きくなるほど、チップに必要なコストが高くなるので、複数のよりサイズが小さい同一のチップを組み立ててチップセットにすることで、チップのコストを低減する一方で、チップが単一の大きいサイズのチップと同じ電気特性を維持することができ、それによってチップパッケージング構造の総コストが低減される。
本開示を上述の実施形態において開示してきたが、本開示はそれに限定されない。関連技術分野の通常の知識を有する者であれば、本開示の趣旨および範囲から逸脱することなく、何らかの変更および修正を行うことができる。本開示の保護の範囲は、以下の請求の範囲によって定義されるものとする。
チップパッケージング構造およびその製造方法は、パッケージング構造およびその製造方法に適用されてもよい。
１００ チップパッケージング構造
１１０ 放熱基板
１２０ 予成型されたチップセット
１３０、１２４０ 封入材
１４０ 相互接続部
１２１０ 熱伝導性基板
１２２０ チップ
１２２２ ゲート
１２２４ ソース
１２２０ａ 前面
１２３０ パターニングされた回路
１２３２、１２３６、１２３８ 導体層
１２３４ 誘電体層
１２５０ 露出したパッド

Claims (14)

  1. 放熱基板と、
    該放熱基板上に配置される予成型されたチップセットであって、
    熱伝導性基板と、
    該熱伝導性基板上に配置され、該熱伝導性基板に熱結合される少なくとも２つのチップと、
    該予成型されたチップセット内に配置されるパターニングされた回路であって、該少なくとも２つのチップがパターニングされた回路によって電気的に接続される、パターニングされた回路と、
    該少なくとも２つのチップ、および該パターニングされた回路の一部または全てを覆う第１の封入材と、を備える予成型されたチップセットと、
    チップパッケージング構造内に配置され、該放熱基板および該予成型されたチップセットを電気的に接続する相互接続部と、
    該放熱基板の一部、該相互接続部の一部または全て、および該予成型されたチップセットの一部または全てを覆う第２の封入材と、を備える、チップパッケージング構造。
  2. 前記少なくとも２つのチップが、前記パターニングされた回路によって直列または並列で電気的に接続される、請求項１に記載のチップパッケージング構造。
  3. 前記少なくとも２つのチップが、金属酸化物半導体電界効果トランジスタ、高速リカバリ・ダイオード、絶縁ゲート・バイポーラ・トランジスタ、炭化シリコン・ワイド・バンドギャップ半導体トランジスタ、窒化ガリウム・ワイド・バンドギャップ半導体トランジスタ、またはそれらの組み合わせを含む、請求項１に記載のチップパッケージング構造。
  4. 前記放熱基板が、金属リード・フレーム、絶縁金属基板、または絶縁セラミック基板であり、前記熱伝導性基板が、金属基板、金属リード・フレーム、絶縁金属基板、または絶縁セラミック基板である、請求項１に記載のチップパッケージング構造。
  5. 前記予成型されたチップセットが、前記第１の封入材上に配置される露出したパッドを備え、前記少なくとも２つのチップが、該露出したパッドを通して前記相互接続部によって前記放熱基板に電気的に接続され、前記予成型されたチップセットの前記熱伝導性基板が、前記放熱基板に直接電気的に接続される、請求項１に記載のチップパッケージング構造。
  6. 前記予成型されたチップセットが、前記第１の封入材上に配置される露出したパッドを備え、前記少なくとも２つのチップが、該露出したパッドを通して前記放熱基板に直接電気的に接続され、前記予成型されたチップセットの前記熱伝導性基板が、前記相互接続部を通して前記放熱基板に電気的に接続される、請求項１に記載のチップパッケージング構造。
  7. 前記少なくとも２つのチップが同一である、請求項１に記載のチップパッケージング構造。
  8. 接着剤層を、前記少なくとも２つのチップと前記熱伝導性基板との間に更に備えて、前記少なくとも２つのチップおよび前記熱伝導性基板を接着する、請求項１に記載のチップパッケージング構造。
  9. 前記予成型されたチップセットと前記相互接続部との間、および前記予成型されたチップセットと前記放熱基板との間にそれぞれ、前記予成型されたチップセットを前記放熱基板および前記相互接続部と接着する、接着剤層を備える、請求項１に記載のチップパッケージング構造。
  10. 前記少なくとも２つのチップは、ゲートとソースとを含み、
    前記パターニングされた回路は、
    前記ゲートおよび前記ソース上に電極を形成するため、前記ゲートおよび前記ソース上に形成された第１の導体層と、
    前記電極を電気的に絶縁し、前記ゲートおよび前記ソースの前記電極の頂部を露出させるため、前記第１の導体層に形成された誘電体層と、
    前記少なくとも２つのチップの前記ゲートの間に電気的接続経路を形成させるため、前記誘電体層に形成された第２の導体層と、
    前記第２の導体層に形成された第３の導体層と、
    を含む、請求項１～９の何れか一項に記載のチップパッケージング構造。
  11. 予成型されたチップセットを放熱基板上に配設するステップであって、
    該予成型されたチップセットを形成するステップが、
    熱伝導性基板を提供するステップと、
    少なくとも２つのチップが該熱伝導性基板に熱結合される形で、該少なくとも２つのチップを該熱伝導性基板上に配設するステップと、
    該少なくとも２つのチップがパターニングされた回路によって電気的に接続されるようにして、該パターニングされた回路を該少なくとも２つのチップ上に形成するステップと、
    該少なくとも２つのチップ、および該パターニングされた回路の一部または全てを封入する第１の封入材を形成するステップと、を含み、
    該放熱基板および該予成型されたチップセットを電気的に接続するため、相互接続部を形成するステップと、
    該放熱基板の一部、該相互接続部の一部または全て、および該予成型されたチップセットの一部または全てを覆う第２の封入材を形成するステップと、を含む、チップパッケージング構造の製造方法。
  12. 前記予成型されたチップセットが形成された後、前記予成型されたチップセットが次に前記放熱基板上に配設され、前記第１の封入材および前記第２の封入材が異なるステップで形成される、請求項１１に記載のチップパッケージング構造の製造方法。
  13. 前記少なくとも２つのチップを前記熱伝導性基板上に配設するステップが、フェースアップ・ダイ・ボンディングによって、またはフェースダウン・ダイ・ボンディングによって、前記少なくとも２つのチップを前記熱伝導性基板上に配設することを含む、請求項１１に記載のチップパッケージング構造の製造方法。
  14. 前記少なくとも２つのチップは、ゲートとソースとを含み、
    前記パターニングされた回路は、
    前記ゲートおよび前記ソース上に電極を形成するため、前記ゲートおよび前記ソース上に第１の導体層を形成するステップと、
    前記電極を電気的に絶縁し、前記ゲートおよび前記ソースの前記電極の頂部を露出させるため、前記第１の導体層に誘電体層を形成するステップと、
    前記少なくとも２つのチップの前記ゲートの間に電気的接続経路を形成させるため、前記誘電体層に第２の導体層を形成するステップと、
    前記第２の導体層に第３の導体層を形成するステップと、により形成される、請求項１１～１３の何れか一項に記載のチップパッケージング構造の製造方法。
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