KR20120051902A - 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지 - Google Patents

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KR20120051902A
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Abstract

본 발명에 따른 반도체 패키지는, 수평한 제1 표면을 갖는 주 부분, 주 부분으로부터 연장되며 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 도전성 클립(clip)과, 도전성 클립의 제1 표면 상에 배치된 세라믹층을 포함하는 클립 구조, 클립 구조의 하부에 위치하는 리드프레임 구조, 리드프레임 구조와 클립 구조 사이에 위치하는 제1 반도체 다이, 클립 구조의 상부에 위치하는 제2 반도체 다이, 및 리드프레임 구조, 클립 구조 및 반도체 다이를 적어도 부분적으로 덮는 몰딩 물질을 포함한다.

Description

반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지{Clip structure for semiconductor package and a semiconductor package using the same}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 반도체 패키지용 클립 구조와 이를 이용한 개선된 구조의 반도체 패키지에 관한 것이다.
반도체 패키지는 반도체 칩 또는 다이(die), 리드 프레임(lead frame) 및 패키지 바디(package body)를 포함하여 구성된다. 반도체 칩은 리드 프레임의 다이 패드(die pad) 상에 부착되며, 리드 프레임의 리드(lead)와는 와이어(wire)에 의하여 상호 전기적으로 연결된다. 일반적으로 전력용 반도체 소자, 예를 들면 파워모스펫(Power MOSFET) 또는 IGBT를 구현하는 반도체 패키지는 작은 스위칭 손실과 도통 손실을 가지며, 낮은 소스-드레인간 온 저항(RdsON)을 갖는 것을 요구하고 있다. 이러한 반도체 패키지는 스위칭 모드 파워 서플라이(switching mode power supply), DC-DC 컨버터(DC-DC converter), 형광등용 전자식 안정기, 전동기용 인버터 등의 소자들에 사용되어, 이러한 소자들의 에너지 효율을 높이고 발열을 줄임으로써 최종적인 제품의 크기를 줄여 자원 절약을 이룰 수 있다.
종래의 반도체 패키지는 드레인 리드를 갖는 다이 패드에 반도체 다이를 전기적으로 접속하고, 이어서 그 외주연의 게이트 리드와 소스 리드를 반도체 다이에 골드(Au) 또는 알루미늄(Al)과 같은 도전성 와이어(wire)로 상호간 본딩한다. 이어서, 다이 패드, 게이트 리드, 소스 리드 및 반도체 다이는 밀봉재로 밀봉된다. 이러한 종래의 반도체 패키지는 리드 프레임과 반도체 다이를 전기적으로 연결하기 위해 주로 골드(Au) 또는 알루미늄(Al) 등의 도전성 와이어(wire)를 하나 이상 구비하여 본딩하는 방식을 사용하였다.
한편, 반도체 집적회로 소자에 대한 패키징 기술은 소형화 및 고용량화에 대한 요구에 따라 지속적으로 발전하고 있으며, 최근에는 소형화 및 고용량화와 실장 효율성을 만족시킬 수 있는 스택 패키지(Stack package)에 대한 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다. 스택 패키지는 제조 기술에 따라 개별 반도체 칩을 스택한 후, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법으로 분류할 수 있으며, 이러한 스택 패키지는 금속 와이어 또는 관통 실리콘 비아 등을 통하여 전기적으로 연결된다.
도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 금속 와이어를 이용한 스택 패키지(100)는 적어도 2개 이상의 반도체 칩(110)들이 기판(120) 상에 접착제(114)를 매개로 해서 스택되고, 각 칩(110)과 기판(120)이 금속 와이어(116)를 통해 전기적으로 연결된다. 미설명된 도면부호 112는 본딩 패드를, 122는 접속 패드를, 124는 볼랜드를, 170은 외부접속단자를, 그리고, 190은 봉지부를 각각 나타낸다.
그러나, 종래의 금속 와이어를 이용한 스택 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 각 칩에 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가하고, 각 칩의 본딩 패드에 와이어 본딩을 하기 위한 갭(Gap)이 요구되므로 패키지의 전체 높이가 높아진다. 또한 종래의 스택 패키지는 각 반도체 칩과 기판 간의 신호 연결이 금속 와이어에 의해 이루어지므로 속도가 느려지고, 전기적 연결을 위해 많은 수의 금속 와이어가 사용되어 각 칩의 전기적 특성 열화가 발생한다.
이에 따라, 금속을 클립(clip) 형상으로 구현하여 반도체 다이와 리드 프레임을 전기적으로 연결하는 방식이 개발되었다. 외부 터미널로의 외부 연결부를 형성하기 위하여 와이어 대신에 클립(clip)을 이용하는 반도체 패키지들은 종종 "와이어리스(wireless)" 패키지들로 지칭된다. 통상적인 와이어리스 패키지는 반도체 다이에 부착된 클립을 포함하는데, 와이어를 기초로 하는 전기적 연결부를 사용하는 패키지들에 비하여 와이어리스 패키지들은 우수한 전기적 및 열적 성능을 가진다. 통상적으로, 와이어리스 패키지들은 소비자들의 회로 보드들 내로 설계될 필요가 있고, 이는 회로 보드들이 특유의 풋프린트(footprints) 및 핀 할당들을 가지기 때문이다. 최근 들어 전자기기의 고속화, 대용량화 및 소형화가 진행되면서 후속의 열 공정에 의한 영향을 최소화할 수 있는 다양한 형태의 기판 및 이를 사용하는 반도체 패키지에 대한 요구가 증가하고 있다. 예를 들면, 하나의 반도체 패키지 내에 복수 개의 반도체 칩을 적층하여 패키지 크기를 감소시키면서 다양한 기능의 반도체 소자를 제조하거나, 열 방출이 용이하고 열적 안정성이 우수한 패키지 등이 요구되고 있다.
본 발명이 해결하려는 과제는 하나의 패키지 내에 복수 개의 반도체 칩을 적층할 수 있도록 하는 적층형 반도체 패키지를 위한 클립 구조를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는 열전달이 우수하여 패키지 내부의 열을 효과적으로 배출하여 열적 우수성이 증가된 반도체 패키지를 위한 클립 구조를 제공하는 데 있다.
본 발명이 해결하려는 또 다른 과제는 상기한 클립 구조를 이용한 반도체 패키지를 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명의 실시예에 따른 클립 구조는, 수평한 제1 표면을 갖는 주 부분과, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 도전성 클립(clip); 및 상기 주 부분의 제1 표면 상에 배치된 세라믹층을 포함한다. 상기 다운셋 부분은 적어도 하나 이상의 단차를 포함할 수 있다. 상기 세라믹층의 상부에 배치된 도전층을 더 포함할 수 있으며, 상기 클립은 소스 클립 또는 게이트 클립일 수 있다.
상기 과제를 이루기 위한 본 발명의 실시예에 따른 반도체 패키지는, 수평한 제1 표면을 갖는 주 부분, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 도전성 클립(clip)과, 상기 도전성 클립의 상기 제1 표면 상에 배치된 세라믹층을 포함하는 클립 구조; 상기 클립 구조에 커플링된 반도체 다이; 및 상기 클립 구조와 상기 반도체 다이를 적어도 부분적으로 덮는 몰딩 물질을 포함한다.
본 발명의 반도체 패키지에 있어서, 상기 클립 구조의 상기 세라믹층의 표면이 상기 몰딩 물질에 의해 노출될 수 있다. 그리고, 상기 반도체 패키지는 리드프레임 구조를 더 포함하고, 상기 반도체 다이는 상기 리드프레임 구조와 상기 클립 구조 사이에 위치할 수 있다. 또한, 상기 세라믹층 상에 배치된 도전층을 더 포함하며, 상기 도전층의 표면이 몰딩재에 의해 노출될 수 있다. 또한, 상기 클립은 소스 클립 또는 게이트 클립이며, 상기 소스 클립 및 게이트 클립이 상기 세라믹층에 의해 연결될 수 있다.
상기 과제를 이루기 위한 본 발명의 다른 실시예에 따른 반도체 패키지는, 수평한 제1 표면을 갖는 주 부분, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 도전성 클립(clip)과, 상기 도전성 클립의 상기 제1 표면 상에 배치된 세라믹층을 포함하는 클립 구조; 상기 클립 구조의 하부에 위치하는 리드프레임 구조; 상기 리드프레임 구조와 상기 클립 구조 사이에 위치하는 제1 반도체 다이; 상기 클립 구조의 상부에 위치하는 제2 반도체 다이; 및 상기 리드프레임 구조, 클립 구조 및 반도체 다이를 적어도 부분적으로 덮는 몰딩 물질을 포함한다.
본 발명의 반도체 패키지에 있어서, 상기 제1 반도체 다이는 상기 클립 구조와 커플링되어 상기 리드프레임의 리드와 연결되고, 상기 제2 반도체 다이는 도전성 와이어 또는 클립 구조를 통해 상기 리드와 연결될 수 있다. 상기 다운셋 부분은 적어도 하나 이상의 단차를 포함할 수 있으며, 상기 클립은 소스 클립 또는 게이트 클립일 수 있다. 그리고, 상기 제2 반도체 다이의 상부에 적어도 하나 이상의 반도체 다이를 더 포함할 수 있다.
도 1은 종래의 금속 와이어를 이용한 스택 패키지를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 세라믹 클립을 포함하는 반도체 패키지를 도시한 단면도이다.
도 3a는 본 발명의 클립 구조의 저면을 나타내보인 도면이고, 도 3b 내지 도 3d는 클립 구조의 측단면을 나타내보인 단면도들이다.
도 4a는 본 발명의 제2 실시예에 따른 반도체 패키지의 상면도이고, 도 4b는 반도체 패키지의 단면도이다.
도 5a 및 도 5b는 본 발명의 제3 실시예의 반도체 패키지를 도시한 상면도 및 단면도이다.
도 6 및 도 7은 본 발명에 따른 클립 구조의 다른 실시예들을 나타내보인 사시도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 2는 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내보인 도면으로, 세라믹 클립 구조를 포함하는 적층형 패키지의 단면도이다.
도 2를 참조하면, 본 발명의 반도체 패키지(200)는 리드프레임 구조(210), 반도체 다이(220, 222), 클립 구조(230)를 포함한다. 리드프레임 구조(210)는 실질적으로 반도체 다이가 실장되는 리드프레임 패드(211)와 패키지 외부로의 신호전달을 위한 리드(212, 213)로 구성된다. 리드프레임 패드(211)는 상호 반대되는 제1 표면(211a) 및 제2 표면(211b)을 가지며 제1 표면(211a) 상에 반도체 다이(220)가 실장된다.
리드프레임 패드(211)의 주변 영역에는 소정의 갭(gap)을 두고서 다수의 리드들(212, 213)이 배치된다. 리드(212, 213)는 그 밑면(212b)이 리드프레임 패드(211)의 제2 표면(211b)과 동일한 평면을 형성한다. 즉, 리드(212, 213)의 밑면(212b)과 리드프레임 패드(211)의 제2 표면(211b)이 동일한 레벨에 위치한다.
리드프레임 패드(211)의 제2 표면(211b)과 리드(212)의 밑면(212b)은 몰딩재에 의하여 패키지 외부로 노출된다. 이때, 리드프레임 패드의 제2 표면(211b) 및 리드의 밑면(212b)은 모두가 노출될 수 있으며 또는 도시된 바와 같이 일부만이 노출될 수도 있다. 리드프레임 구조(210)의 상기 노출된 하측 표면은 반도체 패키지(200)를 위한 추가적인 드레인 연결 및 추가적인 냉각 경로를 제공하게 된다. 리드프레임 구조(210)는 모든 적절한 물질을 포함할 수 있다. 예를 들어, 리드프레임 구조(210)는 구리, 구리 합금들, 또는 다른 모든 적절한 전도성 물질을 포함할 수 있다. 필요한 경우, 솔더 가능한 금속으로 도금될 수도 있다.
제1 반도체 다이(220)는 예를 들면 에폭시 접착제 또는 솔더(solder) 등 절연성 접착제 또는 절연성 테이프(tape)를 통해 리드프레임 패드(211)의 제1 표면(211a) 상에 부착된다. 접착제의 종류에는 특별한 제한이 없다. 제2 반도체 다이(222)는 클립 구조(230) 상부에 위치한다.
제1 및 제2 반도체 다이(220, 222)는 모든 적절한 반도체 소자를 포함할 수 있다. 적절한 반도체 소자들은 실리콘과 같은 반도체 물질을 포함할 수 있고, 수직 또는 수평 소자들을 포함할 수 있다. 수직 소자들은 전류가 다이를 통하여 수직으로 흐르도록, 상기 다이의 일측에 적어도 하나의 입력부를 가지고 상기 다이의 타측에 출력부를 가진다. 수평 소자들은 전류가 다이를 통하여 수평으로 흐르도록, 적어도 상기 다이의 일측에 적어도 하나의 입력부와 상기 다이의 동일 측에 적어도 하나의 출력부를 가진다. 반도체 다이(220, 222) 내의 반도체 소자는 예를 들면 다이오드, 트랜지스터, 다이리스터(thyristor), 또는 IGBT와 같은 전원 반도체 장치, 선형 장치, 집적 회로(IC), 논리 회로 등 다양한 반도체 장치를 포함할 수 있다.
제1 반도체 다이(220)와 제2 반도체 다이(222)는 클립 구조(230)를 매개로 하여 상, 하 적층되어 있다. 제1 반도체 다이(220)는 리드프레임 패드(211)와 클립 구조(230) 사이에 위치하고, 제2 반도체 다이(222)는 클립 구조(230) 상에 위치한다. 제1 반도체 다이(220)와 제2 반도체 다이(222) 내의 반도체 소자는 동일한 반도체 장치일 수 있고, 경우에 따라서 구현하고자 하는 제품의 특성에 따라 소자의 종류를 달리할 수도 있다. 제1 반도체 다이(220)는 클립 구조(230)를 통해 리드(212)와 전기적으로 접속된다. 제2 반도체 다이(222) 내의 반도체 소자가 IC인 경우에는 도시된 것과 같이 도전성 와이어(240)를 통해 리드(213)와 전기적으로 접속할 수 있으며, 전력용 반도체소자인 경우에는 클립을 통해 리드(213)와 전기적으로 접속할 수 있다. 또한, 반도체 다이를 세 개 이상 적층할 수도 있다.
패키지 바디(250)는 에폭시 몰딩 화합물(Epoxy Molding Compound, EMC)과 같은 몰딩재로 이루어진다. 패키지 바디(250)는 적어도 리드의 밑면(212b) 및 측면(212c)과 리드프레임 패드(211)의 제2 표면(212b)의 일부를 노출하면서 상기한 갭(gap)을 채우고 리드프레임 패드(211), 반도체 다이(220, 222), 리드(212, 213), 클립 구조(230) 및 와이어(240)를 둘러싼다. 패키지 바디의 측면은 도시된 것과 같이 패키지 바디의 하부 면에 대해 수직한 구조이거나 비스듬하게 경사를 갖는 구조일 수 있는데, 이는 패키지 바디의 절단 방식에 따라 구분될 수 있다. 도시된 것과 같이 패키지 바디의 측면(220c)이 수직인 경우는 블레이드(blade)와 같은 절단수단으로 절단하는 소잉형(sawing type)으로 형성하는 경우로, 이 경우에는 리드(212, 213)의 단부가 패키지 바디(250)의 외부로 돌출되지 않는다. 패키지 바디의 측면이 비스듬한 경우는 금형을 이용하는 펀치드 타입(punched type)으로 형성하는 경우로, 이 경우 리드(212, 213)의 단부는 패키지 바디(250)로부터 대략 0.08 ? 0.15mm 정도 돌출된다.
클립 구조(230)는 소스 클립 또는 게이트 클립일 수 있으며, 반도체 다이(220)의 전기적 신호를 외부로 출력하기 위한 전도성 물질로 이루어진 클립(231)과, 상기 클립(231)과 제2 반도체 다이(222)를 절연하여 적층 구조의 패키지를 구성하기 위한 세라믹층(ceramic layer)으로 이루어진다. 이러한 클립 구조(230)에 대해서 도 3a 내지도 3b를 참조하여 보다 상세히 설명하기로 한다.
도 3a는 본 발명의 클립 구조의 상면을 나타내보인 도면이고, 도 3b 내지 도 3d는 클립 구조의 측단면을 나타내보인 단면도들이다.
본 발명의 클립 구조(230)는 도시된 바와 같이 도전성 물질로 이루어진 클립(231)과 절연성 물질인 세라믹으로 이루어진 세라믹층(232)으로 구성된다. 클립(231)은 모든 적절한 물질로 이루어질 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al), 귀금속(noble metal), 및 이들의 합금들과 같은 도전성 물질들이 사용될 수 있다. 또한 필요한 경우, 클립(231)은 솔더 가능한 층들로 도금될 수 있다.
클립(231)은 수평한 주 부분(231a)과, 주 부분으로부터 연장되며 주 부분의 표면으로부터 일정 각도 구부러진 다운셋 부분(231b)을 포함한다. 다운셋 부분(231b)은 주 부분(231a)과 리드 사이에 위치하며, 단차 구조 또는 지그재그(zigzag) 구조를 포함할 수 있다. 단차의 경우 하나 또는 둘 이상의 다중 단차들을 포함할 수 있다. 또한, 클립(231)의 단차 다운셋 부분(231b)은 많은 이점을 제공한다. 예를 들어, 상기 단차 구조는 리드의 하측 표면과 리드프레임 구조의 하측 표면 사이에 더 좋은 정렬 공차(tolerance)를 제공한다. 다운셋 부분(231b)은 구부러지기 때문에, 단차없는 다운셋에 비하여 더 "유연(flex)"할 수 있다.
세라믹층(232)은 클립(231)의 주 부분(231a) 상에 위치한다. 세라믹층(232)은 절연성 및 열전도성이 우수한 세라믹(ceramic)으로 이루어져 있기 때문에 도전성 물질로 이루어진 클립(231)과 상부의 도전층 사이를 전기적으로 절연시키거나 반도체 다이로부터 방출되어 전달된 클립(231)의 열을 외부로 쉽게 배출되도록 하는 역할을 한다. 예를 들어, 도 2에 도시된 반도체 패키지(200)의 경우 세라믹층(231)은 클립(231)과 제2 반도체 다이(222) 사이를 전기적으로 절연시켜 두 개의 반도체 다이(220, 222)를 하나의 패키지 내에 효과적으로 적층하여 패키지의 크기를 줄일 있도록 한다. 세라믹층(231)의 크기와 모양은 제품의 특성에 따라 원하는 크기와 모양으로 조절할 수 있다. 따라서, 세라믹층이 포함된 클립 구조를 반도체 패키지에 적용할 경우 패키지 내의 열을 효과적으로 방출할 수 있으며 구현하고자 하는 제품 기능에 따라 반도체 다이들을 적층하여 패키지의 크기를 감소시킬 수 있다.
한편, 반도체 모듈(module)은 기술의 발전에 따라 고성능 메모리에 대한 요구가 증대되고 이를 만족시키기 위하여 고집적, 고성능의 방향으로 발전하고 있다. 반도체 모듈이 고성능을 수행하기 위해서는 더 많은 전력량이 요구되며 이는 필연적으로 발열을 수반하는데, 열이 외부로 신속하게 빠져나가지 못할 경우 제품이 심각한 손상을 받게 된다. 반도체 모듈은 통상적으로 히트 싱크(heat sink) 또는 히트 스프레더(heat spreader)라는 것을 사용하여 반도체 칩의 동작시에 발생하는 열이 신속하게 방출될 수 있도록 하고 있다. 히트 싱크는 반도체 패키지 등과 직접적으로 접촉하여 접촉 신뢰성을 향상시키는 열 인터페이스 물질(Thermal Interface Material : TIM)과 함께 반도체 모듈에 부착되어 반도체 모듈의 열을 방출하게 된다. 본 발명의 제2 실시예에 따른 반도체 패키지는 세라믹층이 구비된 클립 구조가 히트 싱크의 역할을 하도록 구성된 경우를 나타낸다.
도 4a는 본 발명의 제2 실시예에 따른 반도체 패키지의 상면도이고, 도 4b는 반도체 패키지의 단면도이다.
도 4a 및 도 4b를 참조하면, 본 발명의 반도체 패키지(300)는 리드프레임 구조(310), 반도체 다이(320), 클립 구조(330)를 포함한다. 도 2에 도시된 반도체 패키지(200)와 다르게, 패키지(300) 내에는 하나의 반도체 다이(320)가 실장되며 클립 구조(330)의 세라믹층(332)의 표면이 외부로 노출되어 세라믹층(332)이 반도체 패키지(300)의 히트싱크 역할을 하게 된다. 세라믹층(332)은 열전도성이 우수하기 때문에 반도체 다이(320)에서 발생한 열을 패키지 외부로 효과적으로 배출할 수 있으며, 클립(331)이 노출될 경우 발생할 수 있는 단락(short) 또는 흡습으로 인한 제품의 신뢰성 저하의 문제를 방지할 수 있다. 또한, 세라믹층(332)의 경우 그 크기와 모양을 원하는 대로 적절히 조절할 수 있기 때문에 제품의 특성에 따라 열방출 기능을 효과적으로 수행할 수 있다.
그 외의 부분은 도 2에 도시된 제1 실시예의 경우와 동일하거나 유사하므로 설명을 생략한다.
도 5a 및 도 5b는 본 발명의 제3 실시예의 반도체 패키지를 도시한 상면도 및 단면도이다.
도 4a 및 도 4b에 도시된 반도체 패키지(300)의 세라믹층(332) 상부에 도전층(360)이 추가로 배치된 구조를 나타낸다. 이는 열방출 효과를 더욱 증대시키기 위한 것으로, 도전층(360)은 예를 들면 구리(Cu)와 같이 반도체 패키지에서 히트싱크 물질로 널리 사용되는 물질로 구성될 수 있다. 그 외의 부분은 도 4a 및 도 4b에 도시된 제2 실시예와 동일하거나 유사하므로 설명을 생략한다.
도 6 및 도 7은 본 발명에 따른 클립 구조의 다른 실시예들을 나타내보인 사시도이다.
도 6을 참조하면, 소스 클립(431)과 게이트 클립(432)이 세라믹층(433)에 의해 서로 연결되는 것을 도시하고 있다. 소스 클립(431)과 게이트 클립(432)은 각각 도전성 물질로 이루어져 있기 때문에, 통상 패키지 제작 단계에서는 별도로 제작하여야 하지만 도시된 바와 같이 세라믹층(433)을 이용할 경우 두 클립(431, 432) 사이를 단락(short) 없이 연결할 수 있으므로 패키지를 제작이 용이하며 열 방출 효과 또한 얻을 수 있다.
세라믹층(433)의 크기와 형태는 제품에 따라 적절히 설정할 수 있는데, 도 6에 도시된 바와 같이 소스 클립(431)과 게이트 클립(432) 사이의 연결을 주목적으로 할 경우에는 그 크기를 작게 할 수 있다. 또는, 도 7에 도시된 것과 같이 소스 클립(531)과 게이트 클립(532) 사이를 연결하면서 패키지의 열을 외부로 방출하기 위해서 세라믹층(533)의 크기를 크게 할 수 있다. 또한, 세라믹층(533)의 표면에 다른 도전층(560)을 추가로 배치하여 열 방출 효과를 증대시킬 수도 있다.
상술한 바와 같이 본 발명에 따른 세라믹층이 포함된 클립 구조 및 이를 이용한 반도체 패키지에 따르면, 절연성 및 열전도성이 우수한 세라믹층을 클립 구조에 이용함으로써 구현하고자 하는 제품 기능에 따라 반도체 다이들을 적층하여 패키지의 크기를 감소시킬 수 있다. 또한, 패키지 내부에서 발생한 열을 외부로 효과적으로 배출할 수 있으며, 클립이 노출될 경우 발생할 수 있는 단락(short) 또는 흡습으로 인한 제품의 신뢰성 저하의 문제를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (14)

  1. 수평한 제1 표면을 갖는 주 부분과, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 도전성 클립(clip); 및
    상기 주 부분의 제1 표면 상에 배치된 세라믹층을 포함하는 반도체 패키지를 위한 클립 구조.
  2. 제1항에 있어서,
    상기 다운셋 부분은 적어도 하나 이상의 단차를 포함하는 것을 특징으로 하는 클립 구조.
  3. 제1항에 있어서,
    상기 세라믹층의 상부에 배치된 도전층을 더 포함하는 것을 특징으로 하는 클립 구조.
  4. 제1항에 있어서,
    상기 클립은 소스 클립 또는 게이트 클립인 것을 특징으로 하는 클립 구조.
  5. 수평한 제1 표면을 갖는 주 부분, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 도전성 클립(clip)과, 상기 도전성 클립의 상기 제1 표면 상에 배치된 세라믹층을 포함하는 클립 구조;
    상기 클립 구조에 커플링된 반도체 다이; 및
    상기 클립 구조와 상기 반도체 다이를 적어도 부분적으로 덮는 몰딩 물질을 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 클립 구조의 상기 세라믹층의 표면이 상기 몰딩 물질에 의해 노출되는 것을 특징으로 하는 반도체 패키지.
  7. 제5항에 있어서,
    리드프레임 구조를 더 포함하고,
    상기 반도체 다이는 상기 리드프레임 구조와 상기 클립 구조 사이에 위치하는 것을 특징으로 하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 세라믹층 상에 배치된 도전층을 더 포함하며, 상기 도전층의 표면이 몰딩재에 의해 노출되는 것을 특징으로 하는 반도체 패키지.
  9. 제5항에 있어서,
    상기 클립은 소스 클립 또는 게이트 클립이며,
    상기 소스 클립 및 게이트 클립이 상기 세라믹층에 의해 연결되는 것을 특징으로 하는 반도체 패키지.
  10. 수평한 제1 표면을 갖는 주 부분, 상기 주 부분으로부터 연장되며 상기 제1 표면으로부터 일정 각도 구부러진 다운셋 부분을 포함하는 도전성 클립(clip)과, 상기 도전성 클립의 상기 제1 표면 상에 배치된 세라믹층을 포함하는 클립 구조;
    상기 클립 구조의 하부에 위치하는 리드프레임 구조;
    상기 리드프레임 구조와 상기 클립 구조 사이에 위치하는 제1 반도체 다이;
    상기 클립 구조의 상부에 위치하는 제2 반도체 다이; 및
    상기 리드프레임 구조, 클립 구조 및 반도체 다이를 적어도 부분적으로 덮는 몰딩 물질을 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 반도체 다이는 상기 클립 구조와 커플링되어 상기 리드프레임의 리드와 연결되고,
    상기 제2 반도체 다이는 도전성 와이어 또는 클립 구조를 이용하여 상기 리드와 연결된 것을 특징으로 하는 반도체 패키지.
  12. 제10항에 있어서,
    상기 다운셋 부분은 적어도 하나 이상의 단차를 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제10항에 있어서,
    상기 클립은 소스 클립 또는 게이트 클립인 것을 특징으로 하는 반도체 패키지.
  14. 제10항에 있어서,
    상기 제2 반도체 다이의 상부에, 적어도 하나 이상의 반도체 다이가 더 배치된 것을 특징으로 하는 반도체 패키지.
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